JP2002110489A - 半導体装置の回路特性のシミュレータ、及び、シミュレート方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置の製造プロセスの変動による回路
特性の変動を高精度かつ高速に予測するシミュレート方
法を提供する。 【解決手段】 半導体装置の製造プロセスの変動の度数
分布を入力する。この変動によってこの半導体装置を構
成するデバイスの特性の最も変動した第１の特性値をモ
ンテカルロ解析で求める。そして、このデバイスの特性
のワーストケースの第２の特性値を第１の特性値に一致
させるように、製造プロセスの変動幅を決定する。最後
に、この変動幅に基づいて、この半導体装置の回路特性
のワーストケースの第３の特性値を決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ等の半導体
装置の回路設計に関し、特にプロセスの変動に起因した
回路特性変動の予測に使用されるものである。

【０００２】

【従来の技術】半導体装置、特に、ＬＳＩ製品にとって
量産初期の段階から高い歩留まりを確保することは、コ
スト削減とＴＡＴ短縮の両面から極めて重要である。こ
の歩留りは回路特性の変動によって左右される。そし
て、回路特性に変動をもたらす要因が、製造プロセス変
動である。もしも製造プロセスが全く変動しなければ回
路特性は変動せず、回路の最適化さえ行えば、常に１０
０％の歩留りを達成できる。しかし現実には、製造プロ
セス変動を完全に除去することは原理的に不可能であ
る。

【０００３】高歩留りを得るためには、製造プロセスの
変動による回路特性の変動を高精度に予測し、その予測
結果を基にして回路を最適化する必要がある。

【０００４】図１２は、従来の半導体装置の回路特性の
シミュレート方法のフローチャートである。まず、ステ
ップＳ１１に示すように、半導体装置の製造プロセスの
変動幅を入力する。次に、ステップＳ１２に示すよう
に、プロセス変動のワーストケース解析を行う。この解
析により半導体装置を構成する個々のデバイスの電気的
特性の変動幅が求められる。次に、ステップＳ１３に示
すように、デバイスの電気的特性の変動幅に基づいて半
導体装置の電気回路のワーストケース解析を行う。この
解析により回路特性の変動が求められる。

【０００５】今日のＬＳＩ等の半導体装置の主流はＣＭ
ＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ−Ｏｘｉｄｅ−Ｍｅ
ｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｏｒ）であるため、ＣＭ
ＯＳについて記述する。ＣＭＯＳとは、ｎ型ＭＯＳトラ
ンジスタ（ｎＦＥＴ）とｐ型ＭＯＳトランジスタ（ｐＦ
ＥＴ）を相補的（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）に組み
合わせて回路を構成する技術である。従って、ＬＳＩ回
路は、ｎＦＥＴとｐＦＥＴを基本素子とし、これらの素
子の複合体として構成されている。このことから明らか
なように、回路特性が変動する要因は、デバイス特性
（ｎＦＥＴとｐＦＥＴの電気的特性）が変動するからで
あり、更に、デバイス特性が変動する要因は、製造時に
おけるｎＦＥＴとｐＦＥＴのプロセス変動（プロセスパ
ラメータ値の変動）が存在するからである。ここでデバ
イス特性とは、ｎＦＥＴとｐＦＥＴの電気的特性、例え
ば、しきい値電圧値や飽和電流値のことである。回路特
性とは、いわゆる回路スペックといわれるような、回路
の伝播遅延時間、アクセスタイム、周波数、消費電力等
のことである。

【０００６】図１３に示すようなｎＦＥＴとｐＦＥＴに
おいて、デバイス特性を決定する重要なプロセスパラメ
ータは、ゲート長（Ｌ）、ゲート酸化膜厚（Ｔｏｘ）と
チャネル不純物濃度（Ｎｃｈ）の３つである。そこで、
図１２のステップＳ１１に示すように、プロセスの変動
幅として、ゲート長（Ｌ）の変動幅（ΔＬ）、ゲート酸
化膜厚（Ｔｏｘ）の変動幅（ΔＴｏｘ）とチャネル不純
物濃度（Ｎｃｈ）の変動幅（ΔＮｃｈ）の３つを入力す
る。

【０００７】次に、ステップＳ１２に示すように、プロ
セス変動のワーストケース解析を行う。プロセス変動に
起因した回路特性変動を予測する方法として、従来より
ワーストケース解析が用いられている。ワーストケース
解析の基本的な考え方は、「プロセス変動のワーストケ
ースがデバイス特性のワーストケースを与え、このデバ
イス特性のワーストケースが回路特性のワーストケース
を与える」というものである。このことは、プロセス変
動のワーストケースさえ分かれば、デバイス特性と回路
特性の変動が予測可能であることを意味する。そのため
最初に、プロセス変動のワーストケースを求めておく必
要がある。

【０００８】プロセス変動のワーストケースは、各プロ
セスパラメータ（Ｌ，Ｔｏｘ，Ｎｃｈ）の最小値又は最
大値を組み合わせることで実現できる。一般に、プロセ
スパラメータの変動は、ノミナル値（変動量ゼロのとき
のプロセスパラメータ値）に対して左右対称なガウス分
布となる。プロセスパラメータＰに関するガウス分布の
ノミナル値をＰ０、標準偏差をσとするとき、統計学に
おける３σの法則によれば、プロセスパラメータＰの変
動値がＰ０±３σ以内に収まる確率は９９．７％であ
る。従って、プロセスパラメータＰの最小値はＰ０−３
σ、最大値はＰ０＋３σと実質的に考えて良い。従来技
術におけるワーストケース解析では、各プロセス変動の
最大値と最小値として、それぞれ＋３σ、−３σの変動
量を常に用いる。つまり、ゲート長（Ｌ）、ゲート酸化
膜厚（Ｔｏｘ）、チャネル不純物濃度（Ｎｃｈ）が持つ
ガウス分布のノミナル値と標準偏差を各々、（Ｌ０，σ
_Ｌ）、（Ｔ０，σ_Υ）、（Ｎ０，σ_Ｎ）とするとき、各
プロセスパラメータの最小値と最大値は各々、（Ｌ０−
３σ_Ｌ，Ｌ０＋３σ_Ｌ）、（Ｔ０−３σ_Ｔ、Ｔ０＋３σ
_Ｔ）、（Ｎ０−３σ_Ｎ、Ｎ０＋３σ_Ｎ）である。

【０００９】２つのプロセス変動量ΔＬ、及び、ΔＴｏ
ｘは各々、同一チップ内で一律共通な変動量を持つ。こ
れに対して変動量ΔＮｃｈは、同一チップ内であって
も、ｎＦＥＴとｐＦＥＴでは全く独立な変動量を持つ。
つまり、ＣＭＯＳ回路においては、ｎＦＥＴのチャネル
不純物濃度変動（ΔＮｃｈ（ｎＦＥＴ））と、ｐＦＥＴ
のチャネル不純物濃度変動（ΔＮｃｈ（ｐＦＥＴ））と
を、互いに独立に取り扱う必要がある。従って、デバイ
ス特性変動、及び、回路特性変動を予測するために考慮
すべきプロセス変動としては、ΔＬ、ΔＴｏｘ、ΔＮｃ
ｈ（ｎＦＥＴ）とΔＮｃｈ（ｐＦＥＴ）の４種類を用い
れば良い。

【００１０】以上により、従来技術におけるワーストケ
ース解析では、図１４に示されるように、４種類の各プ
ロセスの変動量の最大値（＋）と最小値（−）を組合わ
せた１６個のケース（２^４＝１６通り）に対して、デバ
イス特性と回路特性をそれぞれ計算し、１６個のケース
の中からワーストケースを選択する。具体的には、ノミ
ナル条件に対応するノミナルＳｐｉｃｅモデル（回路シ
ミュレーションで使用される入力パラメータセット）に
対して、図１４に示されるプロセス変動（Ｃａｓｅ＝１
〜１６）を与える。つまり、ノミナルＳｐｉｃｅパラメ
ータＰ０に対し、変動量ΔＰを加算して、Ｐ＝Ｐ０＋Δ
Ｐとすることにより、新たなコーナーＳｐｉｃｅモデル
Ｐを生成する。これにより、１６通りのコーナーＳｐｉ
ｃｅモデルを生成し、１６通りのそれぞれについてデバ
イス特性と回路特性のシミュレーションを実行する。

【００１１】しかし、こうして得られたデバイス特性や
回路特性は、半導体装置の実測値と比べて一致しないこ
とがあった。すなわち、シミュレーション上は取りうる
特性値であっても、実測上は測定されない値であること
があった。

【００１２】

【発明が解決しようとする課題】そこで、本発明者は、
この不一致はデバイス特性のワーストケース解析の精度
が悪いためであると考え、デバイス特性のプロセス変動
による分散特性が精度良く計算できるモンテカルロ解析
と比較した。

【００１３】図１５は、図１４に示される各Ｃａｓｅ
が、デバイス特性としてのＩｄｒ散布図上のどこに位置
するかを、□印で示したものである。横軸はｎＦＥＴの
ドライブ電流（Ｉｄｒ（ｎＦＥＴ））であり、縦軸はｐ
ＦＥＴのドライブ電流の絶対値（｜Ｉｄｒ（ｐＦＥＴ）
｜）である。図１５は、図１４中の＋が全て＋３σの変
動幅の場合を示しており、−が全て−３σの変動幅の場
合である。

【００１４】ワーストケース解析に対するレファレンス
として、モンテカルロ解析による回路シミュレーション
から得られる厳密なＩｄｒ散布図を×印同士を結んで形
成される楕円形で示した。モンテカルロ解析によるとＩ
ｄｒ値はこの楕円形の内側の値しか取らない。この右上
がりの×印から成る楕円は、４種類のプロセス変動（Δ
Ｌ，ΔＴｏｘ，ΔＮｃｈ（ｎｆｅｔ）、ΔＮｃｈ（ｐｆ
ｅｔ））に対して、それぞれ独立なガウス分布を与え、
回路シミュレーションにより２０００回のモンテカルロ
計算を実行した結果、得られた散布図の外周である。こ
のようにＩｄｒ散布図が右上がりの楕円形を示すことか
ら、Ｉｄｒ（ｎｆｅｔ）と｜Ｉｄｒ（ｐｆｅｔ）｜は強
い正の相関があることが分かる。また、各図の楕円中心
からやや左下に位置する十字の矢印１４と１７は、Ｉｄ
ｒ（ｎｆｅｔ）のノミナル値（縦矢印１７）と｜Ｉｄｒ
（ｐｆｅｔ）｜のノミナル値（横矢印１４）を意味して
いる。

【００１５】なお、モンテカルロ解析でも回路特性の変
動幅はわかるにも関わらず、ワーストケース解析を行う
のは、解析時間が極めて長いためである。比較的小規模
な回路（＜数１０００素子）であれば、シミュレーショ
ン時間を要しないため、デバイス特性と同様に、回路特
性に関してもモンテカルロ解析を用いて直接、その変動
を求めても良い。しかし、大規模回路（数１０００〜数
１０，０００素子）の場合には、１回のシミュレーショ
ン時間が数時間を要することがあるため、例えば２００
０回のモンテカルロ解析を適用することは、計算効率
上、現実的でない。この解析時間は、開発スピードが要
求される半導体装置の開発には致命的であり、モンテカ
ルロ解析は適用できない。

【００１６】両解析結果を比較すると、ワーストケース
解析の結果である□印の中には、モンテカルロ解析によ
る厳密な楕円形のＩｄｒ散布図から大きく外れている□
印が存在することが分かる。これが従来技術におけるワ
ーストケース解析の致命的な問題点と成っていると考え
られた。すなわち、プロセス変動が各プロセスパラメー
タに対して各々、±３σの変動幅を持つことは正しい。
しかし、各プロセスパラメータの変動量の絶対値が同時
に全て３σとなる確率は極めて低く、現実にはそのよう
なケースがほとんど発生しない場合がある。そのため図
１５に見るように、過剰な（ｏｖｅｒ−ｅｓｔｉｍａｔ
ｅな）予測結果が得られてしまうと考えられた。これ
が、従来技術におけるワーストケース解析の図１２のフ
ローチャートの手法が実状に合わない理由である。

【００１７】上記の過剰な予測結果から、それに対応す
るコーナーＳｐｉｃｅモデルを求め、そのコーナーＳｐ
ｉｃｅモデルを用いて回路特性のワーストケースを予測
する。この場合、過剰な予測結果はさらに過剰な予測結
果を生むので、回路特性の予測の精度は全く保証されな
い。これが従来技術におけるワーストケース解析の問題
点である。即ち、従来技術によるワーストケース解析で
は、プロセス変動起因によるデバイス特性、及び、回路
特性の変動を高精度に予測することが不可能である。

【００１８】本発明は、上記事情に鑑みてなされたもの
であり、その目的とするところは、半導体装置の製造プ
ロセスの変動による回路特性の変動を高精度かつ高速に
予測する半導体装置の回路特性のシミュレータを提供す
ることにある。

【００１９】また、本発明の目的は、半導体装置の製造
プロセスの変動による回路特性の変動を高精度かつ高速
に予測する半導体装置の回路特性のシミュレート方法を
提供することにある。

【００２０】

【課題を解決するための手段】すなわち、上記問題点を
解決するための本発明の第１の特徴は、半導体装置の製
造プロセスの変動によって半導体装置を構成するデバイ
スの特性の最も変動した第１の特性値を求めるステップ
と、デバイスの特性のワーストケースの第２の特性値を
第１の特性値に一致させる製造プロセスの変動幅を決定
するステップと、この変動幅に基づいて半導体装置の回
路特性のワーストケースの第３の特性値を決定するステ
ップとを有する半導体装置の回路特性のシミュレート方
法にある。ここで、「ワーストケース」とは、製造プロ
セスの取りうる最大の変動が起きる場合のことである。
このことにより、半導体装置の回路特性のワーストケー
スの第３の特性値を高精度かつ高速に求めることができ
る。

【００２１】本発明の第１の特徴は、第１の特性値を求
めるステップが、半導体装置の製造プロセスの変動の度
数分布を入力するステップと、この変動によって半導体
装置を構成するデバイスの特性の最も変動した第１の特
性値をモンテカルロ解析で求めるステップとを有するこ
とにより一層効果的である。このことにより、デバイス
の特性の最も変動した第１の特性値を高精度に求めるこ
とができる。

【００２２】本発明の第１の特徴は、プロセスの変動幅
を決定するステップが、度数分布をガウス分布で近似し
σを求めるステップと、変動幅をこのσで規格化したσ
値に変換するステップとを有し、第３の特性値を決定す
るステップがσ値に基づいて第３の特性値を決定するこ
とにより一層効果的である。このことにより、製造プロ
セスの変動が複数あっても、σ値１つで第２の特性値が
算出できるので、この算出の高速化が可能である。

【００２３】本発明の第１の特徴は、プロセスの変動幅
が式１の関数Ｆの値が極小値となる条件により決定する
ことにより一層効果的である。

【００２４】 Ｆ＝［（ｘ−ｘ０）^２＋（ｙ−ｙ０）^２］^１／２ ……式１ ここで、（ｘ，ｙ）及び（ｘ０，ｙ０）はそれぞれ、第
２の特性値と第１の特性値のデバイスの特性平面上の位
置である。このことにより、本発明のシミュレーション
方法の自動化が可能になる。

【００２５】本発明の第１の特徴は、デバイスが、電界
効果トランジスタ（ＦＥＴ）であることにより一層効果
的である。このＦＥＴは半導体基板に同一構造で多数製
造することが可能であり、互いに接続することにより大
規模な回路を形成することができる。このことにより、
１つのＦＥＴについてのみ第２の特性値と第１の特性値
を求めればよいので、本発明のシミュレーション方法の
高速化が可能になる。

【００２６】本発明の第１の特徴は、製造プロセスの変
動の物理量が、ゲート長とゲート酸化膜厚であることに
より一層効果的である。このことにより、デバイスの特
性に大きな影響を与える物理量のみを変動させるので、
本発明のシミュレーション方法の高速化が可能になる。
さらに、製造プロセスの変動の物理量にチャネル不純物
濃度と拡散層抵抗Ｒｄｓの少なくとも１つを加えること
により一層効果的である。このことにより、デバイスの
特性に比較的大きな影響を与える物理量をも変動させる
ので、本発明のシミュレーション方法の高精度化が可能
になる。

【００２７】本発明の第１の特徴は、デバイスの特性
が、ドライブ電流としきい値電圧の少なくとも１つであ
ることにより一層効果的である。このことにより、ドラ
イブ電流やしきい値電圧に基づいて回路特性のアクセス
タイムや伝搬遅延時間等を算出することが可能になる。

【００２８】本発明の第１の特徴は、回路特性が、アク
セスタイム、伝搬遅延時間、周波数と消費電力の少なく
とも１つであることにより一層効果的である。このこと
により、これらのアクセスタイム等をもとに回路やＦＥ
Ｔのノミナル値の最適化が可能になる。

【００２９】次に、本発明の第２の特徴は、半導体装置
の製造プロセスの変動の度数分布を入力する入出力部
と、この変動によって半導体装置を構成するデバイスの
特性で最も変動した第１の特性値を求めるモンテカルロ
解析部と、デバイスの特性のワーストケースの第２の特
性値を製造プロセスの変動幅の関数として求める第１の
ワーストケース解析部と、第２の特性値を第１の特性値
に一致させる変動幅を決定する算出部と、この変動幅に
基づいて半導体装置の回路特性のワーストケースの第３
の特性値を決定する第２のワーストケース解析部とを有
する半導体装置の回路特性のシミュレータにある。この
ことにより、半導体装置の回路特性のワーストケースの
第３の特性値を高精度かつ高速に求めることができる。

【００３０】

【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態として半導体装置の回路特性のシミュレー
タ、及び、シミュレート方法について説明する。以下の
図面の記載において、同一又は類似の部分には同一又は
類似の符号を付している。また、図面は模式的なもので
あり、厚みと平面寸法との関係、各層の厚みの比率等は
現実のものとは異なることに留意すべきである。

【００３１】図１は、本発明の実施の形態に係る半導体
装置の回路特性のシミュレータの構成図である。半導体
装置の回路特性のシミュレータは、演算部１と、記録部
６乃至９と、入出力部１０とで構成される。演算部１、
記録部６乃至９と入出力部１０はバス１１で相互に接続
されている。演算部１は、プロセス変動のモンテカルロ
解析部２と、任意のσ値に対するプロセス変動のワース
トケース解析部３と、最大変動幅に対するσ値の算出部
４と、回路特性のワーストケース解析部５とを有してい
る。記録部６乃至９は、回路情報記録部６と、プロセス
変動幅記録部７と、デバイス特性の変動幅記録部８と、
回路特性の変動幅記録部９とを有している。

【００３２】図２は、本発明の実施の形態に係る半導体
装置の回路特性のシミュレータを用いて行うシミュレー
ト方法のフローチャートである。

【００３３】まず、ステップＳ１において、図１の入出
力部１０から半導体装置の結線情報やＦＥＴの個数など
の回路規模等を入力し、これらを回路情報として回路情
報記録部６に記録する。さらに、プロセスの変動幅を入
出力部１０から入力し、プロセス変動幅記録部７に記録
する。プロセスの変動幅としては、ゲート長（Ｌ）の変
動幅（ΔＬ）、ゲート酸化膜厚（Ｔｏｘ）の変動幅（Δ
Ｔｏｘ）とチャネル不純物濃度（Ｎｃｈ）の変動幅（Δ
Ｎｃｈ）の３つを取り上げる。なお、ゲート長（Ｌ）、
ゲート酸化膜厚（Ｔｏｘ）とチャネル不純物濃度（Ｎｃ
ｈ）の度数分布はガウス分布となるので、それぞれの変
動幅はノミナル値から何σ離れているかを表すσ値で表
せる。そして、それぞれの変動幅は、σ値の関数として
表しておくと後のステップＳ５以降を実行し易い。な
お、σ値はそれぞれの変動幅毎に異なった値をとっても
よく、例えば、σ値としては、ノミナル値から大きくな
る方向と小さくなる方向とで同一の値を設定しても良い
し異なる値を設定しても良く、プロセスの特性に合わせ
て設定すればよい。同様に、ゲート長（Ｌ）、ゲート酸
化膜厚（Ｔｏｘ）とチャネル不純物濃度（Ｎｃｈ）とで
同一のσ値を設定しても良いしそれぞれに異なるσ値を
設定しても良い。異なるσ値を設定する場合は判別可能
なように扱えばよい。

【００３４】次に、ステップＳ２において、半導体装置
の回路特性のモンテカルロ解析が可能か否かを判断す
る。可能な場合は、ステップＳ３の回路特性のモンテカ
ルロ解析を実行する。回路特性のモンテカルロ解析に要
する時間が長く成りすぎないことが判断基準となる。具
体的には回路を構成するＦＥＴの数等の回路規模の大小
が判断基準となる。なお、ステップＳ３の回路特性のモ
ンテカルロ解析においては、回路を構成する個々のＦＥ
Ｔ等のデバイスについてステップＳ４のプロセス変動の
モンテカルロ解析を実行する。ステップＳ４のプロセス
変動のモンテカルロ解析は、図１のプロセス変動のモン
テカルロ解析部２において実行される。この解析によっ
て回路特性の変動が求まり本発明に係るシミュレート方
法を終了する。

【００３５】ステップＳ２において回路特性のモンテカ
ルロ解析が不可能と判断した場合は、ステップＳ５とＳ
６を実行する。両ステップは並列処理をすることによっ
て本発明に係るシミュレート方法に要する時間の短縮が
できるが、どちらかを先に実行しても良い。

【００３６】ステップＳ５において、σ値を変数として
プロセス変動のワーストケース解析を、デバイスについ
て、図１の任意のσ値に対するプロセス変動のワースト
ケース解析部３において実行する。半導体装置の回路は
同一構造の複数のＦＥＴ等のデバイスを用いる。プロセ
ス変動の解析を同一構造のデバイスに対して行っても同
一の結果しか得られないので、異なる構造毎に１回ずつ
解析を行えばよい。例えば、回路内のｎＦＥＴがすべて
同一の構造をしていれば、そのｎＦＥＴについて１回解
析を行えばよい。

【００３７】図３と図４は、ＣＭＯＳＦＥＴについて、
変動量幅を変えて（σ値を変えて）プロセス変動に対す
る駆動電流ＩｄｒをＦＥＴ毎にワーストケース解析で算
出した結果である。図３はσ値が±１σの場合であり、
ゲート長の変動幅（ΔＬ）、ゲート酸化膜厚の変動幅
（ΔＴｏｘ）とチャネル不純物濃度の変動幅（ΔＮｃ
ｈ）を同一の±１σに設定している。また、ノミナル値
からの正方向と負方向への変動幅も＋１σと−１σで等
しくした。一方、図４はσ値が±２σの場合である。さ
らに、前に説明した図１５はσ値が±３σの場合に該当
する。

【００３８】図１４に示される各ケース（Ｃａｓｅ）１
乃至１６が、デバイス特性としてのＩｄｒ散布図上のど
こに位置するかを□印で示した。１乃至１６のケース番
号が、それぞれ図３、図４と図１５のＣ１乃至Ｃ１６に
対応する。図３、図４と図１５の横軸はｎＦＥＴに対す
るドライブ電流（駆動電流：Ｉｄｒ（ｎＦＥＴ））、縦
軸はｐＦＥＴに対するドライブ電流の絶対値（｜Ｉｄｒ
（ｐＦＥＴ）｜）である。ここで、矢印１４と１７の交
点は、プロセス変動が無い場合のドライブ電流値を与え
るので、この交点から最も離れた□印がワーストケース
を与えることになる。これより、図３から、σ値が±１
σの場合は、ケースＣ１とＣ１６がワーストケースとな
ることがわかる。図４のσ値が±２σの場合において
も、図１５のσ値が±３σの場合においても、ケースＣ
１とＣ１６がワーストケースとなる。

【００３９】そして、デバイス特性の変動幅Ｗは、矢印
１４と１７の交点と、ケースＣ１又はＣ１６の間の、グ
ラフ平面上の距離のことである。ワーストケースとなる
ケースＣ１とＣ１６の駆動電流値や、デバイス特性の変
動幅Ｗは、図１のデバイス特性の変動幅記録部８に記録
される。図３、図４と図１５についてこれらを比較し
た。ケースＣ１は、σ値が−１σ、−２σ、−３σと変
化するにつれて、Ｉｄｒ（ｎＦＥＴ）と｜Ｉｄｒ（ｐＦ
ＥＴ）｜は減少することがわかった。ケースＣ１６は、
σ値が１σ、２σ、３σと変化するにつれて、Ｉｄｒ
（ｎＦＥＴ）と｜Ｉｄｒ（ｐＦＥＴ）｜は増加すること
がわかった。

【００４０】図５は、ＣＭＯＳＦＥＴについて、プロセ
ス変動に対するワーストケース解析で算出した各ケース
の駆動電流の、各プロセス変動の変動量との関係を示す
図である。各ケースのグラフ上の配置位置が、プロセス
変動（ΔＬ，ΔＴｏｘ，ΔＮｃｈ（ｎＦＥＴ），ΔＮｃ
ｈ（ｐＦＥＴ））の大きさによって制御可能である点で
ある。１６通りのケースＣ１乃至Ｃ１６の位置は、４組
のグループＧ１乃至Ｇ４に分けられる。例えば、グルー
プＧ４は、４つのケースＣ１３乃至Ｃ１６で構成され、
この４つのケースＣ１３乃至Ｃ１６の配置位置は、この
配置位置を角として長方形が形成できる位置である。グ
ループＧ１乃至Ｇ４の位置は、ΔＬとΔＴｏｘの変動量
の和で決まる。４組の各グループ内の４つのケースの位
置のＩｄｒ（ｎＦＥＴ）方向の広がりの度合いはΔＮｃ
ｈ（ｎＦＥＴ）で決まり、｜Ｉｄｒ（ｐＦＥＴ）｜方向
の広がりの度合いはΔＮｃｈ（ｐＦＥＴ）で決まる。こ
れらのことより、ΔＬとΔＴｏｘのプロセス変動による
Ｉｄｒの変動量は、ΔＮｃｈ（ｎＦＥＴ）とΔＮｃｈ
（ｐＦＥＴ）のプロセス変動によるＩｄｒの変動量より
大きいことがわかる。

【００４１】なお、このＣＭＯＳＦＥＴについてはワー
ストケースが図３等からケースＣ１とＣ１６とであるこ
とがグラフ上で容易にわかるが、ワーストケースを自動
判定するような場合には、すべてのケースＣ１乃至Ｃ１
６についてノミナル値の交点からの距離を算出し、この
距離の最大値を選択する必要がある。ただ、必ずしもす
べてのケースについて距離を算出する必要は無い。すな
わち、ケースＣ１とＣ１６のノミナル値の交点からの距
離の他に、ケースＣ６の位置からケースＣ１１の位置ま
での距離の２分の１や、ケースＣ６とケースＣ１１にお
けるＩｄｒ（ｎＦＥＴ）値の差の２分の１の値を、最大
値選択の選択肢にすればよい。ケースＣ７とＣ１０につ
いても同様なことがいえる。このことにより、選択肢を
減らすことができる。

【００４２】図６は、ＣＭＯＳＦＥＴについて、各プロ
セス変動に対する駆動電流の変動量の関係を示す図であ
る。各プロセス変動（ΔＬ、ΔＴｏｘ、ΔＮｃｈ（ｎＦ
ＥＴ）、ΔＮｃｈ（ｐＦＥＴ））を、σ値で−３σ、−
２σ、−１σ、０σ、＋１σ、＋２σ、＋３σ変動させ
た時のＩｄｒの値を示している。例えば、ΔＬを変動さ
せる場合、ΔＬ以外のプロセス変動はゼロとしている。
σ値の絶対値が大きくなるほど、プロセス変動時のＩｄ
ｒの値は、ノミナル値から離れた位置へ移動する。ΔＬ
の変動がＩｄｒの変動に一番大きく寄与しており、次
に、ΔＴｏｘが寄与していることが分かる。また、ΔＮ
ｃｈ（ｎＦＥＴ）とΔＮｃｈ（ｐＦＥＴ）は、それぞれ
Ｉｄｒ（ｎＦＥＴ）のみ、Ｉｄｒ（ｐＦＥＴ）のみの変
動に対して寄与する。なお、Ｉｄｒ（ｎＦＥＴ）、Ｉｄ
ｒ（ｐＦＥＴ）の変動に、ΔＬとΔＴｏｘの変動は大き
く寄与するが、ΔＮｃｈ（ｎＦＥＴ）とΔＮｃｈ（ｐＦ
ＥＴ）の変動はほとんど寄与していない。これより、Δ
Ｎｃｈ（ｎＦＥＴ）とΔＮｃｈ（ｐＦＥＴ）の変動を考
慮せずにＩｄｒ（ｎＦＥＴ）、Ｉｄｒ（ｐＦＥＴ）の変
動を求めることにより、高い精度を維持しつつ、より高
速に、デバイス特性さらには回路特性の変動の予測がで
きる。

【００４３】図２のステップＳ６において、ステップＳ
５において解析を行ったデバイスと同一あるいは構造が
同一のデバイスについて、プロセス変動のモンテカルロ
解析を、図１のプロセス変動のモンテカルロ解析部２に
おいて実行する。図３、図４と図１５には、ＣＭＯＳＦ
ＥＴについて、プロセス変動に対する駆動電流をモンテ
カルロ解析で算出した同一の結果を×印で表している。
繰り返し各図に表示したのは、ワーストケース解析に対
するレファレンスとするためである。

【００４４】モンテカルロ回路シミュレーションから得
られる厳密なＩｄｒ散布図を×印で描かれる楕円形で示
した。即ち、各図における右上がりの楕円状に配置され
る５４個の×印は、４種類のプロセス変動（ΔＬ，ΔＴ
ｏｘ，ΔＮｃｈ（ｎｆｅｔ）、ΔＮｃｈ（ｐｆｅｔ））
に対して、それぞれ独立なガウス分布を与え、回路シミ
ュレーションにより２０００回のモンテカルロ計算を実
行した結果、得られた２０００個の×印の散布図の最外
周に存在した×印である。

【００４５】このようにＩｄｒ散布図が右上がりの楕円
形を示すことから、Ｉｄｒ（ｎＦＥＴ）と｜Ｉｄｒ（ｐ
ＦＥＴ）｜は強い正の相関があることが分かる。また、
各図の楕円中心からやや左下に位置する十字の矢印１４
と１７は、Ｉｄｒ（ｎＦＥＴ）のノミナル値（縦矢印１
７）と｜Ｉｄｒ（ｐＦＥＴ）｜のノミナル値（横矢印１
４）を意味している。

【００４６】ここで、矢印１４と１７の交点は、プロセ
ス変動が無い場合のドライブ電流値を与えるので、この
交点から最も離れた×印がデバイス特性の最大変動幅Ｍ
を与えることになる。これより、図３、図４と図１５か
ら、最大変動幅Ｍを与える×印は、×印ＳＳとＦＦであ
ることがわかる。なお、デバイス特性の最大変動幅Ｍ
は、矢印１４と１７の交点と、×印ＳＳとＦＦの間の、
グラフ平面上の距離のことである。

【００４７】図３、図４と図１５において、×印ＳＳと
ＦＦの配置位置に対する、ワーストケースとなるケース
Ｃ１とＣ１６の配置位置は、σ値によって変化する。矢
印１４と１７の交点からの距離を基準とすると、σ値が
±１σと±２σの場合は、×印ＳＳとＦＦから交点まで
の距離より、ケースＣ１とＣ１６から交点までの距離の
方が短い。一方、σ値が±３σの場合は、×印ＳＳとＦ
Ｆから交点までの距離より、ケースＣ１とＣ１６から交
点までの距離の方が長い。これより、σ値として±２σ
と±３σの間にある特定の値に設定することにより、ワ
ーストケースとなるケースＣ１とＣ１６の配置位置を、
×印ＳＳとＦＦの配置位置に一致させたり、近傍に配置
することができる。

【００４８】そこで、ワーストケースの位置が、本来の
Ｉｄｒ散布図（楕円形）のエッジに一致するように、σ
値を最適化する。ここでσ値の最適化とは、パラメータ
ｋを用いてσ値を、σ値＝±ｋ・σと表現するとき、パ
ラメータｋの値を最適化することを意味する。σ自体を
最適化するのではない。図２のステップＳ７に示すよう
に、σ値を変化させて、ワーストケースにおける変動幅
Ｗを、モンテカルロ解析における最大変動幅Ｍに近づけ
る。すなわち、関数Ｆの値を最小にするσ値を求める。
これには、ワーストケース解析における各ケースＣ１乃
至Ｃ１６のグラフ上の位置を、プロセス変動（ΔＬ、Δ
Ｔｏｘ、ΔＮｃｈ（ｎＦＥＴ）、ΔＮｃｈ（ｐＦＥ
Ｔ））の大きさを変えることで（σ値を変えることで）
制御できることを利用する。

【００４９】具体的には、ワーストケースとなるケース
Ｃ１とＣ１６のＩｄｒ散布図上での位置を、モンテカル
ロ解析によって得られた厳密なＩｄｒ散布図上の×印Ｓ
Ｓの位置（ｘ１０、ｙ１０）と、×印ＦＦの位置（ｘｕ
０、ｙｕ０）に合わせ込む。なお、ｘ１０とｘｕ０の値
はＩｄｒ（ｎＦＥＴ）の値になるが、Ｉｄｒ（ｎＦＥ
Ｔ）の値をノミナル値をゼロとし分散を１単位とするス
ケールに規格化しても良い。ｙ１０とｙｕ０の値も同様
に規格化しても良い。このことにより、異なる単位系等
を有する回路特性においても上記の合わせ込みが可能に
なる。

【００５０】そして、合わせ込むために式１で定義され
る関数Ｆを導入する。

【００５１】 Ｆ＝［（ｘ−ｘ０）^２＋（ｙ−ｙ０）^２］^１／２ …式１ 式１において、ｘとｙは、ワーストケースとなるケース
Ｃ１、または、Ｃ１６のＩｄｒ散布図上の位置（ｘ、
ｙ）を意味する。このｘとｙはσ値の関数として表され
る。一方、ｘ０はｘ１０とｘｕ０の総称であり、ｙ０は
ｙ１０とｙｕ０の総称である。関数Ｆより、式２で表さ
れる関数Ｆ１は、ケースＣ１と×印ＳＳのＩｄｒ散布図
上の距離を意味する。同様に、式３で表される関数Ｆ１
６は、ケースＣ１６と×印ＦＦのＩｄｒ散布図上の距離
を意味する。これより、合わせ込むためには、関数Ｆ１
とＦ１６の値を極小にするパラメータσ値を求めれば良
い。なお、ここでは簡単のため、４種類のプロセス変動
のσ値を共通に動かしている。

【００５２】 Ｆ１＝［（ｘ１−ｘｌ０）^２＋（ｙ１−ｙｌ０）^２］^１／２ …式２ Ｆ１６＝［（ｘ１６−ｘｕ０）^２＋（ｙ１６−ｙｕ０）^２］^１／２ …式３ 図８に、横軸をパラメータσ値の絶対値、縦軸を関数Ｆ
として、関数Ｆ１、関数Ｆ１６と関数Ｆ１とＦ１６の和
を示す。横軸のσ値はσで割って規格化している。これ
より、関数Ｆ１はσ値の絶対値が２．１９σのとき極小
となることがわかる。関数Ｆ１６はσ値の絶対値が２．
４３σのとき極小となる。また、関数Ｆ１とＦ１６の和
は、σ値の絶対値が２．３７５σのとき極小となる。関
数Ｆ１とＦ１６の和を評価するのは、ワーストケース同
士関数Ｆ１とＦ１６をともに小さくする１つのσ値をみ
つけるためである。以下では、このσ値２．３７５σ
を、「最適化後のσ値」と呼ぶ。なお、最適化後のσ値
としては、関数Ｆ１で極小となるσ値の絶対値と、関数
Ｆ１６で極小となるσ値の絶対値の平均値を用いてもよ
い。さらに、関数Ｆ１で極小となるσ値の絶対値より、
関数Ｆ１６で極小となるσ値の絶対値の方が大きいの
で、ケースＣ１よりケースＣ１６の方がよりワーストケ
ースであると考え、最適化後のσ値として、関数Ｆ１６
で極小となるσ値の絶対値２．４３σを採用しても良
い。

【００５３】図９に、σ値２．３７５σを「最適化後の
σ値」として用いて、実際にワーストケース解析におけ
るＩｄｒ散布図上のケースＣ１乃至Ｃ１６の位置を求め
た結果を示した。図９でも図８と同様に４種類のプロセ
ス変動のσ値を一律±２．３７５σとしている。このよ
うに、モンテカルロ回路シミュレーションによる厳密な
Ｉｄｒ散布図（楕円形）のエッジと、ワーストケース解
析におけるケースの位置とを良好に一致させることが出
来る。

【００５４】ここまでをまとめると、図２のステップＳ
６において、モンテカルロ回路シミュレーションにより
（モンテカルロ・デバイスシミュレーションを用いても
良い）、デバイス特性変動としての厳密なＩｄｒ散布図
を求める。ここでのモンテカルロ解析は、単体ＭＯＳト
ランジスタ１個のみのデバイス特性に対して適用され
る。そのため、特に回路シミュレーションにおいて、通
常モンテカルロ計算で問題となる計算効率の低下は気に
する必要が無い。次に、ステップＳ５において単体ＭＯ
Ｓトランジスタ１個のみのデバイス特性に対してワース
トケース解析を行う。これらの解析結果は、図１のデバ
イス特性の変動幅記録部８に記録される。そして、ステ
ップＳ７において、図１の最大変動幅に対応するσ値の
算出部で、モンテカルロ解析の結果と、ワーストケース
解析の結果とを図８のように比較することにより、ワー
ストケース解析におけるパラメータσ値を合わせ込むこ
とができ、最適化後のσ値が得られる。

【００５５】さらにステップを進め、次に図２のステッ
プＳ８において、図１の回路特性のワーストケース解析
部５で、回路特性のワーストケース解析を行い回路特性
の変動を求める。この解析結果は、回路特性の変動幅記
録部９に記録される。その場合、デバイス特性の変動解
析から既に得られている「最適化後のσ値」を用いるこ
とにより、大規模回路の回路特性変動を高速かつ高精度
に予測することが可能である。

【００５６】回路特性の変動の予測結果について、図１
０と図１１を用いて以下に説明する。図１０は、回路特
性としてアクセスタイム（ｔ_ＡＣ）の挙動を調べたもの
である。ワーストケース解析におけるσ値を±１σ，±
２σ，±３σとした時の各ケースＣ１乃至Ｃ１６（横
軸）に対するアクセスタイムの値（縦軸に加えて、厳密
なモンテカルロ解析によって得られたアクセスタイムの
最大値（約５［ｎｓ］の水平矢印２１）、ノミナル値
（約３．９［ｎｓ］の水平矢印２０）、最小値（約３．
４［ｎｓ］の水平矢印１９）を図示している。これよ
り、σ値が±３σの時、ケースＣ１乃至Ｃ４ではアクセ
スタイムの最大値を過大評価（ｏｖｅｒ−ｅｓｔｉｍａ
ｔｅ）しており、一方、ケースＣ１６ではアクセスタイ
ムの最小値を過小評価（ｕｎｄｅｒ−ｅｓｔｉｍａｔ
ｅ）していることが分かる。また、σ値が±１σと±２
σの時は、ノミナル値からの最大の変動幅がモンテカル
ロ解析によって得られた最大の変動幅よりも小さくなっ
てしまう。このことは、回路特性としてのアクセスタイ
ムの変動（最大値と最小値）をワーストケース解析を用
いて正確に予測するためには、σ値の絶対値が２σ以上
で３σ以下の、最適化されたσ値を用いなければならな
いことを意味している。このことはステップＳ７で得ら
れた結果と一致する。

【００５７】図１１は、ケースＣ１及びＣ１６に対し
て、σ値の絶対値（横軸）をパラメータとして変化させ
た時のアクセスタイムｔ_ＡＣ（縦軸）の挙動を示してい
る。横軸のσ値はσで割って規格化している。ケースＣ
１が厳密なアクセスタイムの最大値を予測するために
は、σ値の絶対値を２．３５σに設定すればよいことが
分かる。同様にして、ケースＣ１６が厳密なアクセスタ
イムの最小値を予測するためには、σ値の絶対値を２．
４σに設定すれば良いことが分かる。これらのσ値の絶
対値は、図８においてデバイス特性の変動において導出
したσ値の絶対値２．３７５σ等と良く一致している。
即ち、図２の手順に従い、ステップＳ５乃至Ｓ７におい
て、図８のようにデバイス特性変動に対してσ値を最適
化する。次に、ステップＳ８において、その「最適化後
のσ値」を用いて回路特性変動に対してワーストケース
解析を行う。このことにより、ワーストケース解析では
実現不可能であったプロセス変動に起因した回路特性変
動を、高速かつ高精度に予測可能である。このようにし
て得られた回路特性の変動結果を基にして、回路を最適
化（プロセスパラメータのノミナル値を最適化、あるい
は、トランジスタの数の最適化）をすることにより、プ
ロセスウィンドウを広げることができ、ＬＳＩの量産で
高い歩留りを達成できる。

【００５８】上記のように、本発明は１つの実施の形態
によって記載したが、この開示の一部をなす論述及び図
面はこの発明を限定するものであると理解すべきではな
い。この開示から当業者には様々な代替実施の形態、実
施例及び運用技術が明らかとなろう。したがって、本発
明の技術的範囲は上記の説明から妥当な特許請求の範囲
に係る発明特定事項によってのみ定められるものであ
る。

【００５９】

【発明の効果】以上説明したように、本発明によれば、
半導体装置の製造プロセスの変動による回路特性の変動
を高精度かつ高速に予測する半導体装置の回路特性のシ
ミュレータを提供できる。

【００６０】また、本発明によれば、半導体装置の製造
プロセスの変動による回路特性の変動を高精度かつ高速
に予測する半導体装置の回路特性のシミュレート方法を
提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体装置の回路特
性のシミュレータの構成図である。

【図２】本発明の実施の形態に係る半導体装置の回路特
性のシミュレート方法のフローチャートである。

【図３】ＣＭＯＳＦＥＴについて、変動量幅を１σとし
たプロセス変動に対する駆動電流をワーストケース解析
で算出した結果である。

【図４】ＣＭＯＳＦＥＴについて、変動量幅を２σとし
たプロセス変動に対する駆動電流をワーストケース解析
で算出した結果である。

【図５】ＣＭＯＳＦＥＴについて、プロセス変動に対す
るワーストケース解析で算出した駆動電流の変動量との
関係を示す図である。

【図６】ＣＭＯＳＦＥＴについて、各プロセス変動に対
する駆動電流の変動量の関係を示す図である。

【図７】ワーストケース解析の結果を、モンテカルロ解
析の結果と一致させる変動量幅の算出方法を説明するた
めの図（その１）である。

【図８】ワーストケース解析の結果を、モンテカルロ解
析の結果と一致させる変動量幅の算出方法を説明するた
めの図（その２）である。

【図９】ワーストケース解析の結果を、モンテカルロ解
析の結果と一致させる変動量幅の算出方法を説明するた
めの図（その３）である。

【図１０】変動量幅を一定にしたプロセス変動のワース
トケース解析に基づいて算出したケース毎の回路特性
（アクセスタイム）である。

【図１１】プロセス変動の変動量幅を変えて算出したワ
ーストケース解析に基づいて算出したケース１と１６の
回路特性（アクセスタイム）である。

【図１２】従来の半導体装置の回路特性のシミュレート
方法のフローチャートである。

【図１３】半導体装置におけるプロセス変動による変動
量を説明するための図である。

【図１４】ワーストケース解析の各ケースの、半導体装
置におけるプロセス変動による変動量を規定する表であ
る。

【図１５】ＣＭＯＳＦＥＴについて、変動量幅を３σと
したプロセス変動に対する駆動電流をワーストケース解
析で算出した結果である。

【符号の説明】

１ 演算部 ２ プロセス変動のモンテカルロ解析部 ３ 任意のσ値に対するプロセス変動のワーストケース
解析部 ４ 最大変動幅に対するσ値の算出部 ５ 回路特性のワーストケース解析部 ６ 回路情報記録部 ７ プロセス変動幅記録部 ８ デバイス特性の変動幅記録部 ９ 回路特性の変動幅記録部 １０ 入出力部 １１ バス １２ モンテカルロ解析結果の駆動電流値の存在する領
域 １３、１６、１９ 取りうる最小値 １４、１７、２０ プロセス変動が無い場合 １５、１８、２１ 取りうる最大値 ３１ シリコン基板 ３２ チャネル領域 ３３ ソース領域 ３４ ドレイン領域 ３５ ゲート絶縁膜 ３６ ゲート電極

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体装置の製造プロセスの変動によっ
   て前記半導体装置を構成するデバイスの特性の最も変動
   した第１の特性値を求めるステップと、 前記特性のワーストケースの第２の特性値を前記第１の
   特性値に一致させる前記プロセスの変動幅を決定するス
   テップと、 前記変動幅に基づいて、前記半導体装置の回路特性のワ
   ーストケースの第３の特性値を決定するステップとを有
   することを特徴とする半導体装置の回路特性のシミュレ
   ート方法。
2. 【請求項２】 前記第１の特性値を求めるステップが、 半導体装置の製造プロセスの変動の度数分布を入力する
   ステップと、 前記変動によって前記半導体装置を構成するデバイスの
   特性の最も変動した第１の特性値をモンテカルロ解析で
   求めるステップとを有することを特徴とする請求項１に
   記載のシミュレート方法。
3. 【請求項３】 前記プロセスの変動幅を決定するステッ
   プが、前記度数分布をガウス分布で近似しσを求めるス
   テップと、前記変動幅を前記σで規格化したσ値を求め
   るステップとを有し、 前記第３の特性値を決定するステップが、前記σ値に基
   づいて、前記第３の特性値を決定することを特徴とする
   請求項２に記載のシミュレート方法。
4. 【請求項４】 前記プロセスの変動幅が、式１の関数Ｆ
   の値が極小値となる条件により決定することを特徴とす
   る請求項１乃至３のいずれか１つに記載のシミュレート
   方法。 Ｆ＝［（ｘ−ｘ０）^２＋（ｙ−ｙ０）^２］^１／２ ……式１ ここで、（ｘ，ｙ）及び（ｘ０，ｙ０）はそれぞれ、前
   記第２の特性値と前記第１の特性値の前記デバイスの特
   性平面上の位置である。
5. 【請求項５】 前記デバイスが、電界効果トランジスタ
   （ＦＥＴ）であることを特徴とする請求項１乃至４のい
   ずれか１つに記載のシミュレート方法。
6. 【請求項６】 前記製造プロセスの変動の物理量が、ゲ
   ート長とゲート酸化膜厚であることを特徴とする請求項
   １乃至５のいずれか１つに記載のシミュレート方法。
7. 【請求項７】 前記物理量が、さらに、チャネル不純物
   濃度と拡散層抵抗の少なくとも１つであることを特徴と
   する請求項６に記載のシミュレート方法。
8. 【請求項８】 前記デバイスの特性が、ドライブ電流と
   しきい値電圧の少なくとも１つであることを特徴とする
   請求項５乃至７のいずれか１つに記載のシミュレート方
   法。
9. 【請求項９】 前記回路特性が、アクセスタイム、伝搬
   遅延時間、周波数と消費電力の少なくとも１つであるこ
   とを特徴とする請求項５乃至８のいずれか１つに記載の
   シミュレート方法。
10. 【請求項１０】 半導体装置の製造プロセスの変動の度
    数分布を入力する入出力部と、 前記変動によって前記半導体装置を構成するデバイスの
    特性で最も変動した第１の特性値を求めるモンテカルロ
    解析部と、 前記特性のワーストケースの第２の特性値を前記プロセ
    スの変動幅の関数として求める第１のワーストケース解
    析部と、 前記第２の特性値を前記第１の特性値に一致させる前記
    変動幅を決定する算出部と、 前記変動幅に基づいて、前記半導体装置の回路特性のワ
    ーストケースの第３の特性値を決定する第２のワースト
    ケース解析部とを有することを特徴とする半導体装置の
    回路特性のシミュレータ。