KR20010006981A

KR20010006981A - 최악의 케이스 파일들에서 통계적인 디바이스 모델들을 유도

Info

Publication number: KR20010006981A
Application number: KR1020000019234A
Authority: KR
Inventors: 싱할쿠머드; 비스바나싼브이.
Original assignee: 루센트 테크놀러지스 인크
Priority date: 1999-04-12
Filing date: 2000-04-12
Publication date: 2001-01-26
Also published as: JP2000331901A; TW479177B; EP1045252A2; EP1045252A3; US6356861B1

Abstract

한 세트의 최악의 케이스 디바이스 모델 파일들은 다수의 원시 디바이스 모델 타입들을 갖는 집적 회로들을 대량 생산하기 위해 사용되는 생산품 공정에 제공된다. 생산품 공정에 대한 통계적인 디바이스 모델은 최악의 케이스 파일들에서 직접 유도된다.

Description

최악의 케이스 파일들에서 통계적인 디바이스 모델들을 유도{Deriving statistical device models from worst-case files}

발명의 분야

본 발명은 반도체 칩과 같은 대량 생산된 생산품에 대한 통계적인 디바이스 모델들을 유도하기 위한 기술에 관한 것이다.

종래 기술 설명

반도체 칩들 또는 집적 회로(IC)들를 갖는 시스템들과 같은, 다양한 생산품들의 대량 제조 동안, 파손 즉, 몇몇 칩들이 결함이 있다는 것은 생산된 몇몇 칩들에서 발생할 수 있다. 예를 들어, 대량 생산하는 반도체 칩들에서, 다이간의 변화로 때때로 언급되는, 칩간의 변화들은 제조 공정동안 도입될 수 있다. 이 변화들이 소정 칩에 대해 이상적이거나 정상적인것에 너무 동떨어진 경우, 칩은 적절하게 기능할 수 없는데 이는 각종 키 회로 레벨 성능 메트릭스(metrics)가 최대 허용가능한 제한들에서 매우 많이 변화할 수도 있기 때문이다.

대량 생산된 생산품의 개별적인 유닛들은 때때로 칩들처럼 하기에서 참조될 수도 있다. 칩들은 물리적인 웨이퍼의 기판내에 형성된다. 통상적으로, 몇몇의 칩들은 각 웨이퍼내에 형성된다. 동시에 처리되는 한 세트의 웨이퍼들은 랏(lot)이라고 불린다. 웨이퍼는 통상적으로 약 9˝의 지름인 플랫 디스크로, 매우 얇다. 제조 공정은 다수의 칩들을 생성하기 위해 웨이퍼의 표면과 기판 상에서의 작업들로 이루어진다. 웨이퍼가 완전히 처리되자마자, 웨이퍼는 통상적으로 1/2 인치만큼의 크기인 약 1/2 인치로 개별적인 칩들로 잘려지게 된다. 랏(lot)은 대량 생산된 한 세트의 칩들 또는 유닛들이며, 그 칩들 또는 유닛들 각각은 임의의 허용가능한 제한들내에서 이상적인 설계에 적합하도록 된다.

제조 공정에서의 부득이한 변경들은 대량 생산될 생산품의 특별한 설계뿐만 아니라 특별한 제조 공정에 따라 다소 엄격할 수 있어, 다이간의 변경들을 일으킬 수 있다. 다수의 칩들은 칩을 대량 생산하기 위해 소정의 타깃 주조(foundry)에 사용되는 설계와 제조 공정의 파라메트릭한 양품률을 결정하는 랏에서 모든 성능 명세를 만족시킨다. 각 칩은 IC 또는 연산 증폭기(op amps) 등과 같은 몇몇의 회로 레벨 소자들의 네트워크를 구비하는 시스템을 구비한다. 이 모든 회로 레벨 소자들은 소위 컴팩트 또는 원시 "디바이스들"로 구성되는데, 컴팩트 또는 원시 디바이스들은 다양한 컴팩트 또는 원시 모델 레벨 파라미터들에 의해 특징지워진다. 예를 들면, 디바이스는 트랜지스터 또는 그 트랜지스터의 일부들일 수도 있고, op 앰프와 같이 크거나 또는 그 이상의 복잡한 구조들로 구성되는 것일 수도 있다. 칩은 회로 또는 컴팩트 디바이스들에서 자체 형성된 회로 레벨 소자들의 네트워크를 구비하는 시스템을 구비한다.

최악의 케이스 파일들의 기술은 종종 회로 설계자들에 유용한 방식으로서 다이간 변경을 모델링하기 위해 사용된다. 최악의 케이스 파일들은 공칭의 케이스와 각종 극단적인 케이스들을 포함하는 다수의 케이스들을 나타내며, 이들 각각은 특정한 "처리 코너"에 대응하는 디바이스 모델 파라미터들로 이루어져 있다. 총괄하여, 최악의 케이스 파일들은 특정한 제조 공정의 변경에 대응하는 공칭 및 각종 극단적인 디바이스 작용을 나타난다. 최악의 케이스 파일들의 사용은 C. Michael ＆ M. Ismail, Statistical Modeling for Computer-Aided Design of MOS VLSI Circuits, Kluwer Academic Publishers, Boston/Dordrecht/London, 1992 에 기재되어 있다.

명백하게도, 보다 높은 파라메트릭한 양품률은 보다 더 작업한 칩들이 각각의 소정 랏에서 생산되기 위해 바람직하다. 최악의 케이스 파일들은 높은 파라메트릭한 양품률을 달성하기 위해 노력하는 칩 설계자들에 의해 사용된다. 각종 원시 디바이스들의 폭들과 길이들은 반복되는 시뮬레이션 및/또는 실험에 의해, 최악의 케이스 제한들을 만족시키도록 예상되는 높은 퍼센트의 칩들을 달성하기 위해, 조절될 수도 있다. 최악의 케이스 파일들로 시뮬레이트될 때 작업을 위해 예측된 설계들은 충분히 높은 파라메트릭한 양품률을 갖을 수 있음이 예상될 수 있다. 그러므로, 각종 원시 디바이스들의 크기들(폭들 및 길이들)을 조절함으로써 그리고 성능이 만족되는 최악의 케이스 파일들로 시뮬레이션에 의해 변경함으로써, 높은 파라메트릭한 양품률은 설계 결과로 예상될 수 있다.

그러므로, 소정의 회로는 설계되고 최악의 케이스 파일들을 사용함으로써 레이아웃된다. 회로 설계의 성능은 키 성능 메트릭스를 만족시키는 것을 보장하는, 공칭의 케이스에 의해 시뮬레이트될 수도 있다. 다른 케이스의 다이간 변경에 대한 성능은 모든 또는 대부분의 케이스들이 원하는 키 성능 메트릭스를 만족시키는지 여부를 확인하기 위해 체크될 수도 있다. 모든 또는 대부분의(임의의 특정한 퍼센트) 이 케이스들이 또한 충분히 수행되는 경우, 높은 파라메트릭한 양품률은 제조 변경들에 의해 야기된 최악의 케이스 다이간 변경들이 회로를 충분히 수행하므로 예상될 수 있다. 최악의 케이스 파일들을 사용하는 이런 양태 및 다른 양태는 Michael ＆ Ismail text and in D. Foty, MOSFET Modeling with Spice, Prentice Hall, Upper Saddle River, NJ, 1997 에서 논의되고 있다.

이러한 접근법은 명세서가 아주 공격적이지 않고 성능이 다이간 변경들에 아주 민감하지 않는 회로에 대해 실행될 수도 있다. 이러한 회로들은 많은 또는 모든 회로 성능 메트릭스들에 대한 공칭의 케이스에서 편차가 있을 때조차도 회로 성능이 여전히 만족되도록 하기 위해 공칭의 케이스에 대해 "설계된것 이상"일 수도 있다. 이는 모든 극단적인 케이스들에서조차 만족스러운 성능을 제공하도록 예상되는 회로 설계에서 될 수 있다.

그러나, 최악의 케이스 파일 또는 "케이스 기반 시뮬레이션" 접근법은 항상 실행할 수 있거나 최적이지는 않다. 예를 들어, 다수의 복잡한 몇몇의 설계들에서, 필적하는 성능 압박이 설명될 수도 있다. 이 압박들은 공칭의 케이스에서 만족될 수도 있지만, 상이한 성능 표준들이 극단적인 케이스들에서 상이한 등급을 매기기 위해 그 명세서를 위반할 것이다. 이런 상황에서, 케이스 기반 시뮬레이션 접근법은 디자인의 강인성에 대한 임의의 양의 피드백을 설계자에 제공하지 않는다. 이 경우에, 설계자는 설계된 것 이상을 강요할 수도 있으며, 또는 실행할 수 있지 않는 경우, 파라메트릭한 양품률은 예측될 수 없으며 경제적인 실행가능성도 너무 낮을 것이다.

통계적인 디바이스 모델들의 사용(또한 통계적인 공정 모델들로 때때로 공지된)은 이 문제점들을 완화시킬 수 있다. 반도체 디바이스들의 통계적인 모델들은 소정의 생산품 공정 또는 주조에서 대량 제조될 것으로 예측되는 키 회로 성능 메트릭스들을 양적으로 평가하기 위해 사용된다. 특히, 통계적인 디바이스 모델은 소정의 공정을 통해 제조될 다수의 칩들의 관련된 성능 메트릭스들의 서로 관련된 변경들을 예측하도록 한다. 그러므로, 적절한 통계적인 모델로 정확성, 표준 편차들 및 제조될 생산품 또는 시스템의 각종 성능 메트릭스들의 정정들에 대해 몇몇 등급을 매기기 위한 결정이 가능하다. 통계적인 디바이스 모델들은 또한 모든 성능 명세서를 만족시키는 즉, 예상된 파라메트릭한 양품률을 예측하기 위한 샘플 회로들의 퍼센트를 보다 정확하게 결정하게 한다. 그러므로, 소정의 개략적인 레이아웃과 IC 설계에 관하여, 통계적인 모델은 타깃 주조에 관한 IC 설계의 제조력을 양적으로 평가하기 위해 사용될 수 있다.

통계적인 디바이스 모델링에 대한 통상적인 접근법들은 Michael ＆ Ismail, and P. Chatterjee, P. Yang, D. Hocevar ＆ P. Cox, "Statistical Analysis in VLSI Process/Circuit Design", in Statistical Approach to VLSI, ed. S. W. Director ＆ W. Maly, pp.255-292, North-Holland, 1994 를 포함한다. 통상적으로 이런 접근법들은 다수의 유닛들상의 I-V(전류-전압) 측정들의 유효성을 가정한다. 디바이스 모델 파라미터들은 표준 파라미터 추출 기술들을 사용하여 각각 측정된 칩들에서 추출된다. 이 데이터베이스에서, 모델 파라미터들의 서로 관련된 분산은 결정되고 추가의 통계적인 분석에 근거하여 형성된다.

그러나, 통계적인 디바이스 모델링에 대한 이 통상적인 접근법들은 항상 실용적이거나 최적이지는 않다. 이를 테면, 생산품 환경에서, 공칭의 그리고 극단적인 작용을 포착하는 통계적인 디바이스 모델들은 생산품 공정의 수명 주기에서 초기에 필요로 한다. 최악의 케이스 파일들은 대부분, 공정 명세서에 근거하므로, 초기에 생성될 수 있다. 그러나, 통상적인 기술들로, 공정의 수명 주기에서 초기의 좋은 통계적인 디바이스 모델을 생산하는 것은 어렵다.

소위 "기술 CAD" 툴은 때때로 디바이스 제조 공정의 예상된 확산을 모조하는 통계적인 디바이스 모델을 유도하기 위해 사용된다. 그러나, 이러한 접근은 새롭고 완전한 세트의 I-V 측정이 다수의 칩들에서 이루어지므로, 숙성 공정을 필요로 하며, 및/또는 통계적인 모델을 개발하기 위해 이러한 툴들을 사용하는 것은 매우 복잡하며 자원 및 시간 집약적이다.

통계적인 모델링에 대한 다수의 기술들은 S. Nassif, "Statistical Worst-Case Analysis for Integrated Circuits", in Satistical Approach to VLSI, pp. 233-254, J. A. Power, B. Donnellan, A. Mathewson ＆ W. A. Lane, "Relating Statical MOSFET Model PArameter Variabilities to IC Manufacturing Process Fluctuations Enabling Realist Worst Case Design", IEEE Trans. Semiconductor Manufacturing, v. 4, no. 3, pp. 306-318, Aug. 1991, A. Bolt, M. Rocchi ＆ Jan Engel, "Realistic Statistical Worse-Case Simulation of VLSI Circuit", IEEE Trans. Semiconductor Manufacturing, v. 4, no. 3, pp. 193-198, Aug. 1991 에 기재된것과 같은, 이러한 문제점들을 피하기 위해 시도되는 동안 통계적인 모델들을 발전시키기 위해 제안되어졌다. 이러한 접근법들의 첫번째의 날카로운 비판은 숙성 공정에서 집합된 임의의 데이터의 통계적인 분석에서 사실적인 최악의 케이스 파일들을 발전시키는 것에 따른다. 그러나, 이러한 접근법은 통상적으로 최악의 케이스 파일들을 유도하는데 필요한 통계적인 데이터를 모으기 위해 숙성 공정을 요구한다. 그러므로, 이 접근법은 생산품 공정의 수명 사이클에서 초기에 돕지 못할 수도 있다. 또한, 상술한 바와 같이, 케이스에 기반을 둔 시뮬레이션에 대한 최악의 케이스 파일들의 사용은 어떻게 최악의 케이스 파일들이 유도된다 하더라도 항상 바람직하지는 않다. 따라서, 이는 통계적인 디바이스 모델들을 유도하기 위해 향상된 기술들을 필요로 한다.

도 1 은 본 발명의 실시예에 따라, 최악의 케이스 파일들에서 통계적인 디바이스 모델을 유도하는 방법을 도시한 흐름도.

도 2 는 도 1 의 방법에 따라 본 발명의 통계적인 디바이스 모델을 유도하는데 사용하는, 4개의 단순한 최악의 케이스 다각형들을 도시한 도면.

도 3 은 도 1 의 방법에 따라, 본 발명의 통계적인 디바이스 모델을 유도하는데 사용하는 최악의 케이스 메트릭스.

도 4 는 본 발명의 실시예에 따라, 인수 α 대 최악의 케이스 폴리토프 내부의 점들의 퍼센트를 도시한 전형적인 플롯도(400).

도 5 은 도 1의 방법 중 일부 또는 전부를 수행하는 컴퓨터 시스템의 블록도.

본 발명은 공정으로 생산품이 나오기전의 소정의 디바이스와 공정의 수명 사이클에서 초기의 제조 공정에 대한 통계적인 모델들을 생성하거나 또는 유도하는 기술을 제공한다. 숙성 공정에서 집합된 데이터의 통계적인 분석에서 실제적인 최악의 케이스 파일들을 발전시키는 대신에, 회로를 설계하기 위해 최악의 케이스 파일들의 통상적인 직접 사용 대신에, 공정의 이른 수명 사이클에서, 통계적인 모델들은 하기에서 추가로 상세히 설명되는 최악의 케이스 파일들에서 유도된다.

생산 공정이 이미 적절하지 않을 때, 생산 동안 획득된 보통 데이터는 이용가능하지 않으며, 이는 키 회로 성능 메트릭스들을 양적으로 평가하기 위해, 타깃 공정을 통해 제조될 칩들의 대중화와 관련된 성능 메트릭스들의 서로 관련된 변경들을 예측하도록 하기 위해 유용한 통계적인 디바이스 모델을 개발하기 위해 여전히 필요하다. 이는 결정될 칩의 각종 성능 메트릭스들의 표준 편차 및 상관성들을 허용하며 파라메트릭한 양품률을 결정하도록 한다. 파라메트릭한 양품률이 충분히 높지 않는 경우 칩은 가능한한 다시 설계되며, 그렇지 않은 경우, 낮은 양품률은 허용되거나 또는 칩 생산품은 버려지거나 대신에 또 다른 것으로 대체된다. 통상적인 성능 메트릭스들은 제어 전압이 (V_DD-0.6)V(HIGHF)와 같은 임의의 레벨일 때 진동 주파수와 0.6V(LOWF)인 제어 전압에 대응하는 진동 주파수와 같은, SR(slew rate), 낮은 주파수 이득(DC gain), 이득 대역폭(GBW) 및 op 앰프의 위상 마진(PM), 또는 VCO(voltage-controlled oscillator)의 임의의 진동 주파수들이다. 이러한 성능 메트릭스들의 평균 및 표준 편차를 결정할 수 있는 것이 유용하다. 통계적인 디바이스 모델은 이 값들을 결정하는데 사용된다.

그러므로, 본 발명은 통상적인 최악의 케이스 파일 기술들을 이용하는 것보다 더 정확한 모델링을 제공하는, 생산품 공정의 수명 주기에서 초기에 단지 최악의 케이스 파일들에서 발전될 통계적인 디바이스 모델들을 허용한다. 그러므로 본 발명은 각종 칩 설계들에 대한 파라메트릭한 양품률의 보다 일찍 및/또는 그 이상의 정확한 결정들을 제공하며, 보다 효율적인 설계와 칩 레이아웃을 제공한다.

도 1을 참조하면, 본 발명의 양호한 실시예에 따라, 최악의 케이스 파일들에서 통계적인 디바이스 모델을 유도하는 방법을 예시하는 흐름도(100)를 도시한다. 우선, 최악의 케이스 디바이스 모델 파일들은 임의의 키 명세서들과 개발 아래인(단계 101) 반도체 제조 공정의 기술자 제한들에 부합하기 위해 생성된다. 본 발명에서, 통계적인 모델은 한 세트의 최악의 케이스 파일들에서 직접 개발되며, 각각의 최악의 케이스는 통계적인 디바이스 모델들을 개발하는데 사용될 데이터 포인트로서 간주된다.

이 최악의 케이스 파일들은 임의의 적합한 통상적인 또는 다른 기술에 의해 생산될 수도 있다. 인지된 바와 같이, 최악의 케이스 파일들은 각종 방식들로 결정될 수도 있으며 각종 포맷들을 가질 수도 있다. 다양한 기술들은 Foty에서 기재된 바와 같은, 대부분 공정 명세서를 기반으로 하여, 최악의 케이스 파일들을 생성하는데 사용될 수도 있다. 개발 아래인 공정에 대하여, 대량 생산된 칩들의 성능내에서 예상된 스프레드는 키 전기 메트릭스에 의해 종종 설명된다. MOS 디바이스들에 대하여, 공정 명세서에 근거한, 임계 전압(V_th)에 대한 값들의 범위와 특정 바이어스에서 포화 영역 전류(I_on)는 공정에 대한 타깃을 지정한다. 이 키 전기 메트릭스는 짧은 폭과 긴 폭 구조들과 같은 다양한 크기들의 원시 또는 콤팩트 디바이스들을 설명한다. 통상적으로 이 메트릭스들은 인지된 바와 같이, 최악의 케이스 다각형들을 규정하는데 사용될 수 있는, 각종 최악의 케이스 점들 또는 "코너들"뿐만 아니라 공칭의 케이스를 설명한다. 최악의 케이스 파일들은 그 최악의 케이스이며 대응하는 최악의 케이스와 공칭의 키 전기 메트릭스를 생성하는 공칭의 원시 디바이스 파라미터들이다.

도 2를 참조하면, 이는 최악의 케이스 다각형 샘플(210, 220, 230 및 240)을 도시한다. 이 다각형은 nmos 및 pmos 타입들 둘 다의 각각 상이한 컴팩트 또는 원시 구조에 대해 설명된 키 전기 메트릭스(V_th, I_on)와 관련된 최악의 케이스 데이터를 도시한다. 각각의 다각형에 대해, 공칭의 점(N-N)은 규정한 윤곽의 최악의 케이스 점들(HT-L, L-L, L-HT, LT-H, H-H 및 H-LT)을 도시하며, 여기서 H 는 본 파라미터의 높은 최악의 케이스(예를 들어, n-V_th또는 p-V_th)를 표시하며, L 은 낮은 최악의 케이스를 표시하며, LT 는 T_OX(산화물 두께)값의 낮은 최악의 케이스를 표시하며, HT 는 T_OX값의 높은 최악의 케이스를 표시한다. 그러므로, 예를 들면, 최악의 케이스 다각형(210)은 공칭의 점(N-N)과 원시 짧은 폭 구조에 대한 임계 전압 파라미터(V_th)에 대한 6개의 최악의 케이스 점들에 의해 형성된 다각형을 도시한다. 유사하게도, 최악의 케이스 다각형(230)은 공칭의 점(N-N)과 원시 긴 폭 구조에 대한 파라미터(I_on)에 대한 6개의 최악의 케이스 점들에 의해 형성된 다각형을 도시한다. 이 구조들은 예를 들어, 트랜지스터들을 형성하기 위해 사용된다. 도 2에서 다각형은, 한 실시예에서, 0.35-3V CMOS 기술 칩 구조들에 대한 최악의 케이스 다각형 샘플을 나타낸다.

최악의 케이스 다각형들은 최악의 케이스 파일들이 선택되는 최악의 케이스 "목표들"에 의해 간주될 수도 있다. 최악의 케이스 파일들에서, 이는 도 1의 방법(100)에 따라 통계적인 디바이스 모델로 유도될 수 있다.

도 3을 참조하면, 이는 도 1의 방법(100)에 따른 본 발명의 통계적인 디바이스 모델을 유도하는데 사용하기 위한 매트릭스(matrix)(300)를 도시한다. 매트릭스(300)를 생성하기 위해, 표준 최악의 케이스 파일 기술은 도 2의 다각형의 목표들 또는 최악의 케이스 데이터에 대응하거나 산출하는 미숙한(정규화되지 않은) 최악의 케이스 파일들을 획득하기 위해 유용될 수도 있다.

생성한 매트릭스(300)에서, 먼저, 미숙한 최악의 케이스 파일들은 이전에 기술된(단계 101) 바와 같이, 획득된다. 다음으로, 매트릭스(matrix)는 최악의 케이스 파일 데이터(단계 103)를 구체화하기 위해 형성된다. 그러므로, 매트릭스(matrix)는 다양한 케이스들을 나타내는 행들과 케이스들 양단과 상이한 각종 디바이스들(예를 들어, nmos, pmos)의 컴팩트 모델들의 파라미터들인 열을 갖는다. 그러므로 매트릭스(300)는 6개의 최악의 케이스 점들 또는 케이스들(HT-L, L-L, L-HT, LT-H, H-H 및 H-LT), 및 공칭의 케이스(N-N)에 대한 행들을 구비하며, nmos 및 pmos에 대한 T_OX값들에 대한 T_OX.n 및 T_OX.p 와 각각의 타입에 대한 다양한 다른 파라미터들, 즉 P2.n 내지 P6.n 과 P2.p 내지 P6.p 을 각각 포함하는, nmos 및 pmos 디바이스들 각각에 대한 몇개의 열들을 포함한다. 접미사 ".n"는 n 채널 모델 파라미터들을 표시하는 반면 접미사 ".p"는 p 채널 모델 파라미터들을 표시한다. 인지된 바와 같이, T_OX(또는 P1) 파라미터들과 다른 파라미터들(P2-P6)은 컴팩트 모델들의 각종 조절가능한 특징들을 묘사하는데 사용되는 다른 모델 파라미터들이다.

초기의 세트인 "측정된 파일들"은 샘플 웨이퍼 상의 온도와 크기를 변경하여 디바이스들 상에 광대한 I-V 측정들에 근거한 nmos 및 pmos 파일들을 추출함으로써 획득될 수도 있다. 한 실시예에서, 매트릭스(300)를 차지하기 위해, 각 케이스(행)에 대해, 산화물 두께들 T_OX.n 및 T_OX.p 은 적절한 극단적인 값으로 설정되고, 각 타입(nmos 또는 pmos)에 대한 다른 모델 파라미터들(P2-P6)의 값들은 최적화 기술(즉, 단계들 101, 103)을 사용하여 결정된다. 초기화되자마자, 매트릭스(300)에 대해 비정규화된 전조는 생성되는데, 이것의 데이터는 인지된 바와 같이, 도 2의 다각형들에 대응한다. 다음으로, 각각의 열은 편차 1(단계 105)과 평균 0을 갖도록 정규화된다. 매트릭스(300)는 그것의 열들이 이미 이 양식에서 정규화된 후에 도시된다.

다음 목표는 매트릭스(300)에 의해 구체화되거나 캡슐화된 밑에 있는 통계적인 정보를 추출하는 것이다. 인지된 바와 같이, 통계적인 디바이스 모델은 통계적으로 독립된 약간의 상당히 중요한 구성요소들에 의해 나타난다. 그러므로, PCA(principal component analysis) 기술은 단일 값 해제를 사용하여, 이 제한된 데이터 세트의 통계적인 구조를 결정하기 위해 매트릭스(300)상에서 수행된다(PCA 는 Michael ＆ Ismail 과 C. R. Rao, Linear Statiscal Inference and its Applications, 2d ed.(John Wiley ＆ Sons, 1973)에 기재되어있다.)(단계 107). 이는 중요한 구성요소들의 스페이스에서 정규화된 모델 파라미터들의 스페이스까지 "중요한 구성요소들"의 표준 편차와 회전 매트릭스를 산출한다. 이 방식에서 PCA를 사용하는 것은 데이터 매트릭스(300)의 열에서 상술된 변경의 퍼센트를 설명하는데 필요한 경우 "중요한" 구성요소로서 보유된다. 한 실시예에서, 중요한 구성요소들은 데이터 매트릭스(300)의 열에서의 변경의 99% 또는, 다소 다르게 상술된 퍼센트 를 설명하는데 필요하다.

최악의 케이스 파일들은 무작위의 통계적인 샘플들은 아니며, 임의의 극단적인 제조 공정을 나타내기 위해 일반적으로 생성된다. 따라서, 중요한 구성요소의 표준 편차는 최악의 케이스 파일들이 컴팩트 모델 파라미터들의 분산의 극단적인 성향이 있는 것을 참작하기 위해 균일한 스케일링 인자 α 에 의해 비례 축소된다. 값 α 를 선택하기 위해, 우선, 다수의 값들인 α＜1 에 대해, 통계적인 모델 평가는 전기 명세서의 스페이스에서 최악의 케이스 파일들에 의해 규정된, α 인 각 값에 대해(단계 109), 즉 도 2의 다각형(210, 220, 230, 240)인, 폴리토프 또는 다각형내에 놓여 있는 점들의 퍼센트를 결정하기 위해 수행된다. α 대 최악의 케이스 폴리토프 내의 점들의 전형적인 결과인 플롯(400) %는 도 4에 도시된다.

그러므로, 플롯(400)에 의해 도시된 예에서, α=1 에 대해, 샘플들의 단지 40%만이 최악의 케이스 폴리토프 내부에 있으며, 이는 통계적인 모델들에서 캡슐화된 변경이 그것의 최악의 케이스 파일들보다 더 멀리 떨어졌음을 의미한다. 그러나, α=0.35 에 대해, 샘플들의 99%는 통계적인 모델들을 나타내는 최악의 케이스 폴리토프 내부에 있으며 최악의 케이스 파일들은 변동의 범위에 의해 부합된다. α 의 몇몇 값이 플롯(400)에 의해 생성된 정보에 근거하여, "가이드밴딩"의 등급과 다른 인자들(단계 111)에 의해 선택된다. 가이드밴딩은 S. G. Duvall, "A Practical Methodology for the Statistical Degine of Complex Logic Products for Performance," IEEE Trans. VLSI Systems, v. 3, no. 1, pp. 112-123, Mar. 1995 에서 논의되었다. 이 극단성들 사이에서 α에 대한 임의의 값은 인지된 바와 같이, 통계적인 디바이스 모델로 이루어질 가이드밴딩 등급에 따라, 선택될 수도 있다. 예를 들어, α=0.35 는, 안정되자마자, 제조 공정의 변경이 최적의 케이스 파일들에 의해 예측되는 것과 같이, 최적 가정에 대응하는 빽빽한 분산이며 반면에, α=1 은 제조 공정의 실제 변경이 즉, 최악의 케이스 파일들에 의해 설정된 타깃보다 더 최악인 비관적인 가정 또는 주의에 대해 더욱 적절하게 폭이 넓은 분산을 제공한다.

중요한 구성요소의 표준 편차는 적절하게 비례 축소된 통계적인 디바이스 모델(단계 113)을 제공하기 위해, 선택된 값 α에 의해 비례 축소된다. 그러므로 유도된 통계적인 디바이스 모델은 생산품 공정(단계 115)의 수명 사이클에서 초기의 회로 설계의 제조력을 양적으로 평가하기 위해 사용된다. 이는 다음과 같은 디바이스 모델 파라미터들의 샘플들을 생섬함으로써 행해진다. 우선, 독립된 정규 분포에서에서 중요한 구성요소 샘플은 평균 0과 표준 분산 α*σ를 갖는데, 여기서 σ 값은 PCA 에 의해 제공된다. PCA 엥 ㅢ해 제공된 회전 매트릭스를 사용하는 것은 정규화된 모델 파라미터들의 스페이스에서 각 샘플을 변형시킨다. 그 후, 샘플들을 정규화되지 않고, 실제 모델 파라미터ㄷ르의 스페이스에서 그것들을 변형시킨다. 이 샘플들은 통계적인 회로 시뮬레이션과 파라메트릭한 양품률 평가에 대한 회로 시뮬레이터와 관련하여 사용될 수 있다. 통계적인 디바이스 모델이 통계적으로 독립된 약간 중요한 구성요소들에 의해 나타나므로, 이는 비교적 간단하며 사용될 거의 없는 회로 시뮬레이션들로 하여금 간단한 무작위의 샘플링보다 오히려 라틴 하이퍼큐브 샘플링을 사용하는데 능률적이다. 라틴 하이퍼큐브 샘플링의 기술은 R. L. Iman, J. C. Helton ＆ J. E. Campbell, "An Approach to Sensitivity Analysis of Computer Models, Part Ⅰ: Introduction, Input Variable Selection and Preliminary Variable Assessment," Journal of Quality Technology, v. 13, no. 3, pp. 174-183, 1981 에 기술되었다.

이 방식에서 최악의 케이스 파일들에서 유도된 통계적인 디바이스 모델들의 사용은 통상적인 최악의 케이스 파일 회로 설계 기술들 이상으로 약간의 향상을 제공한다. 이 회로 설계자는 종종 모든 최악의 케이스 파일들이 갖는 시뮬레이션들보다 거의 없는 시뮬레이션들의 운영을 필요로 한다. 실험적인 테스팅에 으해 결정된 바와 같은 한 실시예에서, 필요할 때, 설계자는 완전한 최악의 케이스 시뮬레이션만큼 고가인 단지 3.5배인 많은 샘플 세트를 운영한다. 그러나, 그 대신에, 더 많은 정보는 최악의 케이스 기반 시뮬레이션에서 가능한것보다 회로 성능에서의 변경에 이용할 수 있다. 그러므로, 본 발명은 요구되는 최소한의 회로 시뮬레이션내에서 통상적인 최악의 케이스 기반 기술과는 달리, 완전한 통계적인 정보를 제공한다.

도 5를 참조하면, 이는 도 1의 모든 또는 일부의 방법(100)을 실행하기 위한 컴퓨터 시스템(500)을 도시한다. 컴퓨터 시스템(500)은 처리기(510)와 메모리(512)를 구비한다. 처리기(510)는 바람직하게도 인지된 바와 같이, 모든 또는 일부의 방법(100)을 실행하기 위해 프로그램될 수 있는 일반적인 용도의 프로그램가능한 마이크로프로세서이다.

본 발명은 또한 그 처리기들을 실행하기 위한 컴퓨터 수행 처리기 및 장치들의 형태로 구체화될 수 있다. 본 발명은 또한 플로피 디스켓, CD-ROM, 하드 드라이버 또는 임의의 다른 컴퓨터 판독가능한 기억 매체와 같은, 실체적인 매체에서 구체화된 컴퓨터 프로그램 코드의 형태로 구체화될 수 있으며, 컴퓨터 프로그램 코드가 컴퓨터에 의해 실행되고 로드될 때, 컴퓨터는 본 발명을 실행하기 위한 장치가 된다. 본 발명은 또한 예를 들어, 광 파이버 또는 전자 방사를 통해 전선 또는 케이블 상에서와 같은, 몇몇의 전송 또는 지연 매체 상에서 지연된 컴퓨터 데이터 또는 다른 신호로 기억 매체에 저장되고, 컴퓨터에 의해 로드되고 및/또는 추출되고 또는 전송되든지간에, 또는 만약 그렇지 않으면, 반송파에서 구체화되던지간에 컴퓨터 프로그램 코드의 형태로 구체화될 수 있는데, 컴퓨터 프로그램 코드가 컴퓨터에 의해 실행되고 로드될 때, 컴퓨터는 본 발명을 실행하기 위한 장치가 된다.

본 발명을 실행하는데 충분한 일반적인 용도인 마이크로프로세서에서 장래에 실행될 때, 컴퓨터 프로그램 코드 세그먼트들은 원하는 공정을 실행하기 위해 특정 논리 회로들을 생성하는 마이크로프로세서를 구성한다.

본 발명의 성질을 설명하기 위해 상기에서 도시되고 기술되었던 부분들의 뱅치와 물질들과 상세한 각종 변경들은 다음의 청구항들에서 열거된 바와 같이 본 발명의 범위와 원칙에서 벗어남없이 당업자에 의해 형성될 수 있음을 이해할 수 있을 것이다.

한 세트의 최악의 케이스 디바이스 모델 파일들은 다수의 원시 디바이스 모델 타입들을 갖는 집적 회로들을 대량 생산하기 위해 사용되는 생산품 공정에 제공되며, 생산품 공정에 대한 통계적인 디바이스 모델은 최악의 케이스 파일들에서 직접 유도된다.

Claims

다수의 원시 디바이스 모델 타입들을 갖는 집적 회로들을 대량 생산하기 위해 사용되는 생산 공정에 대한 통계적인 디바이스 모델을 개발하기 위한 방법에 있어서, 상기 방법은,

(a) 생산 공정에 대해 한 세트의 최악의 케이스 디바이스 모델 파일들을 제공하는 단계, 및

(b) 최악의 케이스 파일들에서 통계적인 디바이스 모델을 유도하는 단계를 구비하는 방법.
제 1 항에 있어서, 상기 최악의 케이스 파일들은 각각의 원시 디바이스 모델 타입에 대한 모델 파라미터들에 대해 공칭 및 최악의 케이스 데이터를 구비하며, 상기 최악의 케이스 파일들은 각각의 원시 디바이스 모델 타입에 대한 키 전기 메트릭스에 관한 최악의 케이스 데이터에 대응하는 방법.
제 2 항에 있어서, 상기 키 전기 메트릭스는 임계 전압 메트릭스와 포화 영역 전류 메트릭스를 구비하는 방법.
제 2 항에 있어서, 단계(b)는,

(1) 각 최악의 케이스 점에 대한 행과 각 모델 파라미터에 대한 열을 갖는 매트릭스를 형성하는 단계와,

(2) 평균 0과 편차 1을 갖도록 매트릭스의 각 열을 정규하는 단계, 및

(3) 매트릭스의 열들에서 변동의 상술된 퍼센트를 설명하기 위해 필요한 매트릭스의 중요한 구성요소를 추출하기 위해 매트릭스 상에서 중요한 구성요소 분석을 실행하는 단계를 구비하는 방법.
제 4 항에 있어서, 단계(b)는,

(4) 스케일링 인자에 의해 중요한 구성요소의 표준 편차를 스케일링하는 단계를 더 구비하는 방법.
제 5 항에 있어서, 상기 스케일링 인자가 0과 1 사이이고,

소정의 스케일링 인자는 가이드밴딩의 특정 등급에 대응하고,

상기 스케일링 인자는 통계적인 디바이스 모델로 형성될 가이드밴딩의 등급에 기반하여 선택되는 방법.
제 1 항에 있어서, 다수의 원시 디바이스 타입들은 nmos 와 pmos 의 짧은 폭과 긴 폭의 크기를 갖는 CMOS 원시 디바이스 구조 둘 다를 구비하는 방법.
제 1 항에 있어서, (c) 생산 공정에 의해 제조될 소정의 집적 회로 설계의 양적 양품률을 결정하기 위해 통계적인 디바이스 모델을 사용하는 단계를 더 구비하는 방법.
제 8 항에 있어서, 단계(a) 내지 (c)는 생산 공정이 실행되기 전에 수행되는 방법.
제 8 항에 있어서, 단계(c)는,

(1) 집적 회로 설계의 다수의 성능 메트릭스의 상관성과 표준 편차를 결정하기 위해 통계적인 디바이스 모델을 사용하고,

(2) 모든 성능 메트릭스를 만족시키기 위해 예측된 생산된 집적 회로들의 퍼센트를 결정하기 위해 다수의 성능 메트릭스의 상관성과 표준 편차를 사용함으로써 파라메트릭한 양품률을 결정하는 단계를 구비하는 방법.
제 10 항에 있어서, 집적 회로 설계는 하나 또는 그 이상의 원시 디바이스 모델 타입들에서 구성된, 연산 증폭기와 전압 제어 발진기를 구비하는, 다수의 회로 레벨 소자들을 구비하고,

다수의 성능 메트릭스는 슬루 레이트(slew rate), 낮은 주파수 이득, 이득 대역폭 및 높고 낮은 제어 전압들에서 전압 제어 발진기의 진동 주파수와 연산 증폭기의 위상 마진을 구비하는 방법.
다수의 원시 디바이스 모델 타입들을 갖는 집적 회로를 대량 생산하기 위해 사용되는 생산 공정에 대한 통계적인 디바이스 모델을 개발하기 위한 컴퓨터 시스템에 있어서, 상기 컴퓨터 시스템은,

(a) 생산 공정에 대한 한 세트의 최악의 케이스 디바이스 모델 파일들을 수신하는 입력, 및

(b) 최악의 케이스 파일들에서 통계적인 디바이스 모델을 유도하는 처리기를 구비하는 컴퓨터 시스템.
제 12 항에 있어서, 상기 최악의 케이스 파일들은 각각의 원시 디바이스 모델 타입에 대한 모델 파라미터들에 대해 공칭 및 최악의 케이스 데이터를 구비하며, 상기 최악의 케이스 파일들은 각각의 원시 디바이스 모델 타입에 대한 키 전기 메트릭스에 관한 최악의 케이스 데이터에 대응하는 컴퓨터 시스템.
제 13 항에 있어서, 키 전기 메트릭스는 임계 전압 메트릭스와 포화 영역 전류 메트릭스를 구비하는 컴퓨터 시스템.
제 13 항에 있어서, 상기 처리기는,

(1) 각 최악의 케이스 점에 대한 행과 각 모델 파라미터에 대한 열을 갖는 매트릭스를 형성하고,

(2) 평균 0 과 편차 1 을 갖도록 매트릭스의 각 열을 정규화하고,

(3) 매트릭스의 열에서 변동의 상술된 퍼센트를 설명하기 위해 필요한 매트릭스의 중요한 구성요소를 추출하기 위해 매트릭스 상에서 중요한 구성요소 분석을 실행하는 컴퓨터 시스템.
제 15 항에 있어서, 처리기는 또한 스케일링 인자에 의해 중요한 구성요소들의 표준 편차를 스케일하는 컴퓨터 시스템.
제 16 항에 있어서, 상기 스케일링 인자는 0과 1 사이이고,

소정의 스케일링 인자는 가이드밴딩의 특정 등급에 대응하며,

상기 스케일링 인자는 통계적인 디바이스 모델로 형성될 가이드밴딩 등급에 기반하여 선택되는 컴퓨터 시스템.
제 12 항에 있어서, 다수의 원시 디바이스 타입들은 nmos 와 pmos 의 짧은 폭과 긴 폭의 크기를 갖는 CMOS 원시 디바이스 구조 둘 다를 구비하는 컴퓨터 시스템.
제 12 항에 있어서, 처리기는 생산 공정에 의해 제조될 소정의 집적 회로 설계의 양적 양품률을 결정하기 위해 통계적인 디바이스 모델을 적용하는 컴퓨터 시스템.
제 19 항에 있어서, 상기 처리기는,

(1) 집적 회로 설계의 다수의 성능 메트릭스의 상관성과 표준 편차를 결정하기 위해 통계적인 디바이스 모델을 사용하고,

(2) 모든 성능 메트릭스를 만족시키기 위해 예측된 생산된 집적 회로들의 퍼센트를 결정하기 위해 다수의 성능 메트릭스의 상관성과 표준 편차를 사용함으로써 파라메트릭한 양품률을 결정함으로써, 양적 양품률을 결정하기 위해 통계적인 디바이스 모델을 적용하며,

상기 집적 회로 설계는 하나 또는 그 이상의 원시 디바이스 모델 타입들에서 구성된, 연산 증폭기와 전압 제어 발진기를 구비하는, 다수의 회로 레벨 소자들을 구비하고,

다수의 성능 메트릭스는 슬루 레이트(slew rate), 낮은 주파수 이득, 이득 대역폭 및 높고 낮은 제어 전압들에서 전압 제어 발진기의 진동 주파수와 연산 증폭기의 위상 마진을 구비하는 컴퓨터 시스템.
생산 공정에 의해, 다수의 원시 디바이스 모델 타입들을 갖는, 집적 회로를 대량 생산하는 방법에 있어서, 상기 방법은,

(a) 생산 공정에 대한 한 세트의 최악의 케이스 디바이스 모델 파일들을 제공하는 단계와,

(b) 최악의 케이스 파일들에서 통계적인 디바이스 모델을 유도하는 단계, 및

(c) 생산 공정에 의해 제조될 집적 회로의 양적 양품률을 결정하기 위해 통계적인 디바이스 모델을 사용하는 단계를 구비하는 방법.
제 21 항에 있어서, 상기 최악의 케이스 파일들은 각각의 원시 디바이스 모델 타입에 대한 모델 파라미터들에 대해 공칭 및 최악의 케이스 데이터를 구비하며, 상기 최악의 케이스 파일들은 각각의 원시 디바이스 모델 타입에 대한 키 전기 메트릭스에 관한 최악의 케이스 데이터에 대응하는 방법.
제 22 항에 있어서, 상기 키 전기 메트릭스는 임계 전압 메트릭스와 포화 영역 전류 메트릭스를 구비하는 방법.
제 22 항에 있어서, 상기 단계(b)는,

(1) 각 최악의 케이스 점에 대한 행과 각 모델 파라미터에 대한 열을 갖는 매트릭스를 형성하는 단계와,

(2) 평균 0과 편차 1을 갖도록 매트릭스의 각 열을 정규하는 단계, 및

(3) 매트릭스의 열에서 변동의 상술된 퍼센트를 설명하기 위해 필요한 매트릭스의 중요한 구성요소를 추출하기 위해 매트릭스 상에서 중요한 구성요소 분석을 실행하는 단계를 구비하는 방법.
제 24 항에 있어서, 단계(b)는,

(4) 스케일링 인자에 의해 중요한 구성요소들의 표준 편차를 스케일링하는 단계를 더 구비하는 방법.
제 25 항에 있어서, 상기 스케일링 인자가 0과 1 사이이고,

소정의 스케일링 인자는 가이드밴딩의 특정 등급에 대응하며,

상기 스케일링 인자는 통계적인 디바이스 모델로 이루어질 가이드밴딩의 등급에 기반하여 선택되는 방법.
제 21 항에 있어서, 다수의 원시 디바이스 타입들은 nmos 와 pmos 의 짧은 폭과 긴 폭의 크기를 갖는 CMOS 원시 디바이스 구조 둘 다를 구비하는 방법.
제 21 항에 있어서, 단계(c)는,

(1) 집적 회로 설계의 다수의 성능 메트릭스의 상관성과 표준 편차를 결정하기 위해 통계적인 디바이스 모델을 사용하고,

(2) 모든 성능 메트릭스를 만족시키기 위해 예측된 생산된 집적 회로들의 퍼센트를 결정하기 위해 다수의 성능 메트릭스의 상관성과 표준 편차를 사용함으로써 파라메트릭한 양품률을 결정하는 단계를 구비하는 방법.
제 28 항에 있어서, 집적 회로 설계는 하나 또는 그 이상의 원시 디바이스 모델 타입들에서 구성된, 연산 증폭기와 전압 제어 발진기를 구비하는, 다수의 회로 레벨 소자들을 구비하고,

다수의 성능 메트릭스는 슬루 레이트(slew rate), 낮은 주파수 이득, 이득 대역폭 및 높고 낮은 제어 전압들에서 전압 제어 발진기의 진동 주파수와 연산 증폭기의 위상 마진을 구비하는 방법.
제 21 항의 방법에 의해 형성된 집적 회로.