TWI439880B - 在實施程序之設計流程中產生電路的方法及電腦可讀取媒體 - Google Patents

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TWI439880B
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Description

在實施程序之設計流程中產生電路的方法及電腦可讀取 媒體
本發明關於積體電路(IC)設計且特定言之係關於利用統計定時分析辨識穩健設計及改善此等設計。
第1圖例示一範例數位IC設計流程的簡化示意。在一高層級，程序始於產品構想(步驟100)且在一EDA軟體設計程序(步驟110)中實現。當此設計完成時，其可被放樣(taped-out)(事件140)。在放樣後，進行製造程序(步驟150)及封裝和組裝程序(步驟160)，最終得到完成的晶片(成果170)。
EDA軟體設計程序(步驟110)實際上由多個步驟112-130組成，這些步驟以線性方式示出以求簡化。在一實際的ASIC設計程序中，特定設計可能在通過某些測試之前必須回溯這些步驟。同樣的，在任何實際的設計流程中，這些步驟可以不同次序和組合發生。因此這樣的敘述僅是當作背景說明和概述而非針對一特定ASIC之一指定或建議的設計流程。
以下提出EDA軟體設計程序(步驟110)之組成步驟的簡單說明。
系統設計(步驟112)：設計者描述他們想要實施的功能性，他們可以執行假若(what-if)規劃以微調功能性、檢查成本等。硬體-軟體結構劃分可發生在此階段。來自Synopsys,Inc.可用於此步驟之範例EDA軟體產品包含Model Architect、Saber、System Studio、及DesignWare。
邏輯設計和功能驗證(步驟114)：在此步驟，撰寫用於系統中之模組的VHDL和Verilog碼並檢查此設計之功能正確度。更特定言之，檢查此設計以確保其產生正確輸出。來自Synopsys,Inc.可用於此步驟之範例EDA軟體產品包含VCS、VERA、DesignWare、Magellan、Formality、ESP及LEDA產品。
綜合及測試設計(步驟116)：在此步驟，VHDL/Verilog被轉譯成一網表。該網表可就目標科技經最佳化。此外，進行測試之設計和實施以允許檢查完成的晶片。來自Synopsys,Inc.可用於此步驟之範例EDA軟體產品包含Design Compiler、Physical Compiler、Test Compiler、Power Compiler、FPGA Compiler、Tetramax、及DesignWare產品。
網表驗證(步驟118)：在此步驟，網表經檢查是否符合定時限制及是否對應於VHDL/Verilog來源碼。來自Synopsys,Inc.可用於此步驟之範例EDA軟體產品包含Formality、PrimeTime、及VCS產品。
設計規劃(步驟120)：在此步驟，針對定時和頂層路由選擇建構並分析晶片之總體平面圖。來自Synopsys,Inc.可用於此步驟之範例EDA軟體產品包含Astro和IC Compiler產品。
實體實施(步驟122)：配置(電路元件之定位)及路由選擇(電路元件之連接)在此步驟進行。來自Synopsys,Inc.可用於此步驟之範例EDA軟體產品包含Astro和IC Compiler產品。
分析及抽取(步驟124)：在此步驟，在實體和電的層面驗證電路功能。來自Synopsys,Inc.可用於此步驟之範例EDA軟體產品包含AstroRail、PrimeRail、Primetime、及Star RC/XT產品。
實體驗證(步驟126)：在此步驟，執行各項檢查功能以確保下列之正確度：製造，電問題，微影問題，及電路。來自Synopsys,Inc.可用於此步驟之範例EDA軟體產品包含Hercules產品。
解析度增強(步驟128)：此步驟涉及佈局之幾何操弄以提升設計之可製造性。來自Synopsys,Inc.可用於此步驟之範例EDA軟體產品包含Proteus、ProteusAF、及PSMGen產品。
遮罩資料準備(步驟130)：此步驟提供〝放樣〞資料以供生產用於製作完成晶片之微影所需遮罩。來自Synopsys,Inc.可用於此步驟之範例EDA軟體產品包含CATS(R)系列產品。
網表驗證(步驟118)無須模擬即可提供數位電路之預期定時。此種被稱為靜態定時分析(STA)的網表驗證技術提供與輸入值之組合無關的電路定時行為之詳細分析。
在STA用語中，定時限制(timing constraint)係指可供電路信號傳播且在一輸出處被令人滿意地讀取或由一記憶元件留存的時間預算。定時限制係藉由使用者指定資訊譬如時脈計畫、輸出負載等留存。〝關鍵路徑(critical path)〞被定義為一輸入插腳或一記憶元件之一輸出處與一輸出插腳或一記憶元件之一輸入處之間會違反定時限制的路徑。執行定時檢查之處的插腳被稱為終點(endpoint)。定時限制可被歸類成兩種樣式。建立限制(set-up constraint)係一要求信號不晚於預算變穩定的限制。保持限制(hold constraint)係一要求信號不早於預算改變的限制。為說明且不喪失一般性之故，在本說明書中僅提及第一種樣式。插腳之到達時間(arrival time)被定義為插腳處之信號穩定化的時間。在靜態定時中，可利用“加法”和“極大值”運算來估算該到達時間。插腳之必要時間是信號必須穩定化以滿足一時間限制的時間。在靜態定時中，可利用“減法”和“極小值”運算來估算該必要時間。插腳之“弛度值(slack)”可被定義為該必要時間與該到達時間之間的差。因此，正的弛度值意味著電路之總體延時是可接受的(且若有需要該插腳處的到達時間甚至可以加大)，而負的弛度值意味著路徑太慢因此必須加速以避免對於電路之總體延時造成負面影響。
在最近幾年當中，延時之變異在業界極受矚目。延時變異可為源自於操作條件譬如電壓和溫度之改變以及在製程中發生之程序變異。但是在設計流程方面，延時之變異亦可為起源於下游工具之最佳化、隨著設計進展在估算中使用之模型的微調、及對於設計之任何改變(亦即規格改變)。
不幸的是，描述每一變化起因然後嘗試參照該變化定義電路之〝穩健度〞會需要有效資源分配。因此，這引發對於以一合乎成本效益之方式建構容許變化之設計的方法及裝置的需求。
靜態定時分析之一種被稱為統計定時分析的較新延伸已被引入。此種技術已針對由程序變異造成之電路延時中的模型變異設計。延時係由統計分布表示，且分析步驟藉由向這些分布施予“加法”和“極大值”(“減法”和“極小值”)運算傳播到達(必要)時間之分布。此種方式需要有效資源分配以描述每一程序變化之延時行為。
依據本發明之一觀點，利用統計定時分析技術以一致方式在綜合、配置和路由選擇的完整設計流程當中建構穩健的電路。一範例技術可包含接收用於一設計包括定時模型的資料庫資料。藉由比較此資料之實施，可利用數種準則描述一電路對於延時變異之容許度。典型準則可包含最差負弛度值、終點弛度值分布、時間限制違規次數、及總負弛度值。這些準則係利用靜態定時分析中廣為人知的概念定義。就此而論，統計定時分析可用於驅動會在設計中產生更佳穩健度的邏輯變化。
特定言之，統計定時分析在靜態定時分析(STA)中的設計之一弧(亦即插腳間之一路徑)上建立一統計延時分布的模型。對每一變異源描述延時變化的需求可因使用與靜態定時分析中之一弧有關的延時當作一平均值且用該平均值之一使用者指定百分率當作標準差而得以有利地規避。因此在此方法中，統計定時分析將變異歸因於閘而不尋求辨識成因，在此同時採用閘延時之典型行為。因此，每一路徑可受到適度約束。舉例來說，較長路徑具有較大變異，有較大機會在平均延時上出現統計消去。
在一實施例中，執行統計定時分析可進一步包含判定設計之終點處的弛度值分布以在設計最佳化中當作一成本度量。舉例來說，成本度量可包含估算一終點無法滿足定時限制的機率。此機率可從統計定時分析推估(其提供一終點處之到達時間的機率密度函數)。特定言之，此機率亦可用於增進設計之穩健度。
如下文所將詳述，就處理程序變異方面開發的統計定時分析可有利地引領穩健電路之最佳化。
積體電路(IC)設計流程之許多步驟(譬如綜合、配置、時鐘樹形分析、及路由選擇)利用閘和網的延時求取最佳化。但是，這些延時可能在不同步驟之間大幅變動。舉例來說，在缺乏反饋的情況下，最佳化下游工具可得到不同的延時估算值。此外，IC設計流程中較後期階段的模型通常比較準確，因為此時會有較多資訊可用。其他延時變異可能是因為改變規格(譬如使用者目標550MHz對上500MHz)、技術(亦即製造所用程序)、或操作條件(亦即環境，非侷限性包含溫度、軌道電源供應等)。描述延時變化之每一成因並參照此變化定義穩健度是一項抑制其商業化的複雜任務。
特定言之，如下文所將說明，〝穩健〞電路的定義可為廣義到足以應用於IC設計流程之每一步驟同時允許以一合乎成本效益的方式建構容許變化的設計。因此，綜合步驟中的穩健電路很可能也是配置步驟中的穩健電路(或者至少使配置步驟中的問題減至最低)。亦應理解到穩健一辭的概念是相對性而非絕對性。因此，本說明書所述穩健係以比較複數個電路為基礎。最好穩健度可利用負弛度值之STA概念通用地定義。
穩健電路可被定義為滿足某些準則。舉例來說，利用一種簡單定義，電路C如果滿足下列三項準則就是比電路D更穩健。首先，電路C的最差負弛度值係同於或優於電路D的最差負弛度值。其次，電路C的總負弛度值係同於或優於電路D的總弛度值。第三，電路C在設計中違反定時限制的終點數量比電路D少(其中終點是只要出現違規情況電路就會不適用的任何點)。
亦可開發使用終點弛度值分布的另一種穩健電路定義。在一實施例中，(依漸增弛度值排序的)終點可用終點編號當作x值且用弛度值當作y值的方式標繪。所得曲線被稱為終點弛度值分布曲線。在一實施例中，如果電路C的終點弛度值分布曲線全然處於電路D的終點弛度值分布曲線上方，電路C比電路D穩健。如果一曲線之有限線段在另一曲線上方延伸，則將曲線之最左側部分(最關鍵性部分)係在上方的電路判定為比較穩健可能有利。
舉例來說，第2圖例示一終點弛度值分布第2圖00，其中標繪出在綜合步驟中經過靜態統計分析之後的相同設計/電路之二種實施。此等實施係以曲線201和202示出。設計可具有任意數量的終點，例如多達數十個或甚至成千上萬個終點。第2圖之二個電路實施各具有大約16,000個終點，其從最差負弛度值到最佳正弛度值排序。
在圖200中，由於曲線201全然處於曲線202之上，曲線201所代表的電路會比曲線202所代表的電路實施更為穩健。換句話說，假設此二電路遭逢變異，曲線201所代表的電路會比曲線202所代表的電路不容易發生失敗。特定言之，應注意到曲線201所代表的電路具有如終點範圍203所示之明顯較少違規終點(該範圍始於曲線201與零弛度值軸線的交點且止於曲線202與零弛度值軸線的交點)。此外，曲線201所代表之電路的總負弛度值優於曲線202所代表之電路。應注意到電路之總負弛度值是x軸下方之曲線部分與x軸之間的面積。與曲線201有關之總負弛度值的改進量在第2圖00中由區域204標出(此區域的定義為曲線202上方、零弛度值軸線下方、且不包含與曲線201所代表之電路有關之總負弛度值的區域)。應理解到上述所有度量皆已在靜態定時分析的範疇中有明確定義。
依據利用統計定時分析一邏輯閘(下稱〝閘〞)，閘延時經確認具有一平均值和一標準差(與會有一固定數字代表閘延時的靜態定時相反)。舉例來說，參照第3A圖，反相器鏈300包含十個反相器301-310，每個反相器具有一由常態分布320代表的閘延時。應理解到反相器301-310可具有不同數值的平均值和標準差(因此，常態分布320僅是代表一般常態分布)。在常態分布320中且參照第3B圖，平均值(μ)發生在閘延時值(x軸)之中點。大約68%的數值距離平均值不超過一個標準差(σ)，大約95%的數值距離平均值不超過二倍標準差(2σ)，且大約100%的數值距離平均值不超過三倍標準差(3σ)。由於y軸在常態分布中代表機率，閘具有小於或大於一特定值之延時的機率可藉由判定在利用該特定值定義一邊緣之常態分布曲線320底下之面積的方式找出。因此，每一反相器具有一機率密度函數(PDF)。統計定時分析提供從閘延時PDFs估算任何插腳(譬如反相器310之輸出)之到達時間之PDF的基礎。插腳之到達時間的PDF可被用來估算插腳無法滿足定時之機率。
利用統計定時分析來建構穩健電路的關鍵性觀察在於統計定時分析可暴露出電路中通常被靜態定時分析隱藏的關鍵路徑。特定言之，考慮多個關鍵路徑會聚在一閘(譬如AND閘、OR閘、諸如此類)之輸出插腳的情況。在此情況中，每條路徑具有相同的平均延時和標準差數值。當針對該輸出插腳進行一統計極大值運算時，統計極大值之合成平均值大於該等路徑每一者之個別平均值。路徑的數量越多，統計平均值偏離越多。此估算可被描述為使關鍵路徑之數量〝暴露〞。舉例來說，二個相同且在常態具有平均值5.0和標準差0.1的到達分布之統計極大值係由一具有平均值5.05和標準差0.08的常態分布作為近似。相反地，用以判定最大延時值的靜態分析無法區別具有不同關鍵路徑數量之情況。舉例來說，一或多個5.0到達值的靜態極大值仍是5.0。因此，在統計定時分析中，具備多個關鍵路徑的插腳會有一較大的到達時間平均值(相較於靜態平均值)。因此，統計定時分析有利地消除對於諸如關鍵範圍和平分計數(其被用在使用靜態定時分析的電路最佳化中)等概念的需求。在針對關鍵分布之必要時間估算值估算統計最小值時會看到一類似行為。在此例中，統計最小值之合成平均值小於每一個的個別平均值。
應理解到每個閘亦具有與閘之每一內部路徑有關的延時。舉例來說，參照第3C圖，一AND閘330之路徑331、332具有可利用統計定時分析分析的延時。特定言之，參照第3D圖，一較快的閘(亦即該閘之內部路徑)具有一較小標準差(如常態分布340所示)且因此具有一比一較慢的閘(如常態分布341所示)小的變異。特定言之，在此實例中，較快的閘僅有一弧之正弛度值，這提供一種比較慢的閘(其可能有負弛度值)更穩健的指標。因此，運用統計定時分析可有利地引領電路最佳化。在一實施例中，輸入路徑之變異可影響極大值運算(不含關鍵路徑)。
在靜態設計中，設計者有一經分配用於應付設計中之延時變異的預算。此預算(b)通常是一目標時鐘之百分率(%)。不幸的是，該預算僅可被設在時鐘邊緣，這有緊縮定時超過必要的效果。此外，b會因為下游工具之最佳化、模型之微調，及/或其採用之規格、技術或環境之改變而隨時間經過變化，得到不同的定時限制檔案。因此，靜態設計具有會得到次於最佳之設計及/或程序的一些缺點。
相反地，在統計設計中，設計者不需要區分因為下游工具之最佳化、模型之微調，及/或規格、技術或環境之改變造成的定時變異性。特定言之，在統計設計中，靜態閘延時可當作一平均值(μ)且預算b可當作閘延時之一%標準差(σ)。應理解，統計設計不會有逾越限制的問題，從而允許每一路徑得到其適當變異。
在一實施例中，變異性(或標準差)可被使用者指定為平均值之百分率。舉例來說，每一閘之變異性可設定成經編列用於延時變異之時鐘週期的百分率。這將相同數字設定於設計中所有閘。在一替代實施例中，如果閘之延時範圍為已知(且不同的閘各自不同)；變異性之估計值可從最差案例延時與每一閘之典型延時之間的差估算。
總括而言，統計定時分析技術係在處理程序變異的範疇中開發，用以引導穩健電路之最佳化。特定言之，不同於依靠程序資料來指定延時模型，靜態定時分析所提供之延時可被當作平均值且該平均值之一使用者指定百分率可被當作標準差。因此，統計定時分析對閘賦予變異預算，在此同時運用閘延時之典型行為。
因此，每一路徑可受到適當限制。舉例來說，較長的路徑具有較大變異，有較大機會在平均延時上出現統計消去。使用統計定時分析可有利地驅動偏向有益於穩健設計之最佳化度量的邏輯變化。
第4圖例示一用於在一實施程序之設計流程中產生電路的範例技術400。步驟401接收用於設計包含定時模型的資料庫資料。步驟402依據負弛度值、終點弛度值分布、定時限制違規次數、及總負弛度值當中至少二種定義一穩健電路。步驟403利用統計定時分析驅動會在設計中產生改良穩健電路的邏輯變化。
統計定時分析在設計之一弧(亦即插腳間之一路徑)上建立一統計延時分布的模型。特定言之，統計定時分析可用與靜態定時分析中之弧有關的靜態定時延時當作一平均值(步驟404)且用該平均值之一指定百分率當作標準差(步驟405)。該指定百分率可從變異之一時鐘預算的估計值或是一閘上之延時變異的估計值獲得。在一實施例中，步驟403更包含判定設計終點處之弛度值分布以當作設計最佳化之一成本度量(步驟406)。舉例來說，該成本度量可包含估算一終點無法滿足定時限制之機率。該機率係從統計定時分析(其提供在一終點之到達時間的機率密度函數)估算。應理解，此機率亦可用於增進設計之穩健度。
在另一實施例中，可利用一插腳之統計弛度值(其定義為統計平均值必要時間與統計平均到達時間之間的差)合理地選擇待執行最佳化之插腳。由於統計定時能夠區別有較多關鍵路徑之插腳與有較少關鍵路徑之插腳(亦即此等插腳會有一較差統計弛度值但相同的靜態弛度值)，最佳化能夠辨識設計中將會有效地減少違規路徑數量的良好插腳組。
技術400可有利地被用在積體電路(IC)設計流程之各最佳化步驟(非侷限性舉例來說為綜合、配置、時鐘樹形分析、及路由選擇)。
儘管以上已參照隨附圖式詳細說明本發明之範例實施例，應理解到本發明不侷限於這些精確的實施例。不希望將本發明排他或限制在本說明書揭示之精確形式。
舉例來說，技術400(第4圖)可在一或多個電腦程式(譬如工具組)中實施，此等電腦程式在一包含至少一處理器的系統上執行。每一電腦程式可用一高階程序或物件取向程式語言、組合語言、或機器語言實施。適合的處理器非侷限性包含通用型和專用型微處理器，以及其他類型的微控制器。大體而言，處理器會從唯讀記憶體(ROM)及/或隨機存取記憶體(RAM)接收指令和資料。電腦可包含一或多個用於貯存資料檔案的存儲器件。範例存儲器見可包含磁碟譬如內接式硬碟和插拔式碟片、磁光碟片、及光學碟片。適合用於實際實施電腦程式指令和資料的存儲器見包含各種類型的非揮發性記憶體譬如EPROM、EEPROM，及快閃記憶裝置，內接式硬碟和插拔式碟片、磁光碟片、及CDROM碟片。
據此，希望本發明之範圍係由以下申請專利範圍暨其等效內容定義。
100．．．產品構想
110．．．EDA軟體
112．．．系統設計
114．．．邏輯設計和功能驗證
116．．．綜合及測試設計
118．．．網表驗證
120．．．設計規劃
122．．．實體實施
124．．．分析及抽取
126．．．實體驗證
128．．．解析度增強
130．．．遮罩資料準備
140．．．放樣
150．．．製造
160．．．封裝及組裝
170．．．晶片
201、202．．．曲線
203．．．終點範圍
204．．．區域
300．．．反相器鏈
301-310．．．反相器
320．．．常態分布
330．．．AND閘
331、332．．．路徑
340、341．．．常態分布
第1圖例示一範例數位ASIC設計流程的簡化示意圖。
第2圖例示一終點弛度值分布圖，其中標繪出相同設計/電路在綜合步驟中經靜態定時分析後的兩種實施。
第3A圖例示一包含複數個反相器的反相器鏈，其中每一反相器具有一由很可能不同的常態分布曲線表示的閘延時。
第3B圖例示一閘的常態分布，其包含大約100%在離平均值三倍標準差以內的延時可能值。
第3C圖例示一具有與輸入路徑和內部路徑(二者皆統稱為弧)有關之延時的範例閘。
第3D圖例示如何藉由將一閘製作成較快速而減輕變異。
第4圖例示一用於為一實施程序在一設計流程中產生電路的範例統計定時分析技術。

Claims (8)

  1. 一種在一實施程序之一設計流程中產生電路的方法，該方法包括：接收用於包含定時模型之一設計的資料庫資料；依據最差負弛度值和總負弛度值當中至少一者以及終點弛度值分布和定時限制違規次數當中至少一者而定義一穩健電路；以及利用統計定時分析而驅動在該設計中產生改良穩健電路的邏輯變化，其中該統計定時分析在靜態定時分析中的該設計之一弧上建立一統計延時分布的模型，其中該弧上的該統計延時分布包含：使用統計定時分析中一與該弧有關的一靜態定時延時當作一平均值；以及使用該平均值之一指定百分率當作標準差，其中該指定百分率係從用於變異之一時鐘預算之一估計值及一閘上之延時變異之一估計值當中一者獲得。
  2. 如申請專利範圍第1項所述之方法，其中該統計定時分析更包含判定在該設計之終點處的一弛度值分布以供當作設計最佳化中之一成本度量。
  3. 如申請專利範圍第2項所述之方法，其中該成本度量包含估算一終點無法滿足定時限制之機率。
  4. 如申請專利範圍第2項所述之方法，其中一統計弛度值被利用來辨識要執行最佳化的該設計中的瓶頸。
  5. 一種施行指令的電腦可讀取媒體，該等指令在被一處理器執行時提供一工具組，該工具組用於在一實施程序之一設計流程中產生電路，該工具組包括：用於接收用於包含定時模型之一設計的資料庫資料的構件；用於依據最差負弛度值和總負弛度值當中至少一者以及終點弛度值分布和定時限制違規次數當中至少一者而定義一穩健電路的構件；以及用於利用統計定時分析而驅動在該設計中產生改良穩健電路的邏輯變化的構件，其中該統計定時分析在靜態定時分析中的該設計之一弧上建立一統計延時分布的模型，其中該弧上的該統計延時分布包含：使用統計定時分析中一與該弧有關的靜態定時延時當作一平均值；以及使用該平均值之一指定百分率當作標準差，其中該指定百分率係從用於變異之一時鐘預算之一估計值及一閘上之延時變異之一估計值當中一者獲得。
  6. 如申請專利範圍第5項所述之電腦可讀取媒體，其中使用該統計定時分析的一構件更包含用於判定在該設計之終點處的一弛度值分布以供當作設計最佳化中之一成本度量的構件。
  7. 如申請專利範圍第6項所述之電腦可讀取媒體，其中該成本度量包含估算一終點無法滿足定時限制之機 率。
  8. 如申請專利範圍第6項之電腦可讀取媒體，其中一統計弛度值被利用來辨識要執行最佳化的該設計中的瓶頸。
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