KR100761232B1 - 배리어층을 이용하는 반도체 장치 - Google Patents

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Abstract

인핸스먼트 모드 반도체 장치는 상기 장치의 게이트 전극과 상기 게이트 전극 아래의 반도체 기판 사이에 배치된 배리어층을 갖는다. 상기 배리어층은 상기 게이트 전극 아래의 상기 기판의 부분이 인핸스먼트 모드에서 동작하도록 게이트 전극-배리어층-기판 계면의 쇼트키 배리어 높이(Schottky barrier height)를 증가시킨다. 상기 배리어층은 특히 화합물 반도체 전계 효과 트랜지스터들에 유용하며, 상기 배리어층을 위한 바람직한 재료들은 알루미늄 갈륨 아세나이드 및 인듐 갈륨 아세나이드를 포함한다.
배리어층, 인핸스먼트 모드, 채널 배리어 높이

Description

배리어층을 이용하는 반도체 장치{Semiconductor device using a barrier layer}
본 발명은 반도체 장치들에 관한 것으로, 특히 상기 장치의 반도체 기판과 게이트 전극 사이의 배리어층을 이용하는 반도체 장치에 관한 것이다.
셀룰러 폰들과 같은 무선 장치들은 계속적으로 보다 더 높은 효율의 전력 증폭기의 개선을 필요로 하고 있다. 종래의 셀룰러 폰들은 일반적으로 전력 소비를 제어하기 위해 전력 전계 효과 트랜지스터(FET)를 이용한다. 셀룰러 폰에 사용되는 금속 반도체 FET(MESFET)와 같은, 무선 주파수(RF) 전력 증폭기에 있어서, 증폭기내의 전력 트랜지스터가 공급할 수 있는 최대 전력은 트랜지스터가 순방향-바이어스되게 하는 최고 입력 전력에 의해 결정된다. 트랜지스터가 순방향 바이어스되는 게이트 전압은 일차적으로 반도체 계면 및 게이트 금속의 특성들에 의해 결정되고, 계면의 쇼트키 배리어 높이(Schottky barrier height)와 직접 관련된다.
예컨대 고성능 셀룰러 폰들에 사용되는 종래의 전력 트랜지스터들은 통상적으로 갈륨 아세나이드를 사용하는 헤테로구조 장치들이다. 그러나, 이러한 장치들은 예컨대 약 0.5볼트의 매우 낮은 게이트 전압에서 순방향 바이어스된다. 이러한 장치들이 0.5볼트보다 훨씬 더 큰 전압에서만 순방향 바이어스된다면 바람직할 것이다. 이렇게 보다 더 큰 전압을 달성하기 위해, 장치의 배리어 높이는 증가될 필요가 있다.
상술한 것 이외에, 고성능 셀룰러 폰들의 전력 증폭기들에 통상적으로 사용되는 MESFET들 및 고전자 이동도 트랜지스터(high electron mobility transistor; HEMT)들은 네거티브 문턱 전압을 갖는 디플리션-모드(depletion-mode) 장치들이고, 셀룰러 폰이 네거티브 전압 발생기의 가외 성분들과, 상기 발생기와 함께 동작하는 가외 캐패시터들과, 전력 트랜지스터의 누설로 인해 일어나는 전력 소비를 보다 완전하게 셧오프시키기 위한 p형 금속 산화물 반도체(PMOS) 트랜지스터 드레인 스위치를 구비할 것을 요한다. 그러한 누설은 전력 증폭기의 불완전한 턴오프 및 증가된 배터리 또는 다른 전원 사용을 초래할 수도 있다. 그러나, 그러한 디플리션-모드 장치들의 이점은 높은 포화 드레인 전류, 낮은 온저항, 및 높은 이득을 나타낸다는 것이다.
디플리션-모드 장치들과 대조적으로, 인핸스먼트-모드(enhancement-mode) FET들은 상기와 같은 가외 성분들을 필요로 하지 않는다. 그러나, 그러한 인핸스먼트-모드 장치들의 성능은 디플리션-모드 장치들의 성능처럼 바람직스럽지는 못하다. 인핸스먼트 장치들의 포지티브 문턱 전압과 디플리션-모드 장치들의 성능 이점들을 결합하는 전력 트랜지스터를 갖는 것이 바람직할 것이다. 이것은 상술한 가외 성분들과 연관된 가외의 물리적 면적 및 비용을 제거할 것이다.
따라서, 인핸스먼트 모드에서 동작하고 종래의 디플리션 모드 장치들보다 훨씬 더 높은 게이트 전압들에서 순방향 바이어스되는 RF 전력 증폭기 애플리케이션들에 사용하기 위한 반도체 장치에 대한 수요가 존재한다.
본 발명은 일반적으로 반도체 장치의 게이트 전극과 상기 게이트 전극 아래의 반도체 기판에서의 채널층 사이에 배치된 배리어층을 포함하는 반도체 장치를 제공한다. 상기 배리어층은, 배리어층 아래의 채널층의 부분이 인핸스먼트 모드에서 동작하도록 게이트 전극-배리어층-기판 계면의 쇼트키 배리어 높이를 증가시킨다.
바람직한 접근에 있어서, 트랜지스터를 위한 배리어층은 트랜지스터의 게이트 전극이 순차적으로 형성되고 기판 위에 놓여지게 형성된 유전체층 개구에서의 배리어층의 선택적인 형성에 의해 형성된다. 하기에서 보다 상세히 설명되는 바와 같이 많은 다른 재료들이 배리어층으로서 사용될 수도 있다. 일반적으로, 상기 재료들은, 트랜지스터에서 예컨대 알루미늄 갈륨 아세나이드일 수도 있는, 아래에 놓이고 지지하는 반도체층과의 격자정합(lattice matching)에 적합할 것이다. 이들 재료들은 또한 트랜지스터의 채널층을 형성하는 재료에 대해 상대적으로 높은 배리어 높이를 보일 것이다.
도 1은 본 발명을 따르는 반도체 장치를 예시하는 도면.
도 2 내지 도 6은 도 1의 반도체 장치의 제조에 있어서의 순차적인 단계들을 예시하는 도면.
장치 구조
본 발명의 상기 특징들은 첨부 도면에 예시된 바와 같은 특정 실시예들을 참조하여 하기에서 설명된다. 보다 구체적으로는, 도 1에 도시된 바와 같이, 본 발명에 따르면, 반도체 장치(100)는, 예컨대 반절연 갈륨 아세나이드 웨이퍼와 같은 화합물 반도체 웨이퍼(108)상에 형성된 여러 화합물 반도체층들을 가급적 포함하는 반도체 기판(106)상에 형성된다. 장치(100)는 HEMT, 보다 구체적으로는 p-HEMT(psuedomorphic HEMT)으로서 예시되어 있지만, 본 발명의 배리어층은 예컨대 MESFET, 헤테로구조 FET, 또는 절연 게이트 FET(IGFET)와 같은 또다른 유형의 장치에 사용될 수도 있을 것이다.
기판(106)의 화합물 반도체층들은, 예컨대 버퍼층(110), 알루미늄 갈륨 아세나이드(AlGaAs)층(112), 인듐 갈륨 아세나이드(InGaAs) 전류 채널층(114), 및 AlGaAs층(116)을 포함한다. 버퍼층(110)은 예컨대 AlGaAs 또는 AlGaAs 수퍼 격자이다. 통상적으로, 기판(106)은 구입자에 의한 추가적인 처리를 위해 앞에서 기술되어 있는 바와 같이 중간 제조된 형태로 판매되고 있다. AlGaAs층들(112, 116)은 예컨대 약 25%의 알루미늄(Al) 농도를 갖는다. InGaAs층(114)은 예컨대 약 12 내지 25%의 인듐(In) 농도를 갖는다.
게이트층(104)은 장치(100)를 위해 게이트 전극을 제공하도록 기판(106) 위에 놓여지게 형성되고, 본 발명에 따라, 배리어층(102)은 게이트층(104)과 기판(106) 사이에 형성된다. 게이트층(104)은 예컨대 하기에서 기술되는 바와 같이 모두 형성되는 금속층(134), 금층(gold layer; 136), 및 도금(plated)된 금층(138)을 포함한다.
배리어층(102)은 장치(100)의 문턱 전압을 0 볼트보다 높게 상승시키도록 장치(100)의 배리어 높이를 증가시키기 위해 제공된다. 바람직한 배리어 높이는 약 0.5 내지 5 전자볼트(eV) 사이이고, 보다 바람직하게는 약 1 내지 10eV 사이이다. 가장 바람직한 배리어 높이는 선택된 배리어 재료 및 장치(100)를 형성하는데 이용된 다른 재료들에 의해 달성될 수 있는 만큼 높다는 것을 유의해야 한다. 한 예로서, 하기에서 기술되는 바와 같이 제조된 약 75%의 Al 농도를 갖는 AlGaAs의 배리어층 재료의 경우에, 제조된 장치의 배리어 높이는 약 1.5eV가 될 것이라 예측된다. 또다른 예로서, 적당한 갈륨 산화물 배리어 재료들은 약 2 내지 5eV의 배리어 높이를 갖는 것이라고 기대된다. 비교하여 보면, 실리콘 산화물은 일반적으로 약 8 내지 10eV의 배리어 높이를 보인다.
배리어층(102)을 형성하기 위해 선택된 재료는 바람직하게는 상술한 바람직한 범위내의 배리어 높이를 제공할 것이다. 배리어층(102)에 적합한 재료들의 예들은 알루미늄 갈륨 아세나이드(예컨대, 약 50 내지 75%의 Al 농도를 가짐), 인듐 갈륨 아세나이드, 갈륨 아세나이드 재료들과 바람직하게 격자정합될 갈륨 산화물(예컨대, GaO3), 또는 포스파이드 화합물을 포함한다. 또한 적합할 수 있는 다른 재료들은 갈륨 아세나이드와 격자정합될 4원 또는 다른 3원 화합물들, 또는 장치(100)를 형성하는데 사용될 수 있는 다른 반도체 재료들을 포함한다.
배리어층(102)은 바람직하게는 약 500옹스트롬 미만의 두께를 갖고, 보다 바람직하게는 약 150옹스트롬 미만의 두께를 갖는다. 배리어층(102)은 예를 들어 약 50 내지 100옹스트롬의 두께를 가질 수 있다고 사료된다. 배리어층(102)은 낮은 결점 밀도를 갖는, 장치(100)내의 층(116)인, 배리어층(102) 아래의 지지층과의 계면을 형성해야 한다. 배리어층(102)은 바람직하게는 지지층과 격자정합된다.
본 발명에 따르면, 배리어층(102)은, 대부분 격자정합될 배리어층(102)의 부분들이 층(122)에서의 개구(300)(도 3)에 의해 노출되고, 그 위에 게이트층(104)이 나중에 형성되는, 기판(106)의 표면상의 국부적인 영역들에 대응하는 블랭킷 성장/증착 처리에 의해 형성된다.
InGaAs층(114)은 장치(100)내의 전류 흐름을 위해 높은 이동도의 전류 채널을 제공한다. 이 채널 전하는 화살표(118, 120)로 표시되어 있는 바와 같이 층들(112, 116)에서 종래의 실리콘 델타 도핑을 이용하여 제공된다. 이 채널 전하는 대안적으로는 얇고 균일하게 도핑된 층들에 의해 제공될 수 있을 것이다. 본 발명에 따르면, 게이트층(104) 바로 아래에 배치된 기판(106)내의 전류 채널 부분(150)은 인핸스먼트 모드에서 동작하도록 형성된다. 채널층(114)의 인핸스먼트 모드부(150)는 인핸스먼트 모드 동작을 달성하기 위해 다른 종래의 처리들에 필요한 것일 수 있듯이, 주입된 이온들이 실질적으로 없는 것임을 유의해야 한다. 상기 부분(150)에 인접하게 그리고 그 반대쪽에 형성된 기판(106)내 전류 채널의 다른 부분들(152, 154)은 하기에서 더 논의되는 바와 같이 디플리션 모드에서 동작하도록 형성된다.
하기에서 더 논의되는 바와 같이, 배리어층(102)은 오목층(122)에서 제조 중에 형성된 개구에 형성되므로, 배리어층(102)의 일부분은 기판(106)과 접촉하게 된다. 오목층(122)은 예컨대 약 200 내지 500 옹스트롬의 두께를 갖는 비도핑된 갈륨 아세나이드와 같은 유전체층이다. 게이트층(104)은 이 동일한 개구내에서 배리어층(102) 위에 놓여지게 나중에 형성된다.
소스 콘택트나 전극(128) 및 드레인 콘택트나 전극(130)은 바람직하게는 중도핑된 n형(N+) 갈륨 아세나이드인 콘택트층(124)과 접촉하게 형성된다. 전극들(128, 130)은 전류 단자들이고, 게이트층(104)은 장치(100)의 제어 단자이다. 전극들(128, 130)은 예컨대 실리콘 니트라이드로 형성되는 유전체층(126), 및 종래의 테트라-에틸-오소실리케이트(TESO) ILD(inter-level dielectric)일 수도 있는 레벨간 유전체(ILD)(132)에 의해 게이트층(104)으로부터 절연된다. P-HEMT와는 통상적인 것으로서, 오목층(122)은 바람직하게는 주입되지 않거나 그 밖에 도핑되지 않은 에피택셜층이다. 콘택트층(124)은 바람직하게는 중도핑된 에피택셜층이다.
장치(100)는 위에서 언급한 바와 같이 인핸스먼트 모드에서 동작하는 층(114)에서의 전류 채널의 부분(150)을 통해 전류 흐름을 제어하도록 게이트층(104)을 바이어싱함으로써 동작된다. 인핸스먼트 모드에서의 동작은 일반적으로 임계 전압이 0볼트보다 더 큼을 의미한다. 전류 흐름은 디플리션 모드에서 동작하는 층(114)의 부분들(152, 154)을 통과한다. 부분(15)은 배리어층(102)의 도입이 채널의 부분(150)으로부터의 캐리어들의 디플리션으로 인해 배리어 높이를 상승시키기 때문에 인핸스먼트 모드에서 동작하는 것으로서 기술되어 있다. 층(114)의 부분들(152, 154)은 배리어층(102) 아래에 위치되어 있지 않고 따라서 배리어층(102)의 존재에 의해 이들 영역들로부터 디플리트된 캐리어들이 없기 때문에 디플리션 모드에서 동작하는 것으로서 기술되어 있다.
배리어층(102)의 사용에 의해, 장치(100)의 문턱 전압은 0 볼트보다 더 크게 증가되고, 보다 바람직하게는 약 0.3 내지 0.5볼트보다 높게 증가되며, 게이트 기판 다이오드의 턴온 전압은 예컨대 약 2볼트보다 높게 현저히 증가된다. 따라서, 장치(100)가 순방향 바이어스되는 게이트 전압은 유리하게 증가된다.
본 발명의 반도체 장치는 예컨대 셀룰러 폰이나 기지국 애플리케이션들을 포함하여 고주파수 및 고효율 RF 전력 애플리케이션들에 유리하게 사용될 수도 있다. 상기 장치는 인핸스먼트 모드에서 동작하기 때문에, 추가적인 네거티브 전압 공급 발생기(그것의 가외 캐패시터들과 함께) 및 드레인 스위치가 불필요하다.
제조
도 2 내지 도 6은 도 1의 반도체 장치(100)의 제조에 관한 순차적인 단계들을 예시하고 있다. 공통의 도면 부호들이 공통의 구성요소들을 위해 사용된다. 도 2에 도시된 바와 같이, 제조는 통상적으로 예컨대 MBE(molecular beam epitaxy)나 MOCVD(metal organic chemical vapor deposition)에 의해 웨이퍼의 표면상에 형성된 복수의 Ⅲ-Ⅴ 에피택셜층들을 갖는 종래의 화합물 반도체 웨이퍼(108)로 시작된다. 상기 층들은 버퍼층(110), AlGaAs층(112), InGaAs층(114), AlGaAs층(116), 오목층(122) 및 컨택트층(124)을 포함한다. 웨이퍼(108)는 그 위에 형성된 전술한 층들과 함께 상업적으로 사용가능하며, 종래의 P-HEMT 장치의 형성을 위한 종래의 시작 재료이다. 웨이퍼는 화살표(118, 120)에 대해 위에서 언급한 바와 같이 실리콘의 델타 도핑과 함께 사용가능하고, 또는 대안적으로는 상술한 바와 같이 얇고 균일하게 도핑된 층들과 사용가능하다. 제조 공정은 종래의 에칭 처리를 이용하여 컨택트층(124)에서 개구(200)를 형성(나중의 게이트층(104)의 형성을 도모하기 위해)함으로써 시작된다.
도 3에서, 유전체층(126)은 웨이퍼(108)의 표면을 가로질러 형성(앞서 형성된 개구(200)내를 포함)되고, 개구(300)는 층(126)에 형성되어 오목층(122)을 통해 아래까지 연장되게 되어 기판(106)의 표면의 일부분을 노출시킨다. 개구(300)는 종래의 포토레지스트 및 에칭 프로세스 단계들을 이용하여 형성될 수도 있다. 게이트층(104)은 개구(300)에서 나중에 형성될 것이다. 개구(300)의 폭은 예컨대 약 0.25 내지 1 마이크론이다.
도 4에서, 배리어층(102)은 웨이퍼(108)의 표면을 가로질러 블랭킷층으로서 형성되고, 배리어층(102)의 부분(400)은 형성 중에 개구(300)(도 3 참조)내로 연장된다. 배리어층(102)의 부분(400)은 AlGaAs층(116)과 실질적으로 격자정합된 계면을 나타낼 것이지만, 유전체층(126)과 접촉하는 부분(402)은 비결정질 구조를 가질 것이다.
배리어층(102)은 바람직하게는, 배리어층으로서 사용하기 위해 선택된 재료에 적합한 종래의 기술들을 사용하여 MOCVD나 MBE에 의해 형성된다. 상기 MBE 또는 MOCVD 처리를 위한 통상적인 온도들은 약 섭씨 500 내지 700도이다. 예컨대, 갈륨 산화물의 배리터층을 형성하는 경우에, 가돌리늄(Gd)계 소스를 이용한 종래의 MBE 기술이 갈륨 산화물층을 형성하는데 사용될 수도 있다. MBE는 갈륨 산화물의 배리어층을 형성할 때에는 MOCVD에 비해 바람직함을 유의한다.
도 5에서는, 게이트층(104)의 형성은 예컨대 종래의 처리를 이용하는 티타늄 텅스텐 또는 텅스텐 실리사이드의 금속층(134)의 형성으로 시작된다. 다음으로, 얇은 금층(136)은 종래의 스퍼터링 공정에 의해 형성된다. 다음으로, 포토레지스트층(500)이 형성되어 개구(502)를 형성하도록 패턴닝된다. 도금된 금층(138)은 종래의 전기 도금 처리를 이용하여 얇은 금층(136)의 노출된 부분 상에 도금된다. 게이트 구조를 형성하기 위한 이러한 특별한 처리는 통상적으로 "T-게이트" 형성 처리로서 알려져 있다.
도 6에서는, 포토레지스트층(500)이 제거되고, 종래의 금 에칭 처리를 이용하여, 포토레지스트층(500)의 제거에 의해 노출되었던 얇은 금층(136)의 부분들을 제거하며, 상기 부분들 또한 다시 도금된 금층(138)을 약간 에칭한다.
다음으로, 도금된 금층(138) 아래에 있지 않은 배리어층(102) 및 금속층(134)의 부분들을 제거하기 위해, 마스크로서 작용하는 도금된 금층(138)과 함께, 예컨대 종래의 건식 에칭이 사용된다. 이것은 노출된 유전체층(126)의 일부를 남긴다.
도 1을 다시 참조하면, 장치(100)의 제조를 완료하기 위해, 종래의 레벨간 유전체(132)가 웨이퍼(108) 위에 놓여지게 형성된다. 컨택트 개구들은 레벨간 유전체(132) 및 유전체층(126)에 형성되고, 소스 컨택트(128) 및 드레인 컨택트(130)는 종래의 처리를 이용하여 형성된다. 바람직하게는 통상적인 갈륨 아세나이드계 장치들은 비교적 낮은 용융점을 갖는 금을 포함하는 컨택트들을 사용하기 때문에 소스 컨택트(128) 및 드레인 컨택트(130) 전에 형성됨을 유의한다. 게이트층 이후에 컨택트들을 형성함으로써, 배리어층(102)의 형성은 예컨대 통상적인 에피택셜 성장에 요구되는 보다 더 높은 온도에서 행해질 수도 있다. 그러나, 종래의 난용성 오믹 콘택트들(refractory ohmic contacts)은 그들의 보다 더 높은 용융점으로 인해 게이트층(104) 전이나 후에 형성될 수도 있음을 유의한다.
상술한 제조 처리의 결과로서, 배리어층(102)은 게이트층(104)과 기판(106) 사이의 오목층(122)내의 개구에 부분적으로 각기 형성되는 복수의 이산적 부분들을 형성하도록 패터닝됨을 유의한다. 각각의 이산적 부분은 단일의 게이트층에 대응하며, 장치(100)를 형성하는데 사용된 각각의 반도체 웨이퍼나 다이는 통상적으로 여러 게이트들을 포함한다. 이산적 부분들은 게이트층(104)의 바로 근방에 있는 영역에 배치되는 않는 배리어층(102)의 그 부분들을 에칭해버리는 것으로부터 초래된다.
이점
전술한 바에 의하면, 반도체 장치의 배리어 높이를 증가시키기 위해 반도체 장치의 반도체 기판과 게이트 전극 사이의 배리어층을 이용하는, 신규성 및 비자명성의 반도체 장치 및 그를 위한 제조 및 사용 방법이 바람직한 실시예들을 통해 기술되어 있다. 중요한 이점은 상기 장치가 인핸스먼트 모드 트랜지스터로서 동작될 수 있다는 것이다. 또한, 본 발명의 장치는 낮은 액세스 저항을 나타내며, 본 발명의 방법은 이온 주입에 의해 형성된 통상적인 GaAs 트랜지스터들에 필요한 주입 및 어닐링 싸이클에 대한 필요를 제거하고, 그렇지 않으면 기판의 MBE 또는 MOCVD 에피택셜층들의 질을 열화시키는 경향이 있다. 또한, 본 발명의 실시에 의해 소스 및 드레인 오믹 콘택트들이 현재의 종래의 인핸스먼트 모드 기술들로 달성하기 곤란한, N+ 도핑된 층들 바로 위에 배치될 수 있게 하는 것을 가능하게 한다.
다른 변형예들
특정 실시예들이 위에서 기술되었지만, 다양한 수정예들 및 대체예들이 본 발명의 의도에서 벗어나지 않으면서도 이루어질 수 있다. 예컨대, 위의 바람직한 실시예들의 기재 내용은 HEMT의 특정 실시예를 위해 제공되었지만, 다른 장치 구조들이 본 발명의 실시로부터 혜택을 받을 수도 있다. 본 발명이 비록 GaAs계 트랜지스터에 관해 위에서 기술되고 예시되었을지라도, 본 발명은 예컨대 InP계, GaN계, 또는 SiC계 트랜지스터들과 같은 다른 반도체계 트랜지스터들에서 구현될 수 있음을 유의한다. 따라서, 위의 본 발명에 대한 기재는 제한시키기보다는 예시를 위한 것으로서 설명되어 있다.

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  10. 반도체 장치로서,
    전류 채널을 포함하는 반도체 기판;
    상기 전류 채널 위에 놓이는 게이트 전극; 및
    상기 게이트 전극과 상기 반도체 기판 사이에 배치되는 배리어층으로서, 상기 반도체 장치의 문턱 전압이 양의 전압이 되도록 상기 배리어층 아래에 놓이는 상기 반도체 기판의 영역내의 상기 전류 채널의 배리어 높이를 증가시키는, 상기 배리어층을 포함하며,
    상기 배리어층의 제 1 부분은 상기 반도체 기판과 격자정합(lattice -matched)되고, 상기 배리어층의 제 2 부분은 비결정질 구조를 갖는, 반도체 장치.
  11. 제 10 항에 있어서, 상기 배리어층의 두께는 150 옹스트롬 미만인, 반도체 장치.
  12. 제 10 항에 있어서, 상기 배리어층은 알루미늄 갈륨 아세나이드, 인듐 갈륨 아세나이드, 4원 화합물, 3원 화합물, 갈륨 산화물, 및 인 화합물로 이루어지는 그룹으로부터 선택된 재료들 중 적어도 하나로 형성되는, 반도체 장치.
  13. 제 10 항에 있어서, 상기 배리어 높이는 0.5 내지 5 eV 사이인, 반도체 장치.
  14. 화합물 반도체 장치로서,
    채널층을 포함하는 반도체 기판; 및
    상기 채널층 위에 놓이는 게이트층을 포함하고,
    주입된 이온들이 실질적으로 없고 상기 게이트층 아래에 배치된 상기 채널층의 제 1 부분은 인핸스먼트 모드에서 동작하고, 상기 제 1 부분에 인접하게 배치된 상기 채널층의 제 2 부분은 디플리션 모드에서 동작하며,
    상기 게이트층과 상기 반도체 기판 사이에만 배치된 배리어층을 포함하는, 화합물 반도체 장치.
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7112830B2 (en) * 2002-11-25 2006-09-26 Apa Enterprises, Inc. Super lattice modification of overlying transistor
US6787826B1 (en) 2003-03-14 2004-09-07 Triquint Semiconductor, Inc. Heterostructure field effect transistor
JP4469139B2 (ja) * 2003-04-28 2010-05-26 シャープ株式会社 化合物半導体ｆｅｔ
US6867078B1 (en) * 2003-11-19 2005-03-15 Freescale Semiconductor, Inc. Method for forming a microwave field effect transistor with high operating voltage
US7449728B2 (en) 2003-11-24 2008-11-11 Tri Quint Semiconductor, Inc. Monolithic integrated enhancement mode and depletion mode field effect transistors and method of making the same
US7071498B2 (en) * 2003-12-17 2006-07-04 Nitronex Corporation Gallium nitride material devices including an electrode-defining layer and methods of forming the same
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7382001B2 (en) * 2004-01-23 2008-06-03 International Rectifier Corporation Enhancement mode III-nitride FET
US7859014B2 (en) * 2004-06-24 2010-12-28 Nec Corporation Semiconductor device
US7368980B2 (en) * 2005-04-25 2008-05-06 Triquint Semiconductor, Inc. Producing reference voltages using transistors
US8482035B2 (en) * 2005-07-29 2013-07-09 International Rectifier Corporation Enhancement mode III-nitride transistors with single gate Dielectric structure
US8183595B2 (en) * 2005-07-29 2012-05-22 International Rectifier Corporation Normally off III-nitride semiconductor device having a programmable gate
US20070082505A1 (en) * 2005-10-11 2007-04-12 Freescale Semiconductor, Inc. Method of forming an electrically insulating layer on a compound semiconductor
US7709269B2 (en) * 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
US20080001173A1 (en) * 2006-06-23 2008-01-03 International Business Machines Corporation BURIED CHANNEL MOSFET USING III-V COMPOUND SEMICONDUCTORS AND HIGH k GATE DIELECTRICS
TW200830550A (en) * 2006-08-18 2008-07-16 Univ California High breakdown enhancement mode gallium nitride based high electron mobility transistors with integrated slant field plate
WO2008035403A1 (en) * 2006-09-20 2008-03-27 Fujitsu Limited Field-effect transistor
JP5217157B2 (ja) * 2006-12-04 2013-06-19 日本電気株式会社 電界効果トランジスタおよびその製造方法
US8476125B2 (en) * 2006-12-15 2013-07-02 University Of South Carolina Fabrication technique for high frequency, high power group III nitride electronic devices
US8338273B2 (en) * 2006-12-15 2012-12-25 University Of South Carolina Pulsed selective area lateral epitaxy for growth of III-nitride materials over non-polar and semi-polar substrates
JP5114947B2 (ja) * 2006-12-28 2013-01-09 富士通株式会社 窒化物半導体装置とその製造方法
US7939853B2 (en) * 2007-03-20 2011-05-10 Power Integrations, Inc. Termination and contact structures for a high voltage GaN-based heterojunction transistor
US20090321787A1 (en) * 2007-03-20 2009-12-31 Velox Semiconductor Corporation High voltage GaN-based heterojunction transistor structure and method of forming same
US8502272B2 (en) * 2007-05-16 2013-08-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Metal-oxide-semiconductor high electron mobility transistors and methods of fabrication
JP2010118556A (ja) * 2008-11-13 2010-05-27 Furukawa Electric Co Ltd:The 半導体装置および半導体装置の製造方法
JP5653607B2 (ja) * 2008-11-26 2015-01-14 古河電気工業株式会社 ＧａＮ系電界効果トランジスタおよびその製造方法
US8258543B2 (en) * 2009-12-07 2012-09-04 Intel Corporation Quantum-well-based semiconductor devices
US8936976B2 (en) 2009-12-23 2015-01-20 Intel Corporation Conductivity improvements for III-V semiconductor devices
KR102065115B1 (ko) * 2010-11-05 2020-01-13 삼성전자주식회사 Ｅ-모드를 갖는 고 전자 이동도 트랜지스터 및 그 제조방법
JP5694020B2 (ja) 2011-03-18 2015-04-01 トランスフォーム・ジャパン株式会社 トランジスタ回路
US9024357B2 (en) * 2011-04-15 2015-05-05 Stmicroelectronics S.R.L. Method for manufacturing a HEMT transistor and corresponding HEMT transistor
JP2013030604A (ja) * 2011-07-28 2013-02-07 Tokyo Institute Of Technology 電界効果トランジスタ
US9412836B2 (en) * 2014-03-06 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts for transistors
JP6562222B2 (ja) * 2014-07-29 2019-08-21 パナソニックＩｐマネジメント株式会社 窒化物半導体装置
US10062776B2 (en) * 2016-02-05 2018-08-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
EP3252825B1 (en) * 2016-05-30 2022-12-21 STMicroelectronics S.r.l. Double-channel hemt device and manufacturing method thereof
US9673311B1 (en) * 2016-06-14 2017-06-06 Semiconductor Components Industries, Llc Electronic device including a multiple channel HEMT
WO2019139621A1 (en) * 2018-01-12 2019-07-18 Intel Corporation Transistors including first and second semiconductor materials between source and drain regions and methods of manufacturing the same
CN108400171A (zh) * 2018-03-07 2018-08-14 西安电子科技大学 基于热退火掺杂工艺的低阻态氮化镓基器件及其制作方法
US10432200B1 (en) 2018-11-15 2019-10-01 Win Semiconductors Corp. Gallium arsenide cell and logic circuit
US11316038B2 (en) 2018-11-20 2022-04-26 Stmicroelectronics S.R.L. HEMT transistor with adjusted gate-source distance, and manufacturing method thereof
US11195945B2 (en) * 2019-09-03 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cap structure coupled to source to reduce saturation current in HEMT device
CN112531025B (zh) * 2019-09-17 2024-01-30 联华电子股份有限公司 高电子迁移率晶体管
CN112968054A (zh) * 2019-12-12 2021-06-15 中国科学院宁波材料技术与工程研究所 一种基于Ga2O3/GaN异质结的HEMT器件
CN115036366A (zh) * 2021-03-05 2022-09-09 联华电子股份有限公司 半导体装置及其制作方法
JPWO2023058147A1 (ko) * 2021-10-06 2023-04-13

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5484740A (en) * 1994-06-06 1996-01-16 Motorola, Inc. Method of manufacturing a III-V semiconductor gate structure

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61270873A (ja) * 1985-05-24 1986-12-01 Matsushita Electric Ind Co Ltd 半導体装置
JPH0639703B2 (ja) * 1986-04-15 1994-05-25 キヤノン株式会社 堆積膜形成法
JPS63196079A (ja) * 1987-02-06 1988-08-15 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン ヘテロ接合ｆｅｔ
JP2504785B2 (ja) * 1987-10-13 1996-06-05 住友電気工業株式会社 半導体集積回路およびその製造方法
JPH01171279A (ja) 1987-12-25 1989-07-06 Mitsubishi Monsanto Chem Co 半導体装置
US5164800A (en) * 1990-08-30 1992-11-17 Sumitomo Electric Industries, Ltd. Semiconductor device
US5789760A (en) * 1992-05-08 1998-08-04 The Furukawa Electric Co., Ltd. Multiquantum barrier Schottky junction device
JPH07263664A (ja) * 1994-03-17 1995-10-13 Hitachi Ltd 半導体装置およびその製造方法
US5550089A (en) 1994-03-23 1996-08-27 Lucent Technologies Inc. Gallium oxide coatings for optoelectronic devices using electron beam evaporation of a high purity single crystal Gd3 Ga5 O12 source.
US5451548A (en) 1994-03-23 1995-09-19 At&T Corp. Electron beam deposition of gallium oxide thin films using a single high purity crystal source
US5419785A (en) * 1994-04-12 1995-05-30 The United States Of America As Represented By The Secretary Of The Navy Intrinsically doped III-A and V-A compounds having precipitates of V-A element
US5663584A (en) * 1994-05-31 1997-09-02 Welch; James D. Schottky barrier MOSFET systems and fabrication thereof
US5597768A (en) 1996-03-21 1997-01-28 Motorola, Inc. Method of forming a Ga2 O3 dielectric layer
US5665658A (en) 1996-03-21 1997-09-09 Motorola Method of forming a dielectric layer structure
KR100571071B1 (ko) * 1996-12-04 2006-06-21 소니 가부시끼 가이샤 전계효과트랜지스터및그제조방법
US5844261A (en) 1997-06-03 1998-12-01 Lucent Technologies Inc. InAlGaP devices
US5902130A (en) 1997-07-17 1999-05-11 Motorola, Inc. Thermal processing of oxide-compound semiconductor structures
US5904553A (en) 1997-08-25 1999-05-18 Motorola, Inc. Fabrication method for a gate quality oxide-compound semiconductor structure
KR100307986B1 (ko) * 1997-08-28 2002-05-09 가네꼬 히사시 반도체장치의제조방법
US6025281A (en) 1997-12-18 2000-02-15 Motorola, Inc. Passivation of oxide-compound semiconductor interfaces
US6144048A (en) * 1998-01-13 2000-11-07 Nippon Telegraph And Telephone Corporation Heterojunction field effect transistor and method of fabricating the same
US5945718A (en) 1998-02-12 1999-08-31 Motorola Inc. Self-aligned metal-oxide-compound semiconductor device and method of fabrication
US6198116B1 (en) * 1998-04-14 2001-03-06 The United States Of America As Represented By The Secretary Of The Air Force Complementary heterostructure integrated single metal transistor fabrication method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5484740A (en) * 1994-06-06 1996-01-16 Motorola, Inc. Method of manufacturing a III-V semiconductor gate structure

Also Published As

Publication number Publication date
JP2003533024A (ja) 2003-11-05
US6521961B1 (en) 2003-02-18
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WO2001084616A2 (en) 2001-11-08
TW525234B (en) 2003-03-21
EP1279192A2 (en) 2003-01-29
KR20030043789A (ko) 2003-06-02
AU2001253714A1 (en) 2001-11-12

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