JP5194399B2 - 保護素子及びその製造方法、並びに化合物半導体装置 - Google Patents

Description

本発明は保護素子及びその製造方法、並びに化合物半導体装置に関する。詳しくは、２層構造の導電体層を形成し、上層の導電体層における担体濃度を下層の導電体層における担体濃度よりも大きくすることによって、サージへの耐性を向上させると共に、リーク電流を低減する保護素子及びその製造方法、並びに化合物半導体装置に係るものである。

ＧａＡｓ系等の化合物半導体層を有する化合物半導体系の電界効果トランジスタは、電子移動度が高く、良好な高周波特性を有するので、携帯電話などの高周波領域の分野で広く用いられている。

ここで、化合物半導体系電界効果トランジスタのゲート電極やドレイン電極は、そのサージへの耐性が所望の用途、構造、寸法の電界効果トランジスタに要求される程、高くないことが知られている。ゲート幅の小さなトランジスタの場合には、ゲート電極やドレイン電極のサージへの耐性が極めて低く、２０〜３０Ｖのサージ電圧で破壊されることがある。また、高周波特性を向上させるため、ゲート−ドレイン間及びゲート−ソース間の距離を小さくしているが、このこともサージへの耐性を低くしている原因の１つである。

そこで、サージへの耐性を向上させるために、ゲート−ドレイン間及びゲート−ソース間などに保護素子を用いることがあり（例えば、特許文献１参照。）、この保護素子には通常動作時におけるリーク電流を低減すること、及び保護素子自身のサージへの耐性を向上することなどが要求されている。

以下、図面を参照して、従来の保護素子を備える化合物半導体装置を説明する。

図４は、従来の保護素子を備える化合物半導体装置を説明するための模式的な断面図であり、ここで示す化合物半導体装置１０１は、半絶縁性ＧａＡｓ基板１０２上に、不純物を添加していない（ｕｎｄｏｐｅｄ）ＧａＡｓ単結晶からなるバッファー層１０３を介して、チャネル層１０４及びバリア層１０５が順次積層されている。

また、バリア層１０５上にはＳｉのドーピング濃度が６×１０¹⁸／ｃｍ³であるｎ⁺ＧａＡｓ層１０６が形成され、ｎ⁺ＧａＡｓ層の表面にｐ型エミッタ領域１０７及びｐ型コレクタ領域１０８が形成されている。

更に、ｎ⁺ＧａＡｓ層１０６上にはコンタクトホール１１３，１１４が設けられたＳｉＮからなるパッシベーション膜１１０が形成されると共に、コンタクトホール１１３を通じてｐ型エミッタ領域にオーミック接触したエミッタ電極１１１及びコンタクトホール１１４を通じてｐ型コレクタ領域にオーミック接触したコレクタ電極１１２が形成されている。なお、図中符号１１５，１１６はｐ型不純物を含有する素子分離領域を示している。

上記した従来の保護素子では、ツェナー降伏を利用してサージ電流を逃がすことができる。

ところで、この従来の保護素子においては、降伏電圧に達しない通常の動作状態（通常動作時）における接合リーク電流が高いという問題がある。その為、保護素子を用いた集積回路において、その消費電流を増加させてしまう結果となっていた。

そこで、本出願人は、かかる課題を解決すべく、検討を重ね、ｐｎ接合をなす導電体層の下層にさらに導電体層を設けた２層構造とし、ｐｎ接合をなす上層の導電体層の担体濃度を下層の導電体層の担体濃度よりも小さくした保護素子を開発するに至った（特許文献２参照）。

すなわち、ｐｎ接合をなす上層の導電体層の担体濃度を下層の導電体層の担体濃度よりも小さくすることによって、サージへの耐性を向上させ、さらにリーク電流の低減をも図ったのである。
特開２００２−９２５３号公報 特開２００６−３２５８２号公報

上述のように本出願人は、ｐｎ接合をなす上層の導電体層の担体濃度を下層の導電体層の担体濃度よりも小さくした保護素子を開発したが、リーク電流の更なる低減と、保護素子自身のサージへの耐性の更なる向上とを実現することができる保護素子及びそれを備える化合物半導体装置が望まれている。

そこで、本出願人は、更なる研究を重ねた結果、上記保護素子には解決すべき課題があることを見出すことができた。

すなわち、製造工程において加えられる熱により高濃度のｎ⁺ＧａＡｓ層のＳｉがｎ⁺ＧａＡｓ層の下層に拡散して、電界効果トランジスタなどの他の素子に影響を及ぼしてしまい、特性の劣化を招いてしまう。

しかも、ｎ⁺ＧａＡｓ層のＳｉがｎ⁺ＧａＡｓ層の下層に拡散してしまうことによって、保護素子のサージへの耐性の低下を招いてしまう。

そこで、本発明は、以上の点に鑑みて創案されたものであって、サージへの耐性を向上させると共に、リーク電流の低減を図ることができる保護素子及びその製造方法、並びに化合物半導体装置を提供することを目的とするものである。

上記の目的を達成するために、請求項１に記載の発明は、第１導電型の第１導電体層と、前記第１導電体層に形成され、前記第１導電体層とｐｎ接合をなす一対の第２導電型の第２導電体層と、を備える保護素子において、前記第１導電体層上であって、かつ前記第２導電体層間に、前記第２導電体層から隔離して、前記第１導電体層よりも担体濃度が大きい第１導電型の第３導電体層を設けたことを特徴とする。

ここで、第１導電体層とｐｎ接合をなす第２導電型の第２導電体層が第１導電体層内に形成され、第１導電体層における担体濃度が第３導電体層における担体濃度よりも小さいために、通常動作時に担体濃度の小さな第１導電体層のみに電流が流れ、リーク電流を抑制することができる。

また、サージが入った場合には、第１導電体層のみならず、担体濃度が大きな第３導電体層にも電流が流れるために、サージ耐性の向上を図ることができる。

しかも、担体濃度が大きな第３導電体層が第１導電体層の上層にあることから、第３導電体層のドーパントが第１導電体層の下層に拡散することがなく、電界効果トランジスタなどの他の素子に影響を及ぼすことを回避することができる。

さらに、第３導電体層のドーパントが第１導電体層に拡散することから第１導電体層の許容電流量を向上させることができる。

また、請求項２に記載の発明は、基板上に第１導電型の第１導電体層を形成する工程と、前記第１導電体層上に、前記第１導電体層よりも担体濃度が大きい第１導電型の第３導電体層を所定形状に形成する工程と、前記第３導電体層を挟む位置であって前記第１導電体層に、前記第３導電体層から隔離して、前記第１導電体層とｐｎ接合をなす第２導電型の第２導電体層を形成する工程とを有する。

ここで、第１導電型の第１導電体層上に、第１導電体層における担体濃度よりも担体濃度が大きい第１導電型の第３導電体層を形成し、第１導電体層内に、第１導電体層とｐｎ接合をなす第２導電型の第２導電体層を形成することによって、通常動作時に担体濃度の小さな第２の導電体層のみに電流が流れ、リーク電流を抑制することができる。

また、サージが入った場合には、第１導電体層のみならず、担体濃度が大きな第３導電体層にも電流が流れるために、サージ耐性の向上を図ることができる。

また、請求項３に記載の発明は、化合物半導体層を有する基板と、この基板上若しくはこの基板内に形成された第１導電型の第１導電体層と、前記第１導電体層に形成され、前記第１導電体層とｐｎ接合をなす一対の第２導電型の第２導電体層と、を備える化合物半導体装置において、前記第１導電体層上であって、かつ前記第２導電体層間に、前記第２導電体層から隔離して、前記第１導電体層よりも担体濃度が大きい第１導電型の第３導電体層を設けたことを特徴とする。

ここで、第１導電体層とｐｎ接合をなす第２導電型の第２導電体層が第１導電体層内に形成され、第１導電体層における担体濃度が第３導電体層における担体濃度よりも小さいために、通常動作時に担体濃度の小さな第１導電体層のみに電流が流れ、リーク電流を抑制することができる。

また、サージが入った場合には、第１導電体層のみならず、担体濃度が大きな第３導電体層にも電流が流れるために、サージ耐性の向上を図ることができる。

しかも、担体濃度が大きな第３導電体層が第１導電体層の上層にあることから、第３導電体層のドーパントが第１導電体層の下層に拡散することがなく、第１導電体層の下層に形成される電界効果トランジスタなどの他の素子が形成されている場合であっても、この他の素子に影響を及ぼすことを回避することができる。

さらに、第３導電体層のドーパントが第１導電体層に拡散することから第１導電体層の許容電流量を向上させることができる。

上記した本発明の保護素子及びその製造方法、並びに化合物半導体装置では、通常動作時のリーク電流を抑制することができると共に、サージへの耐性の向上を図ることができる。

以下、本発明の実施の形態について図面を参照して説明する。図１は本発明を適用した保護素子を備えた化合物半導体装置１を説明するための模式的な断面図であり、ここで示す化合物半導体装置１は、半絶縁性ＧａＡｓ基板２上に、不純物を添加していない（ｕｎｄｏｐｅｄ）ＧａＡｓ単結晶からなるバッファー層３を介して、チャネル層４及びバリア層５が順次積層されている。

ここで、半絶縁性ＧａＡｓ基板２は不純物をほとんど含有せず、例えば抵抗率１０⁶〜１０⁸Ω・ｃｍ程度の単結晶からなる。半絶縁性ＧａＡｓ基板２はバルク結晶であり、点欠陥や転位といった格子欠陥を多く含む。従って、半絶縁性ＧａＡｓ基板２上にエピタキシャル層を成長させると、良質な結晶とならない。これを防ぐために半絶縁性ＧａＡｓ基板２上にバッファー層３が設けられている。

また、チャネル層４の材料としては、例えば不純物を添加していないＩｎ_xＧａ_1-xＡｓ（ｕｎｄｏｐｅｄ−ＩｎＧａＡｓ）混晶が用いられる。通常、ＩｎＧａＡｓ混晶はＡｌＧａＡｓ混晶よりも電子移動度が大きく、ＩｎＧａＡｓをチャネル層として用いることにより高速な電子移動が可能となる。チャネル層４としてＩｎ_xＧａ_1-xＡｓ混晶を用いる場合、通常Ｉｎの組成比ｘは０．１〜０．２である。

また、バリア層５は、例えばＡｌ_xＧａ_1-xＡｓ混晶等の三−五族化合物半導体からなり、通常、Ａｌの組成比ｘは０．２〜０．３である。

また、バリア層５上にはＳｉのドーピング濃度が１×１０¹⁷〜５×１０¹⁷／ｃｍ³であり膜厚が５０ｎｍのｎ^-ＧａＡｓ層６（第１導電体層の一例に相当）が形成され、ｎ^-ＧａＡｓ層６上にはＳｉのドーピング濃度が６×１０¹⁸／ｃｍ³であり膜厚が８０ｎｍのｎ⁺ＧａＡｓ層７（第３導電体層の一例に相当）が形成されている。更に、ｎ^-ＧａＡｓ層６の表面にｐ型エミッタ領域８及びｐ型コレクタ領域９（一対の第２導電体層の一例に相当）が形成されている。

なお、ｎ⁺ＧａＡｓ層７にドーピングされているＳｉ濃度やｎ⁺ＧａＡｓ層７の膜厚を変更することによって、サージへの耐性を任意に調整することができる。また、ｎ^-ＧａＡｓ層６にドーピングされているＳｉ濃度やｎ^-ＧａＡｓ層６の膜厚を変更することによっても、リーク電流を任意に調整することができる。

また、ｎ^-ＧａＡｓ層６上にはコンタクトホール１０，１１が設けられたＳｉＮからなるパッシベーション膜１２が形成されると共に、コンタクトホール１０を通じてｐ型エミッタ領域にオーミック接触したエミッタ電極１３及びコンタクトホール１１を通じてｐ型コレクタ領域にオーミック接触したコレクタ電極１４が形成されている。なお、図中符号１５，１６はｐ型不純物を含有する素子分離領域を示している。

ここで、ｎ^-ＧａＡｓ層６とｎ⁺ＧａＡｓ層７の二層構造としているのは、通常動作時にｎ^-ＧａＡｓ層６のみに電流を流し、サージが入った場合にｎ^-ＧａＡｓ層６のみならずｎ⁺ＧａＡｓ層７にも電流を流してサージ耐性を高めるためである。

従って、ｎ⁺ＧａＡｓ層７におけるＳｉのドーズ量をｎ^-ＧａＡｓ層６におけるＳｉのドーズ量よりも大きくすることによって充分にサージ耐性を高めることができるのであれば、必ずしもｎ⁺ＧａＡｓ層７の膜厚がｎ^-ＧａＡｓ層６の膜厚より厚く形成される必要は無い。

しかし、サージが入った時にｎ⁺ＧａＡｓ層７により一層大きな電流を流せる様に、即ち許容電流量を充分に大きくするために、ｎ⁺ＧａＡｓ層７におけるＳｉのドーズ量をｎ^-ＧａＡｓ層におけるＳｉのドーズ量よりも大きくするのみならず、ｎ^-ＧａＡｓ層６と比較してｎ⁺ＧａＡｓ層７の膜厚が厚くなる様に構成される方が好ましい。

以下、上述の保護素子を備える化合物半導体装置の製造方法について説明する。

上述の化合物半導体装置の製造方法では、先ず、半絶縁性ＧａＡｓ基板２上に例えば有機金属化学気相成長法（ＭＯＣＶＤ法）によりｕｎｄｏｐｅｄ−ＡｌＧａＡｓをエピタキシャル成長させ、バッファー層３を形成する（図２（ａ）参照）。

次に、バッファー層３の上層に、例えばＭＯＣＶＤ法によりｕｎｄｏｐｅｄ−ＩｎＧａＡｓをエピタキシャル成長させ、チャネル層４を形成する（図２（ａ）参照）。

更に、チャネル層４の上層に、例えばＭＯＣＶＤ法によりエピタキシャル成長させ、ｕｎｄｏｐｅｄ−ＡｌＧａＡｓ層、ｎ−ＡｌＧａＡｓ層及びｕｎｄｏｐｅｄ−ＡｌＧａＡｓ層の積層であるバリア層５を形成する（図２（ａ）参照）。

次に、バリア層５の上層に、ｎ型不純物としてＳｉを低濃度に含有するＧａＡｓを例えばＭＯＣＶＤ法により厚さ５０ｎｍ程度エピタキシャル成長させ、ｎ^-ＧａＡｓ層６を形成する（図２（ａ）参照）。ｎ^-ＧａＡｓ層のｎ型不純物濃度は例えば、１×１０¹⁷〜５×１０¹⁷／ｃｍ³とする。

続いて、ｎ^-ＧａＡｓ層６の上層に、ｎ型不純物としてＳｉを高濃度に含有するＧａＡｓを例えばＭＯＣＶＤ法により厚さ８０ｎｍ程度にエピタキシャル成長させ、ｎ⁺ＧａＡｓ層７を形成する（図２（ａ）参照）。ｎ⁺ＧａＡｓ層のｎ型不純物濃度は例えば、６×１０¹⁸／ｃｍ³とする。

次に、ｎ⁺ＧａＡｓ層７上にフォトレジスト（図示せず）を塗布し、汎用のフォトリソグラフィー工程によりフォトレジストの露光及び現像を行って、パターンエッチングを行い、不要な部分のｎ⁺ＧａＡｓ層７を除去する。その後、例えばプラズマアッシングによりレジストマスクを除去する（図２（ｂ）参照）。なお、エッチングとしては主にウェットエッチングが用いられる。

さらに、汎用のフォトリソグラフィー工程によりフォトレジストの露光及び現像を行って、パターンエッチングを行い、不要な部分のｎ^-ＧａＡｓ層６を除去する。その後、例えばプラズマアッシングによりレジストマスクを除去する（図２（ｂ）参照）。なお、エッチングとしては主にウェットエッチングが用いられる。

次に、図２（ｃ）で示す様に、基板全面に例えばプラズマＣＶＤ法によりシリコン酸化膜を例えば３００ｎｍ堆積させ、パッシベーション膜１２を形成する。

次に、ｎ^-ＧａＡｓ層上にフォトレジスト（図示せず）を塗布し、汎用のフォトリソグラフィー工程によりフォトレジストの露光及び現像を行って、素子分離領域の形成領域に開口を有するレジストマスクを形成し、ｐ型不純物として例えばホウ素をイオン注入することによって、素子分離領域１５，１６を形成する。その後、例えばプラズマアッシングによりレジストマスクを除去する（図２（ｄ）参照）。

次に、パッシベーション膜１２上にフォトレジスト（図示せず）を塗布し、汎用のフォトリソグラフィー工程によりフォトレジストの露光及び現像を行って、エミッタ電極形成領域及びコレクタ電極形成領域に開口を有するレジストマスクを形成する。

続いて、例えばＣＦ₄系のガスを用いた反応性イオンエッチングにより、パッシベーション膜１２に異方性エッチングを行う。

その後、例えばプラズマアッシングによりレジストマスクを除去することにより、図３（ｅ）で示す様に、パッシベーション膜１２のエミッタ電極形成領域及びコレクタ電極形成領域にコンタクトホール１０，１１を形成する。

次に、パッシベーション膜１２に形成したコンタクトホール１０，１１を介して、ｎ^-ＧａＡｓ層６にｐ型不純物として例えばＺｎを６００℃程度で気相拡散させ、ｎ⁺ＧａＡｓ層７を挟む位置に、ｐ型エミッタ領域８及びｐ型コレクタ領域９を形成する（図３（ｆ）参照）。なお、ｐ型エミッタ領域及びｐ型コレクタ領域がｎ⁺ＧａＡｓ層７まで及んだ場合には、リーク電流を抑制することができないために、ｎ⁺ＧａＡｓ層７はｐ型エミッタ領域及びｐ型コレクタ領域から離隔して形成し、ｐ型エミッタ領域及びｐ型コレクタ領域は、ｎ^-ＧａＡｓ層内で形成する。

続いて、例えば、電子ビーム蒸着法により基板全面にＴｉ、Ｐｔ及びＡｕの積層膜を形成し、その後、この積層膜をエッチングしてエミッタ電極１３及びコレクタ電極１４を形成することによって、図３（ｇ）で示す様な保護素子を備えた化合物半導体装置を得ることができる。

なお、上記の実施例では、ＧａＡｓ基板上にエピタキシャル成長により形成される保護素子について説明を行ったが、保護素子の製造方法はエピタキシャル成長に限定されるものでは無く、例えば、ＧａＡｓ基板にイオン注入を行うことによって保護素子を形成しても良い。

上記した本発明を適用した保護素子を備えた化合物半導体装置では、ｐ型エミッタ領域及びｐ型コレクタ領域をＳｉのドーピング濃度が小さいｎ^-ＧａＡｓ層に形成しているために、通常動作時にはｎ^-ＧａＡｓ層のみに電流が流れることとなり、リーク電流を抑制することができる。

また、サージが入った場合には、ｎ^-ＧａＡｓ層のみならず、ｎ^-ＧａＡｓ層とその直上にあるｎ⁺ＧａＡｓ層の２層を使ってサージを逃がすことができるために、サージ耐性の向上を図ることができる。

しかも、高濃度のｎ⁺ＧａＡｓ層がｎ^-ＧａＡｓ層の上層にあることから、ｎ⁺ＧａＡｓ層のドーパント（Ｓｉ）がｎ^-ＧａＡｓ層の下層に拡散することがなく、電界効果トランジスタなどの他の素子に影響を及ぼすことを回避することができる。

さらに、ｎ⁺ＧａＡｓ層のドーパントがｎ^-ＧａＡｓ層に拡散することからｎ^-ＧａＡｓ層の許容電流量を向上させることができる。

本発明を適用した保護素子を備えた化合物半導体装置を説明するための模式的な断面図である。 化合物半導体装置の製造方法を説明するための模式図（１）である。 化合物半導体装置の製造方法を説明するための模式図（２）である。 従来の保護素子を備える化合物半導体装置を説明するための模式的な断面図である。

符号の説明

１ 化合物半導体装置
２ 半絶縁性ＧａＡｓ基板
３ バッファー層
４ チャネル層
５ バリア層
６ ｎ^-ＧａＡｓ層
７ ｎ⁺ＧａＡｓ層
８ ｐ型エミッタ領域
９ ｐ型コレクタ領域
１０，１１ コンタクトホール
１２ パッシベーション膜
１３ エミッタ電極
１４ コレクタ電極
１５，１６ 素子分離領域

Claims (3)

1. 第１導電型の第１導電体層と、前記第１導電体層に形成され、前記第１導電体層とｐｎ接合をなす一対の第２導電型の第２導電体層と、を備える保護素子において、
   前記第１導電体層上であって、かつ前記第２導電体層間に、前記第２導電体層から隔離して、前記第１導電体層よりも担体濃度が大きい第１導電型の第３導電体層を設けたことを特徴とする保護素子。
2. 基板上に第１導電型の第１導電体層を形成する工程と、
   前記第１導電体層上に、前記第１導電体層よりも担体濃度が大きい第１導電型の第３導電体層を所定形状に形成する工程と、
   前記第３導電体層を挟む位置であって前記第１導電体層に、前記第３導電体層から隔離して、前記第１導電体層とｐｎ接合をなす第２導電型の第２導電体層を形成する工程と、
   を有する保護素子の製造方法。
3. 化合物半導体層を有する基板と、この基板上若しくはこの基板内に形成された第１導電型の第１導電体層と、前記第１導電体層に形成され、前記第１導電体層とｐｎ接合をなす一対の第２導電型の第２導電体層と、を備える化合物半導体装置において、
   前記第１導電体層上であって、かつ前記第２導電体層間に、前記第２導電体層から隔離して、前記第１導電体層よりも担体濃度が大きい第１導電型の第３導電体層を設けた
   ことを特徴とする化合物半導体装置。

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