JP2015230972A - ヘテロ接合電界効果型トランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】本発明は、電気特性の劣化を低減することが可能なヘテロ接合電界効果型トランジスタおよびその製造方法を提供することを目的とする。
【解決手段】本発明によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、半絶縁性SiC基板1上に形成されたチャネル層3と、チャネル層3上の予め定められた領域に形成されたゲート電極9と、チャネル層3上であって、ゲート電極9の一方側と他方側とに各々形成されたソース電極7およびドレイン電極8と、チャネル層3上であって、ゲート電極9、ソース電極7、およびドレイン電極8が形成された領域以外の領域に形成された電子供給層4とを備える。
【選択図】図1
【解決手段】本発明によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、半絶縁性SiC基板1上に形成されたチャネル層3と、チャネル層3上の予め定められた領域に形成されたゲート電極9と、チャネル層3上であって、ゲート電極9の一方側と他方側とに各々形成されたソース電極7およびドレイン電極8と、チャネル層3上であって、ゲート電極9、ソース電極7、およびドレイン電極8が形成された領域以外の領域に形成された電子供給層4とを備える。
【選択図】図1
Description
本発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタおよびその製造方法に関する。
従来の窒化物半導体を含む半導体からなるヘテロ接合電界効果型トランジスタにおいて、ノーマリーオフ動作を実現するエンハンスメント型デバイスを作製する際に採用される構造の一つとしてリセスゲート構造が挙げられる。
リセスゲート構造は、埋め込みゲート構造とも呼ばれており、ゲート電極直下に存在する電子供給層の厚さ(以下、膜厚という)を薄くすることによってゲート電極直下の領域における2次元電子ガスの発生を抑制し、ノーマリーオフ動作を実現している。このとき、ゲート電極直下以外の領域についてはできる限り低抵抗であることが望ましく、一定量以上の2次元電子ガスを誘起するためにはゲート電極直下の領域よりも厚い電子供給層が形成される。従って、外見上、ゲート電極が電子供給層に埋め込まれたような構造となる。
上記のリセスゲート構造を実現するために、従来では、エピタキシャル成長法によって厚い電子供給層を形成した後、当該電子供給層のゲート電極直下に対応する領域のみをドライエッチング等によって加工し薄層化(薄膜化)するといった技術が一般的に採用されていた(例えば、特許文献1参照)。
しかし、特許文献1では、トランジスタの閾値電圧がゲート電極直下の電子供給層の膜厚に対して非常に敏感に(反応よく)変化するため、電子供給層をエッチングする時の加工誤差がトランジスタの閾値電圧に大きな影響を及ぼしてしまう。また、構成上、高選択比を利用したエッチストップ層を導入する手法を採用することができず、加工時間のみで電子供給層の膜厚を制御せざるを得ないため、トランジスタの素子ごとに閾値電圧が変動することは大きな問題であった。
上記の問題に対して、高濃度のキャリアを誘起しないように、エピタキシャル成長法によって薄い電子供給層を形成しておき、ゲート電極を形成する領域をマスクパターンによって被覆した状態で、他の領域に対して選択再成長を行うことによって当該他の領域における電子供給層を厚膜化させる技術が開示されている(例えば、特許文献2,3参照)。
窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、ノーマリーオフ動作を実現するために埋め込みゲート構造を採用する場合において、ドライエッチングによるリセス加工を適用するとゲート電極直下に形成される電子供給層の膜厚を高精度に制御することが困難となる。従って、電子供給層の膜厚のバラつきに起因するトランジスタの電気特性の変動が顕著となる他、加工損傷によるトランジスタの特性劣化も起こり得る。
また、選択再成長によるゲート電極領域の埋め込みを行えば上記の問題は解決されるが、特許文献1〜3のいずれの場合においても、ゲート電極を形成すべき領域を選択するために、例えばSiOxのような誘電体のマスクを形成する必要があり、当該マスク形成が、後にマスクを除去するとはいえゲート電極直下に不純物が混入する要因となる。このような不純物が混入することによって、ゲートリーク電流を増大したり、あるいは電流コラプスが発生したりするなどの特性劣化を招き得るという問題がある。
本発明は、このような問題を解決するためになされたものであり、電気特性の劣化を低減することが可能なヘテロ接合電界効果型トランジスタおよびその製造方法を提供することを目的とする。
上記の課題を解決するために、本発明によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、基板上に形成されたチャネル層と、チャネル層上の予め定められた領域に形成されたゲート電極と、チャネル層上であって、ゲート電極の一方側と他方側とに各々形成されたソース電極およびドレイン電極と、チャネル層上であって、ゲート電極、ソース電極、およびドレイン電極が形成された領域以外の領域に形成された電子供給層とを備える。
また、本発明によるヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、(a)基板上にチャネル層を形成する工程と、(b)チャネル層上の予め定められた領域にソース電極およびドレイン電極を形成する工程と、(c)チャネル層上に、ソース電極とドレイン電極との間であって、ソース電極およびドレイン電極と離間してゲート電極を形成する工程と、(d)チャネル層上であって、ゲート電極、ソース電極、およびドレイン電極が形成された領域以外の領域に電子供給層を形成する工程とを備える。
本発明によると、ヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、基板上に形成されたチャネル層と、チャネル層上の予め定められた領域に形成されたゲート電極と、チャネル層上であって、ゲート電極の一方側と他方側とに各々形成されたソース電極およびドレイン電極と、チャネル層上であって、ゲート電極、ソース電極、およびドレイン電極が形成された領域以外の領域に形成された電子供給層とを備えるため、電気特性の劣化を低減することが可能となる。
また、ヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、(a)基板上にチャネル層を形成する工程と、(b)チャネル層上の予め定められた領域にソース電極およびドレイン電極を形成する工程と、(c)チャネル層上に、ソース電極とドレイン電極との間であって、ソース電極およびドレイン電極と離間してゲート電極を形成する工程と、(d)チャネル層上であって、ゲート電極、ソース電極、およびドレイン電極が形成された領域以外の領域に電子供給層を形成する工程とを備えるため、電気特性の劣化を低減することが可能となる。
本発明の実施の形態について、図面に基づいて以下に説明する。
<実施の形態>
<構成>
まず、本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構成について説明する。
<構成>
まず、本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構成について説明する。
<構造1>
図1は、本実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。
図1は、本実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。
図1に示すように、本実施の形態によるヘテロ接合電界効果型トランジスタは、半絶縁性SiC基板1と、半絶縁性SiC基板1上に形成されたバッファ層2と、バッファ層2上に形成されたGaNからなるチャネル層3とを備えている。
また、チャネル層3上には、In0.17Al0.83Nからなる電子供給層4と、Ti/Nb/Ptからなるソース電極7およびドレイン電極8と、Niからなるゲート電極9とを備えている。
電子供給層4は、ソース電極7、ドレイン電極8、およびゲート電極9の形成後、選択再成長によってソース電極7、ドレイン電極8、およびゲート電極9が形成された領域以外の領域に形成される。
ソース電極7およびドレイン電極8が形成された領域下には、オーミックコンタクトを得るために、n型不純物としてSiがドーピングされたSi注入領域5,6(n型不純物領域)が各々形成されている。すなわち、Si注入領域5,6は、チャネル層3のソース電極7およびドレイン電極8の各々とチャネル層3との接合界面からチャネル層3の一部に渡って形成される。
チャネル層3における電子供給層4との界面には、2次元電子ガス12が発生する。
ゲート電極9の表面と電子供給層4の一部とを覆うように補助電極10が形成されている。
半導体表面を保護するために、例えばSiN等の誘電体からなる表面保護層11が形成されている。
上記より、本実施の形態によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、半絶縁性SiC基板1上に形成されたチャネル層3と、チャネル層3上の予め定められた領域に形成されたゲート電極9と、チャネル層3上であって、ゲート電極9の一方側と他方側とに各々形成されたソース電極7およびドレイン電極8と、チャネル層3上であって、ゲート電極9、ソース電極7、およびドレイン電極8が形成された領域以外の領域に形成された電子供給層4とを備える。また、ゲート電極9の上面から、電子供給層4におけるチャネル層3とは反対側の面の一部に渡って連続して覆うように補助電極10が形成されている。
なお、チャネル層3上の電子供給層4が形成される領域は、例えばゲート電極9とソース電極7との間であってもよく、ゲート電極9とドレイン電極8との間であってもよく、あるいは、ゲート電極9とソース電極7との間、およびゲート電極9とドレイン電極8との間の両方であってもよい。このように、電子供給層4は、チャネル層3上であって、ゲート電極9、ソース電極7、およびドレイン電極8が形成された領域以外の領域のうちの一部の領域に形成してもよい。
このような構成とすることによって、埋め込まれたゲート電極9から2次元電子ガス12までの距離を高精度に制御することができるため、トランジスタの閾値電圧の変動を抑制することができる。また、ゲート電極9とチャネル層3との界面に不純物が混入する機会を極めて少なくすることができるため、ゲート電極9とチャネル層3との界面において電子トラップに起因する電気特性の劣化を抑制することができる。さらに、補助電極10をゲート電極9からドレイン電極8側に延伸して形成することによって、ゲート電極9・ドレイン電極8間に印加される電界を2系統に分散することによって電界集中を防ぐためピーク電界強度が弱くなり、電流コラプスを低減することができ、窒化物半導体からなるヘテロ接合電界効果型トランジスタの電気特性を顕著に改善することが可能となる。
<構造2>
図2は、本実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。
図2は、本実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。
図2に示すヘテロ接合電界効果型トランジスタは、チャネル層3と、ゲート電極9および電子供給層4との間にキャップ層13を備えることを特徴としている。その他の構成は、図1と同様であるため、ここでは説明を省略する。
図2に示すように、チャネル層3上には、Al0.28Ga0.72Nからなるキャップ層13が3nmの膜厚で形成されている。
電子供給層4は、キャップ層13上であって、ソース電極7、ドレイン電極8、およびゲート電極9が形成される領域以外の領域に形成される。
このような構造とすることによって、図1に示す構造に加えて、ゲート電極9直下に存在するキャップ層の混晶比および膜厚を適切に制御することによって、トランジスタの閾値電圧の絶対値を大きくすることができる。また、エピタキシャル成長後に電極を形成するプロセスを行うためにチャンバーから取り出す際に、2次元電子ガス12が誘起される半導体表面を大気に曝露させることがないため、ヘテロ界面に導入されるトラップを低減することができる。従って、図2に示す構造は、図1に示す構造に加えて、所望の電圧の閾値に調整することができ、電流コラプス等の電気特性劣化が少ない窒化物半導体からなるヘテロ接合電界効果型トランジスタを実現することが可能となる。
<変形例>
なお、上記では、本実施の形態によるヘテロ接合電界効果型トランジスタの代表的な構造(図1,2参照)について説明したが、下記に示すような各構造にしても同様の効果が得られる。以下、本実施の形態によるヘテロ接合電界効果型トランジスタの各変形例について説明する。なお、図3〜7は図1(構造1)の変形例を、図8〜10は図2(構造2)の変形例を示している。
なお、上記では、本実施の形態によるヘテロ接合電界効果型トランジスタの代表的な構造(図1,2参照)について説明したが、下記に示すような各構造にしても同様の効果が得られる。以下、本実施の形態によるヘテロ接合電界効果型トランジスタの各変形例について説明する。なお、図3〜7は図1(構造1)の変形例を、図8〜10は図2(構造2)の変形例を示している。
<変形例1>
図1,2において、補助電極10は、ゲート電極9の上面から電子供給層4の上面の一部に渡って覆うようにソース電極7側およびドレイン電極8側に延伸して形成されているが、これに限るものではない。すなわち、図3,8に示すように、補助電極10を有さない構造としてもよい。ただし、電界のピーク強度を緩和する効果が得られなくなる点を考慮すれば、電流コラプスの増大は避けられない。従って、図3,8に示す構造は最良の形態とはいえないが、一定の効果を得ることができる。
図1,2において、補助電極10は、ゲート電極9の上面から電子供給層4の上面の一部に渡って覆うようにソース電極7側およびドレイン電極8側に延伸して形成されているが、これに限るものではない。すなわち、図3,8に示すように、補助電極10を有さない構造としてもよい。ただし、電界のピーク強度を緩和する効果が得られなくなる点を考慮すれば、電流コラプスの増大は避けられない。従って、図3,8に示す構造は最良の形態とはいえないが、一定の効果を得ることができる。
その他、図4,9に示すように、補助電極10をドレイン電極8側にのみ延伸して形成する構造としてもよい。すなわち、補助電極10は、少なくともドレイン電極8側に延伸して形成されていればよい。このような構造であれば、最も大きな電界が発生するゲート電極9・ドレイン電極8間において電界緩和の効果が得られるため、図1,2に示す構造と同様、電流コラプスを低減することが可能となる。
<変形例2>
図1,2において、ゲート電極9はNiからなる単層の金属膜で形成されるものとして説明したが、異種の金属からなる多層の金属膜で形成することはできない。
図1,2において、ゲート電極9はNiからなる単層の金属膜で形成されるものとして説明したが、異種の金属からなる多層の金属膜で形成することはできない。
図11は、ゲート電極9の形成時における熱処理温度(アニール温度)と逆方向リーク電流との関係を示す図であり、ゲート電極9がNiの単層からなる場合と、Ni/Auの多層からなる場合とについて示している。図11に示すように、ゲート電極9が多層からなる場合は、本来であれば半導体層(図1の例ではチャネル層3)と接触すべきでない金属種が、合金化反応によって半導体層に熱拡散することが想定され、特にNi/Auの場合は650℃以上程度で漏れ電流(リーク電流)が多くなっている。一方、ゲート電極9がNiの単層からなる場合は、800℃以上程度までは漏れ電流の増大が問題にならない。従って、ゲート電極9は、異種の金属からなる多層で形成するよりも、Niからなる単層で形成した方がよい。
<変形例3>
図1〜4,8,9におけるチャネル層3、キャップ層13、および電子供給層4のバンドギャップの大きさを各々E3,E4,E5とした場合において、これらがE3<E4≦E5という関係を満足すれば、ヘテロ接合電界効果型トランジスタを動作させるのに十分である。従って、必ずしも図1,2で示したようにチャネル層3をGaN、キャップ層13をAl0.28Ga0.72N、電子供給層4をIn0.17Al0.83Nとする必要はなく、チャネル層3およびキャップ層13については構成する元素の組成が異なるAl,Ga,NのうちNを含む少なくとも2種類の元素からなる化合物で構成されていればよく、電子供給層4については構成する元素の組成が異なるIn,Al,Nの全てを含む化合物で構成されていればよい。例えば、チャネル層3、キャップ層13、および電子供給層4を構成する化合物半導体を各々AlxGa1−xN、AlyGa1−yN、InzAl1−zNとすると、0≦x<1、0<y<1、0<z<1、x<y≦1−3z/2という関係を満足する化合物半導体で構成されていればよい。
図1〜4,8,9におけるチャネル層3、キャップ層13、および電子供給層4のバンドギャップの大きさを各々E3,E4,E5とした場合において、これらがE3<E4≦E5という関係を満足すれば、ヘテロ接合電界効果型トランジスタを動作させるのに十分である。従って、必ずしも図1,2で示したようにチャネル層3をGaN、キャップ層13をAl0.28Ga0.72N、電子供給層4をIn0.17Al0.83Nとする必要はなく、チャネル層3およびキャップ層13については構成する元素の組成が異なるAl,Ga,NのうちNを含む少なくとも2種類の元素からなる化合物で構成されていればよく、電子供給層4については構成する元素の組成が異なるIn,Al,Nの全てを含む化合物で構成されていればよい。例えば、チャネル層3、キャップ層13、および電子供給層4を構成する化合物半導体を各々AlxGa1−xN、AlyGa1−yN、InzAl1−zNとすると、0≦x<1、0<y<1、0<z<1、x<y≦1−3z/2という関係を満足する化合物半導体で構成されていればよい。
<変形例4>
図2,8〜10において、キャップ層13は、Alの混晶比(Al組成比)が0.28で膜厚が3nmであるとしているが、これらの値に限定されるものではなく、チャネル層3上にキャップ層13のみが存在する状況において、チャネル層3とキャップ層13との界面に誘起される電子濃度が十分に低ければよい。
図2,8〜10において、キャップ層13は、Alの混晶比(Al組成比)が0.28で膜厚が3nmであるとしているが、これらの値に限定されるものではなく、チャネル層3上にキャップ層13のみが存在する状況において、チャネル層3とキャップ層13との界面に誘起される電子濃度が十分に低ければよい。
図12,13は、チャネル層3がGaNである場合における、キャップ層13のAl混晶比および膜厚の変化によって界面に誘起される電子濃度を示している。図12において、等電子濃度分布は、左上のほど電子濃度が低く、右下のほど電子濃度が高いことを示している。また、図13は、図12において電子濃度が3×1011(cm−2)となるAl混晶比と膜厚との関係を抜き出したものであり、斜線部分は電子濃度が3×1011(cm−2)未満の領域を示している。
例えば、電子濃度が3×1011(cm−2)未満となる程度に抑えればよいことが経験的に分かっており、図13に示すように、例えばAl混晶比が0.16で膜厚が5nmであっても満足することが分かる。
<変形例5>
図1において、表面保護層11は、ソース電極7の上面からドレイン電極8の上面に渡って、電子供給層4および補助電極10の上面を全て被覆するように形成されているが、これに限るものではない。例えば、図5に示すように、ゲート電極9の上面からドレイン電極8の上面に渡って表面保護層11を形成し、その他の領域には表面保護層11を形成しない(すなわち、その他の領域は大気に曝露される)ようにしても一定の効果が得られる。他に、図6に示すように、表面保護層11を形成しないようにしてもよい。ただし、この場合は、図1の構造とすることによって得られる効果のうちの「電流コラプスを低減する」という効果を発揮することができないため、最良の形態とはいえない。なお、表面保護層11は、上記ではSiNからなるものとして説明しているが、これに限るものではない。例えば、SiやAlの酸化物、窒化物、酸窒化物、あるいはこれらの組み合わせからなる多層膜で形成してもよい。
図1において、表面保護層11は、ソース電極7の上面からドレイン電極8の上面に渡って、電子供給層4および補助電極10の上面を全て被覆するように形成されているが、これに限るものではない。例えば、図5に示すように、ゲート電極9の上面からドレイン電極8の上面に渡って表面保護層11を形成し、その他の領域には表面保護層11を形成しない(すなわち、その他の領域は大気に曝露される)ようにしても一定の効果が得られる。他に、図6に示すように、表面保護層11を形成しないようにしてもよい。ただし、この場合は、図1の構造とすることによって得られる効果のうちの「電流コラプスを低減する」という効果を発揮することができないため、最良の形態とはいえない。なお、表面保護層11は、上記ではSiNからなるものとして説明しているが、これに限るものではない。例えば、SiやAlの酸化物、窒化物、酸窒化物、あるいはこれらの組み合わせからなる多層膜で形成してもよい。
<変形例6>
変形例1〜5で説明した各構造において、チャネル層3およびキャップ層13がAl,Ga,NのうちNを含む少なくとも2元素からなる化合物半導体で構成される場合は(例えば、図2,8〜10参照)、チャネル層3とキャップ層13との間における格子歪によって電子供給層4に大きな分極効果が発生するため、チャネル層3のキャップ層13側に高濃度の2次元電子ガス12を発生させることができる。従って、トランジスタの大電硫化さらには高出力化に有利であり、より好ましい構造である。
変形例1〜5で説明した各構造において、チャネル層3およびキャップ層13がAl,Ga,NのうちNを含む少なくとも2元素からなる化合物半導体で構成される場合は(例えば、図2,8〜10参照)、チャネル層3とキャップ層13との間における格子歪によって電子供給層4に大きな分極効果が発生するため、チャネル層3のキャップ層13側に高濃度の2次元電子ガス12を発生させることができる。従って、トランジスタの大電硫化さらには高出力化に有利であり、より好ましい構造である。
<変形例7>
ヘテロ接合電界効果型トランジスタは、チャネル層3に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。AlxGa1−xNはAl組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、変形例5で説明した構造においてチャネル層3に用いるAlxGa1−xNは、よりAl組成が高い(xが1に近い)方が好ましい。
ヘテロ接合電界効果型トランジスタは、チャネル層3に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。AlxGa1−xNはAl組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、変形例5で説明した構造においてチャネル層3に用いるAlxGa1−xNは、よりAl組成が高い(xが1に近い)方が好ましい。
また、キャップ層13および電子供給層4に用いる半導体材料のバンドギャップが大きいほど、キャップ層13や電子供給層4を介してゲート電極9からヘテロ界面へ流れるゲートリーク電流が抑制されるため、キャップ層13として用いるAlyGa1−yN、および電子供給層4として用いるInzAl1−zNも同様に、Al組成がより高い方が好ましい。
<変形例8>
図1〜10において、チャネル層3、キャップ層13、および電子供給層4は、必ずしも同一組成の1層からなる構造である必要はなく、上述のバンドギャップの大きさについての条件を満たせば、In組成、Al組成、Ga組成が空間的に変化していてもよく、これらが異なる数層からなる多層膜でもよい。また、これらの層には、上記の窒化物半導体においてn型、p型となる不純物が含まれていてもよい。
図1〜10において、チャネル層3、キャップ層13、および電子供給層4は、必ずしも同一組成の1層からなる構造である必要はなく、上述のバンドギャップの大きさについての条件を満たせば、In組成、Al組成、Ga組成が空間的に変化していてもよく、これらが異なる数層からなる多層膜でもよい。また、これらの層には、上記の窒化物半導体においてn型、p型となる不純物が含まれていてもよい。
<変形例9>
図1〜10において、半絶縁性SiC基板1は、Si、サファイア、GaN、AlN等であってもよい。また、例えば基板1としてGaNを使用した場合には、基板1上にバッファ層2を形成することなく、基板1上にチャネル層3、電子供給層4等を形成することができる。従って、基板1上には必ずしもバッファ層2を形成する必要はなく、形成しなくてもよい。
図1〜10において、半絶縁性SiC基板1は、Si、サファイア、GaN、AlN等であってもよい。また、例えば基板1としてGaNを使用した場合には、基板1上にバッファ層2を形成することなく、基板1上にチャネル層3、電子供給層4等を形成することができる。従って、基板1上には必ずしもバッファ層2を形成する必要はなく、形成しなくてもよい。
<変形例10>
図1〜10において、ソース電極7およびドレイン電極8は、チャネル層3の電子供給層4側に発生する2次元電子ガス12とオーミックコンタクトが形成されていれば、必ずしもソース電極7およびドレイン電極8の各々の下にSi注入領域5,6を形成する必要はない。例えば、図7,10に示すようなソース電極7およびドレイン電極8の各々がチャネル層3の表面あるいはキャップ層13の表面と接触した構造であってもよい。ただし、ソース電極7およびドレイン電極8の各々の下にSi注入領域5,6が形成されていた方が、チャネル層3の電子供給層4側に発生する2次元電子ガス12とソース電極7・ドレイン電極8との間における抵抗を低減することができるため、トランジスタの大電流化および高出力化に有利であり、より好ましい構造といえる。なお、Si注入領域5,6には必ずしもSiを注入する必要はなく、n型不純物が高濃度にドーピングされていることが条件であり、窒化物半導体中でn型の不純物準位を形成する材料(O,C,N,空孔等)がドーピングされていればよい。
図1〜10において、ソース電極7およびドレイン電極8は、チャネル層3の電子供給層4側に発生する2次元電子ガス12とオーミックコンタクトが形成されていれば、必ずしもソース電極7およびドレイン電極8の各々の下にSi注入領域5,6を形成する必要はない。例えば、図7,10に示すようなソース電極7およびドレイン電極8の各々がチャネル層3の表面あるいはキャップ層13の表面と接触した構造であってもよい。ただし、ソース電極7およびドレイン電極8の各々の下にSi注入領域5,6が形成されていた方が、チャネル層3の電子供給層4側に発生する2次元電子ガス12とソース電極7・ドレイン電極8との間における抵抗を低減することができるため、トランジスタの大電流化および高出力化に有利であり、より好ましい構造といえる。なお、Si注入領域5,6には必ずしもSiを注入する必要はなく、n型不純物が高濃度にドーピングされていることが条件であり、窒化物半導体中でn型の不純物準位を形成する材料(O,C,N,空孔等)がドーピングされていればよい。
<変形例11>
図1〜10において、ソース電極7およびドレイン電極8は、必ずしもTi/Nb/Ptである必要はなく、オーミック特性が得られれば、Ti,Al,Nb,Hf,Zr,Sr,Ni,Ta,Au,Mo,Wなどの金属、あるいはこれらの金属から構成される多層膜で形成されていてもよい。
図1〜10において、ソース電極7およびドレイン電極8は、必ずしもTi/Nb/Ptである必要はなく、オーミック特性が得られれば、Ti,Al,Nb,Hf,Zr,Sr,Ni,Ta,Au,Mo,Wなどの金属、あるいはこれらの金属から構成される多層膜で形成されていてもよい。
<変形例12>
なお、変形例1〜12で説明した構造は、全て個々に採用する必要はなく、それぞれを組み合わせた構造としてもよい。
なお、変形例1〜12で説明した構造は、全て個々に採用する必要はなく、それぞれを組み合わせた構造としてもよい。
以上では、トランジスタとして動作する必要最小限の要素のみを記載したが、本実施の形態によるヘテロ接合電界効果型トランジスタは、最終的には配線、バイアホール等が形成された構造においてデバイスとして用いられる。
<製造方法>
次に、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法について説明する。
次に、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法について説明する。
図14〜20は、本実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。なお、これらの図において、図1〜10と同一の符号を付した構成要素は同一または対応する構成要素を示すものとする。
まず、図14に示すように、半絶縁性SiC基板1上に、MOCVD(Metal Organic Chemical Vapor Deposition)法あるいはMBE(Molecular Beam Epitaxy)法などのエピタキシャル成長法を適用することによって、バッファ層2、およびGaNからなるチャネル層3を各々下から順にエピタキシャル成長させる。
次に、図15に示すように、エピタキシャル成長装置から取り出した基板(図14に示す構造を有する基板)に対して、フォトリソグラフィ等を利用し、チャネル層3上であって後にソース電極7およびドレイン電極8を形成すべき領域以外の領域に、例えばレジストからなるマスク14のパターンを形成する。その後、ソース電極7およびドレイン電極8を形成すべき領域に対して、例えばイオン注入法等を用いて、注入ドーズ量1×1013〜1×1017(cm−2)、注入エネルギー10〜1000(keV)の条件でSi等のn型の不純物を導入し、Si注入領域5,6を形成する。
次に、図16に示すように、マスク14を除去した後、例えばTi,Al,Nb,Hf,Zr,Sr,Ni,Ta,Au,Mo,Wなどの金属、あるいはこれらの金属から構成される多層膜からなるソース電極7およびドレイン電極8を、蒸着法あるいはスパッタリング法を用いて堆積し、リフトオフ法などによって形成する。
次に、図17に示すように、例えばフォトリソグラフィ法などを用いてゲート電極9を形成すべき領域以外の領域にマスクのパターンを形成した後、Niの単体からなるゲート電極9を、蒸着法を用いて堆積し、リフトオフ法などによって形成する。
なお、ゲート電極9を形成する手法に関しては、蒸着法に限定するものではなく、スパッタ法など他の手法を用いてもよい。また、ゲート電極9の形成時に堆積する金属種はNiに限定される。なぜなら、後述する電子供給層4の選択再成長時に、ソース電極7、ドレイン電極8、およびゲート電極9をマスクとした自己整合的なプロセスを実施しようとすると、ソース電極7、ドレイン電極8、およびゲート電極9は800℃程度の温度に耐える必要があるが、ゲート電極9をNi/Au等の多層電極構造では、上述の変形例2で説明したように、熱による相互拡散の影響で電気特性が著しく劣化するためである。
次に、図18に示すように、ソース電極7、ドレイン電極8、およびゲート電極9をマスクとして、チャネル層3上に、例えばMOCVD法などを用いてInAlNからなる電子供給層4を選択的に再成長させる。
なお、電子供給層4を再成長させる手法に関しては、MOCVD法に限定するものではなく、MBE法であってもよいが、再成長させる電子供給層4の材料はInAlNである必要がある。なぜなら、その他の窒化物半導体の成長時に必要な環境温度が1100℃程度であるのに対して、InAlNは800℃程度と低く、Niを用いたゲート電極9をマスクとして自己整合的に成長領域を選択することができるためである。
次に、図19に示すように、例えばフォトリソグラフィ法などを用いて、ゲート電極9の幅(図面横方向の幅)よりも大きな開口幅を有する開口部を形成するようにマスクのパターンを形成した後、Ti,Al,Pt,Au,Ni,Pd等の金属、もしくはIrSi,PtSi,NiSi2等のシリサイド、もしくはTiN,WN等の窒化物金属、またはこれらの金属から構成される多層膜からなる補助電極10を、蒸着法を用いて堆積し、リフトオフ法などによって形成する。なお、補助電極10を形成する手法に関しては、蒸着法に限定するものではなく、スパッタ法など他の手段を用いてもよい。
次に、図20に示すように、例えばPECVD(Plasma Enhanced Chemical Deposition)法等を用いて、ソース電極7からドレイン電極8に渡って電子供給層4および補助電極10の全てを覆うように、SiNからなる表面保護層11を形成する。
上記より、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、(a)半絶縁性SiC基板1上にチャネル層3を形成する工程と、(b)チャネル層3上の予め定められた領域にソース電極7およびドレイン電極8を形成する工程と、(c)チャネル層3上に、ソース電極7とドレイン電極8との間であって、ソース電極7およびドレイン電極8と離間してゲート電極9を形成する工程と、(d)チャネル層3上であって、ゲート電極9、ソース電極7、およびドレイン電極8が形成された領域以外の領域に電子供給層4を形成する工程とを備える。
上記の各工程を経て、図1に示す構造を有するヘテロ接合電界効果型トランジスタを作製することができる。また、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法は、選択再成長を利用してエンハンスメント型のヘテロ接合電界効果型トランジスタを作製する従来の製造方法に対して、図18に示す工程において選択再成長を行うためにソース電極7、ドレイン電極8、およびゲート電極9を形成すべき領域を絶縁膜等でマスクする工程を追加する必要がなく、図16,17に示す工程が図18に示す工程の前に実施されることが異なる。従って、本実施の形態によれば、製造工程を簡略化した上で電気的特性が改善されたトランジスタを作製することが可能となる。
以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には配線やバイアホール等の形成プロセスを経てデバイスとして用いられる。
<変形例>
なお、上記では本実施の形態によるヘテロ接合電界効果型トランジスタの製造工程における代表的な条件について説明したが、下記に示すような条件であっても同様の効果が得られる。以下、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法の各変形例について説明する。
なお、上記では本実施の形態によるヘテロ接合電界効果型トランジスタの製造工程における代表的な条件について説明したが、下記に示すような条件であっても同様の効果が得られる。以下、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法の各変形例について説明する。
<変形例1>
図14に示す工程において、チャネル層3上にキャップ層13をエピタキシャル成長させることによって、図2に示す構造を有する窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
図14に示す工程において、チャネル層3上にキャップ層13をエピタキシャル成長させることによって、図2に示す構造を有する窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
<変形例2>
図14に示す工程においてチャネル層3を形成する際、変形例1においてキャップ層13を形成する際、あるいは図18に示す工程において電子供給層4を形成する際に、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいはn型ドーパントの原料ガスであるシラン等の圧力、流量、温度、導入時間を調整し、チャネル層3、キャップ層13、および電子供給層4を所望の組成、膜厚、ドーピング濃度とすることによって、構造の変形例3に示すような種々の窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
図14に示す工程においてチャネル層3を形成する際、変形例1においてキャップ層13を形成する際、あるいは図18に示す工程において電子供給層4を形成する際に、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいはn型ドーパントの原料ガスであるシラン等の圧力、流量、温度、導入時間を調整し、チャネル層3、キャップ層13、および電子供給層4を所望の組成、膜厚、ドーピング濃度とすることによって、構造の変形例3に示すような種々の窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
<変形例3>
図14〜20に示す一連の製造工程において、図15に示す工程を省略することによって、図7に示すような窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
図14〜20に示す一連の製造工程において、図15に示す工程を省略することによって、図7に示すような窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
<変形例4>
図19に示す工程において、補助電極10がゲート電極9の上面からドレイン電極8側のみに延伸して形成されるようにマスクのパターンを形成することによって、図4,9に示すような窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
図19に示す工程において、補助電極10がゲート電極9の上面からドレイン電極8側のみに延伸して形成されるようにマスクのパターンを形成することによって、図4,9に示すような窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
また、図19に示す工程を省略することによって、図3,8に示すような窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
<変形例5>
図20に示す工程において、表面保護層11の形成後、パターニングされたレジスト等のマスクを用いて、所定の領域の表面保護層11のみをエッチングによって除去することによって、図5に示すような窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
図20に示す工程において、表面保護層11の形成後、パターニングされたレジスト等のマスクを用いて、所定の領域の表面保護層11のみをエッチングによって除去することによって、図5に示すような窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
また、図20に示す工程を省略することによって、図6に示すような窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
<変形例6>
変形例1〜5で説明したプロセス(製造工程)は、全て個々に採用する必要はなく、それぞれを組み合わせたプロセスとしてもよい。
変形例1〜5で説明したプロセス(製造工程)は、全て個々に採用する必要はなく、それぞれを組み合わせたプロセスとしてもよい。
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
1 半絶縁性SiC基板、2 バッファ層、3 チャネル層、4 電子供給層、5 Si注入領域、6 Si注入領域、7 ソース電極、8 ドレイン電極、9 ゲート電極、10 補助電極、11 表面保護層、12 2次元電子ガス、13 キャップ層、14 マスク。
Claims (12)
- 窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、
基板上に形成されたチャネル層と、
前記チャネル層上の予め定められた領域に形成されたゲート電極と、
前記チャネル層上であって、前記ゲート電極の一方側と他方側とに各々形成されたソース電極およびドレイン電極と、
前記チャネル層上であって、前記ゲート電極、前記ソース電極、および前記ドレイン電極が形成された領域以外の領域に形成された電子供給層と、
を備える、ヘテロ接合電界効果型トランジスタ。 - 前記電子供給層は、InAlNからなることを特徴とする、請求項1に記載のヘテロ接合電界効果型トランジスタ。
- 前記ゲート電極は、Niからなる単層の金属膜であることを特徴とする、請求項1または2に記載のヘテロ接合電界効果型トランジスタ。
- 前記チャネル層と、前記ゲート電極および前記電子供給層との間に形成されたキャップ層をさらに備えることを特徴とする、請求項1から3のいずれか1項に記載のヘテロ接合電界効果型トランジスタ。
- 前記ゲート電極の上面から、前記電子供給層における前記チャネル層とは反対側の面の一部に渡って連続して覆い、かつ少なくとも前記ドレイン電極側に延伸して形成される補助電極をさらに備えることを特徴とする、請求項1から4のいずれか1項に記載のヘテロ接合電界効果型トランジスタ。
- 前記チャネル層の前記ソース電極および前記ドレイン電極が形成された領域下を含み、前記ソース電極および前記ドレイン電極の各々と前記チャネル層との接合界面から前記チャネル層の一部に渡って形成されたn型不純物領域をさらに備えることを特徴とする、請求項1から5のいずれか1項に記載のヘテロ接合電界効果型トランジスタ。
- 窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、
(a)基板上にチャネル層を形成する工程と、
(b)前記チャネル層上の予め定められた領域にソース電極およびドレイン電極を形成する工程と、
(c)前記チャネル層上に、前記ソース電極と前記ドレイン電極との間であって、前記ソース電極および前記ドレイン電極と離間してゲート電極を形成する工程と、
(d)前記チャネル層上であって、前記ゲート電極、前記ソース電極、および前記ドレイン電極が形成された領域以外の領域に電子供給層を形成する工程と、
を備える、ヘテロ接合電界効果型トランジスタの製造方法。 - 前記工程(d)において、前記電子供給層はInAlNからなることを特徴とする、請求項7に記載のヘテロ接合電界効果型トランジスタの製造方法。
- 前記工程(c)において、前記ゲート電極はNiからなる単層の金属膜であることを特徴とする、請求項7または8に記載のヘテロ接合電界効果型トランジスタの製造方法。
- 前記工程(a)と前記工程(b)との間において、
(e)チャネル層上にキャップ層を形成する工程
をさらに備えることを特徴とする、請求項7から9のいずれか1項に記載のヘテロ接合電界効果型トランジスタの製造方法。 - 前記工程(d)の後、
(f)前記ゲート電極の上面から、前記電子供給層における前記チャネル層とは反対側の面の一部に渡って連続して覆い、かつ少なくとも前記ドレイン電極側に延伸して補助電極を形成する工程
をさらに備えることを特徴とする、請求項7から10のいずれか1項に記載のヘテロ接合電界効果型トランジスタの製造方法。 - 前記工程(a)と前記工程(b)との間において、
(g)前記チャネル層の前記ソース電極および前記ドレイン電極を形成すべき領域下を含み、前記ソース電極および前記ドレイン電極の各々と前記チャネル層との接合界面となるべき個所から前記チャネル層の一部に渡って形成されたn型不純物領域を形成する工程
をさらに備えることを特徴とする、請求項7から11のいずれか1項に記載のヘテロ接合電界効果型トランジスタの製造方法。
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-
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