KR20090012583A - 반도체 집적 회로 장치의 제조 방법 - Google Patents

반도체 집적 회로 장치의 제조 방법 Download PDF

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김기홍
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Abstract

신뢰성이 향상된 반도체 집적 회로 장치의 제조 방법이 제공된다. 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 적어도 하나의 리세스를 포함하는 제1 절연막을 형성하고, 제1 절연막 상에 컨포멀하게 반도체층을 형성하고, 반도체층이 형성된 리세스의 적어도 일부를 매립하여 리세스의 하면을 덮는 제2 절연막을 형성하고, 반도체층을 리세스의 하면에만 남도록 반도체층의 일부를 제거하고, 반도체층 상에 형성된 제2 절연막을 제거하고, 반도체층 상에 선택적 에피택셜 성장 공정을 진행하여 반도체층으로 리세스를 매립하는 것을 포함한다.
리세스, 선택적 에피택셜 성장

Description

반도체 집적 회로 장치의 제조 방법{Fabricating method of a semiconductor integrated circuit device}
본 발명은 반도체 집적 회로 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 신뢰성을 향상시키기 위한 반도체 집적 회로 장치의 제조 방법에 관한 것이다.
최근 반도체 소자가 고집적화 됨에 따라 디자인 룰(design rule)과 칩 사이즈(chip size)가 급속히 감소되고 있다. 이와 함께, 반도체 구조에서 흔히 사용되는 리세스(recess)의 폭도 감소하여 리세스의 폭에 대한 깊이의 비, 즉 종횡비(aspect ratio)가 증가하고 있는 추세이다.
일반적으로 리세스를 매립할 때에는 화학 기상 증착(Chemical Vapor Deposition; CVD) 또는 물리 기상 증착(Physical Vapor Deposition; PVD)등과 같은 증착 공정을 사용하요 매립 물질을 증착한다. 이 때, 매립 물질은 리세스의 하면 및 측벽 보다 리세스의 입구 부분에서 더욱 빠르게 증착되어, 리세스의 내부를 완전히 채우기 전에 리세스의 입구가 막힐 수 있다. 즉, 보이드(void) 또는 심(seam)이 형성될 수 있다.
리세스를 완전히 매립하지 못함으로서 발생하는 보이드나 심은, 특히 보이드나 심이 노출될 경우, 매립된 리세스의 평탄화 특성을 저하시켜 후속 공정이 진행됨에 따라 소자의 구조적 불안정을 야기할 수 있다. 또한, 반도체 소자가 안정적으로 동작하지 않을 수 있어 반도체 소자의 신뢰성이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 집적 회로 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 적어도 하나의 리세스를 포함하는 제1 절연막을 형성하고, 상기 제1 절연막 상에 컨포멀하게 반도체층을 형성하고, 상기 반도체층이 형성된 상기 리세스의 적어도 일부를 매립하여 상기 리세스의 하면을 덮는 제2 절연막을 형성하고, 상기 반도체층의 일부를 제거하되 상기 리세스의 하면에 형성된 상기 반도체층은 잔류시키고, 상기 반도체층 상에 형성된 상기 제2 절연막을 제거하고, 선택적 에피택셜 성장 공정을 진행하여 상기 리세스를 반도체층으로 매립하는 것을 포함한다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 적어도 하나의 리세스를 포함하는 제1 절연막을 형성하고, 상기 제1 절연막 상에 컨포멀하게 반도체층을 형성하고, 상기 반도체층이 형성된 상기 리세스의 적어도 일부를 매립하여 상기 리세스의 하면을 덮는 제2 절연막을 형성하고, 상기 리세스의 하면에 상기 반도체층만 남도록 상기 제2 절연막 및 반도체층을 동시에 제거하고, 상기 반도체층 상에 선택적 에피택셜 공정을 진행하여 상기 반도체층으로 상기 리세스를 매립하는 것을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 집적 회로 장치에 의하면, 리세스의 하면에 반도체층을 형성하고 선택적 에피택셜 공정을 이용하여 리세스를 매립함으로써 보이드나 심이 형성되는 것을 방지할 수 있다. 따라서, 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있을 것이며, 본 실시예들은 단지 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, ″및/또는″은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 개략도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 또한 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 설명의 편의를 고려하여 다소 확대 또는 축소되어 도시된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 적어도 하나의 리세스(140)를 포함하는 제1 절연막(110)을 형성한다.
반도체 기판(100)은 실리콘 반도체 기판, SOI(Silicon On Insulator) 반도체 기판, 갈륨 비소 반도체 기판, 실리콘 게르마늄 기판, 세라믹 반도체 기판, 석영 반도체 기판, 또는 디스플레이용 유리 반도체 기판 등이 될 수 있다. 또한, 반도체 기판(100)은 주로 P형 반도체 기판을 사용할 수 있고, 도면에는 표시하지 않았으나, 반도체 기판(100) 상부에 P형 에피층(epitaxial layer)을 성장시켜 사용할 수도 있다.
한편, 반도체 기판(100) 상에는 트랜지스터, 콘택홀 및 하부 배선 등이 형성되어 있을 수 있다. 이러한 내용은 본 발명이 속하는 기술 분야에 통상의 지식을 가진 자에게 자명하다고 판단되므로, 이에 대한 구체적인 설명은 생략한다.
제1 절연막(110)은 반도체 기판(100) 전면에 형성된 층간 절연막으로써, 예를 들어, 산화막, 질화막, 또는 산질화막 등일 수 있으나, 이에 한정되지 않는다. 제1 절연막(110)은 예를 들어, 화학 기상 증착(Chemial Vapor Deposition; CVD) 또는 물리 기상 증착(Physical Vapor Deposition; PVD) 등의 공정으로 형성할 수 있다.
제1 절연막(110)에는 적어도 하나의 리세스(140)를 형성한다. 도면으로 예시하지는 않았으나, 리세스(140)는 예를 들면, 사진 식각 공정을 진행하여 소정의 폭 및 깊이로 형성할 수 있다. 또한, 앞서 설명한 바와 같이 반도체 기판(100)은 트랜지스터 또는 하부 배선 등과 같은 도전 영역(미도시)을 포함할 수 있으며, 리세스(140)의 하면의 적어도 일부가 상기 도전 영역의 적어도 일부와 연결될 수 있다. 예를 들어, 리세스(140)는 배선 또는 콘택홀을 형성할 수 있다.
이어서, 도 2를 참조하면, 제1 절연막(110) 상에 반도체층(120a)을 컨포말하게 형성한다. 반도체층(120a)은 실리콘(Si) 또는 실리콘게르마늄(SiGe)을 포함할 수 있으며, P, As, Sb, Bi, B, Ga, 및 In 등의 불순물 원자를 포함한 폴리실리콘일 수도 있다. 반도체층(120a)은 예를 들어, CVD 또는 PVD 등의 공정으로 형성할 수 있다.
이어서, 도 3을 참조하면, 리세스(도 2의 140)의 적어도 일부를 매립하여 리세스(140)의 하면을 덮는 제2 절연막(130a)을 형성한다.
제2 절연막(130a)은 예를 들어, 산화막, 질화막, 또는 산질화막일 수 있으나, 제1 절연막(110)과 식각 선택비가 다른 물질인 것이 바람직하다. 제1 절연막(110) 및 제2 절연막(130a) 간에 식각 선택비 차이가 있으면, 제2 절연막(130a)을 제거하는 후속 공정에서 제1 절연막(110)의 손상이 줄어들기 때문이다. 예를 들어, 제1 절연막(110)을 산화막으로 형성할 경우, 제2 절연막(130a)은 질화막으로 형성할 수 있다. 또한, 제2 절연막(130a)은 예를 들어, CVD 또는 PVD 등의 공정으로 형성할 수 있다.
이 때, 제2 절연막(130a)은 리세스(140)의 하면에 형성된 반도체층(120a)을 덮도록 형성하며, 나아가, 리세스(140)의 전부를 매립하도록 형성할 수도 있다.
리세스(140)의 전부를 매립하는 경우에는, 리세스(140)를 매립하는 제2 절연막(130a)에 보이드(void)가 형성되어도 무방하다고 할 수 있다. 제2 절연막(130a)은 리세스(140)의 하면에 형성된 반도체층(120a)을 보호하는 역할을 하며, 후속 공정에서 제거되므로 제2 절연막(130a)을 형성할 때 보이드가 발생하더라도 소자의 신뢰성에 영향을 미치지 않기 때문이다.
또한, 도 4를 참조하면, 제1 절연막(110)의 상면에 형성된 반도체층 및 제2 절연막(도 3의 120a 및 130a 참조)을 제거하는 공정을 추가로 진행하여, 제1 절연막(110)의 상면을 노출시킬 수 있다. 이 때, 반도체층(120a) 및 제2 절연막(130a)은 예를 들어 식각 공정, CMP(Chemical Mechanical Polishing) 또는 에치백(etch back) 등의 공정을 수행하여 제거할 수 있다.
도 4에는 도 3에 연속되어 리세스(140)를 전부 매립하는 제2 절연막(130a)을 형성한 후에 반도체층(120a) 및 제2 절연막(130a)을 제거하는 공정을 진행한 경우를 도시하고 있다. 도면에 도시하지는 않았으나, 제2 절연막(130b)이 리세스(140)의 일부만을 매립하도록 형성하여도 실질적으로 동일하다고 할 수 있다.
결과적으로, 리세스(140)에 반도체층(120b) 및 제2 절연막(130b)을 형성하되, 리세스(140)의 하면 및 측벽을 덮어 제1 절연막(110) 및 제2 절연막(130b)을 분리하는 반도체층(120b) 및 제2 절연막(130b)을 형성할 수 있다.
이어서, 도 5를 참조하면, 반도체층(120c)이 리세스(140)의 하면에 남도록 반도체층(도 4a의 120b 참조)의 일부를 제거한다.
반도체층(120b)은 예를 들어, 건식 식각, 습식 식각 또는 반응 이온 식각(Reactive Ion Etching; RIE) 등의 공정을 진행하여 제거할 수 있다. 이 때, 제2 절연막(130b)과 반도체층(120b)의 선택도를 고려한다면 습식 식각 또는 반응 이온 식각 등과 같이 선택도가 우수한 공정을 진행하는 것이 바람직할 수 있다.
반도체층(120c)이 리세스(140)의 하면에 남도록 하기 위해서 리세스(140)의 측벽에 형성된 반도체층(120b)을 제거하는데, 측벽의 반도체층(120b)을 완전히 제거해야할 필요는 없다. 오히려, 제2 절연막(130b)을 제거하는 후속 공정에서 반도 체층(120c)이 소실될 가능성을 감안한다면, 리세스(140)의 일부 측벽에 리세스(140)의 하면과 연장된 반도체층(120b)을 남겨 두는 것도 바람직하다.
이 때, 반도체층(120b)을 제거하기 위한 식각 공정의 처리시간을 조절함으로써, 반도체층(120c)이 리세스(140)의 하면에 남도록 할 수 있다. 처리 시간 또는 공정 시간은 리세스(140)의 깊이, 반도체층(120b)의 조성등의 여러가지 조건에 따라 조절할 수 있다.
이어서, 제2 절연막(130b)을 제거한다. 제2 절연막(130b)은 예를 들어, 건식 식각, 습식 식각 또는 반응 이온 식각 등의 공정을 진행하여 제거할 수 있다. 앞서 설명한 바와 같이, 제2 절연막(130b)을 제1 절연막(110) 및 반도체층(120c)에 대하여 선택성을 가져야 하므로, 습식 식각 또는 반응 이온 식각 등과 같은 선택도가 우수한 공정을 진행하는 것이 바람직할 수 있다. 또한, 식각 가스로는 제2 절연막(130b)에 대해서는 식각 선택비가 높되, 제1 절연막(110) 및 반도체층(120c)에 대해서는 식각 선택비가 낮은 가스를 사용할 수 있다.
이어서, 도 6을 참조하면, 반도체층(120c) 상에 선택적 에피택셜 성장 (Selective Epitaxial Growth) 공정을 진행하여 리세스(140)를 매립한다.
선택적 에피택셜 성장은 화학 기상 증착 공정(Chemical Vapor Deposition; CVD), 감압 화학 기상 증착 공정(Reduced Pressure Chemical Vapor Deposition; RPCVD), 고진공 화학 기상 증착 공정(Ultra High Vacuum Chemical Vapor Deposition; UHVCVD) 등에 의해 진행할 수 있으나, 이에 한정되는 것은 아니다.
선택적 에피택셜 성장은 Cl이 함유된 가스, 예를 들어, HCl, 또는 Cl2 등의 가스를 포함하는 가스를 주입할 수 있다. 이 때, Cl이 함유된 가스는 반도체층(120c) 이외의 영역에서 또 다른 반도체층이 형성되는 것을 방지할 수 있다. 또한, 선택적 에피택셜 성장의 소스 가스로 예를 들어, 사일렌(SiH4), 다이사일렌(Si2H6), 디클로로실란(SiH2Cl2; DCS), 또는 트리클로로실란(SiHCl3; TCS) 등을 사용할 수 있으며, 이에 한정되는 것은 아니다. 또한, 선택적 에피택셜 성장 시에는 인시추(in-situ)로 불순물, 예를 들면 N형 불순물로서 P, As, Sb, 또는 Bi 등을 포함하는 Ⅴ족 원소 혹은 P형 불순물로서 B, Ga, 또는 In 등을 포함하는 Ⅲ족 원소를 도핑할 수도 있고, 선택적 에피택셜 성장 후에 상술한 불순물을 따로 도핑할 수도 있다.
선택적 에피택셜 성장 공정을 진행하면 반도체층(120c)이 성장하여 리세스(140)를 매립한다. 반도체층(120c)이 리세스(140)의 하면으로부터 성장하여 리세스(140)를 매립하면 리세스(140)의 폭에 대한 깊이의 비가 크다고 하더라도 보이드가 생기는 것을 방지할 수 있다. 따라서, 소자의 신뢰성이 향상되는 장점이 있다.
이어서, 도 7을 참조하면, 리세스(140)을 매립하는 반도체층(120)을 완성한다. 이 때, 리세스(140)의 깊이를 넘어 성장된 반도체층은 예를 들어, CMP 또는 에치백 등의 공정을 더 수행함으로써 제거할 수 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 따르면, 리세스의 하면에 반도체층을 형성하고 선택적 에피택셜 공정을 이용하여 리세스를 매립함으로써 보이드나 심의 형성을 방지할 수 있다. 따라서, 리세스의 평탄화 특성을 향상시켜 반도체 집적 회로 장치를 제조하는 데 있어서 보다 안정적인 구조를 유지할 수 있다. 또한, 소자가 안정적으로 동작할 수 있도록 하여 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.이하, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법이 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 다른 점은, 반도체층(120b) 및 제2 절연막(130b)을 동시에 제거한다는 점이다. 따라서, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 실질적으로 동일한 단계는 설명을 생략하거나 간략화한다.
먼저, 도 1 내지 도 4b를 참조하면, 반도체 기판(100) 상에 적어도 하나의 리세스(140)를 포함하는 제1 절연막(110)을 형성하고, 제1 절연막(110) 상에 컨포말하게 반도체층(120a)을 형성하고, 리세스(140)의 적어도 일부를 매립하여 리세스(140)의 하면을 덮는 제2 절연막(130a)을 형성한다.
이어서, 도면으로 도시하지는 않았으나, 리세스(140)에 형성된 반도체층(120b) 및 제2 절연막(130b)을 동시에 제거한다. 반도체층(120b) 및 제2 절연막(130b)은 예를 들어, 건식 식각, 습식 식각 또는 반응 이온 식각 등의 공정을 진행하여 제거할 수 있다. 이 때, 식각 공정으로 제1 절연막(110)의 손실을 최소화해야 하므로 식각 가스로는 제1 절연막(110)의 대한 반도체층(120b) 및 제2 절연막(130b)의 식각 선택비가 높은 가스를 사용하는 것이 바람직하다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 따르면, 보이드나 심의 형성을 방지할 수 있어서, 매립된 반도체층의 평탄화 특성을 향상시켜 반도체 집적 회로 장치를 구조적으로 안정화시킬 수 있다. 또한, 소자가 안 정적으로 동작할 수 있도록 하여 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 110: 제1 절연막
120a, 120b, 120c, 120: 반도체층
130a, 130b: 제2 절연막 140: 리세스

Claims (9)

  1. 반도체 기판 상에 적어도 하나의 리세스를 포함하는 제1 절연막을 형성하고,
    상기 제1 절연막 상에 컨포멀하게 반도체층을 형성하고,
    상기 반도체층이 형성된 상기 리세스의 적어도 일부를 매립하여 상기 리세스의 하면을 덮는 제2 절연막을 형성하고,
    상기 반도체층의 일부를 제거하되 상기 리세스의 하면에 형성된 상기 반도체층은 잔류시키고,
    상기 반도체층 상에 형성된 상기 제2 절연막을 제거하고,
    선택적 에피택셜 성장 공정을 진행하여 상기 리세스를 반도체층으로 매립하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 식각 선택비가 서로 다른 물질인 반도체 집적 회로 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 반도체층은 Ge, P, As, Sb, Bi, B, Ga, 및 In 원자를 포함하는 그룹에서 선택된 하나 또는 그 이상을 포함하는 폴리실리콘인 반도체 집적 회로 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 반도체층을 일부 제거하기 전에, 상기 리세스의 측벽에 형성된 상기 반도체층이 노출되도록 상기 제2 절연막 및 상기 반도체층을 일부 제거하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 반도체 기판은 하부 도전 영역을 포함하고,
    상기 리세스의 하면의 적어도 일부는 상기 도전 영역의 적어도 일부와 연결되는 반도체 집적 회로 장치의 제조 방법.
  6. 반도체 기판 상에 적어도 하나의 리세스를 포함하는 제1 절연막을 형성하고,
    상기 제1 절연막 상에 컨포멀하게 반도체층을 형성하고,
    상기 반도체층이 형성된 상기 리세스의 적어도 일부를 매립하여 상기 리세스의 하면을 덮는 제2 절연막을 형성하고,
    상기 리세스의 하면에 상기 반도체층만 남도록 상기 제2 절연막 및 반도체층을 동시에 제거하고,
    상기 반도체층 상에 선택적 에피택셜 공정을 진행하여 상기 반도체층으로 상기 리세스를 매립하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 식각 선택비가 서로 다른 물질인 반도체 집적 회로 장치의 제조 방법.
  8. 제6 항에 있어서,
    상기 선택적 에피택셜 공정을 진행하는 것은,
    인시추(in-situ)로 N형 또는 P형 불순물을 도핑하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  9. 제6 항에 있어서,
    상기 선택적 에피택셜 공정을 진행한 후에,
    N형 또는 P형 불순물을 도핑하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
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KR20210053174A (ko) * 2019-10-29 2021-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 적층된 층을 형성하는 방법 및 그에 의해 형성된 소자
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