KR102425110B1 - 적층된 층을 형성하는 방법 및 그에 의해 형성된 소자 - Google Patents

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Abstract

방법은 트렌치를 형성하도록 반도체 기판을 에칭하는 단계 - 상기 반도체 기판은 상기 트렌치와 마주보고 있는 측벽을 포함함 -; 상기 트렌치 내로 연장되는 제1 반도체 층을 성막하는 단계를 포함한다. 상기 제1 반도체 층은 상기 트렌치의 하부에 제공된 제1 하부 부분 및 상기 반도체 기판의 상기 측벽 상의 제1 측벽 부분을 포함한다. 상기 제1 측벽 부분은 상기 반도체 기판의 측벽을 노출시키도록 제거된다. 방법은 상기 트렌치 내로 연장되는 제2 반도체 층을 성막하는 단계 - 상기 제2 반도체 층은 상기 제1 하부 부분 위의 제2 하부 부분 및 상기 반도체 기판의 상기 측벽과 접촉하는 제2 측벽 부분을 포함함 - 를 더 포함한다. 상기 제2 측벽 부분은 상기 반도체 기판의 상기 측벽을 노출시키도록 제거된다.

Description

적층된 층을 형성하는 방법 및 그에 의해 형성된 소자{METHODS FOR FORMING STACKED LAYERS AND DEVICES FORMED THEREOF}
[우선권 주장 및 상호 참조] 본 출원은 2019년 10월 29일자 출원된, "하이브리드 설계로 트랜지스터를 향상시키는 방법 및 그에 따른 구조체"라는 제하의 미국 가출원 제62/927,547호의 이익을 주장하며, 이 출원은 본원에 참조로 포함된다.
집적 회로의 형성에서, 상이한 회로의 설계에 적합하도록 동일한 칩 상에 복수의 소자를 집적할 수 있다. 예를 들어, FinFET 트랜지스터, 나노-시트 트랜지스터, 게이트-올-어라운드(GAA) 트랜지스터 등을 동일한 칩 상에 형성할 수 있다. 계면 영역은 다른 유형의 소자를 분리하는 데 사용된다. 칩 상의 소자들의 전체 밀도를 향상시키기 위해서는 계면 영역의 점유된 칩 면적을 감소시켜야 한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1-17, 도 18a, 도 18ba 및 도 18bb는 일부 실시예에 따른 적층된 층 및 트랜지스터의 형성에서의 중간 단계의 단면도를 예시한다.
도 19-27은 일부 실시예에 따른 적층된 층의 형성에서의 중간 단계의 단면도를 예시한다.
도 28 및 도 29는 일부 실시예에 따라 상부층이 각각의 하부층보다 점차 좁아지는 적층된 층의 형성에서의 중간 단계의 단면도를 예시한다.
도 30 및 도 31은 일부 실시예에 따라 상부층이 각각의 하부층보다 점점 넓어지는 적층된 층의 형성에서의 중간 단계의 단면도를 예시한다.
도 32는 일부 실시예에 따른 상이한 소자 영역 및 계면 영역을 개략적으로 예시한다.
도 33은 일부 실시예에 따라 상이한 유형의 소자를 형성하는 싱이한 소자 영역 및 계면 영역을 개략적으로 예시한다.
도 34는 일부 실시예에 따른 적층된 층들 및 해당 적층된 층들에 기초한 게이트-올-어라운드(GAA) 트랜지스터를 형성하기 위한 공정 흐름을 예시한다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
일부 실시예에 따라 상이한 재료로 형성된 적층된 층들(이하 적층된 층으로 지칭됨) 및 이를 형성하는 방법이 제공된다. 적층된 층의 형성에서의 중간 단계가 일부 실시예에 따라 예시되어 있다. 일부 실시예에 대한 일부 변형이 논의된다. 본 명세서에서 논의된 실시예는 본 개시 내용의 주제를 구성하거나 사용할 수 있게 하는 예를 제공하기 위한 것이며, 당업자는 다른 실시예의 고려되는 범위 내에 유지되면서 구현될 수 있는 변형을 쉽게 이해할 것이다. 다양한 도면 및 예시적인 실시예에 걸쳐 유사한 참조 번호가 유사한 요소를 지정하기 위해 사용된다. 방법의 실시예들은 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법의 실시예들이 임의의 논리적 순서로 수행될 수 있다.
본 개시 내용의 일부 실시예에 따르면, 적층된 층의 형성은 트렌치를 형성하는 단계, 제1 재료로 형성된 제1 컨포멀 층(conformal layer; 이하 '동형층'으로 지칭됨)을 성막하는 단계, 제1 동형층의 수평 부분을 제거되지 않은 상태로 남겨두면서 제1 동형층의 수직 부분을 제거하는 단계, 제2 재료로 형성된 제2 동형층을 성막하는 단계 및 제2 동형층의 수평 부분을 제거되지 않은 상태로 남겨두면서 제2 동형층의 수직 부분을 제거하는 단계를 포함한다. 제1 재료 및 제2 재료의 최종 층은 트렌치 내에 수평 부분을 포함하지만 수직 부분은 포함하지 않는다. 수직 부분은 칩 면적을 점유할 것이기 때문에, 수직 부분을 제거함으로써 적층된 층의 계면 영역이 감소된다. 이후에 논의되는 층(24, 34)은 일부 실시예에서 반도체 층이지만, 이들 층은 유전체 재료, 금속 재료 등과 같은 다른 재료로 형성될 수도 있다는 것을 이해할 것이다.
도 1-17, 도 18a, 도 18ba 및 도 18bb는 본 개시 내용의 일부 실시예에 따른 적층된 층 및 게이트-올-어라운드(GAA) 트랜지스터의 형성에서의 중간 단계의 단면도를 예시한다. 대응하는 공정은 도 34에 예시된 바와 같은 공정 흐름(200)에도 개략적으로 반영된다.
도 1에서, 기판(20)이 제공된다. 기판(20)은 (예, p-형 또는 n-형 도펀트로) 도핑되거나 도핑되지 않을 수 있는 벌크 반도체 기판, 반도체-온-절연체(SOI) 기판 등과 같은 반도체 기판일 수 있다. 반도체 기판(20)은 웨이퍼(10)의 일부일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(Buried Oxide, BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 반도체 기판(20)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 2를 참조하면, 트렌치(22)가 형성된다. 그 개별 공정은 도 34에 예시된 공정 흐름(200)에서 공정(202)으로서 예시된다. 일부 실시예에 따르면, 이방성 에칭 공정을 이용하여 에칭이 수행된다. 예를 들어, 기판(20)이 실리콘이거나 이것으로 형성되는 경우, 에칭은 건식 에칭 방법을 이용하여 수행되고, 에칭 가스는 C2F6; CF4; SO2; HBr, Cl2 및 O2의 혼합물, HBr, Cl2, O2 및 CF2의 혼합물 등을 포함할 수 있다. 트렌치(22)의 깊이(D1)는 바람직한 수의 채널층과 관련된다. 일부 실시예에 따르면, 트렌치(22)의 깊이(D1)는 약 10 nm 내지 약 200 nm의 범위에있다. 얻어지는 트렌치(22)는 도 2에 예시된 바와 같이 수직 측벽을 가질 수 있고, 그 경사 각도(θ)는 90도 또는 실질적으로 90도, 예를 들어 약 89도 내지 약 91도의 범위이다. 또한, 경사 각도(θ)는 89도 미만, 예를 들어 약 85도 내지 약 89도의 범위이거나, 또는 약 91도보다 큰 각도, 예를 들어, 약 91도 내지 약 110 도의 범위일 수도 있다. 경사 각도(θ)는 또한 약 85도 미만이거나 약 110보다 클 수 있다.
도 3 내지 도 6은 본 개시 내용의 일부 실시예에 따른 반도체 층(24-1) 및 패시베이션 층(28-1)의 형성을 예시한다. 설명 전체에 걸쳐, 반도체 층(24-1 내지 24-n(도 13))은 집합적으로 그리고 개별적으로 반도체 층(24)으로도 지칭되고, 패시베이션 층(28-1 내지 28-n(도 13))은 집합적으로 그리고 개별적으로 패시베이션 층(28)으로도 지칭된다. 도 3은 반도체 층(24-1)의 성막을 예시한다. 그 개별 공정은 도 34에 예시된 공정 흐름(200)에서 공정(204)으로서 예시된다. 반도체 층(24-1)은 기판(20)의 재료와 다른 재료로 형성될 수 있다. 일부 실시예에 따르면, 반도체 층(24-1)은 SiGe, 게르마늄(예를 들어, 실리콘을 함유하지 않거나 실질적으로 함유하지 않음(예, 약 10% 미만의 Si 원자 농도)), SiC 또는 다른 재료로 형성되거나 이를 포함하는 반도체 층이다. SiGe가 사용되는 일부 실시예에 따르면, 게르마늄 원자 농도는 약 30% 내지 약 60%의 범위일 수 있다. 더 높거나 낮은 게르마늄 원자 농도도 본 개시 내용의 범위 내에 있다. 일부 실시예에 따르면, 성막은 에피택셜 성장을 포함한다. 일부 실시예에 따르면, 예를 들어, GAA 트랜지스터가 형성될 때, 반도체 층(24-1 내지 24-n(도 13))은 후속 공정에서 제거될 수 있으므로 희생층으로 지칭된다. 다른 실시예에 따르면, 반도체 층(24)은 제거되지 않으며, 최종 구조체에 남겨질 수 있다.
성막은 원자층 성막(ALD), 플라즈마 강화 원자층 성막(PEALD), 화학적 기상 성막(CVD), 플라즈마 강화 화학적 기상 성막(PECVD), 물리적 기상 성막(PVD) 등을 포함할 수 있는 동형(conformal) 성막 방법을 이용하여 수행될 수 있다. 따라서, 반도체 층(24-1)은 수평 두께(T1A) 및 수직 두께(T1B)가 서로 동일하거나 실질적으로 동일한 동형층일 수 있다. 예를 들어, 수평 두께(T1A) 및 수직 두께(T1B)는 약 20% 미만의 차이를 가질 수 있다. 일부 실시예에 따르면, 두께(T1)(T1A 및 T1B 포함)는 약 3 nm 내지 약 100 nm의 범위에 있을 수 있지만, 다른 두께 범위도 고려된다.
다음에, 도 4를 참조하면, 공정 가스가 반도체 층(24-1)의 수평 부분의 표면층을 부동태화하는 데 사용되는 패시베이션 공정(26)이 수행됨으로써, 후속 에칭 공정에서 에칭 선택도가 증가된다. 그 개별 공정은 도 34에 예시된 공정 흐름(200)에서 공정(206)으로서 예시된다. 공정 가스는 질소(N2), 산소(O2), SO2, CH4, CO2, CO, SiCl4 또는 이들의 조합을 포함할 수 있다. Ar, He 등과 같은 다른 가스가 역시 공정 가스에 첨가될 수 있다. 공정 가스는 반도체 층(24-1)의 상부 표면층을 개질/처리하며, 그 개질된 표면층은 패시베이션 층(28-1)으로 지칭된다. 공정 가스가 산소를 포함할 때, 반도체 층(24-1)의 표면층은 산화되고, 패시베이션 층(28-1)은 산소 함유층이다. 공정 가스가 질소를 포함하는 경우, 반도체 층(24-1)의 표면층은 질화되고, 패시베이션 층(28-1)은 질소 함유층이다. 따라서, 패시베이션 층(28-1)은 반도체 층(24-1)의 원소 및 공정 가스로부터의 추가적인 원소를 포함하고, 반도체 층(24-1)의 하부의 미처리 부분과는 다른 특성을 가진다.
본 개시 내용의 일부 실시예에 따르면, 패시베이션은 이방성 공정을 통해 수행되므로, 반도체 층(24-1)의 수평 부분의 표면층은 부동태화되어 패시베이션 층(28-1)을 형성하는 반면, 반도체 층(24-1)의 수직 부분 상에는 패시베이션 층이 형성되지 않는다. 본 개시 내용의 일부 실시예에 따르면, 패시베이션 층의 두께(T2)(T2A 및 T2B 포함)는 반도체 층(24-1)의 두께(T1)의 약 15% 미만이고, T2/T1의 비율은 0.2 미만이고, 약 0.05 내지 약 0.2의 범위에 있을 수 있다. 대안적인 실시예에 따르면, 처리 공정은 수직 성분과 수평 성분 모두를 포함하며, 수직 성분은 수평 성분보다 더 크다. 결국, 패시베이션 층(28-1)이 반도체 층(24-1)의 수평 부분 상에 형성될 때, 패시베이션 층(28-1)의 더 얇은 수직 부분도 반도체 층(24-1)의 수직 부분 상에 형성된다. 패시베이션 층(28-1)의 수직 부분은 이들이 형성되거나 형성되지 않을 수 있음을 나타내기 위해 점선으로 예시되어 있다. 패시베이션 층(28-1)의 수직 부분은 수평 부분의 두께(T2A)의 약 50% 미만, 또는 약 30% 또는 20% 미만의 두께(T2B)를 가질 수 있다.
본 개시 내용의 일부 실시예에 따르면, 패시베이션 공정은 약 10 와트 내지 약 4,000 와트 범위의 공급 전력으로 수행된다. 바이어스 전력은 약 10 와트 내지 약 4,000 와트의 범위에 있을 수 있으므로, 적절한 이방성 효과가 발생된다. 공정 가스의 압력은 약 1 mTorr 내지 약 800 mTorr의 범위일 수 있다. 공정 가스의 유량은 약 1 sccm 내지 약 5,000 sccm의 범위일 수 있다.
도 5는 등방성 에칭 공정일 수 있는 에칭 공정(30)을 예시한다. 그 개별 공정은 도 34에 예시된 공정 흐름(200)에서 공정(208)으로서 예시된다. 에칭 공정은 반도체 층(24-1)을 에칭하고 패시베이션 층(28-1)을 에칭하지 않는 에칭 가스를 사용하여 수행된다. 에칭 가스는 Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6 또는 이들의 조합을 포함할 수 있다. Ar, He, Ne 등과 같은 희석 가스가 또한 에칭 가스에 첨가될 수 있다. 에칭 공정(30)에서, 플라즈마가 활성화될 수 있다.
본 개시 내용의 일부 실시예에 따르면, 에칭 공정(30)은 약 10 와트 내지 약 4,000 와트 범위의 공급 전력으로 수행된다. 바이어스 전력은 인가되지 않거나(바이어스 전력이 0), 예컨대, 약 0.5 와트 미만으로 매우 낮을 수 있다. 에칭 가스의 압력은 약 1 mTorr 내지 약 800 mTorr의 범위일 수 있다. 에칭 가스의 유량은 약 1 sccm 내지 약 5,000 sccm의 범위일 수 있다.
에칭 공정(30)에서, 패시베이션 층(28-1)의 에칭 속도에 대한 반도체 층(24-1)의 에칭 속도의 비율인 에칭 선택도는 3보다 높고, 약 5보다 높을 수 있으며, 약 3 내지 약 50의 범위일 수 있다. 반도체 층(24-1)의 수평 부분은 패시베이션 층(28-1)에 의해 보호되고, 에칭되지 않는다. 한편, 반도체 층(24-1)의 수직 부분은 에칭된다. 패시베이션 층(28-1)이 반도체 층(24-1)의 수직 부분에도 형성될 때, 패시베이션 층(28-1)의 수직 부분은 패시베이션 층(28-1)의 수평 부분보다 얇기 때문에, 그 수직 부분은 수평 부분보다 더 일찍 소비될 것이므로(낮은 에칭 속도로), 반도체 층(24-1)의 노출된 수직 부분은 에칭된다. 그에 따른 구조체가 도 6에 예시되며, 해당 구조체에서는 기판(20)의 측벽이 노출된다. 패시베이션 층(28-1)이 수직 부분을 포함하지 않는 경우, 패시베이션 층(28-1)은 (에칭된) 반도체 층(24-1)의 수직 부분이 얇기 때문에 여전히 기판(20)의 측벽까지 연장될 수 있다는 것이 이해된다. 대안적으로, 패시베이션 층(28-1)은 기판(20)의 측벽으로부터 이격될 수 있고, 영역(27)은 패시베이션 층(28-1)을 포함하지 않는다. 도 6에 예시된 형성된 구조체에서, 반도체 층(24-1)은 기판(20)의 측벽까지 연장되는 반면, 반도체 층(24-1)의 수직 부분은 남아있지 않다. 따라서, 트렌치(22)에 대향된 기판(20)의 측벽이 다시 노출된다.
본 개시 내용의 일부 실시예에 따르면, 에칭 공정(30)에서, 트렌치(22)에 축적될 수 있고 희생층(28-1)의 상부에 형성될 수 있는 부산물(미도시)이 생성될 수 있다. 부산물은 반도체 층(24-1)의 조성 및 에칭 가스와 관련이 있다. 예를 들어, 부산물은 일부 실시예에 따르면 SiOxCly를 포함할 수 있다. 부산물은 예를 들어, H2SO4, HNO3, NH3, HF, HCl 또는 이들의 조합을 포함하는 화학액을 사용하여 제거된다. 그 개별 공정은 도 34에 예시된 공정 흐름(200)에서 공정(210)으로서 예시되어 있다. O3, H2 등과 같은 가스가 화학액에 첨가될 수 있다. 화학액의 용매는 물, 알코올 등을 포함할 수 있다.
도 7 내지 도 10은 본 개시 내용의 일부 실시예에 따른 반도체 층(34-1) 및 패시베이션 층(38-1)의 형성을 예시한다. 설명 전체에 걸쳐, 반도체 층(34-1 내지 34-n(도 13))은 집합적으로 그리고 개별적으로 반도체 층(34)으로도 지칭되고, 패시베이션 층(38-1 내지 38-n(도 13))은 집합적으로 그리고 개별적으로 패시베이션 층(38)으로도 지칭된다. 도 7은 반도체 층(34-1)의 성막을 예시한다. 그 개별 공정은 도 34에 예시된 공정 흐름(200)에서 공정(212)으로서 예시된다. 반도체 층(34-1)은 반도체 층(24-1)의 재료와 다른 재료로 형성될 수 있다. 일부 실시예에 따르면, 반도체 층(34-1)은 실리콘(예를 들어, 게르마늄을 함유하지 않음), 실리콘 게르마늄 등으로 형성된다. 반도체 층(24-1, 34-1) 모두가 실리콘 게르마늄을 포함하는 경우, 반도체 층(34-1)의 게르마늄 농도는 반도체 층(24-1)의 게르마늄 농도보다 낮을 수 있다(예, 약 절반만큼). SiGe가 사용되는 일부 실시예에 따르면, 게르마늄 원자 농도는 약 40% 미만, 약 30% 미만, 또는 약 20% 미만일 수 있다. 반도체 층(34)은 일부 실시예에 따르면 최종 GAA 트랜지스터의 채널층으로서 사용될 수 있으므로, 채널 반도체 층(34)으로도 지칭된다.
반도체 층(34-1)의 성막은 ALD, PEALD, PECVD, PVD 등을 포함할 수 있는 동형(conformal) 성막 방법을 이용하여 수행될 수 있다. 따라서, 반도체 층(34-1)은 수평 두께(T3A) 및 수직 두께(T3B)가 서로 동일하거나 실질적으로 동일한 동형층일 수 있으며, 예를 들어, 수평 두께와 수직 두께의 차이는 약 20% 미만일 수 있다. 일부 실시예에 따르면, 두께(T3)(T3A 및 T3B 포함)는 약 3 nm 내지 약 100 nm의 범위에 있을 수 있지만, 다른 두께 범위도 고려된다.
다음에, 도 8을 참조하면, 공정 가스가 반도체 층(34-1)의 표면층을 부동태화하는 데 사용되는 패시베이션 공정(36)이 수행됨으로써, 후속 에칭 공정에서 에칭 선택도가 증가된다. 그 개별 공정은 도 34에 예시된 공정 흐름(200)에서 공정(214)으로서 예시된다. 공정 가스는 질소(N2), 산소(O2), SO2, CH4, CO2, CO, SiCl4 또는 이들의 조합을 포함할 수 있다. Ar, He 등과 같은 다른 가스가 역시 공정 가스에 첨가될 수 있다. 본 개시 내용의 일부 실시예에 따르면, 패시베이션 공정(26)(도 4) 및 패시베이션 공정(36)(도 8)은 모두 동일한 그룹의 공정 가스로부터 선택된 공정 가스를 사용하여 수행될 수 있지만, 공정은 서로 동일하거나 상이할 수 있다. 또한, 패시베이션 공정(26)용 공정 가스가 예컨대 모두 산소를 포함하는 경우와 같이 서로 동일한 경우에도, 일부 가스의 양은 각각의 수직 부분의 에칭이 더 높은 에칭 선택도를 달성하도록 조정될 수 있다. 예를 들어, 반도체 층(24-1)이 SiGe를 포함하고, 반도체 층(34-1)이 Si를 포함하지만 Ge이 없는 경우, 패시베이션 공정(36-1)은 공정 가스가 O2를 포함하는 경우의 패시베이션 공정(26)보다 더 높은 유량의 공정 가스로 수행될 수 있다. 반도체 층(34-1)의 부동태화된 표면층은 패시베이션 층(38-1)으로 지칭된다. 공정 가스가 산소를 포함할 때, 반도체 층(34-1)의 표면층은 산화되고, 패시베이션 층(38-1)은 산소 함유층이다. 공정 가스가 질소를 포함하는 경우, 반도체 층(34-1)의 표면층은 질화되고, 패시베이션 층(38-1)은 질소 함유층이다. 따라서, 패시베이션 층(38-1)은 반도체 층(34-1)의 하부의 미처리 부분과는 다른 특성을 가진다.
본 개시 내용의 일부 실시예에 따르면, 패시베이션 공정은 이방성 공정을 통해 수행되므로, 반도체 층(34-1)의 수평 부분의 표면층은 부동태화되어 패시베이션 층(38-1)을 형성하는 반면, 반도체 층(34-1)의 수직 부분 상에는 패시베이션 층이 형성되지 않는다. 본 개시 내용의 일부 실시예에 따르면, 패시베이션 층(38-1)의 두께(T4)는 반도체 층(34-1)의 두께(T3)의 약 15% 미만이고, T4/T3의 비율은 0.05 내지 약 0.2의 범위에 있을 수 있다. 대안적인 실시예에 따르면, 처리 공정은 수직 성분과 수평 성분 모두를 포함하며, 수직 성분은 수평 성분보다 더 크다. 결국, 패시베이션 층(38-1)이 반도체 층(34-1)의 수평 부분 상에 형성될 때, 패시베이션 층(38-1)의 더 얇은 수직 부분이 반도체 층(34-1)의 수직 부분 상에 형성된다. 패시베이션 층(38-1)의 수직 부분은 이들이 형성되거나 형성되지 않을 수 있음을 나타내기 위해 점선으로 예시되어 있다. 패시베이션 층(38-1)의 수직 부분은 수평 부분의 두께(T4A)의 약 50%, 약 20% 또는 10% 미만의 두께(T4B)를 가질 수 있다.
본 개시 내용의 일부 실시예에 따르면, 패시베이션 공정(36-1)은 약 10 와트 내지 약 4,000 와트 범위의 공급 전력으로 수행된다. 바이어스 전력은 약 10 와트 내지 약 4,000 와트의 범위에 있을 수 있다. 공정 가스의 압력은 약 1 mTorr 내지 약 800 mTorr의 범위일 수 있다. 공정 가스의 유량은 약 1 sccm 내지 약 5,000 sccm의 범위일 수 있다.
도 9는 등방성 에칭 공정일 수 있는 에칭 공정(40)을 예시한다. 그 개별 공정은 도 34에 예시된 공정 흐름(200)에서 공정(216)으로서 예시된다. 에칭 공정은 반도체 층(34-1)을 에칭하고 패시베이션 층(38-1)을 에칭하지 않는 에칭 가스를 사용하여 수행된다. 에칭 가스는 Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6 또는 이들의 조합을 포함할 수 있다. Ar, He, Ne 등과 같은 희석 가스가 또한 공정 가스에 첨가될 수 있다. 에칭 공정(40)에서, 플라즈마가 활성화될 수 있다.
본 개시 내용의 일부 실시예에 따르면, 에칭 공정(40)은 약 10 와트 내지 약 4,000 와트 범위의 공급 전력으로 수행된다. 바이어스 전력은 인가되지 않거나(바이어스 전력이 0), 예컨대, 약 0.5 와트 미만으로 매우 낮다. 에칭 가스의 압력은 약 1 mTorr 내지 약 800 mTorr의 범위일 수 있다. 에칭 가스의 유량은 약 1 sccm 내지 약 5,000 sccm의 범위일 수 있다.
에칭 공정(40)에서, 패시베이션 층(38-1)의 에칭 속도에 대한 반도체 층(34-1)의 에칭 속도의 비율인 에칭 선택도는 약 5보다 높은 것과 같이 높고, 약 3 내지 약 50의 범위일 수 있다. 반도체 층(34-1)의 수평 부분은 패시베이션 층(38-1)에 의해 보호되고, 에칭되지 않는다. 한편, 반도체 층(34-1)의 수직 부분은 에칭된다. 그에 따른 구조체가 도 10에 예시되며, 해당 구조체에서는 기판(20)의 측벽이 다시 노출된다. 패시베이션 층(38-1)은 기판(20)의 측벽까지 연장되거나 기판(20)의 측벽으로부터 이격될 수 있다는 것이 이해된다. 반도체 층(34-1)은 기판(20)의 측벽까지 연장되는 반면, 반도체 층(34-1)의 수직 부분은 남아있지 않거나 실질적으로 남아있지 않다.
본 개시 내용의 일부 실시예에 따르면, 에칭 공정(40)에서, 일부 실시예에 따라 SiOxCly를 포함할 수 있는 부산물이 생성될 수 있다. 부산물은 예를 들어, H2SO4, HNO3, NH3, HF, HCl 또는 이들의 조합을 포함하는 화학액을 사용하여 제거될 수 있다. O3, H2 등과 같은 가스가 화학액에 첨가될 수 있다. 그 개별 공정은 도 34에 예시된 공정 흐름(200)에서 공정(218)으로서 예시되어 있다. 화학액의 용매는 물, 알코올 등을 포함할 수 있다.
도 11 및 도 12는 추가로 적층된 층의 형성을 예시한다. 그 개별 공정은 도 34에 예시된 공정 흐름(200)에서 공정(220)으로서 예시된다. 도 11은 반도체 층(24-2) 및 패시베이션 층(28-2)의 형성을 예시한다. 재료 및 형성 공정은 각각 반도체 층(24-1) 및 패시베이션 층(28-1)의 재료 및 형성 공정과 유사하며, 여기서 반복되지 않는다. 도 12는 반도체 층(34-2) 및 패시베이션 층(38-2)의 형성을 예시한다. 재료 및 형성 공정은 각각 반도체 층(34-1) 및 패시베이션 층(38-1)의 재료 및 형성 공정과 유사하며, 여기서 반복되지 않는다. 24-n, 28-n, 34-n 및 38-n과 같은 더 많은 층이 형성되거나 형성되지 않을 수 있으며, 여기서 n은 3, 4, 5 이상, 예를 들어 10까지일 수 있다, 결과적인 구조체가 도 13에 예시되고, 결과적으로 적층된 층은 적층된 층(44)으로 지칭된다. 본 개시 내용의 대안적인 실시예에 따르면, 도 12에 예시된 바와 같은 공정 후에, 층(24-1, 28-1, 34-1 및 38-1)과 유사한 추가의 층은 형성되지 않는다. 적층된 층(44)의 상부층은 채널(34)의 패시베이션 층(38)이거나 반도체 층(24)의 패시베이션 층(28)일 수 있다. 적층된 층(44)은 트렌치(22)를 완전히 채우거나, 트렌치(22)의 상부를 채우지 않은 상태로 남길 수 있다.
도 14는 평탄화 공정을 예시하고 있으므로, 트렌치(22)의 외부의 과잉의 재료는 제거된다. 그 개별 공정은 도 34에 예시된 공정 흐름(200)에서 공정(222)으로서 예시되어 있다. 평탄화는 반도체 층(24-1, 28-1, 34-1 및 38-1) 중 하나를 CMP 정지층으로서 사용할 수 있다.
후속 공정에서, 트랜지스터가 형성된다. 일부 실시예에 따르면, 형성된 트랜지스터는 예로서 2개의 FinFET에 인접한 GAA 트랜지스터를 포함한다. 트랜지스터의 형성 공정은 도 15-17, 도 18a, 도 18ba 및 도 18bb에 예시되어 있다.
도 15를 참조하면, 적층된 층(44) 및 기판(20)이 에칭되어 트렌치(46)를 형성한다. 그 개별 공정은 도 34에 예시된 공정 흐름(200)에서 공정(224)으로서 예시되어 있다. 패턴화된 기판(20) 및 적층된 층(44)은 반도체 스트립(48) 및 패턴화된 적층된 층(44)을 각각 형성한다. 다음에, 도 16을 참조하면, 트렌치(46)를 채우도록 분리 영역(50)이 형성된다. 분리 영역(50)은 이하 얕은 트렌치 분리(STI) 영역으로 지칭된다. 그 개별 공정은 도 34에 예시된 공정 흐름(200)에서 공정(226)으로서 예시된다. STI 영역(50)은 기판(20)의 표면층의 열 산화를 통해 형성된 열 산화층일 수 있는 라이너 유전체(미도시) 및 그 라이너 유전체 위의 유전체 재료를 포함할 수 있으며, 여기서 유전체 재료는 유동성 화학적 기상 성막(FCVD), 스핀-온 코팅 등을 이용하여 형성될 수 있다. 일부 실시예에 따르면, 라이너 유전체 위의 유전체 재료는 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다.
도 17을 참조하면, STI 영역(50)이 오목화되어, 반도체 스트립(48)의 상부 부분이 STI 영역(50)의 나머지 부분의 상부 표면보다 더 높게 돌출되어 돌출핀(48')을 형성한다. 그 개별 공정은 도 34에 예시된 공정 흐름(200)에서 공정(228)으로서 예시된다. 건식 에칭 공정을 이용하여 에칭이 수행될 수 있으며, 예를 들어 NF3 및 NH3가 에칭 가스로서 사용된다. 에칭 공정 중에 플라즈마가 발생될 수 있다. 아르곤도 포함될 수 있다. 본 개시 내용의 대안적인 실시예에 따르면, STI 영역(50)의 오목화는 습식 에칭 공정을 이용하여 수행된다. 에칭 화학 물질은 예를 들어 HF를 포함할 수 있다. 따라서 적층된 층(44)의 측벽이 노출된다.
도 18a, 도 18ba 및 도 18bb는 GAA 트랜지스터(52) 및 FinFET(58)의 형성에서의 단면도를 예시한다. 그 개별 공정은 도 34에 예시된 공정 흐름(200)에서 공정(230)으로서 예시되어 있다. 단면도는 GAA 트랜지스터(52) 및 FinFET(58)의 채널 및 게이트 스택으로부터 얻어진다는 것이 이해된다. 트랜지스터의 소스/드레인 영역은 상이한 단면에 있어서 보이지 않는다. GAA 트랜지스터(52)는 채널(34-1 내지 34-n 포함), 채널(34)을 둘러싸는 게이트 유전체(54) 및 게이트 전극(56)을 포함한다. GAA 트랜지스터(52) 및 FinFET(58)의 형성 공정은 도 17에 예시된 돌출 구조체 상에 더미 게이트 스택 및 게이트 스페이서를 형성하는 단계, 소스/드레인 영역(미도시)을 형성하는 단계 및 접촉 에칭 정지층(CESL)(64) 및 층간 유전체(ILD)(66)를 형성하는 단계를 포함할 수 있다. 더미 게이트 스택, 희생 반도체 층(24), 패시베이션 층(28)(28-1 내지 28-n 포함) 및 패시베이션 층(38)(38-1 내지 38-n 포함)을 제거하기 위해 하나 또는 복수의 에칭 공정이 수행된다. 채널 반도체 층(34-1 내지 34-n)은 제거되지 않은 상태로 남겨진다. 이어서, 게이트 유전체(54) 및 대체 게이트 전극(56)(금속 게이트 전극일 수 있음)이 형성된다. FinFET(58)도 형성된다. 예시된 실시예는 GAA 트랜지스터(52) 및 FinFET(58)가 도 18a에 예시된 바와 동일한 대체 게이트 전극(54)을 공유한다는 것을 보여 주지만, 다른 실시예에서 이들은 도 18ba 및 도 18bb에 예시된 바와 같이 대체 게이트 전극(54)을 공유하지 않을 수 있음을 이해해야 한다. 도 18ba은 FinFET(58)와 GAA 트랜지스터(52)의 게이트 스택 사이의 절단이 대체 게이트의 형성 전에 수행되는 것을 예시한다. 따라서, 게이트 유전체(54) 및 게이트 전극(56)(예를 들어, 일함수 층(56-1) 및 다른 금속층(56-2)을 포함)은 측벽부를 가진다. 이들 실시예에 따르면, 절단은 더미 게이트 전극(미도시)에 대해 수행될 수 있다. 도 18bb는 FinFET(58)와 GAA 트랜지스터(52)의 게이트 스택 사이의 절단이 대체 게이트에 대해 직접 수행되는 것을 예시한다. 따라서, 게이트 유전체(54) 및 게이트 전극(56)(예를 들어, 일함수 층(56-1) 및 다른 금속층(56-2)을 포함함)은 측벽부를 가지지 않는다.
일부 실시예에 따르면, FinFET(58) 및 GAA 트랜지스터(52)는 밀접하게 위치된다. GAA 트랜지스터(52)와 그에 인접한 FinFET(58) 사이의 계면 영역의 크기는 적층된 층(44)에 의해 영향을 받는다. 예를 들어, 적층된 층(44)이 트렌치(22)(도 2) 내로 연장되는 동형층으로 형성되는 경우, 각각의 적층된 층(44)은 측벽부를 가질 것이고, 모든 측벽부는 칩 면적을 점유할 것이다. 이는 GAA 트랜지스터와 그에 인접한 트랜지스터 사이의 계면 면적을 크게 증가시키게 된다. 트렌치로부터 적층된 층의 측벽부를 선택적으로 제거함으로써 계면 면적이 감소된다. GAA 트랜지스터(52)와 그 인접 FinFET(58) 사이의 계면 면적이 감소되어 소자의 밀도가 감소될 수 있다.
도 19 내지 도 27은 본 개시 내용의 일부 실시예에 따른 적층된 층(44')의 형성에서의 중간 단계의 단면도를 예시한다. 이들 실시예는 적층된 층의 수평 부분을 보호하기 위해 에칭 전에 패시베이션 층을 형성하는 대신에, 패시베이션 층이 없이 에칭이 시작되고 에칭의 부산물이 사용된다는 점을 제외하고는 도 1-17, 도 18a, 도 18ba 및 도 18bb에 예시된 실시예와 유사하다. 따라서, 적층된 층의 수직 부분을 제거하기 위한 2단계 에칭 공정은 1단계 에칭 공정으로 대체된다. 달리 명시되지 않는 한, 이들 실시예에서 구성 요소의 재료 및 형성 공정은 도 1-18에 예시된 선행 실시예에서 유사한 참조 번호로 지시되는 유사한 구성 요소와 본질적으로 동일하다. 도 19-27에 예시된 구성 요소의 형성 공정 및 재료의 상세는 전술한 실시예의 논의에서 찾을 수 있다.
이들 실시예의 초기 공정은 도 1-3에 예시된 것과 본질적으로 동일하며, 반도체 층(24-1)이 형성되는 결과적인 구조체가 도 19에 예시된다. 다음에, 도 20에 예시된 바와 같이, 등방성 에칭 공정(70)이 수행된다. 공정 가스는 에칭 가스(들) 및 패시베이션 가스(들) 모두를 포함한다. 에칭 가스는 Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6 또는 이들의 조합을 포함할 수 있다. 패시베이션 가스는 또한 질소(N2), 산소(O2), SO2, CH4, CO2, CO, SiCl4 또는 이들의 조합을 포함할 수 있다. Ar, He, Ne 등과 같은 다른 가스도 공정 가스에 첨가될 수 있다. 본 개시 내용의 일부 실시예에 따르면, 에칭 공정은 약 10 와트 내지 약 4,000 와트 범위의 공급 전력으로 수행된다. 바이어스 전력이 인가되지 않거나(바이어스 전력이 0와 같음), 예컨대, 약 0.5 와트 미만으로 매우 낮다. 공정 가스의 압력은 약 1 mTorr 내지 약 800 mTorr의 범위일 수 있다. 공정 가스의 유량은 약 1 sccm 내지 약 5,000 sccm의 범위일 수 있다.
도 20을 참조하면, 에칭 공정(70)에서, 부산물 층(68)이 형성되어, 반도체 층(24-1)의 수평 표면 상에 성막된다. 반도체 층(24-1)의 수직 부분 상에서, 부산물 층(68)은 전도 효과로 인해 잔류할 가능성이 적으며, 각각의 에칭 챔버로부터 펌핑될 것이다. 부산물 층(68)은 예를 들어, SiOBrCl을 포함할 수 있다. 부산물 층(68)은 반도체 층(24-1)의 수평 부분을 보호하고, 따라서 반도체 층(24-1)의 수직 부분이 제거되어 도 21에 예시된 구조체를 얻을 수 있다. 공정 가스 및 에칭 조건은 반도체 층(24-1)의 수평 부분의 적절한 보호를 제공하기 위해 부산물 층(68)의 생성을 증가시키도록 조정될 수 있다. 예를 들어, 패시베이션 가스 중의 산소 함유 가스(들)의 유량은 예컨대, 약 1 sccm 내지 약 1000 sccm으로 증가될 수 있어서, 부산물 층(68)이 더 빨리 생성될 수 있다.
도 21을 참조하면, 반도체 층(24-1)의 수직 부분이 제거된 후, 부산물 층(68)은 등방성 에칭 공정(72)에서 제거될 수 있다. 에칭제는 H2SO4, HNO3, NH3, HF, HCl, 또는 이들의 조합을 포함할 수 있다. 화학액에는 O3, H2 등의 가스가 첨가될 수 있다. 화학액의 용매는 물, 알코올 등을 포함할 수 있다. 최종 구조체는 도 22에 예시된다.
도 23은 동형층일 수 있는 반도체 층(34-1)의 성막을 예시한다. 다음에, 도 24에 예시된 바와 같이, 반도체 층(34-1)의 수직 부분을 에칭하기 위해 등방성 에칭 공정(74)이 수행되는 반면, 반도체 층(34-1)의 수평 부분은 덜 에칭되고 대부분 남겨질 것이다. 에칭 공정은 에칭 가스(들) 및 패시베이션 가스를 모두 포함하는 공정 가스를 사용하여 수행될 수 있으며, 여기서 예시적인 가스 및 공정 조건은 도 20에 예시된 공정(70)과 유사할 수 있다. 따라서, 반도체 층(34-1)의 수직 부분이 선택적으로 제거되도록 반도체 층(34-1)의 수평 부분 상에 부산물 층(76)이 형성된다. 도 25는 부산물 층(76)을 제거하기 위한 에칭 공정(78)을 예시한다.
후속 공정에서, 더 많은 반도체 층(24)(24-2 내지 24-n 포함) 및 반도체 층(34)(34-2 내지 34-n 포함)은 도 19-25에 예시된 것과 유사한 공정을 이용하여 형성될 수 있다. 따라서, 반도체 층(34) 및 반도체 층(24)을 포함하는 적층된 층(44')이 형성된다. 이어서 평탄화 공정이 수행되어, 도 27에 예시된 구조체가 형성된다. 후속 공정은 도 15-17, 도 18a, 도 18ba 및 도 18bb에 예시된 공정과 유사하며, 여기서는 반복되지 않는다.
본 발명의 실시예를 채택함으로써, 적층된 층(44 또는 44')은 도 18 및 도 27에 예시된 엣지 프로파일이 아닌 다른 유형의 엣지 프로파일을 가질 수 있다. 예를 들어, 도 28 및 도 29는 예각 또는 둔각의 경사각(θ)을 가지는 적층된 층(44)의 형성을 예시한다. 도 28은 예각의 경사각(θ)을 갖는 트렌치(22)를 형성하기 위한 기판(20)의 에칭을 예시한다. 다음에, 도 3-14에 예시된 성막 공정이 수행되어 도 29에 예시된 바와 같이 적층된 층(44)을 형성한다. 일부 실시예에 따르면, 이전 단락에서 언급된 바와 같이, 경사각(θ)은 89도보다 작을 수 있으며, 예컨대 약 85도 내지 약 89도의 범위에 있을 수 있다. 경사각(θ)은 또한 약 85도보다 작을 수 있다.
도 30은 둔각의 경사각(θ)을 가지는 트렌치(22)를 형성하기 위한 기판(20)의 에칭을 예시한다. 다음에, 도 3-14에 예시된 성막 공정이 수행되어 도 31에 예시된 바와 같이 적층된 층(44)을 형성한다. 일부 실시예에 따르면, 이전 단락에서 언급된 바와 같이, 경사각(θ)은 약 91도보다 클 수 있으며, 예컨대, 약 91도 내지 약 110도의 범위에 있을 수 있다. 경사각(θ)은 또한 약 110도보다 클 수 있다. 도 14의 적층된 층(44) 및 도 27에 예시된 적층된 층(44')은 또한 도 29 또는 도 31에 예시된 바와 같이 경사각(θ)을 가질 수 있음이 이해된다.
도 32는 GAA 영역(110G), FinFET 영역(100F) 및 계면 영역(100I)을 포함하는 일부 영역의 상면도를 예시한다. GAA 영역(110G)은 GAA 트랜지스터(예를 들어, 도 18a, 도 18ba 및 도 18bb의 GAA 트랜지스터(52)와 유사)를 형성하기 위해 사용된다. 도 32의 상면도는 도 18a, 도 18ba 및 도 18bb에 예시된 구조체의 상면도를 반영할 수 있다. FinFET 영역(110F)은 FinFET(예를 들어, 도 18a, 도 18ba 및 도 18bb의 FinFET(58))를 형성하기 위해 사용된다. 계면 영역(100I)은 도 29 또는 도 31의 경사 엣지 영역(100I) 및 공정 마진을 제공하기 위한 영역을 포함할 수 있다. 알 수 있는 바와 같이, 적층된 층이 수직 부분을 가지는 동형층인 경우, 그 수직 부분도 역시 계면 영역에 있다. 따라서, 수직 부분이 제거된 상태로 트렌치 내에 적층된 층을 형성함으로써, 계면 영역(100I)이 최소화될 수 있다.
도 33은 복수의 영역을 포함할 수 있는 웨이퍼(10)의 일부를 예시한다. 예를 들어, 내장 트랜지스터가 서로 다른 설계를 가지는 복수의(예를 들어, 2, 3, ... 10개 이상) 단일-채널 트랜지스터 영역(100F)이 있을 수 있다. 내장 트랜지스터가 서로 다른 설계를 가지는 복수의(예, 2, 3 또는 그 이상) 다중-채널 트랜지스터 영역(예, 복수의 채널층을 가지는 GAA)이 있을 수 있다. 예를 들어, 도 33은 GAA 영역(100GA 및 100GB)의 채널층이 상이한 재료로 형성된 채널 반도체 층(34A 및 34B)을 가지는 것을 예시한다. 단일-채널 트랜지스터는 상이한 채널 재료, 상이한 채널 폭 등을 가질 수 있다. 계면 영역(100I)은 다수의 소자 영역을 분리시킨다. 본 개시 내용의 실시예을 채택함으로써, 소자 영역 사이의 계면 영역이 더 작아져서 소자의 밀도가 증가될 수 있다.
예시적인 실시예에서, 반도체 층(24 및 34)은 모두 반도체 재료로 형성되지만, 임의의 다른 유형의 재료로 형성된 적층된 층의 형성에 실시예들이 적용될 수 있다는 것이 이해된다. 예를 들어, 층(24, 34) 각각은 반도체 재료, 유전체 재료, 금속 또는 금속 합금, 비금속 도전 재료 등으로부터 선택된 재료로 형성될 수 있다. 본 개시 내용의 실시예를 채택함으로써, 수평 부분을 가지지만 수직 부분을 가지지 않는 적층된 층이 트렌치 내에 형성될 수 있다.
본 개시 내용의 실시예는 일부 유리한 특징을 가진다. 적층된 층의 형성에서, 적층된 층의 수직 부분이 선택적으로 제거된다. 적층된 층의 수직 부분을 제거함으로써, 적층된 층에 의해 점유된 칩 면적이 감소되고, 상이한 유형의 소자 사이의 계면 영역이 더 작아진다. 형성되는 소자는 높은 밀도를 가질 수 있다.
본 개시 내용의 일부 실시예에 따르면, 방법은 트렌치를 형성하도록 반도체 기판을 에칭하는 단계 - 상기 반도체 기판은 상기 트렌치와 마주보고 있는 측벽을 포함함 -; 상기 트렌치 내로 연장되는 제1 반도체 층을 성막하는 단계 - 상기 제1 반도체 층은 상기 트렌치의 하부에 제공된 제1 하부 부분 및 상기 반도체 기판의 상기 측벽 상의 제1 측벽 부분을 포함함 -; 상기 반도체 기판의 측벽을 노출시키도록 상기 제1 측벽 부분을 제거하는 단계; 상기 트렌치 내로 연장되는 제2 반도체 층을 성막하는 단계 - 상기 제2 반도체 층은 상기 제1 하부 부분 위의 제2 하부 부분 및 상기 반도체 기판의 상기 측벽과 접촉하는 제2 측벽 부분을 포함함 -; 및 상기 반도체 기판의 상기 측벽을 노출시키도록 상기 제2 측벽 부분을 제거하는 단계를 포함한다. 일 실시예에서, 상기 제1 반도체 층과 상기 제2 반도체 층은 상이한 반도체 재료로 형성된다. 일 실시예에서, 상기 제1 측벽 부분을 제거하는 단계는: 상기 제1 반도체 층에 대해 패시베이션 공정을 수행하는 단계; 및 상기 패시베이션 공정 후에, 상기 제1 반도체 층에 대해 등방성 에칭 공정을 수행하는 단계를 포함한다. 일 실시예에서, 상기 패시베이션 공정은 상기 제1 반도체 층에 대한 이방성 패시베이션 공정을 포함한다. 일 실시예에서, 상기 패시베이션 공정은 상기 제1 반도체 층의 상부 표면층이 패시베이션 층으로 변환되도록 수행되고, 상기 등방성 에칭 공정에서, 상기 패시베이션 층은 상기 제1 하부 부분이 제거되는 것을 방지한다. 일 실시예에서, 상기 제1 측벽 부분을 제거하는 단계는 공정 가스를 사용하여 상기 제1 반도체 층에 대해 등방성 에칭 공정을 수행하는 단계를 포함하고, 상기 제거가 시작될 때, 상기 제1 하부 부분 및 상기 제1 측벽 부분은 모두 상기 공정 가스에 노출된다. 일 실시예에서, 상기 공정 가스는 상기 제1 반도체 층을 에칭하도록 구성된 에칭 가스; 및 부산물을 생성하도록 구성된 부산물 생성 가스를 포함한다. 일 실시예에서, 상기 등방성 에칭 공정에서, 상기 제1 하부 부분이 에칭되는 것을 방지하도록 상기 제1 하부 부분의 상부 표면 상에 부산물 층이 생성된다. 일 실시예에서, 방법은: 패턴화된 층-스택을 형성하도록 상기 제1 반도체 층 및 상기 제2 반도체 층을 패턴화하는 단계; 상기 제1 반도체 층을 제거하는 단계; 및 상기 제2 반도체 층의 상부 표면 및 하부 표면 모두와 접촉하는 부분을 포함하는 게이트 유전체를 형성하는 단계를 더 포함한다.
본 개시 내용의 일부 실시예에 따르면, 방법은: 기판 내로 연장되는 트렌치를 형성하는 단계; 상기 트렌치 내로 연장되는 부분을 포함하는 제1 층을 성막하는 단계 - 상기 제1 층은 제1 수평 부분 및 상기 트렌치 내에 있고 상기 기판의 측벽과 접촉하는 제1 수직 부분을 포함함 -; 상기 제1 층의 상기 제1 수평 부분 상에 패시베이션 층을 형성하도록 제1 이방성 처리 공정을 수행하는 단계; 및 상기 제1 층의 상기 제1 수직 부분을 제거하도록 제1 등방성 에칭 공정을 수행하는 단계를 포함한다. 일 실시예에서, 상기 제1 층을 성막하는 단계는 실리콘, 게르마늄 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료를 성장시키는 에피택시 공정을 포함한다. 일 실시예에서, 상기 제1 이방성 처리 공정은 질소(N2), 산소(O2), SO2, CH4, CO2, CO, SiCl4 및 이들의 조합으로 이루어진 그룹으로부터 선택된 공정 가스를 사용하는 플라즈마 처리 공정을 포함한다. 일 실시예에서, 방법은: 상기 패시베이션 층 위에 접촉되게 제2 층을 성막하는 단계를 더 포함한다. 일 실시예에서, 상기 제2 층은 상기 트렌치 내로 연장되는 추가적인 부분을 포함하고, 상기 제2 층은 제2 수평 부분; 및 상기 트렌치 내에 있고 상기 기판의 상기 측벽과 접촉하는 제2 수직 부분을 포함한다.
본 개시 내용의 일부 실시예에 따르면, 방법은: 트렌치를 형성하도록 반도체 기판을 에칭하는 단계; 상기 트렌치의 하부에 제공된 제1 하부 부분 및 상기 트렌치 내에 있고 상기 반도체 기판의 측벽과 접촉하는 제1 측벽 부분을 포함하는 제1 반도체 층을 성장시키는 단계; 상기 트렌치의 상기 하부에 그리고 상기 제1 반도체 층의 상기 제1 하부 부분 위에 제1 패시베이션 층을 형성하는 단계; 및 상기 제1 반도체 층의 상기 제1 측벽 부분을 에칭하되, 상기 제1 측벽 부분이 에칭된 후에 상기 제1 하부 부분이 남겨지도록, 에칭하는 단계를 포함한다. 일 실시예에서, 상기 제1 패시베이션 층이 상기 트렌치의 상기 하부에 형성될 때, 상기 제1 패시베이션 층은 상기 제1 반도체 층의 상기 제1 측벽 부분 상에 형성되지 않는다. 일 실시예에서, 상기 제1 패시베이션 층이 상기 트렌치의 상기 하부에 형성될 때, 상기 제1 패시베이션 층의 연장 부분이 상기 제1 반도체 층의 상기 제1 측벽 부분 상에 형성되고, 상기 연장 부분은 상기 트렌치의 상기 하부에서 상기 제1 패시베이션 층보다 얇다. 일 실시예에서, 방법은: 상기 트렌치의 상기 하부와 상기 제1 패시베이션 층 위에 제공된 제2 하부 부분 및 상기 트렌치 내의 제2 측벽 부분을 포함하는 제2 반도체 층을 성장시키는 단계; 상기 트렌치의 상기 하부와 상기 제2 반도체 층의 상기 제2 하부 부분 위에 제2 패시베이션 층을 형성하는 단계; 및 상기 제2 반도체 층의 상기 제2 측벽 부분을 에칭하는 단계를 더 포함한다. 일 실시예에서, 방법은 상기 제1 반도체 층의 상기 제1 하부 부분을 제거하는 단계를 더 포함한다. 일 실시예에서, 방법은 상기 제1 패시베이션 층 및 상기 제2 패시베이션 층을 제거하는 단계를 더 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
트렌치를 형성하도록 반도체 기판을 에칭하는 단계 - 상기 반도체 기판은 상기 트렌치와 마주보고 있는 측벽을 포함함 -;
상기 트렌치 내로 연장되는 제1 반도체 층을 성막하는 단계 - 상기 제1 반도체 층은 상기 트렌치의 하부에서의 제1 하부 부분 및 상기 반도체 기판의 상기 측벽 상의 제1 측벽 부분을 포함함 -;
상기 반도체 기판의 상기 측벽을 노출시키도록 상기 제1 측벽 부분을 제거하는 단계;
상기 트렌치 내로 연장되는 제2 반도체 층을 성막하는 단계 - 상기 제2 반도체 층은 상기 제1 하부 부분 위의 제2 하부 부분 및 상기 반도체 기판의 상기 측벽과 접촉하는 제2 측벽 부분을 포함함 -; 및
상기 반도체 기판의 상기 측벽을 노출시키도록 상기 제2 측벽 부분을 제거하는 단계
를 포함하는, 방법.
[실시예 2]
실시예 1에 있어서,
상기 제1 반도체 층과 상기 제2 반도체 층은 상이한 반도체 재료로 형성된 것인, 방법.
[실시예 3]
실시예 1에 있어서,
상기 제1 측벽 부분을 제거하는 단계는,
상기 제1 반도체 층에 대해 패시베이션 공정을 수행하는 단계; 및
상기 패시베이션 공정 후에, 상기 제1 반도체 층에 대해 등방성 에칭 공정을 수행하는 단계
를 포함하는 것인, 방법.
[실시예 4]
실시예 3에 있어서,
상기 패시베이션 공정은 상기 제1 반도체 층에 대한 이방성 패시베이션 공정을 포함하는 것인, 방법.
[실시예 5]
실시예 1에 있어서,
상기 패시베이션 공정은 상기 제1 반도체 층의 상부 표면층이 패시베이션 층으로 변환되도록 수행되고, 상기 등방성 에칭 공정에서, 상기 패시베이션 층은 상기 제1 하부 부분이 제거되는 것을 방지하는 것인, 방법.
[실시예 6]
실시예 1에 있어서,
상기 제1 측벽 부분을 제거하는 단계는 공정 가스를 사용하여 상기 제1 반도체 층에 대해 등방성 에칭 공정을 수행하는 단계를 포함하고, 상기 제거가 시작될 때, 상기 제1 하부 부분 및 상기 제1 측벽 부분은 모두 상기 공정 가스에 노출되는 것인, 방법.
[실시예 7]
실시예 6에 있어서,
상기 공정 가스는,
상기 제1 반도체 층을 에칭하도록 구성된 에칭 가스; 및
부산물을 생성하도록 구성된 부산물 생성 가스
를 포함하는 것인, 방법.
[실시예 8]
실시예 6에 있어서,
상기 등방성 에칭 공정에서, 상기 제1 하부 부분이 에칭되는 것을 방지하도록 상기 제1 하부 부분의 상부 표면 상에 부산물 층이 생성되는 것인, 방법.
[실시예 9]
실시예 1에 있어서,
패턴화된 층-스택을 형성하도록 상기 제1 반도체 층 및 상기 제2 반도체 층을 패턴화하는 단계;
상기 제1 반도체 층을 제거하는 단계; 및
상기 제2 반도체 층의 상부 표면 및 하부 표면 모두와 접촉하는 부분을 포함하는 게이트 유전체를 형성하는 단계
를 더 포함하는, 방법.
[실시예 10]
방법으로서,
기판 내로 연장되는 트렌치를 형성하는 단계;
상기 트렌치 내로 연장되는 부분을 포함하는 제1 층을 성막하는 단계 - 상기 제1 층은 제1 수평 부분 및 상기 트렌치 내에 있고 상기 기판의 측벽과 접촉하는 제1 수직 부분을 포함함 -;
상기 제1 층의 상기 제1 수평 부분 상에 패시베이션 층을 형성하도록 제1 이방성 처리 공정을 수행하는 단계; 및
상기 제1 층의 상기 제1 수직 부분을 제거하도록 제1 등방성 에칭 공정을 수행하는 단계
를 포함하는, 방법.
[실시예 11]
실시예 10에 있어서,
상기 제1 층을 성막하는 단계는 실리콘, 게르마늄 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료를 성장시키는 에피택시 공정을 포함하는 것인, 방법.
[실시예 12]
실시예 10에 있어서,
상기 제1 이방성 처리 공정은 질소(N2), 산소(O2), SO2, CH4, CO2, CO, SiCl4 및 이들의 조합으로 이루어진 그룹으로부터 선택된 공정 가스를 사용하는 플라즈마 처리 공정을 포함하는 것인, 방법.
[실시예 13]
실시예 10에 있어서,
상기 패시베이션 층 위에 상기 패시베이션 층과 접촉하는 제2 층을 성막하는 단계를 더 포함하는, 방법.
[실시예 14]
실시예 13에 있어서,
상기 제2 층은 상기 트렌치 내로 연장되는 추가적인 부분을 포함하고,
상기 제2 층은,
제2 수평 부분; 및
상기 트렌치 내에 있고 상기 기판의 상기 측벽과 접촉하는 제2 수직 부분
을 포함하는 것인, 방법.
[실시예 15]
방법으로서,
트렌치를 형성하도록 반도체 기판을 에칭하는 단계;
상기 트렌치의 하부에서의 제1 하부 부분 및 상기 트렌치 내에 있고 상기 반도체 기판의 측벽과 접촉하는 제1 측벽 부분을 포함하는 제1 반도체 층을 성장시키는 단계;
상기 트렌치의 상기 하부에 그리고 상기 제1 반도체 층의 상기 제1 하부 부분 위에 제1 패시베이션 층을 형성하는 단계; 및
상기 제1 반도체 층의 상기 제1 측벽 부분을 에칭하는 단계 - 상기 제1 측벽 부분이 에칭된 후에 상기 제1 하부 부분이 남겨짐 -
를 포함하는, 방법.
[실시예 16]
실시예 15에 있어서,
상기 제1 패시베이션 층이 상기 트렌치의 상기 하부에 형성될 때, 상기 제1 패시베이션 층은 상기 제1 반도체 층의 상기 제1 측벽 부분 상에 형성되지 않는 것인, 방법.
[실시예 17]
실시예 15에 있어서,
상기 제1 패시베이션 층이 상기 트렌치의 상기 하부에 형성될 때, 상기 제1 패시베이션 층의 연장 부분은 상기 제1 반도체 층의 상기 제1 측벽 부분 상에 형성되고, 상기 연장 부분은 상기 트렌치의 상기 하부에서 상기 제1 패시베이션 층보다 얇은 것인, 방법.
[실시예 18]
실시예 15에 있어서,
상기 트렌치의 상기 하부와 상기 제1 패시베이션 층 위에서의 제2 하부 부분 및 상기 트렌치 내의 제2 측벽 부분을 포함하는 제2 반도체 층을 성장시키는 단계;
상기 트렌치의 상기 하부와 상기 제2 반도체 층의 상기 제2 하부 부분 위에 제2 패시베이션 층을 형성하는 단계; 및
상기 제2 반도체 층의 상기 제2 측벽 부분을 에칭하는 단계
를 더 포함하는, 방법.
[실시예 19]
실시예 18에 있어서,
상기 제1 반도체 층의 상기 제1 하부 부분을 제거하는 단계를 더 포함하는, 방법.
[실시예 20]
실시예 19에 있어서,
상기 제1 패시베이션 층 및 상기 제2 패시베이션 층을 제거하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 트렌치를 형성하도록 반도체 기판을 에칭하는 단계 - 상기 반도체 기판은 상기 트렌치와 마주보고 있는 측벽을 포함함 -;
    상기 트렌치 내로 연장되는 제1 반도체 층을 성막하는 단계 - 상기 제1 반도체 층은 상기 트렌치의 하부에서의 제1 하부 부분 및 상기 반도체 기판의 상기 측벽 상의 제1 측벽 부분을 포함함 -;
    상기 반도체 기판의 상기 측벽을 노출시키도록 상기 제1 측벽 부분을 제거하는 단계;
    상기 트렌치 내로 연장되는 제2 반도체 층을 성막하는 단계 - 상기 제2 반도체 층은 상기 제1 하부 부분 위의 제2 하부 부분 및 상기 반도체 기판의 상기 측벽과 접촉하는 제2 측벽 부분을 포함함 -; 및
    상기 반도체 기판의 상기 측벽을 노출시키도록 상기 제2 측벽 부분을 제거하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 측벽 부분을 제거하는 단계는,
    상기 제1 반도체 층에 대해 패시베이션 공정을 수행하는 단계; 및
    상기 패시베이션 공정 후에, 상기 제1 반도체 층에 대해 등방성 에칭 공정을 수행하는 단계
    를 포함하는 것인, 방법.
  3. 제2항에 있어서,
    상기 패시베이션 공정은 상기 제1 반도체 층에 대한 이방성 패시베이션 공정을 포함하는 것인, 방법.
  4. 제2항에 있어서,
    상기 패시베이션 공정은 상기 제1 반도체 층의 상부 표면층이 패시베이션 층으로 변환되도록 수행되고, 상기 등방성 에칭 공정에서, 상기 패시베이션 층은 상기 제1 하부 부분이 제거되는 것을 방지하는 것인, 방법.
  5. 제1항에 있어서,
    상기 제1 측벽 부분을 제거하는 단계는 공정 가스를 사용하여 상기 제1 반도체 층에 대해 등방성 에칭 공정을 수행하는 단계를 포함하고, 상기 제거가 시작될 때, 상기 제1 하부 부분 및 상기 제1 측벽 부분은 모두 상기 공정 가스에 노출되는 것인, 방법.
  6. 제5항에 있어서,
    상기 공정 가스는,
    상기 제1 반도체 층을 에칭하도록 구성된 에칭 가스; 및
    부산물을 생성하도록 구성된 부산물 생성 가스
    를 포함하는 것인, 방법.
  7. 제5항에 있어서,
    상기 등방성 에칭 공정에서, 상기 제1 하부 부분이 에칭되는 것을 방지하도록 상기 제1 하부 부분의 상부 표면 상에 부산물 층이 생성되는 것인, 방법.
  8. 제1항에 있어서,
    패턴화된 층-스택을 형성하도록 상기 제1 반도체 층 및 상기 제2 반도체 층을 패턴화하는 단계;
    상기 제1 반도체 층을 제거하는 단계; 및
    상기 제2 반도체 층의 상부 표면 및 하부 표면 모두와 접촉하는 부분을 포함하는 게이트 유전체를 형성하는 단계
    를 더 포함하는, 방법.
  9. 방법으로서,
    기판 내로 연장되는 트렌치를 형성하는 단계;
    상기 트렌치 내로 연장되는 부분을 포함하는 제1 층을 성막하는 단계 - 상기 제1 층은 제1 수평 부분 및 상기 트렌치 내에 있고 상기 기판의 측벽과 접촉하는 제1 수직 부분을 포함함 -;
    상기 제1 층의 상기 제1 수평 부분 상에 패시베이션 층을 형성하도록 제1 이방성 처리 공정을 수행하는 단계; 및
    상기 제1 층의 상기 제1 수직 부분을 제거하도록 제1 등방성 에칭 공정을 수행하는 단계
    를 포함하는, 방법.
  10. 방법으로서,
    트렌치를 형성하도록 반도체 기판을 에칭하는 단계;
    상기 트렌치의 하부에서의 제1 하부 부분 및 상기 트렌치 내에 있고 상기 반도체 기판의 측벽과 접촉하는 제1 측벽 부분을 포함하는 제1 반도체 층을 성장시키는 단계;
    상기 제1 반도체 층의 상기 제1 하부 부분에 대해 패시베이션 공정을 수행하는 단계로서, 이에 의해 상기 제1 반도체 층의 상기 제1 하부 부분의 표면층이 제1 패시베이션 층으로 변환되도록 하는 것인, 상기 패시베이션 공정 수행 단계; 및
    상기 제1 반도체 층의 상기 제1 측벽 부분을 에칭하는 단계 - 상기 제1 측벽 부분이 에칭된 후에 상기 제1 하부 부분이 남겨짐 -
    를 포함하는, 방법.
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