KR20210010799A - 동일한 핀에 기초하여 형성된 하이브리드 소스 드레인 영역들 및 그 형성 방법 - Google Patents

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Abstract

방법은 반도체 기판 위에 에피택시 반도체층을 형성하는 단계와, 에피택시 반도체층과 반도체 기판을 에칭하여, 반도체 스트립을 형성하는 단계를 포함하며, 반도체 스트립은 맨드렐로서 작용하는 윗부분과, 맨드렐 아래에 있는 아랫 부분을 포함한다. 윗부분은 에피택시 반도체층의 남아있는 부분이고, 아랫 부분은 반도체 기판의 남아있는 부분이다. 본 방법은, 맨드렐의 제1 측벽으로부터 시작하는 제1 반도체 핀을 성장시키는 단계와, 맨드렐의 제2 측벽으로부터 시작하는 제2 반도체 핀을 성장시키는 단계를 포함한다. 제1 측벽과 제2 측벽은 맨드렐의 대향 측벽들이다. 제1 트랜지스터는 제1 반도체 핀에 기초하여 형성된다. 제2 트랜지스터는 제2 반도체 핀에 기초하여 형성된다.

Description

동일한 핀에 기초하여 형성된 하이브리드 소스 드레인 영역들 및 그 형성 방법{HYBRID SOURCE DRAIN REGIONS FORMED BASED ON SAME FIN AND METHODS FORMING SAME}
본 발명은 동일한 핀에 기초하여 형성된 하이브리드 소스 드레인 영역들 및 그 형성 방법에 관한 것이다.
집적회로들의 점차적인 다운 스케일링과 집적 회로들의 속도에 대한 점차적으로 커져가는 요구사항에 따라, 트랜지스터들은 치수를 점차적으로 더 작게 하면서 더 높은 구동 전류를 가질 필요가 있다. 이에 따라, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)가 개발되었다. 종래의 FinFET 형성 공정들에서, 반도체 핀들은, 실리콘 기판 내에 트렌치들을 형성하고, 트렌치들을 유전체 물질로 채워서 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들을 형성하고, 그런 후 STI 영역들의 최상부들을 리세싱함으로써 형성될 수 있다. 이에 따라, STI 영역들의 리세싱된 부분들 사이의 실리콘 기판 부분들은 FinFET가 형성되는 반도체 핀들을 형성한다.
본 발명개시의 일부 실시예들에 따르면, 방법은, 반도체 기판 위에 에피택시 반도체층을 형성하는 단계; 반도체 스트립을 형성하기 위해 에피택시 반도체층과 반도체 기판을 에칭하는 단계 - 반도체 스트립은, 맨드렐로서 작용하는 윗부분 - 윗부분은 에피택시 반도체층의 남아있는 부분임 -; 및 맨드렐 아래의 아랫 부분 - 아랫 부분은 반도체 기판의 남아있는 부분임 - 을 포함함 -; 맨드렐의 제1 측벽으로부터 시작하는 제1 반도체 핀을 성장시키는 단계; 맨드렐의 제2 측벽으로부터 시작하는 제2 반도체 핀을 성장시키는 단계 - 제1 측벽과 제2 측벽은 맨드렐의 대향 측벽들임 -; 제1 반도체 핀에 기초하여 제1 트랜지스터를 형성하는 단계; 및 제2 반도체 핀에 기초하여 제2 트랜지스터를 형성하는 단계를 포함한다. 실시예에서, 제1 트랜지스터를 형성하는 단계는 p형 트랜지스터를 형성하는 단계를 포함하고, 제2 트랜지스터를 형성하는 단계는 n형 트랜지스터를 형성하는 단계를 포함한다. 실시예에서, 제1 트랜지스터를 형성하는 단계는, 제1 반도체 핀의 일부분 상에 더미 게이트 스택을 형성하는 단계; 제1 반도체 핀의 일부분을 노출시키기 위해 더미 게이트 스택을 제거하는 단계; 제1 반도체 핀의 일부분 바로 아래에 있는 유전체 영역을 에칭하는 단계; 및 제1 반도체 핀의 일부분을 둘러싸는 대체 게이트 스택을 형성하는 단계를 포함한다. 실시예에서, 방법은 제1 반도체 핀 상에 더미 반도체층을 성장시키는 단계를 포함하고, 더미 반도체층과 제1 반도체 핀은 상이한 반도체 물질들로 형성된다. 실시예에서, 에피택시 반도체층과 반도체 기판을 에칭하는 단계는 반도체 스트립의 대향 측부들 상에 제1 트렌치와 제2 트렌치를 더 형성하고, 상기 방법은, 제1 트렌치와 제2 트렌치 내에 각각, 제1 격리 영역과 제2 격리 영역을 형성하는 단계; 및 리세스들을 형성하기 위해 제1 격리 영역의 제1 부분과 제2 격리 영역의 제2 부분을 에칭하는 단계를 더 포함하고, 제1 반도체 핀과 제2 반도체 핀은 리세스들 내에서 성장된다. 실시예에서, 제1 트랜지스터를 형성하는 단계와 제2 트랜지스터를 형성하는 단계는 제1 트랜지스터와 제2 트랜지스터에 의해 공유된 공통 게이트 스택을 형성하는 단계를 포함한다. 실시예에서, 반도체 기판은 실리콘 기판이고, 에피택시 반도체층을 형성하는 단계는 실리콘 게르마늄층을 에피택셜방식으로 성장시키는 단계를 포함한다.
본 발명개시의 일부 실시예들에 따르면, 방법은, 반도체 맨드렐의 제1 측벽과 제2 측벽으로부터 제1 반도체 핀과 제2 반도체 핀을 성장시키기 위해 제1 에피택시를 수행하는 단계; 제1 반도체 핀과 제2 반도체 핀 각각의 제1 부분 상에 더미 게이트 스택을 형성하는 단계; 제1 반도체 핀과 제2 반도체 핀 각각의 제2 부분을 제거하는 단계; 유전체 핀을 형성하기 위해 반도체 맨드렐을 산화시키는 단계; 제1 반도체 핀과 제2 반도체 핀의 제거된 제2 부분들에 의해 남겨진 공간들 내에서 제1 더미 반도체 영역과 제2 더미 반도체 영역을 각각 성장시키는 단계; 제1 더미 반도체 영역과 제2 더미 반도체 영역을 제1 소스/드레인 영역과 제2 소스/드레인 영역으로 각각 대체시키는 단계; 및 더미 게이트 스택을 대체 게이트 스택으로 대체시키는 단계를 포함한다. 실시예에서, 방법은 제1 반도체 핀과 제2 반도체 핀 상에 제1 더미 반도체층과 제2 더미 반도체층을 각각 성장시키는 단계를 포함하고, 더미 게이트 스택은 제1 더미 반도체층과 제2 더미 반도체층 위에 형성된다. 실시예에서, 방법은, 제1 반도체 핀과 제2 반도체 핀 각각의 제2 부분을 제거하기 전에, 제1 더미 반도체층과 제2 더미 반도체층을 제거하기 위해 에칭 공정을 수행하는 단계를 포함한다. 실시예에서, 방법은, 반도체 기판 상에 에피택시층을 에피택셜방식으로 성장시키는 단계; 및 제1 트렌치와 제2 트렌치를 형성하기 위해 반도체 기판 상의 에피택시층을 에칭하는 단계를 포함하며, 제1 트렌치와 제2 트렌치 사이에 있는 에피택시층의 일부분은 반도체 맨드렐을 형성한다. 실시예에서, 방법은, 제1 트렌치와 제2 트렌치 내에 각각, 제1 격리 영역과 제2 격리 영역을 형성하는 단계; 및 반도체 맨드렐의 제1 측벽과 제2 측벽을 드러내보이도록 제1 격리 영역과 제2 격리 영역 각각의 일부분을 에칭하는 단계를 포함한다. 실시예에서, 제1 소스/드레인 영역은 p형이고, 제2 소스/드레인 영역은 n형이다. 실시예에서, 대체 게이트 스택은 제1 반도체 핀의 제1 부분을 완전히 둘러싼다.
본 발명개시의 일부 실시예들에 따르면, 디바이스는, 벌크 반도체 기판; 벌크 반도체 기판 위에 있고 벌크 반도체 기판과 접합된 반도체 스트립; 반도체 스트립과 오버랩하고 반도체 스트립과 접촉하는 제1 부분을 포함한 게이트 스택; 게이트 스택의 제1 부분의 대향 측벽들과 접촉하는 제1 반도체 핀과 제2 반도체 핀 - 게이트 스택은, 제1 부분과는 제1 반도체 핀의 반대측 상에 있는 제2 부분; 제1 부분과는 제2 반도체 핀의 반대측 상에 있는 제3 부분을 더 포함함 -; 제1 반도체 핀의 측벽과 접합된 제1 소스/드레인 영역; 및 제2 반도체 핀의 측벽과 접합된 제2 소스/드레인 영역을 포함한다. 실시예에서, 디바이스는 제1 격리 영역과 제2 격리 영역을 포함하며, 제1 격리 영역과 제2 격리 영역의 아랫 부분들은 반도체 스트립의 대향 측벽들과 접촉한다. 실시예에서, 제1 소스/드레인 영역과 제2 소스/드레인 영역은 상반되는 도전 유형을 갖는다. 실시예에서, 디바이스는 유전체 핀을 더 포함하며, 제1 소스/드레인 영역과 제2 소스/드레인 영역은 유전체 핀의 대향 측벽들과 접촉한다. 실시예에서, 유전체 핀은 실리콘 게르마늄 산화물을 포함한다. 실시예에서, 유전체 핀은 반도체 스트립과 오버랩하고 반도체 스트립과 접촉한다.
본 발명개시의 실시예들은 몇몇의 유리한 특징들을 갖는다. 맨드렐을 형성하고, 그런 후, 맨드렐과 접촉하는 반도체 핀들을 맨드렐의 대향 측부들 상에 형성함으로써, p형 멀티 게이트 트랜지스터와 n형 멀티 게이트 트랜지스터가 동일한 반도체 맨드렐/스트립에 기초하여 형성될 수 있다. 이것은 트랜지스터들의 크기를, 예를 들어, 약 20% 내지 약 40%만큼 상당히 감소시킨다. 게이트 제어를 개선하기 위해 GAA 트랜지스터 또는 FinFET(Ω 게이트들을 포함할 수 있음)가 형성될 수 있다. 본 발명개시의 공정은 기존의 FinFET 형성 공정과 호환가능하다. 폴리실리콘 더미 게이트들은 종래의 공정에서와 같이 높은 반도체 핀들 사이의 고 종횡비 공간 내로 연장되지 않기 때문에, 폴리실리콘 더미 게이트들의 제거는 공정 오차를 일으키기 쉬운 고 종횡비 에칭 공정을 포함하지 않는다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 7c, 도 7d, 도 8a, 도 8b, 도 8c, 도 8d, 도 9a, 도 9b, 도 9c, 도 9d, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 11c, 도 11d, 도 12a, 도 12b, 도 12c, 도 12d, 도 12e, 도 13a, 도 13b, 도 13c, 도 13d, 도 14a, 도 14b, 도 14c, 도 14d, 도 15a, 도 15b, 도 15c, 도 15d, 도 16a, 도 16b, 도 16c, 도 16d, 도 16e, 도 17a, 도 17b, 도 17c, 도 17d, 도 18a, 도 18b, 도 18c, 도 18d, 도 19a, 도 19b, 도 19c, 도 19d, 도 20a, 도 20b, 도 20c, 도 20d, 도 21a, 도 21b, 도 21c, 도 21d, 도 22, 및 도 23은 일부 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET)의 형성에서의 중간 스테이지들의 단면도들과 평면도를 나타낸다.
도 24는 일부 실시예들에 따른 FinFET을 형성하기 위한 공정 흐름을 나타낸다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 사용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 사용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 사용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
일부 실시예들에 따라 고밀도의 핀 전게 효과 트랜지스터(FinFET) 및/또는 게이트 올 어라운드(Gate-All-Around; GAA) 트랜지스터 및 그 형성 방법이 제공된다. FinFET의 형성에서의 중간 스테이지들이 일부 실시예들에 따라 예시된다. 일부 실시예들의 몇가지 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 사용된다. 본 발명개시의 일부 실시예들에 따르면, 반도체 핀은 맨드렐(mandrel)로서 형성되고, 두 개의 반도체 핀들이 맨드렐의 대향 측부들 상에 성장된다. (FinFET 또는 GAA 트랜지스터와 같은) 멀티 게이트 트랜지스터들이 두 개의 반도체 핀들에 기초하여 형성된다. 맨드렐은 산화되어 유전체 핀을 형성하고, 이 유전체 핀은 두 개의 트랜지스터들의 소스/드레인 영역들을 서로 전기적으로 격리시킨다. 방법 실시예들이 특정 순서로 수행되는 것으로서 설명될 수 있지만, 다른 방법 실시예들은 임의의 논리적 순서로 수행될 수 있다.
멀티 게이트 트랜지스터들의 형성에서의 중간 스테이지들의 단면도들 및 평면도가 본 발명개시의 일부 실시예들에 따라 도시되어 있다. 대응하는 공정들은 또한 도 24에서 도시된 공정 흐름에서 개략적으로 반영된다.
도 1을 참조하면, 기판(20)(이는 웨이퍼의 일부임)이 제공된다. 기판(20)은 벌크 반도체 기판과 같은 반도체 기판일 수 있다. 멀티층 또는 구배 기판과 같은, 다른 기판들이 또한 사용될 수 있다. 일부 실시예들에서, 반도체 기판(20)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
반도체층(22)이 반도체 기판(20) 상에 에피택셜방식으로(epitaxially) 성장된다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(202)으로서 나타난다. 반도체층(22)은 반도체 기판(20)과는 상이한 물질로 형성된다. 본 발명개시의 일부 실시예들에 따르면, 반도체층(22)은 게르마늄을 포함하고, 실리콘 게르마늄 또는 게르마늄(실리콘 없음)을 포함할 수 있다. 게르마늄 원자 백분율은 약 20%보다 높을 수 있고, 약 20%와 100% 사이의 범위 내에 있을 수 있다. 반도체 기판(20)이 실리콘 또는 실리콘 게르마늄으로 형성되는 경우, 반도체층(22)과 반도체 기판(20)에서의 게르마늄 원자 백분율 차이는 약 20보다 높다.
도 2를 참조하면, 패터닝된 패드층(24)과 마스크층(26)이 에칭 마스크들로서 작용하도록 반도체층(22) 상에 형성된다. 패드층(24)과 마스크층(26)은 블랭킷층(blanket layer)들로서 형성될 수 있고, 이들은 이 후에 패터닝된다. 패드층(24)과 마스크층(26)을 패터닝하기 위해, 블랭킷 마스크층(26) 상에 패터닝된 포토레지스트(도시되지 않음)가 형성되고, 패터닝된 포토레지스트를 에칭 마스크로서 사용하거나 또는 맨드렐 규정과 함께 종래의 이중 패터닝 방법을 사용하여 마스크층(26)과 패드층(24)이 에칭된다. 패드층(24)은 실리콘 산화물을 포함하는 박막일 수 있다. 패드층(24)은 마스크층(26)을 에칭하기 위한 에칭 정지층으로서 작용할 수 있다. 본 발명개시의 일부 실시예들에 따르면, 마스크층(26)은 실리콘 질화물, 실리콘 탄화질화물 등으로 형성되고, 예를 들어, 저압 화학적 기상 증착(Chemical Vapor Deposition; LPCVD), 실리콘의 열적 질화, 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 등을 사용하여 형성될 수 있다. 마스크층(26)은 후속하는 포토리소그래피 공정들 동안에 하드 마스크로서 사용된다.
다음으로, 마스크층(26)을 에칭 마스크로서 사용하여 반도체층(22) 및 반도체 기판(20)을 에칭하여, 트렌치(28)와 맨드렐(27B)을 형성한다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(204)으로서 나타난다. 트렌치(28)는 반도체층(22)을 관통하여 반도체 기판(20) 내로 연장된다. 트렌치(28)들 사이의 반도체 기판(20)과 반도체층(22)의 부분들을 하이브리드 반도체 스트립(27)이라고 칭한다. 또한, 하이브리드 반도체 스트립(27) 내의 반도체층(22)의 부분들을 맨드렐(27B)이라고 칭한다. 하이브리드 반도체 스트립(27)은 또한 에칭된 반도체 기판(20)의 남아있는 부분들인 부분들(27A)을 포함한다. 이하에서는, 하이브리드 반도체 스트립(27) 아래에 있는 반도체 기판(20)의 부분들을 벌크 반도체 기판이라고 칭한다. 후속 단락들에서, 맨드렐(27B)을 SiGe 맨드렐(27B)이라고도 칭할 수 있지만, 맨드렐(27B)은 실리콘 게르마늄 이외의 다른 물질들로 형성될 수 있다.
그런 후, 트렌치(28)는 유전체 물질들로 채워져서, 도 3에서 도시된 격리 영역(30)을 형성한다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(206)으로서 나타난다. 설명 전반에 걸쳐, 격리 영역(30)을 얕은 트렌치 격리(STI) 영역(30)이라고도 칭한다. 일부 실시예들에 따르면, STI 영역(30)은 유전체 라이너(32), 유전체층들(34, 36, 38), 및 각각의 유전체층들(38)과 오버랩되는 유전체 캡(40)을 포함한다. 일부 실시예들에 따르면, 유전체 라이너(32)는 실리콘 질화물, 실리콘 탄화질화물 등으로 형성된다. 형성 방법은 열 산화 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD), 원자층 증착(Atomic Layer Deposition; ALD) 등과 같은 컨포멀(conformal) 증착 방법을 포함할 수 있다. 유전체층(34)은 실리콘 산화물, 실리콘 산화탄화물, 실리콘 산화탄화질화물 등과 같은 산화물로 형성될 수 있다. 유전체층(34)의 두께(T1)는 약 10㎚와 약 20㎚ 사이의 범위 내에 있을 수 있다.
유전체층(36)은 실리콘 탄화질화물, 실리콘 산화탄화물, 실리콘 산화탄화질화물 등으로 형성될 수 있다. 유전체층들(34, 36)의 물질은 서로 상이할 수 있다. 일부 실시예들에 따르면, 유전체층(36)의 두께는 약 10㎚와 약 20㎚ 사이의 범위 내에 있다. 유전체층들(34, 36)은 CVD 또는 ALD와 같은 컨포멀 증착 방법들을 사용하여 형성될 수 있다. 유전체층(38)은 실리콘 산화물과 같은 산화물로 형성될 수 있다. 유전체층(38)은 ALD 또는 CVD와 같은 컨포멀 증착 방법, 또는 유동가능 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀 온 코팅 등과 같은 상향식(bottom-up) 증착 방법을 사용하여 형성될 수 있다. 유전체 캡(40)은 유전체층(38) 위에 형성되고, 하프늄 산화물, 란타늄 산화물 등과 같은 금속 산화물일 수 있는 하이 k 유전체 물질로 형성될 수 있다. 실리콘 산화탄화물, 실리콘 산화탄화질화물 등과 같은 다른 유전체 물질들이 형성될 수 있다. 유전체층(36)과 유전체 캡(40)의 물질은 유전체층(34)과 유전체 라이너(32)의 물질과는 상이하다. 유전체 캡(40)은, 유전체층(38)의 형성 이후 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP) 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정을 수행하고, 유전체층(38)을 리세싱하고, 그런 후, 리세싱된 유전체층(38)에 의해 남겨진 리세스를 유전체 물질로 채우며, 이어서 다른 평탄화 공정에 의해 형성될 수 있다.
도 4를 참조하면, 유전체층(34)과 유전체 라이너(32)가 리세싱되어, 트렌치(42)가 형성된다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(208)으로서 나타난다. 맨드렐(27B)의 최상부는 리세싱된 유전체 라이너(32) 및 유전체층(34)의 최상면보다 더 높게 돌출되어, 더미 반도체 핀(44)을 형성하며, 이 더미 반도체 핀(44)은 반도체 물질을 에피택셜 성장시키기 위한 템플릿(template)으로서 사용된다. 더미 반도체 핀(44)의 바닥은 맨드렐(27B)의 바닥보다 더 높을 수 있다. 일부 실시예들에 따르면, 유전체 라이너(32)와 유전체층(34)의 에칭은 CF4, NF3, SF6 등과 같은 불소계 화학물질을 사용하여 수행된다. 에칭 가스의 일부로서 산소(O2)가 첨가될 수 있다. 에칭 공정은 등방성일 수 있고, 건식 에칭(예를 들어, 불소계 라디칼이 생성됨) 또는 습식 에칭을 사용하여 수행될 수 있다. 유전체층(36)과 더미 반도체 핀(44)의 측벽들은 트렌치(42)에 노출된다. 유전체층(36), 유전체 캡(40), 및 하드 마스크층(26)은 에칭되지 않는다.
도 5는 에피택시를 통해 형성되는, 반도체 핀(46)과 더미 반도체층(48)의 형성을 나타낸다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(210)으로서 나타난다. 반도체 핀(46)은 더미 반도체 핀(44)으로부터 에피택셜방식으로 성장된다. 반도체 핀(46)의 물질은 더미 반도체 핀(44)의 물질과는 상이하다. 본 발명개시의 일부 실시예들에 따르면, 반도체 핀(46)은 (게르마늄이 없는) 실리콘, 실리콘 게르마늄, Ⅲ-Ⅴ족 화합물 물질 등으로 형성된다. 반도체 핀(46)은 또한 게르마늄이 실질적으로 없을 수 있는데, 예컨대 약 5%보다 낮은 게르마늄 백분율을 갖는다. 더미 반도체 핀(44)과 반도체 핀(46) 둘 다가 실리콘 게르마늄으로 형성되는 경우, 반도체 핀(46) 내의 게르마늄 원자 백분율(AP46)은 예를 들어, 약 20% 이상의 차이(AP44―AP46)만큼, 더미 반도체 핀(44) 내의 게르마늄 원자 백분율(AP44)보다 더 낮을 수 있다. 반도체 핀(46)의 두께(T2)는 약 5㎚와 약 10㎚ 사이의 범위 내에 있을 수 있다.
반도체 핀(46)과 이에 가장 가까운 유전체층(36) 사이에 여전히 약간의 공간이 있는 동안 반도체 핀(46)의 형성은 중단된다. 다음으로, 더미 반도체층(48)이 반도체 핀(46) 상에 에피택셜방식으로 성장되고, 반도체 핀(46)과 유전체층(36) 사이의 공간 내에 채워진다. 더미 반도체층(48)의 물질은 반도체 핀(46)의 물질과는 상이하지만, 더미 반도체 핀(44)과는 유사하다. 예를 들어, 반도체 핀(46)은 실리콘 또는 실리콘 게르마늄으로 형성될 수 있는 반면, 더미 반도체층(48)은 실리콘 게르마늄 또는 게르마늄으로 형성될 수 있으며, 더미 반도체층(48) 내의 게르마늄 원자 백분율(AP48)은 예컨대, 약 20% 이상의 차이(AP48―AP46)만큼, 반도체 핀(46) 내의 게르마늄 원자 백분율(AP46)보다 더 높다. 더미 반도체층(48)의 두께(T3)는 약 5㎚와 약 8㎚ 사이의 범위 내에 있을 수 있다.
도 6a와 도 6b는 더미 게이트 스택(58)이 형성된 후의 단면도와 평면도를 각각 나타낸다. 도 6b에서 도시된 평면도를 참조하면, 더미 게이트 스택(58)은 도 5에서 도시된 구조물 상의 평행 스트립들로서 형성된다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(212)으로서 나타난다. 세장형 더미 게이트 스택(58)의 길이방향(도시된 Y방향)은 맨드렐(27B), 반도체 핀(46) 등의 길이방향(도시된 X방향)에 수직일 수 있다. 더미 게이트 스택(58)은 도 5에서 도시된 구조물 상에 복수의 층들(도 6a에서의 50, 52, 54, 56)을 증착시키고, 상기 복수의 층들을 패터닝함으로써 형성될 수 있다.
도 6a에서 도시된 바와 같이, 더미 게이트 스택(58)은 더미 게이트 유전체(50), 더미 게이트 전극(52), 및 하드 마스크들(54, 56)을 포함할 수 있다. 더미 게이트 유전체(50)는 대안적인 실시예들에 따라 형성되지 않을 수도 있다. 더미 게이트 유전체(50)는 예를 들어, 실리콘 산화물로 형성될 수 있다. 더미 게이트 전극(52)은 비정질 실리콘, 폴리실리콘 등으로 형성될 수 있다. 하드 마스크(54)는 실리콘 질화물, 실리콘 탄화질화물 등으로 형성될 수 있다. 하드 마스크(56)는 산화물, 예를 들어, 실리콘 산화물 또는 유사한 물질로 형성될 수 있다. 일부 실시예들에 따르면, 하드 마스크(54)는 약 10㎚와 약 30㎚ 사이의 범위의 두께를 가지며, 하드 마스크(56)는 약 5㎚와 약 8㎚ 사이의 범위의 두께를 갖는다.
다음의 도면들은 도 6a와 도 6b에서 도시된 구조물에 기초하여 멀티 게이트 트랜지스터들을 형성하기 위한 공정들을 나타낸다. 이들 도면에서, 도면 번호들은 문자 "A", 문자 "B", 문자 "C", 또는 문자 "D"를 포함할 수 있다. 문자 "A"는 각각의 도면들이 도 6b에서의 A-A 라인을 포함하는 평면과 동일한 기준 평면으로부터 획득된 단면도를 도시한다는 것을 나타내며, 각각의 단면은 멀티 게이트 트랜지스터들의 소스/드레인(S/D) 영역들을 절단한 Y 절단 단면이다. 문자 "B"는 각각의 도면들이 도 6b에서의 B-B 라인을 포함하는 평면과 동일한 기준 평면으로부터 획득된 단면도를 도시한다는 것을 나타내며, 각각의 단면은 더미 게이트 스택(58)을 절단한 Y 절단 단면이다. 문자 "C"는 각각의 도면들이 도 6b에서의 C-C 라인을 포함하는 평면과 동일한 기준 평면으로부터 획득된 단면도를 도시한다는 것을 나타내며, 각각의 단면은 맨드렐(27B)들 중 하나를 절단한 X 절단 단면이다. 문자 "D"는 각각의 도면들이 도 6b에서의 D-D 라인을 포함하는 평면과 동일한 기준 평면으로부터 획득된 단면도를 도시한다는 것을 나타내며, 각각의 단면은 채널 영역들을 형성하는데 사용되는, 반도체 핀(46)들 중 하나를 절단한 X 절단 단면이다. 도 6b에서 도시된 바와 같은 기준 단면들 C-C 및 D-D는 도 6a에서도 도시되어 있다.
도 7a, 도 7b, 도 7c, 및 도 7d를 참조하면, 스페이서층(60)이 컨포멀 증착 공정으로 형성된다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(214)으로서 나타난다. 스페이서층(60)은 로우 k 유전체 물질일 수 있는 유전체 물질로 형성된다. 예를 들어, 스페이서층(60)은 다공성 SiON, 탄소 함유 유전체 물질 등으로 형성될 수 있다. 스페이서층(60)의 두께는 약 5㎚와 약 8㎚ 사이의 범위 내에 있을 수 있다. 형성 방법은 ALD, CVD 등을 포함할 수 있다.
다음으로, 이방성 에칭 공정으로 스페이서층(60)이 에칭되며, 이 이방성 에칭 공정은 건식 에칭 공정을 통해 수행될 수 있다. 도 8c와 도 8d에서 도시된 바와 같이, 스페이서층(60)의 수평 부분들은 제거되고, 스페이서층(60)의 일부 수직 부분들은 더미 게이트 스택(58)의 측벽들 상에 남아서 게이트 스페이서(61)를 형성한다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(216)으로서 나타난다. 도 8a와 도 8b에서 도시된 바와 같이, 도 7a와 도 7b에서 도시된 수평 부분들은 제거된다.
도 7a와 도 7b에서 도시된 스페이서층(60)의 수평 부분들의 제거 이후, 아래에 있던 더미 반도체층(48)은 드러나보인다. 그런 후, 더미 반도체층(48)과 반도체 핀(46)의 노출된 부분들을 제거하기 위해 에칭 공정들이 수행된다. 결과적인 구조물이 도 9a, 도 9b, 도 9c, 및 도 9d에 도시된다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(218)으로서 나타난다. 에칭 공정에서, 도 9b에서 도시된 바와 같이, 더미 반도체층(48)과 반도체 핀(46)의 일부분들은 나중의 소스/드레인 영역들(도 9a에서 도시됨)로부터 에칭되는 반면, 나중의 채널 영역들 내에 있는 더미 반도체층(48)과 반도체 핀(46)의 부분들은 에칭되지 않은 상태로 남는다. 더미 반도체층(48)과 반도체 핀(46)은 공통 에칭 공정으로 에칭될 수 있다. 에천트는 O2 및 HBr과 Cl2의 혼합물을 포함할 수 있다. 더미 게이트 스택(58)(도 8b) 바로 아래에 있는 더미 반도체층(48)과 반도체 핀(46)의 부분들이 제거되지 않는 것을 보장하도록, 에칭은 이방성(예를 들어, 건식 에칭 공정을 사용함)일 수 있다. 하드 마스크(26)가 에칭되지 않고, 따라서 맨드렐(27B)이 에칭되지 않도록, 반도체 핀(46)의 에천트가 선택된다. 맨드렐(27B)이 재생성된 트렌치(42)에 드러나보인다.
도 9d는 더미 반도체층(48)과 반도체 핀(46)의 에칭으로 반도체 핀(46)이 리세싱되는 것을 나타내며, 여기서 더미 게이트 스택(58)과 게이트 스페이서(61)가 더미 반도체층(48)과 반도체 핀(46)의 아래에 있는 부분들을 보호하여, 더미 반도체층(48)과 반도체 핀(46)이 패터닝되어 나중의 채널 영역들을 형성한다.
다음으로, 예를 들어, 산소(O2), 오존(O3), 수증기(H2O) 등을 사용하여, 산화 공정이 수행된다. 맨드렐(27B)(도 8a와 도 8c)은, 실리콘 게르마늄으로 형성된 경우, 도 9a와 도 9c에서 도시된 바와 같이, 산화되고 유전체 핀(62)(산화물 핀)으로 변환된다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(220)으로서 나타난다. 더미 게이트 스택(58) 바로 아래에 있는 맨드렐(27B)의 부분들은 산화되지 않으며, 이는 도 9b와 도 9d에서 도시되어 있다. 도 9c에서 도시된 바와 같이, 산화 공정으로 인해, 이전의 세장형 맨드렐(27B)(도 8c)은 교호하는 맨드렐(27B)과 산화물 핀(62)을 포함하는 스트립이 된다.
도 10a, 도 10b, 도 10c, 및 도 10d는 에피택셜 성장을 통해 형성될 수 있는, 더미 에피택시 영역(64)의 형성을 나타낸다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(222)으로서 나타난다. 더미 에피택시 영역(64)의 에피택셜 성장은 도 10d에서 도시된 바와 같이, 반도체 핀(46)으로부터 시작된다는 것이 이해된다. 따라서, 더미 에피택시 영역(64)이 (도 10a에서 도시된 바와 같이) 유전체 영역과 접촉하는 것으로서 도시되어 있지만, 에피택셜 성장은 여전히 달성된다. 더미 에피택시 영역(64)의 물질은 반도체 핀(46)의 물질과는 상이하다(도 10b와 도 10d). 일부 실시예들에 따르면, 더미 에피택시 영역(64)은 실리콘 게르마늄으로 형성되고, 더미 에피택시 영역(64) 내의 게르마늄 백분율은 예를 들어, 약 20% 이상의 차이만큼, 반도체 핀(46) 내의 게르마늄 원자 백분율보다 더 높다. 예를 들어, 더미 에피택시 영역(64) 내의 게르마늄 백분율은 약 20%와 약 50% 사이의 범위 내에 있을 수 있다. 더미 에피택시 영역(64) 내의 게르마늄 백분율은 너무 높거나 너무 낮을 수 없다는 것이 이해된다. 너무 낮으면, 더미 에피택시 영역(64)과 실리콘 핀(46) 사이에 에칭 선택비가 충분하지 않다. 게르마늄 백분율이 너무 높으면, 더미 에피택시 영역(64)과 반도체 핀(46) 사이의 너무 큰 차이로 인해 에피택시에서 공정 문제가 있을 것이다. 더미 에피택시 영역(64)의 두께(T4)는 약 10㎚와 약 20㎚ 사이의 범위 내에 있을 수 있다.
후속 공정들에서, 더미 에피택시 영역(64)은 대체 소스 및 드레인 영역들로 대체된다. 본 발명개시의 일부 실시예들에 따르면, 동일한 더미 유전체 핀(62)의 대향 측부들 상에 있는 대체 소스/드레인 영역들은 상반되는 도전 유형을 갖는다. 동일한 더미 유전체 핀(62)의 대향 측부들 상에 있는 대체 소스/드레인 영역들은 각각, p형 FinFET과 n형 FinFET의 소스/드레인 영역들일 수 있다.
도 11a, 도 11b, 도 11c, 도 11d, 도 12a, 도 12b, 도 12c, 도 12d, 도 12e, 도 13a, 도 13b, 도 13c, 도 13d, 도 14a, 도 14b, 도 14c, 및 도 14d에서는 p형 대체 소스 및 드레인 영역들의 형성이 도시되어 있다. 도 11a, 도 11b, 도 11c, 및 도 11d는 제1 패터닝 마스크(66)의 형성을 나타낸다. 일부 실시예들에 따르면, 제1 패터닝 마스크(66)는 실리콘 질화물, 실리콘 산화탄화질화물 등으로 형성된다. 증착 공정은 ALD, CVD 등과 같은 컨포멀 증착 공정이다. 제1 패터닝 마스크(66)의 두께는 약 2㎚와 약 4㎚ 사이의 범위 내에 있을 수 있다.
도 12a, 도 12b, 도 12c, 및 도 12d를 참조하면, 포토레지스트(68)가 도포되고 패터닝된다. 도 12a와 도 12d에서 도시된 바와 같이, 각각의 유전체 핀(62)의 일 측(좌측 또는 우측) 상의 제1 패터닝 마스크(66)의 일부분들은 노출되어 있다. 도 12a와 도 12c에서 도시된 바와 같이, 각각의 유전체 핀(62)의 타 측(대응하는 우측 또는 좌측) 상의 제1 패터닝 마스크(66) 전체는 포토레지스트(68)에 의해 덮혀있다. 포토레지스트(68)는 스트립 형상을 갖기 때문에 더미 게이트 스택(58)은 부분적으로 덮혀진다(도 12b). 포토레지스트의 형성에서의 오버레이 편차가, 예를 들어, 약 15㎚보다 작도록 신중하게 제어될 때, 후속 공정들에서 의도하지 않은 더미 에피택시 영역(64)을 제거하지 않고서, 의도된 더미 에피택시 영역(64)과 오버랩되는 제1 패터닝 마스크(66)의 부분들은 제거될 수 있다는 것이 이해된다.
도 12e는 도 12a에서의 영역(69)의 확대도를 나타낸다. 도 12e에서 도시된 바와 같이, 포토레지스트(68)를 통해 노출된 제1 패터닝 마스크(66)의 수평 부분들은 제거되어, 아래에 있던 더미 에피택시 영역(64)을 노출시켜서, 후속 공정들에서 더미 에피택시 영역(64)이 제거될 수 있게 한다. 제1 패터닝 마스크(66)의 일부 수직 부분들이 남아 있거나 또는 남아 있지 않을 수 있다. 제1 패터닝 마스크(66)의 남아 있는 수직 부분들은 더미 에피택시 영역(64)의 후속 에칭에서 소모되거나 또는 소모되지 않을 수 있다.
그런 후, 노출된 더미 에피택시 영역(64)은 에칭 공정에서 제거되고, 이 때 유전체 핀(62)은 에칭 공정에서 에칭되지 않는다. 따라서, 각각의 유전체 핀(62)의 일 측(좌측 또는 우측) 상의 더미 에피택시 영역(64)은 제거되어, 트렌치(42)가 재생성된다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(224)으로서 나타난다. 결과적인 구조물이 도 13a, 도 13b, 도 13c, 및 도 13d에서 도시된다. 더미 에피택시 영역(64)의 에칭 공정은 건식 에칭 공정 또는 습식 에칭 공정일 수 있다. 더미 에피택시 영역(64)이 실리콘 게르마늄으로 형성되고, 습식 에칭 공정이 사용되는 경우, 더미 에피택시 영역(64)은 오존(O3), 암모니아(NH3), 제1 화학 용액, 또는 제2 화학 용액을 사용하여 에칭될 수 있다. 제1 화학 용액(종종, 표준 세정 1(Standard Clean 1; SC1) 용액이라고 칭해짐)은 NH4OH, H2O2, 및 H2O를 포함할 수 있다. 제2 화학 용액(종종, 표준 세정 2(SC2) 용액이라고 칭해짐)은 HCl, H2O2, 및 H2O 등을 포함할 수 있다. 더미 에피택시 영역(64)이 실리콘 게르마늄으로 형성되고, 건식 에칭 공정이 사용되는 경우, 더미 에피택시 영역(64)은 HF, F2 등을 사용하여 에칭될 수 있다. 에칭 공정 후, 유전체층(34)과 유전체 라이너(32)의 최상부 가장자리들은 결과적인 트렌치(42)에 노출된다. 유전체층(36)과 유전체 핀(62)의 측벽들이 또한 트렌치(42)에 노출된다.
도 14a, 도 14b, 도 14c, 및 도 14d는 p형 소스/드레인 영역(70)의 형성을 나타낸다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(226)으로서 나타난다. 성장은 선택적이여서, 소스/드레인 영역(70)은 반도체 핀(46)의 일부분들의 측벽들로부터 시작하여 성장하는데, 이 반도체 핀(46)의 일부분들은 더미 게이트 스택(58)과 게이트 스페이서(61) 바로 아래에 있는 것이다(도 14d). 도 14b와 도 14c에서 도시된 바와 같이, 이 성장은 유전체층들(32, 34, 36), 유전체 핀(62), 게이트 스페이서(61), 제1 패터닝 마스크(66) 등과 같은 유전체 물질들로부터 시작되지 않는다. 성장된 p형 소스/드레인 영역(70)은, 도 14a에서 도시된 바와 같이, 트렌치(42)를 채운다. p형 소스/드레인 영역(70)의 성장에서, 붕소, 인듐 등과 같은 p형 불순물이 인시츄(in-situ) 도핑될 수 있다. 예를 들어, p형 소스/드레인 영역(70)은 실리콘 붕소(SiB), 실리콘 게르마늄 붕소(SiGeB) 등으로 형성될 수 있다. p형 소스/드레인 영역(70)의 형성 후, 포토레지스트(68)(도 12a, 도 12b, 도 12c)가 제거된다. 이어서, 제1 패터닝 마스크(66)의 남아있는 부분들이 제거된다.
도 15a, 도 15b, 도 15c, 도 15d, 도 16a, 도 16b, 도 16c, 도 16d, 도 16e, 도 17a, 도 17b, 도 17c, 도 17d, 도 18a, 도 18b, 도 18c, 및 도 18d는 n형 대체 소스/드레인 영역들을 형성하는 공정들을 나타낸다. 도 15a, 도 15b, 도 15c, 및 도 15d는 제2 패터닝 마스크(72)의 형성을 나타낸다. 일부 실시예들에 따르면, 제2 패터닝 마스크(72)는 실리콘 질화물, 실리콘 산화탄화질화물 등으로 형성된다. 증착 공정은 ALD, CVD 등과 같은 컨포멀 증착 공정을 포함한다. 제2 패터닝 마스크(72)의 두께는 약 2㎚와 약 4㎚ 사이의 범위 내에 있을 수 있다.
도 16a, 도 16b, 도 16c, 및 도 16d를 참조하면, 포토레지스트(74)가 도포되고 패터닝된다. 도 16a에서 도시된 바와 같이, 각각의 유전체 핀(62)의 일 측(좌측 또는 우측) 상의 제2 패터닝 마스크(72)의 일부분들은 노출되며, 도 16a, 도 16c, 및 도 16d에서 도시된 바와 같이, 각각의 유전체 핀(62)의 타 측(우측 또는 좌측) 상의 제2 패터닝 마스크(72) 전체는 포토레지스트(74)에 의해 덮혀있다. 포토레지스트(74)가 스트립 형상을 갖기 때문에 더미 게이트 스택(58)(도 16b)은 부분적으로 덮혀진다.
도 16e는 도 16a에서의 영역(75)의 확대도를 나타낸다. 도 16e에서 도시된 바와 같이, 포토레지스트(74)를 통해 노출된 제2 패터닝 마스크(72)의 수평 부분들은 제거되어, 아래에 있던 더미 에피택시 영역(64)을 노출시켜서, 더미 에피택시 영역(64)이 제거될 수 있게 한다. 제2 패터닝 마스크(72)의 일부 수직 부분들이 남아 있거나 또는 남아 있지 않을 수 있다. 제2 패터닝 마스크(72)의 남아있는 수직 부분들은 더미 에피택시 영역(64)의 후속 에칭에서 소모되거나 또는 소모되지 않을 수 있다.
그런 후, 노출된 더미 에피택시 영역(64)은 에칭 공정에서 제거되고, 이 때 유전체 핀(62)은 에칭 공정에서 에칭되지 않는다. 따라서, 각각의 유전체 핀(62)의 일 측(좌측 또는 우측) 상의 더미 에피택시 영역(64)은 제거되어, 트렌치(42)가 재생성된다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(228)으로서 나타난다. 결과적인 구조물이 도 17a, 도 17b, 도 17c, 및 도 17d에서 도시된다. 더미 에피택시 영역(64)의 에칭 공정은 건식 에칭 공정 또는 습식 에칭 공정 중 어느 하나를 포함할 수 있다. 에천트는 도 13a에서 도시된 에칭 공정에서와 동일한 에천트 후보 그룹으로부터 선택될 수 있다. 에칭 공정 후, 유전체층(34)과 유전체 라이너(32)의 최상부 가장자리들은 결과적인 트렌치(42)에 노출된다. 유전체층(36)과 유전체 핀(62)의 측벽들이 또한 트렌치(42)에 노출된다. 그런 후, 포토레지스트(74)가 제거된다.
도 18a, 도 18b, 도 18c, 및 도 18d는 n형 소스/드레인 영역(76)의 형성을 나타낸다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(230)으로서 나타난다. 형성은 선택적이여서, 소스/드레인 영역(76)은 반도체 핀(46)의 일부분들의 측벽들로부터 시작하여 성장하는데, 이 반도체 핀(46)의 일부분들은 더미 게이트 스택(58)과 게이트 스페이서(61) 바로 아래에 있는 것이다. 도 18b, 도 18c, 및 도 18d에서 도시된 바와 같이, 선택적 성장은 패터닝 마스크(72), 유전체층들(32, 34, 36), 유전체 핀(62), 게이트 스페이서(61) 등과 같은 유전체 물질들로부터 시작되지 않는다. 성장된 n형 소스/드레인 영역(76)은, 도 18a에서 도시된 바와 같이, 트렌치(42)를 채운다. n형 소스/드레인 영역(76)의 성장에서, 인, 비소, 안티몬 등과 같은 n형 불순물이 인시츄 도핑될 수 있다. 예를 들어, n형 소스/드레인 영역(76)은 실리콘 인(SiP) 또는 실리콘 탄소 인(SiCP) 등으로 형성될 수 있다. 일부 실시예들에 따르면, p형 소스/드레인 영역(70)은 n형 소스/드레인 영역(76)의 형성 이전에 또는 그 후에 형성될 수 있다.
후속 공정들에서, 패터닝 마스크(72)의 남아있는 부분들이 제거된다. 이어서, 도 19a, 도 19c, 및 도 19d에서 도시된 바와 같이, 콘택트 에칭 정지층(Contact Etch Stop Layer; CESL)(77) 및 층간 유전체(Inter-Layer Dielectric; ILD)(78)가 형성된다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(232)으로서 나타난다. CESL(77)은 예를 들어, ALD 또는 CVD와 같은 컨포멀 증착 방법을 사용하여 형성될 수 있다. ILD(78)는, 예를 들어, FCVD, 스핀 온 코팅, CVD, PECVD, 또는 다른 증착 방법을 사용하여 형성된 유전체 물질을 포함할 수 있다. ILD(78)는 또한 실리콘 산화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등으로 형성될 수 있다. CMP 공정 또는 기계적 그라인딩 공정과 같은 평탄화 단계가 ILD(78), 더미 게이트 스택(58)(도 18b, 도 18c, 및 도 18d), 및 게이트 스페이서(61)의 최상면들을 서로 동일한 높이가 되도록 하기 위해 수행될 수 있다.
후속 공정에서, 더미 게이트 스택(58)(도 18b, 도 18c, 및 도 18d)이 제거되어, 도 19b, 도 19c, 및 도 19d에서 도시된 바와 같이 트렌치(80)를 형성한다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(234)으로서 나타난다. 트렌치(80)는 게이트 스페이서들(61) 사이에 있고, 게이트 스페이서들(61)에 노출되어 있으며, 아래에 있는 더미 반도체층(48)은 트렌치(80)에 노출된다. 도 19b에서 도시된 바와 같이, (폴리실리콘) 더미 게이트 전극(52)은 종래의 공정에서와 같이 높은 반도체 핀들 사이의 고 종횡비 공간 내로 연장되지 않기 때문에, 더미 게이트 전극(52)의 제거는 고 종횡비 공정을 포함하지 않는다. 따라서, 더미 게이트 전극(52)의 제거는 공정 오차를 덜 발생시킨다.
다음으로, 더미 반도체층(48)은 더미 반도체층(48)을 에칭하되 반도체 핀(46)을 에칭하지 않는 에천트를 사용하여 제거된다. 마스크층(26)과 맨드렐(27B)(도 19b)이 또한 에칭된다. 따라서, 트렌치(80)는 반도체 핀(46)과 동일한 레벨로 하향 연장된다. 결과적인 구조물이 도 20a, 도 20b, 도 20c, 및 도 20d에서 도시된다.
도 20b를 참조하면, 각각의 반도체 핀(46)은 대응하는 트렌치(80)에 노출되어 있는 최상부면, 좌측면, 및 우측면을 포함하는 적어도 세 개의 면들을 갖는다. 일부 실시예들에 따르면, 반도체 핀(46)의 바닥면은 유전체층(34)과 유전체 라이너(32)의 최상부 가장자리들과 접합되어 있다. 대안적인 실시예들에 따르면, 반도체 핀(46)의 바닥면은 유전체층(34)과 유전체 라이너(32)의 최상부 가장자리들로부터 갭에 의해 이격되어 있다. 달리 말하면, 도 20b에서 도시된 바와 같은 단면도에서, 반도체 핀(46)은 부유(suspend)될 수 있다. 이는 유전체층(34)과 유전체 라이너(32)의 최상부들이 선행 에칭 공정들 및 대응하는 세정 공정들에서 리세싱될 때 발생한다. 영역(81)은 대응하는 아래에 있는 유전체층(34)과 유전체 라이너(32)로부터 반도체 핀(46)을 분리하기 위해 갭(82)(도 20d)이 형성될 수 있는 곳을 나타낸다. 도 20d는 갭(82)을 나타낸다. CESL(77) 및 ILD(78) 아래에 있는 소스/드레인 영역들(70, 76)은 도 20a에서 도시된 바와 같이 그대로 남아 있다.
도 19c를 다시 참조하면, 트렌치(80) 아래에는, 마스크층(26)과 맨드렐(27B)이 있다. 이들 부분들의 에칭은 도 20b와 도 20c 둘 다에서 도시된 바와 같이, 트렌치(80)가 반도체 스트립 부분(27A)까지 하향 연장되게 한다.
도 21a, 도 21b, 도 21c, 및 도 21d는 게이트 유전체(84) 및 대응하는 게이트 유전체(84) 위의 게이트 전극(86)을 포함하는 대체 게이트 스택(88)의 형성을 나타낸다. 각각의 공정은 도 24에서 도시된 공정 흐름(200)에서의 공정(236)으로서 나타난다. 도 22는 도 21b에서의 영역(90)의 확대도를 나타내고, 도 23은 도 21c에서의 영역(92)의 확대도를 나타낸다. 대체 게이트(88)의 형성에서, 게이트 유전체(84)(도 15a)가 먼저 형성되는데, 이는 트렌치(80)(및 가능하게는 갭(82)(도 20d)(이것이 형성된 경우에 한 함)) 내로 연장되고 ILD(78) 위로 연장되는 부분을 가질 수 있다. 본 발명개시의 일부 실시예들에 따르면, 게이트 유전체(84)는 그 아랫 부분으로서 계면층(Interfacial Layer; IL)(84A)(도 22)을 포함한다. IL(84A)은 실리콘 산화물층과 같은 산화물층을 포함할 수 있고, 이는 화학적 산화 공정, 또는 증착 공정을 통해 형성된다. 게이트 유전체(84)는 또한 IL(84A) 위에 형성된 하이 k 유전체층(84B)(도 22)을 포함할 수 있다. 하이 k 유전체층(84B)은 컨포멀층으로서 형성되고, 하프늄 산화물, 란타늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등과 같은 하이 k 유전체 물질을 포함한다. 하이 k 유전체 물질의 유전상수(k 값)는 3.9보다 높고, 약 7.0보다 높을 수 있다. 본 발명개시의 일부 실시예들에 따르면, 게이트 유전체(84) 내의 하이 k 유전체층(84B)은 ALD 또는 CVD를 사용하여 형성된다.
게이트 전극(86)이 게이트 유전체(84) 위에 형성되고, 트렌치(80)의 나머지 부분을 채운다. 게이트 전극(86)의 형성은 복수의 도전층들을 증착시키기 위한 복수의 증착 공정들을 포함할 수 있고, ILD(78) 위의 도전층들의 과잉 부분들을 제거하기 위해 평탄화 단계를 수행하는 것을 포함할 수 있다. 도전층들의 증착은 ALD 또는 CVD와 같은 컨포멀 증착 방법을 사용하여 수행될 수 있다.
게이트 전극(86)은 확산 배리어층(도시되지 않음) 및 확산 배리어층 위의 하나(또는 그 이상)의 일함수층(86A)(도 22와 도23)을 포함할 수 있다. 확산 배리어층은 TiSiN을 형성하기 위해 실리콘으로 도핑될 수 있거나(또는 도핑되지 않을 수 있는) 티타늄 질화물(TiN)로 형성될 수 있다. 일함수층(86A)은 중간 갭 일함수층일 수 있거나, 또는 p형 일함수층 또는 n형 일함수층일 수 있다. 일함수층(들)의 증착 후, 다른 TiN층일 수 있는 다른 배리어층(도시되지 않음)이 형성된다. 게이트 전극(86)은 또한 예를 들어, 텅스텐 또는 코발트로 형성될 수 있는 충전 금속(86B)을 포함할 수 있다.
p형 FinFET(94A)과 n형 FinFET(94B)의 게이트들 및 채널 영역들의 일부분들의 확대도를 도시하는 도 22에서 도시된 바와 같이, p형 FinFET(94A)과 n형 FinFET(94B)은 공통 게이트 스택(88)을 공유한다. 소스/드레인 영역(70)(도 21a)은 p형 FinFET(94A)의 소스/드레인 영역들을 형성한다. 소스/드레인 영역(76)(도 21a)은 n형 FinFET(94B)의 소스/드레인 영역들을 형성한다. 반도체 핀(46)은 p형 FinFET(94A)과 n형 FinFET(94B)의 채널 영역들을 형성한다. 일부 실시예들에 따르면, 게이트 스택(88)은 도 22에서 도시된 바와 같이, 반도체 핀(46)의 세 개의 면(최상부면, 좌측면, 및 우측면) 상에 있다. 결과적인 트랜지스터는 FinFET이며, Ω 게이트들을 가질 수 있다. 갭(82)(도 20d)이 형성되어 있는 대안적인 실시예들에 따르면, 게이트 유전체(84)는 각각의 반도체 핀(46)을 완전히 둘러싸도록 반도체 핀(46)의 바로 아래까지 연장된다. 게이트 전극(86)은 각각의 게이트 유전체(84) 및 반도체 핀(46)을 완전히 둘러쌀 수 있어서(또는 그렇지 않을 수 있어서), 결과적인 트랜지스터들은 게이트 올 어라운드(GAA) 트랜지스터들일 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
반도체 기판 위에 에피택시 반도체층을 형성하는 단계;
반도체 스트립을 형성하기 위해 상기 에피택시 반도체층과 상기 반도체 기판을 에칭하는 단계 - 상기 반도체 스트립은,
맨드렐(mandrel)로서 작용하는 윗부분 - 상기 윗부분은 상기 에피택시 반도체층의 남아있는 부분임 -; 및
상기 맨드렐 아래에 있는 아랫 부분 - 상기 아랫 부분은 상기 반도체 기판의 남아있는 부분임 - 을 포함함 -;
상기 맨드렐의 제1 측벽으로부터 시작하는 제1 반도체 핀을 성장시키는 단계;
상기 맨드렐의 제2 측벽으로부터 시작하는 제2 반도체 핀을 성장시키는 단계 - 상기 제1 측벽과 상기 제2 측벽은 상기 맨드렐의 대향 측벽들임 -;
상기 제1 반도체 핀에 기초하여 제1 트랜지스터를 형성하는 단계; 및
상기 제2 반도체 핀에 기초하여 제2 트랜지스터를 형성하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 트랜지스터를 형성하는 단계는, p형 트랜지스터를 형성하는 단계를 포함하고, 상기 제2 트랜지스터를 형성하는 단계는 n형 트랜지스터를 형성하는 단계를 포함한 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 트랜지스터를 형성하는 단계는,
상기 제1 반도체 핀의 일부분 상에 더미 게이트 스택을 형성하는 단계;
상기 제1 반도체 핀의 일부분을 노출시키기 위해 상기 더미 게이트 스택을 제거하는 단계;
상기 제1 반도체 핀의 일부분 바로 아래에 있는 유전체 영역을 에칭하는 단계; 및
상기 제1 반도체 핀의 일부분을 둘러싸는 대체 게이트 스택을 형성하는 단계를 포함한 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 제1 반도체 핀 상에 더미 반도체층을 성장시키는 단계를 더 포함하고, 상기 더미 반도체층과 상기 제1 반도체 핀은 상이한 반도체 물질들로 형성된 것인 방법.
실시예 5. 실시예 1에 있어서, 상기 에피택시 반도체층과 상기 반도체 기판을 에칭하는 단계는 상기 반도체 스트립의 대향 측부들 상에 제1 트렌치와 제2 트렌치를 더 형성하고, 상기 방법은,
상기 제1 트렌치와 상기 제2 트렌치 내에 제1 격리 영역과 제2 격리 영역을 각각 형성하는 단계; 및
리세스들을 형성하기 위해 상기 제1 격리 영역의 제1 부분과 상기 제2 격리 영역의 제2 부분을 에칭하는 단계를 더 포함하고, 상기 제1 반도체 핀과 상기 제2 반도체 핀은 상기 리세스들 내에서 성장된 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 제1 트랜지스터를 형성하는 단계와 상기 제2 트랜지스터를 형성하는 단계는 상기 제1 트랜지스터와 상기 제2 트랜지스터에 의해 공유된 공통 게이트 스택을 형성하는 단계를 포함한 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 반도체 기판은 실리콘 기판이고, 상기 에피택시 반도체층을 형성하는 단계는 실리콘 게르마늄층을 에피택셜방식으로 성장시키는 단계를 포함한 것인 방법.
실시예 8. 방법에 있어서,
반도체 맨드렐의 제1 측벽과 제2 측벽으로부터 제1 반도체 핀과 제2 반도체 핀을 성장시키기 위해 제1 에피택시를 수행하는 단계;
상기 제1 반도체 핀과 상기 제2 반도체 핀 각각의 제1 부분 상에 더미 게이트 스택을 형성하는 단계;
상기 제1 반도체 핀과 상기 제2 반도체 핀 각각의 제2 부분을 제거하는 단계;
유전체 핀을 형성하기 위해 상기 반도체 맨드렐을 산화시키는 단계;
상기 제1 반도체 핀과 상기 제2 반도체 핀의 제거된 제2 부분들에 의해 남겨진 공간들 내에서 제1 더미 반도체 영역과 제2 더미 반도체 영역을 각각 성장시키는 단계;
상기 제1 더미 반도체 영역과 상기 제2 더미 반도체 영역을 제1 소스/드레인 영역과 제2 소스/드레인 영역으로 각각 대체시키는 단계; 및
상기 더미 게이트 스택을 대체 게이트 스택으로 대체시키는 단계를 포함하는 방법.
실시예 9. 실시예 8에 있어서, 상기 제1 반도체 핀과 상기 제2 반도체 핀 상에 제1 더미 반도체층과 제2 더미 반도체층을 각각 성장시키는 단계를 더 포함하며, 상기 더미 게이트 스택은 상기 제1 더미 반도체층과 상기 제2 더미 반도체층 위에 형성된 것인 방법.
실시예 10. 실시예 9에 있어서,
상기 제1 반도체 핀과 상기 제2 반도체 핀 각각의 제2 부분을 제거하기 전에, 상기 제1 더미 반도체층과 상기 제2 더미 반도체층을 제거하기 위해 에칭 공정을 수행하는 단계를 더 포함하는 방법.
실시예 11. 실시예 8에 있어서,
반도체 기판 상에 에피택시층을 에피택셜방식으로 성장시키는 단계; 및
제1 트렌치와 제2 트렌치를 형성하기 위해 상기 에피택시층을 에칭하는 단계를 더 포함하며, 상기 제1 트렌치와 상기 제2 트렌치 사이에 있는 상기 에피택시층의 일부분은 상기 반도체 맨드렐을 형성하는 것인 방법.
실시예 12. 실시예 11에 있어서,
상기 제1 트렌치와 상기 제2 트렌치 내에 제1 격리 영역과 제2 격리 영역을 각각 형성하는 단계; 및
상기 반도체 맨드렐의 제1 측벽과 제2 측벽을 드러내보이도록 상기 제1 격리 영역과 상기 제2 격리 영역 각각의 일부분을 에칭하는 단계를 더 포함하는 방법.
실시예 13. 실시예 8에 있어서, 상기 제1 소스/드레인 영역은 p형이고, 상기 제2 소스/드레인 영역은 n형인 것인 방법.
실시예 14. 실시예 8에 있어서, 상기 대체 게이트 스택은 상기 제1 반도체 핀의 제1 부분을 완전히 둘러싼 것인 방법.
실시예 15. 디바이스에 있어서,
벌크 반도체 기판;
상기 벌크 반도체 기판 위에 있고 상기 벌크 반도체 기판과 접합된 반도체 스트립;
상기 반도체 스트립과 오버랩하고 상기 반도체 스트립과 접촉하는 제1 부분을 포함한 게이트 스택;
상기 게이트 스택의 제1 부분의 대향 측벽들과 접촉하는 제1 반도체 핀과 제2 반도체 핀 - 상기 게이트 스택은,
상기 제1 부분과는 상기 제1 반도체 핀의 반대측 상에 있는 제2 부분;
상기 제1 부분과는 상기 제2 반도체 핀의 반대측 상에 있는 제3 부분을 더 포함함 -;
상기 제1 반도체 핀의 측벽과 접합된 제1 소스/드레인 영역; 및
상기 제2 반도체 핀의 측벽과 접합된 제2 소스/드레인 영역을 포함하는 디바이스.
실시예 16. 실시예 15에 있어서, 제1 격리 영역과 제2 격리 영역을 더 포함하며, 상기 제1 격리 영역과 상기 제2 격리 영역의 아랫 부분들은 상기 반도체 스트립의 대향 측벽들과 접촉한 것인 디바이스.
실시예 17. 실시예 15에 있어서, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역은 상반되는 도전 유형을 갖는 것인 디바이스.
실시예 18. 실시예 15에 있어서, 유전체 핀을 더 포함하며, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역은 상기 유전체 핀의 대향 측벽들과 접촉한 것인 디바이스.
실시예 19. 실시예 18에 있어서, 상기 유전체 핀은 실리콘 게르마늄 산화물을 포함한 것인 디바이스.
실시예 20. 실시예 18에 있어서, 상기 유전체 핀은 상기 반도체 스트립과 오버랩하고 상기 반도체 스트립과 접촉한 것인 디바이스.

Claims (10)

  1. 방법에 있어서,
    반도체 기판 위에 에피택시 반도체층을 형성하는 단계;
    반도체 스트립을 형성하기 위해 상기 에피택시 반도체층과 상기 반도체 기판을 에칭하는 단계 - 상기 반도체 스트립은,
    맨드렐(mandrel)로서 작용하는 윗부분 - 상기 윗부분은 상기 에피택시 반도체층의 남아있는 부분임 -; 및
    상기 맨드렐 아래에 있는 아랫 부분 - 상기 아랫 부분은 상기 반도체 기판의 남아있는 부분임 - 을 포함함 -;
    상기 맨드렐의 제1 측벽으로부터 시작하는 제1 반도체 핀을 성장시키는 단계;
    상기 맨드렐의 제2 측벽으로부터 시작하는 제2 반도체 핀을 성장시키는 단계 - 상기 제1 측벽과 상기 제2 측벽은 상기 맨드렐의 대향 측벽들임 -;
    상기 제1 반도체 핀에 기초하여 제1 트랜지스터를 형성하는 단계; 및
    상기 제2 반도체 핀에 기초하여 제2 트랜지스터를 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 트랜지스터를 형성하는 단계는,
    상기 제1 반도체 핀의 일부분 상에 더미 게이트 스택을 형성하는 단계;
    상기 제1 반도체 핀의 일부분을 노출시키기 위해 상기 더미 게이트 스택을 제거하는 단계;
    상기 제1 반도체 핀의 일부분 바로 아래에 있는 유전체 영역을 에칭하는 단계; 및
    상기 제1 반도체 핀의 일부분을 둘러싸는 대체 게이트 스택을 형성하는 단계
    를 포함한 것인 방법.
  3. 제1항에 있어서,
    상기 제1 반도체 핀 상에 더미 반도체층을 성장시키는 단계
    를 더 포함하고,
    상기 더미 반도체층과 상기 제1 반도체 핀은 상이한 반도체 물질들로 형성된 것인 방법.
  4. 방법에 있어서,
    반도체 맨드렐의 제1 측벽과 제2 측벽으로부터 제1 반도체 핀과 제2 반도체 핀을 성장시키기 위해 제1 에피택시를 수행하는 단계;
    상기 제1 반도체 핀과 상기 제2 반도체 핀 각각의 제1 부분 상에 더미 게이트 스택을 형성하는 단계;
    상기 제1 반도체 핀과 상기 제2 반도체 핀 각각의 제2 부분을 제거하는 단계;
    유전체 핀을 형성하기 위해 상기 반도체 맨드렐을 산화시키는 단계;
    상기 제1 반도체 핀과 상기 제2 반도체 핀의 제거된 제2 부분들에 의해 남겨진 공간들 내에서 제1 더미 반도체 영역과 제2 더미 반도체 영역을 각각 성장시키는 단계;
    상기 제1 더미 반도체 영역과 상기 제2 더미 반도체 영역을 제1 소스/드레인 영역과 제2 소스/드레인 영역으로 각각 대체시키는 단계; 및
    상기 더미 게이트 스택을 대체 게이트 스택으로 대체시키는 단계
    를 포함하는 방법.
  5. 디바이스에 있어서,
    벌크 반도체 기판;
    상기 벌크 반도체 기판 위에 있고 상기 벌크 반도체 기판과 접합된 반도체 스트립;
    상기 반도체 스트립과 오버랩하고 상기 반도체 스트립과 접촉하는 제1 부분을 포함한 게이트 스택;
    상기 게이트 스택의 제1 부분의 대향 측벽들과 접촉하는 제1 반도체 핀과 제2 반도체 핀 - 상기 게이트 스택은,
    상기 제1 부분과는 상기 제1 반도체 핀의 반대측 상에 있는 제2 부분;
    상기 제1 부분과는 상기 제2 반도체 핀의 반대측 상에 있는 제3 부분을 더 포함함 -;
    상기 제1 반도체 핀의 측벽과 접합된 제1 소스/드레인 영역; 및
    상기 제2 반도체 핀의 측벽과 접합된 제2 소스/드레인 영역
    을 포함하는 디바이스.
  6. 제5항에 있어서,
    제1 격리 영역과 제2 격리 영역
    을 더 포함하며,
    상기 제1 격리 영역과 상기 제2 격리 영역의 아랫 부분들은 상기 반도체 스트립의 대향 측벽들과 접촉한 것인 디바이스.
  7. 제5항에 있어서,
    상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역은 상반되는 도전 유형을 갖는 것인 디바이스.
  8. 제5항에 있어서,
    유전체 핀
    을 더 포함하며,
    상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역은 상기 유전체 핀의 대향 측벽들과 접촉한 것인 디바이스.
  9. 제8항에 있어서,
    상기 유전체 핀은 실리콘 게르마늄 산화물을 포함한 것인 디바이스.
  10. 제8항에 있어서,
    상기 유전체 핀은 상기 반도체 스트립과 오버랩하고 상기 반도체 스트립과 접촉한 것인 디바이스.
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