TWI739439B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TWI739439B
TWI739439B TW109116848A TW109116848A TWI739439B TW I739439 B TWI739439 B TW I739439B TW 109116848 A TW109116848 A TW 109116848A TW 109116848 A TW109116848 A TW 109116848A TW I739439 B TWI739439 B TW I739439B
Authority
TW
Taiwan
Prior art keywords
semiconductor
fin
dummy
forming
layer
Prior art date
Application number
TW109116848A
Other languages
English (en)
Other versions
TW202105480A (zh
Inventor
王培勳
陳仕承
林群雄
王志豪
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202105480A publication Critical patent/TW202105480A/zh
Application granted granted Critical
Publication of TWI739439B publication Critical patent/TWI739439B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

方法包含在半導體基底上形成磊晶半導體層，以及蝕刻磊晶半導體層和半導體基底以形成半導體帶狀物，半導體帶狀物包含作為心軸的上部和在心軸下的下部。上部為磊晶半導體層的剩餘部分，而下部為半導體基底的剩餘部分。方法更包含自心軸的第一側壁開始成長第一半導體鰭片，自心軸的第二側壁開始成長第二半導體鰭片。第一側壁和第二側壁為心軸的相對兩側壁。基於第一半導體鰭片形成第一電晶體。基於第二半導體鰭片形成第二電晶體。

Description

半導體裝置及其形成方法
本發明實施例係關於一種半導體裝置及其形成方法，特別是有關於具有自心軸成長之半導體鰭片的半導體裝置及其形成方法。
隨著積體電路縮小尺寸的幅度增加，且對積體電路速度的要求也漸趨嚴格，電晶體在尺寸越來越小的同時需要具有更高的驅動電流。因此開發了鰭式場效電晶體（fin field-effect transistor，FinFET）。在傳統形成鰭式場效電晶體的製程中，半導體鰭片的形成可藉由在矽基底內形成溝槽，將介電材料填入溝槽以形成淺溝槽隔離（shallow trench isolation，STI）區，然後凹陷淺溝槽隔離區的頂部。在淺溝槽隔離區的凹陷部分之間的矽基底部分因此形成半導體鰭片，鰭式場效電晶體會形成於半導體鰭片上。
根據本發明實施例中的一些實施例，半導體裝置的形成方法包括在半導體基底上形成磊晶半導體層；蝕刻磊晶半導體層和半導體基底以形成半導體帶狀物，半導體帶狀物包括作為心軸的上部，其中上部為磊晶半導體層的剩餘部分；以及在心軸下的下部，其中下部為半導體基底的剩餘部分；自心軸的第一側壁開始成長第一半導體鰭片；自心軸的第二側壁開始成長第二半導體鰭片，其中第一側壁和第二側壁為心軸的相對兩側壁；基於第一半導體鰭片形成第一電晶體；以及基於第二半導體鰭片形成第二電晶體。
根據本發明實施例中的一些實施例，半導體裝置的形成方法包括實施第一磊晶以自半導體心軸的第一側壁和第二側壁成長第一半導體鰭片和第二半導體鰭片；在第一半導體鰭片和第二半導體鰭片各自的第一部分上形成虛設閘極堆疊；移除第一半導體鰭片和第二半導體鰭片各自的第二部分；將半導體心軸氧化以形成介電鰭片；在第一半導體鰭片和第二半導體鰭片移除的第二部分留下的空間內成長第一虛設半導體區和第二虛設半導體區；分別以第一源極/汲極區和第二源極/汲極區取代第一虛設半導體區和第二虛設半導體區；以及以替代閘極堆疊取代虛設閘極堆疊。
根據本發明實施例中的一些實施例，半導體裝置包括塊材半導體基底；半導體帶狀物，在塊材半導體基底上且與塊材半導體基底接合；閘極堆疊，包括重疊且接觸半導體帶狀物的第一部分；第一半導體鰭片和第二半導體鰭片，接觸閘極堆疊的第一部分的相對兩側壁，其中閘極堆疊更包括第二部分，位於第一半導體鰭片背向第一部分的一側上；第三部分，位於第二半導體鰭片背向第一部分的一側上；第一源極/汲極區，與第一半導體鰭片的側壁接合；以及第二源極/汲極區，與第二半導體鰭片的側壁接合。
以下內容提供許多不同實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用於限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件上或上方，可能包含形成第一部件和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一部件和第二部件之間，使得第一部件和第二部件不直接接觸的實施例。另外，本發明實施例在不同範例中可重複使用參考數字及/或字母。此重複是為了簡化和清楚之目的，並非代表所討論的不同實施例及/或組態之間有特定的關係。
此外，本文可能使用空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用詞，這些空間相對用語係為了便於描述如圖所示之一個（些）元件或部件與另一個（些）元件或部件之間的關係。這些空間相對用語包含使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則在此所使用的空間相對形容詞也將依轉向後的方位來解釋。
根據一些實施例提供高密度的環繞式閘極（gate-all-around，GAA）電晶體及/或鰭式場效電晶體（FinFET）及其形成方法。根據一些實施例顯示形成鰭式場效電晶體的中間階段。在此討論一些實施例的一些變化。在各種示意圖及說明的實施例中，使用相似的參考符號以指示相似的參考元件。根據本發明實施例中的一些實施例，形成作為心軸（mandrel）的半導體鰭片，並在心軸的相對兩側成長兩個半導體鰭片。基於兩個半導體鰭片形成多閘極電晶體（例如鰭式場效電晶體或環繞式閘極（GAA）電晶體）。將心軸氧化以形成介電鰭片，介電鰭片將兩個電晶體的源極/汲極區彼此電性隔離。雖然方法實施例可以用特定順序來實施以進行討論，其他的方法實施例可以用任何邏輯順序來實施。
根據本發明實施例中的一些實施例，顯示形成多閘極電晶體之中間階段的剖面圖和上視圖。相應的製程也示意性地反應在第24圖的製造流程中。
在第1圖中，提供基底20（晶圓的一部分）。基底20可為半導體基底，例如塊材（bulk）半導體基底。也可使用其他基底，例如多層或漸變（gradient）基底。一些實施例中，半導體基底20的半導體材料可包含矽、鍺、化合物半導體（包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦）、合金半導體（包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP）或前述之組合。
在半導體基底20上磊晶成長半導     體層22。相應的製程顯示於第24圖的製造流程200中的製程202。半導體層22係由與半導體基底20不同的材料製成。根據本發明實施例中的一些實施例，半導體層22包括鍺，並可包含矽鍺或鍺（無矽）。鍺原子百分比可高於約20%，並可在約20%至約100%。當半導體基底20由矽或矽鍺形成時，半導體層22與半導體基底20的鍺原子百分比差距高於約20。
參照第2圖，在半導體層22上形成作為蝕刻遮罩之圖案化的墊層24和遮罩層26。墊層24和遮罩層26可先形成為毯覆層的形式，然後經圖案化。為了將墊層24和遮罩層26圖案化，在毯覆性的遮罩層26上形成圖案化的光阻（未繪示），並使用圖案化的光阻作為蝕刻遮罩或使用傳統的雙重圖案化方法與心軸定義來蝕刻遮罩層26和墊層24。墊層24可為包含氧化矽的薄膜。墊層24可作為蝕刻遮罩層26的蝕刻停止層。根據本發明實施例中的一些實施例，遮罩層26由氮化矽、碳氮化矽或類似的材料形成，並可使用例如低壓化學氣相沉積（low-pressure chemical vapor deposition，LPCVD）、矽的熱氮化、電漿輔助化學氣相沉積（plasma enhanced chemical vapor deposition，PECVD）或類似的方法以形成。在隨後的光學微影製程期間使用遮罩層26作為硬遮罩。
接著，使用遮罩層26作為蝕刻遮罩以蝕刻半導體層22和半導體基底20，形成溝槽28和心軸27B。相應的製程顯示於第24圖的製造流程200中的製程204。溝槽28穿過半導體層22且延伸進入半導體基底20。半導體基底20和半導體層22在溝槽28之間的部分稱為混合半導體帶狀物（strip）27。此外，半導體層22在混合半導體帶狀物27內的部分稱為心軸27B。混合半導體帶狀物27也包含部分27A，部分27A為蝕刻之半導體基底20的剩餘部分。以下將半導體基底20在混合半導體帶狀物27下方的部分稱為塊材半導體基底。雖然心軸27B可由其他非矽鍺的材料形成，心軸27B在隨後的段落中也可稱為SiGe心軸27B。
然後如第3圖所示，以介電材料填充溝槽28，形成隔離區30。相應的製程顯示於第24圖的製造流程200中的製程206。在全文的描述中，隔離區30也稱為淺溝槽隔離（STI）區30。根據一些實施例，淺溝槽隔離區30包含介電襯層32、介電層34、36和38，以及與相應之介電層38重疊的介電蓋層40。根據一些實施例，介電襯層32由氮化矽、碳氮化矽或類似的材料形成。形成方法可包含熱氧化或順應性的（conformal）沉積方法，例如化學氣相沉積（chemical vapor deposition，CVD）、原子層沉積（atomic layer deposition，ALD）或類似的方法。介電層34可由氧化物形成，例如氧化矽、碳氧化矽、氮碳氧化矽或類似的材料。介電層34的厚度T1可在約10 nm至約20 nm的範圍。
介電層36可由碳氮化矽、碳氧化矽、氮碳氧化矽或類似的材料形成。介電層34和36的材料可不同於彼此。根據一些實施例，介電層36的厚度在約10 nm至約20 nm的範圍。介電層34和36的形成可使用順應性的沉積方法，例如化學氣相沉積或原子層沉積。介電層38可由氧化物形成，例如氧化矽。介電層38的形成可使用順應性的沉積方法（例如原子層沉積或化學氣相沉積）或由下而上（bottom-up）的沉積方法（例如流動式化學氣相沉積（flowable chemical vapor deposition，FCVD）、旋轉塗布或類似的方法）。在介電層38上形成介電蓋層40，並且介電蓋層40可由高介電常數（high-k）的介電材料形成，高介電常數的介電材料可為金屬氧化物，例如氧化鉿、氧化鑭或類似的材料。也可形成其他介電材料，例如碳氧化矽、氮碳氧化矽或類似的材料。介電層36和介電蓋層40的材料可不同於介電層34和介電襯層32的材料。可在形成介電層38之後實施平坦化製程（例如化學機械研磨（chemical mechanical polish，CMP）製程或機械研磨製程），凹陷介電層38，然後以介電材料填充凹陷的介電層38所留下的凹陷，接著進行另一平坦化製程以形成介電蓋層40。
參照第4圖，將介電層34和介電襯層32凹陷，形成溝槽42。相應的製程顯示於第24圖的製造流程200中的製程208。心軸27B的頂部突出高於凹陷的介電襯層32和介電層34的頂面以形成虛設半導體鰭片44，虛設半導體鰭片44作為磊晶成長半導體材料的模板。虛設半導體鰭片44的底部可高於心軸27B的底部。根據一些實施例，介電襯層32和介電層34的蝕刻使用以氟為主的化學物質，例如CF4 、NF3 、SF6 或類似的化學物質來進行。可加入氧（O2 ）作為蝕刻氣體的一部分。蝕刻製程可為等向性，並可使用乾式蝕刻（例如產生以氟為主的自由基）或濕式蝕刻以進行。對溝槽42暴露出介電層36和虛設半導體鰭片44的側壁。不蝕刻介電層36、介電蓋層44和硬遮罩層26。
第5圖顯示經由磊晶形成半導體鰭片46和虛設半導體層48。相應的製程顯示於第24圖的製造流程200中的製程210。自虛設半導體鰭片44磊晶成長半導體鰭片46。半導體鰭片46的材料與虛設半導體鰭片44的材料不同。根據本發明實施例中的一些實施例，半導體鰭片46由矽（不含鍺）、矽鍺、III-V族化合物材料或類似的材料形成。半導體鰭片46可大抵上不含鍺，例如鍺的百分比低於約5%。當虛設半導體鰭片44和半導體鰭片46都由矽鍺形成時，半導體鰭片46中的鍺原子百分比AP46可低於虛設半導體鰭片44中的鍺原子百分比AP44，例如差距（AP44−AP46）等於或大於約20%。半導體鰭片46的厚度T2在約5 nm至約10 nm的範圍。
在半導體鰭片46與最接近的介電層36之間仍有一些空間時，停止半導體鰭片46的形成。接著，在半導體鰭片46上磊晶成長虛設半導體層48，並且虛設半導體層48填入半導體鰭片46與介電層36之間的空間內。虛設半導體層48的材料與半導體鰭片46的材料不同，但與虛設半導體鰭片44相似。舉例而言，半導體鰭片46可由矽或矽鍺形成，而虛設半導體層48可由矽鍺或鍺形成，並且虛設半導體層48中的鍺原子百分比AP48高於半導體鰭片46中的鍺原子百分比AP46，例如差距（AP48−AP46）等於或大於約20%。虛設半導體層48的厚度T3在約5 nm至約8 nm的範圍。
第6A和6B圖分別顯示形成虛設閘極堆疊58之後的剖面圖和上視圖。參照第6B圖的上視圖，虛設閘極堆疊58以平行之帶狀物的形式形成在第5圖顯示的結構上。相應的製程顯示於第24圖的製造流程200中的製程212。延伸的虛設閘極堆疊58的縱向方向（顯示的Y方向）可垂直於心軸27B、半導體鰭片46及類似元件的縱向方向（顯示的X方向）。虛設閘極堆疊58的形成可藉由在第5圖顯示的結構上沉積複數個層（第6A圖中的50、52、54和56），並將此複數個層圖案化。
如第6A圖所示，虛設閘極堆疊58可包含虛設閘極介電質50、虛設閘極電極52及硬遮罩54和56。根據一些其他的實施例，也可不形成虛設閘極介電質50。虛設閘極介電質50可例如由氧化矽形成。虛設閘極電極52可由非晶矽、多晶矽或類似的材料形成。硬遮罩54可由氮化矽、碳氮化矽或類似的材料形成。硬遮罩56可由氧化物形成，例如氧化矽或類似的材料。根據一些實施例，硬遮罩54具有在約10 nm至約30 nm的範圍的厚度，並且硬遮罩56具有在約5 nm至約8 nm的範圍的厚度。
隨後的圖式顯示基於第6A和6B圖所顯示的結構形成多閘極電晶體的製程。在這些圖式中，圖式編號可包含字母「A」、字母「B」、字母「C」或字母「D」。字母「A」表示相應的圖式是與第6B圖中包含線A-A的平面相同的參考平面得出的剖面圖，其中相應的剖面為切過多閘極電晶體的源極/汲極（S/D）區之沿Y軸方向截開（Y-cut）的剖面。字母「B」表示相應的圖式是與第6B圖中包含線B-B的平面相同的參考平面得出的剖面圖，其中相應的剖面為切過虛設閘極堆疊58之沿Y軸方向截開的剖面。字母「C」表示相應的圖式是與第6B圖中包含線C-C的平面相同的參考平面得出的剖面圖，其中相應的剖面為切過其中一個心軸27B之沿X軸方向截開（X-cut）的剖面。字母「D」表示相應的圖式是與第6B圖中包含線D-D的平面相同的參考平面得出的剖面圖，其中相應的剖面為切過其中一個用於形成通道區的半導體鰭片46之沿X軸方向截開的剖面。第6B圖顯示的參考剖面C-C和D-D也顯示在第6A圖中。
參照第7A、7B、7C和7D圖，在順應性的沉積製程中形成間隙物層60。相應的製程顯示於第24圖的製造流程200中的製程214。間隙物層60由介電材料形成，並可為低介電常數（low-k）的介電材料。舉例而言，間隙物層60可由多孔的SiON、含碳的介電材料或類似的材料形成。間隙物層60的厚度可在約5 nm至約8 nm的範圍。形成方法可包含原子層沉積（ALD）、化學氣相沉積（CVD）或類似的方法。
接著，在非等向性蝕刻製程中蝕刻間隙物層60，非等向性蝕刻製程可經由乾式蝕刻製程以實施。如第8C和8D圖所示，移除間隙物層60的水平部分，並將間隙物層60的一些垂直部分留在虛設閘極堆疊58的側壁上以形成閘極間隙物61。相應的製程顯示於第24圖的製造流程200中的製程216。如第8A和8B圖所示，移除第7A和7B圖顯示的水平部分。
在移除第7A和7B圖顯示的間隙物層60的水平部分之後，露出下方的虛設半導體層48。然後實施蝕刻製程以移除虛設半導體層48的暴露部分和半導體鰭片46。所得結構顯示於第9A、9B、9C和9D圖。相應的製程顯示於第24圖的製造流程200中的製程218。在蝕刻製程中，自未來的源極/汲極區蝕刻部分的虛設半導體層48和半導體鰭片46（如第9A圖所示），而保留虛設半導體層48和半導體鰭片46在未來的通道區的部分不受蝕刻，如第9B圖所示。虛設半導體層48和半導體鰭片46可由共同的蝕刻製程進行蝕刻。蝕刻劑可包含O2 以及HBr和Cl2 的混合物。蝕刻可為非等向性（例如使用乾式蝕刻製程）以確保虛設半導體層48和半導體鰭片46在虛設閘極堆疊58（第8B圖）正下方的部分不受移除。選擇半導體鰭片46的蝕刻劑以使硬遮罩26不受蝕刻，因此不蝕刻心軸27B。重新顯現的溝槽42暴露出心軸27B。
第9D圖顯示在蝕刻虛設半導體層48和半導體鰭片46時凹陷半導體鰭片46，其中虛設閘極堆疊58和閘極間隙物61保護虛設半導體層48和半導體鰭片46在其下方的部分，使虛設半導體層48和半導體鰭片46圖案化以形成未來的通道區。
接著，實施氧化製程，例如使用氧（O2 ）、臭氧（O3 ）、水蒸氣（H2 O）或類似物。如第9A和9C圖所示，當心軸27B（第8A和8C圖） 由矽鍺形成時，心軸27B經氧化且轉變為介電鰭片62（氧化鰭片）。相應的製程顯示於第24圖的製造流程200中的製程220。如第9B和9D圖所示，心軸27B在虛設閘極堆疊58正下方的部分不受到氧化。如第9C圖所示，由於氧化製程的緣故，先前延伸的心軸27B（第8C圖）變成包含交替之心軸27B和氧化鰭片62的帶狀物。
第10A、10B、10C和10D圖顯示虛設磊晶區64的形成，虛設磊晶區64可經由磊晶成長而形成。相應的製程顯示於第24圖的製造流程200中的製程222。可理解的是虛設磊晶區64自半導體鰭片46開始磊晶成長，如第10D圖所示。因此，雖然顯示虛設磊晶區64接觸介電區（如第10A圖所示），仍能達到磊晶成長。虛設磊晶區64的材料不同於半導體鰭片46的材料（第10B和10D圖）。根據一些實施例，虛設磊晶區64係由矽鍺形成，並且虛設磊晶區64的鍺百分比高於半導體鰭片46的鍺原子百分比，舉例而言，差距等於或大於約20%。舉例而言，虛設磊晶區64的鍺百分比可在約20%至約50%的範圍。可理解的是虛設磊晶區64的鍺百分比不能太高或太低。若太低，虛設磊晶區64與矽鰭片46之間的蝕刻選擇比會不足。若鍺百分比太高，虛設磊晶區64與半導體鰭片46之間過大的差異將會產生磊晶的製程問題。虛設磊晶區64的厚度T4可在約10 nm至約20 nm的範圍。
在隨後的製程中，以替代源極和汲極區取代虛設磊晶區64。根據本發明實施例中的一些實施例，在同一虛設介電鰭片62之相對兩側的替代源極/汲極區具有相反的導電類型。在同一虛設介電鰭片62之相對兩側的替代源極/汲極區可分別為P型鰭式場效電晶體的源極/汲極區和N型鰭式場效電晶體的源極/汲極區。
第11A、11B、11C、11D、12A、12B、12C、12D、12E、13A、13B、13C、13D、14A、14B、14C和14D圖顯示P型替代源極和汲極區的形成。第11A、11B、11C和11D圖顯示第一圖案化遮罩66的形成。根據一些實施例，第一圖案化遮罩66由氮化矽、氮碳氧化矽或類似的材料形成。沉積製程為順應性的沉積製程，例如原子層沉積、化學氣相沉積或類似的製程。第一圖案化遮罩66的厚度可在約2 nm至約4 nm的範圍。
參照第12A、12B、12C和12D圖，形成光阻68並將光阻68圖案化。如第12A和12D圖所示，暴露出第一圖案化遮罩66在相應之介電鰭片62的其中一側（左側或右側）上的部分。如第12A和12C圖所示，光阻68覆蓋第一圖案化遮罩66在相應之介電鰭片62的另一側（對應的右側或左側）上的整體。由於光阻68具有帶狀，因此虛設閘極堆疊58被部分地覆蓋（第12B圖）。可理解的是，當能仔細控制光阻形成的覆蓋變異時（例如小於約15 nm），隨後的製程可在不移除非預期之虛設磊晶區64的情況下，移除第一圖案化遮罩66重疊預期之虛設磊晶區64的部分。
第12E圖顯示第12A圖中區域69的放大圖。如第12E圖所示，移除光阻68暴露出之第一圖案化遮罩66的水平部分，露出下方的虛設磊晶區64，可在後續的製程中移除虛設磊晶區64。可能留下或不留下第一圖案化遮罩66的一些垂直部分。可能在後續虛設磊晶區64的蝕刻中耗損或不耗損第一圖案化遮罩66的剩餘垂直部分。
然後，在蝕刻製程中移除露出的虛設磊晶區64，並且在此蝕刻製程中不蝕刻介電鰭片62。因此，移除在相應之介電鰭片62的其中一側（左側或右側）上的虛設磊晶區64，使得溝槽42重新顯現。相應的製程顯示於第24圖的製造流程200中的製程224。所得結構顯示於第13A、13B、13C和13D圖。虛設磊晶區64的蝕刻製程可為乾式蝕刻或濕式蝕刻。當虛設磊晶區64由矽鍺形成且使用濕式蝕刻時，可使用臭氧（O3 ）、氨（NH3 ）、第一化學溶液或第二化學溶液來蝕刻虛設磊晶區64。第一化學溶液（有時稱為標準清潔1（SC1）溶液）可包括NH4 OH、H2 O2 和H2 O。第二化學溶液（有時稱為標準清潔2（SC2）溶液）可包括HCl、H2 O2 和H2 O，或者類似的成分。當虛設磊晶區64由矽鍺形成且使用乾式蝕刻製程時，可使用HF、F2 或類似物來蝕刻虛設磊晶區64。在蝕刻製程之後，所得的溝槽42暴露出介電層34和介電襯層32的頂部邊緣。溝槽42也暴露出介電層36和介電鰭片62的側壁。
第14A、14B、14C和14D圖顯示P型源極/汲極區70的形成。相應的製程顯示於第24圖的製造流程200中的製程226。成長是選擇性的，因此源極/汲極區70自半導體鰭片46在虛設閘極堆疊58和閘極間隙物61正下方的部分的側壁開始成長（第14D圖）。如第14B和14C圖所示，不從介電材料（像是介電襯層32、介電層34、36、介電鰭片62、第一圖案化遮罩66等）開始成長。如第14A圖所示，成長的P型源極/汲極區70填充溝槽42。P型源極/汲極區70的成長可原位（in-situ）摻雜像是硼、銦或類似的P型雜質。舉例而言，P型源極/汲極區70可由SiB、SiGeB或類似的材料形成。在形成P型源極/汲極區70之後，移除光阻68（第12A、12B和12C圖）。然後移除第一圖案化遮罩66的剩餘部分。
第15A、15B、15C、15D、16A、16B、16C、16D、16E、17A、17B、17C、17D、18A、18B、18C和18D圖顯示形成N型替代源極/汲極區的製程。第15A、15B、15C和15D圖顯示第二圖案化遮罩72的形成。根據一些實施例，第二圖案化遮罩72由氮化矽、氮碳氧化矽或類似的材料形成。沉積製程包含順應性的沉積製程，例如原子層沉積、化學氣相沉積或類似的製程。第二圖案化遮罩72的厚度可在約2 nm與約4 nm的範圍。
參照第16A、16B、16C和16D圖，形成光阻74並將光阻74圖案化。如第16A圖所示，暴露出第二圖案化遮罩72在相應之介電鰭片62的其中一側（左側或右側）上的一些部分，而光阻74覆蓋第二圖案化遮罩72在相應之介電鰭片62的另一側（右側或左側）上的整體，如第16A、16C和16D圖所示。由於光阻74具有帶狀，因此虛設閘極堆疊58（第16B圖）被部分地覆蓋。
第16E圖顯示第16A圖中區域75的放大圖。如第16E圖所示，移除光阻74暴露出之第二圖案化遮罩72的水平部分，露出下方的虛設磊晶區64，使得後續可將虛設磊晶區64移除。可能留下或不留下第二圖案化遮罩72的一些垂直部分。可能在隨後虛設磊晶區64的蝕刻中耗損或不耗損第二圖案化遮罩72的剩餘垂直部分。
然後，在蝕刻製程中移除露出的虛設磊晶區64，並且在此蝕刻製程中不蝕刻介電鰭片62。因此，移除在相應之介電鰭片62的其中一側（左側或右側）上的虛設磊晶區64，使得溝槽42重新顯現。相應的製程顯示於第24圖的製造流程200中的製程228。所得結構顯示於第17A、17B、17C和17D圖。虛設磊晶區64的蝕刻製程可包含乾式蝕刻或濕式蝕刻。蝕刻劑可選自與第13A圖顯示之蝕刻製程相同的蝕刻劑候選群組。在蝕刻製程之後，所得的溝槽42暴露出介電層34和介電襯層32的頂部邊緣。溝槽42也暴露出介電層36和介電鰭片62的側壁。然後移除光阻74。
第18A、18B、18C和18D圖顯示N型源極/汲極區76的形成。相應的製程顯示於第24圖的製造流程200中的製程230。成長是選擇性的，因此源極/汲極區76自半導體鰭片46在虛設閘極堆疊58和閘極間隙物61正下方的部分的側壁開始成長。如第18B、18C和18D圖所示，不從介電材料（像是第二圖案化遮罩72、介電襯層32、介電層34、36、介電鰭片62、閘極間隙物61等）開始選擇性成長。如第18A圖所示，成長的N型源極/汲極區76填充溝槽42。N型源極/汲極區76的成長可原位摻雜像是磷、砷、銻或類似的N型雜質。舉例而言，N型源極/汲極區76可由SiP、SiCP或類似的材料形成。根據一些實施例，P型源極/汲極區70可在N型源極/汲極區76之前或之後形成。
在隨後的製程中，移除第二圖案化遮罩72的剩餘部分。然後如第19A、19C和19D圖所示，形成接觸蝕刻停止層（contact etch stop layer，CESL）77和層間介電質（inter-layer dielectric，ILD）78。相應的製程顯示於第24圖的製造流程200中的製程232。可使用順應性的沉積方法以形成接觸蝕刻停止層77，例如像是原子層沉積或化學氣相沉積。層間介電質78可包含例如使用流動式化學氣相沉積、旋轉塗布、化學氣相沉積、電漿輔助化學氣相沉積或其他沉積方法以形成的介電材料。層間介電質78也可由氧化矽、磷矽酸鹽玻璃（phospho-silicate glass，PSG）、硼矽酸鹽玻璃（boro-silicate glass，BSG）、摻硼磷矽酸鹽玻璃（boron-doped phosphor-silicate glass，BPSG）或類似的材料形成。可實施像是化學機械研磨製程（CMP）或機械研磨製程的平坦化製程以使層間介電質78、虛設閘極堆疊58（第18B、18C和18D圖）和閘極間隙物61的頂面彼此齊平。
在隨後的製程中，移除虛設閘極堆疊58（第18B、18C和18D圖），形成溝槽80，如第19B、19C和19D圖所示。相應的製程顯示於第24圖的製造流程200中的製程234。溝槽80在閘極間隙物61之間並暴露出閘極間隙物61，且溝槽80暴露出下方的虛設半導體層48。如第19B圖所示，由於（多晶矽）虛設閘極電極52不會如傳統的製程一般延伸進入高半導體鰭片之間高深寬比（aspect ratio）的空間，虛設閘極電極52的移除不涉及高深寬比的蝕刻製程。虛設閘極電極52的移除因此較不容易產生製程上的錯誤。
接著，使用蝕刻虛設半導體層48的蝕刻劑以移除虛設半導體層48，但不蝕刻半導體鰭片46。另外也蝕刻遮罩層26和心軸27B（第19B圖）。因此將溝槽80向下延伸至與半導體鰭片46相同的高度處。所得結構如第20A、20B、20C和20D圖所示。
參照第20B圖，每一個半導體鰭片46具有至少三側（包含頂側、左側和右側）暴露於相應的溝槽80。根據一些實施例，半導體鰭片46的底側與介電層34和介電襯層32的頂部邊緣接合。在其他實施例中，半導體鰭片46的底側與介電層34和介電襯層32的頂部邊緣由間隙隔開。或者換言之，在第20B圖所示的剖面圖中，半導體鰭片46可為懸吊式的。這發生於介電層34和介電襯層32的頂部在接續的蝕刻製程或對應的清潔製程中受到凹陷的時候。區域81顯示可能形成間隙82（第20D圖）以將半導體鰭片46與下方對應的介電層34和介電襯層32隔開的位置。第20D圖顯示間隙82。如第20A圖所示，在接觸蝕刻停止層77和層間介電質78下方的源極/汲極區70和76維持完整。
再參照第19C圖，溝槽80下有遮罩層26和心軸27B。如第20B和20C圖所示，這些部分的蝕刻使得溝槽80向下延伸至半導體帶狀物的部分27A。
第21A、21B、21C和21D圖顯示替代閘極堆疊88的形成，替代閘極堆疊88可包含閘極介電質84和在對應之閘極介電質84上的閘極電極86。相應的製程顯示於第24圖的製造流程200中的製程236。第22圖顯示第21B圖中區域90的放大圖，而第23圖顯示第21C圖中區域92的放大圖。在替代閘極堆疊88的形成中，先形成閘極介電質84（第21B圖），閘極介電質84延伸進入溝槽80（若有形成間隙82，則可能也延伸進入間隙82（第20D圖））並可具有延伸至層間介電質78上的一部分。根據本發明實施例中的一些實施例，閘極介電質84包含作為其下部的界面層84A（interfacial layer，IL，第22圖）。界面層84A可包含經由化學氧化製程或沉積製程以形成的氧化層，例如氧化矽層。閘極介電質84也可包含形成在界面層84A上之高介電常數的介電層84B（第22圖）。高介電常數的介電層84B以順形層的方式形成，並包含高介電常數的介電材料，例如氧化鉿、氧化鑭、氧化鋁、氧化鋯或類似的材料。高介電常數的介電材料的介電常數（k-value）高於3.9，且可高於約7.0。根據本發明實施例中的一些實施例，使用原子層沉積或化學氣相沉積以形成閘極介電質84中的高介電常數的介電層84B。
在閘極介電質84上形成填充溝槽80之剩餘部分的閘極電極86。閘極電極86的形成可包含沉積複數個導電層之複數個沉積製程，以及實施平坦化步驟以移除導電層在層間介電質78上的過量部分。可使用順應性的沉積方法以實施導電層的沉積，例如原子層沉積或或化學氣相沉積。
閘極電極86可包含擴散阻障層（未繪示）以及在擴散阻障層上之一個（或多個）功函數層86A（第22和23圖）。擴散阻障層可由氮化鈦（TiN）形成，且可經矽摻雜（或不經矽摻雜）以形成TiSiN。功函數層86A可為中間能隙（mid-gap）的功函數層，或可為P型功函數層或N型功函數層。在沉積功函數層之後， 形成另一阻障層（未繪示），可為另一TiN層。閘極電極86也可包含填充金屬86B，填充金屬86B可例如由鎢或鈷形成。
如第22圖所示，第22圖顯示P型鰭式場效電晶體94A和N型鰭式場效電晶體94B之閘極和通道區部分的放大圖，P型鰭式場效電晶體94A和N型鰭式場效電晶體94B共享一個共用閘極堆疊（又稱為替代閘極堆疊）88。源極/汲極區70（第21A圖）形成P型鰭式場效電晶體94A的源極/汲極區。源極/汲極區76（第21A圖）形成N型鰭式場效電晶體94B的源極/汲極區。半導體鰭片46形成P型鰭式場效電晶體94A和N型鰭式場效電晶體94B的通道區。根據一些實施例，如第22圖所示，閘極堆疊88在半導體鰭片46的三側（頂側、左側和右側）上。所得電晶體為鰭式場效電晶體，並可具有Ω式閘極（Ω-gate）。根據一些其他有形成間隙82（第20D圖）的實施例，閘極介電質84延伸至半導體鰭片46的正下方以完全圍繞相應的半導體鰭片46。閘極電極86可完全圍繞（或不完全圍繞）相應的閘極介電質84和半導體鰭片46，使所得的電晶體為環繞式閘極（GAA）電晶體。
本發明實施例中的一些實施例具有一些優勢部件。藉由形成心軸並在心軸的相對兩側形成與心軸接觸的半導體鰭片，可基於同一個半導體心軸/帶狀物形成P型多閘極電晶體和N型多閘極電晶體。如此可顯著地縮小電晶體的尺寸，例如縮小約20%至約40%。可形成環繞式閘極（GAA）電晶體或鰭式場效電晶體（FinFET，可包含Ω式閘極）以改善閘極控制。本發明實施例的製程可與現存形成鰭式場效電晶體的製程相容。由於多晶矽虛設閘極不會如傳統的製程一般延伸進入高半導體鰭片之間高深寬比的空間，多晶矽閘極電極的移除不涉及高深寬比的蝕刻製程，所以較不易產生製程上的錯誤。
根據本發明實施例中的一些實施例，半導體裝置的形成方法包括在半導體基底上形成磊晶半導體層；蝕刻磊晶半導體層和半導體基底以形成半導體帶狀物，半導體帶狀物包括作為心軸的上部，其中上部為磊晶半導體層的剩餘部分；以及在心軸下的下部，其中下部為半導體基底的剩餘部分；自心軸的第一側壁開始成長第一半導體鰭片；自心軸的第二側壁開始成長第二半導體鰭片，其中第一側壁和第二側壁為心軸的相對兩側壁；基於第一半導體鰭片形成第一電晶體；以及基於第二半導體鰭片形成第二電晶體。在一實施例中，形成第一電晶體包括形成P型電晶體，且形成第二電晶體包括形成N型電晶體。在一實施例中，形成第一電晶體包括：在第一半導體鰭片的一部分上形成虛設閘極堆疊，移除虛設閘極堆疊以暴露出第一半導體鰭片的前述部分；蝕刻在第一半導體鰭片的前述部分正下方的介電區；以及形成替代閘極堆疊圍繞第一半導體鰭片的前述部分。在一實施例中，此方法更包括在第一半導體鰭片上成長虛設半導體層，其中虛設半導體層和第一半導體鰭片由不同的半導體材料形成。在一實施例中，蝕刻磊晶半導體層和半導體基底進一步在半導體帶狀物的相對兩側形成第一溝槽和第二溝槽，且此方法更包括：分別在第一溝槽內和第二溝槽內形成第一隔離區和第二隔離區；以及蝕刻第一隔離區的第一部分和第二隔離區的第二部分以形成複數個凹陷，其中第一半導體鰭片和第二半導體鰭片係成長於前述凹陷中。在一實施例中，形成第一電晶體和形成第二電晶體包括形成由第一電晶體和第二電晶體共享的共用閘極堆疊。在一實施例中，半導體基底為矽基底，且形成磊晶半導體層包括磊晶成長矽鍺層。
根據本發明實施例中的一些實施例，半導體裝置的形成方法包括實施第一磊晶以自半導體心軸的第一側壁和第二側壁成長第一半導體鰭片和第二半導體鰭片；在第一半導體鰭片和第二半導體鰭片各自的第一部分上形成虛設閘極堆疊；移除第一半導體鰭片和第二半導體鰭片各自的第二部分；將半導體心軸氧化以形成介電鰭片；在第一半導體鰭片和第二半導體鰭片移除的第二部分留下的空間內成長第一虛設半導體區和第二虛設半導體區；分別以第一源極/汲極區和第二源極/汲極區取代第一虛設半導體區和第二虛設半導體區；以及以替代閘極堆疊取代虛設閘極堆疊。在一實施例中，此方法包括分別在第一半導體鰭片和第二半導體鰭片上成長第一虛設半導體層和第二虛設半導體層，其中虛設閘極堆疊係形成在第一虛設半導體層和第二虛設半導體層上。在一實施例中，此方法包括在移除第一半導體鰭片和第二半導體鰭片各自的第二部分之前，實施蝕刻製程以移除第一虛設半導體層和第二虛設半導體層。在一實施例中，此方法包括在半導體基底上磊晶成長磊晶層，以及蝕刻半導體基底上的磊晶層以形成第一溝槽和第二溝槽，其中磊晶層在第一溝槽與第二溝槽之間的部分形成半導體心軸。在一實施例中，此方法包括分別在第一溝槽和第二溝槽內形成第一隔離區和第二隔離區；以及蝕刻第一隔離區和第二隔離區各自的一部分以露出半導體心軸的第一側壁和第二側壁。在一實施例中，第一源極/汲極區為P型，且第二源極/汲極區為N型。在一實施例中，替代閘極堆疊完全圍繞第一半導體鰭片的第一部分。
根據本發明實施例中的一些實施例，半導體裝置包括塊材半導體基底；半導體帶狀物，在塊材半導體基底上且與塊材半導體基底接合；閘極堆疊，包括重疊且接觸半導體帶狀物的第一部分；第一半導體鰭片和第二半導體鰭片，接觸閘極堆疊的第一部分的相對兩側壁，其中閘極堆疊更包括第二部分，在第一半導體鰭片背向第一部分的一側上；第三部分，在第二半導體鰭片背向第一部分的一側上；第一源極/汲極區，與第一半導體鰭片的側壁接合；以及第二源極/汲極區，與第二半導體鰭片的側壁接合。在一實施例中，此半導體裝置包括第一隔離區和第二隔離區，其中第一隔離區和第二隔離區的下部接觸半導體帶狀物的相對兩側壁。在一實施例中，第一源極/汲極區和第二源極/汲極區具有相反的導電類型。在一實施例中，此半導體裝置更包括介電鰭片，其中第一源極/汲極區和第二源極/汲極區接觸介電鰭片的相對兩側壁。在一實施例中，介電鰭片包括矽鍺氧化物。在一實施例中，介電鰭片重疊且接觸半導體帶狀物。
前述內文概述了許多實施例的部件，以使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，並可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的精神與範圍。在不背離本發明實施例的精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
20:基底 22:半導體層 24:墊層 26:遮罩層 27:混合半導體帶狀物 27A:部分 27B:心軸 28,42:溝槽 30:隔離區 32:介電襯層 34,36,38:介電層 40:介電蓋層 44:虛設半導體鰭片 46:半導體鰭片 48:虛設半導體層 50:虛設閘極介電質 52:虛設閘極電極 54,56:硬遮罩 58:虛設閘極堆疊 60:間隙物層 61:閘極間隙物 62:介電鰭片 64:虛設磊晶區 66:第一圖案化遮罩 68,74:光阻 69,75,81,90,92:區域 70,76:源極/汲極區 72:第二圖案化遮罩 77:接觸蝕刻停止層 78:層間介電質 80:溝槽 82:間隙 84:閘極介電質 84A:界面層 84B:高介電常數的介電層 86:閘極電極 86A:功函數層 86B:填充金屬層 88:替代閘極堆疊 94A:P型鰭式場效電晶體 94B:N型鰭式場效電晶體 200:製造流程 202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232,234,236:製程 AP44,AP46,AP48:鍺原子百分比 T1,T2,T3,T4:厚度
藉由以下的詳述配合所附圖式可更加理解本發明實施例的內容。需注意的是，根據產業上的標準做法，各種部件並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意增加或減少。 第1～5、6A、6B、7A、7B、7C、7D、8A、8B、8C、8D、9A、9B、9C、9D、10A、10B、10C、10D、11A、11B、11C、11D、12A、12B、12C、12D、12E、13A、13B、13C、13D、14A、14B、14C、14D、15A、15B、15C、15D、16A、16B、16C、16D、16E、17A、17B、17C、17D、18A、18B、18C、18D、19A、19B、19C、19D、20A、20B、20C、20D、21A、21B、21C、21D、22和23圖是根據一些實施例，顯示形成鰭式場效電晶體（FinFET）之中間階段的剖面圖和上視圖。 第24圖是根據一些實施例，顯示形成鰭式場效電晶體的製造流程。
20:基底
27A:部分
30:隔離區
32:介電襯層
34,36,38:介電層
40:介電蓋層
46:半導體鰭片
84:閘極介電質
86:閘極電極
88:替代閘極堆疊
90:區域
94A:P型鰭式場效電晶體
94B:N型鰭式場效電晶體

Claims (14)

  1. 一種半導體裝置的形成方法，包括：在一半導體基底上形成一磊晶半導體層；蝕刻該磊晶半導體層和該半導體基底以形成一半導體帶狀物，該半導體帶狀物包括：一上部，作為一心軸，其中該上部為該磊晶半導體層的剩餘部分；以及一下部，在該心軸下，其中該下部為該半導體基底的剩餘部分；自該心軸的一第一側壁開始成長一第一半導體鰭片；自該心軸的一第二側壁開始成長一第二半導體鰭片，其中該第一側壁和該第二側壁為該心軸的相對兩側壁；將該心軸轉變為一介電鰭片；基於該第一半導體鰭片形成一第一電晶體；以及基於該第二半導體鰭片形成一第二電晶體。
  2. 如請求項1之半導體裝置的形成方法，其中形成該第一電晶體包括形成一P型電晶體，且形成該第二電晶體包括形成一N型電晶體。
  3. 如請求項1之半導體裝置的形成方法，其中形成該第一電晶體包括：在該第一半導體鰭片的一部分上形成一虛設閘極堆疊；移除該虛設閘極堆疊以暴露出該第一半導體鰭片的該部分；蝕刻在該第一半導體鰭片的該部分正下方的一介電區；以及形成一替代閘極堆疊圍繞該第一半導體鰭片的該部分。
  4. 如請求項1至3中任一項之半導體裝置的形成方法，更包括在該 第一半導體鰭片上成長一虛設半導體層，其中該虛設半導體層和該第一半導體鰭片係由不同的半導體材料形成。
  5. 如請求項1至3中任一項之半導體裝置的形成方法，其中蝕刻該磊晶半導體層和該半導體基底進一步在該半導體帶狀物的相對兩側形成一第一溝槽和一第二溝槽，且半導體裝置的形成方法更包括：分別在該第一溝槽內和該第二溝槽內形成一第一隔離區和一第二隔離區；以及蝕刻該第一隔離區的一第一部分和該第二隔離區的一第二部分以形成複數個凹陷，其中該第一半導體鰭片和該第二半導體鰭片係成長於該些凹陷中。
  6. 如請求項1至3中任一項之半導體裝置的形成方法，其中形成該第一電晶體和形成該第二電晶體包括形成由該第一電晶體和該第二電晶體共享的一共用閘極堆疊。
  7. 一種半導體裝置的形成方法，包括：實施一第一磊晶以自一半導體心軸的一第一側壁和一第二側壁成長一第一半導體鰭片和一第二半導體鰭片；在該第一半導體鰭片和該第二半導體鰭片各自的一第一部分上形成一虛設閘極堆疊；移除該第一半導體鰭片和該第二半導體鰭片各自的一第二部分；將該半導體心軸氧化以形成一介電鰭片；在該第一半導體鰭片和該第二半導體鰭片移除的該第二部分留下的空間內成長一第一虛設半導體區和一第二虛設半導體區； 分別以一第一源極/汲極區和一第二源極/汲極區取代該第一虛設半導體區和該第二虛設半導體區；以及以一替代閘極堆疊取代該虛設閘極堆疊。
  8. 如請求項7之半導體裝置的形成方法，更包括分別在該第一半導體鰭片和該第二半導體鰭片上成長一第一虛設半導體層和一第二虛設半導體層，其中該虛設閘極堆疊係形成在該第一虛設半導體層和該第二虛設半導體層上。
  9. 如請求項8之半導體裝置的形成方法，更包括：在移除該第一半導體鰭片和該第二半導體鰭片各自的該第二部分之前，實施一蝕刻製程以移除該第一虛設半導體層和該第二虛設半導體層。
  10. 如請求項7至9中任一項之半導體裝置的形成方法，其中該替代閘極堆疊完全圍繞該第一半導體鰭片的該第一部分。
  11. 一種半導體裝置，包括：一塊材半導體基底；一半導體帶狀物，在該塊材半導體基底上且與該塊材半導體基底接合；一介電鰭片，在該半導體帶狀物上；一閘極堆疊，包括重疊且接觸該半導體帶狀物的一第一部分；一第一半導體鰭片和一第二半導體鰭片，接觸該閘極堆疊的該第一部分的相對兩側壁，其中該閘極堆疊更包括：一第二部分，位於該第一半導體鰭片背向該第一部分的一側上；一第三部分，位於該第二半導體鰭片背向該第一部分的一側上；一第一源極/汲極區，與該第一半導體鰭片的一側壁接合；以及 一第二源極/汲極區，與該第二半導體鰭片的一側壁接合，其中該第一源極/汲極區和該第二源極/汲極區接觸該介電鰭片的相對兩側壁。
  12. 如請求項11之半導體裝置，更包括一第一隔離區和一第二隔離區，其中該第一隔離區和該第二隔離區的下部接觸該半導體帶狀物的相對兩側壁。
  13. 如請求項11或12之半導體裝置，其中該介電鰭片包括矽鍺氧化物。
  14. 如請求項11或12之半導體裝置，其中該介電鰭片重疊且接觸該半導體帶狀物。
TW109116848A 2019-07-18 2020-05-21 半導體裝置及其形成方法 TWI739439B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/515,484 US11049774B2 (en) 2019-07-18 2019-07-18 Hybrid source drain regions formed based on same Fin and methods forming same
US16/515,484 2019-07-18

Publications (2)

Publication Number Publication Date
TW202105480A TW202105480A (zh) 2021-02-01
TWI739439B true TWI739439B (zh) 2021-09-11

Family

ID=74093312

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109116848A TWI739439B (zh) 2019-07-18 2020-05-21 半導體裝置及其形成方法

Country Status (5)

Country Link
US (2) US11049774B2 (zh)
KR (1) KR102269458B1 (zh)
CN (1) CN112242357B (zh)
DE (2) DE102019009394B4 (zh)
TW (1) TWI739439B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11658245B2 (en) * 2019-10-29 2023-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing
US11329163B2 (en) * 2020-07-27 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080157130A1 (en) * 2006-12-29 2008-07-03 Chang Peter L D Expitaxial fabrication of fins for FinFET devices
US20150214340A1 (en) * 2014-01-24 2015-07-30 Shigenobu Maeda Methods of forming semiconductor devices, including forming a semiconductor material on a fin, and related semiconductor devices
US20180158841A1 (en) * 2015-06-26 2018-06-07 Intel Corporation Transistor fin formation via cladding on sacrifical core

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6989308B2 (en) * 2004-03-11 2006-01-24 International Business Machines Corporation Method of forming FinFET gates without long etches
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8324036B2 (en) * 2009-11-09 2012-12-04 International Business Machines Corporation Device having and method for forming fins with multiple widths for an integrated circuit
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8582352B2 (en) 2011-12-06 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for FinFET SRAM cells
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8987835B2 (en) 2012-03-27 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with a buried semiconductor material between two fins
US8768271B1 (en) 2012-12-19 2014-07-01 Intel Corporation Group III-N transistors on nanoscale template structures
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US8957478B2 (en) * 2013-06-24 2015-02-17 International Business Machines Corporation Semiconductor device including source/drain formed on bulk and gate channel formed on oxide layer
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9252243B2 (en) * 2014-02-07 2016-02-02 International Business Machines Corporation Gate structure integration scheme for fin field effect transistors
WO2015147842A1 (en) 2014-03-27 2015-10-01 Intel Corporation Confined epitaxial regions for semiconductor devices and methods of fabricating semiconductor devices having confined epitaxial regions
US9653461B2 (en) * 2014-03-28 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with low source/drain contact resistance
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9431425B1 (en) * 2015-03-31 2016-08-30 International Business Machines Corporation Directly forming SiGe fins on oxide
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9627278B2 (en) * 2015-06-16 2017-04-18 International Business Machines Corporation Method of source/drain height control in dual epi finFET formation
US9768272B2 (en) * 2015-09-30 2017-09-19 International Business Machines Corporation Replacement gate FinFET process using a sit process to define source/drain regions, gate spacers and a gate cavity
US9768178B2 (en) * 2015-11-11 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device, static random access memory cell and manufacturing method of semiconductor device
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10269793B2 (en) * 2016-04-28 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions in fin field effect transistors (FinFETs) and methods of forming same
US9793271B1 (en) * 2016-04-29 2017-10-17 International Business Machines Corporation Semiconductor device with different fin pitches
CN105977299B (zh) 2016-06-17 2019-12-10 中国科学院微电子研究所 半导体器件及其制造方法
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10170367B2 (en) * 2016-11-29 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10199503B2 (en) * 2017-04-24 2019-02-05 International Business Machines Corporation Under-channel gate transistors
US10304947B1 (en) 2017-11-30 2019-05-28 International Business Machines Corporation Smoothing surface roughness of III-V semiconductor fins formed from silicon mandrels by regrowth

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080157130A1 (en) * 2006-12-29 2008-07-03 Chang Peter L D Expitaxial fabrication of fins for FinFET devices
US20150214340A1 (en) * 2014-01-24 2015-07-30 Shigenobu Maeda Methods of forming semiconductor devices, including forming a semiconductor material on a fin, and related semiconductor devices
US20180158841A1 (en) * 2015-06-26 2018-06-07 Intel Corporation Transistor fin formation via cladding on sacrifical core

Also Published As

Publication number Publication date
DE102019009394B4 (de) 2024-04-18
KR20210010799A (ko) 2021-01-28
TW202105480A (zh) 2021-02-01
KR102269458B1 (ko) 2021-06-29
CN112242357B (zh) 2024-01-05
DE102019119716A1 (de) 2021-01-21
US20210327768A1 (en) 2021-10-21
US20210020524A1 (en) 2021-01-21
CN112242357A (zh) 2021-01-19
DE102019119716B4 (de) 2023-07-06
US11049774B2 (en) 2021-06-29

Similar Documents

Publication Publication Date Title
TWI677019B (zh) 半導體裝置及其製造方法
TWI698938B (zh) 半導體結構及其製造方法
KR102261369B1 (ko) 메탈 게이트 구조물 절단 프로세스
TWI669783B (zh) 低阻抗接觸窗插塞之形成方法
KR102107623B1 (ko) 금속 절단 공정에서의 푸팅 제거
TWI713144B (zh) 半導體裝置及其製造方法
TWI773938B (zh) 積體電路裝置及其製造方法
TWI724611B (zh) 積體電路裝置及其形成方法
KR102334898B1 (ko) 금속 게이트 커팅 공정에서의 잔류물 제거
TWI755178B (zh) 半導體元件及其製造方法
TW202131389A (zh) 半導體結構及其形成方法
TWI739439B (zh) 半導體裝置及其形成方法
TWI721605B (zh) 積體電路結構及其形成方法
US12087771B2 (en) Multiple patterning gate scheme for nanosheet rule scaling
TW202243032A (zh) 半導體結構及其形成方法
TW202303925A (zh) 半導體裝置
KR102668009B1 (ko) 유기 및 무기 재료들을 포함한 다층 포토 에칭 마스크
US11404323B2 (en) Formation of hybrid isolation regions through recess and re-deposition
TWI778507B (zh) 半導體元件及其形成方法
US20230299179A1 (en) Semiconductor structure and forming method thereof
TW202236430A (zh) 半導體裝置
TW202141641A (zh) 半導體裝置及其製造方法