TW202303925A - 半導體裝置 - Google Patents

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TW202303925A
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TW
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dielectric
channel
fin
gate
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徐崇威
江國誠
黃懋霖
朱龍琨
余佳霓
程冠倫
王志豪
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台灣積體電路製造股份有限公司
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    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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Abstract

提供一種半導體裝置。半導體裝置包含位於第一裝置區中的多個第一通道奈米結構以及位於第二裝置區中的多個第二通道奈米結構。第一通道奈米結構設置於第一介電鰭片與第二介電鰭片之間。第二通道奈米結構設置於第一介電鰭片與第三介電鰭片之間。形成閘極介電層以圍繞第一通道奈米結構的每一個及第二通道奈米結構的每一個。形成第一功函數層以圍繞第一通道奈米結構的每一個。形成第二功函數層以圍繞第二通道奈米結構的每一個。第一間隙存在於每個相鄰的第一通道奈米結構之間，且第二間隙存在於每個相鄰的第二通道奈米結構之間。

Description

半導體裝置
本發明實施例是關於半導體裝置，特別是關於奈米片裝置結構。
半導體積體電路（integrated circuit ；IC）產業經歷了指數性的成長。現代科技在積體電路材料與設計上的進步已產生了好幾世代的積體電路，其中每一世代與上一世代相比都具有更小、更複雜的電路。在積體電路的發展過程中，功能密度（functional density）（亦即，單位晶片面積的互連裝置數目）大抵上會增加而幾何尺寸（geometry size）（亦即，即可使用製程生產的最小元件（或線））卻減少。此微縮化的過程總體上會增加生產效率並降低相關成本而提供助益。此微縮化同樣增加了生產以及製造積體電路的複雜度。
本發明實施例提供一種半導體裝置，包括複數個第一通道奈米結構，彼此分隔並位於第一裝置區中；複數個第二通道奈米結構，彼此分隔並位於第二裝置區中；複數個介電鰭片，包括第一介電鰭片，位於第一裝置區與第二裝置區之間的共享邊界、第二介電鰭片，位於第一裝置區相對共享邊界的邊界、及第三介電鰭片，位於第二裝置區相對共享邊界的邊界；閘極介電層，圍繞所述第一通道奈米結構的每一個及所述第二通道奈米結構的每一個，且位於第一介電鰭片、第二介電鰭片、及第三介電鰭片上方；第一功函數層，圍繞所述第一通道奈米結構的每一個，且位於閘極介電層、第一介電鰭片、及第二介電鰭片上方；第二功函數層，圍繞所述第二通道奈米結構的每一個，且位於閘極介電層、第一介電鰭片、第二介電鰭片、第三介電鰭片、及第一功函數層上方；第一間隙，存在於每個相鄰的第一通道奈米結構之間；以及第二間隙，存在於每個相鄰的第二通道奈米結構之間。
本發明實施例提供一種半導體裝置，包括基板；多個第一通道奈米結構，設置於基板的第一裝置區中，並以第一間距彼此分隔；多個第二通道奈米結構，設置於基板的第二裝置區中，並以第二間距彼此分隔；第一介電鰭片，設置於第一裝置區與第二裝置區之間的邊界，第一介電鰭片以第三間距與所述第一通道奈米結構的每一個的第一末端分隔，第一介電鰭片以第四間距與所述第二通道奈米結構的每一個的第一末端分隔；第二介電鰭片，設置於第一裝置區的邊界，第二介電鰭片以第五間距與所述第一通道奈米結構的每一個相對第一末端的第二末端分隔；第三介電鰭片，設置於第二裝置區的邊界，第三介電鰭片以第六間距與所述第二通道奈米結構的每一個相對第一末端的第二末端分隔；閘極介電層，圍繞所述第一通道奈米結構的每一個及所述第二通道奈米結構的每一個，且位於第一介電鰭片、第二介電鰭片、及第三介電鰭片上方；第一功函數層，圍繞所述第一通道奈米結構的每一個，且位於閘極介電層、第一介電鰭片、及第二介電鰭片上方，其中第一功函數層完全地填充第三間距及第五間距但部分地填充第一間距；以及第二功函數層，圍繞所述第二通道奈米結構的每一個，且位於閘極介電層、第一介電鰭片、第二介電鰭片、第三介電鰭片、及第一功函數層上方，其中第二功函數層完全地填充第四間距及第六間距但部分地填充第二間距。
本發明實施例提供一種半導體裝置的形成方法，包括形成複數個第一通道奈米結構於基板的第一裝置區中，且形成複數個第二通道奈米結構於基板的第二裝置區中；形成第一介電鰭片、第二介電鰭片、及第三介電鰭片於第一裝置區與第二裝置區的邊界，其中所述第一通道奈米結構設置於第一介電鰭片與第二介電鰭片之間，而所述第二通道奈米結構設置於第一介電鰭片與第三介電鰭片之間；沉積閘極介電層以圍繞所述第一通道奈米結構的每一個及所述第二通道奈米結構的每一個，且位於第一介電鰭片、第二介電鰭片、及第三介電鰭片上方；沉積犧牲層於第一裝置區及第二裝置區中的閘極介電層上方以圍繞所述第一通道奈米結構的每一個及所述第二通道奈米結構的每一個，且位於第一介電鰭片、第二介電鰭片、及第三介電鰭片上方，犧牲層將所述第一通道奈米結構與第一裝置區中的第一介電鰭片及第二介電鰭片合併，且將所述第二通道奈米結構與第二裝置區中的第一介電鰭片及第三介電鰭片合併；凹蝕犧牲層以提供內凹犧牲層，從而露出所述第一通道奈米結構的最上方的第一通道奈米結構的頂部，且露出所述第二通道奈米結構的最上方的第二通道奈米結構的頂部；移除第一裝置區中的內凹犧牲層的一部份；沉積第一功函數層於第一裝置區及第二裝置區中以圍繞所述第一通道奈米結構的每一個，且位於第二裝置區中的內凹犧牲層的剩餘部分、第一介電鰭片、第二介電鰭片、及第三介電鰭片上方，其中第一功函數層將所述第一通道奈米結構與第一介電鰭片及第二介電鰭片合併，但不與相鄰的所述第一通道奈米結構合併；移除第二裝置區中的第一功函數層的一部份；移除內凹犧牲層的剩餘部分；以及沉積第二功函數金屬層於第一裝置區及第二裝置區中以圍繞所述第二通道奈米結構的每一個，且位於第一裝置區中的第一功函數層的剩餘部份上，並位於第一介電鰭片、第二介電鰭片、及第三介電鰭片上方，其中第二功函數層將第二通道奈米結構與第一介電鰭片及第三介電鰭片合併，但不與相鄰的所述第二通道奈米結構合併。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
下方描述的全繞式閘極結構（gate all around；GAA）可藉由任意合適的方法來圖案化。舉例來說，結構可使用一或多道的光學微影製程來進行圖案化，包含雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物或心軸作為遮罩以圖案化全繞式閘極結構。
對於半導體裝置的先進技術而言，多重臨界電壓（threshold voltages；Vts）對於裝置功能的靈活性變得越來越重要。然而，因為裝置尺寸以及單元（cell）高度的縮減，允許多重臨界電壓的多重圖案化閘極（multiple patterning gates；MPGs）也面臨了困難。多重臨界電壓並排配置在半導體裝置的各種區域中，且可稱作混合臨界電壓（mixed Vts）。當應用濕式過蝕刻（over-etching）以確保能完整移除在單一區域中的閘極材料時，在另一鄰近區域中的閘極材料可能會受到損失，且圖案化的邊界因而產生變化。製造具有混合臨界電壓的多重圖案化閘極存在著挑戰，特別是在諸如具有用於形成全繞式閘極結構的奈米線（nanowires）或奈米片（nanosheets）的鰭式場效電晶體（Fin Field Effect Transistor；FinFET）裝置在3奈米（N3）及以下的技術節點的先進半導體裝置中。
此處揭露的多個實施例一般涉及製造具有多重圖案化閘極以及其形成的結構的混合臨界電壓邊界隔離的半導體裝置。本發明實施例提供一種回蝕刻製程以製造多重圖案化閘極的混合臨界電壓邊界隔離。回蝕刻製程是使用犧牲層以允許從鄰近的裝置區（p型裝置區）移除第一類型的功函數層（例如，n型功函數層）且不造成此裝置區（n型裝置區）中的金屬閘極材料的損失。本發明實施例可避免金屬閘極材料的損失以及防止金屬閘極沿著N型∕P型邊界後退（retreat）。因此，本發明實施例可在n型與p型裝置區兩者中實現高臨界電壓，在諸如具有用於形成多重全繞式閘極結構的奈米線或奈米片的鰭式場效電晶體裝置在3奈米及以下的技術節點並具有混合臨界電壓的半導體裝置的臨界電壓水平與均勻度有更好的臨界電壓控制。此外，半導體裝置的單元高度預算可由於最小化了金屬閘極的橫向材料的損失而得到節省。
前述大致概述了本揭露所描述的多個實施例的一些面向。本揭露描述的一些實施例是在鰭式場效電晶體裝置的背景下描述的，且更明確地說，是在形成具有全繞式閘極結構的鰭式場效電晶體裝置的多重圖案化閘極的混合臨界電壓邊界隔離的背景下描述的。p型與n型裝置區中的全繞式閘極結構是使用犧牲層的回蝕刻製程來形成。本揭露也描述了一些例示性方法與結構的變化。本發明所屬技術領域中具有通常知識者將很容易理解，可在其他實施例的範圍之內進行預期的其他修改。本揭露的一些面向的實施例可用於其他製程及∕或其他裝置中。綜觀各種示意圖以及說明性的實施例，相似的參考標號用來表示相似的元件。儘管本方法的多個實施例可按照特定的順序描述，本方法的各種其他實施例也可按照任何合乎邏輯的順序執行，且可比本揭露所描述的包含更少或更多的步驟。
第1圖是根據本揭露的各種面向，繪示出形成半導體裝置200的方法100的流程示意圖。第2、3、4、5、6、7A、7B、7C、8A、8B、8C、9A、9B、9C、10A、10B、10C、11A、11B、11C、12A、12B、12C、13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B、16C、17A、17B、17C、18A、18B、18C、19A、19B、19C、20A、20B、20C、21A、21B、21C、22A、22B、22C、23A、23B、23C、24A、24B、24C、25A、25B、25C、26A、26B、26C、27A、27B、27C、28A、28B圖以及第28C圖是根據一些實施例，繪示出半導體裝置在方法100的各種階段的各種剖面示意圖。下方將結合第2-28C圖並參見半導體裝置200來描述方法100的一些實施例。方法100僅為示例，且不意圖將本揭露作出除了請求項中明確記載範圍之外的限制。可在方法100之前、期間、以及之後提供額外的操作步驟，且為了方法的額外實施例，一些描述的操作步驟可以被替換、移除、或移動。
參見第1圖以及第2圖，根據一些實施例，方法100包含操作步驟102，形成磊晶堆疊204於半導體裝置200的基板202上方。第2圖為半導體裝置200在形成磊晶堆疊204於基板202上方之後的剖面示意圖。
基板202可為任意合適的基板，且可加工成各種部件。在一些實施例中，基板202可為半導體基板，諸如矽基板。在一些實施例中，基板202包含各種膜層，包括形成於半導體基板上的導電層或絕緣層。基板202可包含各種摻雜組成。例如，可形成不同的摻雜分布（例如，n型阱、p型阱）於基板202上被設計為不同裝置類型（例如，n型場效電晶體、p型場效電晶體）的區域中。合適的摻雜可包含摻質的離子佈植及∕或擴散製程。基板202一般來說具有隔離部件（例如，淺溝槽隔離（shallow trench isolation；STI）部件），其將提供不同裝置類型的區域分隔開。基板202包含其他半導體，諸如鍺或鑽石。作為替代，基板202包含化合物半導體，諸如碳化矽（SiC）、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦；合金半導體，諸如SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GaInP、GaInAsP、及∕或其他合適的材料。此外，基板202可以可選地（optionally）包含磊晶層，其可為了增強性能進行應變（strained），其可包含絕緣體上覆矽（silicon-on-insulator；SOI）結構及∕或具有其他合適的增強部件。
磊晶堆疊204包含具有第一組成的第一磊晶層206並穿插具有第二組成的第二磊晶層208。第一磊晶層206以及第二磊晶層208的材料可基於提供不同蝕刻選擇性的特性來作選擇。在一些實施例中，第一組成不同於第二組成。在一些實施例中，第二磊晶層208包含與基板202相同的材料。在一些實施例中，第一磊晶層206與第二磊晶層208包含不同於基板202的材料。在一些示例中，第一磊晶層206包含SiGe而第二磊晶層208包含Si。作為替代，在一些實施例中，第一磊晶層206以及第二磊晶層208中的任何一者包含其他材料，諸如鍺、化合物半導體材料，諸如SiC、砷化鎵、磷化鎵、磷化銦、砷化銦、及∕或銻化銦、合金半導體，諸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GanP、及∕或 GaInAsP、或上述之組合。在各種實施例中，第一磊晶層206以及第二磊晶層208實質上不含摻質（亦即，具有小於約1×10 17cm -3的本質摻質濃度）。
如同將在下方進行更詳細的描述，在一示例中，電晶體的通道奈米結構是使用第二磊晶層208各自形成。因此第二磊晶層208的厚度是基於例如製造考量、電晶體性能考量、以及類似的考量來作選擇。在一示例中，第一磊晶層206的厚度是用於定義相鄰的通道奈米結構之間的間距，且第一磊晶層206的各個厚度是基於例如製造考量、電晶體性能考量、以及類似的考量來作選擇。在一些實施例中，第一磊晶層206以及第二磊晶層208具有不同的厚度。此外，第一磊晶層206的每個膜層之間可具有不同的厚度，而第二磊晶層208的每個膜層之間可具有不同的厚度。在一些實施例中，每個第一磊晶層206以及每個第二磊晶層208的厚度範圍為數奈米至數十奈米。在一些實施例中，每個第一磊晶層206具有約10奈米至約20奈米的厚度。在一些實施例中，每個第二磊晶層208具有約5奈米至約12奈米的厚度。
磊晶層的數目是依據半導體裝置200所需的通道奈米結構的數目來決定。在一些實施例中，第二磊晶層208的數目為2至10，以形成例如2至10個通道奈米結構。在一些實施例中，如第2圖所繪示，磊晶堆疊204包含三層的第一磊晶層206以及三層的第二磊晶層208。
在一些實施例中，第一磊晶層206以及第二磊晶層208為一層一層自基板202的頂表面磊晶地成長。在一示例中，每個第一磊晶層206以及每個第二磊晶層208是藉由分子束磊晶製程（molecular beam epitaxy；MBE）、諸如金屬有機化學氣相沉積（metal organic chemical vapor deposition；MOCVD）製程的化學氣相沉積（chemical vapor deposition；CVD）製程、及∕或其他合適的磊晶成長製程。磊晶成長造成第一磊晶層206以及第二磊晶層208具有與基板202相同的晶體排列。
同樣如第2圖的示例所繪示，形成硬遮罩層209於磊晶堆疊204上方。在一些實施例中，硬遮罩層209包含諸如氮化矽（SiN）、氮碳化矽（SiCN）、碳氧化矽（SiOC）、氮碳氧化矽（SiOCN）、或上述之組合的介電材料。在一些實施例中，硬遮罩層209是藉由包含低壓化學氣相沉積（low pressure chemical vapor deposition；LPCVD）以及電漿增強化學氣相沉積（plasma enhanced chemical vapor deposition；PECVD）的化學氣相沉積、物理氣相沉積（physical vapor deposition；PVD）、原子層沉積（atomic layer deposition；ALD）、或其他合適的沉積製程來形成。在一些實施例中，硬遮罩層209可具有雙層結構，包含墊（pad）氧化層以及形成於墊氧化層上方的墊氮化層。在一些實施例中，墊氧化層包含氧化矽，其可藉由熱氧化來形成。墊氮化層包含SiN，其可藉由包含低壓化學氣相沉積以及電漿增強化學氣相沉積的化學氣相沉積、物理氣相沉積、原子層沉積、或其他合適的沉積製程來形成。硬遮罩層209是用來保護基板202及∕或磊晶堆疊204的多個部分，及∕或是用來定義本揭露下方所描述的圖案（例如，鰭片）。
參見第1圖以及第3圖，根據一些實施例，方法100進行至操作步驟104，圖案化磊晶堆疊204以形成複數個裝置鰭片（也被稱作半導體鰭片）210A、210B。第3圖為第2圖的半導體裝置200在形成裝置鰭片210A、210B之後的剖面示意圖。第3圖為半導體裝置200在y軸切割（y-cut）的剖面示意圖。在鰭式場效電晶體裝置中，鰭片延伸於第一方向中且被稱作x軸切割（x-cut）方向，而金屬閘極延伸於第二方向中且被稱作y軸切割方向。因此，y軸切割方向的剖面示意圖與金屬閘極的長度方向平行，且與鰭片的長度方向垂直。
在一些實施例中，裝置鰭片包含設置於半導體裝置200的第一區域中的第一裝置鰭片210A以及設置於半導體裝置200的第二區域中的第二裝置鰭片210B。在一些實施例中，第一區域為第一類型裝置區，諸如n型金屬-氧化物-半導體（n-type metal-oxide-semiconductor；NMOS）區200A，而第二區域為第二類型裝置區，諸如p型金屬-氧化物-半導體（p-type metal-oxide-semiconductor；PMOS）區200B。值得注意的是，儘管在n型金-氧-半區200A中繪示了單個第一裝置鰭片210A，而在p型金-氧-半區200B中繪示了單個第二裝置鰭片210B，在每個n型金-氧-半區200A以及每個p型金-氧-半區200B中可形成任意數目的裝置鰭片。同樣值得注意的是，儘管第一類型裝置區被繪示為n型金-氧-半區200A，而第二類型裝置區被繪示為p型金-氧-半區200B，第一類型裝置區同樣可為p型金-氧-半區，而第二類型裝置區同樣可為n型金-氧-半區。
第一裝置鰭片210A以及第二裝置鰭片210B在z方向中自基板202向上突出。在各種實施例中，每個第一裝置鰭片210A以及每個第二裝置鰭片210B都包含了鰭片基底202F以及在鰭片基底202F上的鰭片堆疊204F。鰭片基底202F是形成自基板202，而鰭片堆疊204F是形成自磊晶堆疊204。鰭片堆疊204F包含第一磊晶層206以及第二磊晶層208的多個部分。如第3圖所繪示，第一裝置鰭片210A以及第二裝置鰭片210B沿著y方向彼此分隔。在一些實施例中，第一裝置鰭片210A與第二裝置鰭片210B之間的距離D1為約14奈米至約60奈米。當距離D1過大，最終形成的場效電晶體的密度可能會不必要的減少。
在一些實施例中，第一裝置鰭片210A以及第二裝置鰭片210B是使用包含光學微影製程以及蝕刻製程的合適的製程來進行製造。在光學微影製程期間，藉由諸如旋轉塗佈（spin coating）將光阻層先形成至硬遮罩層209。接著，根據圖案的遮罩曝光光阻層，並透過顯影形成圖案於光阻層中。具有圖案的光阻層可用作圖案化其他膜層的蝕刻遮罩。在一些實施例中，是使用超紫外光微影（extreme ultraviolet light lithography）製程來執行光阻層的圖案化。圖案化的光阻層接著用來保護基板202的多個區域以及形成於其上的第一磊晶層206與第二磊晶層208，而蝕刻製程會在未受到保護的區域形成溝槽214，溝槽214穿過硬遮罩層209、穿過磊晶堆疊204、以及進入基板202之中，從而留下第一裝置鰭片210A以及第二裝置鰭片210B。在一些示例中，溝槽214是使用諸如反應離子蝕刻（reactive ion etching；RIE）的乾式蝕刻、濕式蝕刻、或上述之組合來形成。
在各種其他的實施例中，第一裝置鰭片210A以及第二裝置鰭片210B可藉由任意合適的方法來形成。舉例來說，第一裝置鰭片210A以及第二裝置鰭片210B可使用一或多道的光學微影製程來圖案化，包含雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物或心軸作為遮罩以圖案化磊晶堆疊204以提供第一裝置鰭片210A以及第二裝置鰭片210B。
參見第1圖以及第4圖，根據一些實施例，方法100進行至操作步驟106，形成隔離結構216於溝槽214中。第4圖繪示出第3圖的半導體裝置200在形成隔離結構216之後的剖面示意圖。
隔離結構216可包含一或多種介電材料。形成隔離結構216的介電材料的示例包括但不限於氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃（fluoride-doped silicate glass；FSG）、低介電常數（low-k）介電材料、及∕或其他合適的介電材料。介電材料可藉由任意合適的技術來沉積，諸如化學氣相沉積、可流動化學氣相沉積（flowable chemical vapor deposition；FCVD）、或旋轉塗佈，以填充溝槽214。在沉積製程之後，對沉積的介電材料執行諸如化學機械拋光（chemical mechanical polishing；CMP）處理的平坦化處理，以自硬遮罩層209的頂表面移除介電材料，因此隔離結構216可與硬遮罩層209共平面。
參見第1圖以及第5圖，根據一些實施例，方法100進行至操作步驟108，形成介電鰭片218a、218b、及218c（也被稱作混合鰭片或隔離鰭片）於對應的隔離結構216之內。第5圖繪示出第4圖的半導體元件200在形成介電鰭片218a、218b、及218c之後的剖面示意圖。
不同於被配置來提供主動區的第一裝置鰭片210A以及第二裝置鰭片210B，介電鰭片218a、218b、及218c為非活性的（inactive）鰭片且並未配置來形成主動區。介電鰭片218a、218b、及218c定義了n型金-氧-半區200A以及p型金-氧-半區200B的邊界，且因此作為末端蓋（end-cap）鰭片。在如第5圖所繪示的示例中，介電鰭片218a及218b位於n型金-氧-半區200A以及p型金-氧-半區200B各自的外邊界，而介電鰭片218c位於n型金-氧-半區200A與p型金-氧-半區200B之間的邊界。介電鰭片218c防止了形成於n型金-氧-半區200A中的n型場效電晶體以及形成於p型金-氧-半區200B中的p型場效電晶體的源極∕汲極磊晶橋接（EPI bridging）。在一些實施例中，介電鰭片218c放置於第一裝置鰭片210A與第二裝置鰭片200B的中間，例如，距離S1以及距離S2具有小於約20％的差值，以小於距離S1以及S2中任何一個的約10％。隨著介電鰭片218c位於第一裝置鰭片210A以及第二裝置鰭片210B的中間，距離S1以及S2兩者可維持在最小值，同時仍在p型場效電晶體與n型場效電晶體之間留有足夠的間距，且因此可最大化所形成的場效電晶體的密度。
在一些實施例中，為了形成介電鰭片218a、218b、及218c，首先使用光學微影以及蝕刻製程在各自的隔離結構216中形成多個溝槽。溝槽的底表面可高於或者與隔離結構216的底表面齊平。溝槽接著以一或多種介電材料填充，諸如氮碳化矽（SiCN）、碳氧化矽（SiOC）、氮碳氧化矽（SiOCN）、金屬氧化物（例如氧化鉿、氧化鋯、及氧化鋁）、及∕或其他合適的介電材料，並使用諸如化學氣相沉積、可流動化學氣相沉積、物理氣相沉積、或原子層沉積的沉積製程。在沉積之後，可執行諸如化學機械拋光處理的平坦化處理以移除多於的介電材料。在進行平坦化處理之後，隔離結構216、介電鰭片218、以及硬遮罩層209可具有共平面的頂表面。
參見第1圖以及第6圖，根據一些實施例，方法100 進行至操作步驟110，凹蝕隔離結構216以形成淺溝槽隔離（shallow trench isolation；STI）結構216P。第6圖繪示出第5圖的半導體裝置在形成淺溝槽隔離結構216P之後的剖面示意圖。
淺溝槽隔離結構216P圍繞介電鰭片218a、218b、及218c以及鰭片基底202F。在一些實施例中，凹蝕製程包含乾式蝕刻製程、濕式蝕刻製程、或上述之組合。在一些實施例中，控制了內凹的深度（例如，藉由控制蝕刻時間）以使第一裝置鰭片210A以及第二裝置鰭片210B露出的上部部分能形成所需的高度。在一些實施例中，在凹蝕過後，淺溝槽隔離結構216P的頂表面可能低於或者與鰭片基底202F的頂表面齊平，使得凹蝕能露出鰭片堆疊204F的每個第一磊晶層206以及每個第二磊晶層208。
可同樣在凹蝕隔離結構216之前、期間、及∕或之後移除硬遮罩層209。在一些實施例中，硬遮罩層209是在凹蝕隔離結構216之前藉由化學機械拋光處理來移除。在一些實施例中，硬遮罩層209是藉由用於凹蝕隔離結構216的蝕刻劑來移除。
凹蝕隔離結構216同樣形成了多個溝槽219，溝槽219將第一裝置鰭片210A以及第二裝置鰭片210B與各自的介電鰭片218a、218b、及218c分隔。在一些實施例中，每個第一裝置鰭片210A以及第二裝置鰭片210B具有範圍為約20奈米至約100奈米的寬度W1，每個介電鰭片218a、218b、以及218c具有範圍為約3奈米至約30奈米的寬度W2，而每個溝槽219具有範圍為約5奈米至約15奈米的寬度W3。第一裝置鰭片210A以及第二裝置鰭片210B的寬度W1對介電鰭片218a、218b、以及218c的寬度W2的比例被設定為約4：1至約7：1。若比例過大，介電鰭片218a、218b、以及218c可能太薄，不具有足夠的機械強度。若比例過小，介電鰭片218a、218b、以及218c可能太寬，並增加了鰭片節距（pitch）以及加大電路區。
參見第1、7A、7B圖以及第7C圖，根據一些實施例，方法100進行至操作步驟112，形成犧牲閘極結構220於第一裝置鰭片210A、第二裝置鰭片210B、以及介電鰭片218a、218b、及218c上方。第7A圖繪示出第6圖的半導體裝置200在形成犧牲閘極結構220之後的剖面示意圖。第7B圖繪示出第7A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第7C圖繪示出第7A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。為了簡單起見，第7A圖中只描述了單個犧牲閘極結構。然而，任意數目的犧牲閘極結構也在本揭露的考慮範圍內。
形成犧牲閘極結構220於第一裝置鰭片210A、第二裝置鰭片210B、以及介電鰭片218a、218b、及218c上方。在一些實施例中，犧牲閘極結構220是沿著第一裝置鰭片210A、第二裝置鰭片210B、以及介電鰭片218a、218b、及218c的側壁設置，且設置於第一裝置鰭片210A、第二裝置鰭片210B、以及介電鰭片218a、218b、及218c的頂表面上方。在一些實施例中，犧牲閘極結構220包含犧牲閘極堆疊（222、224）以及沿著犧牲閘極堆疊（222、224）的側壁形成的閘極間隔物226。根據本發明實施例，犧牲閘極堆疊（222、224）將在閘極後製（gate-last）製程中與替代閘極堆疊作替換，以形成沒有金屬閘極材料損失的全繞式閘極結構，且在n型金-氧-半區200A以及p型金-氧-半區200B中的金屬閘極具有出色的混合臨界電壓邊界隔離。
犧牲閘極堆疊（222、224）在每個n型金-氧-半區200A以及p型金-氧-半區200B中定義了全繞式閘極裝置的通道區。在一些實施例中，犧牲閘極堆疊（222、224）包含犧牲閘極介電質222以及位於犧牲閘極介電質222上方的犧牲閘極電極224。在一些實施例中，犧牲閘極介電質222更可包含犧牲閘極蓋（sacrificial gate cap）於犧牲閘極電極224的頂部上。
在一些實施例中，犧牲閘極介電質222可由氧化矽、氮化矽、或氮氧化矽來形成。犧牲閘極電極224可由矽來形成，諸如多晶矽（polycrystalline silicon）或非晶矽（amorphous silicon）。在一些實施例中，犧牲閘極堆疊（222、224）是先藉由毯覆地沉積犧牲閘極介電層於第一裝置鰭片210A、第二裝置鰭片210B、介電鰭片218a、218b、及218c、以及淺溝槽隔離結構216P上方來形成。犧牲閘極電極層接著毯覆地沉積於犧牲閘極介電層上，使得第一裝置鰭片210A、第二裝置鰭片210B、以及介電鰭片218a、218b、及218c完全地嵌入至犧牲閘極電極層中。在一些實施例中，犧牲閘極介電層的厚度範圍為約1奈米至約5奈米。在一些實施例中，犧牲閘極電極層的厚度範圍為約100奈米至約200奈米。在一些實施例中，對犧牲閘極電極層進行平坦化操作步驟。犧牲閘極介電層以及犧牲閘極電極層可藉由使用包含低壓化學氣相沉積及電漿增強化學氣相沉積的化學氣相沉積、物理氣相沉積、原子層沉積、或其他合適的製程來沉積。隨後，使用光學微影以及蝕刻製程來圖案化犧牲閘極介電層以及犧牲閘極電極層。舉例來說，形成光阻層（未繪出）於犧牲閘極電極層上方並藉由微影曝光與顯影來微影地圖案化。光阻層中的圖案隨後藉由至少一道的非等向性蝕刻被轉移至犧牲閘極電極層以及犧牲閘極介電層之中，從而形成犧牲閘極堆疊（222、224）。非等向性蝕刻可為乾式蝕刻，如反應離子蝕刻、濕式蝕刻、或上述之組合。若未完整地消耗，剩餘的光阻層會在犧牲閘極堆疊（222、224）的形成之後藉由諸如灰化（ashing）來移除。藉由圖案化犧牲閘極堆疊（222、224），在犧牲閘極堆疊（222、224）的兩側的第一磊晶層206以及第二磊晶層208的鰭片堆疊204F會被部分地露出，從而定義源極∕汲極區。在本揭露中，源極與汲極可以互相交換使用，且上述的結構實質上相同。
在一些實施例中，閘極間隔物226包含介電材料，諸如氧化物、氮化物、氮氧化物、或上述之組合。在一些實施例中，閘極間隔物226是由氮化矽所形成。在一些實施例中，閘極間隔物226的形成首先藉由沉積順應的閘極間隔物材料層於犧牲閘極堆疊（222、224）、第一裝置鰭片210A、第二裝置鰭片210B、介電鰭片218a、218b、及218c、以及淺溝槽隔離結構216P露出的表面上，並接著蝕刻閘極間隔物材料層以移除閘極間隔物材料層的水平部分。在一些實施例中，閘極間隔物材料層是藉由例如化學氣相沉積、電漿增強化學氣相沉積、或原子層沉積來沉積。在一些實施例中，閘極間隔物材料層是藉由諸如反應離子蝕刻的乾式蝕刻來蝕刻。閘極間隔物材料層存在於犧牲閘極堆疊（222、224）的側壁上的多個垂直部分構成閘極間隔物226。
參見第1、8A、8B圖以及第8C圖，根據一些實施例，方法100進行至操作步驟114，移除第一裝置鰭片210A與第二裝置鰭片210B以及介電鰭片218a、218b、及218c未被犧牲閘極結構220覆蓋的多個部分以形成凹槽230。第8A圖繪示出第7A圖的半導體裝置200在形成凹槽230之後的剖面示意圖。第8B圖繪示出第8A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第8C圖繪示出第8A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
凹槽230露出基板202將要形成源極∕汲極結構的位置。凹槽230可使用非等向性蝕刻製程來形成，諸如電漿蝕刻、反應離子蝕刻、或其他合適的乾式蝕刻製程。作為替代，非等向性蝕刻製程可為濕式蝕刻製程，其使用的蝕刻劑溶液為例如氨與過氧化氫水的混合物（ammonium hydroxide-peroxide water mixture；APM）、氫氧化四甲基胺（tetramethylammonium hydroxide；TMAH）、氫氧化胺（NH 4OH）、或其他的蝕刻劑。在一些實施例中，基板202同樣被部分地蝕刻。因此，凹槽230的底表面可以與鰭片基底202F的頂表面齊平，或者低於鰭片基底202F的頂表面。
參見第1、9A、9B圖以及第9C圖，根據一些實施例，方法100進行至操作步驟116，橫向地蝕刻第一磊晶層206以形成多個凹孔232。第9A圖繪示出第8A圖的半導體裝置200在形成凹孔232之後的剖面示意圖。第9B圖繪示出第9A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第9C圖繪示出第9A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
凹孔232形成於犧牲閘極結構220下方的第二磊晶層208之間。執行濕式蝕刻製程以選擇性地移除第一磊晶層206位於閘極間隔物226下方的多個部分。在一些實施例中，控制了第一磊晶層206的蝕刻量，使得橫向蝕刻的距離不大於閘極間隔物226的寬度。根據形成第一磊晶層206以及第二磊晶層208的材料，濕式蝕刻製程可使用的蝕刻劑諸如但不限於氫氧化胺（NH 4OH）、氫氧化四甲基胺（TMAH）、乙二胺鄰苯二酚（ethylenediamine pyrocatechol；EDP）或氫氧化鉀（KOH）溶液。作為替代，操作步驟116可先選擇性地氧化在凹層230中被露出的第一磊晶層206的橫向末端，以增加第一磊晶層206與第二磊晶層208之間的蝕刻選擇性。在一些示例中，氧化製程可藉由將半導體裝置200暴露於濕式氧化製程、乾式氧化製程、或上述之組合來執行。
參見第1、10A、10B圖以及第10C圖，根據一些實施例，方法100進行至操作步驟118，形成內間隔物層234於基板202上方。第10A圖繪示出第9A圖的半導體裝置200在形成內間隔物層234之後的剖面示意圖。第10B圖繪示出第10A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第10C圖繪示出第10A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
在一示例中，內間隔物層234為形成於第一磊晶層206以及第二磊晶層208的橫向末端上的順應的介電層。在一些實施例中，內間隔物層234包繞（wraps around）閘極間隔物226並填充凹孔232。內間隔物層234可包含氧化矽、氮化矽、碳化矽、氮碳化矽、碳氧化矽、氮碳氧化矽、及∕或其他合適的介電材料。內間隔物層234可藉由原子層沉積或任意其他合適的方法來形成。藉由順應地形成內間隔物層234，凹孔232的尺寸會減少或者被完整地填充。
參見第1、11A、11B圖以及第11C圖，根據一些實施例，方法100進行至操作步驟120，形成內間隔物236於凹孔232中。第11A圖繪示出第10A圖的半導體裝置200在形成內間隔物236之後的剖面示意圖。第11B圖繪示出第11A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第11C圖繪示出第11A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
內間隔物填充凹孔232，接觸第一磊晶層206的末端表面。執行蝕刻製程以自第二磊晶層208的側壁移除內間隔物層234的多個部分。殘留於凹孔232中的內間隔物層234的多個部分構成內間隔物236。在一些實施例中，執行濕式蝕刻製程並使用諸如緩衝氫氟酸（buffered hydrofluoric acid；BHF）、氫氟酸（hydrofluoric acid；HF）、氫氟硝酸（hydrofluoric nitric acid；HNA）、磷酸（phosphoric acid）、經乙二醇稀釋的氫氟酸（HF diluted by ethylene glycol；HFEG）、鹽酸（hydrochloric acid；HCl）、或上述之組合的蝕刻劑。
參見第1、12A、12B圖以及第12C圖，根據一些實施例，方法100進行至操作步驟122，形成第一源極∕汲極結構242於n型金-氧-半區200A中的凹槽230中，以及形成第二源極∕汲極結構244於p型金-氧-半區200B中的凹槽230中。第12A圖繪示出第11A圖的半導體裝置200在形成第一源極∕汲極結構242以及第二源極∕汲極結構244之後的剖面示意圖。第12B圖繪示出第12A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第12C圖繪示出第12A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
在n型金-氧-半區200A中，第一源極∕汲極結構242位於犧牲閘極結構220的相對兩側，與第二磊晶層208接觸並藉由內間隔物236與第一磊晶層206分隔。在p型金-氧-半區200B中，第二源極∕汲極結構244位於犧牲閘極結構220的相對兩側，與第二磊晶層208接觸並藉由內間隔物236與第一磊晶層206分隔。
在一些實施例中，在n型金-氧-半區200A中的第一源極∕汲極結構242包含用於n型場效電晶體的n型摻雜半導體材料，而在p型金-氧-半區200B中的第二源極∕汲極結構244包含用於p型場效電晶體的p型摻雜半導體材料。在n型金-氧-半區200A中的第一源極∕汲極結構242以及在p型金-氧-半區200B中的第二源極∕汲極結構244可包含相同或不同的半導體材料。例示性的半導體材料包括但不限於矽鍺（SiGe）、碳化矽（SiC）、矽磷、鍺、III-V族化合物半導體、以及II-VI族化合物半導體。III-V族化合物半導體的材料可包含InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、或GaP。在一些示例中，在n型金-氧-半區200A中的第一源極∕汲極結構242是由n型摻雜SiC所形成，而在p型金-氧-半區200B中的第二源極∕汲極結構244是由p型摻雜SiGe所形成。例示性的n型摻質包括但不限於P、As、以及Sb。例示性的p型摻質包括但不限於B、Al、Ga、以及In。
在n型金-氧-半區200A中的第一源極∕汲極結構242以及在p型金-氧-半區200B中的第二源極∕汲極結構244可藉由金屬有機化學氣相沉積、分子束磊晶、液相磊晶（liquid phase epitaxy；LPE）、氣相磊晶（vapor phase epitaxy；VPE）、選擇性磊晶成長（selective epitaxial growth；SEG）、或上述之組合來獨立地形成。第一源極∕汲極結構242以及第二源極∕汲極結構244可具有數個刻面（facets）。此外，第一源極∕汲極結構242以及第二源極∕汲極結構244可藉由在磊晶成長期間進行原位（in-situ）摻雜及∕或藉由在磊晶成長之後進行佈植來獨立地摻雜。在一些情況中，第一源極∕汲極結構242的頂表面以及第二源極∕汲極結構244的頂表面可高於或者與鰭片堆疊204F中最上方的第二磊晶層208的頂表面齊平。
參見第1、13A、13B圖以及第13C圖，根據一些實施例，方法100進行至操作步驟124，形成層間介電（interlayer dielectric；ILD）層250於第一源極∕汲極結構242以及第二源極∕汲極結構244上方。第13A圖繪示出第12A圖的半導體裝置200在形成層間介電層250之後的剖面示意圖。第13B圖繪示出第13A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第13C圖繪示出第13A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
在一些實施例中，層間介電層250包含低介電常數介電材料，諸如四乙氧基矽烷（tetraethylorthosilicate；TEOS）、未摻雜矽酸鹽玻璃、或摻雜的氧化矽諸如硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、熔融石英玻璃（fused silica glass；FSG）、磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼摻雜矽玻璃（boron doped silicon glass；BSG）、其他合適的介電材料、或上述之組合。層間介電層250可包含具有多個介電材料的多膜層結構，且可藉由諸如化學氣相沉積、可流動化學氣相沉積、旋轉塗佈（spin-on coating）、其他合適的方法、或上述之組合的沉積製程來形成。在一些實施例中，形成層間介電層250更包含執行化學機械拋光處理以平坦化層間介電層250的頂表面，使得犧牲閘極結構220的頂表面被露出。
參見第1、14A、14B圖以及第14C圖，根據一些實施例，方法100進行至操作步驟126，移除犧牲閘極介電質222以及犧牲閘極電極224以形成閘極溝槽254。第14A圖繪示出第13A圖的半導體裝置200在形成閘極溝槽254之後的剖面示意圖。第14B圖繪示出第14A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第14C圖繪示出第14A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
閘極溝槽254露出通道區中的第一裝置鰭片210A以及第二裝置鰭片210B。層間介電層250在犧牲閘極介電質222以及犧牲閘極電極224的移除期間保護了第一源極∕汲極結構242以及第二源極∕汲極結構244。犧牲閘極介電質222以及犧牲閘極電極224可使用一或多道選擇性蝕刻製程來移除。每道蝕刻製程可為乾式蝕刻、濕式蝕刻、或上述之組合。在犧牲閘極電極224為多晶矽而層間介電層250為氧化矽的情況中，可使用諸如氫氧化四甲基胺（TMAH）溶液的濕式蝕刻劑以選擇性地移除犧牲閘極電極224。犧牲閘極介電質222隨後使用電漿乾式蝕刻及∕或濕式蝕刻來移除。
參見第1、15A、15B圖以及第15C圖，根據一些實施例，方法100進行至操作步驟128，移除第一磊晶層206以使用剩餘的第二磊晶層208形成第一通道奈米結構256A於n型金-氧-半區200A中，以及形成第二通道奈米結構256B於p型金-氧-半區200B中。第15A圖繪示出第14A圖的半導體裝置200在形成第一通道奈米結構256A於n型金-氧-半區200A中以及形成第二通道奈米結構256B於p型金-氧-半區200B中之後的剖面示意圖。第15B圖繪示出第15A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第15C圖繪示出第15A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
可使用能選擇性地蝕刻第一磊晶層206而非第二磊晶層208的蝕刻劑來移除或蝕刻第一磊晶層206。在一些實施例中，選擇性的移除製程包含使用諸如臭氧（ozone）的合適的氧化劑（oxidizer）來氧化第一磊晶層206。隨後，氧化的第一磊晶層206可被選擇性地自閘極溝槽254移除。在一些其他的實施例中，選擇性移除製程包含乾式蝕刻製程。在一些實施例中，當第二磊晶層208包含矽而第一磊晶層206包含矽鍺時，第一磊晶層206可藉由在約500℃至約700℃的溫度下使用鹽酸氣體，或者使用CF 4、SF 6、及CHF 3的混合氣體來選擇性地移除。內間隔物236作為蝕刻停止層以在閘極溝槽254中的第一磊晶層206的移除期間保護第一源極∕汲極結構242以及第二源極∕汲極結構244。因此，剩餘的第二磊晶層208在n型金-氧-半區200A中形成第一通道奈米結構256A，且在p型金-氧-半區200B中形成第二通道奈米結構256B。第一通道奈米結構256A以及第二通道奈米結構256B可為奈米線或奈米片。
第一磊晶層206的移除同樣形成了多個空間258於第一通道奈米結構256A與第二通道奈米結構256B之間。空間258定義了相鄰的第一通道奈米結構256A與第二通道奈米結構256B之間的（多個）間距。在一些實施例中，相鄰的第一通道奈米結構256A與第二通道奈米結構256B之間的（多個）間距為約10奈米至約20奈米。
參見第1、16A、16B圖以及第16C圖，根據一些實施例，方法100進行至操作步驟130，形成閘極介電層（260、262）。第16A圖繪示出第15A圖的半導體裝置200在形成閘極介電層（260、262）之後的剖面示意圖。第16B圖繪示出第16A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第16C圖繪示出第16A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
在一些實施例中，閘極介電層（260、262）包含多個膜層。在一示例中，閘極介電層（260、262）包含界面層260以及高介電常數閘極介電層262。在一些實施例中，界面層260包繞n型金-氧-半區200A中的每個第一通道奈米結構256A以及包繞p型金-氧-半區200B中的每個第二通道奈米結構256B。高介電常數閘極介電層262包繞各自的界面層260。值得注意的是，位於各自的第一通道奈米結構256A與第二通道奈米結構256B之間的空間258被減少。
在一些實施例中，界面層260包含介電材料，諸如氧化矽。在一些實施例中，界面層260是藉由化學氧化或熱氧化第一通道奈米結構256A、第二通道奈米結構256B、以及基板202的表面部分來形成。作為替代，在一些實施例中，界面層260是藉由使用原子層沉積、化學氣相沉積、及∕或其他合適的方法沉積介電材料來形成。因此，界面層260同樣沉積於介電鰭片218a、218b、及218c被閘極溝槽254露出的多個部分上。
在一些實施例中，高介電常數閘極介電層262包含具有大於氧化矽的介電常數的高介電常數介電材料。高介電常數介電材料的示例包括但不限於氧化鉿（HfO 2）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、氧化鋯（ZrO 2）、氧化鋁（Al 2O 3）、氧化鈦（TiO 2）、以及氧化鉿-氧化鋁（HfO 2- Al 2O 3）合金。高介電常數閘極介電層262可藉由化學氣相沉積、原子層沉積、或其他合適的方法來形成。在一些實施例中，高介電常數閘極介電層262是使用諸如原子層沉積的順應的沉積製程來形成，以確保高介電常數閘極介電層262在每個第一通道奈米結構256A以及第二通道奈米結構256B周圍具有均勻的厚度。
參見第1、17A、17B圖以及第17C圖，根據一些實施例，方法100進行至操作步驟132，順應地沉積犧牲層264於高介電常數閘極介電層262上。第17A圖繪示出第16A圖的半導體裝置200在形成犧牲層264之後的剖面示意圖。第17B圖繪示出第17A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第17C圖繪示出第17A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
犧牲層264設置於n型金-氧-半區200A以及p型金-氧-半區200B兩者中的溝槽219、閘極溝槽254、以及空間258中。在一些實施例中，控制犧牲層264的厚度，使得在溝槽219中犧牲層264在第一通道奈米結構256A及第二通道奈米結構256B與介電鰭片218a、218b、及218c之間的多個部分被合併，而在空間258中犧牲層264在相鄰的第一通道奈米結構256A與第二通道奈米結構256B之間的多個部分並未被合併。因此，犧牲層264完全地填充各自的第一通道奈米結構256A及第二通道奈米結構256B與對應的介電鰭片218a、218b、及218c之間的間隙（gap），但不填充相鄰的第一通道奈米結構256A與第二通道奈米結構256B之間的間隙。
犧牲層264可包含對高介電常數閘極介電層262來說能被選擇性地蝕刻的材料。在一些實施例中，犧牲層264包含諸如氧化矽、氧化鋁、或氧化鋯的氧化物，或者包含諸如氮化矽或氮化鈦的氮化物。在一些實施例中，犧牲層264是藉由諸如化學氣相沉積或原子層沉積的順應的沉積製程來沉積。
參見第1、18A、18B圖以及第18C圖，根據一些實施例，方法100進行至操作步驟134，凹蝕犧牲層264使得最上方的第一通道奈米結構256A及第二通道奈米結構256B的上部部分以及介電鰭片218a、218b、及218c的上部部分被露出。第18A圖繪示出第17A圖的半導體裝置200在凹蝕犧牲層264之後的剖面示意圖。第18B圖繪示出第18A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第18C圖繪示出第18A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
在一些實施例中，執行諸如濕式蝕刻的等向性蝕刻以凹蝕犧牲層264。在凹蝕之後，犧牲層264的頂表面可低於或者與n型金-氧-半區200A中的最上方的第一通道奈米結構256A的頂表面以及p型金-氧-半區200B中的最上方的第二通道奈米結構256B的頂表面齊平。犧牲層264的頂表面可同樣低於介電鰭片218a、218b、及218c的頂表面。在一些實施例中，犧牲層264的頂表面位於介電鰭片218a、218b、及218c的頂表面下方約3奈米至約5奈米。
參見第1、19A、19B圖以及第19C圖，根據一些實施例，方法100進行至操作步驟136，沉積硬遮罩層266於介電鰭片218a、218b、及218c、最上方的第一通道奈米結構256A、以及最上方的第二通道奈米結構256B的露出的部分上方，以及沉積於犧牲層264上。第19A圖繪示出第18A圖的半導體裝置200在沉積硬遮罩層266之後的剖面示意圖。第19B圖繪示出第19A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第19C圖繪示出第19A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
硬遮罩層266可包含對犧牲層264以及高介電常數閘極介電層262來說能被選擇性地蝕刻的材料。在一些實施例中，硬遮罩層266包含氧化矽、氧化鋁、氧化鋯、氮化矽、或氮化鈦。硬遮罩層266可藉由諸如化學氣相沉積或原子層沉積的順應的沉積製程來沉積。
參見第1、20A、20B圖以及第20C圖，根據一些實施例，方法100進行至操作步驟138，蝕刻硬遮罩層266以形成圖案化硬遮罩層266P。第20A圖繪示出第19A圖的半導體裝置200在形成圖案化硬遮罩層266P之後的剖面示意圖。第20B圖繪示出第20A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第20C圖繪示出第20A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
圖案化硬遮罩層266P覆蓋犧牲層264在p型金-氧-半區200B中的部分，而露出犧牲層264在n型金-氧-半區200A中的另一部分。在一些實施例中，如第20A圖所繪示，圖案化硬遮罩層266P在p型金-氧-半區200B的邊界的介電鰭片218b及218c上方具有邊緣266E。
在一些實施例中，在蝕刻硬遮罩層266之前，形成圖案化遮罩層270以覆蓋p型金-氧-半區200B，但露出n型金-氧-半區200A。在一示例中，圖案化遮罩層270包含圖案化光阻層且藉由微影製程形成。在另一示例中，圖案化遮罩層270包含圖案化抗反射塗層（anti-reflective coating；ARC）。圖案化抗反射塗層是藉由沉積抗反射材料層來形成，藉由微影製程形成圖案化光阻層，以及透過圖案化光阻層蝕刻抗反射材料層以形成圖案化遮罩層270。隨後，移除硬遮罩層266在n型金-氧-半區200A中被圖案化遮罩層270露出的部分，但使硬遮罩層266在p型金-氧-半區200B中保持不變。在一些實施例中，執行硬遮罩層266的移除是使用非等向性蝕刻製程，其可包含乾式蝕刻、濕式蝕刻、或上述之組合。在圖案化硬遮罩層266P的形成之後，藉由諸如電漿蝕刻的蝕刻製程來移除圖案化遮罩層270。
參見第1、21A、21B圖以及第21C圖，根據一些實施例，方法100進行至操作步驟140，移除犧牲層264在n型金-氧-半區200A中未被圖案化硬遮罩層266P覆蓋的部分。第21A圖繪示出第20A圖的半導體裝置200在蝕刻犧牲層264之後的剖面示意圖。第21B圖繪示出第21A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第21C圖繪示出第21A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
從n型金-氧-半區200A中移除犧牲層264重新露出了高介電常數閘極介電層262在n型金-氧-半區200A中的部分。在一些實施例中，藉由蝕刻製程移除犧牲層264在n型金-氧-半區200A中未被圖案化硬遮罩層266P覆蓋的部分。蝕刻製程可包含對圖案化硬遮罩層266P來說具有足夠蝕刻選擇性的等向性蝕刻製程，以在蝕刻製程期間最小化圖案化硬遮罩層266P的側壁的損失。因此，在蝕刻之後，維持了p型金-氧-半區200B中圖案化硬遮罩層266P與其下方的犧牲層264之間的邊界。在一些實施例中，執行濕式蝕刻製程以選擇性地蝕刻犧牲層264但實質上不影響高介電常數閘極介電層262以及圖案化硬遮罩層266P。犧牲層264在p型金-氧-半區200B中的剩餘部分在本揭露被稱作犧牲層部分264P。
參見第1、22A、22B圖以及第22C圖，根據一些實施例，方法100進行至操作步驟142，移除圖案化硬遮罩層266P。第22A圖繪示出第21A圖的半導體裝置200在移除圖案化硬遮罩層266P之後的剖面示意圖。第22B圖繪示出第22A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第22C圖繪示出第22A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
圖案化硬遮罩層266P的移除露出了殘留在p型金-氧-半區200B中的犧牲層部分264P。在一些實施例中，圖案化硬遮罩層266P是藉由蝕刻製程來移除，其可為乾式蝕刻、濕式蝕刻、或上述之組合。在一些實施例中，執行諸如反應離子蝕刻的乾式蝕刻以自結構移除圖案化硬遮罩層266P。
參見第1、23A、23B圖以及第23C圖，根據一些實施例，方法100進行至操作步驟144，形成例如n型功函數層272的第一類型功函數層於n型金-氧-半區200A中以及形成於p型金-氧-半區200B中。第23A圖繪示出第22A圖的半導體裝置200在形成n型功函數層272之後的剖面示意圖。第23B圖繪示出第23A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第23C圖繪示出第23A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
n型功函數層272是形成作順應層，並設置於高介電常數閘極介電層262、犧牲層部分264P、以及介電鰭片218a、218b、及218c上方。在n型金-氧-半區200A中，n型功函數層272包繞第一通道奈米結構256A。在p型金-氧-半區200B中，因為犧牲層部分264P封住了第二通道奈米結構256B與對應的介電鰭片218b及218c之間的間隙，n型功函數層272僅存在於犧牲層部分264P的頂部上。控制n型功函數層272的厚度，使得在n型金-氧-半區200A中n型功函數層272在介電鰭片218a及218c的側壁上以及第一通道奈米結構256A的側壁上的多個部分將介電鰭片218a及218c與第一通道奈米結構256A合併；然而，n型功函數層272在每個第一通道奈米結構256A的頂表面及底表面上的多個部分並未將相鄰的第一通道奈米結構256A合併。因此，在n型金-氧-半區200A中，n型功函數層272完全地填充第一通道奈米結構256A與相鄰的介電鰭片（亦即，介電鰭片218a及128c）之間的間隙，但僅部分地填充相鄰的第一通道奈米結構256A之間的每個空間258，從而留下氣隙274（air gap）於每個相鄰的第一通道奈米結構256A之間。在一些實施例中，氣隙274在x方向中具有不小於約3奈米的長度L，在y方向中具有約10奈米至約100奈米的寬度W，以及在z方向中具有約0.1奈米至約5奈米的高度H。由於空氣具有低介電常數（約為1），位於相鄰的第一通道奈米結構256A之間的氣隙274有助於減少所形成的n型場效電晶體的電阻電容延遲（RC delay）以及啟動性能（boot performance）。
n型功函數層272適用於調整形成於n型金-氧-半區200A中的n型場效電晶體的臨界電壓Vt1。在一些實施例中，n型功函數層272包含碳化鈦鋁（TiAlC）、鈦鋁（TiAl）、碳化鉭鋁（TaAlC）、碳化鉭（TaC）、碳矽化鉭鋁（TaAlSiC）、或碳矽化鈦鋁（TiAlSiC）。在各種實施例中，n型功函數層272可藉由順應的沉積方法來形成，諸如藉由原子層沉積或化學氣相沉積。
參見第1、24A、24B圖以及第24C圖，根據一些實施例，方法100進行至操作步驟146，移除n型功函數層272在p型金-氧-半區200B中的部分。第24A圖繪示出第23A圖的半導體裝置200在從p型金-氧-半區200B移除n型功函數層272之後的剖面示意圖。第24B圖繪示出第24A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第24C圖繪示出第24A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
在一些實施例中，在從p型金-氧-半區200B移除n型功函數層272的部分之前，形成圖案化遮罩層280以覆蓋n型金-氧-半區200A，但露出p型金-氧-半區200B。在一示例中，圖案化遮罩層280包含圖案化光阻層且藉由微影製程形成。在另一示例中，圖案化遮罩層280包含圖案化抗反射塗層。圖案化抗反射塗層是藉由沉積抗反射材料層來形成，藉由微影製程形成圖案化光阻層，以及透過圖案化光阻層蝕刻抗反射材料層以形成圖案化遮罩層280。圖案化遮罩層280與n型金-氧-半區200A及p型金-氧-半區200B之間的介電鰭片218c部分地重疊。在一些實施例中，圖案化遮罩層280在n型金-氧-半區200A與p型金-氧-半區200B的邊界線具有側壁280S。
隨後，移除n型功函數層272在p型金-氧-半區200B中被圖案化遮罩層280露出的部分，但使在n型金-氧-半區200A中的n型功函數層272保持不變。在一些實施例中，移除n型功函數層272在p型金-氧-半區200B中的部分是使用非等向性蝕刻製程。非等向性蝕刻可為諸如反應離子蝕刻的乾式蝕刻、濕式蝕刻、或上述之組合。
在本發明實施例中，由於犧牲層部分264P的存在防止了n型功函數層272沉積至p型金-氧-半區200B中的第二通道奈米結構256B與末端蓋鰭片（亦即，介電鰭片218b及218c）之間的間隙之中，因為從p型金-氧-半區200B中的第二通道奈米結構256B與末端蓋鰭片（亦即，介電鰭片218b及218c）之間的間隙完整移除n型功函數材料需要強力蝕刻，但強力蝕刻將導致n型功函數材料在n型金-氧-半區200A中的過蝕刻，透過實施本發明實施例則不再需要強力蝕刻。因此，避免了功函數材料在n型金-氧-半區200A中的過蝕刻所造成的閘極金屬損失。剩餘的n型功函數層272的末端可因此維持在n型金-氧-半區200A與p型金-氧-半區200B的邊界。在一些實施例中，如第24A圖所繪示，在蝕刻之後，剩餘的n型功函數層272的末端位於介電鰭片218a及218c的頂部上。
參見第1、25A、25B圖以及第25C圖，根據一些實施例，方法100進行至操作步驟148，移除在p型金-氧-半區200B中的犧牲層部分264P。第25A圖繪示出第24A圖的半導體裝置200在從p型金-氧-半區200B移除犧牲層部分264P之後的剖面示意圖。第25B圖繪示出第25A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第25C圖繪示出第25A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
如第25A圖所繪示，自第二通道奈米結構256B與對應的介電鰭片218b及218c之間的溝槽219移除犧牲層部分264P，以及自第二通道奈米結構256B之間的空間258移除犧牲層部分264P。自p型金-氧-半區200B移除犧牲層部分264P因而重新露出p型金-氧-半區200B中的高介電常數閘極介電層262。在一些實施例中，犧牲層部分264P是藉由蝕刻製程來移除。在一些實施例中，執行濕式蝕刻以選擇性地蝕刻犧牲層部分264P但實質上不影響高介電常數閘極介電層262。在犧牲層部分264P的移除之後，圖案化遮罩層280藉由諸如電漿蝕刻自結構來移除。
參見第1、26A、26B圖以及第26C圖，根據一些實施例，方法100進行至操作步驟150，形成例如p型功函數層282的第二類型功函數層於n型金-氧-半區200A以及p型金-氧-半區200B中。第26A圖繪示出第25A圖的半導體裝置200在形成p型功函數層282於n型功函數層272以及高介電常數閘極介電層262上方之後的剖面示意圖。第26B圖繪示出第26A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第26C圖繪示出第26A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
p型功函數層282是順應地沉積於p型金-氧-半區200B中的高介電常數閘極介電層262上以及於n型金-氧-半區200A中的n型功函數層272上。在p型金-氧-半區200B中，p型功函數層282包繞高介電常數閘極介電層262。控制p型功函數層282的厚度，使得在p型金-氧-半區200B中p型功函數層282在介電鰭片218b及218c的側壁上以及第二通道奈米結構256B的側壁上的多個部分將介電鰭片218b及218c與第二通道奈米結構256B合併；然而，p型功函數層282在每個第二通道奈米結構256B的頂表面及底表面上的多個部分並未將相鄰的第二通道奈米結構256B合併。因此，在p型金-氧-半區200B中，p型功函數層282完全地填充第二通道奈米結構256B與相鄰的介電鰭片（亦即，介電鰭片218b及128c）之間的間隙，但僅部分地填充相鄰的第二通道奈米結構256B之間的每個空間258。因此形成氣隙274於每個相鄰的第二通道奈米結構256B之間。由於空氣具有低介電常數（約為1），位於相鄰的第二通道奈米結構256B之間的氣隙274有助於減少所形成的p型場效電晶體的電阻電容延遲以及啟動性能。
在一些實施例中，p型功函數層282同樣完全地填充閘極溝槽254。在一些其他的實施例中，如第26B圖以及第26C圖所繪示，p型功函數層282僅部分地填充閘極溝槽254。因此，在p型功函數層282的沉積之後，可沉積導電填充材料層284於p型功函數層282上以完全地填充閘極溝槽254。
p型功函數層282是用來調整形成於p型金-氧-半區200B中的p型場效電晶體的臨界電壓Vt2。在一些實施例中，p型功函數層282包含氮化鈦（TiN）、氮碳化鎢（WCN）、氮矽化鈦（TiSiN）、或氮化鉭（TaN）。在各種實施例中，p型功函數層282可藉由順應的沉積方法來形成，諸如原子層沉積或化學氣相沉積。
在p型功函數層282的沉積之後，可執行諸如化學機械拋光的平坦化處理以從層間介電層250的頂表面移除導電填充材料層284、p型功函數層282、n型功函數層272、以及高介電常數閘極介電層262。層間介電層250、高介電常數閘極介電層262、 n型功函數層272、p型功函數層282、以及導電填充材料層284的頂表面因而彼此共平面。
參見第1、27A、27B圖以及第27C圖，根據一些實施例，方法100進行至操作步驟152，形成閘極蓋（gate cap）286。第27A圖繪示出第26A圖的半導體裝置200在形成閘極蓋286之後的剖面示意圖。第27B圖繪示出第27A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第27C圖繪示出第27A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
閘極蓋286包含形成於n型金-氧-半區200A中的高介電常數閘極介電層262、 n型功函數層272、p型功函數層282、以及導電填充材料層284上方的第一部分；以及形成於p型金-氧-半區200B中的高介電常數閘極介電層262、p型功函數層282、以及導電填充材料層284上方的第二部分。在一些實施例中，閘極蓋286是先藉由凹蝕高介電常數閘極介電層262、n型功函數層272、p型功函數層282、以及導電填充材料層284來形成，以使高介電常數閘極介電層262、 n型功函數層272、p型功函數層282、以及導電填充材料層284的頂表面低於閘極間隔物226的頂表面，並接著沉積介電材料於高介電常數閘極介電層262、n型功函數層272、p型功函數層282、以及導電填充材料層284的內凹表面上方。可隨後執行化學機械拋光以從層間介電層250的頂表面移除沉積的介電材料，從而提供閘極蓋286具有與層間介電層250的頂表面共平面的頂表面。
因此，形成了n型場效電晶體於n型金-氧-半區200A中。n型場效電晶體包括複數個彼此分隔的第一通道奈米結構256A、第一閘極結構（包含了第一閘極堆疊及閘極蓋286位於第一閘極堆疊上方的第一部分）、以及緊鄰第一通道奈米結構256A的第一源極∕汲極結構242。第一閘極堆疊包含環繞每個第一通道奈米結構256A的第一部分、以及位於n型金-氧-半區200A中的最上方的第一通道奈米結構256A上方及位於閘極溝槽254的第一部分中的第二部分。第一閘極堆疊的第一部分包含高介電常數閘極介電層262環繞每個第一通道奈米結構256A的第一部分、以及位於高介電常數閘極介電層262上方並環繞每個第一通道奈米結構256A的n型功函數層272。氣隙274存在於每兩個相鄰的第一通道奈米結構256A之間。第一閘極堆疊的第二部分包含高介電常數閘極介電層262位於閘極溝槽254的第一部分的側壁及底表面上的第二部分、位於高介電常數閘極介電層262的第二部分上的n型功函數層272、p型功函數層282的第一部分、以及導電填充材料層284的第一部分。
因此，形成了p型場效電晶體於p型金-氧-半區200B中。p型場效電晶體包括複數個彼此分隔的第二通道奈米結構256B、第二閘極結構（包含了第二閘極堆疊及閘極蓋286位於第二閘極堆疊上方的第二部分）、以及緊鄰第二通道奈米結構256B的第二源極∕汲極結構244。第二閘極堆疊包含環繞每個第二通道奈米結構256B的第一部分、以及位於p型金-氧-半區200B中的最上方的第二通道奈米結構256B上方及位於閘極溝槽254的第二部分中的第二部分。第二閘極堆疊的第一部分包含高介電常數閘極介電層262環繞每個第二通道奈米結構256B的第三部分、以及位於高介電常數閘極介電層262的第二部分上方並環繞每個第二通道奈米結構256B的p型功函數層282。氣隙274存在於每兩個相鄰的第二通道奈米結構256B之間。第二閘極堆疊的第二部分包含高介電常數閘極介電層262位於閘極溝槽254的第二部分的側壁及底表面上的第四部分、位於高介電常數閘極介電層262的第二部分上的n型功函數層272、p型功函數層282的第二部分、以及導電填充材料層284的第二部分。
介電鰭片218c設置於n型金-氧-半區200A與p型金-氧-半區200B的邊界，以將n型場效電晶體與p型場效電晶體彼此分隔。n型功函數層272在介電鰭片218c的頂部上具有邊緣。
參見第1、28A、28B圖以及第28C圖，根據一些實施例，方法100進行至操作步驟154，形成接觸件（292、294、296、及298）以提供n型金-氧-半區200A中的n型場效電晶體以及p型金-氧-半區200B中的p型場效電晶體電性連接。第28A圖繪示出第27A圖的半導體裝置200在形成接觸件（292、294、296、及298）之後的剖面示意圖。第28B圖繪示出第28A圖的半導體裝置200沿著剖線X1-X1的剖面示意圖。第28C圖繪示出第28A圖的半導體裝置200沿著剖線X2-X2的剖面示意圖。
接觸件包含與n型金-氧-半區200A中的第一閘極堆疊（260、262、272、282、及284）接觸的第一閘極接觸件292、與p型金-氧-半區200B中的第二閘極堆疊（260、262、282、及284）接觸的第二閘極接觸件294、與n型金-氧-半區200A中的第一源極∕汲極結構242接觸的第一源極∕汲極接觸件296、以及與p型金-氧-半區200B中的第二源極∕汲極結構244接觸的第二源極∕汲極接觸件298。在一些實施例中，接觸件（292、294、296、及298）可藉由先沉積介電層290於層間介電層250、閘極蓋286、以及閘極間隔物226上方來形成。接著藉由一或多道蝕刻製程形成接觸件開口，其包含延伸穿過介電層290與閘極蓋286的閘極接觸件開口、以及延伸穿過介電層290與層間介電層250的源極∕汲極接觸件開口。隨後，沉積導電材料以填充接觸件開口並形成各種閘極接觸件（292、及294）以及源極∕汲極接觸件（296、及298）。在一些實施例中，在沉積導電材料之前，可沿著接觸件開口的側壁以及底表面沉積擴散阻障（barrier）層，以防止導電材料的擴散。
本揭露的一面向是關於半導體裝置。半導體裝置包含複數個第一通道奈米結構，彼此分隔並位於第一裝置區中，以及包含複數個第二通道奈米結構，彼此分隔並位於第二裝置區中。半導體裝置更包含複數個介電鰭片，包括第一介電鰭片，位於第一裝置區與第二裝置區之間的共享邊界（shared boundary）、第二介電鰭片，位於第一裝置區相對共享邊界的邊界、以及第三介電鰭片，位於第二裝置區相對共享邊界的邊界。半導體裝置更包含閘極介電層，圍繞每個第一通道奈米結構及每個第二通道奈米結構，且位於第一介電鰭片、第二介電鰭片、及第三介電鰭片上方。半導體裝置更包含第一功函數層，圍繞每個第一通道奈米結構，且位於閘極介電層、第一介電鰭片、及第二介電鰭片上方。半導體裝置更包含第二功函數層，圍繞每個第二通道奈米結構，且位於閘極介電層、第一介電鰭片、第二介電鰭片、第三介電鰭片、及第一功函數層上方。第一間隙存在於每個相鄰的第一通道奈米結構之間，而第二間隙存在於每個相鄰的第二通道奈米結構之間。
在半導體裝置中，第一功函數層在第一介電鰭片上方具有邊緣。在半導體裝置中，第一功函數層包含了n型功函數材料，而第二功函數層包括p型功函數材料。在半導體裝置中，第一功函數層將第一通道奈米結構與第一介電鰭片及第二介電鰭片合併。在半導體裝置中，第二功函數層將第二通道奈米結構與第一介電鰭片及第三介電鰭片合併。在半導體裝置中，閘極介電層包括界面層以及位於界面層上方的高介電常數閘極介電層。半導體裝置更包含多個第一源極∕汲極結構，於所述第一通道奈米結構的相對兩側；以及多個第二源極∕汲極結構，於所述第二通道奈米結構的相對兩側。
本揭露的另一面向是關於半導體裝置。半導體裝置包含基板、多個第一通道奈米結構，設置於基板的第一裝置區中，並以第一間距彼此分隔、以及多個第二通道奈米結構，設置於基板的第二裝置區中，並以第二間距彼此分隔。半導體裝置更包含第一介電鰭片，設置於第一裝置區與第二裝置區之間的邊界，第一介電鰭片以第三間距與每個第一通道奈米結構的第一末端分隔，第一介電鰭片以第四間距與每個第二通道奈米結構的第一末端分隔。半導體裝置更包含第二介電鰭片，設置於第一裝置區的邊界，第二介電鰭片以第五間距與每個第一通道奈米結構相對第一末端的第二末端分隔。半導體裝置更包含第三介電鰭片，設置於第二裝置區的邊界，第三介電鰭片以第六間距與每個第二通道奈米結構相對第一末端的第二末端分隔。半導體裝置更包含了閘極介電層，圍繞每個第一通道奈米結構及每個第二通道奈米結構，且位於第一介電鰭片、第二介電鰭片、及第三介電鰭片上方。半導體裝置更包含了第一功函數層，圍繞每個第一通道奈米結構，且位於閘極介電層、第一介電鰭片、及第二介電鰭片上方，其中第一功函數層完全地填充第三間距及第五間距但部分地填充第一間距。半導體裝置更包含了第二功函數層，圍繞每個第二通道奈米結構，且位於閘極介電層、第一介電鰭片、第二介電鰭片、第三介電鰭片、及第一功函數層上方，其中第二功函數層完全地填充第四間距及第六間距但部分地填充第二間距。
在半導體裝置中，第一功函數層與第一介電鰭片部分地重疊。在半導體裝置中，第三間距、第四間距、第五間距、及第六間距的每一個的範圍為約5奈米至約15奈米。在半導體裝置中，第一間距及第二間距的每一個的範圍為約10奈米至約20奈米。在半導體裝置中，第一功函數層包括碳化鈦鋁（TiAlC）、鈦鋁（TiAl）、碳化鉭鋁（TaAlC）、碳化鉭（TaC）、碳矽化鉭鋁（TaAlSiC）、或碳矽化鈦鋁（TiAlSiC）。在半導體裝置中，第二功函數層包括氮化鈦（TiN）、氮碳化鎢（WCN）、氮矽化鈦（TiSiN）、或氮化鉭（TaN）。半導體裝置更包含了多個第一源極∕汲極結構，於所述第一通道奈米結構的相對兩側；以及多個第二源極∕汲極結構，於所述第二通道奈米結構的相對兩側，其中所述第一源極∕汲極結構及所述第二源極∕汲極結構以內間隔物與閘極介電層分隔。半導體裝置更包含了多個源極∕汲極接觸件結構接觸所述第一源極∕汲極結構以及所述第二源極∕汲極結構。
本揭露的另一面向是關於半導體裝置的形成方法。半導體裝置的形成方法包含形成複數個第一通道奈米結構於基板的第一裝置區中，且形成複數個第二通道奈米結構於基板的第二裝置區中。半導體裝置的形成方法更包含形成第一介電鰭片、第二介電鰭片、及第三介電鰭片於第一裝置區與第二裝置區的邊界，其中所述第一通道奈米結構設置於第一介電鰭片與第二介電鰭片之間，而所述第二通道奈米結構設置於第一介電鰭片與第三介電鰭片之間。半導體裝置的形成方法更包含沉積閘極介電層以圍繞每個第一通道奈米結構及每個第二通道奈米結構，且位於第一介電鰭片、第二介電鰭片、及第三介電鰭片上方。半導體裝置的形成方法更包含沉積犧牲層於第一裝置區及第二裝置區中的閘極介電層上方以圍繞每個第一通道奈米結構及每個第二通道奈米結構，且位於第一介電鰭片、第二介電鰭片、及第三介電鰭片上方，犧牲層將所述第一通道奈米結構與第一裝置區中的第一介電鰭片及第二介電鰭片合併，且將所述第二通道奈米結構與第二裝置區中的第一介電鰭片及第三介電鰭片合併。半導體裝置的形成方法更包含凹蝕犧牲層以提供內凹犧牲層，從而露出所述第一通道奈米結構的最上方的第一通道奈米結構的頂部，且露出所述第二通道奈米結構的最上方的第二通道奈米結構的頂部。半導體裝置的形成方法更包含移除第一裝置區中的內凹犧牲層的一部份。半導體裝置的形成方法更包含沉積第一功函數層於第一裝置區及第二裝置區中以圍繞每個第一通道奈米結構，且位於第二裝置區中的內凹犧牲層的剩餘部分、第一介電鰭片、第二介電鰭片、及第三介電鰭片上方，其中第一功函數層將所述第一通道奈米結構與第一介電鰭片及第二介電鰭片合併，但不與相鄰的所述第一通道奈米結構合併。半導體裝置的形成方法更包含移除第二裝置區中的第一功函數層的一部份。半導體裝置的形成方法更包含移除內凹犧牲層的剩餘部分。半導體裝置的形成方法更包含沉積第二功函數金屬層於第一裝置區及第二裝置區中以圍繞每個第二通道奈米結構，且位於第一裝置區中的第一功函數層的剩餘部份上，並位於第一介電鰭片、第二介電鰭片、及第三介電鰭片上方，其中第二功函數層將第二通道奈米結構與第一介電鰭片及第三介電鰭片合併，但不與相鄰的所述第二通道奈米結構合併。
在半導體裝置的形成方法中，移除第一裝置區中的內凹犧牲層的部分包含形成硬遮罩層於閘極介電層、內凹犧牲層、第一介電鰭片、第二介電鰭片、及第三介電鰭片上方；蝕刻硬遮罩層以形成圖案化硬遮罩層覆蓋第二裝置區中的內凹犧牲層的部份，並露出第一裝置區中的內凹犧牲層的部份；以及蝕刻第一裝置區中的內凹犧牲層的露出部份。半導體裝置的形成方法更包含在沉積第一功函數層之前，自第二裝置區移除圖案化硬遮罩層。在半導體裝置的形成方法中，移除第二裝置區中的第一功函數層的部分包含了使用圖案化遮罩蝕刻第一功函數層，第一功函數層的剩餘部分在第一介電鰭片上方具有側壁。半導體裝置的形成方法更包含了形成多個第一源極∕汲極結構於所述第一通道奈米結構的相對兩側；以及形成多個第二源極∕汲極結構於所述第二通道奈米結構的相對兩側。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:方法 102∕104∕106:操作步驟 108∕110∕112:操作步驟 114∕116∕118:操作步驟 120∕122∕124:操作步驟 126∕128∕130:操作步驟 132∕134∕136:操作步驟 138∕140∕142:操作步驟 144∕146∕148:操作步驟 150∕152∕154:操作步驟 200:半導體裝置 200A:n型金-氧-半區 200B:p型金-氧-半區 202:基板 202F:鰭片基底 204:磊晶堆疊 204F:鰭片堆疊 206:第一磊晶層 208:第二磊晶層 209:硬遮罩層 210A:第一裝置鰭片 210B:第二裝置鰭片 214:溝槽 216:隔離結構 216P:淺溝槽隔離結構 218:介電鰭片 218a:介電鰭片 218b:介電鰭片 218c:介電鰭片 219:溝槽 220:犧牲閘極結構 222:犧牲閘極介電質 224:犧牲閘極電極 226:閘極間隔物 230:凹槽 232:凹孔 234:內間隔物層 236:內間隔物 242:第一源極∕汲極結構 244:第二源極∕汲極結構 250:層間介電層 254:閘極溝槽 256A:第一通道奈米結構 256B:第二通道奈米結構 258:空間 260:界面層 262:高介電常數閘極介電層 264:犧牲層 264P:犧牲層部分 266:硬遮罩層 266E:邊緣 266P:圖案化硬遮罩層 270:圖案化遮罩層 272:n型功函數層 274:氣隙 280:圖案化遮罩層 280S:側壁 282:p型功函數層 284:導電填充材料層 286:閘極蓋 290:介電層 292:第一閘極接觸件 294:第二閘極接觸件 296:第一源極∕汲極接觸件 298:第二源極∕汲極接觸件 D1:距離 H:高度 L:長度 S1:距離 S2:距離 W:寬度 W1:寬度 W2:寬度 W3:寬度 X:坐標軸 X1-X1:剖線 X2-X2:剖線 Y:坐標軸 Z:坐標軸
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1圖是根據一些實施例，繪示出概述了形成半導體裝置的方法的流程示意圖。 第2、3、4、5、6、7A、7B、7C、8A、8B、8C、9A、9B、9C、10A、10B、10C、11A、11B、11C、12A、12B、12C、13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B、16C、17A、17B、17C、18A、18B、18C、19A、19B、19C、20A、20B、20C、21A、21B、21C、22A、22B、22C、23A、23B、23C、24A、24B、24C、25A、25B、25C、26A、26B、26C、27A、27B、27C、28A、28B圖以及第28C圖是根據一些實施例，繪示出半導體裝置在第1圖的方法的各種階段的各種剖面示意圖。
200A:n型金-氧-半區
200B:p型金-氧-半區
202:基板
202F:鰭片基底
218a:介電鰭片
218b:介電鰭片
218c:介電鰭片
219:溝槽
256A:第一通道奈米結構
256B:第二通道奈米結構
258:空間
260:界面層
262:高介電常數閘極介電層
272:n型功函數層
274:氣隙
282:p型功函數層
284:導電填充材料層
286:閘極蓋
290:介電層
292:第一閘極接觸件
294:第二閘極接觸件
X1-X1:剖線
X2-X2:剖線

Claims (1)

  1. 一種半導體裝置，包括： 複數個第一通道奈米結構，彼此分隔並位於一第一裝置區中； 複數個第二通道奈米結構，彼此分隔並位於一第二裝置區中； 複數個介電鰭片，包括一第一介電鰭片，位於該第一裝置區與該第二裝置區之間的一共享邊界（shared boundary）、一第二介電鰭片，位於該第一裝置區相對該共享邊界的一邊界、及一第三介電鰭片，位於該第二裝置區相對該共享邊界的一邊界； 一閘極介電層，圍繞該些第一通道奈米結構的每一個及該些第二通道奈米結構的每一個，且位於該第一介電鰭片、該第二介電鰭片、及該第三介電鰭片上方； 一第一功函數層，圍繞該些第一通道奈米結構的每一個，且位於該閘極介電層、該第一介電鰭片、及該第二介電鰭片上方； 一第二功函數層，圍繞該些第二通道奈米結構的每一個，且位於該閘極介電層、該第一介電鰭片、該第二介電鰭片、該第三介電鰭片、及該第一功函數層上方； 一第一間隙，存在於每個相鄰的該些第一通道奈米結構之間；以及 一第二間隙，存在於每個相鄰的該些第二通道奈米結構之間。
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