KR100929308B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 바이어스 파워 조절을 통해 균일한 프로파일의 벌브형 리세스 게이트를 형성하기 위하여, 플라즈마를 발생시키는 코일을 2개 사용하되, 웨이퍼의 중심부 상에 위치하는 제 1 코일 및 웨이퍼의 지름보다 105 ~ 130% 더 크게 구비되는 제 2 코일을 구비시키고 벌브형 리세스 게이트 영역을 식각하는 식각 공정을 조절함으로써, 벌브형 리세스 게이트의 균일성을 확보하고 반도체 소자의 제조 공정 수율 및 신뢰성을 향상시키는 발명에 관한 것이다.
리세스 게이트, 벌브, TCP, ICP

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 바이어스 파워 조절을 통해 균일한 프로파일의 벌브형 리세스 게이트를 형성하여, 반도체 소자의 제조 공정 수율 및 신뢰성을 향상시키는 발명에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제가 있다. 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 활성영역과 게이트 사이의 접촉면적을 증가시킴으로써 게이트 채널 길이를 증가시킬 수 있는 기술이다.
그러나 반도체 소자의 크기가 점점 작아지면서 게이트의 선폭은 좁아지는데 반하여 리세스 영역의 선폭은 그대로이거나 소폭 감소하여 리세스 영역과 게이트 사이에 오정렬이 발생할 위험이 높아지고 있다. 오정렬이 발생할 경우 리세스 게이트 영역에서 누설전류가 발생하는 문제가 있으므로, 리세스 영역과 게이트가 접속되는 영역의 리세스 영역 선폭은 정렬 마진을 고려하여 좁게 형성하여야 한다. 따라서 리세스 영역을 형성하는 공정 마진이 감소하는 문제가 있다.
상기 문제를 해결하기 위한 다른 수단으로 리세스 영역의 유효 면적 확보하기 위하여 리세스 영역의 상부 선폭은 좁게 형성하되 하부는 구형으로 형성하는 벌브(Bulb)형 리세스 영역 방법이 개발되었다.
그러나, 벌브형 리세스 게이트 영역의 식각 깊이를 균일하게 조절하는 것이 어려워 반도체 소자의 리프레쉬(Rfresh) 특성 및 Ltras의 균일도가 저하되는 문제가 발생하였다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 이용하여 형성한 웨이퍼의 중심부 및 에지부를 나타낸 단면사진이다.
도 1을 참조하면, (i) 웨이퍼의 중심부에 형성된 벌브형 리세스 게이트 깊이(D1)와 (ii) 웨이퍼의 에지부에 형성된 벌브형 리세스 게이트 깊이(D2)가 확연하게 차이가 나는 것을 알 수 있다.
도 2는 종래 기술에 따른 반도체 소자의 제조 장치를 이용하여 식각한 깊이를 나타낸 그래프이다.
도 2를 참조하면, 웨이퍼의 중심부에서부터 외각 방향으로 측정한 거리(Radical Distance)가 증가할 갈수록 벌브형 리세스 게이트 영역의 깊이가 감소되어 최대 180Å의 차이를 보이는 것을 알 수 있다.
이상에서 설명한 바와 같이, 벌브형 리세스 게이트 영역을 형성하는 데 있어서 웨이퍼의 전면에 걸쳐서 식각 깊이를 균일하게 조절할 수 없게 되므로 반도체 소자의 전기적 특성이 저해되고 반도체 소자의 제조 공정 마진이 감소하고 소자의 신뢰성이 저하되는 문제가 발생한다.
상기 문제점을 해결하기 위하여, 본 발명은 벌브형 리세스 게이트를 형성하는데 있어서 ICP 코일을 이중으로 구비하되 웨이퍼의 지름보다 더 큰 제 2 코일을 구비하고, 식각 공정의 가스, 소스 파워 또는 바이어스 파워를 조절함으로써, 벌브형 리세스 게이트 영역의 깊이를 균일하게 형성하여 반도체 소자의 전기적 특성을 향상시키고 반도체 소자의 제조 공정 마진을 증가시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
웨이퍼 상부에 리세스 게이트 영역을 정의하는 하드마스크 패턴을 형성하는 단계와,
플라즈마 발생용 제 1 코일 및 상기 제 1 코일의 중심으로부터 식각 대상 웨이퍼의 반지름보다 큰 거리 만큼 이격되어 형성된 제 2 코일을 포함하는 챔버 내부에 로딩시킨 후, 상기 하드마스크 패턴을 식각 마스크로 상기 웨이퍼를 식각하여 제 1 리세스 게이트 영역을 형성하는 단계와,
상기 하드마스크 패턴을 제거하는 단계와,
상기 웨이퍼의 표면 및 제 1 리세스 게이트 영역의 측벽에 스페이서를 형성하는 단계와,
상기 스페이서를 식각 마스크로 상기 제 1 리세스 게이트 영역의 저부를 등 방성 식각하여 볼(Ball) 형태의 제 2 리세스 게이트 영역을 형성하는 단계 및
상기 제 1 및 제 2 리세스 게이트 영역 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 등방성 식각 공정은 NF3 를 주 식각 가스로 하고, He, Ar, O2 및 이들이 조합된 혼합 가스 중 선택된 어느 하나를 첨가하여 실시하는 것을 특징으로 하고, 상기 제 2 리세스 게이트 영역 형성시 챔버 내부의 압력은 2 ~ 50mT 로 유지하는 것을 특징으로 하고, 상기 제 2 리세스 게이트 영역 형성시 챔버에 인가되는 소스 파워는 500 ~ 2000W 로 조절하는 것을 특징으로 하고, 상기 제 2 리세스 게이트 영역 형성시 챔버에 인가되는 바이어스(Bias) 파워는 0 ~ 300W 로 조절하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 벌브형 리세스 게이트를 형성하는데 있어서 ICP 코일을 이중으로 구비하되 웨이퍼의 지름보다 더 큰 제 2 코일을 구비하고, 식각 공정의 가스, 소스 파워 또는 바이어스 파워를 조절함으로써, 벌브형 리세스 게이트 영역의 깊이를 균일하게 형성할 수 있다. 따라서, 반도체 소자의 형성 공정 마진을 증가시키고 수율 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조 방법에 관하여 상세하게 설명하는 것으로 한다.
도 3은 본 발명에 따른 식각용 챔버를 도시한 개략도이다.
도 3을 참조하면, 챔버(100) 내부에 식각을 위한 웨이퍼(130)가 로딩되어 있다. 챔버(100)의 외측 상부에는 플라즈마 발생을 위한 코일부(120)가 구비된다. 이때, 코일부(120)는 내부 코일 및 외부 코일로 구분된다.
또한, 챔버의 내측으로 코일부(120)가 구비될 수도 있으며, 본 발명에서는 외측에 구비된 실시예를 중심으로 설명하는 것으로 한다.
도 4는 챔버 내부에 플라즈마를 발생기키기 위한 코일부를 도시한 사시도이다.
도 4를 참조하면, 코일부는 지지대 상에 고정되며, 웨이퍼의 중심부와 중첩되는 위치에 구비되는 제 1 코일(200) 및 웨이퍼와 중첩되지 않는 제 2 코일(220)로 구분된다. 이때, 제 1 코일(200)은 웨이퍼 지름의 10 ~ 70% 가 되도록 구비시키고, 제 2 코일(220)의 지름은 웨이퍼 지름의 105 ~ 130%가 되도록 구비시키는 것이 바람직하다.
도 5는 제 2 코일 및 웨이퍼의 크기를 비교하는 평면도이다.
도 5를 참조하면, 제 2 코일(220)의 내측 끝점에서부터 웨이퍼(130)의 중심 부까지의 거리를 ID(Inner Diameter)라 하고, 제 2 코일(220)의 외측 끝점에서부터 웨이퍼(130)의 중심부까지의 거리를 OD(Outer Diameter)라 할 경우 다음과 같은 수식이 성립한다.
ID + OD = 웨이퍼의 지름 * (1.05 ~ 1.30)
즉, 제 2 코일(220)이 웨이퍼(130)의 지름보다 더 크게 구비되는데, 이러한 상태에서 제 2 코일(220)에 더 많은 전압을 인가하게 되면 웨이퍼(130) 외곽의 플라즈마 밀도(Density)가 증가하게 되어 웨이퍼(130) 외곽 방향에 대한 식각률이 향상된다.
도 6a 내지 도 6e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 6a를 참조하면, 웨이퍼(300)에 STI(Shallow Trench Isolation) 공정을 이용하여 활성영역(320)을 정의하는 소자분리막(330)을 형성한다.
도 6b를 참조하면, 웨이퍼(300) 상부에 리세스 게이트 영역을 노출시키는 하드마스크 패턴(미도시)을 형성한 후 식각용 챔버에 로딩시킨다.
다음에는, 웨이퍼(300) 식각을 위한 식각 가스를 챔버 내부에 채우고 플라즈마를 발생시켜 웨이퍼(300)의 노출된 부분을 식각하고 제 1 리세스 게이트 영역(340)을 형성한다.
여기서, 플라즈마는 챔버의 상부에 플라즈마 발생을 위한 전압이 인가되는 코일에 의해서 생성된다. 이때, 코일을 제 1 및 제 2 코일로 나누어 구비시키되 웨이퍼보다 작고 웨이퍼와 중첩되는 제 1 코일에는 5 ~ 40%의 전압이 인가되도록 하 고, 웨이퍼보다 큰 지름을 갖는 제 2 코일에는 60 ~ 95%의 전압이 인가되도록 하여 플라즈마에 의한 식각 공정이 안정적으로 수행될 수 있도록 한다.
따라서, 웨이퍼(300)의 중심부에 형성되는 제 1 리세스 게이트 영역(340)과 웨이퍼(300)의 에지부에 형성되는 제 1 리세스 게이트 영역(미도시)의 깊이를 동일하게 조절한다.
도 6c를 참조하면, 하드마스크 패턴을 제거하고 웨이퍼(300) 전면에 스페이서 형성용 산화막을 형성한다.
다음에는, 에치백(Etch Back) 공정을 수행하여 제 1 리세스 게이트 영역(340)의 측벽에 스페이서(335)를 형성한다.
도 6d를 참조하면, 스페이서(335)를 마스크로 제 1 리세스 게이트 영역(340)의 저부를 등방성 식각하여 볼(Ball) 형태의 제 2 리세스 게이트 영역(350)을 형성한다. 이와 같은 넥(Neck) 형태의 제 1 리세스 게이트 영역(340) 및 볼(Ball) 형태의 제 2 리세스 게이트 영역(350)을 합하여 벌브(Bulb)형 리세스 게이트 영역(360)이라고 한다.
여기서, 웨이퍼(300) 전면에 걸쳐서 동일한 깊이의 벌브형 리세스 게이트 영역(360)을 형성하기 위해 식각 공정의 식각 가스는 NF3 를 주 식각 가스로 하고, He, Ar, O2 및 이들이 조합된 혼합 가스 중 선택된 어느 하나를 첨가하고, 챔버 내부의 압력은 2 ~ 50mT 로 유지한다. 또한, 챔버에 인가되는 소스 파워는 500 ~ 2000W 로 조절하고, 바이어스(Bias) 파워는 0 ~ 300W 로 조절한다. 이때, 바이어스 파워는 인가하지 않아도 되므로 인가 범위에 "0"이 포함된다.
도 6e를 참조하면, 벌브형 리세스 게이트(360) 상부에 게이트(380)를 형성한다. 여기서, 게이트(380)는 게이트 산화막(370a), 게이트 폴리실리콘층(370b), 게이트 금속층(370c) 및 게이트 하드마스크층(370d)으로 구비되는 것이 바람직하다.
도 7은 본 발명에 따른 반도체 소자의 제조 장치를 이용하여 식각한 깊이를 나타낸 그래프이다.
도 7을 참조하면, 벌브형 리세스 게이트 영역 형성시 상기 도 5에서와 같이 챔버 상부에 이중 코일 구조를 형성하고, 상기 도 6d에서와 같이 식각 공정을 조절함으로써 웨이퍼 전면에 걸쳐서 균일한 깊이를 갖는 것을 알 수 있다.
도 8은 본 발명에 따른 반도체 소자의 제조 방법을 이용하여 형성한 웨이퍼의 중심부 및 에지부를 나타낸 단면사진으로, 도 8의 (i)은 웨이퍼의 중심부를 촬영한 것이고, 도 8의 (ii)는 웨이퍼의 에지부를 촬영한 것이다.
도 8의 (i) 및 도 8의 (ii)를 비교하면, 웨이퍼(300)의 중심부에 형성된 벌브형 리세스 게이트 영역(360c)의 깊이(D3)와 웨이퍼(300)의 에지부에 형성된 벌브형 리세스 게이트 영역(360e)의 깊이(D4)가 동일하게 형성된 것을 알 수 있다.
상술한 바와 같이, 본 발명은 웨이퍼를 식각하는 공정을 IPC 플라즈마를 이용하여 수행하되, 플라즈마를 이용한 식각이 균일하게 이루어지도록 식각 챔버 상부에 플라즈마 발생용 코일을 이중으로 형성한다. 웨이퍼 크기의 제 1 코일 및 웨이퍼 보다 더 큰 지름을 갖는 제 2 코일을 구비시킴으로써, 플라즈마 발생을 균일하게 유지할 수 있고 그에 따른 식각 공정을 안정적으로 조절할 수 있다. 또한, 벌 브형 리세스 게이트 영역의 볼(Ball) 부분을 식각하는데 있어서 식각 가스를 특정하고, 소스 파워 및 바이어스 파워를 조절함으로써 반도체 소자의 제조 공정 수율을 향상시킬 수 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 이용하여 형성한 웨이퍼의 중심부 및 에지부를 나타낸 단면사진.
도 2는 종래 기술에 따른 반도체 소자의 제조 장치를 이용하여 식각한 깊이를 나타낸 그래프.
도 3은 본 발명에 따른 식각용 챔버를 도시한 개략도.
도 4는 챔버 내부에 플라즈마를 발생기키기 위한 코일부를 도시한 사시도.
도 5는 제 2 코일 및 웨이퍼의 크기를 비교하는 평면도.
도 6a 내지 도 6e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 7은 본 발명에 따른 반도체 소자의 제조 장치를 이용하여 식각한 깊이를 나타낸 그래프.
도 8은 본 발명에 따른 반도체 소자의 제조 방법을 이용하여 형성한 웨이퍼의 중심부 및 에지부를 나타낸 단면사진.

Claims (5)

  1. 웨이퍼 상부에 리세스 게이트 영역을 정의하는 하드마스크 패턴을 형성하는 단계;
    플라즈마 발생용 제 1 코일 및 상기 제 1 코일의 중심으로부터 상기 웨이퍼의 반지름보다 큰 거리 만큼 이격되어 형성된 제 2 코일을 포함하는 챔버 내부에 로딩시킨 후, 상기 하드마스크 패턴을 식각 마스크로 상기 웨이퍼를 식각하여 제 1 리세스 게이트 영역을 형성하는 단계;
    상기 하드마스크 패턴을 제거하는 단계;
    상기 웨이퍼의 표면 및 제 1 리세스 게이트 영역의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 식각 마스크로 상기 제 1 리세스 게이트 영역의 저부를 등방성 식각하여 볼(Ball) 형태의 제 2 리세스 게이트 영역을 형성하는 단계; 및
    상기 제 1 및 제 2 리세스 게이트 영역 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 등방성 식각 공정은 NF3 를 주 식각 가스로 하고, He, Ar, O2 및 이들이 조합된 혼합 가스 중 선택된 어느 하나를 첨가하여 실시하는 것을 특징으로 하 는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 리세스 게이트 영역 형성시 챔버 내부의 압력은 2 ~ 50mT 로 유지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 리세스 게이트 영역 형성시 챔버에 인가되는 소스 파워는 500 ~ 2000W 로 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 리세스 게이트 영역 형성시 챔버에 인가되는 바이어스(Bias) 파워는 0 ~ 300W 로 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20020010472A (ko) * 2001-06-08 2002-02-04 문종 유도결합형 플라즈마 에칭 장치
KR20070066484A (ko) * 2005-12-22 2007-06-27 주식회사 하이닉스반도체 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법

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