DE4233486A1 - Grabenkondensator-speicherzelle und verfahren zu deren herstellung - Google Patents

Grabenkondensator-speicherzelle und verfahren zu deren herstellung

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Description

Die Erfindung bezieht sich auf eine Halbleiterspeicherzel­ le, wobei der Speicherkondensator als Grabenkondensator mit hoher Kapazität und kleinem Platzbedarf ausgebildet ist, und auf ein Verfahren zu deren Herstellung.
Eine derartige Speicherzelle ist die AST (asymmetrical stacked trench capacitor) -Zelle, d. h. eine Speicherzelle mit asymmetrisch gestapeltem Grabenkondensator, und wird in der Fachzeitschrift "Semiconductor World" (July 1991, Seite 140-145) beschrieben.
Diese AST-Zelle wird nachfolgend anhand der Fig. 2 bis 4 näher erläutert.
Gemäß Fig. 4a wird eine Feldoxidschicht 5 zur Isolation der Bauelemente in einem Planarprozeß aufgetragen, darauf wird eine Siliziumnitridschicht 6 abgeschieden und anschließend ein 3,5 µm tiefer Graben 2 ausgebildet. Sodann werden nach­ einander eine 50 nm dicke Oxidschicht 9 im Graben abge­ schieden, eine Fotoresistschicht 7 aufgeschleudert und mit Hilfe eines Fotolithografieprozesses strukturiert.
Daraufhin wird die Oxidschicht 9 derart geätzt, daß sich ein Kontaktbereich für die Speicherelektrode eines Spei­ cherkondensators ausbildet. Dabei dient der strukturierte Fotoresist 7 und die auf dem Siliziumsubstrat aufgebrachte Siliziumnitridschicht 6 als Ätzmaske.
Gemäß Fig. 4b werden sodann nacheinander die Siliziumni­ trid- und Fotoresistmaske entfernt, eine als Speicherelek­ trode dienende Polysiliziumschicht 12 abgeschieden, eine Arsen(As)-Ionenimplantation durchgeführt und schließlich eine Kondensatorelektrode ausgebildet.
Gemäß Fig. 4c wird die Herstellung des Speicherkondensators vervollständigt durch die Abscheidung einer nichtleitenden NO-Schicht 14 als Kondensatordielektrikum auf der Polysili­ ziumspeicherelektrode 12, sowie durch die Abscheidung einer Polysiliziumschicht und durch die Strukturierung derselben zu einer Plattenelektrode 15 des Speicherkondensators.
In Fig. 2 ist das Layout der durch das vorstehend beschrie­ bene Verfahren hergestellten AST-Speicherzelle veranschau­ licht.
Bei der besagten Speicherzelle ist der Graben 2, worin der Kondensator ausgebildet ist, asymmetrisch relativ zur akti­ ven Zone 1 des Bauelementes angeordnet, so daß der Kontakt der Speicherelektrode 120 vollständig im Bereich der akti­ ven Zone liegt, während der Kondensator durch die ebenso im Graben 2 ausgebildete Oxidschicht 9 vom Substrat elektrisch isoliert ist. Aufgrund der asymmetrischen Ausrichtung des Grabens 2 relativ zur aktiven Zone 1 wird ein Abstand zwi­ schen dem Kontakt 120 der Speicherelektrode und einem be­ nachbarten Element garantiert. Außerdem ermöglicht die an der Innenwand des Grabens 2 ausgebildete Oxidschicht 9 eine Reduzierung der Leckströme zwischen angrenzenden Gräben 2, sodaß eine feine Struktur erzielt werden kann.
Falls man jedoch den minimalen Abstand zwischen den Gräben 2, sowie die kürzere Breite der aktiven Zone 1 und die minimale Designstrukturbreite als "d" bezeichnet, wie in Fig. 2 gezeigt, so ergibt sich ein "parasitärer" Abstand "a" zwischen dem Kontakt 120 der Speicherelektrode und der Wortleitung 3, sowie ein "parasitärer" Abstand "b" zwischen dem Graben 2 und der Eckkante der aktiven Zone 1.
Als Folge davon ist die minimale Designrasterung PW (der Wortleitung) und die maximale Designrasterung PA (der akti­ ven Zone) größer als 2×d bzw. 3×d, so daß die Fein­ strukturierung, d. h. die Packungsdichte, der Speicherzelle aufgrund des mit den Abständen a, b verbundenen Flächenver­ lustes begrenzt ist.
Außerdem wird zur Strukturierung des Kontaktes 120 der Speicherelektrode (Kondensatorelektrodenkontakt) ein Foto­ resist bzw. eine Fotoresistmaske verwendet, was zu einer Änderung des Kontaktwiderstandes aufgrund der dabei auf­ tretenden Justierungsfehler führt.
Die Erfindung zielt darauf ab, die vorstehend beschriebenen Nachteile der bekannten Speichertechnik zumindest weitge­ hend zu vermeiden.
Die Erfindung erreicht dieses Ziel durch die Gegenstände der Patentansprüche 1 und 6.
Eine Grundidee des erfindungsgemäßen Herstellungsverfahren einer Speicherzelle und der Speicherzelle selbst, besteht darin, das Herstellungsverfahren zu vereinfachen und damit dessen Zuverlässigkeit zu erhöhen, sowie einen zusätzlichen Toleranzbereich für die Prozeßführung vorzusehen und an­ stelle der bekannten Feldoxidtechnik eine auf der Ausbil­ dung einer Polysiliziumfüllung basierende Technik zu ver­ wenden.
Die Erfindung schafft eine Speicherzelle mit hoher Pack­ ungsdichte, indem der minimale Abstand "d" zwischen den Gräben als minimale Designstrukturbreite, d. h. als minimale Liniebreite für den Designentwurf der Speicherzelle, ver­ wendet wird; außerdem kann der Kondensatorelektrodenkontakt unter Nutzung der Seitenwand der Siliziumnitridschicht in selbstjustierender Technik ausgebildet werden.
Ein weiteres Merkmal der Erfindung besteht darin, daß eben­ so die Polysiliziumelektrode in selbstjustierender Technik ausgebildet werden kann, was das Herstellungsverfahren deutlich vereinfacht, einen größeren Fehlertoleranzbereich schafft und damit den Produktionsausfall reduziert.
Weiters zeichnet sich die Erfindung dadurch aus, daß an­ stelle der bekannten Auftragung einer Feldoxidschicht eine verbesserte Methode, die sich einer Polysiliziumfüllung bedient, eingesetzt wird, so daß die Ausbildung eines sog. "Vogelschnabels" der Feldoxidschicht, d. h. eines seitlichen Feldoxidausläufers, und damit die Flächenreduzierung der aktiven Zone verhindert wird.
Die Struktur der erfindungsgemäßen Speicherzelle entspricht derjenigen einer REST (rotational stacked trench capaci­ tor)-Zelle, d. h. einer Speicherzelle mit rotationsförmig gestapelten Grabenkondensator. Das Layout der erfindungs­ gemäßen Speicherzelle vermeidet, wie in Fig. 1 gezeigt, die "parasitären" Abstände "a" und "b" im Gegensatz zum Layout der bekannten Speicherzelle (Fig. 2).
Dabei ist der grabenförmige Teil des Speicherkondensators L-förmig gestaltet und derart rotationssymmetrisch relativ zur aktiven Zone angeordnet, daß die Eckbereiche der Spei­ cherelektrode und die Eckbereiche der aktiven Zone mitein­ ander kontaktiert sind, insbesondere der Graben (2) den Eckbereich der aktiven Zone (1) umgreift, und außerdem der Kondensator elektrisch isoliert von Substrat ist.
Bezeichnet man den Abstand zwischen den Kondensatorgräben als "d", so lassen sich durch das erfindungsgemäße Spei­ cherkonzept - im Gegensatz zum Layout der AST-Zelle (Fig. 2) - der Abstand "a" zwischen dem Kondensatorelektroden­ kontakt und der Wortleitung und der Abstand "b" zwischen den Eckkanten der aktiven Zone und den Gräben auf 0 redu­ zieren und dadurch die minimale Designrasterung PW der Wortleitung, sowie die minimale Designrasterung PA der aktiven Zone exakt auf 2×d bzw. 3×d einstellen. Somit erzielt man - im Vergleich zur AST-Zelle - eine Feinstruk­ tur mit hoher Packungsdichte und damit eine Speicherzelle mit hohem Integrationsgrad.
Die erfindungsgemäße Grabenkondensator-Speicherzelle weist im wesentlichen folgende Elemente auf: ein Halbleitersub­ strat; eine aktive Zone mit einem Transistor, der auf einem entsprechenden Abschnitt des Halbleitersubstrats ausgebil­ det ist; eine Feldregion, die durch Ätzen eines Abschnittes des Substrates mit Ausnahme der aktiven Zone bis zu einer bestimmten Tiefe unterhalb der Substratoberfläche ausgebil­ det wird; eine für den Speicherkondensator vorgesehene Grabenregion, die innerhalb der Feldregion ausgebildet ist und mit einer Seite der aktiven Zone in Kontakt steht; eine Polysiliziumfüllung (111), die - von einer Isolierschicht umgeben - elektrisch isoliert und innerhalb der Feldregion mit Ausnahme der Grabenregion angeordnet ist.
Der Transistor in der aktiven Zone umfaßt einen Source/ Drain-Bereich und eine Gate-Steuerelektrode, wobei eine der Source/Drain-Bereiche des Transistors mit dem im Graben ausgebildeten Speicherkondensator verbunden ist.
Bevorzugt besteht die Polysiliziumfüllung aus einem dotier­ ten leitenden Element und ist elektrisch verbunden mit der Spannung Vss oder ist geerdet.
Weiters ist die Grabenregion bevorzugt L-förmig gestaltet und so angeordnet, daß ein Graben die kürzere Seite der rechteckigen aktiven Zone vollständig kontaktiert und mit der längeren Seite der aktiven Zone entsprechend der Länge der kürzeren Seite in Kontakt steht, wobei die Grabenweite annähernd der kürzeren Seitelänge der aktiven Zone ent­ spricht.
Weiters ist die Polysiliziumfüllung aus einem elektrisch leitenden Material bevorzugt durch eine Nitrid- und eine Oxidschicht von der aktiven Zone, und außerdem durch eine weitere Oxidschicht von der Grabenregion elektrisch iso­ liert.
Das erfindungsgemäße Herstellungsverfahren umfaßt im we­ sentlichen die folgenden Prozeßschritte:
  • a) Abscheiden einer Pad-(Puffer)-Oxidschicht, einer er­ sten Siliziumnitrid- und einer ersten Oxidschicht auf dem Siliziumsubstrat in der vorstehenden Reihenfolge und Strukturieren einer aktiven Zone durch Ätzen der obigen Schichtstruktur, so daß diese allein in der aktiven Zone zurückbleibt.
  • b) Ausbilden einer Feldregion durch Ätzen eines entspre­ chenden Abschnittes auf dem Siliziumsubstrat mit Aus­ nahme des Abschnittes für die aktive Zone, Abscheiden einer zweiten Siliziumnitridschicht einer bestimmten Schichtdicke und einer daraufliegenden zweiten Oxid­ schicht, und sodann Ausbilden einer die aktive Zone isolierende Seitenwand, die sich aus der Nitrid- und Oxidschicht zusammensetzt und die aktive Zone umgibt, durch anisotropes Trockenätzen dieser zweiten Oxid- und zweiten Nitridschicht;
  • c) Aufwachsen einer dritten Oxidschicht auf der Grund­ fläche der Feldregion durch einen thermischen Oxida­ tionsprozeß;
  • d) Abscheiden einer ersten dotierten Polysiliziumschicht und Strukturierung desselben zu einer in der Feldre­ gion liegenden Polysiliziumfüllung durch einen isotro­ pen Trockenätzprozeß, Abscheiden einer vierten Oxid­ schicht und Festlegung einer Grabenregion durch eine strukturierte Fotoresistschicht;
  • e) Trockenätzen der vierten Oxidschicht, wobei der Foto­ resist als Maske dient, Ätzen der ersten Polysilizium- und der dritten Oxidschicht in der genannten Reihen­ folge, ohne den Fotoresist anzugreifen, Ausbilden eines Grabens durch einen anisotropen Trockenätzprozeß im Substrat und Entfernen der Fotoresistmaske;
  • f) Entfernen der freiliegenden vierten Oxidschicht, sowie der ersten und zweiten Oxidschicht durch einen Oxid­ schicht-Ätzprozeß, und Ausbildung einer fünften Oxid­ schicht an der Innenseite des Grabens und rund um die Polysiliziumfüllung durch einen thermischen Oxida­ tionsprozeß;
  • g) Abätzen der freiliegenden Siliziumnitridschicht, Ab­ scheiden einer zweiten dotierten Polysiliziumschicht, sowie Abscheiden einer isolierenden Schicht zur Plana­ risierung der Oberfläche des Wavers und Ausbildung einer planarisierten Isololatorfüllung im Graben durch Rückätzen der isolierenden Schicht;
  • h) Strukturieren der Speicherelektrode des Kondensators in selbstjustierender Technik durch Rückätzen der freiliegenden zweiten Polysiliziumschicht, Entfernen der Isolatorfüllung aus dem Graben und Ausbildung einer Kondensator-Dielektrikumsschicht und einer Kon­ densator-Plattenelektrode, so daß die Herstellung eines Speicherkondensators vervollständigt ist; und
  • i) Ausbildung eines Gate- und Source/Drain-Bereiches eines Transistors nach Ausbildung des Kondensators.
Bevorzugt wird nach dem Prozeßschritt e) eine Ionenimplan­ tation eines Dotierelementes im Bodenbereich des Grabens durchgeführt.
Weiters wird bevorzugt im Prozeßschritt g) eine Speicher­ elektrode aus Polysilizium nach Abätzen der Siliziumnitrid­ schicht der Grabenseitenwand derart ausgebildet, daß sich ein Kontakt zwischen der Kondensator-Speicherelektrode und der aktiven Zone in Selbstjustage ausbildet.
Nachfolgend wird die Erfindung anhand eines bevorzugten Ausführungsbeispiels im Zusammenhang mit der beigefügten, schematischen Zeichnung im Detail beschrieben. Dabei werden auch weitere Vorteile der Erfindung deutlich.
Es zeigen:
Fig. 1 ein Layout der erfindungsgemäßen REST-Speicher­ zelle;
Fig. 2 ein Layout der bekannten AST-Speicherzelle;
Fig. 3 eine Darstellung der einzelnen Prozeßschritte des Herstellungsverfahrens der erfindungsgemäßen REST-Speicherzelle, wobei:
Fig. 3A bis 3I Querschnittsansichten entlang der Linie A-A′ der Fig. 1 sind; und
Fig. 3A′ bis 3I′ Querschnittsansichten entlang der Linie B-B′ der Fig. 1 sind;
Fig. 4 eine Darstellung der einzelnen Prozeßschritte des Herstellungsverfahrens der bekannten AST-Spei­ cherzelle.
Gemäß Fig. 3 werden die einzelnen Prozeßschritte des Her­ stellungsverfahrens der erfindungsgemäßen Speicherzelle anhand eines bevorzugten Ausführungsbeispieles näher erläu­ tert.
Dabei zeigen die Fig. 3A bis 3I eine Teilquerschnitts­ ansicht entlang der Linie A-A′ der Fig. 1, während die Fig. 3A′ bis 3I′ eine Teilquerschnittsansicht entlang der Linie B-B′ der Fig. 1 veranschaulichen.
Gemäß Fig. 3A und 3A′ werden zunächst nacheinander eine Pad-(Puffer)-Oxidschicht 51, eine erste Siliziumnitrid­ schicht 61 und eine aus der Gasphase abgeschiedene erste (CVD)-Oxidschicht 91 auf dem Siliziumsubstrat ausgebildet. Sodann wird eine aktive Zone mit Hilfe eines konventionellen Fotolithografieprozesses strukturiert.
Gemäß Fig. 3B wird anschließend eine Feldregion ausgebildet durch Ätzen eines entsprechenden Abschnittes auf dem Sili­ ziumsubstrat mit Ausnahme des Abschnittes der aktiven Zone und Abscheiden einer zweiten Siliziumnitridschicht 62 mit einer Schichtdicke kleiner als 10000 Å, die als Oxida­ tionsmaske bei der thermischen Oxidation eines Grabens dient. Dann wird eine zweite Oxidationsschicht 92 abge­ schieden und durch einen anisotropen Trockenätzprozeß zu einer Seitenwand ausgebildet, während die freiliegende erste Nitridschicht 61 danach zurückgeätzt wird. Dadurch erhält man ein die aktive Zone umgebende Isolier­ schichtstruktur, bestehend aus einer Nitrid- und einer Oxidschicht.
Gemäß Fig. 3C wird sodann die so erhaltene Struktur einer Hitzebehandlung bei einer Temperatur oberhalb 600°C in einer Sauerstoff enthaltenden Atmosphäre unterzogen, so daß sich eine dritte (thermische) Oxidschicht 101 mit einer Schichtdicke zwischen 300 und 2000 Å auf der Grundfläche der geätzten Feldregion ausbildet.
Gemäß Fig. 3D wird sodann eine dotierte Polysiliziumschicht 111 abgeschieden und anschließend durch einen anisotropen Trockenätzprozeß derart strukturiert, daß nur eine Polysi­ liziumfüllung in der Feldregion zurückbleibt. Weiters wird eine vierte Oxidschicht 93 abgeschieden und anschließend durch Auftragen einer Fotoresistmaske 71 die Grabenregion in dem Abschnitt definiert, wo ein Graben 2 (in Fig. 1) ausgebildet werden soll.
Gemäß Fig. 3E wird sodann die vierte Oxidschicht 93 trock­ engeätzt, wobei der strukturierte Fotoresist 71 als Ätz­ maske dient. Im Anschluß daran werden nacheinander die erste Polysiliziumschicht 111 und die dritte Oxidschicht 101 in selbstjustierender Technik anisotrop trockengeätzt, wobei der Fotoresist 71 erhalten bleibt. Danach wird durch einen anisotropen Trockenätzprozeß in Siliziumsubstrat ein Graben 2 ausgebildet. Als mögliche Variante des erfindungs­ gemäßen Herstellungsverfahrens kann in diesem Prozeßab­ schnitt eine Ionenimplantation zur Feldbegrenzung durch­ geführt werden, wobei Dotierelemente, z. B. Bohr-Ionen oder ähnliches, zum Einsatz kommen. Dann wird der Fotoresist 71 schließlich entfernt.
Gemäß Fig. 3F werden sodann nacheinander die vierte Oxid­ schicht 93, sowie die erste 91 und die zweite 92 Oxid­ schicht, die an der Außenseite freiliegen, durch einen Oxidschicht-Ätzprozeß entfernt und eine fünfte Oxidschicht 102 an der Innenseite des Grabens und rund um die Polysili­ ziumfüllung 111 durch einen thermischen Oxidationsprozeß ausgebildet.
Dieser Prozeßschritt besteht aus einer Hitzebehandlung bei einer Temperatur über 600°C in einer Sauerstoff enthalten­ den Atmosphäre, so daß sich eine thermische Oxidschicht 102 mit einer Schichtdicke zwischen 300 und 15 000 Å an der In­ nenseite des Grabens und rund um die Polysiliziumfüllung 111 ausbildet. Das Wachstum der thermischen Oxidschicht 102 wird dort verhindert, wo der Waver mit der Nitridschicht bedeckt ist.
Unter diesen Umständen bildet die Polysiliziumfüllung 111, die in der Oxidschicht eingebettet ist, eine Verbindung zwischen den Seiten(wänden) der aktiven Zone 1 und des Grabens 2 (Fig. 1) und wird deshalb mittels eines - in einem einen darauffolgenden Metallisierungsprozeß ausgebil­ deten Metall-Steckkontaktes mit der Spannung Vcc verbunden oder geerdet. Außerdem dient die von der Oxidschicht umge­ bene Polysiliziumfüllung 111 als Isolierelement.
Gemäß Fig. 3G werden sodann die freiliegende Siliziumni­ tridschicht 62 der Grabenseitenwand, sowie die Nitrid­ schicht 61 auf der aktiven Zone abgeätzt und anschließend eine zweite dotierte Polysiliziumschicht 121 auf der gesam­ ten Oberfläche des Wavers abgeschieden.
Darauffolgend wird eine isolierende Schicht zur Planarisie­ rung abgeschieden und derart zurückgeätzt, daß sich eine Isolatorfüllung 131 im Graben ausbildet.
Gemäß Fig. 3H werden sodann die zweite Polysiliziumschicht 121 derart zurückgeätzt, daß diese allein im Grabenbereich zurückbleibt, und die Speicherelektrode 122 des Kondensa­ tors in selbstjustierender Technik ausgebildet. Nach der Entfernung der im Graben liegenden Isolierfüllung 131 durch einen Fotoätzprozeß wird anschließend eine Kondensator- Dielektrikumsschicht 141 und eine Polysiliziumsschicht 151, sowie eine Kondensator-Plattenelektrode 155 ausgebildet.
Mit der Ausbildung der Speicherelektrode 122, der dielek­ trischen Schicht 141 und der Plattenelektrode 155 ist die Herstellung des Kondensators vervollständigt.
Gemäß Fig. 4I wird sodann ein Gate und Source/Drain-Bereich ausgebildet, wobei sich unter den vorliegenden Bedingungen ein Kontakt zwischen dem Source/Drain-Bereich und der Spei­ cherelektrode 122 des Kondensators in selbstjustierender Technik ausbildet.
Zum Abschluß wird die Herstellung der Speicherzelle durch die üblichen Prozeßschritte (Metallisierung, Isolation und Planarisierung) vervollständigt.
Zusammenfassend zeichnet sich das erfindungsgemäße Herstel­ lungsverfahren zum einen durch die vorgesehenen selbstju­ stierenden Technologieschritte aus, die die Gefahr der Fehljustierung der Elemente relativ zueinander deutlich verringert und dadurch einen zusätzlichen Toleranzbereich für das Herstellungsverfahren schafft. Zudem wird eine Vereinfachung des Verfahrens dadurch erzielt, daß anstelle der üblichen Feldoxidschicht eine Polysiliziumfüllung ver­ wendet wird.
Weiters ist der Grabenkondensator L-förmig ausgestaltet und rotationssymmetrisch relativ zur aktiven Zone angeordnet, so daß die Eckbereiche der Speicherelektrode und der akti­ ven Zone miteinander im Kontakt sind, während der Kondensa­ tor durch eine an der Seitenwand des Grabens ausgebildete Oxidschicht vom Substrat elektrisch isoliert wird.
Das Konzept der erfindungsgemäßen Speicherzelle hat außer­ dem den Vorteil, daß bei einem minimalen Abstand "d" zwi­ schen den Grabenkondensatoren, der der minimalen Designst­ rukturbreite entspricht, sowohl der Abstand "a" zwischen dem Kontakt der Speicherelektrode und der Wortleitung, als auch der Abstand "b" zwischen dem Graben und der Eckkante der aktiven Zone - im Gegensatz zur bekannten AST-Zelle (Fig. 2) - vermieden werden kann. Demzufolge kann die mini­ male Designrasterung der Wortleitung und die minimale De­ signrasterung der aktiven Zone auf exakt 2×d bzw. 3×d reduziert werden, mit dem Ergebnis, daß die erfindungsgemä­ ße Speicherzelle eine deutlich feinere Struktur im Ver­ gleich zu bekannten AST-Zelle besitzt.
Das erfindungsgemäße Speicherkonzept macht es möglich, daß der Abstand "d" zwischen den Gräben gleichzeitig als mini­ male Designstrukturbreite verwendet werden kann, sodaß die Packungsdichte erhöht und damit die erfindungsgemäße Spei­ cherzelle den Anforderungen moderner, hochintegrierter Bauelemente gerecht wird.
Weiters wird sowohl der Kondensator-Speicherelektrodenkon­ takt durch Nutzung Siliziumnitridseitenwand, als auch die Polysiliziumelektroden in selbstjustierender Technik ausge­ bildet, was den Herstellungsprozeß vereinfacht und dessen Toleranzbereich erhöht. Weiters wird anstelle der bekannten Ausbildung einer Feldoxidschicht eine neue auf der Nutzung einer Polysiliziumfüllung basierende Methode angewendet, mit dem Vorteil, daß die Reduzierung der aktiven Zone durch einen seitlichen Feldoxidausläufer enfällt.

Claims (8)

1. Grabenkondensator-Speicherzelle mit:
  • a) einem Halbleitersubstrat;
  • b) einer aktiven Zone (1) mit einem auf dem entspre­ chenden Abschnitt des Halbleitersubstrats ausge­ bildeten Transistors;
  • c) einer Feldregion, die durch Abtragen eines Ab­ schnittes des Halbleitersubstrats mit Ausnahme des Abschnittes der aktiven Zone (1) bis zu einer bestimmten Tiefe unterhalb der Substratoberfläche ausgebildet wird;
  • d) einer Kondensator-Grabenregion (2), die in der Feldregion ausgebildet ist und mit einem Teil der aktiven Zone (1) kontaktiert;
  • e) einer Polysiliziumfüllung (111), die - von einer Isolierschicht umgeben - elektrisch isoliert und innerhalb der Feldregion mit Ausnahme der Graben­ region angeordnet ist.
2. Grabenkondensator-Speicherzelle nach Anspruch 1, da­ durch gekennzeichnet, daß der innerhalb der aktiven Zone (1) ausgebildete Transistor einen Gate-, Source- und Drain-Bereich umfaßt, wobei der Source-Bereich des Transistors den im Graben (2) ausgebildeten Graben­ kondensator kontaktiert.
3. Grabenkondensator-Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Polysiliziumfüllung (111) dotiert, d. h. elektrisch leitend ist und elek­ trisch verbunden ist mit der Spannung Vss oder geerdet ist.
4. Grabenkondensator-Speicherzelle nach einem der vor­ stehenden Ansprüche, dadurch gekennzeichnet, daß die Grabenregion L-förmig gestaltet ist, eine kürzere Seite der rechteckigen aktiven Zone (1) vollständig berührt und mit einer längeren Seite der aktiven Zone (1) entsprechend der Länge der kürzeren Seite in Kon­ takt steht und deren Weite annähernd der Länge der kürzeren Seite der aktiven Zone (1) entspricht.
5. Grabenkondensator-Speicherzelle nach einem der vor­ stehenden Ansprüche, dadurch gekennzeichnet, daß die Füllung (111) elektrisch leitend ist bzw. aus einem elektrisch leitenden Material, insbesondere dotiertes Polysilizium, besteht, von der aktiven Zone (1) durch eine Nitridschicht (62) und eine Oxidschicht (92) und von der Grabenregion durch eine Oxidschicht (102) isoliert ist.
6. Verfahren zur Herstellung einer Grabenkondensator- Speicherzelle mit folgenden Schritten:
  • a) Ausbilden einer Zwischen-Oxidschicht (51), ins­ besondere einer Puffer-Oxidschicht (pad oxid), einer ersten Siliziumnitridschicht (61) und einer ersten Oxidschicht (91) auf dem Siliziumsubstrat in der genannten Reihenfolge, Strukturieren einer aktiven Zone (1) durch Ätzen der obigen Schicht­ struktur, die allein in der aktiven Zone (1) zu­ rückbleibt und Ausbilden einer Feldregion durch Ätzen des Siliziumsubstrats mit Ausnahme des Ab­ schnittes der aktiven Zone (1);
  • b) Abscheiden einer zweiten Siliziumnitridschicht (62) mit einer bestimmten Schichtdicke und einer darauf liegenden zweiten Oxidschicht (92) und sodann Ausbilden einer die aktive Zone (1) iso­ lierende Schichtstruktur, die die zweite Oxid­ schicht (92) und die zweite Nitridschicht (62) enthält, rund um die aktive Zone (1) durch aniso­ tropes Trockenätzen der zweiten Oxidschicht (92) und der zweiten Nitridschicht (62);
  • c) Aufwachsen einer dritten Oxidschicht (101) auf der Grundfläche der Feldregion durch einen thermischen Oxidationsprozeß;
  • d) Abscheiden einer dotierten ersten Polysilizium­ schicht und Ausbilden desselben zu einer in der Feldregion liegenden Polysiliziumfüllung (111) durch einen isotropen Trockenätzprozeß;
  • e) Abscheiden einer vierten Oxidschicht (93), Defi­ nition einer Grabenregion durch eine Fotoresist­ schicht (71), Trockenätzen der vierten Oxid­ schicht (93), wobei die Fotoresistschicht (71) als Maske dient, Ätzen der ersten Polysilizium­ schicht (111) und der dritten Oxidschicht (101) in der genannten Reihenfolge, ohne den Fotoresist (71) anzugreifen und Ausbilden eines Grabens (2) durch einen anisotropen Trockenätzprozeß im Sili­ ziumsubstrat;
  • f) Entfernen der Fotoresistschicht (71) und Entfer­ nen der freiliegenden vierten Oxidschicht (93), sowie der ersten (91) und zweiten (92) Oxid­ schicht durch einen Oxidschicht-Ätzprozeß, Aus­ bilden einer fünften Oxidschicht (102) an der In­ nenseite des Grabens (2) und rund um die Polysi­ liziumfüllung (111) durch einen thermischen Oxi­ dationsprozeß;
  • g) Ätzen der freiliegenden Siliziumnitridschicht (62), Abscheiden einer dotierten zweiten Polysi­ liziumschicht (121), sowie Ausbilden einer pla­ narisierten, isolierenden Schicht, die durch Ät­ zen einer Isolierfüllung (131) innerhalb des Gra­ bens (2) ausgebildet wird;
  • h) StrukturiereneinerKondensator-Speicherelektrode (122) in selbstjustierender Technik durch Rückät­ zen der freiliegenden zweiten Polysiliziumschicht (121), Entfernen der Isolierfüllung (131) aus dem Graben (2) und Ausbilden einer Kondensator-Die­ lektrikumsschicht (141) und einer Kondensator- Plattenelektrode (151), so daß sich ein Speicher­ kondensator ausbildet; und
  • i) Ausbildung eines Transistor-Gatebereiches nach Ausbildung des Kondensators und schließlich Aus­ bildung eines Transistor-Source/Drainbereiches in selbstjustierender Technik.
7. Verfahren zur Herstellung einer Grabenkondensator- Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, daß nach dem Prozeßschritt e) zusätzlich eine Ionen­ implantation eines Dotierstoffes zur Feldbegrenzung durchgeführt wird.
8. Verfahren zur Herstellung einer Grabenkondensator- Speicherzelle nach Anspruch 6 oder 7, dadurch gekenn­ zeichnet, daß beim Prozeßschritt g) die aktive Zone (1) mit der Kondensator-Speicherelektrode (122) durch Ausbilden einer Polysiliziumelektrode nach Ätzen der Siliziumnitridschicht (62) der Grabenseitenwand in selbstjustierender Technik kontaktiert wird.
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KR (1) KR940006681B1 (de)
DE (1) DE4233486B4 (de)
TW (1) TW221519B (de)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940006681B1 (ko) * 1991-10-12 1994-07-25 금성일렉트론 주식회사 스택트렌치 셀 및 그 제조방법
US6310384B1 (en) * 1993-07-02 2001-10-30 Hitachi, Ltd. Low stress semiconductor devices with thermal oxide isolation
US5595926A (en) * 1994-06-29 1997-01-21 Industrial Technology Research Institute Method for fabricating a DRAM trench capacitor with recessed pillar
KR100206885B1 (ko) * 1995-12-30 1999-07-01 구본준 트렌치 캐패시터 메모리셀 제조방법
KR100223865B1 (ko) * 1996-06-10 1999-10-15 구본준 커패시터의 구조 및 제조방법
US5926717A (en) * 1996-12-10 1999-07-20 Advanced Micro Devices, Inc. Method of making an integrated circuit with oxidizable trench liner
TW356601B (en) * 1997-08-28 1999-04-21 Tsmc Acer Semiconductor Mfg Corp Method for making memory cell of self-aligning field plate and structure of the same
US6476435B1 (en) * 1997-09-30 2002-11-05 Micron Technology, Inc. Self-aligned recessed container cell capacitor
US5963814A (en) * 1997-10-28 1999-10-05 Micron Technology, Inc. Method of forming recessed container cells by wet etching conductive layer and dissimilar layer formed over conductive layer
US6583457B1 (en) 1997-10-28 2003-06-24 Micron Technology, Inc. Recessed container cells and method of forming the same
JP3580719B2 (ja) * 1999-03-03 2004-10-27 株式会社東芝 半導体記憶装置及びその製造方法
US6140175A (en) * 1999-03-03 2000-10-31 International Business Machines Corporation Self-aligned deep trench DRAM array device
US6380575B1 (en) 1999-08-31 2002-04-30 International Business Machines Corporation DRAM trench cell
US6339239B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation DRAM cell layout for node capacitance enhancement
US6566191B2 (en) * 2000-12-05 2003-05-20 International Business Machines Corporation Forming electronic structures having dual dielectric thicknesses and the structure so formed
DE10144343A1 (de) * 2001-09-10 2003-03-27 Perkinelmer Optoelectronics Sensor zum berührugslosen Messen einer Temperatur
KR100753122B1 (ko) * 2002-06-29 2007-08-29 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4397075A (en) * 1980-07-03 1983-08-09 International Business Machines Corporation FET Memory cell structure and process
JPS58137245A (ja) * 1982-02-10 1983-08-15 Hitachi Ltd 大規模半導体メモリ
JPH0665225B2 (ja) * 1984-01-13 1994-08-22 株式会社東芝 半導体記憶装置の製造方法
US4830981A (en) * 1984-07-03 1989-05-16 Texas Instruments Inc. Trench capacitor process for high density dynamic ram
JPS6118167A (ja) * 1984-07-04 1986-01-27 Hitachi Ltd 半導体装置
JPS61179568A (ja) * 1984-12-29 1986-08-12 Fujitsu Ltd 半導体記憶装置の製造方法
JPH01287956A (ja) * 1987-07-10 1989-11-20 Toshiba Corp 半導体記憶装置およびその製造方法
US4900693A (en) * 1987-12-21 1990-02-13 United Technologies Process for making polysilicon field plate with improved suppression of parasitic transistors
JPH0287571A (ja) * 1988-09-26 1990-03-28 Hitachi Ltd 半導体記憶装置
JPH0770617B2 (ja) * 1989-05-15 1995-07-31 株式会社東芝 半導体記憶装置
KR940006681B1 (ko) * 1991-10-12 1994-07-25 금성일렉트론 주식회사 스택트렌치 셀 및 그 제조방법
JPH05175452A (ja) * 1991-12-25 1993-07-13 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法

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JPH05218335A (ja) 1993-08-27
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TW221519B (de) 1994-03-01
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US5461248A (en) 1995-10-24
KR930009083A (ko) 1993-05-22

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