JPS63285973A - デュアルゲ−ト型絶縁ゲ−ト電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁ケート型電界効果トランジスタの構造に関
し１％にテレビジ、ン装置やＶＴＲのチューナにおける
高周波増幅用素子として用いられるデュアルゲート型Ｍ
ＩＳ　　ＰＥＴの構造に関する。

〔従来の技術〕

従来、この種のプーアルゲート型ＭＩ８　ＦＥＴとして
は、第３図に示す構造の、ゲート絶縁膜として酸化シリ
コン１Ｋを用いたプーアルゲートＭＯ８ＦＥＴが用いら
れているのが通例である。

第３図に示すデュアルゲートＭ０８　　ＦＥＴｒｉ、高
周波増幅用としては通常ンース接地型で用いられ、第１
ゲート電極６．６′に入力信号が加えられ、第２ゲート
電極７．７′にはＡＧＣ用の直流電圧が加えられると共
に、高周波的には、容量の大きな外部キャパシタを介し
て接地され、入出力の帰環容量の低ＩＲが図られている
。

また上述した本素子以外に、外来サージからゲート酸化
膜を保護するために、同一チップ上に第４図に示すパッ
ク・ツー・バ９り（ｂａｃｋ　−ｔｏ　−ｂａｃｋ　）
に直列接続された保腫ダイオードがそれぞれ第１ゲート
・ンース間、第２ゲート・ソース間に挿入されている。

〔発明が解決しようとする問題点〕

デュアルゲートＭＯ８ＦＥＴで利得を低減させる際には
、第２ゲー°ト電極にかけられているＡＧＣ用バイアス
電圧を負方向（ｎチャネルの場合）へ変化させて第２ゲ
ート電極下のチャネルコンダクタンスを減少させ％第１
ゲート電極下のチャネルに共通に流れているドレイン電
流を減少させて第１ゲートの相互コンダクタンスを減少
させることにより行ない、最終的にｒｉ（最もゲインを
殺した時）第２ゲート電極電圧を完全にオフ状態（ドレ
イン電流０）に設定することとなる。

しかしながら上述した従来のデュアルゲートＭＯ８ＦＥ
Ｔでは第２ゲート電極電圧を完全にオフ状態に設定しよ
うとしても、第１ゲート電極に接続された保賎ダイオー
ドと基板との容量及び第１ゲート電極を外部に電気的に
接続するためのボンディングバッドと基板との容ｆｉｔ
−介して第１ゲート電極と基板が結合していると共に、
ドレインについてもドレイン接合の容量を介してドレイ
ンと基板とが結合しており、結果として第１ゲート電極
（入力）とドレイン電極（出力）が基板を介して結合し
ているためＵＨＦで使用する場合にはゲインを殺し切れ
ないと云う欠点を有している。

また同じ理由から第２ゲート電極がオン状態に設定され
て島台においても順方向伝達利得１８１！ｌ”がある程
度大きいために、性能向上を目的としてｊ１１方向利得
を大きくし二うとした場合、ループ利得が大きくなって
発振しやすくなり、したがってＵＨＦ帯で使用する場合
には実用上電力利得の向上にも制限を受けると共にその
結果他の重畳な性能指標である雑音指数の向上にも制限
を受けると云う欠点を有していた。

〔問題点を解決するための手段〕

本発明のデュアルゲート型絶縁ゲート電界効果トランジ
スタは、第１導電型半導体層とこれよシ抵抗率の小さい
高濃度第１導電型半導体層とを備えた半導体基板の前記
第１導電型半導体層の表面に設けられた第２導電型ドレ
イン領域と、前記第２導電型ドレイン領域を囲み前記高
濃度第１導電型半導体層近傍まで達する環状溝の表面に
ゲート絶縁膜を介して設けられた第２ゲート電極を有し
てなるものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明のｍｌの実施例の主要部を示す半導体チ
雫プの断面図である。

第１図においてｌはｎ十型ドレイン領域、２゜２“ｒｉ
ｎ十型アイランド領域、３．３’、３”はｎ＋型ンース
領域であシ、ｎ十型ドレイン領域及びｎ＋型ンース領域
はそれぞれアルミニウムからなる外部引き出し用のドレ
イン電極４及びンース電極５゜５′によりオーミック接
続されている。６．６’及び７，７′はそれぞれＭＯか
らなるｍｌゲート電極及び第２ゲート電極であり、第２
ゲート電極７　、７’　ｒｉ環状に連結してｎ＋型ドレ
イン領域１の周囲をかこんでいる。８．８’、８“、８
″はゲート酸化膜であり５００Ａ程度の膜厚を有する。

９゜９′は安定化のためのリンガラスからなるパダシー
。

ベージ冒ン膜％１０ｒｉ１０Ωａ程度のｐ型半導体層、
１１は０．０１Ω１程度の高濃度ｐ型半導体層であり半
導体下地基板をなしている。１２ｒｉ半導体下地基板と
オーミックコンタクトが取られた裏面金属電極、１９ｒ
ｉｐ＋領域で上面からのバックゲートコンタクト領域と
なっている。

第１図かられかる通り、第２ゲート電極７．７′の一部
は極めて低抵抗率（ｏ、ｏｉΩα）な高濃度ｐ型半導体
層１１のごく近傍（１μｍ弱）まで延在してきておシ、
シかも第２ゲート電極はデーアルゲー）ＭＯ８ＦＥＴの
一般的な使用法通り、大きな外部バスコンデンサ（図示
しない）によシ高周波的に接地され、また低抵抗率基板
１１ｔ：を裏面に設けられたオーミック裏面金属電極１
２によって。

パッケージのンースリードへ接続され電気的には接地電
位に保たれている。

すなわちｎ＋型ドレイン領域１はほぼ完全に第２ゲート
篭極７，７′及び低抵抗率基板１１により囲まれており
、結果的にシールドされていることとなる。

したがってｐ型中導体層１０の延長上に設けられている
第１ゲート保護用ダイオードの接合容量等を介して、た
とえ第１ゲート（入力）が基板と結合していても、ドレ
インとの結合は回避出来ることとなる。

第ど図は本発明の第２の実施例の主要部を示す半導体チ
ップの断面図である。

構成は第１図に示す場合と同じあるが、この実施例では
第２ゲート電極直下の低抵抗率の高濃度ｐ型半導体ＮＦ
Ｃ凸形の突出部があシその分銅２ゲート電極形成のため
の溝堀シが浅くてすむために。

製造上難度が小さくなると云う利点がある。

〔発明の効果〕

以上説明したように本発明はドレイン領域を第２ゲート
電極及び低抵抗率ドレイン領域と逆導電型の高濃度半導
体層ではは完全に取り囲み、実際の使用に際してはそれ
らを少なくとも高周波的に接地することによシトレイン
領域（出力）と第１ゲート寛極（人力）との結合を遮断
し、その結果高い安定度を保ちつつ、第１ゲートのゲー
ト長を小さくする（１μｍ程度）ことにより高い電力利
得（２４ｄＢ以上）、したがって低い雑音指数（２，０
ｄＢ程度）及び広いＡＧＯ範囲（４５ｄＢ８夏）をＵＨ
Ｆ帯において達成可能とする効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの断面図、第２図は本発明の第２の実施例の主要部
を示す半導体チップの断面図、第３図は従来例の主要部
を示す半導体チップの断面図、第４図は保腰ダイオード
部を示す半導体テップの断面図である。 １・・・・−ｎ＋＋ドレイン領域、２．２′・・・・・
・ｎモ型アイランド領域、３．３’、３“・・・・・・
ｎ生型ンース領域、４・・・・・・ドレイン電極、５，
５’・・・・・・ンース電極、６．６’−・・・・・第
１ゲート電極、７，７′・−・−・・第２ゲート電極、
８．８’、８“、８″・・・・・・ゲート酸化膜、９．
９’、９“、９″・・・・−・パッジベージ冒ン膜、１
０・・・・−・ｐ型半導体層、１０′・・・・・・ｐ型
半導体基板、１１，１１’・・・・・・ｐ＋型型半体体
層１２・・・・−・裏面金属電極、１３・・・・・・ｐ
＋＋第１アノード領域、１４．１４’・−・・−ｐ十型
第２アノード領域、１５・−・・−・ｎ型カンード領域
、１６・・・・−・第１７ノード電極、１７，１７’・
・・・・・第２アノード電極（アルミ）、１８，１８’
・−・・・・酸化シリコン膜。 １９．１９’・・・・・・ｐ十型領域、２０・・・・・
・環状溝、２１・・・・・・突出部。 悩

Claims (1)

【特許請求の範囲】
1. 第１導電型半導体層とこれより抵抗率の小さい高濃度第
   １導電型半導体層とを備えた半導体基板の前記第１導電
   型半導体層の表面に設けられた第２導電型ドレイン領域
   と、前記第２導電型ドレイン領域を囲み前記高濃度第１
   導電型半導体層近傍まで達する環状溝の表面にゲート絶
   縁膜を介して設けられた第２ゲート電極を有してなるこ
   とを特徴とするデュアルゲート型絶縁ゲート電界効果ト
   ランジスタ。