KR19990088091A - 반도체장치및그제조방법 - Google Patents

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오꾸보히로아끼
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

트랜치 내에 제공된 매립 게이트의 양측면에 소스 및 드레인이 형성되는 반도체 장치에서, 소스 및 드레인용 금속 배선들은 층간 절연막을 통하여, 소스 및 드레인 상에 제공되고, 게이트용 배선은 소스 및 드레인 배선 사이에 개재되도록 형성되며, 이 게이트 배선은 소스 및 드레인 배선과 동일한 레벨의 상호접속층의 상에 형성되며 또한 게이트 상에 형성된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 매립 게이트형 반도체 장치의 집적도를 향상시킨 반도체 장치 및 그 제조 방법에 관한 것이다.
도 8과 도 9는 각기, 일본 공개 특허 공보 소63-114174호, 일본 공개 특허 공보 평2-194560호에 개시된 MOSFET 소자의 제조 단계를 나타내는 단면도들이다.
우선, 도 8의 (a)에 나타난 바와 같이, 실리콘 기판(201) 상에 산화막(202) 패턴이 형성되고, 이는 실리콘 기판을 에칭하기 위한 마스크로서 사용되어, 도 8의 (b)에 나타난 트랜치가 형성된다. 다음으로, 도 8의 (c)에 나타난 바와 같이, 기판 표면 상에 게이트 산화막(204)을 형성한 후, 폴리실리콘막(205)과 레지스트(206)가 전체 표면 상에 피착된다. 그리고 나서, 레지스트(206)과 폴리실리콘(205)의 전체 표면이 에칭되어, 도 8의 (d)에 나타난 바와 같이, 트랜치(203)의 내부에만 남겨진 폴리실리콘막을 가진 게이트 전극(207)이 형성된다. 다음으로, 도 8의 (e)에 나타난 바와 같이, 게이트 전극(207) 상에 게이트 보호막(208)을 형성한 후, 도펀트의 이온 주입이 행해져서 로우 레지스턴스층(209)이 형성되는데, 이는 실리콘 기판의 표면 상에 소스 및 드레인으로서 제공될 것이다. 그리고 나서, 도 8의 (f)에 나타난 바와 같이, 기판(201) 상에 층간 절연막(210)이 피착된 후, 비아 홀이 형성되고 이들을 메우기 위한 금속 배선(211)이 형성되어 소스 및 드레인이 접속되게 된다.
도 9로 복귀하면, 우선 도 9의 (a)에 나타난 바와 같이, 실리콘 기판(301) 내에는 트랜치(303)가 형성된다. 다음으로, 도 9의 (b)에 나타난 바와 같이, 기판 표면 상에 게이트 절연막(304)을 형성한 후, 전체 표면 상에 폴리실리콘을 피착하고, 이를 패터닝하여 게이트 전극(307)을 형성한다. 그리고 나서, 도 9의 (c)에 나타난 바와 같이, 게이트 전극(307)은 도펀트의 이온 주입을 수행하기 위한 마스크로서 사용되어 n형 확산층(312)이 형성되는데, 이는 기판의 표면 상에서 소스 및 드레인으로서 사용될 것이다. 다음으로, 도 9의 (d)에 나타난 바와 같이, 층간 절연막(310)이 기판 상에 피착된 후, 도 9의 (e)에 나타난 바와 같이 비아 홀이 형성되고, 이들을 메우는 금속 배선(311)이 형성되어 소스 및 드레인과 접속하게 된다.ㅁ
도 10의 평면도에 나타난 바와 같이, 전술된 바와 같이 제조된 매립 게이트형 MOSFET를 이용하여, MOSFET 게이트 전극들 (207)과 (307)과 금속 배선(320) 간의 접속을 위하여, 확산층(330)의 바깥측 상에(절연막 상에) 게이트 패턴을 넓힘으로써 비아 홀(321)용 영역을 가질 필요가 있게 되는데, 이는 집적도를 향상시키기 위한 걸림돌이 된다. 전술된 바와 같은 종래 기술의 2가지 예에서, 평면도의 설명은 생략된다고 할지라도, 일반적인 형태의 MOSFET에서와 같은 동일 형태의 결점을 가진다. 도 9의 소자를 이용하면, 층간 절연막의 표면 상의 고르지 못한 평탄도 때문에, 단차 부분에서의 금속화에서의 포토리소그라피의 불충분한 포커스 마진과 그 반사 영향이 문제가 되어, 에칭이 불충분하게 되고, 이는 배선의 오픈 또는 단락과 같은 문제점을 유발한다.
그 이유는 게이트 길이가 콘택 직경과 거의 동일한 경우에, MOSFET 게이트 전극을 금속 배선에 접속시키기 위한 비아 홀이 채널 영역 내에 위치할 때, 오프셋 위치는 드레인 및 소스와의 단락 회로를 유발하기 때문이다. 따라서, 이 비아 홀은 어쩔수 없이 도 7에 나타난 바와 같이, 확산층의 외측에 위치되어야 한다. 부가적으로, 게이트 전극 또는 그 일부가 기판보다 위에 있게 되는 단차를 형성하기 때문에, 층간 절연막 상부면이 이것을 반영하여 그 평탄도를 상실하게 된다.
따라서, 본 발명의 목적은 전술된 종래 기술의 결점을 개선하기 위한 것으로, 특히 평탄한 상부 표면을 가진 층간 절연막을 형성할 수 있는 새로운 매립 게이트형 반도체 장치를 제공함으로써, 상호접속층의 오픈 및 단락과 같은 문제점을 제거하게 되어 수율을 향상시키는 것이다.
본 발명의 추가적인 목적은 전술된 반도체 장치를 제조하기 위한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 향상된 레벨의 집적도를 가진 매립 게이트형 반도체 장치와 그 제조 방법을 제공하는 것이다.
전술된 목적을 달성하기 위하여, 본 발명은 다음과 같은 기본적인 기술 구성을 채택한다.
구체적으로, 본 발명에 따른 반도체 장치의 제1 특징은 트랜치 내에 제공된 매립 게이트의 양측면에 소스 및 드레인이 형성되고, 전술된 소스 및 드레인용 금속 배선들은 층간 절연막을 통하여, 각기 소스 및 드레인 상에 제공되고, 게이트 배선은 전술된 소스 및 드레인 배선 사이에 개재되도록 형성되며, 이 게이트 배선은 소스 및 드레인 배선과 동일한 레벨의 상호접속층의 상에 형성되며 또한 게이트 상에 형성된다.
본 발명에 따른 반도체 장치의 제2 특징에서, 전술된 상호접속층의 배선과 매립 게이트의 게이트 전극을 접속하는 재료는 전술된 게이트 전극과 동일한 재료이다.
본 발명에 따른 반도체 장치의 제3 특징에서, 트랜치와 게이트 전극 사이에 제공되는 게이트 절연막은 층간 절연막 내의 트랜치의 측벽 및 하부에 제공된다.
본 발명에 따른 반도체 장치를 제조하는 방법의 제1 특징은 트랜치 내에 제공된 매립 게이트의 양측면에 소스 및 드레인이 형성되는 반도체 장치를 제조하기 위한 방법을 제공하는 것으로, 이 방법은 반도체 기판의 표면 상에 제2 도전형의 반도체 영역을 형성하기 위한 제1 이온 주입을 행하는 제1 단계, 상기 제2 도전형의 반도체 영역의 표면 상에, 소스 및 드레인 영역으로서 기능하게 될 제1 도전형의 확산층을 형성하기 위한 제2 이온 주입을 행하는 제2 단계, 상기 반도체 기판의 표면 상에 절연막을 피착하고, 기판 표면의 일부와 절연막을 에칭하여 트랜치를 형성하는 제3 단계, 기판의 표면 상에 트랜치 내의 하부 및 측면을 포함하는 게이트 절연막을 형성하는 제4 단계, 트랜치를 도전체로 메우는 제5 단계, 및 절연막을 에칭하여 제1 도전형의 확산층까지 연장하는 제1 비아 홀을 형성하는 제6 단계를 포함한다.
본 발명에 따른 반도체 장치를 제조하는 방법의 제2 특징은 제1 비아 홀을 도전체로 메우는 제7 단계, 및 제1 비아 홀 내의 도전체와 트랜치 내의 도전체를 접속하는 금속 배선을 형성하는 제8 단계를 더 포함한다.
본 발명에 따른 반도체 장치를 제조하는 방법의 제3 특징은 동일 포토레지스트 마스크가 제1 이온 주입 및 제2 이온 주입시 사용된다는 것이다.
본 발명에 따른 반도체 장치를 제조하는 방법의 제4 특징에서, 제6 단계에서, 반도체 기판의 표면 상의 확산층들을 절연하는 절연막을 완벽하게 관통하고, 제2 도전형의 반도체 영역까지 연장하는 제2 비아 홀이 동시에 형성된다.
본 발명에 따른 반도체 장치를 제조하는 방법의 제5 특징에서, 제3 이온 주입은 제1 비아 홀을 이용하여 수행된다.
본 발명에 따른 반도체 장치를 제조하는 방법의 제6 특징은 제4 이온 주입은 제2 비아 홀을 이용하여 수행된다.
본 발명에 따른 반도체 장치는 기판 상에 형성된 층간 절연막 상에 오픈되어 있는 트랜치, 기판 표면 상에 트랜치가 형성된 게이트 절연막, 트랜치를 메우는 도전체로 이루어진 게이트 전극, 트랜치와 절연을 위한 절연막에 의해 정의되는 소스-드레인 확산층, 소스-드레인 확산층에 접속되는 콘택 플러그, 및 트랜치 내의 게이트 전극과 콘택 플러그를 접속하는 상호접속층으로 형성된다.
전술된 반도체 장치를 제조하는 방법은 제1 이온 주입을 행하여 기판 표면 내에 웰을 형성하는 단계, 기판 상에 절연막을 피착하고 이 절연막의 일부와 기판 표면의 일부를 에칭하여 트랜치를 형성하는 단계, 트랜치 내의 하부 및 측면을 포함하는, 기판 표면 상에 게이트 절연막을 형성하는 단계, 트랜치를 도전체로 메우는 단계, 절연막을 에칭하여 확산층에 도달하는 비아 홀을 형성하는 단계, 이 비아 홀을 도전체로 메우는 단계, 및 절연막 상에 금속 배선을 형성하여 트랜치 및 비아 홀 내에 도전체들을 접속시키는 단계를 포함한다.
도 1은 본 발명에 따른 반도체 장치의 단면도.
도 2는 본 발명의 제1 실시예의 제조 단계들을 나타낸 단면도.
도 3은 도 2에 나타난 것에 후속하는 제조 단계를 도시한 단면도.
도 4는 도 3에 나타난 것에 후속하는 제조 단계를 도시한 단면도.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도.
도 6은 본 발명에 따른 반도체 장치의 평면도.
도 7은 본 발명의 제2 실시예의 제조 단계들을 나타낸 단면도.
도 8은 종래 기술을 도시한 도면.
도 9는 종래 기술을 도시한 도면.
도 10은 종래 기술을 도시한 평면도.
<도면의 주요부분에 대한 부호의 설명>
1 : 절연막
2 : P 웰
3 : N형 확산층
4 : 층간 절연막
5 : 게이트 절연막
6 : 게이트 전극
7 : N형 확산층
9 : 알루미늄 배선
10 : 콘택 플러그
100 : P형 실리콘 기판
본 발명에 따른 반도체 장치와 그 제조 방법의 실시예는 대응하는 첨부된 도면들을 참조하여 상세히 후술된다.
도 1과 도 5는 본 발명에 따른 반도체 장치의 구조의 구체적인 예를 도시한 도면이다. 이 도면들은 트랜치(8) 내에 제공되는 매립 게이트(6)의 양 측면 상에 소스 및 드레인이 형성되고, 소스 및 드레인용 금속 배선(9)들이 층간 절연막(4)을 통하여 전술된 소스 및 드레인 상에 제공되고, 게이트 배선(9A)는 전술된 배선들(9) 사이에 개재되어 형성되고, 이 게이트 배선(9A)은 배선(9)와 동일한 레벨의 상호접속층 상에 형성되고 게이트(6) 상에 형성되는 반도체 장치를 나타낸다.
전술된 절연층(4) 상의 배선(9A)과 매립 게이트의 게이트 전극(6)을 접속하는 재료는 전술된 게이트 전극(6)과 동일한 재료이다.
부가적으로, 트랜치(8)과 게이트 전극(6) 상에 제공되는 게이트 절연막(5)은 층간 절연막(4) 내의 트랜치(8)의 측벽(wall) 부분(8a) 상에 제공된다.
다음으로, 본 발명의 보다 구체적인 예가 설명될 것이다.
본 발명의 제1 실시예는 도 1 내지 도 9를 참조하여 설명될 것이다.
도 1은 본 발명에 따른 MOSFET의 단면도이고, 도 2 내지 도 4는 본 장치를 제조하는 제조 단계들을 도시한 단면도들이며, 도 6은 그 평면도이다.
도 1에 나타난 바와 같이, n-채널 MOSFET는 p형 실리콘 기판(100) 상의 p웰(2) 내에 형성된다. 기판 표면 상의 절연 영역 상에는 절연막(1)이 형성되고, 층간 절연막(4)이 기판의 표면 상에 피착된다. 채널 형성 영역과 층간 절연막 상에 트랜치(8)가 형성된다. 이 트랜치(8)는 층간 절연막(4)과 기판(100)의 표면을 식각함으로써 형성되고, 이 트랜치(8)의 하부 및 내벽 표면 상에 게이트 절연막(5)이 형성되고, 이 트랜치(8)은 또한 도전체로 채워지고, 게이트 전극(6)으로서 기능하게 될 것이다. n형 확산층(3)이 트랜치(8)와 절연막(1) 사이에 개재되도록 기판의 표면 상에 형성된다. 층간 절연막(4)에는 비아 홀(P)이 제공되고, 이는 도전체로 이루어진 콘택 플러그(10)가 채워진다. 이 콘택 플러그(10)는 그 하부에서 n형 확산층(3)과 접촉되게 한다. 알루미늄 배선들(9A, 9)은 층간 절연막(4) 상에 형성되고, 이 알루미늄 배선들(9A, 9)는 각기 게이트 전극(6)과 콘택 플러그(10)에 접속된다. 도 5에 나타난 바와 같이, 게이트 전극(6)이 트랜치(8) 내에 매립되어, 종래와 같이, 게이트 전극과 알루미늄 배선을 접속할 목적의 비아 홀의 위치에 무관하게 되고, n형 확산층(3)의 외측 상에 게이트 패턴을 확장할 필요가 없게 된다.
다음으로, 본 발명에 따른 반도체 장치를 제조하는 방법은 도 2 내지 도 4를 참조하여 설명될 것이다.
도 2에 나타난 바와 같이, 2000 내지 5000 옴스트롱의 두께를 가진 절연막(1)은 p형 실리콘 기판(100)의 표면의 절연 영역 상에 형성된다. 이 절연막(1)은 실리콘 기판 표면을 에칭함으로써 형성되는 트랜치를 국부 산화 또는 매립함으로써 형성된다. 다음으로, 포토레지스터(20)를 마스크로서 사용하여, 보론(boron) 이온 주입 및 아세닉(arsenic) 이온 주입이 행해져서, p 웰(2)과 n형 확산층(3)을 형성한다. 예를 들면, 보론 이온 주입은 200 내지 500 keV의 주입 에너지, 1 내지 3×1013cm-2의 주입 도우즈로 행해지고, 아세닉 이온 주입은 3 내지 90 keV의 주입 에너지, 1×1015cm-2내지 1×1016cm-2의 주입 도우즈로 행해진다. 포토레지스트(20)는 n 채널 트랜지스터 형성 영역만 노출되도록 적용된다.
다음으로, 도 3을 참조하면, 전체 표면 상에 층간 절연막(4)이 피착된 후, MOSFET 트랜지스터 채널 형성 영역 내에 트랜치(8)가 형성된다. 이 트랜치(8)는 층간 절연막(4)과 실리콘 기판(100)의 표면을 선택적으로 에칭함으로써 형성되고, 실리콘 기판 표면은 n 채널 확산층(3)과 동일하거나 더 큰 깊이로 에칭하여 n형 확산층(3)이 2개로 분할되도록 형성한다. 따라서, n형 확산층(3)은 소스로서 기능하게 될 n형 확산층(3)과 드레인으로서 기능하게 될 n형 확산층(3)으로 분할되고, 이들은 절연막(1)과 트랜치(8) 사이에 개재된다. 다음으로, 보론 이온 주입은 트랜치(8)을 통하여 트랜치(8)의 하부(8a) 바로 밑의 p 웰(2)로 행해지고, 도펀트 집중은 트랜지스터의 임계 전압을 제어하도록 조절된다. 다음으로, 산화막으로 이루어진, 50 내지 200 옴스트롱의 두께를 가진 게이트 절연막(5)이 트랜치(8) 내에 형성된 후, 이 트랜치(8)의 내부는 도펀트가 유입되었던 쪽으로 폴리실리콘막 등과 같은 도전체(6)를 피착하고 에치백함으써 채워진다.
다음으로, 도 4를 참조하면, n형 확산층(3) 상의 층간 절연막(4)을 에칭하여 제1 비아 홀(P)을 형성한다. 그리고 나서, 인 이온 주입이 비아 홀(P)을 통하여 행해져서 n형 확산층(7)이 형성된 후, 텅스텐과 같은 금속이 피착되고 에치백되어 제1 비아 홀(P)을 메우는 콘택 플러그(10)를 형성한다.
최종적으로, 도 1에 나타난 바와 같이, 알루미늄 배선들(9, 9A)는 층간 절연막(4) 상에 형성된다. 알루미늄 배선(9A)은 게이트 전극(6)에 직접적으로 접속되고, 알루미늄 배선(9)는 콘택 플러그(10)와 n형 확산층(7)을 통하여 소스 및 드레인이 될 n형 확산층(3)에 접속된다.
이러한 방식으로, 본 발명에 다른 반도체 장치를 제조하는 방법은 반도페 기판(100) 상에 제1 이온 주입을 행하여 제2 도전형의 반도체 영역(2)을 형성하는 제1 단계, 제2 이온 주입을 행하여 제2 도전형의 반도체 영역(2) 내에서 소스 및 드레인 영역이 될 제1 도전형의 확산층(7)을 형성하는 제2 단계, 반도체 기판의 표면 상에 절연막(4)을 피착하고 절연막(4)과 반도체 기판(100) 표면의 일부를 에칭하여 트랜치(8)를 형성하는 제3 단계, 기판 표면 상에 트랜치(8) 내부에 하부면(8a)과 측면(8b)을 포함하는 게이트 전극막(5)를 형성하는 제4 단계, 트랜치(8)를 도전체로 메우는 제5 단계, 절연막(4)을 에칭하여 제1 도전형의 확산층(7)까지 도달하는 비아 홀(P)을 형성하는 제6 단계를 포함한다.
본 발명의 제2 실시예는 도 6과 도 7에 나타나 있다. 이 예에서, 확산층 상에 제1 비아 홀(P)을 형성할 때, 제2 비아 홀(12)이 형성된다. 제2 콘택 홀(12)은 P웰(2)에 도달하도록 층간 절연막(4)과 절연막(1)을 선택적으로 에칭함으로써 형성되고, 이 제2 비아 홀(12)을 이용하여 P웰 내에 보론 이온 주입을 행함으로써 P형 확산층(13)이 형성된다. CMOS 공정에서, 비아 홀(P)이 P채널 트랜지스터의 P형 확산층 상에 형성될 때 웰 접속을 위한 제2 비아 홀(12)을 동시에 형성할 수 있다. 따라서, CMOS 공정에서, 웰 접속을 위한 비아 홀(12)의 형성에 필요한 제조 단계들을 초과하지 않는다.
전술된 구조를 채택함으로써, 본 발명은 게이트 전극과 알루미늄 배선(금속 상호접속)을 접속시키기 위한 콘택의 위치를 선정하기 위하여 절연막 상에 게이트 패턴용 영역을 가져야 할 필요성이 제거되어, 소자 집적도의 레벨을 향상시킬 수 있다.
부가적으로, 층간 절연막 표면이 층간 절연막을 평탄화시키기 위한 공정을 사용할 필요없이 충분하게 평탄화되기 때문에, 단차 부분에서의 금속화에서의 포토리소그라피의 불충분한 포커스 마진과 그 반사 영향에 의한 오픈 및 단락과 같은 페일을 피할 수 있다.
부가적으로, 종래 기술에 비해, 각기 행해졌었던, 웰 형성을 위한 이온 주입과 단일의 레지스트 마스크 형성 단계로 소스 및 드레인을 형성하기 위한 이온 주입을 행할 수 있기 때문에, 제조 단계들의 수를 감소시킬 수 있다.
그 이유는 도 5에 나타난 바와 같이, 게이트 전극의 형태로 인해 게이트 전극이 층간 절연막 내의 트랜치 내에 형성되기 때문에, 과거에 필요했었던, 게이트 패턴 상에 비아 홀을 제공할 필요성이 없게 되어, 절연 영역 내에 비아 홀을 배치시키기 위한 영역을 가져야 할 필요성이 제거된다. 다른 이유는 채널 영역 내에 형성되는 트랜치 내에 게이트 절연막을 형성하고 이를 게이트 전극으로서 사용하기 위한 도전체로 메움으로써, 층간 절연막 바로 밑의 게이트 배선이 제거되는 데, 이는 층간 절연0막이 형성될 때 기판 상의 게이트 배선 단차가 존재하지 않는다는 것을 의미한다. 또 다른 이유는 게이트 전극을 형성하기 전에 소스 및 드레인 확산층을 형성할 수 있기 때문이다.

Claims (9)

  1. 트랜치 내에 제공된 매립 게이트의 양측면에 소스 및 드레인이 형성된 반도체 장치에 있어서,
    상기 소스 및 드레인용 금속 배선들은 층간 절연막을 통하여, 각기 상기 소스 및 드레인 상에 제공되고, 상기 소스 배선과 상기 드레인 배선들 사이에는 게이트 배선이 개재되도록 형성되고, 상기 게이트 배선은 상기 소스 및 드레인 배선과 동일한 레벨의 상호접속층 상에 형성되며 또한 상기 게이트 상에 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 상호접속층의 배선과 상기 매립 게이트의 상기 게이트 전극을 접속시키는 재료는 상기 게이트 전극과 동일한 재료인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 트랜치와 상기 게이트 전극 사이에 제공되는 게이트 절연막은 상기 층간 절연막 내의 트랜치의 측벽과 하부에 제공되는 것을 특징으로 하는 반도체 장치.
  4. 트랜치 내에 제공된 매립 게이트의 양측면에 소스 및 드레인이 형성되는 반도체 장치를 제조하는 방법에 있어서:
    반도체 기판의 표면 상에 제2 도전형의 반도체 영역을 형성하기 위한 제1 이온 주입을 행하는 제1 단계;
    상기 제2 도전형의 상기 반도체 영역의 표면 상에, 소스 및 드레인 영역으로서 기능하게 될 제1 도전형의 확산층을 형성하기 위한 제2 이온 주입을 행하는 제2 단계;
    상기 반도체 기판의 표면 상에 절연막을 피착하고, 상기 기판의 상기 표면의 일부와 상기 절연막을 에칭하여 트랜치를 형성하는 제3 단계;
    상기 트랜치 내의 하부 및 측면을 포함하여 상기 기판의 표면 상에 게이트 절연막을 형성하는 제4 단계;
    상기 트랜치를 도전체로 메우는 제5 단계; 및
    상기 절연막을 에칭하여 상기 제1 도전형의 상기 확산층까지 연장되는 제1 비아 홀을 형성하는 제6 단계를 포함하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제1 비아 홀을 도전체로 메우는 제7 단계, 및
    상기 제1 비아 홀 내의 상기 도전체와 상기 트랜치 내의 상기 도전체를 접속시키는 금속 배선을 형성하는 제8 단계를 더 포함하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 상기 제1 이온 주입과 상기 제2 이온 주입시 동일 포토레지스트 마스크가 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제4항에 있어서, 상기 제6 단계에서, 상기 반도체 기판의 표면 상의 상기 확산층을 절연시키는 절연막을 완전히 관통하고, 상기 제2 도전형의 상기 반도체 영역까지 연장되는 제2 비아 홀이 동시에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제1 비아 홀을 이용하여 제3 이온 주입이 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항 또는 제8항에 있어서, 상기 제2 비아 홀을 이용하여 제4 이온 주입이 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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