JPS6386569A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6386569A JPS6386569A JP23267986A JP23267986A JPS6386569A JP S6386569 A JPS6386569 A JP S6386569A JP 23267986 A JP23267986 A JP 23267986A JP 23267986 A JP23267986 A JP 23267986A JP S6386569 A JPS6386569 A JP S6386569A
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- Pending
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はシリコン電界効果型トランジスタ（ＭＯＳＦＥ
Ｔ）等の半導体装置及びその製造方法において、 ゲート長を短く構成した場合、チャネル中の電界強度の
増大により高エネルギの電子および正孔が発生ずるホッ
トキャリア効果や短ヂャネル効果が引起こされ、トラン
ジスタ特性が劣化する従来の問題点を解決するため、 ドレイン電極近傍に低濃度不純物領域と高濃度不純物領
域とを縦方向に埋設することにより、トレイン電極近傍
での電界を緩和してホットキャリア効果を回避し、又、
空乏層の拡がりを縦方向にして類チャネル効果を抑制し
、信頼性の高い半導体装置を得るようにしたものである
。
Ｔ）等の半導体装置及びその製造方法において、 ゲート長を短く構成した場合、チャネル中の電界強度の
増大により高エネルギの電子および正孔が発生ずるホッ
トキャリア効果や短ヂャネル効果が引起こされ、トラン
ジスタ特性が劣化する従来の問題点を解決するため、 ドレイン電極近傍に低濃度不純物領域と高濃度不純物領
域とを縦方向に埋設することにより、トレイン電極近傍
での電界を緩和してホットキャリア効果を回避し、又、
空乏層の拡がりを縦方向にして類チャネル効果を抑制し
、信頼性の高い半導体装置を得るようにしたものである
。
本発明は半導体装置、特に、微小ＭＯ８ＦＥＴ及びその
！ｌｉ造方法に閏づる。半導体装置の高性能化が強く要
求されているが、そのためには半導体ＩＣの高速化、高
集積化が必須となる。高集積化に関しては、個々のＭＯ
８ＦＥ王を益々微小に作らなければならなくなるが、こ
の場合、ゲート長を短く構成すると電流駆動力は増加す
るが、同特に閾値電圧の低下、パンチスルー耐圧の低下
等の短チヤネル効果や、ホットキャリア効果が生じる。
！ｌｉ造方法に閏づる。半導体装置の高性能化が強く要
求されているが、そのためには半導体ＩＣの高速化、高
集積化が必須となる。高集積化に関しては、個々のＭＯ
８ＦＥ王を益々微小に作らなければならなくなるが、こ
の場合、ゲート長を短く構成すると電流駆動力は増加す
るが、同特に閾値電圧の低下、パンチスルー耐圧の低下
等の短チヤネル効果や、ホットキャリア効果が生じる。
そこで、ゲート長を短く構成した場合でもホラ１〜キヤ
リアが発生しない高信頼性の微小ＭＯ８Ｆ Ｅ王が必要
とされる。
リアが発生しない高信頼性の微小ＭＯ８Ｆ Ｅ王が必要
とされる。
第２図は従来の半導体装置の一例の断面図を示す。同図
中、２０はＳｉ基板、２１は高濃度不純物領域（ｎ＋層
）であり、この表面にポリ３ｉのゲート電極２２、Ａ２
のソース電極２３、Ａ２のドレイン電極２４が設けられ
ている。２５は５ｉＯｚの酸化膜である。
中、２０はＳｉ基板、２１は高濃度不純物領域（ｎ＋層
）であり、この表面にポリ３ｉのゲート電極２２、Ａ２
のソース電極２３、Ａ２のドレイン電極２４が設けられ
ている。２５は５ｉＯｚの酸化膜である。
ここで、高集積化を行なうためにグー１〜長１−を短く
構成すると前記短チヤネル効果を生じる不都合がある。
構成すると前記短チヤネル効果を生じる不都合がある。
そこで、従来、ｌ Ｄ Ｄ （ｌｉｇｈｔｌｙ ｄｏｐ
ｅｄ ｄｒａｉｎ ）という構造にしで前記短チヤネル
効果を緩和づる装置がある。第３図はＬ−Ｄ Ｄ構造の
従来装置の断面図を示す。このものは、ＳｉＭ板２６に
おいて、高濃度不純物領域（ｎ＋層）２１と、電界の最
も高いドレイン電極２４近傍に低濃度不純物領域（ｎ−
層）２７とを基板平面に対して横方向に設けたものであ
る。このように電界の最も高いトレイン電極２４近傍に
低濃度不純物領域（ｎ−層）２７を設けたので、電界の
集中を緩和でき、短チヤネル効果を減少し得る。
ｅｄ ｄｒａｉｎ ）という構造にしで前記短チヤネル
効果を緩和づる装置がある。第３図はＬ−Ｄ Ｄ構造の
従来装置の断面図を示す。このものは、ＳｉＭ板２６に
おいて、高濃度不純物領域（ｎ＋層）２１と、電界の最
も高いドレイン電極２４近傍に低濃度不純物領域（ｎ−
層）２７とを基板平面に対して横方向に設けたものであ
る。このように電界の最も高いトレイン電極２４近傍に
低濃度不純物領域（ｎ−層）２７を設けたので、電界の
集中を緩和でき、短チヤネル効果を減少し得る。
然るに、第３図示のものは高濃度不純物領域（ｎ＋層）
２１及び低＋１５ｒｆ不純物領域（ｎ−層）２７が基板
平面に対して横方向に設【」られているため、高集積化
しにくい問題点があった。
２１及び低＋１５ｒｆ不純物領域（ｎ−層）２７が基板
平面に対して横方向に設【」られているため、高集積化
しにくい問題点があった。
本発明は第１図に示す如く、電界の高いドレイン電ｖＭ
１２近傍に、比較的低ｌＩ痕の不純物領域４と比較的高
濃度の不純物領域５とを基板１の平面に対して縦方向に
埋設してなる。
１２近傍に、比較的低ｌＩ痕の不純物領域４と比較的高
濃度の不純物領域５とを基板１の平面に対して縦方向に
埋設してなる。
〔作用］
低濃度不純物領域４により電界の集中を緩和してホラ１
〜キヤリア効果を回速でき、又、不純物領域４．５を縦
方向に設けたので空乏層が縦方向に拡がり、もって知チ
トネル効果を従来装置に比し＝ ５− て緩和できる。
〜キヤリア効果を回速でき、又、不純物領域４．５を縦
方向に設けたので空乏層が縦方向に拡がり、もって知チ
トネル効果を従来装置に比し＝ ５− て緩和できる。
第１図は本発明装置の一実施例の製造工程を示す断面図
である。同図（Ａ）において、１はＰ型（１００）方位
＄１の半導体基板で、ＭＯＳＦＥＴのチャネル領域とな
る。この上に通常の選択酸化法によって熱酸化膜２ （
６００ｎｍ）を形成する。３はパッド酸化膜である。次
に同図（Ｂ）に示す如く、基板１にイオン注入法により
、深さ約０．３μｍの低濃度不純物領域（ｎ−Ｉｔり
４ （１１度１０Ｉ８１？１Ｎ−３）を形成し、又、深
さ約０．２μｍの高濃度不純物領域（ｎ＋層）５（１度
１０’ ｏｎ−３〜１０２’ｃＩＩ−３）を形成覆る。
である。同図（Ａ）において、１はＰ型（１００）方位
＄１の半導体基板で、ＭＯＳＦＥＴのチャネル領域とな
る。この上に通常の選択酸化法によって熱酸化膜２ （
６００ｎｍ）を形成する。３はパッド酸化膜である。次
に同図（Ｂ）に示す如く、基板１にイオン注入法により
、深さ約０．３μｍの低濃度不純物領域（ｎ−Ｉｔり
４ （１１度１０Ｉ８１？１Ｎ−３）を形成し、又、深
さ約０．２μｍの高濃度不純物領域（ｎ＋層）５（１度
１０’ ｏｎ−３〜１０２’ｃＩＩ−３）を形成覆る。
続いて、酸化膜２．３の表面にＣＶＤ法で約４００ｎｍ
の酸化膜６′を形成する。
の酸化膜６′を形成する。
次に、酸化膜６′の表面にレジストマスクを設けてＲＩ
Ｆ法（異方性エツチング）でエツチングすると、同図（
Ｃ）に示す如く、不純物領域４゜５及び酸化膜６の中央
部分が除去されて窓７が形成される。続いて、同図（Ｄ
）に示す如く、窓７に熱酸化法で厚さ１５ｎｌｌＩ稈麿
のグー１−酸化膜８を形成する。このとき、イオン注入
法で形成した不純物領域４．５が活性化され、特に、高
濃度不純物領域５は増殖酸化され、幅７Ｑｒ＋ｍ程度の
酸化膜となる。
Ｆ法（異方性エツチング）でエツチングすると、同図（
Ｃ）に示す如く、不純物領域４゜５及び酸化膜６の中央
部分が除去されて窓７が形成される。続いて、同図（Ｄ
）に示す如く、窓７に熱酸化法で厚さ１５ｎｌｌＩ稈麿
のグー１−酸化膜８を形成する。このとき、イオン注入
法で形成した不純物領域４．５が活性化され、特に、高
濃度不純物領域５は増殖酸化され、幅７Ｑｒ＋ｍ程度の
酸化膜となる。
次に、同図（Ｆ）に示す如く、窓７（ゲート領域となる
）にリンをドープされたポリ８１層９を形成する。続い
て、同図（「）に示す如く、不純物領域５の上方の酸化
！Ｉ！Ｊ６にコンタクトホール１０１．１０２を形成し
、ここにソース電極１１及びドレイン電極１２を形成し
、又、ポリＳｉ層９の表面にゲート電極１３を形成する
。
）にリンをドープされたポリ８１層９を形成する。続い
て、同図（「）に示す如く、不純物領域５の上方の酸化
！Ｉ！Ｊ６にコンタクトホール１０１．１０２を形成し
、ここにソース電極１１及びドレイン電極１２を形成し
、又、ポリＳｉ層９の表面にゲート電極１３を形成する
。
このように、本発明は電界の最も高いドレイン電極１２
近傍に低濃度不純物領域（ｎ−層）４を設けたので電界
の集中を緩和でき、第２図示の従来装置に比して短チヤ
ネル効果を緩和できる。
近傍に低濃度不純物領域（ｎ−層）４を設けたので電界
の集中を緩和でき、第２図示の従来装置に比して短チヤ
ネル効果を緩和できる。
又、本発明は高濃度不純物領域（ｎ＋層）５と低８ａｍ
不純物領域（ｎ−層）４とを基板平面に対して縦方向に
設けたので空乏層は縦方向に拡がり、ドレイン電極１２
側の空乏層とソース電極１１側の空乏層とがつながるこ
とはなく、第３図示の従来装置に比して類チャネル効果
を緩和できる。又、不純物領域５．４が縦方向に設けら
れているので、不純物領域を横方向に設けられた第３図
示の従来装置に比して高集積化し易い。
不純物領域（ｎ−層）４とを基板平面に対して縦方向に
設けたので空乏層は縦方向に拡がり、ドレイン電極１２
側の空乏層とソース電極１１側の空乏層とがつながるこ
とはなく、第３図示の従来装置に比して類チャネル効果
を緩和できる。又、不純物領域５．４が縦方向に設けら
れているので、不純物領域を横方向に設けられた第３図
示の従来装置に比して高集積化し易い。
〔発明の効果）
本発明によれば、ドレイン電極近傍に低濃度不純物領域
を設けたので電界の集中を緩和してホットキャリア効果
を回避でき、又、高濃度不純物領域と低濃度不純物領域
とを縦方向に設けたので空乏層は縦方向に拡がり、従来
のＬ Ｄ Ｄ構造の装置に比して短チヤネル効果を緩和
でき、かつ、高集積化し易い等の特長を有する。
を設けたので電界の集中を緩和してホットキャリア効果
を回避でき、又、高濃度不純物領域と低濃度不純物領域
とを縦方向に設けたので空乏層は縦方向に拡がり、従来
のＬ Ｄ Ｄ構造の装置に比して短チヤネル効果を緩和
でき、かつ、高集積化し易い等の特長を有する。
第１図は本発明装置の製造Ｔ稈を説明するための断面図
、 第２図及び第３図は従来装置の名門の断面図である。 １は基板、 ４は低濃度不純物領域（ｎ−層）、 ５は高濃度不純物領域（ｎ＋層）、 ６は酸化膜、 ８はゲート酸化膜、 ９はポリ３ｉ層、 １０＋ 、１０２はコンタクトホール、１１はソース電
極、 １２はドレイン電極、 １３はゲート電極である。 代理人 弁理士 井 桁 山 −”′。 −〇 − 第２ 図 従来装置の他のイ列の断′面図 第３図
、 第２図及び第３図は従来装置の名門の断面図である。 １は基板、 ４は低濃度不純物領域（ｎ−層）、 ５は高濃度不純物領域（ｎ＋層）、 ６は酸化膜、 ８はゲート酸化膜、 ９はポリ３ｉ層、 １０＋ 、１０２はコンタクトホール、１１はソース電
極、 １２はドレイン電極、 １３はゲート電極である。 代理人 弁理士 井 桁 山 −”′。 −〇 − 第２ 図 従来装置の他のイ列の断′面図 第３図
Claims (2)
- （１）シリコン電界効果型トランジスタの半導体装置に
おいて、 電界の高いドレイン電極（１２）近傍に、比較的低濃度
の不純物領域（４）と比較的高濃度の不純物領域（５）
とを基板（１）の平面に対して縦方向に埋設してなるこ
とを特徴とする半導体装置。 - （２）電界の高いドレイン電極（１２）近傍に、比較的
低濃度の不純物領域（４）と比較的高濃度の不純物領域
（５）とを基板（１）の平面に対して縦方向に埋設して
なるシリコン電界効果型トランジスタの半導体装置を製
造するに際し、 上記基板（１）に第１の絶縁膜（２、３）を形成し、上
記低濃度不純物領域（４）と上記高濃度不純物領域（５
）とを上記低濃度不純物領域（４）が上記高濃度不純物
領域（５）よりも深くなるように上記基板（１）の平面
に対して縦方向に埋込み、該第１の絶縁膜（２、３）の
表面に更に第２の絶縁膜（６）を形成し、ゲート領域と
する部分として該第１及び第２の絶縁膜（２、３、６）
及び上記低濃度不純物領域（４）、高濃度不純物領域（
５）を除去してここにゲート酸化膜（８）を形成し、該
ゲート酸化膜（８）上にゲート導通膜（９）を形成し、
上記高濃度不純物領域（５）の表面の上記第１及び第２
の絶縁膜（２、３、６）を除去してここに夫々ソース電
極（１１）及びドレイン電極（１２）を形成することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23267986A JPS6386569A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23267986A JPS6386569A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6386569A true JPS6386569A (ja) | 1988-04-16 |
Family
ID=16943093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23267986A Pending JPS6386569A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386569A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153908A (en) * | 1998-05-08 | 2000-11-28 | Nec Corporation | Buried-gate semiconductor device with improved level of integration |
-
1986
- 1986-09-30 JP JP23267986A patent/JPS6386569A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153908A (en) * | 1998-05-08 | 2000-11-28 | Nec Corporation | Buried-gate semiconductor device with improved level of integration |
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