WO2024080669A1 - 표시 장치 및 이의 제조 방법 - Google Patents

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WO2024080669A1
WO2024080669A1 PCT/KR2023/015372 KR2023015372W WO2024080669A1 WO 2024080669 A1 WO2024080669 A1 WO 2024080669A1 KR 2023015372 W KR2023015372 W KR 2023015372W WO 2024080669 A1 WO2024080669 A1 WO 2024080669A1
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WO
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layer
opening
disposed
wiring
data
Prior art date
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PCT/KR2023/015372
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English (en)
French (fr)
Inventor
양신혁
강동한
김지훈
문성권
손승석
이우근
Original Assignee
삼성디스플레이 주식회사
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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    • H10K59/1201—Manufacture or treatment
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    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks

Definitions

  • the present invention relates to a display device and a method of manufacturing the same.
  • LCD liquid crystal display devices
  • OLED organic light emitting diode display devices
  • self-light emitting display devices include self-light emitting devices, for example, organic light emitting devices.
  • a self-luminous device may include two opposing electrodes and a light-emitting layer interposed between them.
  • the self-luminescent device is an organic light-emitting device, electrons and holes provided from two electrodes recombine in the light-emitting layer to generate excitons, and the generated excitons change from an excited state to a ground state, and light can be emitted.
  • self-luminous display devices do not require a light source such as a backlight unit, they not only consume less power and can be configured in a lightweight and thin form, but also have high-quality characteristics such as a wide viewing angle, high brightness and contrast, and fast response speed, so they are attracting attention as next-generation display devices. is receiving.
  • the problem to be solved by the present invention is to provide a display device including a power wiring disposed in a display area, applied with a voltage, and electrically connected to a common electrode.
  • the problem to be solved by the present invention is to provide a display device that prevents damage to the power wiring when connecting the power wiring and a common electrode, and a method of manufacturing the same.
  • a display device includes a data conductive layer including a first power line disposed on a substrate, and a data conductive layer disposed on the data conductive layer and exposing at least a portion of the first power line.
  • a passivation layer including one opening, a protective layer disposed on the passivation layer, a via layer disposed on the protective layer and including a second opening partially overlapping the first opening, and disposed on the via layer. It includes a pixel electrode, a connection electrode spaced apart from the pixel electrode and at least partially disposed within the first opening and the second opening, and an opening hole disposed on the pixel electrode and the connection electrode and overlapping the second opening.
  • the data conductive layer includes a data base layer, a data main metal layer disposed on the data base layer, and a data capping layer disposed on the data main metal layer
  • the first power line is configured such that the data main metal layer is connected to the data cap. and a wiring connection structure formed to be recessed beyond a side of the ping layer, wherein the common electrode is electrically connected to the data main metal layer in the wiring connection structure.
  • a portion of the protective layer below the via layer may be depressed from the sidewall of the second opening.
  • the protective layer may include silicon oxide, silicon nitride, or silicon oxynitride.
  • connection electrode may be disposed on a side of the data main metal layer of the first power wire.
  • the first power wiring overlaps the first opening and the second opening, respectively, and the first side wall on which the wiring connection structure is formed, overlaps the first opening but does not overlap the second opening, and is covered by the passivation layer. It may include a second sidewall, and a third sidewall that does not overlap with the first opening and the second opening, respectively, and is covered by the via layer.
  • the second sidewall and the third sidewall of the first power line may have side surfaces of the data main metal layer and the data capping layer parallel to each other.
  • connection electrode may be disposed to cover a side surface of the data main metal layer of the first power wire.
  • the first power wiring may include a wiring opening penetrating the first power wiring, and the first opening and the second opening may be arranged to overlap a portion of the wiring opening.
  • the wiring connection structure may be formed on a first side wall of the wiring openings that overlaps the first opening and the second opening, respectively.
  • sidewalls of the wiring opening sidewalls that do not overlap with at least one of the first opening and the second opening are covered by the passivation layer or the via layer, and the sidewalls are formed between the data main metal layer and the data capping layer.
  • the sides may be parallel to each other.
  • It may further include a second power wire spaced apart from the first power wire, and the first opening and the second opening may be arranged to overlap one side of the first power wire but not overlap the second power wire. there is.
  • the wiring connection structure may be formed in a portion of the first power wiring that overlaps the first opening and the second opening, respectively.
  • the first power wiring includes a first sub-wiring and a second sub-wiring that are at least partially spaced apart from each other, and the first opening and the second opening overlap one side of the first sub-wiring and the second sub-wiring. It may be arranged to not overlap the wiring.
  • the wiring connection structure may be formed in a portion of the first sub-wiring that overlaps the first opening and the second opening, respectively.
  • a display device includes a data conductive layer including a first power line disposed on a substrate, and a data conductive layer disposed on the data conductive layer and exposing at least a portion of the first power line.
  • a passivation layer including one opening, a protective layer disposed on the passivation layer, a via layer disposed on the protective layer and including a second opening partially overlapping the first opening, and disposed on the via layer.
  • a pixel defining layer disposed on a pixel electrode and the via layer, at least a portion of which is directly disposed on the protective layer within the second opening and including an opening overlapping the second opening, on the pixel defining layer.
  • the data conductive layer is a data base layer and the data a data main metal layer disposed on a base layer, and a data capping layer disposed on the data main metal layer, wherein the protective layer is recessed inward from a lower portion of the pixel defining layer, and the first power line is disposed on the data main metal layer. It includes a wire connection structure formed to be recessed beyond a side of the data capping layer, and the common electrode is electrically connected to the data main metal layer in the wire connection structure.
  • a method of manufacturing a display device includes a data base layer on a substrate, a data main metal layer disposed on the data base layer, and a data capping layer disposed on the data main metal layer.
  • a power wire forming a passivation layer disposed on the first power wire and including a first opening partially exposing the first power wire, disposed on the passivation layer and the first opening; forming a protective layer covering the exposed first power wiring, forming a via layer disposed on the protective layer, partially overlapping the first opening, and including a second opening exposing the protective layer.
  • the protective layer may include silicon oxide, silicon nitride, or silicon oxynitride.
  • the step of etching the protective layer is performed through an isotropic etching process using the via layer as a mask, and the protective layer may be formed so that a portion of the protective layer is recessed from the lower portion of the via layer.
  • the common electrode Before forming the common electrode, it further includes forming a connection electrode disposed on the via layer and at least a portion disposed within the second opening, and a light emitting layer disposed on the connection electrode, the connection electrode At least a portion may be disposed on a side of the data main metal layer, and the common electrode may be disposed on the connection electrode.
  • the method further includes forming a pixel-defining layer on the via layer and at least a portion of the pixel-defining layer in the second opening, wherein the pixel-defining layer is formed as a mask. It can be performed by an isotropic etching process.
  • a display device may include a protective layer that prevents the metal layer of the power wiring from being oxidized by an organic insulating material formed during the manufacturing process.
  • a protective layer that prevents the metal layer of the power wiring from being oxidized by an organic insulating material formed during the manufacturing process.
  • connection structure is formed in the display area to prevent a voltage drop in the potential applied to the common electrode.
  • FIG. 1 is a schematic perspective view of a display device according to an embodiment.
  • FIG. 2 is a cross-sectional view taken along line X1-X1' of FIG. 1.
  • Figure 3 is a schematic cross-sectional view of a display device according to an embodiment.
  • FIG. 4 is a pixel circuit diagram of a display device according to an embodiment.
  • FIG. 5 is a cross-sectional view showing a portion of a display substrate of a display device according to an exemplary embodiment.
  • FIG. 6 is a plan view showing a portion of the power wiring of a display device according to an exemplary embodiment.
  • FIG. 7 is a cross-sectional view taken along line VII-VII' of FIG. 6.
  • Figure 8 is an enlarged view of portion A of Figure 7.
  • 9 to 18 are diagrams sequentially showing the manufacturing process of a display device according to an embodiment.
  • Figure 19 is a plan view showing a portion of the power wiring of a display device according to another embodiment.
  • FIG. 20 is a cross-sectional view taken along line XX-XX' of FIG. 19.
  • FIGS. 21 to 23 are diagrams sequentially showing the manufacturing process of the display device of FIG. 19 .
  • Figure 24 is a cross-sectional view showing a portion of the power wiring of a display device according to another embodiment.
  • FIGS. 25 to 27 are cross-sectional views sequentially showing a portion of the manufacturing process of the display device of FIG. 24.
  • Figure 28 is a plan view showing a portion of the power wiring of a display device according to another embodiment.
  • FIG. 29 is a cross-sectional view taken along line N1-N1' of FIG. 28.
  • Figure 30 is a plan view showing a portion of the power wiring of a display device according to another embodiment.
  • FIG. 31 is a cross-sectional view taken along line N2-N2' of FIG. 30.
  • Figure 32 is a cross-sectional view showing a wiring connection structure of a display device according to another embodiment.
  • first, second, etc. are used to describe various components, these components are of course not limited by these terms. These terms are merely used to distinguish one component from another. Therefore, it goes without saying that the first component mentioned below may also be a second component within the technical spirit of the present invention.
  • FIG. 1 is a schematic perspective view of a display device according to an embodiment.
  • FIG. 2 is a cross-sectional view taken along line X1-X1' of FIG. 1.
  • the display device 1 displays moving images or still images.
  • the display device 1 may refer to any electronic device that provides a display screen. For example, televisions, laptops, monitors, billboards, Internet of Things, mobile phones, smart phones, tablet PCs (personal computers), electronic watches, smart watches, watch phones, head-mounted displays, mobile communication terminals, etc. that provide display screens.
  • the display device 1 may include an electronic notebook, an e-book, a Portable Multimedia Player (PMP), a navigation device, a game console, a digital camera, a camcorder, etc.
  • PMP Portable Multimedia Player
  • Examples of the display device 1 include an inorganic light emitting diode display device, an organic light emitting display device, a quantum dot light emitting display device, a plasma display device, and a field emission display device.
  • an organic light emitting diode display device is used as an example of the display device 1, but it is not limited thereto, and the same technical concept may be applied to other display devices if applicable.
  • the shape of the display device 1 may be modified in various ways.
  • the display device 1 may have a shape such as a horizontally long rectangle, a vertically long rectangle, a square, a square with rounded corners (vertices), another polygon, or a circle.
  • the shape of the display area DA of the display device 1 may also be similar to the overall shape of the display device 1.
  • 1 and 2 illustrate a rectangular display device 1 extending in the first direction DR1 and the second direction DR2.
  • the third direction DR3 perpendicular to the first direction DR1 and the second direction DR2 may be the thickness direction of the display device 1.
  • the display device 1 may include a display area (DA) and a non-display area (NDA).
  • the display area (DA) is an area where the screen can be displayed, and the non-display area (NDA) is an area where the screen is not displayed.
  • the display area DA may be referred to as an active area, and the non-display area NDA may be referred to as an inactive area.
  • the display area DA may generally occupy the center of the display device 1.
  • the display device 1 includes a display substrate 10, a color conversion substrate 20 facing the display substrate 10, and a sealing portion 50 that couples the display substrate 10 and the color conversion substrate 20. , a filler 70 filled between the display substrate 10 and the color conversion substrate 20 may be further included.
  • the display substrate 10 includes elements and circuits for displaying an image, such as a pixel circuit such as a switching element, a pixel defining layer that defines an emission area and a non-emission area to be described later in the display area DA, and a self-emission element (self). -light emitting element).
  • the self-light emitting device may be an organic light emitting diode, a quantum dot light emitting diode, an inorganic material-based micro light emitting diode (e.g., Micro LED), or an inorganic material-based nano-sized light emitting device. It may include at least one diode (eg, nano LED).
  • the self-luminous device is an organic light-emitting device will be described as an example.
  • the color conversion substrate 20 may be located on the display substrate 10 and face the display substrate 10 .
  • the color conversion substrate 20 may include a color conversion pattern layer that converts the color of incident light.
  • the color conversion substrate 20 may include at least one of a color filter and a wavelength conversion pattern layer as the color conversion pattern layer.
  • the color conversion substrate 20 may include both the color filter and the wavelength conversion pattern layer.
  • a sealing portion 50 may be positioned between the display substrate 10 and the color conversion substrate 20 in the non-display area NDA.
  • the sealing part 50 may be disposed along the edges of the display substrate 10 and the color conversion substrate 20 in the non-display area NDA and may surround the display area DA in a plane view.
  • the display substrate 10 and the color conversion substrate 20 may be coupled to each other via a sealing portion 50 .
  • the sealing portion 50 may be made of an organic material.
  • the sealing portion 50 may be made of epoxy resin, but is not limited thereto.
  • the sealing part 50 may be positioned to overlap the thin film encapsulation layer (ENC) of the display substrate 10 .
  • the sealing part 50 may be positioned between the thin film encapsulation layer (ENC) and the color conversion substrate 20 in the non-display area (NDA).
  • the sealing portion 50 may directly contact the thin film encapsulation layer (ENC).
  • a filler 70 may be located in the space between the display substrate 10 and the color conversion substrate 20 surrounded by the sealing portion 50 .
  • the filler 70 may fill the space between the display substrate 10 and the color conversion substrate 20 .
  • the filler 70 may be made of a material that can transmit light. In some embodiments, filler 70 may be made of organic materials. For example, the filler 70 may be made of a silicon-based organic material, an epoxy-based organic material, or a mixture of a silicon-based organic material and an epoxy-based organic material.
  • the filler 70 may be made of a material that has an extinction coefficient of substantially zero.
  • the refractive index and extinction coefficient are correlated, and as the refractive index decreases, the extinction coefficient decreases. And when the refractive index is 1.7 or less, the extinction coefficient can substantially converge to 0.
  • the filler 70 may be made of a material with a refractive index of 1.7 or less, thereby preventing or minimizing the light provided from the self-luminous device from passing through the filler 70 and being absorbed.
  • the filler 70 may be made of an organic material with a refractive index of 1.4 to 1.7.
  • FIG. 3 is a schematic cross-sectional view of a display device according to an embodiment.
  • FIG. 3 shows a schematic cross-sectional structure of the display substrate 10 and the color conversion substrate 20.
  • a top-emitting display device is exemplified in which the light L emits in the opposite direction (direction to the second substrate 21) rather than in the direction of the first substrate 11 on which the light emitting layer (EML) is formed.
  • the display device 1 is not limited to this.
  • the display device 1 includes a light emitting layer (EML), a thin film encapsulation layer (ENC) covering the light emitting layer (EML), a wavelength conversion layer (WCL1, WCL2) disposed on top of the thin film encapsulation layer (ENC), and a light transmitting layer (EML). It may include a layer (TPL).
  • the display device 1 may include a display substrate 10 and a color conversion substrate 20 opposing the display substrate 10 .
  • the above-described light emitting layer (EML), thin film encapsulation layer (ENC), wavelength conversion layer (WCL1, WCL2), and light transmitting layer (TPL) may be included in any one of the display substrate 10 and the color conversion substrate 20.
  • the display substrate 10 includes a first substrate 11, an emission layer (EML) disposed on one surface of the first substrate 11, and a thin film encapsulation layer (ENC) disposed on the emission layer (EML). can do.
  • the color conversion substrate 20 includes a second substrate 21 and a wavelength conversion layer (WCL1, WCL2) disposed on one side of the second substrate 21 opposite the first substrate 11 and a light transmission layer (TPL). ) may include.
  • a filler 70 may be disposed between the thin film encapsulation layer (ENC), the wavelength conversion layers (WCL1, WCL2), and the light transmitting layer (TPL).
  • the filler 70 may fill the space between the display substrate 10 and the color conversion substrate 20 and couple them to each other.
  • the first substrate 11 of the display substrate 10 may be an insulating substrate.
  • the first substrate 11 may include a transparent material.
  • the first substrate 11 may include a transparent insulating material such as glass, quartz, etc.
  • the first substrate 11 may be a rigid substrate.
  • the first substrate 11 is not limited to those illustrated above, and the first substrate 11 may include a plastic such as polyimide, and may be a flexible material that can be curved, bent, folded, or rolled. It may have one characteristic.
  • a plurality of pixel electrodes may be disposed on one surface of the first substrate 11 .
  • a plurality of pixel electrodes may be arranged in each light emitting area (EMA).
  • the pixel electrodes (PXE) of neighboring light emitting areas (EMA) may be separated from each other.
  • a circuit layer (CCL) may be disposed on the first substrate 11 .
  • the circuit layer CCL may be disposed between the first substrate 11 and the pixel electrode PXE. A detailed description of the circuit layer (CCL) will be described later.
  • the pixel electrode PXE may be a first electrode of a light emitting diode, for example, an anode electrode.
  • the pixel electrode (PXE) is made of indium-tin-oxide (ITO), indium-zinc-oxide (IZO), zinc oxide (ZnO), and indium oxide (Induim Oxide).
  • material layer with high work function and silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), lead (Pd), gold (Au), nickel (Ni), neo It may have a laminated film structure in which layers of reflective material, such as dium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), or mixtures thereof, are stacked.
  • a material layer with a high work function may be disposed above the reflective material layer and close to the light emitting layer (EML).
  • the pixel electrode (PXE) may have a multi-layer structure of ITO/Mg, ITO/MgF, ITO/Ag, or ITO/Ag/ITO, but is not limited thereto.
  • the pixel defining layer (PDL) may be disposed on one side of the first substrate 11 .
  • the pixel defining layer (PDL) is disposed on the pixel electrode (PXE) and may include an opening that exposes the pixel electrode (PXE).
  • the opening hole exposing the pixel electrode (PXE) may be defined to penetrate the pixel defining layer (PDL).
  • An emission area (EMA) and a non-emission area (NEM) can be distinguished by the pixel defining layer (PDL) and its opening.
  • the pixel defining layer (PDL) is made of acrylic resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, and unsaturated polyester.
  • the pixel defining layer may include an inorganic material.
  • the light emitting layer (EML) may be disposed on the pixel defining layer (PDL).
  • the light emitting layer (EML) is disposed on each pixel electrode (PXE) within the opening hole of the pixel defining layer (PDL) and may be disposed to cover the top surface of the pixel defining layer (PDL).
  • the light emitting layer (EML) in different light emitting areas (EMA) may form a common layer without being separated.
  • the light emitting layer EML may include an organic layer containing an organic material.
  • the organic layer includes an organic light-emitting layer, and in some cases, may further include a hole injection/transport layer and/or an electron injection/transport layer as an auxiliary layer to assist light emission.
  • the light emitting layer may include an inorganic material such as an inorganic semiconductor.
  • the light emitting layer may have a tandem structure including a plurality of organic light emitting layers disposed overlapping in the thickness direction and a charge generation layer disposed between them. Each overlapping organic light-emitting layer may emit light of the same wavelength, but may also emit light of different wavelengths. At least some layers of the emission layer (EML) of each pixel (PX) may be separated from the same layer of the neighboring pixel (PX).
  • the wavelength of light emitted by each light emitting layer may be the same for each color light emitting area (EMA).
  • the light emitting layer (EML) of each color pixel (PX) emits blue light or ultraviolet light
  • the color conversion substrate 20 includes a wavelength conversion layer (WCL) and a light transmitting layer (TPL), so that each light emitting area ( Different colors can be displayed for each EMA).
  • the wavelength of light emitted by each light emitting layer (EML) may be different for each light emitting area (EMA).
  • the light emitting layer (EML) in the first light emitting area emits the first color
  • the light emitting layer (EML) in the second light emitting area emits the second color
  • the light emitting layer (EML) in the third light emitting area emits the third color. It may emit light.
  • the emission layers (EML) of different emission areas (EMA) may be separated from each other, and the different emission layers (EML) may be disposed within the opening hole of the pixel defining layer (PDL).
  • the common electrode (CME) may be disposed on the light emitting layer (EML).
  • the common electrode (CME) may be connected to each light emitting area (EMA) without distinction.
  • the common electrode (CME) may be a front electrode disposed on the entire surface without distinction of the light emitting area (EMA).
  • the common electrode (CME) may be the second electrode of the light emitting diode, for example, the cathode electrode.
  • the common electrode (CME) is Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba or their compounds or mixtures (e.g. , a mixture of Ag and Mg, etc.) may include a material layer with a small work function.
  • the common electrode (CME) may further include a transparent metal oxide layer disposed on the material layer with a low work function.
  • the pixel electrode (PXE), the light emitting layer (EML), and the common electrode (CME) may constitute a light emitting device (eg, an organic light emitting device). Light emitted from the light emitting layer (EML) may be emitted upward through the common electrode (CME).
  • the thin film encapsulation layer (ENC) may be disposed on the common electrode (CME).
  • the thin film encapsulation layer (ENC) may include at least one thin film encapsulation layer.
  • the thin film encapsulation layer may include a first inorganic layer (ENC1), an organic layer (ENC2), and a second inorganic layer (ENC3).
  • the first inorganic layer ENC1 and the second inorganic layer ENC3 may each include silicon nitride, silicon oxide, or silicon oxynitride.
  • the organic layer (ENC2) is made of acrylic resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, and unsaturated polyester resin. It may include organic insulating materials such as unsaturated polyesters resin, polyphenylenethers resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the color conversion substrate 20 may be disposed to face the display substrate 10 on top of the thin film encapsulation layer (ENC).
  • the second substrate 21 of the color conversion substrate 20 may include a transparent material.
  • the second substrate 21 may include a transparent insulating material such as glass, quartz, etc.
  • the second substrate 21 may be a rigid substrate.
  • the second substrate 21 is not limited to those illustrated above, and the second substrate 21 may include a plastic such as polyimide, and may be a flexible material that can be curved, bent, folded, or rolled. It may have one characteristic.
  • the second substrate 21 may be the same as the first substrate 11, but may have different materials, thickness, transmittance, etc.
  • the second substrate 21 may have a higher transmittance than the first substrate 11.
  • the second substrate 21 may be thicker or thinner than the first substrate 11.
  • a light blocking member BM may be disposed on one side of the second substrate 21 facing the first substrate 11 along the boundary of the light emitting area EMA.
  • the light blocking member BM overlaps the pixel defining layer PDL of the display substrate 10 and may be located in the non-emission area NEM.
  • the light blocking member BM may include an opening hole exposing one surface of the second substrate 21 that overlaps the light emitting area EMA.
  • the light blocking member BM may be formed in a grid shape in a plan view.
  • the light blocking member BM may include an organic material.
  • the light blocking member BM can reduce color distortion caused by reflection of external light by absorbing external light. Additionally, the light blocking member BM may serve to prevent light emitted from the light emitting layer EML from invading the adjacent light emitting area EMA.
  • the light blocking member BM may absorb all visible light wavelengths.
  • the light blocking member BM may include a light absorbing material.
  • the light blocking member BM may be made of a material used as a black matrix of the display device 1.
  • the light blocking member BM may absorb light of a specific wavelength among visible light wavelengths and transmit light of another specific wavelength.
  • the light blocking member BM may include the same material as the one color filter layer CFL.
  • the light blocking member BM may be made of the same material as the blue color filter layer (see 'CFL3').
  • the light blocking member BM may be formed integrally with the blue color filter layer.
  • the present invention is not limited to this, and the light blocking member BM may be omitted.
  • the color filter layer (CFL) may be disposed on one side of the second substrate 21 on which the light blocking member (BM) is disposed.
  • the color filter layer CFL may be disposed on one surface of the second substrate 21 exposed through the opening hole of the light blocking member BM. Furthermore, the color filter layer (CFL) may be partially disposed on the adjacent light blocking member (BM).
  • the color filter layer (CFL) includes a first color filter layer (CFL1) disposed in the first emission region, a second color filter layer (CFL2) disposed in the second emission region, and a third color filter layer (CFL2) disposed in the third emission region. may include.
  • Each color filter layer (CFL) may include a colorant such as a dye or pigment that absorbs wavelengths other than the corresponding color wavelength.
  • the first color filter layer (CFL1) may be a red color filter layer
  • the second color filter layer (CFL2) may be a green color filter
  • the third color filter layer (CFL3) may be a blue color filter layer.
  • the first capping layer 22 may be disposed on the color filter layer (CFL).
  • the first capping layer 22 can prevent impurities such as moisture or air from penetrating from the outside and damaging or contaminating the color filter layer (CFL). Additionally, the first capping layer 22 can prevent the colorant of the color filter layer (CFL) from diffusing to other components.
  • the first capping layer 22 may be in direct contact with one surface (lower surface in FIG. 2) of the color filter layer (CFL).
  • the first capping layer 22 may be made of an inorganic material.
  • the first capping layer 22 may include silicon nitride, aluminum nitride, zirconium nitride, titanium nitride, hafnium nitride, tantalum nitride, silicon oxide, aluminum oxide, titanium oxide, tin oxide, and silicon oxynitride. You can.
  • the partition PTL may be disposed on the first capping layer 22 .
  • the partition wall (PTL) may be located in the non-emissive area (NEM).
  • the partition wall (PTL) may be arranged to overlap the light blocking member (BM).
  • the partition wall (PTL) may include an opening exposing the color filter layer (CFL).
  • the barrier rib (PTL) may include, but is not limited to, a photosensitive organic material.
  • the partition wall (PTL) may further include a light blocking material.
  • a wavelength conversion layer (WCL) and/or a light transmitting layer (TPL) may be disposed in the space exposed by the opening hole of the partition wall (PTL).
  • the wavelength conversion layer (WCL) and the light transmitting layer (TPL) may be formed through an inkjet process using the barrier rib (PTL) as a bank, but are not limited thereto.
  • the wavelength conversion layer (WCL) includes a first wavelength conversion pattern (WCL1) disposed in the first light emitting area and a second wavelength conversion pattern (WCL1) disposed in the second light emitting area. May include a pattern (WCL2).
  • a light-transmissive layer (TPL) may be disposed in the third light-emitting area.
  • the first wavelength conversion pattern (WCL1) may include a first base resin (BRS1) and a first wavelength conversion material (WCP1) disposed in the first base resin (BRS1).
  • the second wavelength conversion pattern (WCL2) may include a second base resin (BRS2) and a second wavelength conversion material (WCP2) disposed in the second base resin (BRS2).
  • the light transmitting layer (TPL) may include a third base resin (BRS3) and a scattering material (SCP) disposed therein.
  • the first to third base resins may include a light-transmitting organic material.
  • the first to third base resins may include epoxy resin, acrylic resin, cardo resin, or imide resin.
  • the first to third base resins may all be made of the same material, but are not limited thereto.
  • Scatterers may be metal oxide particles or organic particles.
  • the metal oxide includes titanium oxide (TiO2), zirconium oxide (ZrO 2 ), aluminum oxide (Al 2 O 3 ), indium oxide (In 2 O 3 ), zinc oxide (ZnO), or tin oxide (SnO 2 ).
  • the organic particle material include acrylic resin or urethane resin.
  • the first wavelength conversion material (WCP1) may be a material that converts the third color into the first color
  • the second wavelength conversion material (WCP2) may be a material that converts the third color into the second color
  • the first wavelength conversion material (WCP1) and the second wavelength conversion material (WCP2) may be quantum dots, quantum rods, phosphors, etc.
  • the quantum dots may include group IV nanocrystals, group II-VI compound nanocrystals, group III-V compound nanocrystals, group IV-VI nanocrystals, or a combination thereof.
  • the first wavelength conversion pattern (WCL1) and the second wavelength conversion pattern (WCL2) may further include a scatterer (SCP) that increases wavelength conversion efficiency.
  • SCP scatterer
  • the light-transmitting layer (TPL) disposed in the third light-emitting region maintains and transmits the wavelength of the third color light incident from the light-emitting layer (EML).
  • the scattering material (SCP) of the light transmitting layer (TPL) may play a role in controlling the emission path of light emitted through the light transmitting layer (TPL).
  • the light transmitting layer (TPL) may not include a wavelength conversion material.
  • the second capping layer 23 may be disposed on the wavelength conversion layer (WCL) and the light transmitting layer (TPL).
  • the second capping layer 23 may be made of an inorganic material.
  • the second capping layer 23 may include a material selected from among the materials listed as materials for the first capping layer 22.
  • the second capping layer 23 and the first capping layer 22 may be made of the same material, but are not limited thereto.
  • a filler 70 may be disposed between the display substrate 10 and the color conversion substrate 20 .
  • the filler 70 may serve to fill the space between the display substrate 10 and the color conversion substrate 20 and to couple them together.
  • the filler 70 may be disposed between the thin film encapsulation layer (ENC) of the display substrate 10 and the second capping layer 23 of the color conversion substrate 20.
  • the filler 70 may be made of a Si-based organic material, an epoxy-based organic material, etc., but is not limited thereto.
  • FIG. 4 is a pixel circuit diagram of a display device according to an embodiment.
  • the display device 1 may include a light emitting element (ED), three transistors (T1, T2, T3), and one storage capacitor (Cst) for each pixel.
  • ED light emitting element
  • T1, T2, T3 three transistors
  • Cst storage capacitor
  • the light emitting element (ED) emits light according to the current supplied through the first transistor (T1).
  • the light emitting device ED includes a first electrode, a second electrode, and at least one light emitting device disposed between them.
  • the light emitting device can emit light in a specific wavelength range by electrical signals transmitted from the first electrode and the second electrode.
  • One end of the light emitting element (ED) is connected to the source electrode of the first transistor (T1), and the other end is connected to a low potential voltage (hereinafter, first power voltage) lower than the high potential voltage (hereinafter, first power voltage) of the first voltage line (VDL).
  • first power voltage a low potential voltage
  • first power voltage a low potential voltage lower than the high potential voltage (hereinafter, first power voltage) of the first voltage line (VDL).
  • VSL second voltage line
  • the first transistor T1 adjusts the current flowing from the first voltage line VDL to which the first power voltage is supplied to the light emitting device ED according to the voltage difference between the gate electrode and the source electrode.
  • the first transistor T1 may be a driving transistor for driving the light emitting device ED.
  • the gate electrode of the first transistor T1 is connected to the source electrode of the second transistor T2, the source electrode is connected to the first electrode of the light emitting element ED, and the drain electrode is connected to the first electrode to which the first power voltage is applied. 1 Can be connected to the voltage line (VDL).
  • the second transistor T2 is turned on by the scan signal of the first scan line SL1 and connects the data line DTL to the gate electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 may be connected to the first scan line SL1
  • the source electrode may be connected to the gate electrode of the first transistor T1
  • the drain electrode may be connected to the data line DTL.
  • the third transistor T3 is turned on by the scan signal of the second scan line SL2 and connects the initialization voltage line VIL to one end of the light emitting device ED.
  • the gate electrode of the third transistor T3 is connected to the second scan line SL2, the drain electrode is connected to the initialization voltage line VIL, and the source electrode is connected to one end of the light emitting element ED or the first transistor ( It can be connected to the source electrode of T1).
  • each transistor (T1, T2, T3) are not limited to the above, and vice versa. Additionally, each of the transistors T1, T2, and T3 may be formed as a thin film transistor. In addition, in FIG. 3, the description focuses on the fact that each transistor (T1, T2, T3) is formed of an N-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but is not limited thereto. That is, each transistor T1, T2, and T3 may be formed as a P-type MOSFET, or some may be formed as an N-type MOSFET, and others may be formed as a P-type MOSFET.
  • N-type MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the storage capacitor Cst is formed between the gate electrode and the source electrode of the first transistor T1.
  • the storage capacitor Cst stores the difference voltage between the gate voltage and the source voltage of the first transistor T1.
  • the gate electrode of the second transistor T2 may be connected to the first scan line SL1
  • the gate electrode of the third transistor T3 may be connected to the second scan line SL2.
  • the first scan line (SL1) and the second scan line (SL2) are different scan lines, and the second transistor (T2) and third transistor (T3) can be turned on by scan signals applied from different scan lines. there is. However, it is not limited to this.
  • the gate electrodes of the second transistor T2 and the third transistor T3 may be connected to the same scan line.
  • the second transistor T2 and the third transistor T3 may be turned on simultaneously by a scan signal applied from the same scan line.
  • FIG. 5 is a cross-sectional view of a display substrate of a display device according to an embodiment.
  • FIG. 5 shows a cross-sectional structure of the light emitting element ED and the circuit layer CCL disposed in the light emitting area EMA of the display substrate 10.
  • the circuit layer CCL includes a semiconductor layer 150 disposed on the first substrate 11, a plurality of conductive layers, and a plurality of insulating layers.
  • the semiconductor layer 150 may include an oxide semiconductor.
  • the plurality of conductive layers may include a lower metal layer 120, a gate conductive layer 130, a data conductive layer 140, and a pixel electrode (PXE).
  • the plurality of insulating layers may include a buffer layer 161, a gate insulating layer 162, an interlayer insulating layer 163, a passivation layer 164, a protective layer 165, and a via layer 166.
  • the lower metal layer 120 may be disposed on the first substrate 11 .
  • the lower metal layer 120 may be a light blocking layer that protects the semiconductor layer 150 from external light.
  • the lower metal layer 120 has a patterned shape.
  • the lower metal layer 120 may be disposed in the transistor region TRR.
  • the lower metal layer 120 may be arranged to cover at least the channel region of the upper semiconductor layer 150 from the bottom, and further, may be arranged to cover the entire semiconductor layer 150.
  • the lower metal layer 120 is electrically connected to the source electrode (SEL) of the driving transistor through the first contact hole (CNT1) and may serve to suppress changes in the voltage of the driving transistor.
  • the lower metal layer 120 may be made of a Ti/Cu double film in which a titanium layer and a copper layer are stacked, but is not limited thereto.
  • the buffer layer 161 may be disposed on the lower metal layer 120.
  • the buffer layer 161 may be disposed to cover the entire surface of the first substrate 11 on which the lower metal layer 120 is formed.
  • the buffer layer 161 may include silicon nitride, silicon oxide, or silicon oxynitride.
  • the buffer layer 161 may include a double layer of SiN x /SiO x .
  • the semiconductor layer 150 may be disposed on the buffer layer 161.
  • the semiconductor layer 150 is disposed in the transistor region TRR and may form a channel region of the transistor.
  • the semiconductor layer 150 may include an oxide semiconductor.
  • the oxide semiconductor is, for example, a binary compound (AB x C y ), and may include four-component compounds (AB x C y D z ).
  • the semiconductor layer 150 may include indium tin zinc oxide (IGZO).
  • the gate insulating layer 162 may be disposed on the semiconductor layer 150.
  • the gate insulating layer 162 may be formed in the same pattern as the gate conductive layer 130, which will be described later.
  • the sidewall of the gate insulating layer 162 may be generally aligned with the sidewall of the gate conductive layer 130, but is not limited thereto.
  • the gate insulating layer 162 may include a silicon compound, metal oxide, etc.
  • the gate insulating layer 162 may include silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, tantalum oxide, hafnium oxide, zirconium oxide, titanium oxide, etc.
  • the gate insulating layer 162 may include a SiO x film.
  • the gate conductive layer 130 is disposed on the gate insulating layer 162.
  • the gate electrode (GEL) of the transistor region (TRR) may be made of the gate conductive layer 130.
  • the gate conductive layer 130 is illustrated as having a single-layer structure, but the present invention is not limited thereto.
  • the gate conductive layer 130 may be made of one or more layers, similar to the data conductive layer 140 described later.
  • the gate conductive layer 130 is made of titanium (Ti), tantalum (Ta), calcium (Ca), chromium (Cr), magnesium (Mg), nickel (Ni), copper (Cu), molybdenum (Mo), and aluminum. It may include (Al), silver (Ag), IZO, ITO, IZTO, etc.
  • the interlayer insulating layer 163 may be disposed on the gate conductive layer 130.
  • the interlayer insulating layer 163 may include an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxynitride, hafnium oxide, aluminum oxide, titanium oxide, tantalum oxide, or zinc oxide.
  • the interlayer insulating layer 163 may include SiO x N y .
  • the data conductive layer 140 may be disposed on the interlayer insulating layer 163.
  • the source electrode (SEL) and drain electrode (DEL) of the transistor region (TRR) may be formed of the data conductive layer 140.
  • the source electrode (SEL) and the drain electrode (DEL) may each be connected to the semiconductor layer 150 through the second contact hole (CNT2) penetrating the interlayer insulating layer 163.
  • the source electrode SEL may also be connected to the lower metal layer 120 through the first contact hole CNT1 penetrating the interlayer insulating layer 163 and the buffer layer 161.
  • the data conductive layer 140 may include a data conductive metal layer 141 and a data capping layer 142 disposed on the data conductive metal layer 141 in a stacked structure.
  • the data conductive metal layer 141 may be made of a single layer, or may be made of a multi-layer.
  • the data conductive metal layer 141 may further include a data base layer 141b disposed below the data main metal layer 141a in addition to the data main metal layer 141a.
  • the data base layer 141b, the data main metal layer 141a, and the data capping layer 142 may all be made of a conductive material.
  • An insulating layer may not be interposed between each component layer of the data conductive layer 140 that overlaps in the thickness direction.
  • the data base layer 141b, the data main metal layer 141a, and the data capping layer 142 may be patterned through one mask process.
  • the sidewalls of each of the constituent layers may be aligned with each other.
  • a side wall of an upper layer of the data conductive layer 140 may not protrude outward compared to a lower layer. That is, the data conductive layer 140 may not include a tip structure in which the upper layer protrudes.
  • the sidewall of the layer located below the data conductive layer 140 may be aligned with or protrude outward with respect to the sidewall of the layer located above.
  • the display device 1 has a data capping layer 142 of the data conductive layer 140 with which the common electrode (CME) of the light emitting element (ED) contacts in the non-emission area (NEM) is a data main metal layer ( It may include a tip protruding from the side wall of 141a).
  • a common electrode (CME) disposed on the front of the display area (DA) may contact the data conductive layer 140 in the non-emission area (NEM) of the display area (DA), and the data conductive layer ( The common electrode (CME) may contact the data main metal layer 141a at the bottom of the tip of 140).
  • the data base layer 141b may assist film forming properties such as adhesion of the data main metal layer 141a, or may serve to prevent reactive materials from entering the data main metal layer 141a from the lower interlayer insulating layer 163. there is.
  • the data base layer 141b is made of a metal material such as titanium (Ti), tantalum (Ta), calcium (Ca), chromium (Cr), magnesium (Mg), nickel (Ni), or an alloy thereof, or indium (In). , it may include a transparent electrode containing any one of zinc (Zn), tin (Sn), gallium (Ga), and aluminum (Al).
  • the data base layer 141b may include titanium (Ti). However, it is not limited to this.
  • the data main metal layer 141a plays a main role in transmitting signals and may be made of a low-resistance material.
  • the data main metal layer 141a may have a greater thickness than the data base layer 141b and the data capping layer 142 and may be made of a material with lower resistance.
  • the data main metal layer 141a may include materials such as copper (Cu), aluminum (Al), silver (Ag), and molybdenum (Mo), but is not limited thereto.
  • the data main metal layer 141a may include copper (Cu).
  • the data capping layer 142 covers and protects the data main metal layer 141a from the top.
  • the data capping layer 142 is a layer disposed on top of the data conductive layer 140, or the data main metal layer 141a is formed from an etchant or other chemical material used during the manufacturing process (e.g., third contact hole (CNT3) forming process). can play a protective role.
  • CNT3 third contact hole
  • the data main metal layer 141a can be prevented from being corroded by the material of the via layer 166.
  • the data capping layer 142 can prevent the material (eg, copper) forming the data main metal layer 141a from diffusing to the adjacent upper layer.
  • the data capping layer 142 may directly contact the data main metal layer 141a.
  • the data capping layer 142 may include transparent electrodes such as ITO, IZO, IZTO, IGTO, GZO, and GZTO.
  • the data capping layer 142 may include an alloy of the transparent electrode and titanium (Ti) and molybdenum (Mo).
  • the data capping layer 142 may be made of a multilayer such as Ti/Mo/ITO.
  • the data conductive layer 140 may include a triple layer of Ti/Cu/ITO or may have a stacked structure of Ti/Cu/Ti/Mo/ITO.
  • the passivation layer 164 may be disposed on the data conductive layer 140.
  • the passivation layer 164 serves to cover and protect the data conductive layer 140.
  • the passivation layer 164 may include an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxynitride, hafnium oxide, aluminum oxide, titanium oxide, tantalum oxide, or zinc oxide.
  • the protective layer 165 may be disposed on the passivation layer 164.
  • the protective layer 165 may serve to protect the data conductive layer 140 together with the passivation layer 164.
  • the protective layer 165 may prevent oxide from being formed when the data conductive layer 140 comes in contact with the upper via layer 166 during the formation process of the wiring connection structure, which will be described later.
  • the protective layer 165 is disposed to cover the data conductive layer 140 so that the organic material of the via layer 166 conducts the data. Direct contact with the layer 140 can be prevented.
  • the protective layer 165 may include silicon oxide, silicon nitride, or silicon oxynitride. In the drawing, it is illustrated that the protective layer 165 is formed as a single layer, but the present invention is not limited thereto.
  • the protective layer 165 may be formed as a double layer or multilayer containing the above materials.
  • the via layer 166 may be disposed on the protective layer 165.
  • the via layer 166 may include an organic insulating material to flatten the top surface.
  • the via layer 166 is made of acrylic resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, and unsaturated polyester resin. It may include organic insulating materials such as unsaturated polyesters resin, polyphenylenethers resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the via layer 166 may further include a photosensitive material, but is not limited thereto. In one embodiment, the via layer 166 may include polyimide.
  • the pixel electrode (PXE) may be disposed on the via layer 166.
  • the material constituting the pixel electrode (PXE) is the same as described with reference to FIG. 3 .
  • the pixel electrode (PXE) may include a triple layer of ITO/Ag/ITO.
  • the pixel electrode PXE is disposed in the display area DA and may not be disposed in the non-display area NDA.
  • the pixel electrode PXE may overlap the transistor region TRR and the capacitor region CPR of the display area DA, but is not limited thereto.
  • the pixel electrode PXE may be connected to the source electrode SEL of the driving transistor through the third contact hole CNT3 penetrating the via layer 166, the protection layer 165, and the passivation layer 164.
  • the pixel defining layer (PDL) may be disposed on the pixel electrode (PXE).
  • the material constituting the pixel defining layer (PDL) is the same as described with reference to FIG. 3 .
  • the pixel defining layer (PDL) may include polyimide.
  • the pixel defining layer (PDL) is disposed in the display area (DA) and may not be disposed in the non-display area (NDA).
  • the pixel defining layer (PDL) is arranged to overlap the edge of the pixel electrode (PXE).
  • the pixel defining layer (PDL) may also be disposed to overlap on the third contact hole (CNT3).
  • the pixel defining layer (PDL) can completely fill the inner space of the third contact hole (CNT3).
  • the pixel defining layer (PDL) is also disposed on the via layer 166 where the pixel electrode (PXE) is not formed.
  • the light emitting layer (EML) and the common electrode (CME) may be disposed on the pixel electrode (PXE) and the pixel defining layer (PDL).
  • the emitting layer (EML) and the common electrode (CME) are disposed on the front of the display area (DA), on the pixel electrode (PXE) and the pixel defining layer (PDL) in the emitting area (EMA), and in the non-emission area (NEM). It may be placed on a wiring connection structure described later.
  • the common electrode (CME) is electrically connected to the external power wiring in the non-display area (NDA) so that a low-potential signal can be applied.
  • NDA non-display area
  • the common electrode (CME) is connected to the power wiring to which the low-potential signal is applied even within the display area (DA). Can be electrically connected.
  • the common electrode CME may be connected to the power wiring of the circuit layer CCL in the non-emission area NEM of the display area DA.
  • the non-emissive area is an area where the light emitting element (ED) is not disposed, and the common electrode (CME) disposed on the pixel defining layer (PDL) is exposed to the via layer 166 through an opening hole exposing a portion of the power wiring. ) It can be electrically connected to the power wiring placed at the bottom.
  • FIG. 6 is a plan view showing a portion of the power wiring of a display device according to an exemplary embodiment.
  • FIG. 7 is a cross-sectional view taken along line VII-VII' of FIG. 6.
  • FIG. 6 is a plan view showing the overlapping relationship between the common electrode CME disposed in the non-emission area NEM of the display substrate 10 of the display device 1 and the first power line VL1.
  • the display device 1 may include a wiring connection structure in which the common electrode CME disposed in the display area DA is electrically connected.
  • the data conductive layer 140 may include a wire connection structure disposed in the display area DA, and the common electrode CME may be connected to the wire connection structure of the data conductive layer 140.
  • the display device 1 may include a wire connection structure in which the first power line VL1 of the data conductive layer 140 is electrically connected to the common electrode CME.
  • the common electrode CME is connected to an external power wire in the non-display area NDA, and is connected to the first power wire VL1 in the display area DA, so that a low-potential signal can be applied.
  • the first power line VL1 may be disposed in the non-emission area NEM of the display area DA.
  • the first power line VL1 may be disposed around the area where the plurality of pixel electrodes PXE are disposed.
  • the first power line VL1 may be arranged to extend to the non-display area NDA, and may be connected to an external power line in the non-display area NDA to apply a low-potential voltage.
  • the first power line VL1 is shown extending in the first direction DR1, but the first power line VL1 may be arranged to surround the area where the plurality of pixel electrodes PXE are arranged. there is.
  • the first power wiring (VL1) may include a wiring opening (S_CNT) passing through it.
  • the wiring opening (S_CNT) is formed to penetrate the first power wiring (VL1), and a wiring connection structure may be formed on one side wall of the wiring opening (S_CNT) for the first power wiring (VL1).
  • the first power wiring (VL1) has a passivation layer 164 and a via layer 166 disposed thereon, and has a wiring opening (P_CNT, V_CNT) of the passivation layer 164 and the via layer 166.
  • One side wall of S_CNT) may be exposed.
  • a wiring connection structure may be formed on one exposed sidewall. This will be explained later.
  • the passivation layer 164 is disposed on the data conductive layer 140 and may be disposed to cover the first power line VL1.
  • the passivation layer 164 may include a first opening (P_CNT) passing through it.
  • the first opening P_CNT may have a length measured in the first direction DR1 that is larger than the wiring opening S_CNT.
  • the first opening P_CNT is formed to partially overlap the wiring opening S_CNT of the first power wiring VL1, so the wiring opening S_CNT may not be completely exposed.
  • the first opening P_CNT may be formed to overlap one side wall of the wiring opening S_CNT, exposing the side wall, but not overlapping with the other side wall on the opposite side.
  • the first opening (P_CNT) may be formed so as not to completely overlap the wiring opening (S_CNT).
  • the first power wiring (VL1) may be covered by the passivation layer 164, but a portion around the wiring opening (S_CNT) may be exposed by the first opening (P_CNT).
  • a wiring connection structure may be formed on the portion of the first power wiring VL1 exposed by the first opening P_CNT.
  • the protective layer 165 may be disposed on the passivation layer 164.
  • the protective layer 165 may be penetrated by the second opening (V_CNT) of the via layer 166 disposed thereon. As the portion of the protective layer 165 exposed by the second opening (V_CNT) of the via layer 166 is etched away, a portion of the protective layer 165 may be sunk into the via layer 166 .
  • the via layer 166 may be disposed on the protection layer 165 and the passivation layer 164.
  • the via layer 166 may include a second opening (V_CNT) passing through it.
  • the length of the second opening (V_CNT) measured in the first direction DR1 may be larger than that of the first opening (P_CNT).
  • the second opening (V_CNT) is formed to partially overlap the first opening (P_CNT) of the passivation layer 164 and may not completely expose the first opening (P_CNT).
  • the second opening (V_CNT) may be formed to overlap one side wall of the first opening (P_CNT), exposing the side wall, but not overlapping with the other side wall on the opposite side.
  • the second opening (V_CNT) may be formed so as not to completely overlap the first opening (P_CNT).
  • the passivation layer 164 and the first power line (VL1) are covered by the via layer 166, but a portion around the first opening (P_CNT) may be exposed by the second opening (V_CNT).
  • a wiring connection structure may be formed in the portion of the first power wiring (VL1) exposed by the second opening (V_CNT).
  • the first power wiring (VL1) overlaps the first sidewall (S1), which overlaps the plurality of openings (P_CNT, V_CNT), respectively, and the first opening (P_CNT), but the second opening. It may include a second side wall (S2) that does not overlap with (V_CNT), and a third side wall (S3) that does not overlap with the openings (P_CNT and V_CNT), respectively.
  • the first sidewall S1 may be a sidewall of the first wiring portion VL1a exposed by the openings P_CNT and V_CNT.
  • the second side wall S2 and the third side wall S3 are respectively side walls of the second wiring portion VL1b, and may be side walls covered by the passivation layer 164, the protective layer 165, or the via layer 166. there is.
  • the first power wiring (VL1) includes a first wiring portion (VL1a) exposed by the openings (P_CNT, V_CNT), a passivation layer 164, a protective layer 165, and a via layer. It may include a second wiring portion (VL1b) covered by (166).
  • the first wiring part VL1a and the second wiring part VL1b may each be a part of the first power wiring VL1.
  • the first power wiring VL1 may include a first wiring portion VL1a exposed by the openings P_CNT and V_CNT and a second wiring portion VL1b other than the first wiring portion VL1a exposed by the openings P_CNT and V_CNT.
  • connection electrode (PBR) may be disposed on the via layer 166.
  • the connection electrode PBR may be disposed on the same layer as the pixel electrode PXE and may include the same material.
  • the connection electrode (PBR) may be arranged to overlap the openings (P_CNT, V_CNT) and the wiring opening (S_CNT).
  • a portion of the connection electrode (PBR) is disposed on the via layer 166, and the other portion is disposed within the openings (P_CNT, V_CNT) and the wiring opening (S_CNT) to connect the first power wiring (VL1), the passivation layer 164, and may be disposed on the side of the via layer 166.
  • connection electrode PBR may contact the data conductive layer 140, which will be described later, or the wiring connection structure of the first power line VL1.
  • the connection electrode PBR can prevent oxidation of the data main metal layer 141a of the data conductive layer 140, similar to the protective layer 165 described later.
  • a pixel defining layer (PDL), an emission layer (EML), and a common electrode (CME) may be disposed on the connection electrode (PBR).
  • the pixel defining layer (PDL) may be formed to expose the second opening (V_CNT) in addition to the pixel electrode (PXE).
  • the pixel defining layer (PDL) may include an opening hole that exposes the second opening (V_CNT). Since the emitting layer (EML) and the common electrode (CME) are disposed on the entire surface of the display area (DA), the pixel defining layer (PDL) is not disposed and may be disposed on the exposed connection electrode (PBR).
  • Figure 8 is an enlarged view of portion A of Figure 7.
  • the display device 1 is a wiring connection structure formed on the data conductive layer 140 or the first power line VL1, and includes a data main metal layer 141a. ) may include a structure recessed inward than the data capping layer 142.
  • the wiring connection structure may include a tip in which the data capping layer 142 protrudes from the side of the data main metal layer 141a.
  • the connection electrode (PBR), the light emitting layer (EML), and the common electrode (CME) disposed in the openings (P_CNT and V_CNT) may be partially disconnected by the tip of the data capping layer 142.
  • connection electrode (PBR), light emitting layer (EML), and common electrode (CME) are each disposed on the tip of the data capping layer 142, and the disconnected portion is disposed below the tip. It can be.
  • the connection electrode (PBR), the light emitting layer (EML), and the common electrode (CME) may each contact the side of the data main metal layer 141a exposed at the bottom of the tip.
  • the common electrode CME may be in contact with and electrically connected to the data main metal layer 141a of the first wiring portion VL1a of the first power wiring VL1.
  • a low-potential voltage may be applied to the common electrode CME through the first power line VL1, and a voltage drop may be prevented by receiving a low-potential voltage within the display area DA.
  • the wiring connection structure including the tip of the data capping layer 142 may be formed only on the first wiring portion VL1a of the first power wiring VL1.
  • the first power wiring VL1 has a wiring connection structure formed only on the first side wall S1 exposed by the openings P_CNT and V_CNT among the wiring openings S_CNT, and the wiring connection structure is formed on the second side wall S2 and the third side wall S3. ) may not be formed. That is, the first power wiring (VL1) has a tip formed only in the first wiring portion (VL1a) including the first side wall (S1) among the wiring openings (S_CNT), and the tip is formed on the second side wall (S2) and the third side wall.
  • the second wiring portion VL1b including (S3) may be covered by the passivation layer 164 or the via layer 166 and may have smooth sides.
  • the first wiring part VL1a may have a side surface of the data main metal layer 141a exposed, but the second wiring part VL1b may not.
  • the common electrode CME may be partially disconnected by a tip formed on the first side wall S1 of the first power line VL1 and may be in contact with the data main metal layer 141a. When a tip is formed on each side wall of the wiring opening (S_CNT), the portion of the common electrode (CME) in contact with the data main metal layer 141a can be independently arranged within the wiring opening (S_CNT) and emits light.
  • the location and size of the openings (P_CNT and V_CNT) may be designed so that the tip can be formed only on the first side wall (S1) of the wiring opening (S_CNT).
  • the display device 1 includes a protective layer 165 disposed on the data conductive layer 140, and the data main metal layer 141a of the data conductive layer 140 during the forming process of the wiring connection structure. ) can be prevented from contacting the via layer 166 or the pixel defining layer (PDL).
  • the first power wiring (VL1) the first side wall (S1) of the wiring opening (S_CNT) is exposed through the openings (P_CNT, V_CNT) of the passivation layer 164 and the via layer 166, and the data main line is exposed through an etching process.
  • the metal layer 141a may be etched further than the data capping layer 142 to form a wiring connection structure.
  • oxide may be formed on the exposed side.
  • the data main metal layer 141a includes copper (Cu)
  • copper (Cu) may form copper oxide (CuOx) by moisture when in contact with an organic insulating material, which forms a common electrode (CuOx).
  • CuOx copper oxide
  • the electrical connection between the CME) and the data main metal layer 141a may be impaired.
  • the display device 1 covers the exposed side of the data conductive layer 140 or the first power line VL1 during the forming process of the wiring connection structure, and oxygen is formed on the side of the data main metal layer 141a. It may include a protective layer 165 that prevents formation.
  • the protective layer 165 may cover the inner side of the first power wiring (VL1) exposed by the wiring opening (S_CNT). Thereafter, in the process of removing the protective layer 165, a portion of the protective layer 165 is sunk into the via layer 166, and the data main metal layer 141a is also sunk into the data capping layer 142, thereby forming the wiring.
  • a connecting structure may be formed.
  • the display device 1 may include a connection electrode (PBR) to prevent oxidation of the data main metal layer 141a by the pixel defining layer (PDL) formed after the via layer 166. .
  • a connection electrode (PBR) may be disposed before forming the pixel defining layer (PDL).
  • the connection electrode (PBR) contacts the side surface of the data main metal layer 141a and may cover at least a portion of the data main metal layer 141a, and may prevent oxidation of the data main metal layer 141a when forming the pixel defining layer (PDL).
  • connection electrode (PBR) covers only a portion of the side of the data main metal layer 141a, but is not limited thereto. Depending on the forming process conditions of the connection electrode (PBR), the side of the data main metal layer 141a may be completely covered by the connection electrode (PBR).
  • the display device 1 includes a wiring connection structure so that the common electrode CME can receive a low-potential voltage within the display area DA, thereby preventing a voltage drop of the low-potential voltage.
  • the display device 1 includes a protective layer 165 disposed on the data conductive layer 140 to prevent damage to the data conductive layer 140 during the formation process of the wiring connection structure connected to the common electrode (CME). You can.
  • 9 to 18 are diagrams sequentially showing the manufacturing process of a display device according to an embodiment. 9 to 18 sequentially show the formation process of the wiring connection structure of the display device 1. Figures 9, 11, 13, and 16 show the planar structure of the forming process of the wiring connection structure, and Figures 10, 12, 14, 15, 17, and 18 show the cross-sectional structure.
  • the first power wiring VL1 including the wiring opening S_CNT is formed on the interlayer insulating layer 163.
  • the first power line VL1 may be disposed in the non-emission area NEM of the display area DA where the pixel electrode PXE is not disposed.
  • the wiring opening S_CNT may be formed to penetrate the first power wiring VL1.
  • the first power line VL1 may be included in the data conductive layer 140 and include a data conductive metal layer 141 and a data capping layer 142 disposed on the data conductive metal layer 141.
  • the description of the structure of the data conductive layer 140 is the same as described above.
  • the sidewall of the data main metal layer 141a of the first power line VL1 may be exposed through the line opening S_CNT.
  • a passivation layer 164 including a first opening (P_CNT) is formed on the first power line (VL1), and a protective layer 165 is formed on the passivation layer 164. do.
  • the first opening (P_CNT) may partially overlap the wiring opening (S_CNT).
  • the part of the first power wiring (VL1) that overlaps with the first opening (P_CNT) is not covered by the passivation layer 164, but the part that does not overlap with the first opening (P_CNT) is covered by the passivation layer 164. You can.
  • the side of the data main metal layer 141a is not covered by the passivation layer 164, but for other parts, the side of the data main metal layer 141a is covered by the passivation layer 164. You can.
  • the protective layer 165 may be disposed on the passivation layer 164, the first power line VL1, and the interlayer insulating layer 163.
  • the protective layer 165 may be formed to cover all lower layers without forming a contact hole.
  • a portion of the first power wiring (VL1) that overlaps the first opening (P_CNT) may be covered by the protective layer 165.
  • the inner sidewall of the portion of the first power line VL1 that overlaps the first opening P_CNT may be protected by the protective layer 165.
  • the second opening (V_CNT) may partially overlap the first opening (P_CNT) and the wiring opening (S_CNT).
  • the portion of the first power line (VL1) that overlaps the first opening (P_CNT) and the second opening (V_CNT) is not covered by the passivation layer 164 and the via layer 166, but the first opening (P_CNT)
  • the portion that overlaps with the second opening (V_CNT) may be covered by the via layer 166.
  • the side of the data main metal layer 141a is not covered by the passivation layer 164 and the via layer 166, but in other parts, the side of the data main metal layer 141a is covered by the passivation layer. It may be covered by at least one of (164) or via layer (166).
  • the via layer 166 includes an organic insulating material
  • the data conductive layer 140 may be exposed to moisture during the formation process.
  • the side of the data main metal layer 141a of the data conductive layer 140 of the first power wiring VL1 may be exposed through the wiring opening S_CNT.
  • the display device 1 includes a protective layer 165 that prevents the data main metal layer 141a from being exposed to organic substances or moisture during the manufacturing process, the data main metal layer 141a is exposed during the via layer 166 forming process. ) can be prevented from being oxidized.
  • the protective layer 165 is etched using the via layer 166 as a mask and a wiring connection structure is formed on the first power line VL1.
  • the process of etching the protective layer 165 during the manufacturing process of the display device 1 may be an isotropic etching process using the via layer 166 as a mask. In this process, a portion of the protective layer 165 may be sunk into the lower portion of the via layer 166.
  • the data main metal layer 141a of the data conductive layer 140 may also be depressed inward than the data capping layer 142, and the data conductive layer 140 may have a tip formed by the data capping layer 142. can be formed.
  • the base data layer 141b may have a slower etching rate than the data main metal layer 141a and may have a structure that protrudes from the side of the data main metal layer 141a.
  • the protective layer 165 may include a material that can be quickly removed in an isotropic etching process while protecting the data main metal layer 141a.
  • the protective layer 165 may include a material such as silicon oxide, silicon nitride, or silicon oxynitride.
  • a wiring connection structure is formed in a portion of the first power line VL1 that overlaps the openings (P_CNT, V_CNT), and a wiring connection structure is formed in a portion that does not overlap with at least one of the openings (P_CNT, V_CNT). may not be formed.
  • part of the first power wiring (VL1) becomes the first wiring part (VL1a) having a structure in which the data main metal layer 141a is recessed, and the other part becomes the second wiring part (VL1b) when the side is smooth. It can be.
  • the side of the first wiring part (VL1a) becomes the first side wall (S1) on which the wiring connection structure is formed, and the side of the second wiring part (VL1b) does not have the wiring connection structure and is formed with a passivation layer 164 or a via layer ( It may be the second side wall (S2) or the third side wall (S3) covered by 166).
  • connection electrode PBR
  • PDL pixel defining layer
  • EML emission layer
  • CME common electrode
  • connection electrode PBR may be disposed on the same layer as the pixel electrode PXE and may include the same material.
  • the connection electrode (PBR) is arranged to cover both the openings (P_CNT, V_CNT) and the wiring opening (S_CNT), the sidewall of the via layer 166, the sidewall of the passivation layer 164, and the first power wiring (VL1). It may be formed to cover the sidewall of the first wiring portion (VL1a).
  • a portion of the connection electrode PBR may be disposed on the side of the data main metal layer 141a of the first wiring portion VL1a.
  • connection electrode PBR covers only a portion of the side of the data main metal layer 141a and may be disconnected from the tip of the data capping layer 142. However, it is not limited to this.
  • the connection electrode (PBR) completely covers the side of the data main metal layer 141a, and may be disconnected at the tip of the data capping layer 142. By covering at least a portion of the side surface of the data main metal layer 141a with the connection electrode PBR, the data main metal layer 141a can be prevented from being oxidized during the process of forming the pixel defining layer PDL disposed on the data main metal layer 141a.
  • the light emitting layer (EML) and the common electrode (CME) disposed on the pixel defining layer (PDL) are disposed over the entire display area (DA) and may be disposed to cover the connection electrode (PBR).
  • a portion of the light emitting layer (EML) and the common electrode (CME) are each disposed on the side of the data main metal layer 141a of the first wiring portion VL1a and are disconnected from the tip of the data capping layer 142. You can.
  • connection electrode (PBR) partially covers the side surface of the data main metal layer (141a)
  • at least a portion of the light emitting layer (EML) and the common electrode (CME) may be in direct contact with the side surface of the data main metal layer (141a).
  • the connection electrode (PBR) completely covers the side of the data main metal layer (141a)
  • the light emitting layer (EML) and the common electrode (CME) may not directly contact the side of the data main metal layer (141a)
  • the common electrode (CME) may be electrically connected to the data main metal layer 141a through a connection electrode (PBR).
  • the common electrode (CME) As the common electrode (CME) is disconnected from the tip, a portion may remain on the tip and the other portion may be electrically connected to the data main metal layer 141a at the bottom of the tip. As described above, only part of the sidewalls of the first power line VL1 may include a wire connection structure, and the other part may be covered by the passivation layer 164 or the via layer 166. Accordingly, the common electrode CME can receive a low-potential voltage without the remaining portions disposed in the wiring opening S_CNT being completely separated from the portions disposed on the pixel defining layer PDL.
  • the slope according to the height difference from the pixel defining layer (PDL) to the interlayer insulating layer 163 can reduce. Accordingly, it is possible to prevent the material from being broken when the common electrode (CME) contacts the data main metal layer 141a of the data conductive layer 140 from the pixel defining layer (PDL).
  • Figure 19 is a plan view showing a portion of the power wiring of a display device according to another embodiment.
  • FIG. 20 is a cross-sectional view taken along line XX-XX' of FIG. 19.
  • the same opening may penetrate the passivation layer 164_1 and the via layer 166_1.
  • the opening V_CNT may penetrate the passivation layer 164_1 during the forming process of the via layer 166_1, and the inner sidewalls of the passivation layer 164_1 and the via layer 166_1 may be formed parallel to each other.
  • This embodiment differs from the embodiment of FIG. 6 in that the process for forming the opening is shortened and the number of manufacturing processes is reduced.
  • FIGS. 21 to 23 are diagrams sequentially showing the manufacturing process of the display device of FIG. 19 .
  • the manufacturing process of the display device 1_1 includes forming a passivation layer 164_1, a protection layer 165, and a via layer on the first power line VL1 including the line opening S_CNT. It may include a process of sequentially forming (166_1) and then forming an opening (V_CNT) passing through them.
  • the sidewall of the wiring opening S_CNT of the first power wiring VL1 may be protected by the passivation layer 164_1.
  • the process of forming the opening (V_CNT) may be performed using an isotropic etching process, and a portion of the protective layer 165 may be recessed into the via layer 166_1.
  • the data main metal layer 141a may be depressed in a portion of the side walls of the first power line VL1 that overlaps the opening V_CNT, thereby forming a wiring connection structure.
  • connection electrode (PBR), the light emitting layer (EML), and the common electrode (CME) are formed on the opening (V_CNT) to connect the common electrode (CME) and the first power source of the data conductive layer 140. Connect the wiring (VL1) electrically.
  • the contact hole forming process can be shortened.
  • Figure 24 is a cross-sectional view showing a portion of the power wiring of a display device according to another embodiment.
  • a process of etching the protective layer 165 may be performed after forming the pixel defining layer (PDL_2).
  • a portion of the pixel defining layer (PDL_2) may be disposed within the second opening (V_CNT), and the inner sidewall of the via layer 166 may be covered by the pixel defining layer (PDL_2).
  • the pixel defining layer (PDL_2) may serve as a mask in the process of etching the protective layer 165, and a portion may be directly disposed on the protective layer 165. Since the wiring connection structure is formed on the first power line VL1 after forming the pixel defining layer PDL_2, the connection electrode PBR may be omitted.
  • the data main metal layer 141a whose sidewall is exposed in the first power line VL1, may directly contact the light emitting layer EML and the common electrode CME.
  • FIGS. 25 to 27 are cross-sectional views sequentially showing a portion of the manufacturing process of the display device of FIG. 24.
  • the passivation layer 164 and the via layer 166 including the openings (P_CNT, V_CNT) are formed, and then the protective layer 165 is formed.
  • a pixel defining layer (PDL_2) is formed without etching. A portion of the pixel defining layer (PDL_2) may be disposed within the second opening (V_CNT), while a portion of the first opening (P_CNT) and the protective layer 165 may be exposed.
  • the pixel defining layer PDL_2 is formed, the sidewall of the first power line VL1 is protected by the protective layer 165, so the data main metal layer 141a can be prevented from being oxidized.
  • the protective layer 165 is etched using the pixel defining layer (PDL_2) as a mask, and a wiring connection structure is formed on the first power line (VL1). Once the wiring connection structure is formed, the light emitting layer (EML) and the common electrode (CME) can be formed to electrically connect the common electrode (CME) to the first power wiring (VL1).
  • the wiring connection structure is formed after forming the pixel defining layer (PDL_2), so the connection electrode (PBR) can be omitted. Additionally, since the pixel defining layer (PDL_2) is partially disposed within the openings (P_CNT, V_CNT), the slope due to the height difference from the pixel defining layer (PDL_2) to the interlayer insulating layer 163 can be reduced. This can reduce the breakage of the material of the common electrode (CME) on the pixel defining layer (PDL_2).
  • the first power line VL1 includes a wiring opening S_CNT, and a wiring connection structure may be formed on the inner sidewall of the wiring opening S_CNT.
  • a wiring connection structure may not necessarily be formed through the wiring opening (S_CNT).
  • the wiring connection structure is formed on the side of the first power wiring (VL1) extending in one direction, or one first power wiring (VL1) is branched into two sub-wirings and formed on the side of the sub-wiring. It could be.
  • Figure 28 is a plan view showing a portion of the power wiring of a display device according to another embodiment.
  • FIG. 29 is a cross-sectional view taken along line N1-N1' of FIG. 28.
  • the display device 1_3 includes a first power wire (VL1_3) and a second power wire (VL2) spaced apart from the first power wire, and the wire connection structure includes the first power wire. It may be disposed on one side of both sides of (VL1_3) opposite to the second power line (VL2).
  • the first opening (P_CNT) of the passivation layer 164 may overlap one side of the first power wiring (VL1_3) but may not overlap with the second power wiring (VL2).
  • the second opening (V_CNT) of the via layer 166 may also overlap one side of the first power wiring (VL1_3) but may not overlap with the second power wiring (VL2).
  • a wiring connection structure may be formed in a portion of the first power wiring VL1_3 that overlaps the openings P_CNT and V_CNT, respectively.
  • a portion of the first power wiring VL1_3 that overlaps the openings P_CNT and V_CNT may be the first wiring portion VL1a, and the other portions may be the second wiring portion.
  • the data main metal layer 141a may be partially recessed on one side of the first power line VL1_3, and a tip of the data capping layer 142 may be formed.
  • the passivation layer 164 and the via layer 166 may be arranged to cover the second power line VL2.
  • the second power wiring VL2 may not be exposed by the openings P_CNT and V_CNT, and the side surface may be smooth because no wiring connection structure is formed.
  • the second power line VL2 is a line covered by the passivation layer 164, and may not be electrically connected to the common electrode CME even if it is disposed on it.
  • the common electrode CME is electrically connected to the first power wiring VL1_3 through a wiring connection structure formed on one side of the first power wiring VL1_3, so that a low-potential voltage can be applied.
  • the first power line VL1_3 may not include the line opening S_CNT and may have a line connection structure on a side opposite to another adjacent line.
  • the second power wire (VL2) is illustrated as another wire disposed on the data conductive layer 140, but the other wire adjacent to the first power wire (VL1_3) is limited to be the second power wire (VL2). It doesn't work.
  • the second power line VL2 is illustrated as another member disposed on the same data conductive layer 140, and may be different from the power line, such as a conductive pattern or electrode.
  • Figure 30 is a plan view showing a portion of the power wiring of a display device according to another embodiment.
  • FIG. 31 is a cross-sectional view taken along line N2-N2' of FIG. 30.
  • the display device 1_4 includes a plurality of sub-wirings SVL1 and SVL2 in which the first power wiring VL1_4 is partially spaced apart from each other, and the wiring connection structure is It may be formed on a side of one of the sub-wirings SVL1 and SVL2.
  • the first power wiring (VL1_4) may include a first sub-wiring (SVL1) and a second sub-wiring (SVL2).
  • the first sub-wiring (SVL1) and the second sub-wiring (SVL2) may each be wires to which a low-potential voltage is applied.
  • the first power line VL1_4 may include a plurality of sub-line lines SVL1 and SVL2 extending from the non-display area NDA.
  • one first power wiring (VL1_4) may be extended and branched into a plurality of sub-wirings (SVL1 and SVL2).
  • the sub-wirings SVL1 and SVL2 may be spaced apart from each other in a portion where the wiring connection structure is formed, but may be integrated with each other in other areas to form the first power wiring VL1_4.
  • the wiring connection structure may be disposed on one side of both sides of the first sub-wiring SVL1 opposite the second sub-wiring SVL2.
  • the first opening (P_CNT) of the passivation layer 164 may overlap one side of the first sub-wiring (SVL1) but may not overlap with the second sub-wiring (SVL2).
  • the second opening (V_CNT) of the via layer 166 may also overlap one side of the first sub-wiring (SVL1) but may not overlap with the second sub-wiring (SVL2).
  • a wiring connection structure may be formed in a portion of the first sub-wiring SVL1 that overlaps the openings P_CNT and V_CNT, respectively.
  • a portion of the first sub-wiring SVL1 that overlaps the openings P_CNT and V_CNT, respectively, may be the first wiring portion VL1a, and other portions may be the second wiring portion.
  • the data main metal layer 141a may be partially recessed on one side of the first sub-wiring SVL1, and a tip of the data capping layer 142 may be formed.
  • the passivation layer 164 and the via layer 166 may be arranged to cover the second sub-line SVL2.
  • the second sub-wiring SVL2 may not be exposed by the openings P_CNT and V_CNT, and since no wiring connection structure is formed, the side surface may be smooth.
  • the second sub-wiring SVL2 is a wiring covered by the passivation layer 164 and may not be electrically connected to the common electrode CME even if it is disposed on it.
  • the common electrode (CME) is electrically connected to the first sub-wiring (SVL1) and the first power wiring (VL1_4) through a wiring connection structure formed on one side of the first sub-wiring (SVL1), so that a low-potential voltage can be applied. there is.
  • Figure 32 is a cross-sectional view showing a wiring connection structure of a display device according to another embodiment.
  • FIG. 32 is an enlarged view of a portion of the display device 1_5 corresponding to FIG. 8.
  • the display device 1_5 may be arranged so that the connection electrode PBR completely covers the side of the data main metal layer 141a of the data conductive layer 140.
  • the area of the connection electrode PBR disposed on the exposed side of the data main metal layer 141a may vary depending on the formation process or process distribution of the connection electrode PBR.
  • the exposed side of the data main metal layer 141a can be completely covered and protected by the connection electrode PBR.
  • the common electrode (CME) may be disposed on the connection electrode (PBR) on the side of the data main metal layer (141a) together with the light emitting layer (EML).
  • the common electrode (CME) may be electrically connected to the data main metal layer (141a) and the first power line (VL1) through the connection electrode (PBR).

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치 및 이의 제조 방법이 제공된다. 표시 장치는 기판 상에 배치된 데이터 도전층, 데이터 도전층 상에 배치되고 제1 개구부를 포함하는 패시베이션층, 패시베이션층 상에 배치된 보호층, 보호층 상에 배치되고 제1 개구부와 중첩하는 제2 개구부를 포함하는 비아층, 비아층 상에 배치된 화소 전극과 이격되고 제1 개구부 및 제2 개구부 내에 배치된 연결 전극, 화소 전극과 연결 전극 상에 배치되고 제2 개구부와 중첩하는 개구홀을 포함하는 화소 정의막, 화소 정의막 상에 배치된 발광층, 및 발광층 상에 배치되고 제1 전원 배선과 전기적으로 연결된 공통 전극을 포함하고, 데이터 도전층은 데이터 기저층, 데이터 메인 금속층, 및 데이터 캡핑층을 포함하고, 제1 전원 배선은 데이터 메인 금속층이 데이터 캡핑층의 측면보다 함몰되도록 형성된 배선 연결 구조물을 포함하고, 공통 전극은 배선 연결 구조물에서 데이터 메인 금속층과 전기적으로 연결된다.

Description

표시 장치 및 이의 제조 방법
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 점차 커지고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device, LCD), 유기 발광 표시 장치(Organic Light Emitting diode Display Device, OLED) 등과 같은 다양한 표시 장치가 개발되고 있다.
표시 장치 중, 자발광 표시 장치는 자발광 소자, 예시적으로 유기 발광 소자를 포함한다. 자발광 소자는 대향하는 두 개의 전극 및 그 사이에 개재된 발광층을 포함할 수 있다. 자발광 소자가 유기 발광 소자인 경우, 두 개의 전극으로부터 제공된 전자와 정공은 발광층에서 재결합하여 엑시톤을 생성하고, 생성된 엑시톤이 여기 상태에서 기저 상태로 변화하며 광이 방출될 수 있다.
자발광 표시 장치는 백라이트 유닛 등과 같은 광원이 불필요하기 때문에 소비 전력이 낮고 경량의 박형으로 구성할 수 있을 뿐만 아니라 넓은 시야각, 높은 휘도와 콘트라스트 및 빠른 응답 속도 등의 고품위 특성을 가져 차세대 표시 장치로 주목을 받고 있다.
본 발명이 해결하고자 하는 과제는 표시 영역 내에 배치되고 전압이 인가되며 공통 전극과 전기적으로 연결된 전원 배선을 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 전원 배선과 공통 전극의 연결 시 전원 배선의 손상이 방지된 표시 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 배치된 제1 전원 배선을 포함하는 데이터 도전층, 상기 데이터 도전층 상에 배치되고 상기 제1 전원 배선의 적어도 일부분을 노출하는 제1 개구부를 포함하는 패시베이션층, 상기 패시베이션층 상에 배치된 보호층, 상기 보호층 상에 배치되고 상기 제1 개구부와 부분적으로 중첩하는 제2 개구부를 포함하는 비아층, 상기 비아층 상에 배치된 화소 전극, 및 상기 화소 전극과 이격되고 적어도 일부분이 상기 제1 개구부 및 상기 제2 개구부 내에 배치된 연결 전극, 상기 화소 전극과 상기 연결 전극 상에 배치되고 상기 제2 개구부와 중첩하는 개구홀을 포함하는 화소 정의막, 상기 화소 정의막 상에 배치되고 적어도 일부분이 상기 화소 전극 및 상기 연결 전극 상에 배치된 발광층, 및 상기 발광층 상에 배치되고 상기 제1 전원 배선과 전기적으로 연결된 공통 전극을 포함하고, 상기 데이터 도전층은 데이터 기저층, 상기 데이터 기저층 상에 배치된 데이터 메인 금속층, 및 상기 데이터 메인 금속층 상에 배치된 데이터 캡핑층을 포함하고, 상기 제1 전원 배선은 상기 데이터 메인 금속층이 상기 데이터 캡핑층의 측면보다 함몰되도록 형성된 배선 연결 구조물을 포함하고, 상기 공통 전극은 상기 배선 연결 구조물에서 상기 데이터 메인 금속층과 전기적으로 연결된다.
상기 보호층은 상기 비아층의 하부에서 일부분이 상기 제2 개구부의 측벽으로부터 함몰될 수 있다.
상기 보호층은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
상기 연결 전극은 적어도 일부분이 상기 제1 전원 배선의 상기 데이터 메인 금속층의 측면 상에 배치될 수 있다.
상기 제1 전원 배선은 상기 제1 개구부 및 상기 제2 개구부와 각각 중첩하고 상기 배선 연결 구조물이 형성된 제1 측벽, 상기 제1 개구부와 중첩하되 상기 제2 개구부와 비중첩하여 상기 패시베이션층에 의해 덮인 제2 측벽, 및 상기 제1 개구부 및 상기 제2 개구부와 각각 비중첩하고 상기 비아층에 의해 덮인 제3 측벽을 포함할 수 있다.
상기 제1 전원 배선의 상기 제2 측벽 및 상기 제3 측벽은 상기 데이터 메인 금속층과 상기 데이터 캡핑층의 측면이 서로 나란할 수 있다.
상기 연결 전극은 상기 제1 전원 배선의 상기 데이터 메인 금속층의 측면을 덮도록 배치될 수 있다.
상기 제1 전원 배선은 상기 제1 전원 배선을 관통하는 배선 개구부를 포함하고, 상기 제1 개구부 및 상기 제2 개구부는 상기 배선 개구부의 일부분과 중첩하도록 배치될 수 있다.
상기 배선 연결 구조물은 상기 배선 개구부의 측벽들 중 상기 제1 개구부 및 상기 제2 개구부와 각각 중첩하는 제1 측벽에 형성될 수 있다.
상기 배선 개구부의 측벽들 중 상기 제1 개구부 및 상기 제2 개구부 중 적어도 어느 하나와 비중첩하는 측벽들은 상기 패시베이션층 또는 상기 비아층에 의해 덮이고, 상기 측벽들은 상기 데이터 메인 금속층과 상기 데이터 캡핑층의 측면이 서로 나란할 수 있다.
상기 제1 전원 배선과 이격된 제2 전원 배선을 더 포함하고, 상기 제1 개구부 및 상기 제2 개구부는 상기 제1 전원 배선의 일 측변과 중첩하되 상기 제2 전원 배선과 비중첩하도록 배치될 수 있다.
상기 배선 연결 구조물은 상기 제1 전원 배선 중 상기 제1 개구부 및 상기 제2 개구부와 각각 중첩하는 부분에 형성될 수 있다.
상기 제1 전원 배선은 적어도 일부분이 서로 이격된 제1 서브 배선 및 제2 서브 배선을 포함하고, 상기 제1 개구부 및 상기 제2 개구부는 상기 제1 서브 배선의 일 측변과 중첩하되 상기 제2 서브 배선과 비중첩하도록 배치될 수 있다.
상기 배선 연결 구조물은 상기 제1 서브 배선 중 상기 제1 개구부 및 상기 제2 개구부와 각각 중첩하는 부분에 형성될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 배치된 제1 전원 배선을 포함하는 데이터 도전층, 상기 데이터 도전층 상에 배치되고 상기 제1 전원 배선의 적어도 일부분을 노출하는 제1 개구부를 포함하는 패시베이션층, 상기 패시베이션층 상에 배치된 보호층, 상기 보호층 상에 배치되고 상기 제1 개구부와 부분적으로 중첩하는 제2 개구부를 포함하는 비아층, 상기 비아층 상에 배치되는 화소 전극 및 상기 비아층 상에 배치되며 적어도 일부분이 상기 제2 개구부 내에서 상기 보호층 상에 직접 배치되고, 상기 제2 개구부와 중첩하는 개구홀을 포함하는 화소 정의막, 상기 화소 정의막 상에 배치되고 적어도 일부분이 상기 화소 전극 및 상기 연결 전극 상에 배치된 발광층, 및 상기 발광층 상에 배치되고 상기 제1 전원 배선과 전기적으로 연결된 공통 전극을 포함하고, 상기 데이터 도전층은 데이터 기저층, 상기 데이터 기저층 상에 배치된 데이터 메인 금속층, 및 상기 데이터 메인 금속층 상에 배치된 데이터 캡핑층을 포함하고, 상기 보호층은 상기 화소 정의막의 하부에서 내측으로 함몰되고, 상기 제1 전원 배선은 상기 데이터 메인 금속층이 상기 데이터 캡핑층의 측면보다 함몰되도록 형성된 배선 연결 구조물을 포함하고, 상기 공통 전극은 상기 배선 연결 구조물에서 상기 데이터 메인 금속층과 전기적으로 연결된다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 데이터 기저층, 상기 데이터 기저층 상에 배치된 데이터 메인 금속층, 및 상기 데이터 메인 금속층 상에 배치된 데이터 캡핑층을 포함하는 제1 전원 배선을 형성하는 단계, 상기 제1 전원 배선 상에 배치되고 상기 제1 전원 배선을 부분적으로 노출하는 제1 개구부를 포함하는 패시베이션층을 형성하고, 상기 패시베이션층 상에 배치되고 상기 제1 개구부에 의해 노출된 상기 제1 전원 배선을 덮는 보호층을 형성하는 단계, 상기 보호층 상에 배치되고 상기 제1 개구부와 부분적으로 중첩하며 상기 보호층을 노출하는 제2 개구부를 포함하는 비아층을 형성하는 단계, 상기 제2 개구부를 통해 노출된 상기 보호층을 식각하고, 상기 제1 전원 배선의 노출된 부분을 식각하여 상기 데이터 메인 금속층이 상기 데이터 캡핑층으로부터 함몰된 배선 연결 구조물을 형성하는 단계, 및 상기 비아층 상에 배치되고 적어도 일부분이 상기 제2 개구부 내에 배치되어 상기 배선 연결 구조물의 상기 데이터 메인 금속층과 전기적으로 연결되는 공통 전극을 형성하는 단계를 포함한다.
상기 보호층은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
상기 보호층을 식각하는 단계는 상기 비아층을 마스크로 한 등방성 식각 공정으로 수행되고, 상기 보호층은 상기 비아층의 하부에서 일부분이 함몰되도록 형성될 수 있다.
상기 공통 전극을 형성하는 단계 전에, 상기 비아층 상에 배치되고 적어도 일부분이 상기 제2 개구부 내에 배치된 연결 전극, 및 상기 연결 전극 상에 배치되는 발광층을 형성하는 단계를 더 포함하고, 상기 연결 전극은 적어도 일부분이 상기 데이터 메인 금속층의 측면 상에 배치되고, 상기 공통 전극은 상기 연결 전극 상에 배치될 수 있다.
상기 보호층을 식각하는 단계 전에, 상기 비아층 상에 배치되고 적어도 일부분이 상기 제2 개구부 내에 배치된 화소 정의막을 형성하는 단계를 더 포함하고, 상기 보호층을 식각하는 단계는 상기 화소 정의막을 마스크로 한 등방성 식각 공정으로 수행될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 제조 공정 중 형성되는 유기 절연 물질에 의해 전원 배선의 금속층의 산화되는 것을 방지하는 보호층을 포함할 수 있다. 표시 장치는 표시 영역에서 공통 전극과 전기적으로 연결되는 전원 배선 형성 시, 상기 보호층에 의해 상기 전원 배선의 금속층이 보호되어 공통 전극과 전원 배선의 전기적 연결 불량을 방지할 수 있다.
표시 장치는 상기 연결 구조가 표시 영역 내에 형성되어 공통 전극에 인가되는 전위의 전압 강하를 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 사시도이다.
도 2는 도 1의 X1-X1'선을 따라 자른 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 4는 일 실시예에 따른 표시 장치의 화소 회로도이다.
도 5는 일 실시예에 따른 표시 장치의 표시 기판의 일부분을 보여주는 단면도이다.
도 6은 일 실시예에 따른 표시 장치의 전원 배선의 일부분을 보여주는 평면도이다.
도 7은 도 6의 VII-VII'선을 따라 자른 단면도이다.
도 8은 도 7의 A 부분의 확대도이다.
도 9 내지 도 18은 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 보여주는 도면들이다.
도 19는 다른 실시예에 따른 표시 장치의 전원 배선의 일부분을 보여주는 평면도이다.
도 20은 도 19의 XX-XX'선을 따라 자른 단면도이다.
도 21 내지 도 23은 도 19의 표시 장치의 제조 공정을 순서대로 보여주는 도면들이다.
도 24는 다른 실시예에 따른 표시 장치의 전원 배선의 일부분을 보여주는 단면도이다.
도 25 내지 도 27은 도 24의 표시 장치의 제조 공정 중 일부분을 순서대로 보여주는 단면도들이다.
도 28은 다른 실시예에 따른 표시 장치의 전원 배선의 일부분을 보여주는 평면도이다.
도 29는 도 28의 N1-N1'선을 따라 자른 단면도이다.
도 30은 또 다른 실시예에 따른 표시 장치의 전원 배선의 일부분을 보여주는 평면도이다.
도 31은 도 30의 N2-N2'선을 따라 자른 단면도이다.
도 32는 다른 실시예에 따른 표시 장치의 배선 연결 구조물을 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 사시도이다. 도 2는 도 1의 X1-X1'선을 따라 자른 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시한다. 표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(1)에 포함될 수 있다.
표시 장치(1)의 예로는 무기 발광 다이오드 표시 장치, 유기발광 표시 장치, 양자점 발광 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치 등을 들 수 있다. 이하에서는 표시 장치(1)의 일 예로서, 유기 발광 다이오드 표시 장치가 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 장치에도 적용될 수 있다.
표시 장치(1)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(1)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(1)의 표시 영역(DA)의 형상 또한 표시 장치(1)의 전반적인 형상과 유사할 수 있다. 도 1 및 도 2에서는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 직사각형 형상의 표시 장치(1)가 예시되어 있다. 여기서, 제1 방향(DR1) 및 제2 방향(DR2)과 수직한 제3 방향(DR3)은 표시 장치(1)의 두께 방향일 수 있다.
표시 장치(1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DA)은 대체로 표시 장치(1)의 중앙을 차지할 수 있다.
표시 장치(1)는 표시 기판(10), 표시 기판(10)과 대향하는 색 변환 기판(20)을 포함하며, 표시 기판(10)과 색 변환 기판(20)을 결합하는 실링부(50), 표시 기판(10)과 색 변환 기판(20) 사이에 채워진 충진재(70)를 더 포함할 수 있다.
표시 기판(10)은 영상을 표시하기 위한 소자 및 회로들, 예컨대 스위칭 소자 등과 같은 화소 회로, 표시 영역(DA)에 후술할 발광 영역 및 비발광 영역을 정의하는 화소 정의막 및 자발광 소자(self-light emitting element)을 포함할 수 있다. 예시적인 실시예에서 상기 자발광 소자는 유기발광 소자(Organic Light Emitting Diode), 양자점 발광 소자(Quantum dot Light Emitting Diode), 무기물 기반의 마이크로 발광다이오드(예컨대 Micro LED), 무기물 기반의 나노 크기의 발광 다이오드(예컨대 nano LED) 중 적어도 하나를 포함할 수 있다. 이하에서는 설명의 편의를 위하여 상기 자발광 소자가 유기발광 소자인 경우를 예로서 설명한다.
색 변환 기판(20)은 표시 기판(10) 상에 위치하고 표시 기판(10)과 대향할 수 있다. 몇몇 실시예에서 색 변환 기판(20)은 입사광의 색을 변환하는 색 변환 패턴층을 포함할 수 있다. 몇몇 실시예에서 색 변환 기판(20)은 상기 색 변환 패턴층으로서 컬러 필터와 파장 변환 패턴층 중 적어도 어느 하나를 포함할 수 있다. 몇몇 실시예에서 색 변환 기판(20)은 상기 컬러 필터 및 상기 파장 변환 패턴층을 모두 포함할 수도 있다.
비표시 영역(NDA)에서 표시 기판(10)과 색 변환 기판(20) 사이에는 실링부(50)가 위치할 수 있다. 실링부(50)는 비표시 영역(NDA)에서 표시 기판(10)과 색 변환 기판(20)의 가장자리를 따라 배치되어 평면 상에서 표시 영역(DA)을 둘러쌀 수 있다. 표시 기판(10)과 색 변환 기판(20)은 실링부(50)를 매개로 상호 결합될 수 있다.
몇몇 실시예에서 실링부(50)는 유기물질로 이루어질 수 있다. 예시적으로 실링부(50)는 에폭시계 레진으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
몇몇 실시예에서 실링부(50)는 표시 기판(10)의 박막 봉지층(ENC)과 중첩하도록 위치할 수 있다. 바꾸어 말하면, 비표시 영역(NDA)에서 박막 봉지층(ENC)과 색 변환 기판(20) 사이에는 실링부(50)가 위치할 수 있다. 몇몇 실시예에서 실링부(50)는 박막 봉지층(ENC)과 직접 접촉할 수도 있다.
실링부(50)에 의해 둘러싸인 표시 기판(10)과 색 변환 기판(20) 사이의 공간에는 충진재(70)가 위치할 수 있다. 충진재(70)는 표시 기판(10)과 색 변환 기판(20) 사이를 채울 수 있다.
몇몇 실시예에서 충진재(70)는 광을 투과할 수 있는 재질로 이루어질 수 있다. 몇몇 실시예에서 충진재(70)는 유기물질로 이루어질 수 있다. 예시적으로 충진재(70)는 실리콘계 유기물질, 에폭시계 유기물질 또는 실리콘계 유기물질과 에폭시계 유기물질의 혼합물 등으로 이루어질 수 있다.
몇몇 실시예에서 충진재(70)는 흡광계수(extinction coefficient)가 실질적으로 0인 물질로 이루어질 수 있다. 굴절률과 흡광계수는 상관관계가 있으며, 굴절률이 감소할수록 흡광계수도 감소한다. 그리고 굴절률이 1.7 이하인 경우 흡광계수는 실질적으로 0에 수렴할 수 있다. 몇몇 실시예에서 충진재(70)는 굴절률이 1.7 이하인 물질로 이루어질 수 있으며, 이에 따라 상기 자발광 소자에서 제공된 광이 충진재(70)를 투과하며 흡수되는 것을 방지하거나 최소화할 수 있다. 몇몇 실시예에서 충진재(70)는 굴절률이 1.4 내지 1.7인 유기물질로 이루어질 수 있다.
도 3은 일 실시예에 따른 표시 장치의 개략적인 단면도이다. 도 3은 표시 기판(10) 및 색 변환 기판(20)의 개략적인 단면 구조를 도시하고 있다.
도 3을 참조하면, 빛(L)이 발광층(EML)이 형성된 제1 기판(11) 방향이 아닌, 반대 방향(제2 기판(21) 방향)으로 발광하는 전면 발광형 표시 장치를 예시하지만, 표시 장치(1)가 이에 제한되는 것은 아니다.
도 2를 참조하면, 표시 장치(1)는 발광층(EML), 발광층(EML)을 덮는 박막 봉지층(ENC), 박막 봉지층(ENC) 상부에 배치된 파장 변환층(WCL1, WCL2)과 투광층(TPL)을 포함할 수 있다. 일 실시예에서, 표시 장치(1)는 표시 기판(10)과 그에 대향하는 색 변환 기판(20)을 포함할 수 있다. 상술한 발광층(EML), 박막 봉지층(ENC), 파장 변환층(WCL1, WCL2)과 투광층(TPL)은 표시 기판(10)과 색 변환 기판(20) 중 어느 하나에 포함될 수 있다.
일 예로, 표시 기판(10)은 제1 기판(11), 제1 기판(11)의 일면 상에 배치된 발광층(EML), 및 발광층(EML) 상에 배치된 박막 봉지층(ENC)을 포함할 수 있다. 또한, 색 변환 기판(20)은 제2 기판(21) 및 제1 기판(11)과 대향하는 제2 기판(21)의 일면 상에 배치된 파장 변환층(WCL1, WCL2)과 투광층(TPL)을 포함할 수 있다.
박막 봉지층(ENC)과 파장 변환층(WCL1, WCL2) 및 투광층(TPL) 사이에는 충진재(70)가 배치될 수 있다. 충진재(70)는 표시 기판(10)과 색 변환 기판(20) 사이의 공간을 충진하면서 이들을 상호 결합할 수 있다.
표시 기판(10)의 제1 기판(11)은 절연 기판일 수 있다. 제1 기판(11)은 투명한 물질을 포함할 수 있다. 예를 들어, 제1 기판(11)은 유리, 석영 등과 같은 투명한 절연 물질을 포함할 수 있다. 제1 기판(11)은 리지드 기판일 수 있다. 그러나, 제1 기판(11)이 상기 예시된 것에 제한되는 것은 아니고, 제1 기판(11)은 폴리이미드 등과 같은 플라스틱을 포함할 수도 있고, 휘어지거나, 벤딩되거나, 폴딩되거나, 롤링될 수 있는 플렉시블한 특성을 가질 수도 있다.
복수의 화소 전극(PXE)들은 제1 기판(11)의 일면 상에 배치될 수 있다. 복수의 화소 전극(PXE)은 발광 영역(EMA)마다 배치될 수 있다. 이웃하는 발광 영역(EMA)의 화소 전극(PXE)은 서로 분리되어 있을 수 있다. 제1 기판(11) 상에는 회로층(CCL)이 배치될 수 있다. 회로층(CCL)은 제1 기판(11)과 화소 전극(PXE) 사이에 배치될 수 있다. 회로층(CCL)에 대한 상세한 설명은 후술하기로 한다.
화소 전극(PXE)은 발광 다이오드의 제1 전극, 예컨대 애노드 전극일 수 있다. 화소 전극(PXE)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은 물질층이 반사성 물질층보다 위층에 배치되어 발광층(EML)에 가깝게 배치될 수 있다. 화소 전극(PXE)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
화소 정의막(PDL)은 제1 기판(11)의 일면 상에 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(PXE) 상에 배치되며, 화소 전극(PXE)을 노출하는 개구홀을 포함할 수 있다. 화소 전극(PXE)을 노출하는 개구홀은 화소 정의막(PDL)을 관통하도록 정의될 수 있다. 화소 정의막(PDL) 및 그 개구홀에 의해 발광 영역(EMA)과 비발광 영역(NEM)이 구분될 수 있다. 화소 정의막(PDL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 화소 정의막(PDL)은 무기 물질을 포함할 수도 있다.
발광층(EML)은 화소 정의막(PDL) 상에 배치될 수 있다. 발광층(EML)은 화소 정의막(PDL)의 개구홀 내에서 각 화소 전극(PXE)들 상에 배치되며, 화소 정의막(PDL)의 상면을 덮도록 배치될 수 있다. 화소 전극(PXE)과 달리, 서로 다른 발광 영역(EMA)에서 발광층(EML)은 분리되지 않고 공통층을 형성할 수 있다. 표시 장치(1)가 유기 발광 표시 장치인 일 실시예에서, 발광층(EML)은 유기 물질을 포함하는 유기층을 포함할 수 있다. 상기 유기층은 유기 발광층을 포함하며, 경우에 따라 발광을 보조하는 보조층으로서 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다. 다른 실시예에서, 표시 장치(1)가 마이크로 LED 표시 장치, 나노 LED 표시 장치 등인 경우, 발광층(EML)은 무기 반도체와 같은 무기 물질을 포함할 수 있다.
몇몇 실시예에서, 발광층(EML)은 두께 방향으로 중첩 배치된 복수의 유기 발광층과 그 사이에 배치된 전하 생성층을 포함하는 탠덤(tandem) 구조를 가질 수 있다. 중첩 배치된 각 유기 발광층은 동일한 파장의 빛을 발광할 수도 있지만, 상이한 파장의 빛을 발광할 수도 있다. 각 화소(PX)의 발광층(EML) 중 적어도 일부의 층은 이웃하는 화소(PX)의 동일한 층과 분리되어 있을 수 있다.
일 실시예에서, 각 발광층(EML)이 발광하는 빛의 파장은 색 발광 영역(EMA)별로 동일할 수 있다. 예를 들어, 각 색 화소(PX)의 발광층(EML)이 청색광 또는 자외선을 발광하고, 색 변환 기판(20)이 파장 변환층(WCL) 및 투광층(TPL)을 포함함으로써, 각 발광 영역(EMA)별로 다른 색상을 표시할 수 있다.
다른 실시예에서, 각 발광층(EML)이 발광하는 빛의 파장은 서로 다른 발광 영역(EMA) 별로 발광 파장이 상이할 수도 있다. 예컨대, 제1 발광 영역의 발광층(EML)은 제1 색을 발광하고, 제2 발광 영역의 발광층(EML)은 제2 색을 발광하고, 제3 발광 영역의 발광층(EML)은 제3 색을 발광할 수도 있다. 이 경우, 서로 다른 발광 영역(EMA)의 발광층(EML)들은 서로 분리될 수 있고, 서로 다른 발광층(EML)들은 화소 정의막(PDL)의 개구홀 내에 배치될 수 있다.
공통 전극(CME)은 발광층(EML) 상에 배치될 수 있다. 공통 전극(CME)은 각 발광 영역(EMA)의 구별없이 연결되어 있을 수 있다. 공통 전극(CME)은 발광 영역(EMA)의 구별없이 전면적으로 배치된 전면 전극일 수 있다. 공통 전극(CME)은 발광 다이오드의 제2 전극, 예컨대 캐소드 전극일 수 있다.
공통 전극(CME)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 공통 전극(CME)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
화소 전극(PXE), 발광층(EML) 및 공통 전극(CME)은 발광 소자(예컨대, 유기 발광 소자)를 구성할 수 있다. 발광층(EML)에서 발광한 빛은 공통 전극(CME)을 통해 상측 방향으로 출사될 수 있다.
박막 봉지층(ENC)은 공통 전극(CME) 상에 배치될 수 있다. 박막 봉지층(ENC)은 적어도 하나의 박막 봉지층을 포함할 수 있다. 예를 들어, 박막 봉지층은 제1 무기막(ENC1), 유기막(ENC2) 및 제2 무기막(ENC3)을 포함할 수 있다. 제1 무기막(ENC1) 및 제2 무기막(ENC3)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 유기막(ENC2)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
색 변환 기판(20)은 박막 봉지층(ENC) 상부에서 표시 기판(10)과 대향하도록 배치될 수 있다. 색 변환 기판(20)의 제2 기판(21)은 투명한 물질을 포함할 수 있다. 제2 기판(21)은 유리, 석영 등과 같은 투명한 절연 물질을 포함할 수 있다. 제2 기판(21)은 리지드 기판일 수 있다. 그러나, 제2 기판(21)이 상기 예시된 것에 제한되는 것은 아니고, 제2 기판(21)은 폴리이미드 등과 같은 플라스틱을 포함할 수도 있고, 휘어지거나, 벤딩되거나, 폴딩되거나, 롤링될 수 있는 플렉시블한 특성을 가질 수도 있다.
제2 기판(21)은 제1 기판(11)과 동일한 기판이 사용될 수도 있지만, 물질, 두께, 투과율 등이 상이할 수도 있다. 예를 들어, 제2 기판(21)은 제1 기판(11)보다 높은 투과율을 가질 수 있다. 제2 기판(21)은 제1 기판(11)보다 두꺼울 수도 있고, 그보다 얇을 수도 있다.
제1 기판(11)을 향하는 제2 기판(21)의 일면 상에는 발광 영역(EMA)의 경계를 따라 차광 부재(BM)가 배치될 수 있다. 차광 부재(BM)는 표시 기판(10)의 화소 정의막(PDL)과 중첩하며, 비발광 영역(NEM)에 위치할 수 있다. 차광 부재(BM)는 발광 영역(EMA)과 중첩하는 제2 기판(21)의 일면을 노출하는 개구홀을 포함할 수 있다. 차광 부재(BM)는 평면도상 격자 형상으로 형성될 수 있다.
차광 부재(BM)는 유기 물질을 포함하여 이루어질 수 있다. 차광 부재(BM)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 또한, 차광 부재(BM)는 발광층(EML)으로부터 방출되는 광이 인접한 발광 영역(EMA)으로 침범하는 것을 방지하는 역할을 할 수 있다.
일 실시예에서, 차광 부재(BM)는 가시광 파장을 모두 흡수할 수 있다. 차광 부재(BM)는 광 흡수 물질을 포함할 수 있다. 예를 들어, 차광 부재(BM)는 표시 장치(1)의 블랙 매트릭스로 사용되는 물질로 이루어질 수 있다.
다른 실시예에서, 차광 부재(BM)는 가시광 파장 중 특정 파장의 빛은 흡수하고, 다른 특정 파장의 빛은 투과시킬 수도 있다. 예를 들어, 차광 부재(BM)는 일 컬러 필터층(CFL)과 동일한 물질을 포함할 수 있다. 일 실시예에서 , 차광 부재(BM)는 청색 컬러 필터층('CFL3' 참조)과 동일한 물질로 이루어질 수 있다. 몇몇 실시예에서, 차광 부재(BM)는 청색 컬러 필터층과 일체화되어 형성될 수도 있다. 다만, 이에 제한되지 않고, 차광 부재(BM)는 생략될 수도 있다.
컬러 필터층(CFL)은 차광 부재(BM)가 배치된 제2 기판(21)의 일면 상에 배치될 수 있다. 컬러 필터층(CFL)은 차광 부재(BM)의 개구홀을 통해 노출되는 제2 기판(21)의 일면 상에 배치될 수 있다. 나아가, 컬러 필터층(CFL)은 인접한 차광 부재(BM) 상에도 일부 배치될 수 있다.
컬러 필터층(CFL)은 제1 발광 영역에 배치되는 제1 컬러 필터층(CFL1), 제2 발광 영역에 배치되는 제2 컬러 필터층(CFL2) 및 제3 발광 영역에 배치되는 제3 컬러 필터층(CFL2)을 포함할 수 있다. 각 컬러 필터층(CFL)은 해당하는 색 파장 이외의 파장을 흡수하는 염료나 안료 같은 색료(colorant)를 포함할 수 있다. 제1 컬러 필터층(CFL1)은 적색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터이고, 제3 컬러 필터층(CFL3)은 청색 컬러 필터층일 수 있다. 도면에서는 이웃하는 컬러 필터층(CFL)이 차광 부재(BM) 상에서 서로 이격되도록 배치된 경우를 예시하였지만, 이웃하는 컬러 필터층(CFL)은 차광 부재(BM) 상에서 적어도 부분적으로 중첩할 수도 있다.
제1 캡핑층(22)은 컬러 필터층(CFL) 상에 배치될 수 있다. 제1 캡핑층(22)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 필터층(CFL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 제1 캡핑층(22)은 컬러 필터층(CFL)의 색료가 다른 구성으로 확산되는 것을 방지할 수 있다.
제1 캡핑층(22)은 컬러 필터층(CFL)의 일면(도 2에서 하면)과 직접 접할 수 있다. 제1 캡핑층(22)은 무기 물질로 이루어질 수 있다. 예를 들어, 제1 캡핑층(22)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물 및 실리콘 산질화물 등을 포함하여 이루어질 수 있다.
격벽(PTL)은 제1 캡핑층(22) 상에 배치될 수 있다. 격벽(PTL)은 비발광 영역(NEM)에 위치할 수 있다. 격벽(PTL)은 차광 부재(BM)와 중첩하도록 배치될 수 있다. 격벽(PTL)은 컬러 필터층(CFL)을 노출하는 개구를 포함할 수 있다. 격벽(PTL)은 감광성 유기 물질을 포함하여 이루어질 수 있지만, 이에 제한되는 것은 아니다. 격벽(PTL)은 차광 물질을 더 포함할 수도 있다.
격벽(PTL)의 개구홀이 노출하는 공간 내에는 파장 변환층(WCL) 및/또는 투광층(TPL)이 배치될 수 있다. 파장 변환층(WCL) 및 투광층(TPL)은 격벽(PTL)을 뱅크로 이용한 잉크젯 공정으로 형성될 수 있지만, 이에 제한되는 것은 아니다.
발광층(EML)이 제3 색을 발광하는 일 실시예에서, 파장 변환층(WCL)은 제1 발광 영역에 배치되는 제1 파장 변환 패턴(WCL1)과 제2 발광 영역에 배치되는 제2 파장 변환 패턴(WCL2)을 포함할 수 있다. 제3 발광 영역에는 투광층(TPL)이 배치될 수 있다.
제1 파장 변환 패턴(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환 패턴(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 투광층(TPL)은 제3 베이스 수지(BRS3) 및 그 내부에 배치된 산란체(SCP)를 포함할 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 파장 변환 물질(WCP1)은 제3 색을 제1 색으로 변환하고, 제2 파장 변환 물질(WCP2)은 제3 색을 제2 색으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다. 제1 파장 변환 패턴(WCL1)과 제2 파장 변환 패턴(WCL2)은 파장 변환 효율을 증가시키는 산란체(SCP)를 더 포함할 수 있다.
제3 발광 영역에 배치되는 투광층(TPL)은 발광층(EML)에서 입사되는 제3 색의 빛의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
제2 캡핑층(23)은 파장 변환층(WCL) 및 투광층(TPL) 상에 배치될 수 있다. 제2 캡핑층(23)은 무기 물질로 이루어질 수 있다. 제2 캡핑층(23)은 제1 캡핑층(22)의 물질로 열거한 물질들 중에서 선택된 물질을 포함하여 이루어질 수 있다. 제2 캡핑층(23)과 제1 캡핑층(22)은 동일한 물질로 이루어질 수 있지만, 이에 제한되는 것은 아니다.
표시 기판(10)과 색 변환 기판(20) 사이에는 충진재(70)가 배치될 수 있다. 충진재(70)는 표시 기판(10)과 색 변환 기판(20) 사이의 공간을 충진하는 한편, 이들을 상호 결합하는 역할을 할 수 있다. 충진재(70)는 표시 기판(10)의 박막 봉지층(ENC)과 색 변환 기판(20)의 제2 캡핑층(23) 사이에 배치될 수 있다. 충진재(70)는 Si계 유기물질, 에폭시계 유기물질 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 4는 일 실시예에 따른 표시 장치의 화소 회로도이다.
도 4를 참조하면, 일 실시예에 따른 표시 장치(1)는 각 화소마다 발광 소자(ED), 3개의 트랜지스터(T1, T2, T3) 및 1개의 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(ED)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(ED)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 소자(ED)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VDL)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VSL)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VDL)으로부터 발광 소자(ED)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 소자(ED)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 소자(ED)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VDL)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SL1)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SL2)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 소자(ED)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 소자(ED)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 또한, 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 3의 실시예에서, 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 다른 스캔 라인으로, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 서로 다른 스캔 라인에서 인가된 스캔 신호에 턴-온될 수 있다. 다만, 이에 제한되지 않는다.
몇몇 실시예에서, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 게이트 전극은 서로 동일한 스캔 라인에 연결될 수 있다. 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 동일한 스캔 라인에서 인가된 스캔 신호에 의해 동시에 턴-온될 수도 있다.
도 5는 일 실시예에 따른 표시 장치의 표시 기판의 단면도이다. 도 5는 표시 기판(10)의 발광 영역(EMA)에 배치된 발광 소자(ED)와 회로층(CCL)의 단면 구조를 도시하고 있다.
도 5를 참조하면, 회로층(CCL)은 제1 기판(11) 상에 배치된 반도체층(150), 복수의 도전층 및 복수의 절연층을 포함한다. 반도체층(150)은 산화물 반도체를 포함할 수 있다. 복수의 도전층은 하부 금속층(120), 게이트 도전층(130), 데이터 도전층(140), 및 화소 전극(PXE)을 포함할 수 있다. 복수의 절연층은 버퍼층(161), 게이트 절연층(162), 층간 절연층(163), 패시베이션층(164), 보호층(165) 및 비아층(166)을 포함할 수 있다.
하부 금속층(120)은 제1 기판(11) 상에 배치될 수 있다. 하부 금속층(120)은 외광으로부터 반도체층(150)을 보호하는 역할을 하는 차광층일 수 있다. 하부 금속층(120)은 패턴화된 형상을 갖는다. 하부 금속층(120)은 트랜지스터 영역(TRR)에 배치될 수 있다. 하부 금속층(120)은 하부에서 적어도 상부의 반도체층(150)의 채널 영역을 커버하도록 배치될 수 있고, 나아가 반도체층(150) 전체를 커버하도록 배치될 수 있다. 하부 금속층(120)은 제1 컨택홀(CNT1)을 통해 구동 트랜지스터의 소스 전극(SEL)과 전기적으로 연결되어 구동 트랜지스터의 전압이 변하는 것을 억제하는 역할을 할 수 있다. 하부 금속층(120)은 티타늄층과 구리층이 적층된 Ti/Cu 이중막으로 이루어질 수 있지만, 이에 제한되지 않는다.
버퍼층(161)은 하부 금속층(120) 상에 배치될 수 있다. 버퍼층(161)은 하부 금속층(120)이 형성된 제1 기판(11)의 전면을 덮도록 배치될 수 있다. 버퍼층(161)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 일 실시예에서, 버퍼층(161)은 SiNx/SiOx의 이중막을 포함할 수 있다.
반도체층(150)은 버퍼층(161) 상에 배치될 수 있다. 반도체층(150)은 트랜지스터 영역(TRR)에 배치되며, 트랜지스터의 채널 영역을 형성할 수 있다. 반도체층(150)은 산화물 반도체를 포함하여 이루어질 수 있다. 상기 산화물 반도체는 예를 들어 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 반도체층(150)은 IGZO(Indium tin zinc oxide)를 포함하여 이루어질 수 있다.
게이트 절연층(162)은 반도체층(150) 상에 배치될 수 있다. 게이트 절연층(162)은 후술하는 게이트 도전층(130)과 동일한 패턴으로 형성될 수 있다. 게이트 절연층(162)의 측벽은 게이트 도전층(130)의 측벽에 대체로 정렬될 수 있지만, 이에 제한되는 것은 아니다. 게이트 절연층(162)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들어, 게이트 절연층(162)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 일 실시예에서, 게이트 절연층(162)은 SiOx막을 포함하여 이루어질 수 있다.
게이트 도전층(130)은 게이트 절연층(162) 상에 배치된다. 트랜지스터 영역(TRR)의 게이트 전극(GEL)은 게이트 도전층(130)으로 이루어질 수 있다. 도면에서는 게이트 도전층(130)이 하나의 단층 구조로 이루어진 것이 예시되어 있으나, 이에 제한되지 않는다. 게이트 도전층(130)은 후술하는 데이터 도전층(140)과 유사하게 하나 이상의 층으로 이루어질 수도 있다. 게이트 도전층(130)은 티타늄(Ti), 탄탈륨(Ta), 칼슘(Ca), 크롬(Cr), 마그네슘(Mg), 니켈(Ni), 구리(Cu), 몰리브데넘(Mo), 알루미늄(Al), 은(Ag), IZO, ITO, IZTO 등을 포함할 수 있다.
층간 절연층(163)은 게이트 도전층(130) 상에 배치될 수 있다. 층간 절연층(163)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다. 일 실시예에서, 층간 절연층(163)은 SiOxNy을 포함하여 이루어질 수 있다.
데이터 도전층(140)은 층간 절연층(163) 상에 배치될 수 있다. 트랜지스터 영역(TRR)의 소스 전극(SEL)과 드레인 전극(DEL)은 데이터 도전층(140)으로 이루어질 수 있다. 소스 전극(SEL)과 드레인 전극(DEL)은 각각 층간 절연층(163)을 관통하는 제2 컨택홀(CNT2)을 통해 반도체층(150)과 연결될 수 있다. 소스 전극(SEL)은 또한 층간 절연층(163), 및 버퍼층(161)을 관통하는 제1 컨택홀(CNT1)을 통해 하부 금속층(120)과 연결될 수 있다.
데이터 도전층(140)은 적층 구조상 데이터 도전 금속층(141)과 데이터 도전 금속층(141) 상에 배치된 데이터 캡핑층(142)을 포함할 수 있다. 데이터 도전 금속층(141)은 단일막으로 이루어질 수도 있지만, 다중막으로 이루어질 수도 있다. 예를 들어, 데이터 도전 금속층(141)은 데이터 메인 금속층(141a) 이외에 데이터 메인 금속층(141a) 하부에 배치된 데이터 기저층(141b)을 더 포함할 수 있다. 데이터 기저층(141b), 데이터 메인 금속층(141a) 및 데이터 캡핑층(142)은 모두 도전성 물질로 이루어질 수 있다. 두께 방향으로 중첩하는 데이터 도전층(140)의 상기 각 구성층 사이에는 절연층이 개재되지 않을 수 있다. 데이터 기저층(141b), 데이터 메인 금속층(141a) 및 데이터 캡핑층(142)은 하나의 마스크 공정에 의해 패터닝될 수 있다. 일 실시예에서, 상기 각 구성층의 측벽은 서로 정렬될 수 있다. 몇몇 실시예에서, 데이터 도전층(140)을 구성하는 층 중 상부에 위치하는 층은 하부에 위치하는 층 대비 그 측벽이 외측으로 돌출하지 않을 수 있다. 즉, 데이터 도전층(140)은 상부층이 돌출된 팁 구조를 포함하지 않을 수 있다. 이와 같은 실시예에서, 데이터 도전층(140)의 하부에 위치하는 층의 측벽은 상부에 위치하는 층의 측벽에 대해 정렬되거나 외측으로 돌출되는 관계를 가질 수 있다.
일 실시예에 따른 표시 장치(1)는 발광 소자(ED)의 공통 전극(CME)이 비발광 영역(NEM)에서 접촉하는 데이터 도전층(140)의 데이터 캡핑층(142)이 데이터 메인 금속층(141a)의 측벽으로부터 돌출된 팁을 포함할 수 있다. 표시 장치(1)는 표시 영역(DA) 전면에 배치되는 공통 전극(CME)이 표시 영역(DA)의 비발광 영역(NEM)에서 데이터 도전층(140)과 접촉할 수 있고, 데이터 도전층(140)의 팁 하부에서 공통 전극(CME)이 데이터 메인 금속층(141a)과 접촉할 수 있다. 보다 자세한 설명은 후술하기로 한다.
데이터 기저층(141b)은 데이터 메인 금속층(141a)의 부착력과 같은 성막성을 돕거나, 하부의 층간 절연층(163)으로부터 반응성 물질이 데이터 메인 금속층(141a)으로 진입하는 것을 방지하는 역할을 할 수 있다. 데이터 기저층(141b)은 티타늄(Ti), 탄탈륨(Ta), 칼슘(Ca), 크롬(Cr), 마그네슘(Mg), 니켈(Ni) 등의 금속 물질, 또는 이들의 합금이나, 인듐(In), 아연(Zn), 주석(Sn), 갈륨(Ga), 및 알루미늄(Al) 중 어느 하나를 포함하는 투명 전극을 포함할 수 있다. 예를 들어, 데이터 기저층(141b)은 티타늄(Ti)을 포함할 수 있다. 다만, 이에 제한되지 않는다.
데이터 메인 금속층(141a)은 신호를 전달하는 주된 역할을 하며, 저저항 물질로 이루어질 수 있다. 데이터 메인 금속층(141a)은 데이터 기저층(141b) 및 데이터 캡핑층(142)보다 더 큰 두께를 갖고, 더 낮은 저항의 물질로 이루어질 수 있다. 데이터 메인 금속층(141a)은, 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브데넘(Mo) 등의 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다. 일 실시예에서, 데이터 메인 금속층(141a)은 구리(Cu)를 포함할 수 있다.
데이터 캡핑층(142)은 데이터 메인 금속층(141a)을 상부에서 덮어 보호한다. 데이터 캡핑층(142)은 데이터 도전층(140)의 상부에 배치되는 층이나 제조 공정(예컨대, 제3 컨택홀(CNT3) 형성 공정) 중에 사용되는 에천트나 기타 화학 물질로부터 데이터 메인 금속층(141a)을 보호하는 역할을 할 수 있다. 또, 공정 과정에서 상부의 비아층(166)이 데이터 메인 금속층(141a)과 직접 접촉하는 것을 방지하여, 데이터 메인 금속층(141a)이 비아층(166)의 물질에 의해 부식하는 것을 방지할 수 있다. 또한, 데이터 캡핑층(142)은 데이터 메인 금속층(141a)을 이루는 물질(예컨대, 구리)이 인접한 상부막 측으로 확산하는 것을 방지할 수 있다. 데이터 캡핑층(142)은 데이터 메인 금속층(141a)과 직접 접촉할 수 있다.
데이터 캡핑층(142)은 ITO, IZO, IZTO, IGTO, GZO, 및 GZTO 등의 투명 전극을 포함하여 이루어질 수 있다. 또는, 데이터 캡핑층(142)은 상기 투명 전극과 티타늄(Ti), 몰리브데넘(Mo)의 합금을 함께 포함할 수 있다. 예를 들어, 데이터 캡핑층(142)은 Ti/Mo/ITO 등과 같은 다중막으로 이루어질 수도 있다. 일 실시예에서, 데이터 도전층(140)은 Ti/Cu/ITO의 삼중막을 포함하거나, Ti/Cu/Ti/Mo/ITO의 적층 구조를 가질 수 있다.
패시베이션층(164)은 데이터 도전층(140) 상에 배치될 수 있다. 패시베이션층(164)은 데이터 도전층(140)을 덮어 보호하는 역할을 한다. 패시베이션층(164)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다.
보호층(165)은 패시베이션층(164) 상에 배치될 수 있다. 보호층(165)은 패시베이션층(164)과 함께 데이터 도전층(140)을 보호하는 역할을 할 수 있다.
일 실시예에서, 보호층(165)은 후술하는 배선 연결 구조물의 형성 공정에서 데이터 도전층(140)이 상부의 비아층(166)과의 접촉에 의해 산화물이 형성되는 것을 방지할 수 있다. 공통 전극(CME)과 데이터 도전층(140)이 접촉하는 배선 연결 구조물이 형성될 때, 보호층(165)이 데이터 도전층(140)을 덮도록 배치되어 비아층(166)의 유기물이 데이터 도전층(140)과 직접 접촉하는 것을 방지할 수 있다. 보호층(165)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 도면에서는 보호층(165)이 단일막으로 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 보호층(165)은 상기 재료들을 포함한 이중막, 또는 다중막으로 형성될 수도 있다.
비아층(166)은 보호층(165) 상에 배치될 수 있다. 비아층(166)은 유기 절연 물질을 포함하여 상면을 평탄화할 수 있다. 비아층(166)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 비아층(166)은 감광성 물질을 더 포함할 수 있지만, 이에 제한되는 것은 아니다. 일 실시예에서, 비아층(166)은 폴리이미드를 포함하여 이루어질 수 있다.
화소 전극(PXE)은 비아층(166) 상에 배치될 수 있다. 화소 전극(PXE)을 구성하는 물질은 도 3을 참조하여 설명한 바와 같다. 일 실시예에서, 화소 전극(PXE)은 ITO/Ag/ITO의 삼중막을 포함하여 이루어질 수 있다.
화소 전극(PXE)은 표시 영역(DA)에 배치되며, 비표시 영역(NDA)에는 배치되지 않을 수 있다. 화소 전극(PXE)은 표시 영역(DA)의 트랜지스터 영역(TRR) 및 커패시터 영역(CPR)에 중첩할 수 있지만, 이에 제한되는 것은 아니다. 화소 전극(PXE)은 비아층(166), 보호층(165) 및 패시베이션층(164)을 관통하는 제3 컨택홀(CNT3)을 통해 구동 트랜지스터의 소스 전극(SEL)과 연결될 수 있다.
화소 정의막(PDL)은 화소 전극(PXE) 상에 배치될 수 있다. 화소 정의막(PDL)을 구성하는 물질은 도 3을 참조하여 설명한 바와 같다. 일 실시예에서, 화소 정의막(PDL)은 폴리이미드를 포함하여 이루어질 수 있다.
화소 정의막(PDL)은 표시 영역(DA)에 배치되며, 비표시 영역(NDA)에는 배치되지 않을 수 있다. 화소 정의막(PDL)은 화소 전극(PXE)의 테두리 부위에 중첩하도록 배치된다. 화소 정의막(PDL)은 제3 컨택홀(CNT3) 상에도 중첩 배치될 수 있다. 화소 정의막(PDL)은 제3 컨택홀(CNT3)의 내부 공간을 완전히 충진할 수 있다. 화소 정의막(PDL)은 화소 전극(PXE)이 형성되지 않은 비아층(166) 상에도 배치된다.
발광층(EML)과 공통 전극(CME)은 화소 전극(PXE) 및 화소 정의막(PDL) 상에 배치될 수 있다. 발광층(EML)과 공통 전극(CME)은 표시 영역(DA)의 전면에 배치되어 발광 영역(EMA)에서는 화소 전극(PXE)과 화소 정의막(PDL) 상에 배치되고 비발광 영역(NEM)에서는 후술하는 배선 연결 구조물 상에 배치될 수 있다.
공통 전극(CME)은 비표시 영역(NDA)에서 외부 전원 배선과 전기적으로 연결되어 저전위 신호가 인가될 수 있다. 다만, 대면적의 표시 영역(DA) 전면에서 공통 전극(CME)에 인가된 신호의 전압 강하를 방지하기 위해, 표시 영역(DA) 내에서도 공통 전극(CME)은 저전위 신호가 인가되는 전원 배선과 전기적으로 연결될 수 있다. 일 실시예에 따른 표시 장치(1)는 공통 전극(CME)이 표시 영역(DA)의 비발광 영역(NEM)에서 회로층(CCL)의 전원 배선과 연결될 수 있다. 비발광 영역(NEM)은 발광 소자(ED)가 배치되지 않은 영역으로, 전원 배선의 일부를 노출하는 개구홀을 통해 화소 정의막(PDL) 상에 배치된 공통 전극(CME)이 비아층(166) 하부에 배치된 전원 배선과 전기적으로 연결될 수 있다.
도 6은 일 실시예에 따른 표시 장치의 전원 배선의 일부분을 보여주는 평면도이다. 도 7은 도 6의 VII-VII'선을 따라 자른 단면도이다. 도 6은 표시 장치(1)의 표시 기판(10) 중 비발광 영역(NEM)에 배치된 공통 전극(CME)과 제1 전원 배선(VL1)의 중첩 관계를 보여주는 평면도이다.
도 6 및 도 7을 참조하면, 일 실시예에 따른 표시 장치(1)는 표시 영역(DA)에 배치된 공통 전극(CME)이 전기적으로 연결된 배선 연결 구조물을 포함할 수 있다. 데이터 도전층(140)은 표시 영역(DA)에 배치된 배선 연결 구조물을 포함할 수 있고, 공통 전극(CME)은 데이터 도전층(140)의 배선 연결 구조물과 연결될 수 있다. 일 실시예에 따르면, 표시 장치(1)는 데이터 도전층(140)의 제1 전원 배선(VL1)이 배선 연결 구조물을 포함하여 공통 전극(CME)과 전기적으로 연결될 수 있다. 공통 전극(CME)은 비표시 영역(NDA)에서 외부 전원 배선과 연결되고, 표시 영역(DA)에서 제1 전원 배선(VL1)과 연결되어 저전위 신호가 인가될 수 있다.
제1 전원 배선(VL1)은 표시 영역(DA)의 비발광 영역(NEM)에 배치될 수 있다. 제1 전원 배선(VL1)은 복수의 화소 전극(PXE)들이 배치되는 영역 주변에 배치될 수 있다. 제1 전원 배선(VL1)은 비표시 영역(NDA)까지 연장되도록 배치될 수 있고, 비표시 영역(NDA)에서 외부 전원 배선과 연결되어 저전위 전압이 인가될 수 있다. 도면에서는 제1 전원 배선(VL1)이 제1 방향(DR1)으로 연장된 부분을 도시하고 있으나, 제1 전원 배선(VL1)은 복수의 화소 전극(PXE)들이 배치된 영역을 둘러싸도록 배치될 수 있다.
일 실시예에 따르면 제1 전원 배선(VL1)은 이를 관통하는 배선 개구부(S_CNT)를 포함할 수 있다. 배선 개구부(S_CNT)는 제1 전원 배선(VL1)을 관통하도록 형성되고, 제1 전원 배선(VL1)은 배선 개구부(S_CNT)의 일 측벽에 배선 연결 구조물이 형성될 수 있다. 제1 전원 배선(VL1)은 그 상에 패시베이션층(164), 및 비아층(166)이 배치되고 패시베이션층(164)과 비아층(166)의 컨택홀(P_CNT, V_CNT)에 의해 배선 개구부(S_CNT)의 일 측벽이 노출될 수 있다. 상기 노출된 일 측벽에서 배선 연결 구조물이 형성될 수 있다. 이에 대한 설명은 후술하기로 한다.
패시베이션층(164)은 데이터 도전층(140) 상에 배치되며 제1 전원 배선(VL1)을 덮도록 배치될 수 있다. 패시베이션층(164)은 이를 관통하는 제1 개구부(P_CNT)를 포함할 수 있다. 제1 개구부(P_CNT)는 제1 방향(DR1)으로 측정된 길이가 배선 개구부(S_CNT)보다 크게 형성될 수 있다. 다만, 제1 개구부(P_CNT)는 제1 전원 배선(VL1)의 배선 개구부(S_CNT)와 부분적으로 중첩하도록 형성되어 배선 개구부(S_CNT)를 완전히 노출하지 않을 수 있다. 예를 들어, 제1 개구부개구부(P_CNT)는 배선 개구부(S_CNT)의 일 측벽과 중첩하도록 형성되어 상기 일 측벽을 노출하되, 그 반대편 타 측벽과는 비중첩하도록 형성될 수 있다. 제1 개구부(P_CNT)는 배선 개구부(S_CNT)와 완전하게 중첩하지는 않도록 형성될 수 있다. 제1 전원 배선(VL1)은 패시베이션층(164)에 의해 덮이되 배선 개구부(S_CNT) 주변의 일부분은 제1 개구부(P_CNT)에 의해 노출될 수 있다. 제1 전원 배선(VL1) 중 제1 개구부(P_CNT)에 의해 노출된 부분은 배선 연결 구조물이 형성될 수 있다.
보호층(165)은 패시베이션층(164) 상에 배치될 수 있다. 보호층(165)은 그 상에 배치된 비아층(166)의 제2 개구부(V_CNT)에 의해 관통될 수 있다. 보호층(165)은 비아층(166)의 제2 개구부(V_CNT)에 의해 노출된 부분이 식각되어 제거되면서 일부분이 비아층(166)의 내측으로 함몰될 수 있다.
비아층(166)은 보호층(165) 및 패시베이션층(164) 상에 배치될 수 있다. 비아층(166)은 이를 관통하는 제2 개구부(V_CNT)를 포함할 수 있다. 제2 개구부(V_CNT)는 제1 방향(DR1)으로 측정된 길이가 제1 개구부(P_CNT)보다 크게 형성될 수 있다. 다만, 제2 개구부(V_CNT)는 패시베이션층(164)의 제1 개구부(P_CNT)와 부분적으로 중첩하도록 형성되어 제1 개구부(P_CNT)를 완전히 노출하지 않을 수 있다. 예를 들어, 제2 개구부(V_CNT)는 제1 개구부(P_CNT)의 일 측벽과 중첩하도록 형성되어 상기 일 측벽을 노출하되, 그 반대편 타 측벽과는 비중첩하도록 형성될 수 있다. 제2 개구부(V_CNT)는 제1 개구부(P_CNT)와 완전하게 중첩하지는 않도록 형성될 수 있다. 패시베이션층(164)과 제1 전원 배선(VL1)은 비아층(166)에 의해 덮이되 제1 개구부(P_CNT) 주변의 일부분은 제2 개구부(V_CNT)에 의해 노출될 수 있다. 제1 전원 배선(VL1) 중 제2 개구부(V_CNT)에 의해 노출된 부분은 배선 연결 구조물이 형성될 수 있다.
제1 전원 배선(VL1)은 배선 개구부(S_CNT)의 내측 측벽들 중, 복수의 개구부(P_CNT, V_CNT)와 각각 중첩하는 제1 측벽(S1), 제1 개구부(P_CNT)와 중첩하되 제2 개구부(V_CNT)와 비중첩하는 제2 측벽(S2), 및 개구부(P_CNT, V_CNT)와 각각 비중첩하는 제3 측벽(S3)을 포함할 수 있다. 제1 측벽(S1)은 제1 배선부(VL1a)의 측벽으로서 개구부(P_CNT, V_CNT)에 의해 노출된 측벽일 수 있다. 제2 측벽(S2)과 제3 측벽(S3)은 각각 제2 배선부(VL1b)의 측벽으로서, 패시베이션층(164), 또는 보호층(165)이나 비아층(166)에 의해 덮인 측벽일 수 있다.
일 실시예에 따르면, 제1 전원 배선(VL1)은 개구부(P_CNT, V_CNT)에 의해 노출된 일 부분인 제1 배선부(VL1a), 및 패시베이션층(164), 보호층(165) 및 비아층(166)에 의해 덮인 제2 배선부(VL1b)를 포함할 수 있다. 제1 배선부(VL1a)와 제2 배선부(VL1b)는 각각 제1 전원 배선(VL1)의 일부분일 수 있다. 실질적으로 제1 전원 배선(VL1)은 개구부(P_CNT, V_CNT)에 의해 노출된 제1 배선부(VL1a)와 그 이외 부분인 제2 배선부(VL1b)를 포함할 수 있다.
연결 전극(PBR)은 비아층(166) 상에 배치될 수 있다. 연결 전극(PBR)은 화소 전극(PXE)과 동일한 층에 배치되어 동일한 재료를 포함할 수 있다. 연결 전극(PBR)은 개구부(P_CNT, V_CNT) 및 배선 개구부(S_CNT)와 중첩하도록 배치될 수 있다. 연결 전극(PBR)은 일부분은 비아층(166) 상에 배치되고, 다른 일부분은 개구부(P_CNT, V_CNT) 및 배선 개구부(S_CNT) 내에 배치되어 제1 전원 배선(VL1), 패시베이션층(164), 및 비아층(166)의 측변 상에 배치될 수 있다. 연결 전극(PBR)은 후술하는 데이터 도전층(140) 또는 제1 전원 배선(VL1)의 배선 연결 구조물과 접촉할 수 있다. 연결 전극(PBR)은 후술하는 보호층(165)과 유사하게 데이터 도전층(140)의 데이터 메인 금속층(141a)의 산화를 방지할 수 있다.
연결 전극(PBR) 상에는 화소 정의막(PDL), 발광층(EML) 및 공통 전극(CME)이 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(PXE)에 더하여 제2 개구부(V_CNT)를 노출하도록 형성될 수 있다. 또는 화소 정의막(PDL)은 제2 개구부(V_CNT)를 노출하는 개구홀개구홀을 포함할 수 있다. 발광층(EML)과 공통 전극(CME)은 표시 영역(DA) 전면에 배치되므로, 화소 정의막(PDL)이 배치되지 않아 노출된 연결 전극(PBR) 상에 배치될 수 있다.
도 8은 도 7의 A 부분의 확대도이다.
도 6 및 도 7에 더하여 도 8을 참조하면, 일 실시예에 따른 표시 장치(1)는 데이터 도전층(140) 또는 제1 전원 배선(VL1)에 형성된 배선 연결 구조물로서, 데이터 메인 금속층(141a)이 데이터 캡핑층(142)보다 내측으로 함몰된 구조를 포함할 수 있다. 배선 연결 구조물은 데이터 캡핑층(142)이 데이터 메인 금속층(141a)의 측변으로부터 돌출된 팁(Tip)을 포함할 수 있다. 데이터 캡핑층(142)의 팁(Tip)에 의해 개구부(P_CNT, V_CNT) 내에 배치된 연결 전극(PBR), 발광층(EML), 및 공통 전극(CME)은 부분적으로 연결이 끊어질 수 있다. 연결 전극(PBR), 발광층(EML), 및 공통 전극(CME)은 각각 일부분이 데이터 캡핑층(142)의 팁(Tip) 상에 배치되고, 이와 연결이 끊어진 부분은 팁(Tip) 하부에 배치될 수 있다. 연결 전극(PBR), 발광층(EML), 및 공통 전극(CME)은 각각 팁(Tip) 하부에서 노출된 데이터 메인 금속층(141a)의 측면과 접촉할 수 있다. 공통 전극(CME)은 제1 전원 배선(VL1)의 제1 배선부(VL1a) 중 데이터 메인 금속층(141a)과 접촉하여 이와 전기적으로 연결될 수 있다. 공통 전극(CME)은 제1 전원 배선(VL1)을 통해 저전위 전압이 인가될 수 있고, 표시 영역(DA) 내에서 저전위 전압을 인가받아 전압 강하가 방지될 수 있다.
데이터 캡핑층(142)의 팁(Tip)을 포함한 배선 연결 구조물은 제1 전원 배선(VL1)의 제1 배선부(VL1a)에만 형성될 수 있다. 제1 전원 배선(VL1)은 배선 개구부(S_CNT) 중 개구부(P_CNT, V_CNT)에 의해 노출된 제1 측벽(S1)에만 배선 연결 구조물이 형성되고, 제2 측벽(S2) 및 제3 측벽(S3)에는 형성되지 않을 수 있다. 즉, 제1 전원 배선(VL1)은 배선 개구부(S_CNT) 중 제1 측벽(S1)을 포함하는 제1 배선부(VL1a)에만 팁(Tip)이 형성되고 제2 측벽(S2) 및 제3 측벽(S3)을 포함하는 제2 배선부(VL1b)는 패시베이션층(164)이나 비아층(166)에 의해 덮여 매끄러운 측변을 가질 수 있다. 제1 배선부(VL1a)는 데이터 메인 금속층(141a)의 측면이 노출되되, 제2 배선부(VL1b)는 그렇지 않을 수 있다. 공통 전극(CME)은 제1 전원 배선(VL1)의 제1 측벽(S1)에 형성된 팁(Tip)에 의해 부분적으로 연결이 끊어지면서 데이터 메인 금속층(141a)과 접촉할 수 있다. 배선 개구부(S_CNT)의 각 측벽마다 팁(Tip)이 형성될 경우, 공통 전극(CME) 중 데이터 메인 금속층(141a)과 접촉하는 부분은 배선 개구부(S_CNT) 내에서 독립적으로 배치될 수 있고, 발광 소자(ED)의 공통 전극(CME)과 전기적으로 연결되지 않을 수 있다. 그에 따라, 배선 개구부(S_CNT)의 제1 측벽(S1)에만 팁(Tip)이 형성될 수 있도록 개구부(P_CNT, V_CNT)의 위치 및 크기가 설계될 수 있다.
일 실시예에 따르면, 표시 장치(1)는 데이터 도전층(140) 상에 배치되는 보호층(165)을 포함하여, 배선 연결 구조물의 형성 공정에서 데이터 도전층(140)의 데이터 메인 금속층(141a)이 비아층(166) 또는 화소 정의막(PDL)과 접촉하는 것을 방지할 수 있다. 제1 전원 배선(VL1)은 배선 개구부(S_CNT)의 제1 측벽(S1)이 패시베이션층(164)과 비아층(166)의 개구부(P_CNT, V_CNT)를 통해 노출되고, 식각 공정을 통해 데이터 메인 금속층(141a)이 데이터 캡핑층(142)보다 더 식각되어 배선 연결 구조물이 형성될 수 있다. 본 공정에서 측면이 노출된 데이터 메인 금속층(141a)이 비아층(166) 또는 화소 정의막(PDL)과 접촉할 경우 노출된 측면 상에 산화물이 형성될 수 있다. 예를 들어, 데이터 메인 금속층(141a)이 구리(Cu)를 포함한 실시예에서, 구리(Cu)는 유기 절연 물질과 접촉 시 수분에 의해 구리 산화물(CuOx)을 형성할 수 있고, 이는 공통 전극(CME)과 데이터 메인 금속층(141a) 간의 전기적 연결을 저해할 수 있다.
이를 방지하기 위해, 표시 장치(1)는 배선 연결 구조물의 형성 공정에서 데이터 도전층(140) 또는 제1 전원 배선(VL1)의 노출된 측면을 덮고 데이터 메인 금속층(141a)의 측면 상에 산소가 형성되는 것을 방지하는 보호층(165)을 포함할 수 있다. 제2 개구부(V_CNT)를 포함하는 비아층(166)이 형성될 때, 보호층(165)은 배선 개구부(S_CNT)에 의해 노출된 제1 전원 배선(VL1)의 내측 측면을 덮을 수 있다. 이후, 보호층(165)을 제거하는 공정에서 보호층(165)은 일부분이 비아층(166)의 내측으로 함몰되고, 데이터 메인 금속층(141a)도 데이터 캡핑층(142)의 내측으로 함몰되며 배선 연결 구조물이 형성될 수 있다.
일 실시예에서, 표시 장치(1)는 비아층(166) 이후에 형성되는 화소 정의막(PDL)에 의한 데이터 메인 금속층(141a)의 산화를 방지하기 위해 연결 전극(PBR)을 포함할 수 있다. 보호층(165)을 식각하여 데이터 메인 금속층(141a)의 측면을 노출시킨 뒤, 화소 정의막(PDL)을 형성하기 전에 연결 전극(PBR)이 배치될 수 있다. 연결 전극(PBR)은 데이터 메인 금속층(141a)의 측면과 접촉하며 적어도 일부분을 덮을 수 있고, 화소 정의막(PDL)의 형성 시 데이터 메인 금속층(141a)의 산화를 방지할 수 있다. 도면에서는 연결 전극(PBR)이 데이터 메인 금속층(141a)의 측면 일부만을 덮는 것이 예시되어 있으나, 이에 제한되지 않는다. 연결 전극(PBR)의 형성 공정 조건에 따라 데이터 메인 금속층(141a)의 측면은 연결 전극(PBR)에 의해 완전히 덮일 수도 있다.
일 실시예에 따른 표시 장치(1)는 표시 영역(DA) 내에서 공통 전극(CME)이 저전위 전압을 인가받을 수 있도록 배선 연결 구조물을 포함하여 저전위 전압의 전압 강하를 방지할 수 있다. 표시 장치(1)는 데이터 도전층(140) 상에 배치된 보호층(165)을 포함하여 공통 전극(CME)과 연결되는 배선 연결 구조물의 형성 공정에서 데이터 도전층(140)의 손상을 방지할 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(1)의 제조 공정에 대하여 설명하기로 한다.
도 9 내지 도 18은 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 보여주는 도면들이다. 도 9 내지 도 18에서는 표시 장치(1)의 배선 연결 구조물의 형성 공정을 순서대로 도시하고 있다. 도 9, 도 11, 도 13, 및 도 16에서는 배선 연결 구조물의 형성 공정의 평면 구조를, 도 10, 도 12, 도 14, 도 15, 도 17 및 도 18에서는 단면 구조를 도시하고 있다.
도 9 및 도 10을 참조하면, 층간 절연층(163) 상에 배선 개구부(S_CNT)를 포함하는 제1 전원 배선(VL1)을 형성한다. 제1 전원 배선(VL1)은 표시 영역(DA) 중 화소 전극(PXE)이 배치되지 않은 비발광 영역(NEM)에 배치될 수 있다. 배선 개구부(S_CNT)는 제1 전원 배선(VL1)을 관통하도록 형성될 수 있다.
제1 전원 배선(VL1)은 데이터 도전층(140)에 포함되어 데이터 도전 금속층(141)과 데이터 도전 금속층(141) 상에 배치된 데이터 캡핑층(142)을 포함할 수 있다. 데이터 도전층(140)의 구조에 대한 설명은 상술한 바와 동일하다. 제1 전원 배선(VL1)의 데이터 메인 금속층(141a)은 배선 개구부(S_CNT)를 통해 측벽이 노출될 수 있다.
도 11 및 도 12를 참조하면, 제1 전원 배선(VL1) 상에 제1 개구부(P_CNT)를 포함하는 패시베이션층(164)을 형성하고, 패시베이션층(164) 상에 보호층(165)을 형성한다. 제1 개구부(P_CNT)는 배선 개구부(S_CNT)와 부분적으로 중첩할 수 있다. 제1 전원 배선(VL1)은 제1 개구부(P_CNT)와 중첩한 부분은 패시베이션층(164)에 의해 덮이지 않으나, 제1 개구부(P_CNT)와 비중첩한 부분은 패시베이션층(164)에 의해 덮일 수 있다. 제1 전원 배선(VL1) 중 일부분은 데이터 메인 금속층(141a)의 측면이 패시베이션층(164)에 의해 덮이지 않으나, 다른 일부분은 데이터 메인 금속층(141a)의 측면이 패시베이션층(164)에 의해 덮일 수 있다.
보호층(165)은 패시베이션층(164), 제1 전원 배선(VL1) 및 층간 절연층(163) 상에 배치될 수 있다. 보호층(165)은 컨택홀 형성 없이 하부의 층들을 모두 덮도록 형성될 수 있다. 제1 전원 배선(VL1) 중 제1 개구부(P_CNT)와 중첩하는 부분은 보호층(165)에 의해 덮일 수 있다. 예를 들어, 제1 전원 배선(VL1) 중 제1 개구부(P_CNT)와 중첩하는 부분의 내측 측벽은 보호층(165)에 의해 보호될 수 있다.
도 13 내지 도 15를 참조하면, 보호층(165) 상에 제2 개구부(V_CNT)를 포함하는 비아층(VIA)을 형성한 뒤, 보호층(165)을 식각하여 제1 전원 배선(VL1)에 배선 연결 구조물을 형성한다.
제2 개구부(V_CNT)는 제1 개구부(P_CNT) 및 배선 개구부(S_CNT)와 부분적으로 중첩할 수 있다. 제1 전원 배선(VL1)은 제1 개구부(P_CNT) 및 제2 개구부(V_CNT)와 동시에 중첩한 부분은 패시베이션층(164)과 비아층(166)에 의해 덮이지 않으나, 제1 개구부(P_CNT)와 중첩하되 제2 개구부(V_CNT)와 비중첩한 부분은 비아층(166)에 의해 덮일 수 있다. 제1 전원 배선(VL1) 중 일부분은 데이터 메인 금속층(141a)의 측면이 패시베이션층(164) 및 비아층(166)에 의해 덮이지 않으나, 다른 일부분은 데이터 메인 금속층(141a)의 측면이 패시베이션층(164) 또는 비아층(166) 중 적어도 어느 하나에 의해 덮일 수 있다.
비아층(166)은 유기 절연 물질을 포함하므로, 형성 공정에서 데이터 도전층(140)이 수분에 노출될 수 있다. 특히, 제1 전원 배선(VL1)은 배선 개구부(S_CNT)에 의해 데이터 도전층(140) 중 데이터 메인 금속층(141a)의 측면이 노출될 수 있다. 다만, 표시 장치(1)는 제조 공정 중 데이터 메인 금속층(141a)이 유기 물질 또는 수분에 노출되는 것을 방지하는 보호층(165)을 포함하므로, 비아층(166) 형성 공정에서 데이터 메인 금속층(141a)이 산화되는 것을 방지할 수 있다.
비아층(166)을 형성하면 비아층(166)을 마스크로 하여 보호층(165)을 식각하고 제1 전원 배선(VL1)에 배선 연결 구조물을 형성한다. 일 실시예에 따르면, 표시 장치(1)의 제조 공정 중 보호층(165)을 식각하는 공정은 비아층(166)을 마스크로 한 등방성 식각 공정일 수 있다. 본 공정에서 보호층(165)은 일부분이 비아층(166)의 하부로 함몰될 수 있다. 또한, 데이터 도전층(140)의 데이터 메인 금속층(141a)도 데이터 캡핑층(142)보다 내측으로 함몰될 수 있고, 데이터 도전층(140)에는 데이터 캡핑층(142)에 의한 팁(Tip)이 형성될 수 있다. 데이터 기저층(141b)은 데이터 메인 금속층(141a)보다 식각 속도가 느릴 수 있고, 데이터 메인 금속층(141a)의 측면보다 돌출된 구조를 가질 수 있다. 일 실시예에서, 보호층(165)은 데이터 메인 금속층(141a)을 보호하면서 등방성 식각 공정에서 빠르게 제거될 수 있는 재료를 포함할 수 있다. 예를 들어, 보호층(165)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은 재료를 포함할 수 있다.
상기 식각 공정에서 제1 전원 배선(VL1) 중 개구부(P_CNT, V_CNT)와 중첩한 부분에는 배선 연결 구조물이 형성되고, 개구부(P_CNT, V_CNT) 중 적어도 어느 하나와 중첩하지 않은 부분에는 배선 연결 구조물이 형성되지 않을 수 있다. 예를 들어, 제1 전원 배선(VL1) 중 일부분은 데이터 메인 금속층(141a)이 함몰된 구조를 갖는 제1 배선부(VL1a)가 되고, 다른 일부분은 측면이 매끄러면 제2 배선부(VL1b)가 될 수 있다. 제1 배선부(VL1a)의 측면은 배선 연결 구조물이 형성된 제1 측벽(S1)이 되고, 제2 배선부(VL1b)의 측면은 배선 연결 구조물이 형성되지 않고 패시베이션층(164) 또는 비아층(166)에 의해 덮인 제2 측벽(S2) 또는 제3 측벽(S3)이 될 수 있다.
도 16 내지 도 18을 참조하면, 비아층(166) 상에 연결 전극(PBR)을 형성하고, 이어 화소 정의막(PDL), 발광층(EML), 및 공통 전극(CME)을 형성한다.
연결 전극(PBR)은 화소 전극(PXE)과 동일한 층에 배치되어 동일한 재료를 포함할 수 있다. 연결 전극(PBR)은 개구부(P_CNT, V_CNT) 및 배선 개구부(S_CNT)를 모두 덮을 수 있도록 배치되고, 비아층(166)의 측벽, 패시베이션층(164)의 측벽, 및 제1 전원 배선(VL1)의 제1 배선부(VL1a) 측벽을 덮도록 형성될 수 있다. 연결 전극(PBR) 중 일부분은 제1 배선부(VL1a)의 데이터 메인 금속층(141a)의 측면 상에 배치될 수 있다. 몇몇 실시예에서 연결 전극(PBR)은 데이터 메인 금속층(141a)의 측면 중 일부만을 덮고, 데이터 캡핑층(142)의 팁(Tip)에서 연결이 끊어질 수 있다. 다만, 이에 제한되지 않는다. 연결 전극(PBR)은 데이터 메인 금속층(141a)의 측면을 완전히 덮고, 데이터 캡핑층(142)의 팁(Tip)에서 연결이 끊어질 수 있다. 연결 전극(PBR)이 데이터 메인 금속층(141a)의 측면 적어도 일부를 덮음으로써, 그 상에 배치되는 화소 정의막(PDL) 형성 공정에서 데이터 메인 금속층(141a)이 산화되는 것을 방지할 수 있다.
화소 정의막(PDL) 상에 배치되는 발광층(EML) 및 공통 전극(CME)은 표시 영역(DA) 전면에 걸쳐 배치되며, 연결 전극(PBR)을 덮도록 배치될 수 있다. 발광층(EML)과 공통 전극(CME)도 각각 일부분이 제1 배선부(VL1a)의 데이터 메인 금속층(141a)의 측면 상에 배치되고 데이터 캡핑층(142)의 팁(Tip)에서 연결이 끊어질 수 있다.
연결 전극(PBR)이 데이터 메인 금속층(141a)의 측면을 부분적으로 덮는 실시예에서, 발광층(EML) 및 공통 전극(CME)은 적어도 일부분이 데이터 메인 금속층(141a)의 측면과 직접 접촉할 수 있다. 다만, 이에 제한되지 않는다. 연결 전극(PBR)이 데이터 메인 금속층(141a)의 측면을 완전히 덮는 실시예에서, 발광층(EML) 및 공통 전극(CME)은 데이터 메인 금속층(141a)의 측면과 직접 접촉하지 않을 수 있고, 공통 전극(CME)은 연결 전극(PBR)을 통해 데이터 메인 금속층(141a)과 전기적으로 연결될 수 있다.
공통 전극(CME)이 팁(Tip)에서 연결이 끊어짐에 따라, 일부분은 팁(Tip) 상에 남고 다른 일부분은 팁(Tip) 하부에서 데이터 메인 금속층(141a)과 전기적으로 연결될 수 있다. 상술한 바와 같이, 제1 전원 배선(VL1)의 측벽들 중 일부만이 배선 연결 구조물을 포함하고 다른 일부분은 패시베이션층(164) 또는 비아층(166)에 의해 덮일 수 있다. 그에 따라, 공통 전극(CME)은 배선 개구부(S_CNT) 내에 배치되는 잔여 부분들이 화소 정의막(PDL) 상에 배치된 부분과 완전히 분리되지 않고 저전위 전압을 인가받을 수 있다. 또한, 배선 개구부(S_CNT)의 내측 측벽들 중 일부분은 패시베이션층(164) 또는 비아층(166)에 의해 덮임에 따라, 화소 정의막(PDL)으로부터 층간 절연층(163)까지 높이 차이에 따른 기울기를 줄여줄 수 있다. 그에 따라, 공통 전극(CME)이 화소 정의막(PDL)으로부터 데이터 도전층(140)의 데이터 메인 금속층(141a)에 접촉하는 과정에 재료가 끊어지는 것을 방지할 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(1)의 다른 실시예들에 대하여 설명하기로 한다.
도 19는 다른 실시예에 따른 표시 장치의 전원 배선의 일부분을 보여주는 평면도이다. 도 20은 도 19의 XX-XX'선을 따라 자른 단면도이다.
도 19 및 도 20을 참조하면, 일 실시예에 따른 표시 장치(1_1)는 동일한 개구부(V_CNT)가 패시베이션층(164_1)과 비아층(166_1)을 관통할 수 있다. 개구부(V_CNT)는 비아층(166_1)의 형성 공정에서 패시베이션층(164_1)을 관통할 수 있고, 패시베이션층(164_1)과 비아층(166_1)의 내측 측벽은 서로 나란하게 형성될 수 있다. 본 실시예는 개구부를 형성하는 공정이 단축되어 제조 공정 수가 줄어든 점에서 도 6의 실시예와 차이가 있다.
도 21 내지 도 23은 도 19의 표시 장치의 제조 공정을 순서대로 보여주는 도면들이다.
도 21 및 도 22를 참조하면, 표시 장치(1_1)의 제조 공정은 배선 개구부(S_CNT)를 포함하는 제1 전원 배선(VL1) 상에 패시베이션층(164_1), 보호층(165), 및 비아층(166_1)을 순차적으로 형성한 뒤, 이들을 관통하는 개구부(V_CNT)를 형성하는 공정을 포함할 수 있다. 표시 장치(1_1)는 제1 전원 배선(VL1)의 배선 개구부(S_CNT) 측벽이 패시베이션층(164_1)에 의해 보호될 수 있다. 개구부(V_CNT)를 형성하는 공정은 등방성 식각 공정으로 수행될 수 있고, 보호층(165)은 일부분이 비아층(166_1)의 내측으로 함몰될 수 있다. 또한, 동일한 식각 공정에서 제1 전원 배선(VL1)의 측벽들 중 개구부(V_CNT)와 중첩하는 부분에서 데이터 메인 금속층(141a)이 함몰되어 배선 연결 구조물이 형성될 수 있다.
이어, 도 23을 참조하면, 개구부(V_CNT) 상에 연결 전극(PBR), 발광층(EML), 및 공통 전극(CME)을 형성하여 공통 전극(CME)과 데이터 도전층(140)의 제1 전원 배선(VL1)을 전기적으로 연결한다. 본 실시예에 따른 표시 장치(1_1)는 컨택홀 형성 공정이 단축될 수 있다.
도 24는 다른 실시예에 따른 표시 장치의 전원 배선의 일부분을 보여주는 단면도이다.
도 24를 참조하면, 일 실시예에 따른 표시 장치(1_2)는 보호층(165)을 식각하는 공정이 화소 정의막(PDL_2)을 형성한 이후에 수행될 수 있다. 화소 정의막(PDL_2)은 일부분이 제2 개구부(V_CNT) 내에 배치되고, 비아층(166)의 내측 측벽은 화소 정의막(PDL_2)에 의해 덮일 수 있다. 화소 정의막(PDL_2)은 보호층(165)을 식각하는 공정에서 마스크의 역할을 할 수 있고, 일부분이 보호층(165) 상에 직접 배치될 수 있다. 화소 정의막(PDL_2)의 형성 이후에 제1 전원 배선(VL1)에 배선 연결 구조물이 형성되므로, 연결 전극(PBR)이 생략될 수 있다. 제1 전원 배선(VL1)에서 측벽이 노출된 데이터 메인 금속층(141a)은 발광층(EML) 및 공통 전극(CME)과 직접 접촉할 수 있다.
도 25 내지 도 27은 도 24의 표시 장치의 제조 공정 중 일부분을 순서대로 보여주는 단면도들이다.
도 25 및 도 26을 참조하면, 표시 장치(1_2)의 제조 공정 중, 개구부(P_CNT, V_CNT)를 포함하는 패시베이션층(164)과 비아층(166)을 형성한 뒤, 보호층(165)을 식각하지 않고 화소 정의막(PDL_2)을 형성한다. 화소 정의막(PDL_2)을 일부분이 제2 개구부(V_CNT) 내에 배치되되, 제1 개구부(P_CNT), 및 보호층(165) 일부는 노출하도록 배치될 수 있다. 화소 정의막(PDL_2)이 형성될 때 제1 전원 배선(VL1)은 측벽이 보호층(165)에 의해 보호되므로, 데이터 메인 금속층(141a)은 산화가 방지될 수 있다.
이어, 도 27을 참조하면, 화소 정의막(PDL_2)을 마스크로 하여 보호층(165)을 식각하고, 제1 전원 배선(VL1)에 배선 연결 구조물을 형성한다. 배선 연결 구조물이 형성되면 발광층(EML)과 공통 전극(CME)을 형성하여 공통 전극(CME)을 제1 전원 배선(VL1)과 전기적으로 연결할 수 있다.
본 공정은 화소 정의막(PDL_2)을 형성한 이후에 배선 연결 구조물을 형성하므로, 연결 전극(PBR)이 생략될 수 있다. 또한, 화소 정의막(PDL_2)이 부분적으로 개구부(P_CNT, V_CNT) 내에 배치되므로, 화소 정의막(PDL_2)으로부터 층간 절연층(163)까지의 높이 차이에 따른 기울기를 낮출 수 있다. 이를 통해 공통 전극(CME)의 재료가 화소 정의막(PDL_2) 상에서 끊어지는 것을 줄여줄 수 있다.
한편, 이상의 실시예들은 제1 전원 배선(VL1)이 배선 개구부(S_CNT)를 포함하여 배선 개구부(S_CNT)의 내측 측벽에서 배선 연결 구조물이 형성될 수 있다. 다만, 공통 전극(CME)이 제1 전원 배선(VL1)과 전기적으로 연결될 수 있다면 배선 연결 구조물들이 반드시 배선 개구부(S_CNT)를 통해 형성되지 않을 수도 있다. 예를 들어, 배선 연결 구조물은 일 방향으로 연장된 제1 전원 배선(VL1)의 측면에 형성되거나, 하나의 제1 전원 배선(VL1)이 2개의 서브 배선으로 분기되어 상기 서브 배선의 측면에 형성될 수도 있다.
도 28은 다른 실시예에 따른 표시 장치의 전원 배선의 일부분을 보여주는 평면도이다. 도 29는 도 28의 N1-N1'선을 따라 자른 단면도이다.
도 28 및 도 29를 참조하면, 일 실시예에 따른 표시 장치(1_3)는 제1 전원 배선(VL1_3) 및 이와 이격된 제2 전원 배선(VL2)을 포함하고, 배선 연결 구조물은 제1 전원 배선(VL1_3)의 양 측변들 중 제2 전원 배선(VL2)과 대향하는 일 측변 상에 배치될 수 있다. 패시베이션층(164)의 제1 개구부(P_CNT)는 제1 전원 배선(VL1_3)의 일 측면과 중첩하되, 제2 전원 배선(VL2)과는 비중첩할 수 있다. 비아층(166)의 제2 개구부(V_CNT)도 제1 전원 배선(VL1_3)의 일 측면과 중첩하되, 제2 전원 배선(VL2)과는 비중첩할 수 있다. 제1 전원 배선(VL1_3) 중 개구부(P_CNT, V_CNT)들과 각각 중첩하는 부분에 배선 연결 구조물이 형성될 수 있다. 예를 들어, 제1 전원 배선(VL1_3) 중 개구부(P_CNT, V_CNT)들과 각각 중첩하는 부분은 제1 배선부(VL1a)이고, 다른 부분들은 제2 배선부일 수 있다. 제1 전원 배선(VL1_3)의 일 측면에는 데이터 메인 금속층(141a)이 부분적으로 함몰되고, 데이터 캡핑층(142)의 팁(Tip)이 형성될 수 있다.
패시베이션층(164)과 비아층(166)은 제2 전원 배선(VL2)을 덮도록 배치될 수 있다. 제2 전원 배선(VL2)은 개구부(P_CNT, V_CNT)에 의해 노출되지 않을 수 있고, 배선 연결 구조물이 형성되지 않아 측면이 매끄러울 수 있다. 제2 전원 배선(VL2)은 패시베이션층(164)에 의해 덮인 배선으로, 공통 전극(CME)이 그 상에 배치되더라도 이와 전기적으로 연결되지 않을 수 있다. 공통 전극(CME)은 제1 전원 배선(VL1_3)의 일 측면에 형성된 배선 연결 구조물을 통해 제1 전원 배선(VL1_3)과 전기적으로 연결되어 저전위 전압이 인가될 수 있다.
본 실시예의 표시 장치(1_3)는 제1 전원 배선(VL1_3)이 배선 개구부(S_CNT)를 포함하지 않고, 인접한 다른 배선과 대향하는 측면에 배선 연결 구조물을 가질 수 있다. 도면에서는 데이터 도전층(140)에 배치된 다른 배선으로 제2 전원 배선(VL2)을 예시하여 설명하였으나, 제1 전원 배선(VL1_3)과 인접한 다른 배선이 반드시 제2 전원 배선(VL2)인 것으로 제한되지 않는다. 제2 전원 배선(VL2)은 동일한 데이터 도전층(140)에 배치된 다른 부재로 예시된 것이고, 전원 배선이 아닌 도전 패턴, 전극 등 달라질 수 있다.
도 30은 또 다른 실시예에 따른 표시 장치의 전원 배선의 일부분을 보여주는 평면도이다. 도 31은 도 30의 N2-N2'선을 따라 자른 단면도이다.
도 30 및 도 31을 참조하면, 일 실시예에 따른 표시 장치(1_4)는 제1 전원 배선(VL1_4)이 일부분이 서로 이격된 복수의 서브 배선(SVL1, SVL2)들을 포함하고, 배선 연결 구조물은 서브 배선(SVL1, SVL2)들 중 어느 한 배선의 측변에 형성될 수 있다.
제1 전원 배선(VL1_4)은 제1 서브 배선(SVL1) 및 제2 서브 배선(SVL2)을 포함할 수 있다. 제1 서브 배선(SVL1)과 제2 서브 배선(SVL2)은 각각 저전위 전압이 인가되는 배선들일 수 있다. 제1 전원 배선(VL1_4)은 비표시 영역(NDA)에서부터 연장된 복수의 서브 배선(SVL1, SVL2)들을 포함할 수 있다. 다만, 이에 제한되지 않고, 하나의 제1 전원 배선(VL1_4)이 연장되어 배치되다가 복수의 서브 배선(SVL1, SVL2)으로 분기된 것일 수도 있다. 이 경우, 서브 배선(SVL1, SVL2)들은 배선 연결 구조물이 형성된 부분에서 서로 이격되되, 다른 영역에서는 서로 일체화되어 제1 전원 배선(VL1_4)을 형성할 수 있다.
배선 연결 구조물은 제1 서브 배선(SVL1)의 양 측변들 중 제2 서브 배선(SVL2)과 대향하는 일 측변 상에 배치될 수 있다. 패시베이션층(164)의 제1 개구부(P_CNT)는 제1 서브 배선(SVL1)의 일 측면과 중첩하되, 제2 서브 배선(SVL2)과는 비중첩할 수 있다. 비아층(166)의 제2 개구부(V_CNT)도 제1 서브 배선(SVL1)의 일 측면과 중첩하되, 제2 서브 배선(SVL2)과는 비중첩할 수 있다. 제1 서브 배선(SVL1) 중 개구부(P_CNT, V_CNT)들과 각각 중첩하는 부분에 배선 연결 구조물이 형성될 수 있다. 예를 들어, 제1 서브 배선(SVL1) 중 개구부(P_CNT, V_CNT)들과 각각 중첩하는 부분은 제1 배선부(VL1a)이고, 다른 부분들은 제2 배선부일 수 있다. 제1 서브 배선(SVL1)의 일 측면에는 데이터 메인 금속층(141a)이 부분적으로 함몰되고, 데이터 캡핑층(142)의 팁(Tip)이 형성될 수 있다.
패시베이션층(164)과 비아층(166)은 제2 서브 배선(SVL2)을 덮도록 배치될 수 있다. 제2 서브 배선(SVL2)은 개구부(P_CNT, V_CNT)에 의해 노출되지 않을 수 있고, 배선 연결 구조물이 형성되지 않아 측면이 매끄러울 수 있다. 제2 서브 배선(SVL2)은 패시베이션층(164)에 의해 덮인 배선으로, 공통 전극(CME)이 그 상에 배치되더라도 이와 전기적으로 연결되지 않을 수 있다. 공통 전극(CME)은 제1 서브 배선(SVL1)의 일 측면에 형성된 배선 연결 구조물을 통해 제1 서브 배선(SVL1) 및 제1 전원 배선(VL1_4)과 전기적으로 연결되어 저전위 전압이 인가될 수 있다.
도 32는 다른 실시예에 따른 표시 장치의 배선 연결 구조물을 보여주는 단면도이다. 도 32는 표시 장치(1_5)의 도 8에 대응되는 부분의 확대도이다.
도 32를 참조하면, 일 실시예에 따른 표시 장치(1_5)는 연결 전극(PBR)이 데이터 도전층(140)의 데이터 메인 금속층(141a) 측면을 완전히 덮도록 배치될 수 있다. 상술한 바와 같이, 연결 전극(PBR)의 형성 공정, 또는 공정 산포에 따라 데이터 메인 금속층(141a)의 노출된 측면 상에 배치되는 연결 전극(PBR)의 면적이 달라질 수 있다. 본 실시예에 따른 표시 장치(1_5)는 데이터 메인 금속층(141a)의 노출된 측면이 연결 전극(PBR)에 의해 완전히 덮여 보호될 수 있다. 공통 전극(CME)은 발광층(EML)과 함께 데이터 메인 금속층(141a)의 측면 상에서 연결 전극(PBR) 상에 배치될 수 있다. 공통 전극(CME)은 연결 전극(PBR)을 통해 데이터 메인 금속층(141a) 및 제1 전원 배선(VL1)과 전기적으로 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 배치된 제1 전원 배선을 포함하는 데이터 도전층;
    상기 데이터 도전층 상에 배치되고 상기 제1 전원 배선의 적어도 일부분을 노출하는 제1 개구부를 포함하는 패시베이션층;
    상기 패시베이션층 상에 배치된 보호층;
    상기 보호층 상에 배치되고 상기 제1 개구부와 부분적으로 중첩하는 제2 개구부를 포함하는 비아층;
    상기 비아층 상에 배치된 화소 전극, 및 상기 화소 전극과 이격되고 적어도 일부분이 상기 제1 개구부 및 상기 제2 개구부 내에 배치된 연결 전극;
    상기 화소 전극과 상기 연결 전극 상에 배치되고 상기 제2 개구부와 중첩하는 개구홀을 포함하는 화소 정의막;
    상기 화소 정의막 상에 배치되고 적어도 일부분이 상기 화소 전극 및 상기 연결 전극 상에 배치된 발광층; 및
    상기 발광층 상에 배치되고 상기 제1 전원 배선과 전기적으로 연결된 공통 전극을 포함하고,
    상기 데이터 도전층은 데이터 기저층, 상기 데이터 기저층 상에 배치된 데이터 메인 금속층, 및 상기 데이터 메인 금속층 상에 배치된 데이터 캡핑층을 포함하고,
    상기 제1 전원 배선은 상기 데이터 메인 금속층이 상기 데이터 캡핑층의 측면보다 함몰되도록 형성된 배선 연결 구조물을 포함하고, 상기 공통 전극은 상기 배선 연결 구조물에서 상기 데이터 메인 금속층과 전기적으로 연결된 표시 장치.
  2. 제1 항에 있어서,
    상기 보호층은 상기 비아층의 하부에서 일부분이 상기 제2 개구부의 측벽으로부터 함몰된 표시 장치.
  3. 제2 항에 있어서,
    상기 보호층은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 연결 전극은 적어도 일부분이 상기 제1 전원 배선의 상기 데이터 메인 금속층의 측면 상에 배치된 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 전원 배선은 상기 제1 개구부 및 상기 제2 개구부와 각각 중첩하고 상기 배선 연결 구조물이 배치된 제1 측벽;
    상기 제1 개구부와 중첩하되 상기 제2 개구부와 비중첩하여 상기 패시베이션층에 의해 덮인 제2 측벽; 및
    상기 제1 개구부 및 상기 제2 개구부와 각각 비중첩하고 상기 비아층에 의해 덮인 제3 측벽을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 전원 배선의 상기 제2 측벽 및 상기 제3 측벽은 상기 데이터 메인 금속층과 상기 데이터 캡핑층의 측면이 서로 나란한 표시 장치.
  7. 제1 항에 있어서,
    상기 연결 전극은 상기 제1 전원 배선의 상기 데이터 메인 금속층의 측면을 덮도록 배치된 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 전원 배선을 관통하는 배선 개구부를 포함하고,
    상기 제1 개구부 및 상기 제2 개구부는 상기 배선 개구부의 일부분과 중첩하도록 배치된 표시 장치.
  9. 제8 항에 있어서,
    상기 배선 연결 구조물은 상기 배선 개구부의 측벽들 중 상기 제1 개구부 및 상기 제2 개구부와 각각 중첩하는 제1 측벽에 배치된 표시 장치.
  10. 제9 항에 있어서,
    상기 배선 개구부의 측벽들 중 상기 제1 개구부 및 상기 제2 개구부 중 적어도 어느 하나와 비중첩하는 측벽들은 상기 패시베이션층 또는 상기 비아층에 의해 덮이고,
    상기 측벽들은 상기 데이터 메인 금속층과 상기 데이터 캡핑층의 측면이 서로 나란한 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 전원 배선과 이격된 제2 전원 배선을 더 포함하고,
    상기 제1 개구부 및 상기 제2 개구부는 상기 제1 전원 배선의 일 측변과 중첩하되 상기 제2 전원 배선과 비중첩하도록 배치된 표시 장치.
  12. 제11 항에 있어서,
    상기 배선 연결 구조물은 상기 제1 전원 배선 중 상기 제1 개구부 및 상기 제2 개구부와 각각 중첩하는 부분에 형성된 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 전원 배선은 적어도 일부분이 서로 이격된 제1 서브 배선 및 제2 서브 배선을 포함하고,
    상기 제1 개구부 및 상기 제2 개구부는 상기 제1 서브 배선의 일 측변과 중첩하되 상기 제2 서브 배선과 비중첩하도록 배치된 표시 장치.
  14. 제13 항에 있어서,
    상기 배선 연결 구조물은 상기 제1 서브 배선 중 상기 제1 개구부 및 상기 제2 개구부와 각각 중첩하는 부분에 배치된 표시 장치.
  15. 기판 상에 배치된 제1 전원 배선을 포함하는 데이터 도전층;
    상기 데이터 도전층 상에 배치되고 상기 제1 전원 배선의 적어도 일부분을 노출하는 제1 개구부를 포함하는 패시베이션층;
    상기 패시베이션층 상에 배치된 보호층;
    상기 보호층 상에 배치되고 상기 제1 개구부와 부분적으로 중첩하는 제2 개구부를 포함하는 비아층;
    상기 비아층 상에 배치되는 화소 전극 및 상기 비아층 상에 배치되며 적어도 일부분이 상기 제2 개구부 내에서 상기 보호층 상에 직접 배치되고, 상기 제2 개구부와 중첩하는 개구홀을 포함하는 화소 정의막;
    상기 화소 정의막 상에 배치되고 적어도 일부분이 상기 화소 전극 및 상기 연결 전극 상에 배치된 발광층; 및
    상기 발광층 상에 배치되고 상기 제1 전원 배선과 전기적으로 연결된 공통 전극을 포함하고,
    상기 데이터 도전층은 데이터 기저층, 상기 데이터 기저층 상에 배치된 데이터 메인 금속층, 및 상기 데이터 메인 금속층 상에 배치된 데이터 캡핑층을 포함하고,
    상기 보호층은 상기 화소 정의막의 하부에서 내측으로 함몰되고,
    상기 제1 전원 배선은 상기 데이터 메인 금속층이 상기 데이터 캡핑층의 측면보다 함몰되도록 형성된 배선 연결 구조물을 포함하고, 상기 공통 전극은 상기 배선 연결 구조물에서 상기 데이터 메인 금속층과 전기적으로 연결된 표시 장치.
  16. 기판 상에 데이터 기저층, 상기 데이터 기저층 상에 배치된 데이터 메인 금속층, 및 상기 데이터 메인 금속층 상에 배치된 데이터 캡핑층을 포함하는 제1 전원 배선을 형성하는 단계;
    상기 제1 전원 배선 상에 배치되고 상기 제1 전원 배선을 부분적으로 노출하는 제1 개구부를 포함하는 패시베이션층을 형성하고, 상기 패시베이션층 상에 배치되고 상기 제1 개구부에 의해 노출된 상기 제1 전원 배선을 덮는 보호층을 형성하는 단계;
    상기 보호층 상에 배치되고 상기 제1 개구부와 부분적으로 중첩하며 상기 보호층을 노출하는 제2 개구부를 포함하는 비아층을 형성하는 단계;
    상기 제2 개구부를 통해 노출된 상기 보호층을 식각하고, 상기 제1 전원 배선의 노출된 부분을 식각하여 상기 데이터 메인 금속층이 상기 데이터 캡핑층으로부터 함몰된 배선 연결 구조물을 형성하는 단계; 및
    상기 비아층 상에 배치되고 적어도 일부분이 상기 제2 개구부 내에 배치되어 상기 배선 연결 구조물의 상기 데이터 메인 금속층과 전기적으로 연결되는 공통 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 보호층은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함하는 표시 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 보호층을 식각하는 단계는 상기 비아층을 마스크로 한 등방성 식각 공정으로 수행되고,
    상기 보호층은 상기 비아층의 하부에서 일부분이 함몰되도록 형성되는 표시 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 공통 전극을 형성하는 단계 전에,
    상기 비아층 상에 배치되고 적어도 일부분이 상기 제2 개구부 내에 배치된 연결 전극, 및 상기 연결 전극 상에 배치되는 발광층을 형성하는 단계를 더 포함하고,
    상기 연결 전극은 적어도 일부분이 상기 데이터 메인 금속층의 측면 상에 배치되고,
    상기 공통 전극은 상기 연결 전극 상에 배치된 표시 장치의 제조 방법.
  20. 제17 항에 있어서,
    상기 보호층을 식각하는 단계 전에,
    상기 비아층 상에 배치되고 적어도 일부분이 상기 제2 개구부 내에 배치된 화소 정의막을 형성하는 단계를 더 포함하고,
    상기 보호층을 식각하는 단계는 상기 화소 정의막을 마스크로 한 등방성 식각 공정으로 수행되는 표시 장치의 제조 방법.
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