KR20230041143A - 전자 장치 - Google Patents

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KR20230041143A
KR20230041143A KR1020210124104A KR20210124104A KR20230041143A KR 20230041143 A KR20230041143 A KR 20230041143A KR 1020210124104 A KR1020210124104 A KR 1020210124104A KR 20210124104 A KR20210124104 A KR 20210124104A KR 20230041143 A KR20230041143 A KR 20230041143A
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light emitting
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KR1020210124104A
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복승룡
이동호
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삼성디스플레이 주식회사
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Abstract

전자 장치는 기판, 상기 기판 위에 배치되며 복수의 절연층들, 복수의 도전층들, 및 적어도 하나의 반도체층을 포함하는 회로층, 상기 회로층 위에 배치되며 발광 소자를 포함하는 발광 소자층, 상기 발광 소자층 위에 배치된 봉지층, 및 상기 봉지층 위에 배치되고 복수의 센서 도전층들을 포함하는 센서층을 포함하고, 상기 복수의 도전층들, 상기 적어도 하나의 반도체층, 및 상기 복수의 센서 도전층들 중 제1 층은 제1 센서를 포함하고, 상기 복수의 도전층들, 상기 적어도 하나의 반도체층, 및 상기 복수의 센서 도전층들 중 상기 제1 층과 다른 제2 층은 제2 센서를 포함하고, 상기 제1 센서 및 상기 제2 센서는 상기 제2 영역과 중첩할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 폴딩되는 표시 패널을 갖는 전자 장치에 관한 것이다.
전자 장치는 표시 패널 및 전자 모듈 등 다양한 전자 부품들로 구성된 장치일 수 있다. 표시 패널은 폴딩될 수 있다. 표시 패널이 반복적으로 폴딩됨에 따라 전자 장치에 스트레스가 가해질 수 있다. 스트레스에 의해 크랙이 발생한 경우, 상기 크랙에 의해 표시 장치의 기능 불량이 발생될 수 있다. 폴딩 되는 영역에 센서를 배치하여 크랙을 감지할 수 있다.
본 발명은 표시 패널의 폴딩 영역에 발생하는 크랙을 감지할 수 있는 전자 장치를 제공하는 것을 목적으로 한다.
본 발명은 표시 패널의 폴딩 각도를 감지하여, 폴딩 각도에 따라 표시 패널의 동작을 제어할 수 있는 전자 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는 제1 방향을 따라 제1 영역, 상기 제1 영역과 인접하며 폴딩되는 제2 영역, 상기 제2 영역과 인접한 제3 영역이 정의된 기판, 상기 기판 위에 배치되며 복수의 절연층들, 복수의 도전층들, 및 적어도 하나의 반도체층을 포함하는 회로층, 상기 회로층 위에 배치되며 발광 소자를 포함하는 발광 소자층, 상기 발광 소자층 위에 배치된 봉지층, 및 상기 봉지층 위에 배치되고 복수의 센서 도전층들을 포함하며 외부 입력을 감지하는 센서층을 포함하고, 상기 복수의 도전층들, 상기 적어도 하나의 반도체층, 및 상기 복수의 센서 도전층들 중 제1 층은 제1 센서를 포함하고, 상기 복수의 도전층들, 상기 적어도 하나의 반도체층, 및 상기 복수의 센서 도전층들 중 상기 제1 층과 다른 제2 층은 제2 센서를 포함하고, 상기 제1 센서 및 상기 제2 센서는 상기 제2 영역과 중첩할 수 있다.
평면 상에서 보았을 때, 상기 제1 센서는 상기 제2 센서와 상기 제1 방향으로 이격될 수 있다.
상기 제1 센서는 상기 제2 센서와 신축성 또는 강성이 다를 수 있다.
평면 상에서 보았을 때, 상기 제1 센서는 상기 제2 센서와 상기 제1 방향과 교차하는 제2 방향으로 이격될 수 있다.
상기 제1 층 및 상기 제2 층 중 어느 하나는 제3 센서를 더 포함하고, 상기 제3 센서는 상기 제1 센서 및 상기 제2 센서와 이격될 수 있다.
상기 제3 센서는 상기 제2 영역과 중첩할 수 있다.
상기 적어도 하나의 반도체층은 실리콘 반도체를 포함하는 제1 반도체층 및 산화물 반도체를 포함하는 제2 반도체층을 포함할 수 있다.
평면 상에서 보았을 때, 상기 제2 센서는 상기 제1 센서보다 상기 제3 영역에 더 인접하여 배치되고, 상기 제2 센서의 강성은 상기 제1 센서의 강성보다 클 수 있다.
상기 제1 층은 상기 제2 층과 상기 기판 사이에 정의되고, 상기 제1 센서는 상기 제2 센서보다 신축성이 클 수 있다.
상기 제1 센서의 상기 제1 방향의 길이는 상기 제2 센서의 상기 제1 방향의 길이보다 길 수 있다.
상기 제1 센서의 상기 제1 방향과 교차하는 제2 방향의 길이는 상기 제2 센서의 상기 제2 방향의 길이보다 길 수 있다.
상기 회로층은 상기 발광 소자와 전기적으로 연결된 화소 회로, 및 상기 발광 소자와 상기 화소 회로를 전기적으로 연결하는 연결 배선을 더 포함하고, 상기 연결 배선은 광 투과성 물질을 포함하며, 상기 제1 센서 또는 상기 제2 센서는 상기 연결 배선과 같은 층에 배치될 수 있다.
상기 제2 영역은 상기 기판 위에 정의된 제1 폴딩축을 기준으로 폴딩되거나, 상기 기판 아래에 정의된 제2 폴딩축을 기준으로 폴딩될 수 있다.
상기 제1 센서 및 상기 제2 센서와 전기적으로 연결된 구동부를 더 포함하고, 상기 구동부는 상기 제1 센서 및 상기 제2 센서에 의해 측정된 신호로부터 상기 제2 영역이 상기 제1 폴딩축을 기준으로 폴딩되었는지 상기 제2 폴딩축을 기준으로 폴딩되었는지 판단하도록 구성될 수 있다.
상기 제1 센서 및 상기 제2 센서 각각은 스트레인 게이지일 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 제1 방향을 따라 제1 영역, 상기 제1 영역과 인접하며 폴딩되는 제2 영역, 상기 제2 영역과 인접한 제3 영역이 정의되며, 기판, 상기 기판 위에 배치되며 복수의 절연층들, 복수의 도전층들, 및 적어도 하나의 반도체층을 포함하는 회로층, 상기 회로층 위에 배치되며 발광 소자를 포함하는 발광 소자층, 상기 발광 소자층 위에 배치된 봉지층을 포함하는 표시층, 상기 표시층 위에 배치되고 복수의 센서 도전층들을 포함하며 외부 입력을 감지하는 센서층, 상기 복수의 도전층들, 상기 적어도 하나의 반도체층, 및 상기 복수의 센서 도전층들 중 어느 하나의 제1 층에 포함된 제1 센서, 및 상기 복수의 도전층들, 상기 적어도 하나의 반도체층, 및 상기 복수의 센서 도전층들 중 다른 하나의 제2 층에 포함된 제2 센서를 포함할 수 있다.
상기 표시층에는 메인 표시 영역, 제1 보조 표시 영역, 및 제2 보조 표시 영역이 더 정의되고, 상기 표시층은 상기 제1 보조 표시 영역에 배치된 제1 발광 소자 및 상기 제1 발광 소자와 전기적으로 연결되며 상기 제2 보조 표시 영역에 배치된 제1 화소 회로를 포함하는 제1 화소, 상기 제2 보조 표시 영역에 배치된 제2 발광 소자 및 상기 제2 발광 소자와 전기적으로 연결되며 상기 제2 보조 표시 영역에 배치된 제2 화소 회로를 포함하는 제2 화소, 상기 메인 표시 영역에 배치된 제3 발광 소자 및 상기 제3 발광 소자와 전기적으로 연결되며 상기 제3 보조 표시 영역에 배치된 제3 화소 회로를 포함하는 제3 화소, 및 상기 제1 발광 소자와 상기 제1 화소 회로를 연결하는 연결 배선을 포함하고, 상기 제1 센서 및 상기 제2 센서 중 하나는 상기 연결 배선과 동일한 층 상에 배치되며, 상기 연결 배선과 동일한 물질을 포함할 수 있다.
상기 제1 층은 상기 제2 층과 상기 기판 사이에 정의되고, 상기 제1 센서는 상기 제2 센서와 신축성 또는 강성이 다를 수 있다.
평면 상에서 보았을 때, 상기 제1 센서는 상기 제2 센서와 상기 제1 방향으로 이격될 수 있다.
평면 상에서 보았을 때, 상기 제1 센서는 상기 제2 센서와 상기 제1 방향과 교차하는 제2 방향으로 이격될 수 있다.
상술한 바에 따르면, 제1 및 제2 센서들이 제2 영역 내에서 제1 방향 또는 제2 방향으로 이격되어 배치됨에 따라, 제2 영역 내에 발생한 크랙의 위치가 세부적으로 판단될 수 있다. 뿐만 아니라, 제1 및 제2 센서들에 의해 표시 패널의 폴딩 각도가 감지되고, 폴딩 각도에 따라 표시 패널의 동작이 제어될 수 있다.
또한, 제1 센서 및 제2 센서는 서로 상이한 층 상에 배치됨에 따라, 서로 다른 층에 발생하는 스트레스 정도 등을 세분하여 판단할 수 있다. 또한, 제1 센서 및 제2 센서를 통해 측정된 표시 패널의 폴딩 정도에 대한 신뢰도가 향상될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도들이다.
도 1b는 본 발명의 일 실시예에 따른 전자 장치의 사시도들이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 메인 표시 영역을 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 8a는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 8b는 도 8a에 도시된 제1 센서, 제2 센서, 및 제3 센서를 간략히 도시한 사시도이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 패널의 일부분을 확대하여 도시한 평면도이다.
도 13은 본 발명의 일 실시예에 따른 표시 패널의 일부분의 단면도이다.
도 14는 본 발명의 일 실시예에 따른 센서의 평면도이다.
도 15는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 16a는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 16b는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 16c는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 17은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 18은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 19는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 20은 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치(ED)의 사시도들이다. 도 1a는 전자 장치(ED)의 펼쳐진 상태(또는 언폴딩 상태)를, 도 1b는 전자 장치(ED)의 폴딩 상태를 도시하였다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시예에 따른 전자 장치(ED)는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 표시면(DS)을 포함할 있다. 전자 장치(ED)는 표시면(DS)을 통해 이미지(IM)를 사용자에게 제공할 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 이미지(IM)를 표시하고, 비표시 영역(NDA)은 이미지(IM)를 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DA)의 형상과 비표시 영역(NDA)의 형상은 변형될 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 또한, 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다.
전자 장치(ED)의 표시 영역(DA) 내에서는 센싱 영역(ED-SA)이 정의될 수 있다. 도 1a에는 하나의 센싱 영역(ED-SA)이 예시적으로 도시되었으나, 센싱 영역(ED-SA)의 개수가 이에 제한되는 것은 아니다. 센싱 영역(ED-SA)은 표시 영역(DA)의 일부분일 수 있다. 따라서, 전자 장치(ED)는 센싱 영역(ED-SA)을 통해 영상을 표시할 수 있다.
센싱 영역(ED-SA)과 중첩하는 영역에는 전자 모듈이 배치될 수 있다. 전자 모듈은 센싱 영역(ED-SA)을 통해 전달되는 외부 입력을 수신하거나, 센싱 영역(ED-SA)을 통해 출력을 제공할 수 있다. 예를 들어, 전자 모듈은 카메라 모듈, 근접 센서와 같이 거리를 측정하는 센서, 사용자의 신체의 일부(예, 지문, 홍채, 또는 얼굴)을 인식하는 센서, 또는 광을 출력하는 소형 램프일 수 있으며, 특별히 이에 제한되는 것은 아니다. 이하에서는, 센싱 영역(ED-SA)과 중첩하는 전자 모듈이 카메라 모듈인 것을 예로 들어 설명한다.
전자 장치(ED)는 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)을 포함할 수 있다. 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제2 영역(AR2)은 폴더블 영역으로 지칭되고, 제1 및 제3 영역들(AR1, AR3)은 비폴더블 영역으로 지칭될 수 있다.
도 1b에 도시된 것 과 같이, 제2 영역(AR2)은 제2 방향(DR2)에 평행한 폴딩축(FX)을 기준으로 폴딩될 수 있다. 전자 장치(ED)가 폴딩된 상태에서 제2 영역(AR2)은 소정의 곡률 및 곡률반경을 갖는다. 제1 영역(AR1) 및 제3 영역(AR3)은 서로 마주보고, 전자 장치(ED)는 표시면(DS)이 외부에 노출되지 않도록 인-폴딩(inner-folding)될 수 있다.
본 발명의 일 실시예에서 전자 장치(ED)는 표시면(DS)이 외부에 노출되도록 아웃-폴딩(outer-folding)될 수 있다. 본 발명의 일 실시예에서 전자 장치(ED)는 펼침 동작으로부터 인-폴딩 또는 아웃-폴딩 동작이 상호 반복되도록 구성될 수 있으나 이에 제한되지 않는다. 본 발명의 일 실시예에서 전자 장치(ED)는 펼침 동작, 인-폴딩 동작, 및 아웃-폴딩 동작 중 어느 하나를 선택할 수 있도록 구성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 전자 장치(ED)의 분해 사시도이다.
도 2를 참조하면, 전자 장치(ED)는 표시 장치(DD), 제1 전자 모듈(EM1), 제2 전자 모듈(EM2), 전원 모듈(PSM) 및 하우징(EDC1, EDC2)을 포함할 수 있다. 별도로 도시하지 않았으나, 전자 장치(ED)는 표시 장치(DD)의 폴딩 동작을 제어하기 위한 기구 구조물을 더 포함할 수 있다.
표시 장치(DD)는 윈도우 모듈(WM) 및 표시 모듈(DM)을 포함한다. 윈도우 모듈(WM)은 전자 장치(ED)의 전면을 제공한다. 표시 모듈(DM)은 적어도 표시 패널(DP)을 포함할 수 있다. 표시 모듈(DM)은 이미지를 생성하고 외부 입력을 감지한다.
도 2에서 표시 모듈(DM)은 표시 패널(DP)과 동일한 것으로 도시하였으나, 실질적으로 표시 모듈(DM)은 표시 패널(DP)을 포함한 복수 개의 구성이 적층된 적층 구조물일 수 있다.
표시 패널(DP)은 전자 장치(ED)의 표시 영역(DA, 도 1a 참조) 및 비표시 영역(NDA, 도 1a 참조)에 각각 대응하는 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)을 포함한다. 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다.
표시 영역(DP-DA)은 보조 표시 영역(ADA) 및 메인 표시 영역(MDA)을 포함할 수 있다. 보조 표시 영역(ADA)은 전자 장치(ED)의 센싱 영역(ED-SA, 도 1a 참조)과 중첩 또는 대응될 수 있다. 본 실시예에서, 보조 표시 영역(ADA)은 원 형상으로 도시되었으나, 다각형, 타원, 적어도 하나의 곡선 변을 가진 도형, 또는 비정형의 형상 등 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 보조 표시 영역(ADA)은 컴포넌트 영역, 메인 표시 영역(MDA)은 주 표시 영역 또는 일반 표시 영역으로 지칭될 수 있다.
보조 표시 영역(ADA)은 메인 표시 영역(MDA)보다 높은 투과율을 가질 수 있다. 또한, 보조 표시 영역(ADA)의 해상도는 메인 표시 영역(MDA)의 해상도보다 낮을 수 있다. 보조 표시 영역(ADA)은 후술되는 카메라 모듈(CMM)과 중첩할 수 있다.
표시 모듈(DM)은 비표시 영역(DP-NDA) 상에 배치된 구동칩(DIC)을 포함할 수 있다. 표시 모듈(DM)은 비표시 영역(DP-NDA)에 결합된 연성회로필름(FCB)을 더 포함할 수 있다.
구동칩(DIC)은 표시 패널(DP)의 화소를 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다. 도 2에서는 구동칩(DIC)이 표시 패널(DP) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동칩(DIC)은 연성회로필름(FCB) 상에 실장될 수도 있다.
제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)은 전자 장치(ED)를 동작시키기 위한 다양한 기능성 모듈을 포함한다. 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2) 각각은 표시 패널(DP)과 전기적으로 연결된 마더보드에 직접 실장되거나 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 마더보드에 전기적으로 연결될 수 있다.
제2 전자 모듈(EM2)은 카메라 모듈(CMM)을 포함할 수 있다. 카메라 모듈(CMM)은 정지 영상 및 동영상을 촬영할 수 있다. 카메라 모듈(CMM)은 복수로 제공될 수 있다. 그 중 일부 카메라 모듈(CMM)은 보조 표시 영역(ADA)과 중첩할 수 있다. 외부 입력(예를 들어, 광)은 보조 표시 영역(ADA)을 통해 카메라 모듈(CMM)로 제공될 수 있다. 예를 들어, 카메라 모듈(CMM)은 보조 표시 영역(ADA)을 통해 자연 광을 수신하여 외부 이미지를 촬영할 수 있다.
하우징(EDC1, EDC2)은 표시 모듈(DM), 제1 및 제2 전자 모듈들(EM1, EM2), 및 전원 모듈(PSM)을 수용한다. 하우징(EDC1, EDC2)은 표시 모듈(DM), 제1 및 제2 전자 모듈들(EM1, EM2), 및 전원 모듈(PSM) 등 하우징(EDC1, EDC2)에 수용된 구성들을 보호한다. 도 2에는 서로 분리된 2개의 하우징(EDC1, EDC2)을 예시적으로 도시하였으나 이에 제한되지 않는다. 미-도시하였으나, 전자 장치(ED)는 2개의 하우징(EDC1, EDC2)을 연결하기 위한 힌지 구조물을 더 포함할 수 있다. 하우징(EDC1, EDC2)은 윈도우 모듈(WM)과 결합될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 패널(DP)의 평면도이다.
도 3을 참조하면, 표시 패널(DP)에는 표시 영역(DP-DA) 및 표시 영역(DP-DA) 주변의 비표시 영역(DP-NDA)이 정의될 수 있다. 표시 영역(DP-DA)과 비표시 영역(DP-NDA)은 화소(PX)의 배치 유무에 의해 구분될 수 있다. 표시 영역(DP-DA)에 화소(PX)가 배치된다. 비표시 영역(DP-NDA)에 주사 구동부(SDV), 데이터 구동부, 및 발광 구동부(EDV)가 배치될 수 있다. 데이터 구동부는 구동칩(DIC)에 구성된 일부 회로일 수 있다.
표시 패널(DP)은 제1 방향(DR1)을 따라 정의된 제1 패널 영역(AA1), 벤딩 영역(BA), 및 제2 패널 영역(AA2)을 포함할 수 있다. 제2 패널 영역(AA2) 및 벤딩 영역(BA)은 비표시 영역(DP-NDA)의 일부 영역일 수 있다. 벤딩 영역(BA)은 제1 패널 영역(AA1)과 제2 패널 영역(AA2) 사이에 배치된다.
제1 패널 영역(AA1)은 도 1a의 표시면(DS)에 대응하는 영역이다. 제1 패널 영역(AA1)은 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)을 포함할 수 있다.
제2 방향(DR2)과 나란한 벤딩 영역(BA)의 폭 및 제2 패널 영역(AA2)의 폭(또는 길이)은 제2 방향(DR2)과 나란한 제1 패널 영역(AA1)의 폭(또는 길이)보다 작을 수 있다. 벤딩축 방향의 길이가 짧은 영역은 좀 더 쉽게 벤딩될 수 있다.
표시 패널(DP)은 복수 개의 화소들(PX), 복수 개의 스캔선들(SL1-SLm), 복수 개의 데이터선들(DL1-DLn), 복수 개의 발광제어선들(ECL1-ECLm), 제1 및 제2 제어 라인들(CSL1, CSL2), 구동 전압선(PL), 및 복수 개의 패드들(PD)을 포함할 수 있다. 여기서, m 및 n은 자연수이다. 화소들(PX)은 스캔선들(SL1-SLm), 데이터선들(DL1-DLn), 및 발광제어선들(ECL1-ECLm)에 연결될 수 있다.
스캔선들(SL1-SLm)은 제2 방향(DR2)으로 연장되어 주사 구동부(SDV)에 전기적으로 연결될 수 있다. 데이터선들(DL1-DLn)은 제1 방향(DR1)으로 연장되고, 벤딩 영역(BA)을 경유하여 구동칩(DIC)에 전기적으로 연결될 수 있다. 발광제어선들(ECL1-ECLm)은 제2 방향(DR2)으로 연장되어 발광 구동부(EDV)에 전기적으로 연결될 수 있다.
구동 전압선(PL)은 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다. 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 구동 전압선(PL) 중 제1 방향(DR1)으로 연장된 부분은 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)으로 연장될 수 있다. 구동 전압선(PL)은 제1 전압을 화소들(PX)에 제공할 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다.
평면 상에서 봤을 때, 패드들(PD)은 제2 패널 영역(AA2)의 하단에 인접하게 배치될 수 있다. 구동칩(DIC), 구동 전압선(PL), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 패드들(PD)에 전기적으로 연결될 수 있다. 연성회로필름(FCB)은 이방성 도전 접착층을 통해 패드들(PD)에 전기적으로 연결될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널(DP)의 메인 표시 영역(MDA)을 도시한 단면도이다.
도 4를 참조하면, 표시 패널(DP)은 표시층(100), 센서층(200), 및 반사 방지층(300)을 포함할 수 있다.
표시층(100)은 실질적으로 영상을 생성하는 구성일 수 있다. 표시층(100)은 발광형 표시층일 수 있으며, 예를 들어, 표시층(100)은 유기발광 표시층, 무기발광 표시층, 유기-무기발광 표층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층일 수 있다. 표시층(100)은 기판(110), 회로층(120), 발광 소자층(130), 및 봉지층(140)을 포함할 수 있다.
기판(110)은 복수의 층들을(111, 112, 113, 114)을 포함할 수 있다. 예를 들어, 기판(110)은 제1 서브 베이스층(111), 제1 중간 배리어층(112), 제2 중간 배리어층(113), 및 제2 서브 베이스층(114)을 포함할 수 있다. 제1 서브 베이스층(111), 제1 중간 배리어층(112), 제2 중간 배리어층(113), 및 제2 서브 베이스층(114)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
제1 서브 베이스층(111) 및 제2 서브 베이스층(114) 각각은 폴리이미드(polyimide)계 수지, 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "~~" 계 수지는 "~~" 의 작용기를 포함하는 것을 의미한다. 배리어층(BR)은 기판(110) 위에 배치될 수 있다.
배리어층(BR)은 기판(110) 위에 배치된 제1 서브 배리어층(BR1) 및 제1 서브 배리어층(BR1) 위에 배치된 제2 서브 배리어층(BR2)을 포함할 수 있다.
제1, 및 제2 중간 배리어층들(112, 113) 및 제1 및 제2 서브 배리어층들(BR1, BR2) 각각은 무기물을 포함할 수 있다. 제1, 및 제2 중간 배리어층들(112, 113) 및 제1 및 제2 서브 배리어층들(BR1, BR2) 각각은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 비정질 실리콘 중 적어도 하나를 포함할 수 있다.
버퍼층(BF)은 배리어층(BR) 위에 배치될 수 있다. 버퍼층(BF)은 기판(110)으로부터 금속 원자들이나 불순물들이 제1 반도체 패턴으로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층(BF)은 제1 반도체 패턴을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1 반도체 패턴이 균일하게 형성되도록 할 수 있다.
버퍼층(BF)은 제1 서브 버퍼층(BF1) 및 제1 서브 버퍼층(BF1) 위에 배치된 제2 서브 버퍼층(BF2)을 포함할 수 있다. 제1 서브 버퍼층(BF1) 및 제2 서브 버퍼층(BF2) 각각은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 서브 버퍼층(BF1)은 실리콘나이트라이드를 포함하고, 제2 서브 버퍼층(BF2)은 실리콘옥사이드를 포함할 수 있다.
실리콘 박막트랜지스터(S-TFT) 하부에는 제1 차광층(BMLa)이 배치되고, 산화물 박막트랜지스터(O-TFT) 하부에는 제2 차광층(BMLb)이 배치될 수 있다. 제1 차광층(BMLa) 및 제2 차광층(BMLb) 각각은 화소 회로(PC)를 보호하기 위해 화소 회로(PC)와 중첩하여 배치될 수 있다. 제1 차광층(BMLa) 및 제2 차광층(BMLb)은 보조 표시 영역(ADA)에는 배치되지 않을 수 있다.
제1 및 제2 차광층들(BMLa, BMLb)은 제1 서브 베이스층(111) 또는 제2 서브 베이스층(114)의 분극 현상으로 인한 전기 퍼텐셜(Electric potential)이 제2 화소 회로(PC2)에 영향을 미치는 것을 차단할 수 있다. 본 발명의 일 실시예에서, 제2 차광층(BMLb)은 생략될 수도 있다.
제1 차광층(BMLa)은 제2 서브 배리어층(BR2) 내에 배치될 수 있다. 예를 들어, 제2 서브 배리어층(BR2)의 두께 방향의 일부를 형성한 후 제1 차광층(BMLa)이 형성되고, 제2 서브 배리어층(BR2)의 두께 방향의 나머지 일부는 제1 차광층(BMLa)을 커버할 수 있다.
제2 차광층(BMLb)은 제2 절연층(20)과 제3 절연층(30) 사이에 배치될 수 있다. 제2 차광층(BMLb)은 콘택 전극(BL2-C)과 연결되어 정전압 또는 신호를 인가 받을 수 있다. 콘택 전극(BL2-C)은 산화물 박막트랜지스터(O-TFT)의 게이트(GT2)와 동일 층에 배치될 수 있다. 제1 및 제2 차광층들(BMLa, BMLb) 각각은 차광층(BML)과 동일한 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있다.
제1 반도체 패턴은 버퍼층(BF) 위에 배치될 수 있다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴은 저온 폴리 실리콘을 포함할 수 있다.
도 4는 버퍼층(BF) 위에 배치된 제1 반도체 패턴의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴이 더 배치될 수 있다. 제1 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 박막트랜지스터(S-TFT)의 소스 영역(SE1), 액티브 영역(AC1), 및 드레인 영역(DE1)은 제1 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 액티브 영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
제1 절연층(10)은 버퍼층(BF) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 제1 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(120)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
실리콘 박막트랜지스터(S-TFT)의 게이트(GT1)는 제1 절연층(10) 위에 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 액티브 영역(AC1)에 중첩한다. 제1 반도체 패턴을 도핑하는 공정에서 게이트(GT1)는 마스크로 기능할 수 있다. 게이트(GT1)는 티타늄(Ti), 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GT1)를 커버할 수 있다. 제2 절연층(20)은 무기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제2 반도체 패턴은 제3 절연층(30) 위에 배치될 수 있다. 제2 반도체 패턴은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 액티브 영역(또는 반도체 영역, 채널)에 해당한다. 다시 말해, 제2 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일 수 있고, 다른 일부분은 트랜지스터의 소스/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달 영역일 수 있다.
산화물 박막트랜지스터(O-TFT)의 소스 영역(SE2), 액티브 영역(AC2), 및 드레인 영역(DE2)은 제2 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SE2) 및 드레인 영역(DE2)은 단면 상에서 액티브 영역(AC2)로부터 서로 반대 방향으로 연장될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 복수 개의 화소들에 공통으로 중첩하며, 제2 반도체 패턴을 커버할 수 있다. 제4 절연층(40)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
산화물 박막트랜지스터(O-TFT)의 게이트(GT2)는 제4 절연층(40) 위에 배치된다. 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 게이트(GT2)는 액티브 영역(AC2)에 중첩한다. 제2 반도체 패턴을 도핑하는 공정에서 게이트(GT2)는 마스크로 기능할 수 있다.
제5 절연층(50)은 제4 절연층(40) 위에 배치되며, 게이트(GT2)를 커버할 수 있다. 제5 절연층(50)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE1)은 제5 절연층(50) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀을 통해 실리콘 박막트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치될 수 있다. 제6 절연층(60)은 유기물을 포함할 수 있으며, 예를 들어, 제6 절연층(60)은 폴리이미드계 수지를 포함할 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제7 절연층(70)은 제6 절연층(60) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제8 절연층(80)은 제7 절연층(70) 위에 배치될 수 있다.
제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 유기층일 수 있다. 예를 들어, 제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
발광 소자(LD)를 포함하는 발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자(LD) 각각은 화소 전극(AE), 제1 기능층(HFL), 발광층(EL), 제2 기능층(EFL), 및 공통 전극(CE)을 포함할 수 있다. 제1 기능층(HFL), 제2 기능층(EFL), 및 공통 전극(CE)은 화소들(PX, 도 3 참조)에 연결되어 공통으로 제공될 수 있다.
화소 전극(AE)은 제8 절연층(80) 위에 배치될 수 있다. 화소 전극(AE)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일 실시예로, 제 화소 전극(AE)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3), 및 알루미늄 도핑된 아연 산화물(AZO)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 화소 전극(AE)은 ITO/Ag/ITO로 구비될 수 있다.
화소 정의막(PDL)은 제8 절연층(80) 위에 배치될 수 있다. 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
화소 정의막(PDL)에는 화소 전극(AE)의 일부분을 노출시키는 개구(PDL-OP)가 정의될 수 있다. 즉, 화소 정의막(PDL)은 화소 전극(AE)의 가장자리를 커버할 수 있다.
제1 기능층(HFL)은 화소 전극(AE) 및 화소 정의막(PDL) 위에 배치될 수 있다. 제1 기능층(HFL)은 정공 수송층(HTL: Hole Transport Layer)을 포함하거나, 정공 주입층(HIL: Hole Injection Layer)을 포함하거나, 정공 수송층 및 정공 주입층을 모두 포함할 수 있다. 제1 기능층(HFL)은 보조 표시 영역(ADA, 도 2 참조) 및 메인 표시 영역(MDA) 전체에 배치될 수 있다.
발광층(EL)은 제1 기능층(HFL) 위에 배치되며, 화소 정의막(PDL)의 개구(PDL-OP)와 대응하는 영역에 배치될 수 있다. 발광층(EL)은 소정의 색상의 광을 방출하는 유기물, 무기물, 또는 유-무기물을 포함할 수 있다. 발광층(EL)은 보조 표시 영역(ADA) 및 메인 표시 영역(MDA)에 배치될 수 있다.
제2 기능층(EFL)은 제1 기능층(HFL) 위에 배치되며, 발광층(EL)을 커버할 수 있다. 제2 기능층(EFL)은 전자 수송층(ETL: Electron Transport Layer)을 포함하거나, 전자 주입층(EIL: Electron Injection Layer)을 포함하거나, 전자 수송층 및 전자 주입층을 모두 포함할 수 있다. 제2 기능층(EFL)은 보조 표시 영역(ADA, 도 2 참조) 및 메인 표시 영역(MDA) 전체에 배치될 수 있다.
공통 전극(CE)은 제2 기능층(EFL) 위에 배치될 수 있다. 공통 전극(CE)은 보조 표시 영역(ADA, 도 2 참조) 및 메인 표시 영역(MDA)에 배치될 수 있다.
발광 소자층(130)은 공통 전극(CE) 위에 배치된 캡핑층(CPL)을 더 포함할 수 있다. 캡핑층(CPL)은 LiF, 무기물, 또는/및 유기물을 포함할 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 무기층(141), 유기층(142), 및 무기층(143)을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들(141, 143)은 수분 및 산소로부터 발광 소자층(130)을 보호하고, 유기층(142)은 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다. 무기층들(141, 143)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(142)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
센서층(200)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
센서층(200)은 표시층(100) 위에 배치될 수 있다. 센서층(200)은 센서, 입력 감지층, 또는 입력 감지 패널로 지칭될 수 있다. 센서층(200)은 센서 베이스층(210), 제1 센서 도전층(220), 센서 절연층(230), 제2 센서 도전층(240), 및 센서 커버층(250)을 포함할 수 있다.
센서 베이스층(210)은 표시층(100) 위에 직접 배치될 수 있다. 센서 베이스층(210)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 센서 베이스층(210)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 센서 베이스층(210)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 센서 도전층(220) 및 제2 센서 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브데넘, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
센서 절연층(230)은 제1 센서 도전층(220)과 제2 센서 도전층(240) 사이에 배치될 수 있다. 센서 절연층(230)은 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
또는 센서 절연층(230)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
센서 커버층(250)은 센서 절연층(230) 위에 배치되며 제2 센서 도전층(240)을 커버할 수 있다. 센서 커버층(250)은 무기물을 포함할 수 있다. 예를 들어, 센서 커버층(250)은 실리콘나이트라이드를 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
반사 방지층(300)은 센서층(200) 위에 배치될 수 있다. 반사 방지층(300)은 분할층(310), 복수의 컬러 필터들(320), 및 평탄화층(330)를 포함할 수 있다.
분할층(310)은 제2 센서 도전층(240)과 중첩하여 배치될 수 있다. 센서 커버층(250)은 분할층(310)과 제2 센서 도전층(240) 사이에 배치될 수 있다. 분할층(310)은 제2 센서 도전층(240)에 의한 외부광 반사를 방지할 수 있다. 분할층(310)을 구성하는 물질은 광을 흡수하는 물질이라면 특별히 한정되지 않는다. 분할층(310)은 블랙컬러를 갖는 층으로, 일 실시예에서 분할층(310)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
평탄화층(330)은 분할층(310) 및 컬러 필터들(320)을 커버할 수 있다. 평탄화층(330)은 유기물을 포함할 수 있으며, 평탄화층(330)의 상면에 평탄면을 제공할 수 있다. 일 실시예에서, 평탄화층(330)은 생략될 수도 있다.
도 5는 본 발명의 일 실시예에 따른 표시 패널(DP)의 평면도이다.
도 4 및 도 5를 참조하면, 제2 영역(AR2)의 제1 방향(DR1)의 길이(D1)는 폴딩부 길이(D1)로 정의될 수 있다. 폴딩부 길이(D1)는 전자 장치(ED, 도 1a 참조)의 크기에 따라 폴딩부 길이(D1)는 달라질 수 있다. 예를 들어, 전자 장치(ED)가 폴더블 휴대폰의 경우에는 폴딩부 길이(D1)는 7500 마이크로 미터일 수 있고, 전자 장치(ED)가 태블릿 PC인 경우에는 폴딩부 길이(D1)는 15000 마이크로 미터일 수 있다. 다만, 상술된 제1 방향(DR1) 의 길이(D1)는 일 예로 기재한 것이며, 본 발명이 이에 제한되는 것은 아니다. 전자 장치(ED)가 커질수록, 폴딩부 길이(D1)가 길어질 수 있고, 그에 따라 더 많은 센서들(SS1, SS2)이 필요할 수 있다. 이하에서, 전자 장치(ED, 도 1a 참조) 내에 복수 개의 센서들(SS1, SS2)이 배치되는 구조에 대해서 설명한다.
표시 패널(DP)은 제1 센서(SS1) 및 제2 센서(SS2)를 포함할 수 있다. 제1 센서(SS1) 및 제2 센서(SS2)는 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제1 센서(SS1) 및 제2 센서(SS2) 각각은 제2 영역(AR2) 및 표시 영역(DP-DA)에 배치될 수 있다.
제1 및 제2 센서들(SS1, SS2)이 제2 영역(AR2) 내에서 제1 방향(DR1)으로 이격되어 배치됨에 따라, 제2 영역(AR2) 내에 발생한 크랙의 위치가 세부적으로 판단될 수 있다. 뿐만 아니라, 제1 및 제2 센서들(SS1, SS2)에 의해 표시 패널(DP)의 폴딩 각도가 감지되고, 폴딩 각도에 따라 표시 패널(DP)의 동작이 제어될 수도 있다.
예를 들어, 제1 영역(AR1)과 인접한 제2 영역(AR2)에 크랙이 발생 하는 경우에는 제1 센서(SS1)로부터 측정된 저항은 제2 센서(SS2)로부터 측정된 저항보다 클 수 있다. 또는, 제3 영역(AR3)과 인접한 제2 영역(AR2)에 크랙이 발생하는 경우에는 제2 센서(SS2)로부터 측정된 저항은 제1 센서(SS1)로부터 측정된 저항보다 클 수 있다. 도 5에서는 2개의 제1 및 제2 센서들(SS1, SS2)을 예시적으로 도시하였으나, 표시 패널(DP)이 포함하는 센서들의 수는 이에 제한되는 것은 아니다.
회로층(120)은 복수의 절연층들, 복수의 도전층들, 및 적어도 하나의 반도체층을 포함할 수 있다. 또한, 센서층(200)은 제1 및 제2 센서 도전층들(220, 240)을 포함할 수 있다. 상기 복수의 절연층들은 제1 내지 제8 절연층들(10, 20, 30, 40, 50, 60, 70, 80)일 수 있다. 상기 복수의 도전층들은 제1 차광층(BMLa)을 포함하는 제1 도전층, 실리콘 박막트랜지스터(S-TFT)의 게이트(GT1)를 포함하는 제2 도전층, 제2 차광층(BMLb)을 포함하는 제3 도전층, 산화물 박막트랜지스터(O-TFT)의 게이트(GT2)를 포함하는 제4 도전층, 제1 연결 전극(CNE1)을 포함하는 제5 도전층, 및 제2 연결 전극(CNE2)을 포함하는 제6 도전층을 포함할 수 있다. 상기 적어도 하나의 반도체층은 실리콘 박막트랜지스터(S-TFT)의 소스 영역(SE1), 액티브 영역(AC1), 및 드레인 영역(DE1)을 포함하는 제1 반도체층, 산화물 박막트랜지스터(O-TFT)의 소스 영역(SE2), 액티브 영역(AC2), 및 드레인 영역(DE2)을 포함하는 제2 반도체층을 포함할 수 있다.
제1 센서(SS1)와 제2 센서(SS2)는 서로 다른 층 상에 배치될 수 있다. 예를 들어, 상기 복수의 도전층들, 상기 적어도 하나의 반도체층, 및 상기 복수의 센서 도전층들 중 제1 층은 제1 센서(SS1)를 포함하고, 상기 복수의 도전층들, 상기 적어도 하나의 반도체층, 및 상기 복수의 센서 도전층들 중 다른 제2 층은 제2 센서(SS2)를 포함할 수 있다.
제1 센서(SS1)와 제2 센서(SS2)가 서로 다른 층 상에 배치됨에 따라, 표시 패널(DP)이 소정의 각도로 폴딩되었을 때, 제1 센서(SS1)에서 측정되는 저항과 제2 센서(SS2)에서 측정된 저항은 서로 상이할 수 있다. 따라서, 제1 센서(SS1) 및 제2 센서(SS2)를 통해 측정된 표시 패널(DP)의 폴딩 정도에 대한 신뢰도가 향상될 수 있다. 또한, 제1 센서(SS1)와 제2 센서(SS2)가 서로 다른 층 상에 배치됨에 따라, 서로 다른 층에 발생하는 스트레스 정도 등을 세분하여 판단할 수 있다.
표시 패널(DP)의 표시 영역(DP-DA)의 일부분은 키보드 영역으로 정의될 수 있다. 키보드 영역은 키보드 이미지가 표시되는 부분일 수 있다. 제2 센서(SS2)는 표시 패널(DP)의 키보드 영역에 배치되거나, 키보드 영역에 인접하여 배치될 수 있다. 키보드 영역은 키보드 영역이 아닌 표시 영역(DP-DA)의 다른 부분보다 터치 및 압력 발생 빈도가 높을 수 있다. 따라서, 제2 센서(SS2)는 제1 센서(SS1)보다 강성이 클 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 패널(DPa)의 평면도이다.
도 6을 참조하면, 표시 패널(DPa)은 제1 센서(SS1a) 및 제2 센서(SS2a)를 포함할 수 있다. 제1 센서(SS1a)와 제2 센서(SS2a)는 서로 다른 층 상에 배치될 수 있다. 제1 센서(SS1a)와 제2 센서(SS2a)가 서로 다른 층 상에 배치됨에 따라, 서로 다른 층에 발생하는 스트레스 정도 등을 세분하여 판단할 수 있다. 또한, 제1 센서(SS1a) 및 제2 센서(SS2a)를 통해 측정된 표시 패널(DPa)의 폴딩 정도에 대한 신뢰도가 향상될 수 있다.
제1 센서(SS1a) 및 제2 센서(SS2a)는 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 센서(SS1a) 및 제2 센서(SS2a) 각각은 제2 영역(AR2) 및 표시 영역(DP-DA)에 배치될 수 있다. 제1 및 제2 센서들(SS1a, SS2a)이 제2 영역(AR2) 내에서 제2 방향(DR2)으로 이격되어 배치됨에 따라, 제2 영역(AR2) 내에 발생한 크랙의 위치가 세부적으로 판단될 수 있다. 뿐만 아니라, 제1 및 제2 센서들(SS1a, SS2a)에 의해 표시 패널(DPa)의 폴딩 각도가 감지되고, 폴딩 각도에 따라 표시 패널(DPa)의 동작이 제어될 수도 있다.
예를 들어, 표시 패널(DPa)의 중앙과 인접한 제2 영역(AR2)에 크랙이 발생 하는 경우에는 제1 센서(SS1a)로부터 측정된 저항은 제2 센서(SS2a)로부터 측정된 저항보다 클 수 있다. 또는, 표시 패널(DPa)의 가장자리와 인접한 제2 영역(AR2)에 크랙이 발생하는 경우에는 제2 센서(SS2a)로부터 측정된 저항은 제1 센서(SS1a)로부터 측정된 저항보다 클 수 있다. 도 6에서는 2개의 제1 및 제2 센서들(SS1a, SS2a)을 예시적으로 도시하였으나, 표시 패널(DPa)이 포함하는 센서들의 수는 이에 제한되는 것은 아니다.
도 7은 본 발명의 일 실시예에 따른 표시 패널(DPb)의 평면도이다.
도 7을 참조하면, 표시 패널(DPb)은 제1 센서(SS1b) 및 제2 센서(SS2b)를 포함할 수 있다. 제1 센서(SS1b)와 제2 센서(SS2b)는 서로 다른 층 상에 배치될 수 있다. 제1 센서(SS1b)와 제2 센서(SS2b)가 서로 다른 층 상에 배치됨에 따라, 서로 다른 층에 발생하는 스트레스 정도 등을 세분하여 판단할 수 있다. 또한, 제1 센서(SS1b) 및 제2 센서(SS2b)를 통해 측정된 표시 패널(DPb)의 폴딩 정도에 대한 신뢰도가 향상될 수 있다.
제1 센서(SS1b) 및 제2 센서(SS2b)는 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 센서(SS1b)는 제2 영역(AR2) 및 표시 영역(DP-DA)에 배치될 수 있고, 제2 센서(SS2b)는 제2 영역(AR2) 및 비표시 영역(DP-NDA)에 배치될 수 있다. 제1 및 제2 센서들(SS1b, SS2b)이 제2 영역(AR2) 내에서 제2 방향(DR2)으로 이격되어 배치됨에 따라, 제2 영역(AR2) 내에 발생한 크랙의 위치가 세부적으로 판단될 수 있다. 예를 들어, 제1 센서(SS1b)는 표시 영역(DP-DA) 내의 크랙을 감지할 수 있고, 제2 센서(SS2b)는 비표시 영역(DP-NDA) 내의 크랙을 감지할 수 있다. 뿐만 아니라, 제1 및 제2 센서들(SS1b, SS2b)에 의해 표시 패널(DPb)의 폴딩 각도가 감지되고, 폴딩 각도에 따라 표시 패널(DPb)의 동작이 제어될 수도 있다.
도 7에서는 2개의 센서(SS)를 예시적으로 도시하였으나, 센서(SS)의 개수는 이에 제한되는 것은 아니다. 예를 들어, 표시 영역(DP-DA) 또는 비표시 영역(DP-NDA)에 배치되는 센서(SS)의 개수는 1개 미만 또는 2개 이상일 수 있다.
도 8a는 본 발명의 일 실시예에 따른 표시 패널(DPc)의 평면도이다. 도 8b는 도 8a에 도시된 제1 센서(SS1c), 제2 센서(SS2c), 및 제3 센서(SS3c)를 간략히 도시한 사시도이다.
도 8a를 참조하면, 표시 패널(DPc)은 제1 센서(SS1c), 제2 센서(SS2c) 및 제3 센서(SS3c)를 포함할 수 있다. 제1 센서(SS1c), 제2 센서(SS2c), 및 제3 센서(SS3c)들 중 적어도 일부는 서로 상이한 층 상에 배치될 수 있다. 제1 센서(SS1c), 제2 센서(SS2c), 및 제3 센서(SS3c)들 중 적어도 일부가 서로 다른 층 상에 배치됨에 따라, 서로 다른 층에 발생하는 스트레스 정도 등을 세분하여 판단할 수 있다. 또한, 제1 센서(SS1c), 제2 센서(SS2c), 및 제3 센서(SS3c) 각각을 통해 측정된 표시 패널(DPc)의 폴딩 정도에 대한 신뢰도가 향상될 수 있다.
평면 상에서 보았을 때, 제1 센서(SS1c) 및 제2 센서(SS2c)는 제2 방향(DR2)으로 이격되어 배치될 수 있고, 제2 센서(SS2c) 및 제3 센서(SS3c)는 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제1 센서(SS1c), 제2 센서(SS2c), 및 제3 센서(SS3c) 각각은 제2 영역(AR2) 및 표시 영역(DP-DA)에 배치될 수 있다. 제1 센서(SS1c) 및 제2 센서(SS2c)가 제2 영역(AR2) 내에서 제2 방향(DR2)으로 이격되어 배치됨에 따라, 제2 영역(AR2) 내에 발생한 크랙의 위치가 세부적으로 판단될 수 있다. 또한, 제2 센서(SS2c) 및 제3 센서(SS3c)가 제2 영역(AR2) 내에서 제1 방향(DR1)으로 이격되어 배치됨에 따라, 제2 영역(AR2) 내에 발생한 크랙의 위치가 세부적으로 판단될 수 있다. 뿐만 아니라, 복수 개의 센서들(SS)이 다양한 방향을 따라 배치됨으로써, 폴딩 각도를 더 민감하게 감지할 수 있고, 크랙의 위치 및 크기를 보다 정밀하게 감지할 수 있다.
도 4 및 도 8b를 참조하면, 제1 층(FL1)은 제3 센서(SS3c)를 포함할 수 있고, 제2 층(FL2)은 제1 센서(SS1c) 및 제2 센서(SS2c)를 포함할 수 있다. 제1 층(FL1) 및 제2 층(FL2)은 제3 방향(DR3)으로 이격되어 배치될 수 있다.
제1 층(FL1)은 제1 차광층(BMLa)을 포함하는 제1 도전층, 실리콘 박막트랜지스터(S-TFT)의 게이트(GT1)를 포함하는 제2 도전층, 제2 차광층(BMLb)을 포함하는 제3 도전층, 산화물 박막트랜지스터(O-TFT)의 게이트(GT2)를 포함하는 제4 도전층, 제1 연결 전극(CNE1)을 포함하는 제5 도전층, 제2 연결 전극(CNE2)을 포함하는 제6 도전층, 실리콘 박막트랜지스터(S-TFT)의 소스 영역(SE1), 액티브 영역(AC1), 및 드레인 영역(DE1)을 포함하는 제1 반도체층, 산화물 박막트랜지스터(O-TFT)의 소스 영역(SE2), 액티브 영역(AC2), 및 드레인 영역(DE2)을 포함하는 제2 반도체층, 제1 센서 도전층(220), 및 제2 센서 도전층(240) 중 어느 하나의 층일 수 있고, 제2 층(FL2)은 상술된 층들 중 다른 하나의 층일 수 있다.
표시 패널(DP)이 인-폴딩되는 경우, 제1 층(FL1)에 배치된 제3 센서(SS3c)는 제2 층(FL2)에 배치된 제1 및 제2 센서들(SS1c, SS2c)보다 더 많이 변형될 수 있다. 따라서, 제3 센서(SS3c)는 제1 및 제2 센서들(SS1c, SS2c)보다 더 유연할 수 있다. 표시 패널(DP)이 아웃-폴딩되는 경우, 제2 층(FL2)에 배치된 제1 및 제2 센서들(SS1c, SS2c)은 제1 층(FL1)에 배치된 제3 센서(SS3c) 보다 더 많이 변형될 수 있다. 따라서, 제1 및 제2 센서들(SS1c, SS2c)은 제3 센서(SS3c)보다 더 유연할 수 있다. 다만, 이는 일 예일 뿐 이에 한정되는 것은 아니다.
도 8b에서는 제1 센서(SS1c) 및 제2 센서(SS2c)가 동일한 층에 배치되고, 제3 센서(SS3c)는 다른 층에 배치되는 것을 예로 들었으나, 특별히 이에 제한 되는 것은 아니다. 예를 들어, 제1 센서(SS1c), 및 제3 센서(SS3c)는 동일한 층에 배치될 수 있고, 제2 센서(SS2c)는 다른 층에 배치될 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 패널(DPd)의 평면도이다.
도 9를 참조하면, 표시 패널(DPd)은 제1 센서(SS1d) 및 제2 센서(SS2d)를 포함할 수 있다. 제1 센서(SS1d) 및 제2 센서(SS2d) 각각은 제2 영역(AR2) 및 표시 영역(DP-DA)에 배치될 수 있다. 제1 센서(SS1d)와 제2 센서(SS2d)는 서로 다른 층 상에 배치될 수 있다. 제1 센서(SS1d)와 제2 센서(SS2d)가 서로 다른 층 상에 배치됨에 따라, 서로 다른 층에 발생하는 스트레스 정도 등을 세분하여 판단할 수 있다. 또한, 제1 센서(SS1d) 및 제2 센서(SS2d)를 통해 측정된 표시 패널(DPd)의 폴딩 정도에 대한 신뢰도가 향상될 수 있다.
도 9에서는 제1 센서(SS1d) 및 제2 센서(SS2d)가 제2 방향(DR2)을 따라 배열되는 것을 예시적으로 도시하였으나, 특별이 이에 제한되는 것은 아니다. 예를 들어, 제1 센서(SS1d) 및 제2 센서(SS2d)는 제1 방향(DR1)을 따라 배열될 수 있다.
제1 센서(SS1d)의 제2 방향(DR2)의 길이(SS1D2)는 제2 센서(SS2d)의 제2 방향(DR2)의 길이(SS2D2)보다 길 수 있다. 도 8에서는 표시 영역(DP-DA)의 중앙에 위치한 제1 센서(SS1d)의 제2 방향(DR2)의 길이(SS1D2)가 표시 영역(DP-DA)의 가장자리에 위치한 제2 센서(SS2d)의 제2 방향(DR2)의 길이(SS2D2)보다 더 긴 것을 예시적으로 도시하였으나, 특별히 이에 제한되는 것은 아니다. 예를 들어, 제2 센서(SS2d)의 제2 방향(DR2)의 길이(SS2D2)가 제1 센서(SS1d)의 제2 방향(DR2)의 길이(SS1D2)보다 길 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 패널(DPe)의 평면도이다.
도 10을 참조하면, 표시 패널(DPe)은 제1 센서(SS1e) 및 제2 센서(SS2e)를 포함할 수 있다. 제1 센서(SS1e) 및 제2 센서(SS2e) 각각은 제2 영역(AR2) 및 표시 영역(DP-DA)에 배치될 수 있다. 제1 센서(SS1e)와 제2 센서(SS2e)는 서로 다른 층 상에 배치될 수 있다. 제1 센서(SS1e)와 제2 센서(SS2e)가 서로 다른 층 상에 배치됨에 따라, 서로 다른 층에 발생하는 스트레스 정도 등을 세분하여 판단할 수 있다. 또한, 제1 센서(SS1e) 및 제2 센서(SS2e)를 통해 측정된 표시 패널(DPe)의 폴딩 정도에 대한 신뢰도가 향상될 수 있다.
도 10에서는 제1 센서(SS1e) 및 제2 센서(SS2e)가 제2 방향(DR2)을 따라 배치되는 것을 예시적으로 도시하였으나, 특별이 이에 제한되는 것은 아니다. 예를 들어, 제1 센서(SS1e) 및 제2 센서(SS2e)는 제1 방향(DR1)을 따라 배치될 수 있다.
제1 센서(SS1e)의 제1 방향(DR1) 길이(SS1D1)는 제2 센서(SS2e)의 제1 방향(DR1) 길이(SS2D1)보다 길 수 있다. 도 9에서는 제1 센서(SS1e)의 제1 방향(DR1)의 길이(SS1D1)가 제2 센서(SS2e)의 제1 방향(DR1)의 길이(SS2D1)보다 더 긴 것을 예시적으로 도시하였으나, 특별히 이에 제한되는 것은 아니다. 예를 들어, 제2 센서(SS2e)의 제1 방향(DR1)의 길이(SS2D1)가 제1 센서(SS1e)의 제1 방향(DR1)의 길이(SS1D1)보다 길 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시 패널(DPf)의 평면도이다.
도 11을 참조하면, 표시 패널(DPf)은 제1 센서(SS1f), 제2 센서(SS2f), 제3 센서(SS3f), 제4 센서(SS4f), 제5 센서(SS5f), 제6 센서(SS6f), 제7 센서(SS7f), 제8 센서(SS8f), 제9 센서(SS9f), 및 제10 센서(SS10f)를 포함할 수 있다. 복수 개의 센서들(SS1f, SS2f, SS3f, SS4f, SS5f, SS6f, SS7f, SS8f, SS9f, SS10f) 중 적어도 일부는 서로 상이한 층 상에 배치될 수 있다. 복수 개의 센서들(SS1f, SS2f, SS3f, SS4f, SS5f, SS6f, SS7f, SS8f, SS9f, SS10f) 중 적어도 일부)가 서로 다른 층 상에 배치됨에 따라, 서로 다른 층에 발생하는 스트레스 정도 등을 세분하여 판단할 수 있다. 또한, 복수 개의 센서들(SS1f, SS2f, SS3f, SS4f, SS5f, SS6f, SS7f, SS8f, SS9f, SS10f)을 통해 측정된 표시 패널(DPf)의 폴딩 정도에 대한 신뢰도가 향상될 수 있다.
제1, 2, 3, 4 센서들(SS1f, SS2f, SS3f, SS4f)과 제5 센서(SS5f), 제6 센서(SS6f), 및 제7, 8, 9, 10 센서들(SS7f, SS8f, SS9f, SS10f)은 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1, 2, 3, 4 센서들(SS1f, SS2f, SS3f, SS4f)은 제1 방향(DR1)으로 서로 이격되어 배치될 수 있고, 제7, 8, 9, 10 센서들(SS7f, SS8f, SS9f, SS10f)은 제1 방향(DR1)으로 서로 이격되어 배치될 수 있다. 제1, 2, 3, 4 센서들(SS1f, SS2f, SS3f, SS4f) 및 제7, 8, 9, 10 센서들(SS7f, SS8f, SS9f, SS10f) 각각은 제2 영역(DR2) 및 비표시 영역(DP-NDA)에 배치될 수 있다. 제5 센서(SS5f) 및 제6 센서(SS6f) 각각은 제2 영역(DR2) 및 표시 영역(DP-PA)에 배치될 수 있다.
복수 개의 센서들(SS1f, SS2f, SS3f, SS4f, SS5f, SS6f, SS7f, SS8f, SS9f, SS10f)의 제1 방향(DR1)의 길이들, 및 제2 방향(DR2)의 길이들은 다양할 수 있다. 예를 들어, 제6 센서(SS6f)의 제1 방향(DR1)의 길이는 제5 센서(SS5f)의 제1 방향(DR1)의 길이보다 길 수 있다. 또한, 복수개의 센서들(SS1f, SS2f, SS3f, SS4f, SS5f, SS6f, SS7f, SS8f, SS9f, SS10f)의 면적들은 다양할 수 있다. 예를 들어, 제6 센서(SS6f)의 면적은 제5 센서(SS5f)의 면적보다 클 수 있다.
복수 개의 센서들(SS1f, SS2f, SS3f, SS4f, SS5f, SS6f, SS7f, SS8f, SS9f, SS10f)은 센서들이 배치되는 위치적 특성, 벤딩 특성에 따라 각각의 신축성 또는 강성이 다를 수 있다.
복수의 센서들(SS1f, SS2f, SS3f, SS4f, SS5f, SS6f, SS7f, SS8f, SS9f, SS10f)이 제2 영역(AR2) 내에서 제1 방향(DR1) 또는 제2 방향(DR2)으로 이격되어 배치되고, 제1 방향(DR1)의 길이 및 제2 방향(DR2)의 길이가 다른 복수개의 센서들(SS1f, SS2f, SS3f, SS4f, SS5f, SS6f, SS7f, SS8f, SS9f, SS10f)이 배치됨에 따라, 제2 영역(AR2) 내에서 발생한 크랙의 위치가 세부적으로 판단될 수 있다. 도 11에서는 10개의 센서들을 예시적으로 도시하였으나 표시 패널(DPf)이 포함하는 센서들의 수는 이에 제한되는 것은 아니다.
본 발명에 따르면, 다양한 위치에 복수의 센서들(SS1f, SS2f, SS3f, SS4f, SS5f, SS6f, SS7f, SS8f, SS9f, SS10f)이 배열됨에 따라, 결함 또는 파손이 발생되는 위치를 구체적으로 판단할 수 있다. 따라서, 표시 패널(DPf)의 반복되는 폴딩 및 언폴딩에 의해 결함이 발생되는 구체적인 위치에 대한 정보를 이용하여 표시 패널(DPf)의 구조를 보완하는 데 활용할 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 패널(DP)의 일부분을 확대하여 도시한 평면도이다.
도 12를 참조하면, 표시 영역(DP-DA, 도 3 참조)은 보조 표시 영역(ADA) 및 메인 표시 영역(MDA)을 포함할 수 있다. 보조 표시 영역(ADA)은 제1 보조 표시 영역(ADA1) 및 제2 보조 표시 영역(ADA2)을 포함할 수 있다. 제1 보조 표시 영역(ADA1)은 컴포넌트 영역, 제2 보조 표시 영역(ADA2)은 중간 영역 또는 과도 영역(transition area), 메인 표시 영역(MDA)은 주 표시 영역 또는 일반 표시 영역으로 지칭될 수 있다. 표시 패널(DP)은 복수의 화소들(PX)을 포함할 수 있다. 복수의 화소들(PX)을 제1 보조 표시 영역(ADA1)에서 광을 방출하는 제1 화소(PX1), 제2 보조 표시 영역(ADA2)에서 광을 방출하는 제2 화소(PX2), 및 메인 표시 영역(MDA)에서 광을 방출하는 제3 화소(PX3)를 포함할 수 있다.
제1 화소(PX1), 제2 화소(PX2), 및 제3 화소(PX3) 각각은 복수로 제공될 수 있다. 이 경우, 제1 내지 제3 화소들(PX1, PX2, PX3) 각각은 적색 화소, 녹색 화소, 및 청색 화소를 포함할 수 있으며, 실시예에 따라, 백색 화소를 더 포함할 수도 있다.
제1 화소(PX1)는 제1 발광 소자(LD1) 및 제1 발광 소자(LD1)를 구동하는 제1 화소 회로(PC1)를 포함하고, 제2 화소(PX2)는 제2 발광 소자(LD2) 및 제2 발광 소자(LD2)를 구동하는 제2 화소 회로(PC2)를 포함하고, 제3 화소(PX3)는 제3 발광 소자(LD3) 및 제3 발광 소자(LD3)를 구동하는 제3 화소 회로(PC3)를 포함할 수 있다.
제1 보조 표시 영역(ADA1)은 도 1a에 도시된 센싱 영역(ED-SA)과 중첩 또는 대응될 수 있다. 즉, 제1 보조 표시 영역(ADA1)은 카메라 모듈(CMM, 도 2 참조)과 평면상에서 중첩하는 영역에 제공될 수 있다. 예를 들어, 외부 입력(예를 들어, 광)은 제1 보조 표시 영역(ADA1)을 통해 카메라 모듈(CMM)로 제공될 수 있고, 카메라 모듈(CMM)로부터의 출력은 제1 보조 표시 영역(ADA1)을 통해 외부로 방출될 수 있다. 본 실시예에서, 제1 보조 표시 영역(ADA1)은 원 형상으로 도시되었으나, 다각형, 타원, 적어도 하나의 곡선 변을 가진 도형, 또는 비정형의 형상 등 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
투과 영역의 면적을 확보하기 위해, 제1 보조 표시 영역(ADA1)에는 메인 표시 영역(MDA)보다 더 적은 수의 화소가 제공될 수 있다. 제1 보조 표시 영역(ADA1)에서 제1 발광 소자(LD1)가 배치되지 않은 영역은 투과 영역으로 정의될 수 있다. 예를 들어, 제1 보조 표시 영역(ADA1)에서 제1 발광 소자(LD1)의 제1 화소 전극 및 제1 화소 전극을 에워싸는 화소 정의 패턴이 배치되지 않은 영역은 투과 영역으로 정의될 수 있다.
단위 면적 또는 동일한 면적 내에서 제1 보조 표시 영역(ADA1)에 배치된 제1 화소(PX1)의 개수는 메인 표시 영역(MDA)에 배치된 제3 화소(PX3)의 개수보다 적을 수 있다. 예를 들어, 제1 보조 표시 영역(ADA1)의 해상도는 메인 표시 영역(MDA)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다. 예를 들어, 메인 표시 영역(MDA)의 해상도는 약 400ppi 이상이고, 제1 보조 표시 영역(ADA1)의 해상도는 약 200ppi 또는 100ppi일 수 있다. 다만, 이는 일 예일뿐 이에 특별히 제한되는 것은 아니다.
제1 화소(PX1)의 제1 화소 회로(PC1)는 제1 보조 표시 영역(ADA1)에 배치되지 않을 수 있다. 예를 들어, 제1 화소 회로(PC1)는 제2 보조 표시 영역(ADA2)또는 비표시 영역(DP-NDA, 도 3 참조)에 배치될 수 있다. 이 경우, 제1 보조 표시 영역(ADA1)의 광 투과율은 제1 화소 회로(PC1)가 제1 보조 표시 영역(ADA1)에 배치된 경우보다 증가될 수 있다.
제1 발광 소자(LD1)와 제1 화소 회로(PC1)는 연결 배선(TWL)을 통해 서로 전기적으로 연결될 수 있다. 연결 배선(TWL)은 제1 보조 표시 영역(ADA1)의 투과 영역과 중첩할 수 있다. 연결 배선(TWL)은 투명 도전 배선을 포함할 수 있다. 투명 도전 배선은 투명 도전 물질 또는 광 투과성 물질을 포함할 수 있다. 예를 들어, 연결 배선(TWL)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3)등의 투명 전도성 산화물(transparent conductive oxide, TCO)막으로 형성될 수 있다.
제2 보조 표시 영역(ADA2)은 제1 보조 표시 영역(ADA1)과 인접한다. 제2 보조 표시 영역(ADA2)은 제1 보조 표시 영역(ADA1)의 적어도 일부를 에워쌀 수 있다. 제2 보조 표시 영역(ADA2)은 제1 보조 표시 영역(ADA1)보다 낮은 투과율을 갖는 영역일 수 있다. 본 실시예에서, 제2 보조 표시 영역(ADA2)은 비표시 영역(DP-NDA, 도 3 참조)으로부터 이격될 수 있다. 다만, 이에 제한되지 않고, 제2 보조 표시 영역(ADA2)은 비표시 영역(DP-NDA)과 접할 수 있다.
제2 보조 표시 영역(ADA2)에는 제1 화소(PX1)의 제1 화소 회로(PC1), 제2 발광 소자(LD2), 및 제2 화소 회로(PC2)가 배치될 수 있다. 따라서, 제2 보조 표시 영역(ADA2)의 광 투과율은 제1 보조 표시 영역(ADA1)의 광 투과율보다 낮을 수 있다. 또한 제2 보조 표시 영역(ADA2)에 제1 화소(PX1)의 제1 화소 회로(PC1)가 배치됨에 따라, 단위 면적 또는 동일한 면적 내에서 제2 보조 표시 영역(ADA2)에 배치된 제2 화소(PX2)의 개수는 메인 표시 영역(MDA)에 배치된 제3 화소(PX3)의 개수보다 적을 수 있다. 제2 보조 표시 영역(ADA2)에 표시되는 이미지의 해상도는 메인 표시 영역(MDA)에 표시되는 이미지의 해상도보다 낮을 수 있다.
메인 표시 영역(MDA)은 제2 보조 표시 영역(ADA2)과 인접한다. 메인 표시 영역(MDA)은 제1 보조 표시 영역(ADA1)보다 낮은 투과율을 갖는 영역으로 정의될 수 있다. 메인 표시 영역(MDA)에는 제3 발광 소자(LD3) 및 제3 화소 회로(PC3)가 배치될 수 있다.
제1 발광 소자(LD1), 제2 발광 소자(LD2), 및 제3 발광 소자(LD3) 각각은 모두 복수로 제공될 수 있다. 제1 발광 소자들(LD1) 중 서로 가장 인접한 2 개의 제1 발광 소자들 사이의 간격은 제3 발광 소자들(LD3) 중 서로 가장 인접한 2 개의 제3 발광 소자들 사이의 간격보다 클 수 있다. 또한, 제2 발광 소자들(LD2) 중 서로 가장 인접한 2 개의 제2 발광 소자들 사이의 간격은 제3 발광 소자들(LD3) 중 서로 가장 인접한 2 개의 발광 소자들 사이의 간격보다 클 수 있다.
도 12에 도시된 제1 발광 소자(LD1)는 제1 발광 소자(LD1)의 제1 화소 전극(AE1, 도 13 참조)의 평면 상의 형상에 대응될 수 있다.
도 13은 본 발명의 일 실시예에 따른 표시 패널(DP)의 일부분의 단면도이다.
도 12 및 도 13을 참조하면, 제1 화소 전극(AE1)은 제2 보조 표시 영역(ADA2)에 배치된 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 예를 들어, 제1 화소 전극(AE1)은 연결 배선(TWL) 및 연결 브릿지(TW-CN)를 통해 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 이 경우, 연결 배선(TWL)은 투과 영역과 중첩할 수 있다. 따라서, 연결 배선(TWL)은 광 투과성 물질을 포함할 수 있다.
연결 배선(TWL)은 제5 절연층(50)과 제6 절연층(60) 사이에 배치될 수 있으나, 특별히 이에 제한되는 것은 아니다. 연결 브릿지(TW-CN)는 제6 절연층(60)과 제7 절연층(70) 사이에 배치될 수 있다. 연결 브릿지(TW-CN)는 연결 배선(TWL) 및 제1 화소 회로(PC1)에 접속될 수 있다.
앞서, 도 5, 도 6, 도 7, 도 8a, 도 9, 도 10, 도 11을 참조하여 설명된 센서는 연결 배선(TWL)과 동일한 층 상에 배치될 수 있다. 예를 들어, 상기 센서는 연결 배선(TWL)과 동일한 물질을 포함하며, 연결 배선(TWL)과 동시에 형성될 수 있다. 이 경우, 센서는 투명한 물질로 구성될 수 있다. 따라서, 센서(SS)가 외부에서 시인되지 않을 수 있다.
도 14는 본 발명의 일 실시예에 따른 센서(SS)의 평면도이다.
도 14를 참조하면, 센서(SS)는 가해지는 힘을 전기 저항의 변화로 전환하며, 변화하는 저항을 측정하는 스트레인 게이지일 수 있다. 센서(SS)는 그리드(GD)를 포함할 수 있다. 그리드(GD)의 값이 변화되는 것을 응용하여 변형률을 측정할 수 있다.
그리드(GD)의 길이(SL)는 제1 방향(DR1)과 나란한 방향의 길이이고, 그리드(GD)의 폭(SW)은 제2 방향(DR2)과 나란한 방향의 폭일 수 있다. 그리드(GD)의 길이 방향은 폴딩축(FX, 도 1b 참조)과 교차할 수 있다. 도 14에서는 폴딩축(FX)의 연장 방향, 예를 들어, 제2 방향(DR2)과 그리드(GD)의 길이 방향, 예를 들어, 제1 방향(DR1)이 서로 직교하는 것을 예를 들어 도시하였으나, 이에 특별히 제한되는 것은 아니다.
도 15는 본 발명의 일 실시예에 따른 전자 장치(ED-1)의 단면도이다.
도 15를 참조하면, 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)은 제1 방향(DR1)을 따라 배열될 수 있고, 전자 장치(ED-1)의 상면은 표시면(DS) 일 수 있다. 전자 장치(ED-1)는 제1 폴딩축(FX1)을 기준으로 폴딩될 수 있고, 제2 폴딩축(FX2)을 기준으로 폴딩될 수 있다. 제1 폴딩축(FX1)을 기준으로 폴딩되는 경우 표시면(DS)이 외부에 노출되지 않도록 인-폴딩(inner-folding)될 수 있고, 제2 폴딩축(FX2)을 기준으로 폴딩되는 경우 표시면(DS)이 외부에 노출되도록 아웃-폴딩(outer-folding)될 수 있다. 즉, 전자 장치(ED-1)는 선택적으로 인-폴딩 또는 아웃-폴딩될 수 있다.
도 16a는 본 발명의 일 실시예에 따른 전자 장치(ED-1)의 단면도이다. 도 16b는 본 발명의 일 실시예에 따른 전자 장치(ED-1)의 단면도이다. 도 16c는 본 발명의 일 실시예에 따른 전자 장치(ED-1)의 단면도이다.
도 16a 및 도 16b를 참조하면, 제2 영역(AR2)은 제2 방향(DR2)에 평행한 제1 폴딩축(FX1)을 기준으로 폴딩될 수 있다. 전자 장치(ED-1)가 폴딩된 상태에서 제2 영역(AR2)은 소정의 곡률 및 곡률반경을 갖는다. 제1 영역(AR1) 및 제3 영역(AR3)은 서로 마주보고, 표시면(DS)은 외부에 노출되지 않는다.
제1 센서(SS1) 및 제2 센서(SS2)는 전자 장치(ED-1)의 두께 방향으로 이격되어 배치될 수 있다. 제1 폴딩축(FX1)을 기준으로 폴딩 시, 제2 센서(SS2)로부터 측정된 저항은 제1 센서(SS1)로부터 측정된 저항보다 클 수 있다.
도 16c를 참조하면, 제2 영역(AR2)은 제2 방향(DR2)에 평행한 제2 폴딩축(FX2)을 기준으로 폴딩될 수 있다. 제1 영역(AR1) 및 제3 영역(AR3)은 서로 마주보고, 표시면(DS)은 외부에 노출될 수 있다. 제2 폴딩축(FX2)을 기준으로 폴딩 시, 제1 센서(SS1)로부터 측정된 저항은 제2 센서(SS2)로부터 측정된 저항보다 클 수 있다.
도 16a, 도 16b, 및 도 16c를 참조하면, 센서들(SS1, SS2)과 구동부(미도시)와 전기적으로 연결되고, 구동부는 제1 센서(SS1) 및 제2 센서(SS2)에 의해 측정된 저항 차이로부터 제2 영역(AR2)이 제1 폴딩축(FX1)을 기준으로 폴딩되었는지 제2 폴딩축(FX2)을 기준으로 폴딩되었는지 판단할 수 있고, 폴딩 정도를 측정할 수 있다. 이 후, 측정된 결과를 바탕으로 표시 장치(DD, 도 2 참조)의 동작이 제어될 수 있다.
도 17은 본 발명의 일 실시예에 따른 전자 장치(ED-2)의 사시도이다.
도 17을 참조하면, 제2 방향(DR2)을 따라 순차적으로 제1 영역(AR1-1), 제2 영역(AR2-1), 제3 영역(AR3-1), 제4 영역(AR4-1), 및 제5 영역(AR5-1)이 정의될 수 있다. 제1 영역(AR1-1), 제3 영역(AR3-1), 및 제5 영역(AR5-1)은 폴딩되지 않는 영역일 수 있으며, 비폴딩 영역들로 지칭될 수 있다. 제2 영역(AR2-1) 및 제4 영역(AR4-1)은 폴딩 또는 언폴딩되는 영역일 수 있다. 제2 영역(AR2-1) 및 제4 영역(AR4-1)은 폴딩 가능한 영역이므로 폴더블 영역들 또는 폴딩 영역들로 지칭될 수 있다.
제2 영역(AR2-1)은 제1 방향(DR1)으로 연장하는 제1 폴딩축(FXx)을 기준으로 폴딩 가능한 영역일 수 있다. 제4 영역(AR4-1)은 제1 방향(DR1)으로 연장하는 제2 폴딩축(FXy)을 기준으로 폴딩 가능한 영역일 수 있다.
전자 장치(ED-2)의 표시면(DS)을 기준으로 영역을 구분하였을 때, 제1 폴딩축(FXx)과 제2 폴딩축(FXy)은 서로 다른 영역에 정의될 수 있다. 예를 들어, 제1 폴딩축(FXx)은 표시면(DS) 위에 정의될 수 있고, 제2 폴딩축(FXy)은 표시면(DS) 아래에 정의될 수 있다.
표시면(DS) 위에 정의된 제1 폴딩축(FXx)을 기준으로 폴?壅퓔?, 제1 영역(AR1-1)과 제3 영역(AR3-1)은 서로 마주할 수 있다. 표시면(DS) 아래에 정의된 제2 폴딩축(FXy)을 기준으로 폴딩되면 제3 영역(AR3-1)과 제5 영역(AR5-1)은 서로 대향할 수 있다. 따라서, 전자 장치(ED-2)가 완전히 폴딩된 상태에서, 제5 영역(AR5-1)은 외부로 노출될 수 있다.
도 5 내지 도 11의 센서의 배치는 도 17의 전자 장치(ED-2)에도 동일하게 적용될 수 있다. 예를 들어, 도 5 내지 도 11의 센서의 배치는 제2 영역(AR2-1)과 중첩하는 영역 및 제4 영역(AR4-1)과 중첩하는 영역 각각에 적용될 수 있다.
도 18은 본 발명의 일 실시예에 따른 전자 장치(ED-3)의 사시도이다.
도 18을 참조하면, 전자 장치(ED-3)는 표시면(DS)을 통해 이미지(IM)를 사용자에게 제공할 수 있다. 표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 이미지(IM)를 표시하고, 비표시 영역(NDA)은 이미지(IM)를 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DA)의 형상과 비표시 영역(NDA)의 형상은 변형될 수 있다.
도 18에서는 전자 장치(ED-3)의 사용예를 예시적으로 도시하였다. 전자 장치(ED-3)는 소정의 각도로 폴딩된 상태로 사용될 수 있다. 이 경우, 제3 영역(AR3)에는 키보드 화면이 표시될 수 있다. 전자 장치(ED-3)는 언폴딩 상태에서 태블릿 형태로 사용되고, 소정의 각도로 폴딩된 상태에서는 노트북 형태로 사용될 수 있다.
도 5 내지 도 11의 센서의 배치는 도 18의 전자 장치(ED-3)에도 동일하게 적용될 수 있다. 예를 들어, 도 5 내지 도 11의 센서의 배치는 폴딩 영역인 제2 영역(AR2)과 중첩하는 영역에 적용될 수 있다.
도 19는 본 발명의 일 실시예에 따른 전자 장치(ED-3a)의 단면도이다.
도 19를 참조하면, 전자 장치(ED-3a)는 보호 필름(PLF), 윈도우 모듈(WM), 복수의 감압 접착층들(PSA1, PSA2, PSA3-1, PSA3-2, PSA4-1, PSA4-2), 반사 방지층(300), 센서층(200), 표시층(100), 패널 보호층(PPF), 복수의 하부 부재들(UP1, UP2, UP3-1, UP3-2), 쿠션층(CSH), 복수의 방열시트들(GS1, GS2) 및 카메라 모듈(CMM)를 포함할 수 있다.
윈도우 모듈(WM)은 보호 필름(PLF) 아래에 배치될 수 있다. 윈도우 모듈(WM)은 적어도 하나의 베이스층을 포함한다. 베이스층은 유리기판 또는 고분자 필름일 수 있다. 윈도우 모듈(WM)은 단층 구조 또는 다층 구조를 가질 수 있다. 윈도우 모듈(WM)의 하면에는 홈(HM)이 제공될 수 있다. 홈(HM)은 윈도우 모듈(WM)의 두께 방향의 일부가 제거되어 정의될 수 있다. 홈(HM)은 제2 영역(AR2)과 중첩하는 부분에 제공될 수 있다.
윈도우 모듈(WM)의 홈(HM)에는 수지(SSM)가 제공될 수 있다. 폴딩 및 언폴딩되는 부분과 중첩하는 윈도우 모듈(WM)에 홈(HM)을 제공함에 따라, 윈도우 모듈(WM)의 폴딩 신뢰성이 더 향상될 수 있다. 윈도우 모듈(WM)과 보호 필름(PLF)은 접착층에 의해 결합될 수 있고, 접착층과 보호 필름(PLF)은 그것들의 교체를 위해 윈도우 모듈(WM)으로부터 분리될 수 있다.
보호 필름(PLF)은 폴리이미드(Polyimide), 폴리 카보네이트(Polycarbonate), 폴리아미드(Polyamide), 트리아세틸셀루로오스(Triacetylcellulose), 또는 폴리 메틸메타크릴레이트(Polymethylmethacrylate), 또는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)를 포함할 수 있다. 별도로 도시하지 않았으나, 보호 필름(PLF)의 상면 상에는 하드코팅층, 지문방지층, 및 반사방지층 중 적어도 하나가 배치될 수 있다.
복수의 감압 접착층들(PSA1, PSA2, PSA3-1, PSA3-2, PSA4-1, PSA4-2)은 제1 감압 접착층(PSA1), 제2 감압 접착층(PSA2), 제3 감압접착층(PSA3-1, PSA3-2), 및 제4 감압 접착층(PSA4-1, PSA4-2)을 포함할 수 있다. 제1 감압 접착층(PSA1)은 윈도우 모듈(WM)와 반사 방지층(300) 사이에 배치되며, 윈도우 모듈(WM)와 반사 방지층(300)을 접착 시킬 수 있다. 제2 감압 접착층(PSA2)은 패널 보호층(PPF)과 제1 하부 부재(UP1) 사이에 배치되며, 패널 보호층(PPF)과 제1 하부 부재(UP1)를 접착시킬 수 있다. 제3 감압 접착층(PSA3-1, PSA3-2)은 제1 하부 부재(UP1)와 제2 하부 부재(UP2)사이에 배치되며, 제1 하부 부재(UP1)와 제2 하부 부재(UP2)를 접착시킬 수 있다. 제4-1 감압 접착층(PSA4-1)은 제2 하부 부재(UP2)와 제3 하부 부재(UP3-1) 사이에 배치되며, 제2 하부 부재(UP2)와 제3 하부 부재(UP3-1)를 접착시킬 수 있다. 제4-2 감압 접착층(PSA4-2)은 제2 하부 부재(UP2)와 쿠션층(CSH) 사이에 배치되며, 제2 하부 부재(UP2)와 쿠션층(CSH)을 접착시킬 수 있다.제3-1 감압 접착층(PSA3-1) 및 제 4-1 감압 접착층(PSA4-1)은 제3-2 감압 접착층(PSA3-2) 및 제4-2 감압 접착층(PSA4-2)과 접착 능력이 다를 수 있다. 예를 들어, 제3-2 및 4-2 감압 접착층들(PSA3-2, PSA4-2)의 접착력이 제3-1 및 제4-1 감압 접착층들(PSA3-1, PSA4-1)의 접착력보다 강할 수 있다.
표시층(100)은 실질적으로 영상을 생성하는 구성일 수 있다. 표시층(100)은 발광형 표시층일 수 있으며, 예를 들어, 표시층(100)은 유기발광 표시층, 무기발광 표시층, 유기-무기발광 표층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층일 수 있다.
센서층(200)은 표시층(100) 위에 배치될 수 있다. 센서층(200)은 센서, 입력 감지층, 또는 입력 감지 패널로 지칭될 수 있다. 센서층(200)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
반사 방지층(300)은 센서층(200) 위에 배치될 수 있다.
패널 보호층(PPF)은 표시층(100) 아래에 배치될 수 있다. 패널 보호층(PPF)은 표시층(100)의 하부를 보호할 수 있다. 패널 보호층(PPF)은 가요성 플라스틱 물질을 포함할 수 있다. 패널 보호층(PPF)은 표시층(100) 제조 공정 중에 표시층(100)의 배면에 스크래치가 발생되는 것을 방지할 수 있다. 패널 보호층(PPF)은 유색의 폴리이미드 필름일 수 있다. 예를 들어, 패널 보호층(PPF)은 불투명한 황색 필름일 수 있으나, 이에 제한되는 것은 아니다.
복수의 하부 부재들(UP1, UP2, UP3-1, UP3-2)은 제1 하부 부재(UP1), 제2 하부 부재(UP2), 제3-1 하부 부재(UP3-1), 및 제3-2 하부 부재(UP3-2)를 포함할 수 있다. 제1 하부 부재(UP1)는 패널 보호층(PPF) 아래에 배치될 수 있다. 제1 하부 부재(UP1)는 외부의 눌림에 따른 압축력에 대한 저항력을 높일 수 있다. 따라서, 제1 하부 부재(UP1)는 표시층(100)의 변형을 막아주는 역할을 할 수 있다. 제1 하부 부재(UP1)는 폴리이미드 또는 폴리에틸렌테레프탈레이트와 같은 가요성 플라스틱 물질을 포함할 수 있다.
또한, 제1 하부 부재(UP1)는 외부로부터 입사되는 광을 흡수할 수 있다. 제1 하부 부재(UP1)는 차광성 물질을 포함하거나, 광투과율이 낮은 유색의 필름일 수 있다. 예를 들어, 제1 하부 부재(UP1)는 검정색 플라스틱 필름일 수 있으며, 예를 들어, 검정색 폴리이미드 필름일 수 있다. 윈도우 모듈(WM)의 상측으로부터 표시층(100)을 바라봤을 때, 제1 하부 부재(UP1) 아래에 배치된 구성 요소들은 사용자에게 시인되지 않을 수 있다.
제2 하부 부재(UP2)는 제1 하부 부재(UP1) 아래에 배치된다. 제2 하부 부재(UP2)는 제2 하부 부재(UP2)의 상측에 배치된 구성들을 지지하고, 전자 장치(ED-3a)의 펼쳐진 상태와 폴딩된 상태를 유지한다. 본 발명의 일 실시예에서, 제2 하부 부재(UP2)는 적어도 비폴딩 영역인 제1 영역(AR1)에 대응하는 제1 지지부분, 폴딩 영역인 제2 영역(AR2)에 대응하는 폴딩 부분, 및 비폴딩 영역인 제3 영역(AR3)에 대응하는 제3 지지부분을 포함할 수 있다. 제1 지지부분과 제2 지지부분은 제2 방향(DR2)으로 서로 이격될 수 있다. 폴딩 부분은 제1 지지부분과 제2 지지부분 사이에 배치되며, 폴딩 부분에는 복수 개의 개구부가 정의될 수 있다. 개구부들에 의해 제2 하부 부재(UP2)의 일부분의 가요성이 향상될 수 있다.
제2 하부 부재(UP2)는 탄소섬유강화플라스틱(Carbon Fiber　Reinforced Plastic,　CFRP)을 포함할 수 있으나, 이에 특별히 제한되지 않는다. 또는, 제1 지지부분과 제2 지지부분은 비금속 물질, 플라스틱, 유리섬유강화플라스틱 또는 유리를 포함 할 수 있다. 플라스틱은 폴리이미드, 폴리에틸렌, 또는 폴리에틸렌 테레프탈레이트을 포함할 수 있으며 특별히 제한되지 않는다. 제1 지지부분과 제2 지지부분은 서로 동일한 물질을 포함할 수 있다. 폴딩부분은 제1 지지부분과 제2 지지부분과 동일한 물질을 포함할 수도 있고, 상이한 물질을 포함할 수도 있다. 예를 들어, 폴딩부분은 60GPa 이상의 탄성계수를 갖는 물질을 포함할 수 있고, 스테인리스스틸과 같은 금속 물질을 포함할 수 있다. 예를 들어, 폴딩부분은 SUS 304를 포함할 수 있으나, 이에 한정되지 않고 폴딩 부분은 다양한 금속 물질들을 포함할 수 있다.
제2 영역(AR2)과 중첩하는 영역에서, 제1 하부 부재(UP1)는 제2 하부 부재(UP2)와 이격될 수 있다. 즉 제2 영역(AR2)과 중첩하는 부분에서, 제2 하부 부재(UP2)와 제1 하부 부재(UP1) 상에는 빈 공간이 정의될 수 있다.
전자 장치(ED-3a)가 폴딩 시, 제1 하부 부재(UP1)과 제2 하부 부재(UP2) 사이에 빈 공간이 정의되기 때문에, 제2 하부 부재(UP2)에 정의된 복수 개의 개구부들의 형상이 전자 장치(ED-3a)의 외부에서 시인되지 않을 수 있다.
또한, 제1 하부 부재(UP1)가 차광성 물질을 포함하거나, 광투과율이 낮은 유색 필름으로 적용됨에 따라, 제2 하부 부재(UP2)의 색감 차이가 외부에서 시인되지 않을 수 있다. 예를 들어, 제2 하부 부재(UP2)에서 복수 개의 개구부들이 정의된 제1 지지영역과 복수 개의 개구부들이 정의되지 않은 제2 지지영역의 색감 차이가 외부에서 시인되지 않을 수 있다. 상기 제1 지지영역은 폴딩 영역과 중첩하는 영역일 수 있고, 상기 제2 지지영역은 제1 영역(AR1) 및 제3 영역(AR3)과 중첩하는 영역일 수 있다.
쿠션층(CSH)은 제2 하부 부재(UP2) 아래에 배치될 수 있다. 쿠션층(CSH)의 일부분은 복수 개의 개구부들의 일부분과 중첩할 수 있다. 쿠션층(CSH)은 외부의 충격을 흡수하여 표시층(100)을 보호할 수 있다. 쿠션층(CSH)은 소정의 탄성력을 갖는 발포(foam)시트를 포함할 수 있다. 쿠션층(CSH) 각각은 스펀지 또는 폴리 우레탄을 포함할 수 있다. 쿠션층(CSH)은 제3 영역(AR3)과 중첩하는 부분에 제공될 수 있다.
제3-1 하부 부재(UP3-1)는 제2 하부 부재(UP2) 아래에 배치될 수 있다. 제3-2 하부 부재(UP3-2)는 쿠션층(CSH) 아래에 배치될 수 있다. 제3-1 하부 부재(UP3-1)와 제3-2 하부 부재(UP3-2)는 하측에서 인가되는 외부 충격을 흡수할 수 있다.
복수의 방열시트들(GS1, GS2)은 제1 방열시트(GS1) 및 제2 방열시트(GS2)를 포함할 수 있다. 제1 방열시트(GS1)는 제3-1 하부 부재(UP3-1) 아래에 배치될 수 있고, 제2 방열시트(GS2)는 제3-2 하부 부재(UP3-2) 아래에 배치될 수 있다. 복수의 방열시트들(GS1, GS2)은 하측에 배치되는 전자부품들에서 발생한 열을 방출시킬 수 있다. 복수의 방열시트들(GS1, GS2)은 접착층과 그라파이트층이 교번하게 적층된 구조를 가질 수 있으나, 이에 특별히 제한되는 것은 아니다. 복수의 방열시트들(GS1, GS2)은 방열 특성을 향상시킬 뿐만 아니라, 전자파 차폐 또는 전자파흡수 특성을 가질 수 있다.
카메라 모듈(CMM)은 정지 영상 및 동영상을 촬영할 수 있다. 카메라 모듈(CMM)은 복수로 제공될 수 있다. 그 중 일부 카메라 모듈(CMM)은 보조 표시 영역(ADA)과 중첩할 수 있다. 외부 입력(예를 들어, 광)은 보조 표시 영역(ADA)을 통해 카메라 모듈(CMM)로 제공될 수 있다. 예를 들어, 카메라 모듈(CMM)은 보조 표시 영역(ADA)을 통해 자연 광을 수신하여 외부 이미지를 촬영할 수 있다.
개구부(OP)는 카메라 모듈(CMM)과 중첩되게 배치될 수 있다. 개구부(OP)의 사이즈는 전자 장치(ED-3a)가 폴딩되는 경우와 언폴딩 되는 경우에 변형되는 개구부(OP)를 정의하는 측벽의 위치를 고려하여 결정될 수 있다.연결부재(CP)는 하우징(HS)과 내부 구조를 연결할 수 있다. 제3-1 하부 부재(UP3-1)의 일단과 하우징(HS)을 연결할 수 있다. 연결부재(CP)는 탄성력이 있는 재료를 포함할 수 있다. 도 19에서는 제3-1 하부 부재(UP3-1)에 연결부재(CP)가 결합되는 것을 예시적으로 도시하였으나, 특별히 이에 제한되는 것은 아니다.
도 5 내지 도 11에서 설명된 센서의 배치는 도 19의 전자 장치(ED-3a)에도 동일하게 적용될 수 있다. 예를 들어, 도 5 내지 도 11의 센서의 배치는 폴딩 영역인 제2 영역(AR2)과 중첩하는 영역에 적용될 수 있다.
도 20은 본 발명의 일 실시예에 따른 전자 장치(ED-3b)의 단면도이다. 도 19를 참조하여 설명한 구성과 동일한 구성에 대한 중복된 설명은 생락한다.
제3 하부 부재(UP3)는 제1 방열 시트(GS1)와 제4 갑압 접착층(PSA4) 사이 및 제2 방열 시트(GS2)와 제4 갑압 접착층(PSA4) 사이에 배치될 수 있다. 제3 하부 부재(UP3)는 하측에서 인가되는 외부 충격을 흡수할 수 있다.
제4 하부 부재(UP4)는 제1 방열 시트(GS1) 아래에 배치될 수 있다. 제 4 하부 부재(UP4)는 중간 프레임이라 지칭될 수 있다.
제5 하부 부재(UP5)는 제1 방열 시트(GS1) 아래에 배치될 수 있다. 제5 감압 접착층(PSA5)은 제5 하부 부재(UP5)와 하우징(HS) 사이에 배치될 수 있고, 제5 하부 부재(UP5)와 하우징(HS)을 결합시킬 수 있다. 제5 하부 부재(UP5)는 배터리(BT)를 배치하기 위한 구조일 수 있다. 배터리(BT)는 전자 장치(ED-3b)에 전원을 공급할 수 있다.
복수 개의 센서들(SS1-1, SS2-1)은 표시층(100)과 제2 영역(AR2)이 중첩하여 배치될 수 있다. 복수 개의 센서들(SS1-1, SS2-1)은 제1 센서(SS1-1) 및 제2 센서(SS2-1)를 포함할 수 있다. 제1 센서(SS1-1) 및 제2 센서(SS2-1) 각각은 제3 방향(DR3)으로 배치될 수 있다. 도 20에서는 3개의 제1 센서들(SS1-1) 및 3개의 제2 센서들(SS2-1)을 예시적으로 도시하였으나, 특별히 이에 제한되는 것은 아니다. 예를 들어, 전자 장치(ED-3b)의 폴딩 영역이 커질수록 더 많은 센서들이 제2 영역(AR2) 배치될 수 있다. 또한, 제3 방향(DR3)으로 2개의 센서들이 배치되어 있는 것을 예시하였으나, 전자 장치(ED-3b)의 목적에 따라 3개 이상의 센서들이 제3 방향(DR3)으로 배치될 수 있다.
도 5 내지 도 11의 센서의 배치는 도 20의 전자 장치(ED-3b)에도 동일하게 적용될 수 있다. 예를 들어, 도 5 내지 도 11의 센서의 배치는 폴딩 영역인 제2 영역(AR2)과 중첩하는 영역에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
ED: 전자 장치 AR1: 제1 영역
AR2: 제2 영역 AR3: 제3 영역
FL1: 제1 층 SS1: 제1 센서
FL2: 제2 층 SS1: 제2 센서
110: 기판 120: 회로층
130: 발광 소자층 140: 봉지층
200: 센서층

Claims (20)

  1. 제1 방향을 따라 제1 영역, 상기 제1 영역과 인접하며 폴딩되는 제2 영역, 상기 제2 영역과 인접한 제3 영역이 정의된 기판;
    상기 기판 위에 배치되며 복수의 절연층들, 복수의 도전층들, 및 적어도 하나의 반도체층을 포함하는 회로층;
    상기 회로층 위에 배치되며 발광 소자를 포함하는 발광 소자층;
    상기 발광 소자층 위에 배치된 봉지층; 및
    상기 봉지층 위에 배치되고 복수의 센서 도전층들을 포함하며 외부 입력을 감지하는 센서층을 포함하고,
    상기 복수의 도전층들, 상기 적어도 하나의 반도체층, 및 상기 복수의 센서 도전층들 중 제1 층은 제1 센서를 포함하고,
    상기 복수의 도전층들, 상기 적어도 하나의 반도체층, 및 상기 복수의 센서 도전층들 중 상기 제1 층과 다른 제2 층은 제2 센서를 포함하고,
    상기 제1 센서 및 상기 제2 센서는 상기 제2 영역과 중첩하는 전자 장치.
  2. 제1 항에 있어서,
    평면 상에서 보았을 때, 상기 제1 센서는 상기 제2 센서와 상기 제1 방향으로 이격된 전자 장치.
  3. 제1 항에 있어서,
    상기 제1 센서는 상기 제2 센서와 신축성 또는 강성이 다른 전자 장치.
  4. 제1 항에 있어서,
    평면 상에서 보았을 때, 상기 제1 센서는 상기 제2 센서와 상기 제1 방향과 교차하는 제2 방향으로 이격되는 전자 장치.
  5. 제1 항에 있어서,
    상기 제1 층 및 상기 제2 층 중 어느 하나는 제3 센서를 더 포함하고, 상기 제3 센서는 상기 제1 센서 및 상기 제2 센서와 이격된 전자 장치.
  6. 제5 항에 있어서,
    상기 제3 센서는 상기 제2 영역과 중첩하는 전자 장치.
  7. 제1 항에 있어서,
    상기 적어도 하나의 반도체층은 실리콘 반도체를 포함하는 제1 반도체층 및 산화물 반도체를 포함하는 제2 반도체층을 포함하는 전자 장치.
  8. 제1 항에 있어서,
    평면 상에서 보았을 때, 상기 제2 센서는 상기 제1 센서보다 상기 제3 영역에 더 인접하여 배치되고, 상기 제2 센서의 강성은 상기 제1 센서의 강성보다 큰 전자 장치.
  9. 제1 항에 있어서,
    상기 제1 층은 상기 제2 층과 상기 기판 사이에 정의되고,
    상기 제1 센서는 상기 제2 센서보다 신축성이 큰 전자 장치.
  10. 제1 항에 있어서,
    상기 제1 센서의 상기 제1 방향의 길이는 상기 제2 센서의 상기 제1 방향의 길이보다 긴 전자 장치.
  11. 제1 항에 있어서,
    상기 제1 센서의 상기 제1 방향과 교차하는 제2 방향의 길이는 상기 제2 센서의 상기 제2 방향의 길이보다 긴 전자 장치.
  12. 제1 항에 있어서,
    상기 회로층은 상기 발광 소자와 전기적으로 연결된 화소 회로, 및 상기 발광 소자와 상기 화소 회로를 전기적으로 연결하는 연결 배선을 더 포함하고,
    상기 연결 배선은 광 투과성 물질을 포함하며, 상기 제1 센서 또는 상기 제2 센서는 상기 연결 배선과 같은 층에 배치되는 전자 장치.
  13. 제1 항에 있어서,
    상기 제2 영역은 상기 기판 위에 정의된 제1 폴딩축을 기준으로 폴딩되거나, 상기 기판 아래에 정의된 제2 폴딩축을 기준으로 폴딩되는 전자 장치.
  14. 제13 항에 있어서,
    상기 제1 센서 및 상기 제2 센서와 전기적으로 연결된 구동부를 더 포함하고,
    상기 구동부는 상기 제1 센서 및 상기 제2 센서에 의해 측정된 신호로부터 상기 제2 영역이 상기 제1 폴딩축을 기준으로 폴딩되었는지 상기 제2 폴딩축을 기준으로 폴딩되었는지 판단하도록 구성된 전자 장치.
  15. 제1 항에 있어서,
    상기 제1 센서 및 상기 제2 센서 각각은 스트레인 게이지인 전자 장치.
  16. 제1 방향을 따라 제1 영역, 상기 제1 영역과 인접하며 폴딩되는 제2 영역, 상기 제2 영역과 인접한 제3 영역이 정의되며, 기판, 상기 기판 위에 배치되며 복수의 절연층들, 복수의 도전층들, 및 적어도 하나의 반도체층을 포함하는 회로층, 상기 회로층 위에 배치되며 발광 소자를 포함하는 발광 소자층, 상기 발광 소자층 위에 배치된 봉지층을 포함하는 표시층;
    상기 표시층 위에 배치되고 복수의 센서 도전층들을 포함하며 외부 입력을 감지하는 센서층;
    상기 복수의 도전층들, 상기 적어도 하나의 반도체층, 및 상기 복수의 센서 도전층들 중 어느 하나의 제1 층에 포함된 제1 센서; 및
    상기 복수의 도전층들, 상기 적어도 하나의 반도체층, 및 상기 복수의 센서 도전층들 중 다른 하나의 제2 층에 포함된 제2 센서를 포함하는 전자 장치.
  17. 제16 항에 있어서,
    상기 표시층에는 메인 표시 영역, 제1 보조 표시 영역, 및 제2 보조 표시 영역이 더 정의되고,
    상기 표시층은,
    상기 제1 보조 표시 영역에 배치된 제1 발광 소자 및 상기 제1 발광 소자와 전기적으로 연결되며 상기 제2 보조 표시 영역에 배치된 제1 화소 회로를 포함하는 제1 화소;
    상기 제2 보조 표시 영역에 배치된 제2 발광 소자 및 상기 제2 발광 소자와 전기적으로 연결되며 상기 제2 보조 표시 영역에 배치된 제2 화소 회로를 포함하는 제2 화소;
    상기 메인 표시 영역에 배치된 제3 발광 소자 및 상기 제3 발광 소자와 전기적으로 연결되며 상기 제3 보조 표시 영역에 배치된 제3 화소 회로를 포함하는 제3 화소; 및
    상기 제1 발광 소자와 상기 제1 화소 회로를 연결하는 연결 배선을 포함하고,
    상기 제1 센서 및 상기 제2 센서 중 하나는 상기 연결 배선과 동일한 층 상에 배치되며, 상기 연결 배선과 동일한 물질을 포함하는 전자 장치.
  18. 제16 항에 있어서,
    상기 제1 층은 상기 제2 층과 상기 기판 사이에 정의되고,
    상기 제1 센서는 상기 제2 센서와 신축성 또는 강성이 다른 전자 장치.
  19. 제16 항에 있어서,
    평면 상에서 보았을 때, 상기 제1 센서는 상기 제2 센서와 상기 제1 방향으로 이격된 전자 장치.
  20. 제16 항에 있어서,
    평면 상에서 보았을 때, 상기 제1 센서는 상기 제2 센서와 상기 제1 방향과 교차하는 제2 방향으로 이격되는 전자 장치.
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