KR20220022926A - 표시 장치 - Google Patents

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KR20220022926A
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김민섭
강호승
남호성
장준혁
함문식
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삼성디스플레이 주식회사
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Abstract

표시 장치는 제1 패널 영역, 벤딩 영역, 및 제2 패널 영역이 정의된 표시 패널, 및 상기 제1 패널 영역 아래에 배치된 지지층을 포함하고, 상기 벤딩 영역은 상기 지지층의 하부를 향해 벤딩되고, 상기 표시 패널은 상기 제1 패널 영역에 배치된 제1 얼라인 마크를 포함하고, 상기 지지층에는 상기 제1 얼라인 마크와 중첩하는 제1 얼라인 개구가 정의되고, 상기 표시 패널의 두께 방향에서, 상기 제1 얼라인 개구는 상기 제2 패널 영역과 이격되고, 상기 제1 얼라인 개구는 상기 지지층의 엣지로부터 이격되고, 상기 제1 얼라인 개구는 상기 지지층에 의해 완전히 에워싸일 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 제품 신뢰성이 향상된 표시 장치에 관한 것이다.
표시 장치는 표시화면에 다양한 이미지를 표시하여 사용자에게 정보를 제공한다. 일반적으로 표시 장치는 할당된 화면 내에서 정보를 표시한다. 최근 폴딩이 가능한 플렉서블 표시 패널을 포함하는 플렉서블 표시 장치들이 개발되고 있다. 플렉서블 표시 장치는 리지드 표시 장치와 달리, 접거나 말거나 휠 수 있다. 형상이 다양하게 변경될 수 있는 플렉서블 표시 장치는 기존의 화면 크기에 구애 받지 않고 휴대할 수 있어, 사용자 편의성이 향상될 수 있다.
본 발명은 제품 신뢰성이 향상된 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 실시예에 따른 표시 장치는 제1 방향을 따라 제1 패널 영역, 벤딩 영역, 및 제2 패널 영역이 정의된 표시 패널, 및 상기 표시 패널의 상기 제1 패널 영역 아래에 배치된 지지층을 포함하고, 상기 표시 패널의 벤딩 영역은 상기 지지층의 하부를 향해 벤딩되고, 상기 지지층의 일부분은 상기 제1 패널 영역과 상기 제2 패널 영역 사이에 배치되고, 상기 표시 패널은 상기 제1 패널 영역에 배치된 제1 얼라인 마크를 포함하고, 상기 지지층에는 상기 제1 얼라인 마크와 중첩하는 제1 얼라인 개구가 정의되고, 상기 표시 패널의 두께 방향에서, 상기 제1 얼라인 개구는 상기 제2 패널 영역과 이격되고, 상기 제1 얼라인 개구는 상기 지지층의 엣지로부터 이격되고, 상기 제1 얼라인 개구는 상기 지지층에 의해 완전히 에워싸일 수 있다.
상기 두께 방향에서, 상기 제1 얼라인 개구는 상기 제2 패널 영역으로부터 상기 제1 방향과 교차하는 제2 방향으로 이격될 수 있다.
상기 제1 얼라인 개구는 복수로 제공되고, 복수 개의 제1 얼라인 개구들은 상기 제2 패널 영역을 사이에 두고 이격될 수 있다.
상기 제1 얼라인 마크는 복수로 제공되고, 상기 표시 패널은 복수 개의 제1 얼라인 마크들이 상기 복수 개의 제1 얼라인 개구들과 각각 중첩하도록 상기 지지층에 정렬될 수 있다.
상기 지지층은 상기 제1 방향을 따라 연장하는 제1 엣지와 제2 엣지, 및 상기 제1 방향과 교차하는 제2 방향을 따라 연장하는 제3 엣지와 제4 엣지를 포함하고, 상기 벤딩 영역은 상기 제4 엣지를 에워싸며 벤딩되고, 상기 제1 얼라인 개구는 상기 제1 내지 제4 엣지들 중 상기 제4 엣지와 가장 가까울 수 있다.
상기 표시 패널은 상기 제1 패널 영역에 배치된 제2 얼라인 마크를 더 포함하고, 상기 지지층에는 상기 제2 얼라인 마크와 중첩하는 제2 얼라인 개구가 정의되고, 상기 제2 얼라인 개구는 상기 제1 내지 제4 엣지들 중 상기 제1 엣지와 가장 가까울 수 있다.
상기 제2 얼라인 개구는 상기 제1 엣지와 이격되고, 상기 제2 얼라인 개구는 상기 지지층에 의해 완전히 에워싸일 수 있다.
상기 제2 얼라인 개구는 상기 제1 엣지와 연결되고, 상기 제1 엣지와 상기 제2 얼라인 개구를 정의하는 측벽은 서로 연결될 수 있다.
상기 제1 패널 영역에는 폴딩 가능한 폴딩 영역이 정의되고, 상기 지지층의 상기 폴딩 영역과 중첩하는 영역에는 복수 개의 개구부들이 정의될 수 있다.
상기 제1 얼라인 개구는 상기 복수 개의 개구부들로부터 상기 제1 방향으로 이격될 수 있다.
상기 표시 패널은 베이스층, 상기 베이스층 위에 배치되며 복수의 금속층들을 포함하는 회로층, 상기 회로층 위에 배치된 발광 소자층, 및 상기 발광 소자층 위에 배치된 봉지층을 포함하고, 상기 제1 얼라인 마크는 상기 복수의 금속층들 중 어느 하나의 금속층과 동일한 층 상에 배치될 수 있다.
상기 제1 얼라인 개구를 정의하는 측벽은 폐곡선 형상을 가질 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 방향을 따라 제1 패널 영역, 벤딩 영역, 및 제2 패널 영역이 정의된 표시 패널, 및 상기 표시 패널의 상기 제1 패널 영역 아래에 배치된 지지층을 포함하고, 상기 표시 패널의 벤딩 영역은 상기 지지층의 하부를 향해 벤딩되고, 상기 지지층의 일부분은 상기 제1 패널 영역과 상기 제2 패널 영역 사이에 배치되고, 상기 지지층에는 복수 개의 얼라인 개구들이 정의되고, 상기 복수 개의 얼라인 개구들의 상기 제1 방향과 교차하는 제2 방향의 거리는 상기 제2 패널 영역의 제2 방향의 폭보다 크고, 상기 복수 개의 얼라인 개구들 각각은 상기 지지층에 의해 완전히 에워싸일 수 있다.
상기 복수 개의 얼라인 개구들은 상기 제2 패널 영역을 사이에 두고 이격되어 정의될 수 있다.
상기 복수 개의 얼라인 개구들을 정의하는 측벽들 각각은 폐곡선 형상을 가질 수 있다.
상기 표시 패널은 상기 제1 패널 영역에 배치된 복수 개의 얼라인 마크들을 포함하고, 상기 복수 개의 얼라인 마크들은 상기 복수 개의 얼라인 개구들과 각각 중첩할 수 있다.
상기 표시 패널은 베이스층, 상기 베이스층 위에 배치되며 복수의 금속층들을 포함하는 회로층, 상기 회로층 위에 배치된 발광 소자층, 및 상기 발광 소자층 위에 배치된 봉지층을 더 포함하고, 상기 복수 개의 얼라인 마크들 각각은 상기 복수의 금속층들 중 어느 하나의 금속층과 동일한 층 상에 배치될 수 있다.
상기 복수 개의 얼라인 개구들은 상기 지지층의 엣지와 인접하여 정의되고, 상기 표시 패널의 상기 벤딩 영역은 상기 지지층의 상기 엣지를 에워싸며 벤딩될 수 있다.
상기 제1 패널 영역에는 폴딩 가능한 폴딩 영역이 정의되고, 상기 지지층의 상기 폴딩 영역과 중첩하는 영역에는 복수 개의 개구부들이 정의될 수 있다.
상기 복수 개의 얼라인 개구들은 상기 복수 개의 개구부들로부터 상기 제1 방향으로 이격될 수 있다.
벤딩 영역과 인접한 지지층의 특정 엣지와 인접한 영역은 정전기가 갑작스럽게 방전되며 주변 소자에 영향을 미치는 현상의 발생 빈도가 다른 엣지와 인접한 영역보다 잦을 수 있다. 본 발명은 지지층의 특정 엣지에 인접한 얼라인 개구는 특정 엣지와 이격되어 정의될 수 있다. 이 경우, 얼라인 개구에 의해 노출된 표시 패널의 일부분은 특정 엣지와 이격될 수 있고, 정전기가 갑작스럽게 방전되더라도 전하는 표시 패널이 아닌 지지층을 통해 방전될 수 있다. 따라서, 정전기 방전에 의해 표시 패널에 포함된 소자가 파괴될 확률이 감소 또는 제거될 수 있다. 따라서, 표시 장치의 신뢰성이 향상될 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 사시도들이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 표시 장치의 일부 구성들을 도시한 배면도이다.
도 7b는 도 7a의 AA 영역을 확대하여 도시한 도면이다.
도 8은 도 7a의 BB 영역을 확대하여 도시한 도면이다.
도 9는 도 7a의 BB 영역과 대응하는 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 도면이다.
도 10은 본 발명의 일 실시예에 따른 표시 패널 및 입력 센서의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 패널 및 입력 센서의 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 패널 및 입력 센서의 단면도이다.
도 13은 본 발명의 일 실시예에 따른 표시 장치의 배면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 사전적 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안 된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치(ED)의 사시도들이다. 도 1a는 전자 장치(ED)의 펼쳐진 상태(또는 언폴딩 상태)를, 도 1b는 전자 장치(ED)의 폴딩 상태를 도시하였다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시예에 따른 전자 장치(ED)는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 표시면(DS)을 포함할 있다. 전자 장치(ED)는 표시면(DS)을 통해 이미지(IM)를 사용자에게 제공할 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 이미지(IM)를 표시하고, 비표시 영역(NDA)은 이미지(IM)를 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DA)의 형상과 비표시 영역(NDA)의 형상은 변형될 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 또한, 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다. 또한, "두께 방향에서"도 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다. 이하, 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향축들이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
전자 장치(ED)는 폴딩 영역(FA) 및 복수 개의 비폴딩 영역들(NFA1, NFA2)을 포함할 수 있다. 비폴딩 영역들(NFA1, NFA2)은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)을 포함할 수 있다. 제1 방향(DR1) 내에서, 폴딩 영역(FA)은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2) 사이에 배치될 수 있다. 폴딩 영역(FA)은 제1 영역(FA), 제1 비폴딩 영역(NFA1)은 제2 영역(NFA1), 제2 비폴딩 영역(NFA2)은 제3 영역(NFA2)으로 지칭될 수 있다.
도 1b에 도시된 것과 같이, 폴딩 영역(FA)은 제2 방향(DR2)에 평행한 폴딩축(FX)을 기준으로 폴딩될 수 있다. 폴딩 영역(FA)은 소정의 곡률 및 곡률반경을 갖는다. 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)은 서로 마주보고, 전자 장치(ED)는 표시면(DS)이 외부에 노출되지 않도록 인-폴딩(inner-folding)될 수 있다.
본 발명의 일 실시예에서 전자 장치(ED)는 표시면(DS)이 외부에 노출되도록 아웃-폴딩(outer-folding)될 수 있다. 본 발명의 일 실시예에서 전자 장치(ED)는 펼침 동작으로부터 인-폴딩 또는 아웃-폴딩 동작이 상호 반복되도록 구성될 수 있으나 이에 제한되지 않는다. 본 발명의 일 실시예에서 전자 장치(ED)는 펼침 동작, 인-폴딩 동작, 및 아웃-폴딩 동작 중 어느 하나를 선택할 수 있도록 구성될 수 있다.
전자 장치(ED)에는 복수 개의 센싱 영역들(SA1, SA2, SA3)이 정의될 수 있다. 도 1a에서는 3 개의 센싱 영역들(SA1, SA2, SA3)이 예시적으로 도시되었으나, 센싱 영역들(SA1, SA2, SA3)의 개수가 이에 제한되는 것은 아니다.
센싱 영역들(SA1, SA2, SA3)은 제1 센싱 영역(SA1), 제2 센싱 영역(SA2), 및 제3 센싱 영역(SA3)을 포함할 수 있다. 예를 들어, 제1 센싱 영역(SA1)은 카메라 모듈과 중첩할 수 있고, 제2 센싱 영역(SA2)은 제1 조도 센서와 중첩할 수 있고, 제3 센싱 영역(SA3)은 제2 조도 센서와 중첩할 수 있으나, 이에 특별히 제한되는 것은 아니다.
전자 모듈들(예를 들어, 카메라 모듈, 제1 조도 센서, 또는 제2 조도 센서)은 제1 내지 제3 센싱 영역들(SA1, SA2, SA3) 각각을 통해 통해 전달되는 외부 입력을 수신하거나, 제1 내지 제3 센싱 영역들(SA1, SA2, SA3) 각각을 통해 출력을 제공할 수 있다.
제1 센싱 영역(SA1)은 표시 영역(DA)에 의해 에워싸일 수 있고, 제2 센싱 영역(SA2) 및 제3 센싱 영역(SA3) 각각은 표시 영역(DA)에 포함될 수 있다. 즉, 제2 센싱 영역(SA2) 및 제3 센싱 영역(SA3)은 영상을 표시할 수도 있다. 제1 내지 제3 센싱 영역들(SA1, SA2, SA3) 각각의 투과율은 표시 영역(DA)의 투과율보다 높을 수 있다. 또한, 제1 센싱 영역(SA1)의 투과율은 제2 센싱 영역(SA2)의 투과율, 및 제3 센싱 영역(SA3)의 투과율 각각보다 높을 수 있다.
본 발명의 실시예에 따르면, 카메라 모듈은 표시 영역(DA)에 의해 에워싸일 수 있고, 제1 및 제2 조도 센서들 각각은 표시 영역(DA)과 중첩할 수 있다. 따라서, 카메라 모듈, 제1 조도 센서, 및 제2 조도 센서가 배치될 영역을 비표시 영역(NDA)에 제공하지 않아도 된다. 그 결과, 전자 장치(ED)의 전면 대비 표시 영역(DA)의 면적 비율은 증가될 수 있다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 2를 참조하면, 전자 장치(ED)는 표시 장치(DD), 전자 모듈(EM), 전원 모듈(PSM) 및 케이스(EDC1, EDC2)을 포함할 수 있다. 별도로 도시하지 않았으나, 전자 장치(ED)는 표시 장치(DD)의 폴딩 동작을 제어하기 위한 기구 구조물을 더 포함할 수 있다.
표시 장치(DD)는 이미지를 생성하고 외부입력을 감지한다. 표시 장치(DD)는 윈도우 모듈(WM) 및 표시 모듈(DM)을 포함한다. 윈도우 모듈(WM)은 전자 장치(ED)의 전면을 제공한다.
표시 모듈(DM)은 적어도 표시 패널(DP)을 포함할 수 있다. 도 2에서 표시 모듈(DM)은 표시 패널(DP)과 동일한 것으로 도시하였으나, 실질적으로 표시 모듈(DM)은 복수 개의 구성이 적층된 적층 구조물일 수 있다. 표시 모듈(DM)의 적층 구조에 대한 상세한 설명은 후술한다.
표시 패널(DP)은 전자 장치(ED)의 표시 영역(DA, 도 1a 참조) 및 비표시 영역(NDA, 도 1a 참조)에 대응하는 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)을 포함한다. 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다. 표시 모듈(DM)은 비표시 영역(DP-NDA) 상에 배치된 구동칩(DIC)을 포함할 수 있다. 표시 모듈(DM)은 비표시 영역(DP-NDA)에 결합된 연성회로필름(FCB)을 더 포함할 수 있다.
구동칩(DIC)은 표시 패널(DP)의 화소를 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다. 도 2에서는 구동칩(DIC)이 표시 패널(DP) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동칩(DIC)은 연성회로필름(FCB) 상에 실장될 수도 있다.
전자 모듈(EM)은 적어도 메인 컨트롤러를 포함한다. 전자 모듈(EM)은 무선통신모듈, 카메라모듈, 근접센서모듈, 영상입력모듈, 음향입력모듈, 음향출력모듈, 메모리, 및 외부 인터페이스모듈 등을 포함할 수 있다. 전자 모듈(EM)은 전원 모듈(PSM)과 전기적으로 연결된다.
메인 컨트롤러는 전자 장치(ED)의 전반적인 동작을 제어한다. 예를 들어 메인 컨트롤러는 사용자 입력에 부합하게 표시 장치(DD)을 활성화 시키거나, 비활성화 시킨다. 메인 컨트롤러는 표시 장치(DD) 및 다른 모듈들의 동작을 제어할 수 있다. 메인 컨트롤러는 적어도 하나의 마이크로 프로세서를 포함할 수 있다.
케이스(EDC1, EDC2)는 표시 모듈(DM), 전자 모듈(EM), 및 전원 모듈(PSM)을 수용한다. 서로 분리된 2개의 케이스(EDC1, EDC2)를 예시적으로 도시하였으나 이에 제한되지 않는다. 미-도시하였으나, 전자 장치(ED)는 2개의 케이스(EDC1, EDC2)를 연결하기 위한 힌지구조물을 더 포함할 수 있다. 케이스(EDC1, EDC2)는 윈도우 모듈(WM)과 결합될 수 있다. 케이스(EDC1, EDC2)는 표시 모듈(DM), 전자 모듈(EM), 및 전원 모듈(PSM) 등 케이스(EDC1, EDC2)에 수용된 구성들을 보호한다.
도 3은 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 3을 참조하면, 표시 모듈(DM)은 표시 패널(DP), 표시 패널(DP) 위에 배치된 입력 센서(IS), 입력 센서(IS) 위에 배치된 광학필름(LF), 및 표시 패널(DP) 아래에 배치된 하측 부재(LM)을 포함할 수 있다. 상기 부재들 사이에는 필요에 따라 접착층이 배치될 수 있다.
표시 패널(DP)은 베이스층, 베이스층 상에 배치된 회로 소자층, 회로 소자층 상에 배치된 표시 소자층, 및 표시 소자층 상에 배치된 박막 봉지층을 포함할 수 있다. 베이스층은 플라스틱 필름을 포함할 수 있다. 예를 들어, 베이스층은 폴리 이미드를 포함할 수 있다. 실질적으로 베이스층의 평면상 형상은 후술하는 도 4에 도시된 표시 패널(DP)의 평면상 형상과 동일할 수 있다.
회로 소자층은 유기층, 무기층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅 및 증착 등의 방식으로 유기층, 무기층, 반도체층, 및 도전층이 베이스층상에 형성될 수 있다. 이후, 복수 회의 포토리소그래피 공정들을 통해 유기층, 무기층, 반도체층, 및 도전층이 선택적으로 패터닝되어 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.
반도체 패턴, 도전 패턴, 및 신호 라인은 후술하는 도 4에 도시된 화소들(PX)의 화소 구동회로 및 신호라인들(SL1-SLm, DL1-DLn, EL1-ELm, CSL1, CSL2, PL)을 형성할 수 있다. 화소 구동회로는 적어도 하나의 트랜지스터를 포함할 수 있다.
표시 소자층은 후술하는 도 4에 도시된 화소들(PX)의 발광소자를 포함한다. 발광소자는 상기 적어도 하나의 트랜지스터에 전기적으로 연결된다. 박막 봉지층은 표시 소자층을 밀봉하도록 회로 소자층상에 배치될 수 있다. 박막 봉지층은 순차적으로 적층된 무기층, 유기층 및 무기층을 포함할 수 있다. 박막 봉지층의 적층 구조는 특별히 제한되지 않는다.
입력 센서(IS)는 외부의 입력을 감지하기 위한 복수 개의 감지전극들(미 도시됨), 상기 복수 개의 감지전극들에 연결된 트레이스 라인들(미 도시됨), 및 복수 개의 감지전극들 또는 트레이스 라인들을 절연/보호하기 위한 무기층 및/또는 유기층을 포함할 수 있다. 입력 센서(IS)는 정전용량식 센서일 수 있으나, 특별히 제한되지 않는다.
입력 센서(IS)는 표시 패널(DP)의 제조 시, 연속 공정을 통해서 박막 봉지층 상에 직접 형성될 수 있다. 본 명세서에서 입력 센서(IS) 일체형 표시 패널(DP)은 전자패널로 정의될 수 있다. 그러나, 이에 한정되지 않고, 입력 센서(IS)는 표시 패널(DP)과는 별도의 패널로 제조되어, 접착층에 의해 표시 패널(DP)에 부착될 수도 있다.
복수 개의 감지전극들은 표시 영역(DP-DA, 도 4 참조)에 중첩한다. 트레이스 라인들은 비표시 영역(DP-NDA, 도 4 참조)에 중첩하도록 배치된다. 트레이스 라인들은 도 4에 도시된 패드(PD)에 인접하도록 벤딩 영역(BA, 도 4 참조)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다. 이때, 트레이스 라인들은 회로 소자층의 신호라인들(SL1-SLm, DL1-DLn, EL1-ELm, CSL1, CSL2, PL, 도 4 참조)과 다른 층 상에 배치될 수 있다.
트레이스 라인들은 도 4에 도시된 제1 패널 영역(AA1)에서 표시 패널(DP)의 입력 센서(IS)를 위해 구비된 신호라인들(입력 신호라인들)에 연결될 수 있다. 입력 신호라인들은 도 4에 도시된 신호라인들(SL1-SLm, DL1-DLn, EL1-ELm, CSL1, CSL2, PL)과 다른 신호라인이지만, 이들 중 어느 하나와 동일한 층 상에 배치될 수 있다. 입력 신호라인들 각각은 대응하는 패드(PD, 도 4 참조)에 연결될 수 있다. 결과적으로 트레이스 라인들은 회로 소자층의 신호라인들과 동일한 연성회로필름(FCB, 도 4 참조)에 전기적으로 연결될 수 있다.
광학필름(LF)은 외부광 반사율을 낮출 수 있다. 광학필름(LF)은 위상 지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다. 광학필름(LF)은 적어도 편광필름을 포함할 수 있다.
본 발명의 일 실시예에 따른 광학필름(LF)은 컬러필터들을 포함할 수 있다. 컬러필터들은 소정의 배열을 가질 수 있다. 표시 패널(DP)에 포함된 화소들(PX)의 발광 컬러들을 고려하여 컬러필터들의 배열이 결정될 수 있다. 또한, 광학필름(LF)은 컬러필터들에 인접한 블랙매트릭스를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 광학필름(LF)은 상쇄간섭 구조물을 포함할 수 있다. 예컨대, 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1 반사층과 제2 반사층을 포함할 있다. 제1 반사층 및 제2 반사층에서 각각 반사된 제1 반사광과 제2 반사광은 상쇄간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.
하측 부재(LM)는 다양한 기능성 부재를 포함할 수 있다. 표시 패널(DP)에 입사되는 광을 차단하는 차광층, 외부 충격을 흡수하는 충격흡수층, 표시 패널(DP)을 지지하는 지지층, 표시 패널(DP)에서 발생한 열을 방출하는 방열층 등을 포함할 수 있다. 하측 부재(LM)의 적층 구조에 대한 상세한 설명은 후술한다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4를 참조하면, 표시 패널(DP)은 표시 영역(DP-DA) 및 표시 영역(DP-DA) 주변의 비표시 영역(DP-NDA)을 포함할 수 있다. 표시 영역(DP-DA)과 비표시 영역(DP-NDA)은 화소(PX)의 배치 유무에 의해 구분된다. 표시 영역(DP-DA)에 화소(PX)가 배치된다. 비표시 영역(DP-NDA)에 주사 구동부(SDV), 데이터 구동부, 및 발광 구동부(EDV)가 배치될 수 있다. 데이터 구동부는 구동칩(DIC)에 구성된 일부 회로일 수 있다.
표시 패널(DP)은 제1 방향(DR1) 내에서 구분되는 제1 패널 영역(AA1), 제2 패널 영역(AA2), 및 벤딩 영역(BA)을 포함한다. 제2 패널 영역(AA2) 및 벤딩 영역(BA)은 비표시 영역(DP-NDA)의 일부 영역일 수 있다. 벤딩 영역(BA)은 제1 패널 영역(AA1)과 제2 패널 영역(AA2) 사이에 배치된다.
제1 패널 영역(AA1)은 도 1a의 표시면(DS)에 대응하는 영역이다. 제1 패널 영역(AA1)은 제1 비폴딩 영역(NFA10), 제2 비폴딩 영역(NFA20), 및 폴딩 영역(FA0)을 포함할 수 있다. 제1 비폴딩 영역(NFA10), 제2 비폴딩 영역(NFA20), 및 폴딩 영역(FA0)은 도 1a 및 도 1b의 제1 비폴딩 영역(NFA1), 제2 비폴딩 영역(NFA2), 및 폴딩 영역(FA)에 각각 대응한다. 폴딩 영역(FA0)은 제1 영역(FA0), 제1 비폴딩 영역(NFA10)은 제2 영역(NFA10), 제2 비폴딩 영역(NFA20)은 제3 영역(NFA20)으로 지칭될 수 있다.
제2 방향(DR2) 내에서 벤딩 영역(BA) 및 제2 패널 영역(AA2)의 길이(또는 폭)는 제1 패널 영역(AA1)의 길이(또는 폭)보다 작을 수 있다. 벤딩축 방향의 길이가 짧은 영역은 좀 더 쉽게 벤딩될 수 있다.
표시 패널(DP)은 복수 개의 화소들(PX), 복수 개의 주사 라인들(SL1-SLm), 복수 개의 데이터 라인들(DL1-DLn), 복수 개의 발광 라인들(EL1-ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 전원 라인(PL), 및 복수 개의 패드들(PD)을 포함할 수 있다. 여기서, m 및 n은 자연수이다. 화소들(PX)은 주사 라인들(SL1-SLm), 데이터 라인들(DL1-DLn), 및 발광 라인들(EL1-ELm)에 연결될 수 있다.
주사 라인들(SL1-SLm)은 제2 방향(DR2)으로 연장되어 주사 구동부(SDV)에 전기적으로 연결될 수 있다. 데이터 라인들(DL1-DLn)은 제1 방향(DR1)으로 연장되고, 벤딩 영역(BA)을 경유하여 구동칩(DIC)에 전기적으로 연결될 수 있다. 발광 라인들(EL1-ELm)은 제2 방향(DR2)으로 연장되어 발광 구동부(EDV)에 전기적으로 연결될 수 있다.
전원 라인(PL)은 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다. 제2 방향(DR2)으로 연장된 부분과 제1 방향(DR1)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 전원 라인(PL) 중 제1 방향(DR1)으로 연장된 부분은 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)으로 연장될 수 있다. 전원 라인(PL)은 제1 전압을 화소들(PX)에 제공할 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다.
평면 상에서 봤을 때, 패드들(PD)은 제2 패널 영역(AA2)의 하단에 인접하게 배치될 수 있다. 구동칩(DIC), 전원 라인(PL), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 패드들(PD)에 전기적으로 연결될 수 있다. 연성회로필름(FCB)은 이방성 도전 접착층을 통해 패드들(PD)에 전기적으로 연결될 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 6은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 5는 표시 장치(DD)가 전자 장치(ED, 도 1a 참조)에 설치되기 전의 상태를 도시한 것이고, 도 6은 표시 장치(DD)가 전자 장치(ED, 도 1a 참조)에 설치된 상태를 도시한 것이다.
도 6을 참조하면, 표시 장치(DD)가 전자 장치(ED, 도 1a 참조)에 설치되면 표시 패널(DP)의 제1 패널 영역(AA1)과 제2 패널 영역(AA2)은 서로 다른 평면 상에 배치될 수 있다. 제2 패널 영역(AA2)은 제1 패널 영역(AA1) 아래에 배치될 수 있다.
도 5 및 도 6을 참조하면, 윈도우 모듈(WM)은 박막 유리 기판(UTG), 박막 유리 기판(UTG) 상에 배치된 플라스틱 필름(PF), 박막 유리 기판(UTG)과 플라스틱 필름(PF)을 결합하는 제1 접착층(AL1), 및 베젤 패턴(BP)을 포함할 수 있다.
베젤 패턴(BP)은 도 1a에 도시된 비-표시 영역(NDA)에 중첩한다. 베젤 패턴(BP)은 박막 유리 기판(UTG)의 일면 또는 플라스틱 필름(PF)의 일면 상에 배치될 수 있다. 도 5에는 플라스틱 필름(PF)의 하면에 배치된 베젤 패턴(BP)을 예시적으로 도시하였다. 이에 제한되지 않고, 베젤 패턴(BP)은 플라스틱 필름(PF)의 상면에 배치될 수도 있다. 베젤 패턴(BP)은 유색의 차광막으로써 예컨대, 코팅 방식으로 형성될 수 있다. 베젤 패턴(BP)은 베이스 물질 및 베이스 물질에 혼합된 염료 또는 안료를 포함할 수 있다. 베젤 패턴(BP)은 평면 상에서 폐라인 형상을 가질 수 있다.
박막 유리 기판(UTG)의 두께는 15㎛ (micrometer) 내지 45㎛ 일 수 있으며, 예를 들어, 30㎛일 수 있다. 박막 유리 기판(UTG)은 화학 강화 유리일 수 있다. 박막 유리 기판(UTG)이 적용됨에 따라, 폴딩과 펼침이 반복되더라도 주름의 발생이 최소화될 수 있다. 본 발명의 일 실시예에서, 박막 유리 기판(UTG) 대신 합성수지필름이 적용될 수도 있다.
플라스틱 필름(PF)의 두께는 50㎛ 내지 80㎛ 일 수 있으며, 예를 들어, 65㎛일 수 있다. 플라스틱 필름(PF)은 폴리이미드(Polyimide), 폴리 카보네이트(Polycarbonate), 폴리아미드(Polyamide), 트리아세틸셀루로오스(Triacetylcellulose), 또는 폴리 메틸메타크릴레이트(Polymethylmethacrylate), 또는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)를 포함할 수 있다. 별도로 도시하지 않았으나, 플라스틱 필름(PF)의 상면 상에는 하드코팅층, 지문방지층, 및 반사방지층 중 적어도 하나가 배치될 수 있다.
제1 접착층(AL1)은 감압접착필름(PSA, Pressure Sensitive Adhesive film) 또는 광학 투명 접착부재(OCA, Optically Clear Adhesive))일 수 있다. 이하에서 설명되는 접착층들 역시 제1 접착층(AL1)과 동일하고, 통상의 접착제를 포함할 수 있다.
제1 접착층(AL1)의 두께는 20㎛ 내지 50㎛ 일 수 있으며, 예를 들어, 35㎛일 수 있다. 제1 접착층(AL1)은 베젤 패턴(BP)을 커버할 정도의 두께를 가질 수 있다. 예를 들어, 베젤 패턴(BP)의 두께는 3㎛ 내지 8㎛일 수 있으며, 제1 접착층(AL1)은 베젤 패턴(BP)의 주변부에 기포가 발생되지 않을 수준의 두께를 가질 수 있다.
제1 접착층(AL1)은 박막 유리 기판(UTG)으로부터 분리될 수 있다. 박막 유리 기판(UTG) 대비 플라스틱 필름(PF)의 강도가 낮기 때문에 스크래치가 상대적으로 쉽게 발생할 수 있다. 제1 접착층(AL1)과 플라스틱 필름(PF)을 분리한 후 새로운 플라스틱 필름(PF)을 박막 유리 기판(UTG)에 부착할 수 있다.
평면 상에서, 박막 유리 기판(UTG)의 엣지(U-E)는 베젤 패턴(BP)에 비-중첩한다. 상술한 조건을 만족함에 따라, 박막 유리 기판(UTG)의 엣지(U-E)가 베젤 패턴(BP)으로부터 노출되고, 검사 장치를 통해 박막 유리 기판(UTG)의 엣지(U-E)에 발생한 미세한 크랙을 검사할 수 있다. 검사 장치는 현미경을 포함할 수 있다. 검사 장치로 플라스틱 필름(PF)의 상면 상에서 박막 유리 기판(UTG)의 엣지(U-E)를 촬영하여 박막 유리 기판(UTG)의 엣지(U-E)로부터 시작된 크랙을 확인할 수 있다.
평면 상에서, 플라스틱 필름(PF)의 엣지(P-E)와 제1 접착층(AL1)의 엣지(A-E1)는 정렬될 수 있다. 플라스틱 필름(PF)과 제1 접착층(AL1)은 동일한 면적 및 동일한 형상을 가질 수 있다.
윈도우 모듈(WM)과 표시 모듈(DM)은 제2 접착층(AL2)에 의해 결합될 수 있다. 제2 접착층(AL2)은 감압 접착제 또는 광학 투명 접착제와 같은 투명한 접착제를 포함할 수 있다. 제2 접착층(AL2)의 두께는 35㎛ 내지 65㎛ 일 수 있으며, 예를 들어, 50㎛일 수 있다.
평면 상에서, 제2 접착층(AL2)의 엣지(A-E2)는 윈도우 모듈(WM)과 중첩할 수 있다. 예를 들어, 제2 접착층(AL2)의 엣지(A-E2)는 박막 유리 기판(UTG)과 중첩할 수 있다. 윈도우 모듈(WM)과 표시 모듈(DM)을 부착하는 공정에서, 제2 접착층(AL2)에는 압력이 가해질 수 있다. 제2 접착층(AL2)은 압력을 받아, 제2 방향(DR2) 및 제1 방향(DR1)과 나란한 방향으로 늘어날 수 있다. 이 때, 제2 접착층(AL2)이 박막 유리 기판(UTG)보다 돌출되지 않도록 제2 접착층(AL2)의 면적이 박막 유리 기판(UTG)의 면적보다 작을 수 있다.
제1 접착층(AL1)과 제2 접착층(AL2)이 부착되는 경우, 전자 장치(ED, 도 1a 참조)의 폴딩 동작 시, 박막 유리 기판(UTG)이 슬립(Slip)되지 못해 박막 유리 기판(UTG)에 버클링 현상이 발생되거나, 크랙이 발생될 수 있다. 하지만, 본 발명의 실시예에 따르면, 제2 접착층(AL2)의 면적이 박막 유리 기판(UTG)의 면적보다 작기 때문에, 제1 접착층(AL1)과 제2 접착층(AL2)이 부착되지 않을 수 있으며, 제2 접착층(AL2)에 이물이 달라 붙을 확률이 감소될 수 있다.
표시 모듈(DM)은 광학필름(LF), 표시 패널(DP), 패널 보호층(PPL), 배리어층(BRL), 지지층(PLT), 커버층(SCV), 방열층(RHL), 쿠션층(CUL), 절연층(INL), 스페이서(SPC), 단차보상패턴(CP) 및 제3 내지 제11 접착층들(AL3 내지 AL11)을 포함할 수 있다. 제3 내지 제11 접착층들(AL3 내지 AL11)은 감압 접착제 또는 광학 투명 접착제와 같은 투명한 접착제를 포함할 수 있다. 본 발명의 일 실시예에서 상술한 구성들 중 일부는 생략될 수 있다. 예컨대, 단차보상패턴(CP)과 그에 연관된 제10 및 제11 접착층들(AL10, AL11)은 생략될 수 있다.
광학필름(LF)은 제1 패널 영역(AA1)에 배치된다. 광학필름(LF)은 적어도 표시 영역(DP-DA, 도 2 참조)을 커버한다. 제2 접착층(AL2)은 광학필름(LF)과 윈도우 모듈(WM)에 결합되고, 제3 접착층(AL3)은 광학필름(LF)과 표시 패널(DP)에 결합된다. 도 5 및 도 6에서 표시 패널(DP)만 도시되었으나, 도 3에 도시된 것과 같이 표시 패널(DP)과 제3 접착층(AL3) 사이에 입력 센서(IS)가 더 배치될 수 있다.
패널 보호층(PPL)은 표시 패널(DP) 아래에 배치될 수 있다. 패널 보호층(PPL)은 표시 패널(DP)의 하부를 보호할 수 있다. 패널 보호층(PPL)은 가요성 플라스틱 물질을 포함할 수 있다. 패널 보호층(PPL)은 표시 패널(DP) 제조 공정 중에 표시 패널(DP)의 배면에 스크래치가 발생되는 것을 방지할 수 있다. 패널 보호층(PPL)은 유색의 폴리이미드 필름일 수 있다. 예를 들어, 패널 보호층(PPL)은 불투명한 황색 필름일 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에서, 패널 보호층(PPL)은 벤딩 영역(BA)에 미-배치될 수 있다. 패널 보호층(PPL)은 표시 패널(DP)의 제1 패널 영역(AA1)을 보호하는 제1 패널 보호층(PPL-1) 및 제2 패널 영역(AA2)을 보호하는 제2 패널 보호층(PPL-2)을 포함할 수 있다. 벤딩 영역(BA)이 휘어질 때, 제2 패널 보호층(PPL-2)은 표시 패널(DP)의 제2 패널 영역(AA2)과 함께 제1 패널 영역(AA1) 및 제1 패널 보호층(PPL-1) 아래에 배치될 수 있다. 패널 보호층(PPL)이 벤딩 영역(BA)에 배치되지 않으므로, 벤딩 영역(BA)이 보다 용이하게 벤딩될 수 있다.
제4 접착층(AL4)은 패널 보호층(PPL)과 표시 패널(DP)을 결합시킬 수 있다. 제4 접착층(AL4)은 제1 패널 보호층(PPL-1)에 대응하는 제1 부분(AL4-1) 및 제2 패널 보호층(PPL-2)에 대응하는 제2 부분(AL4-2)을 포함할 수 있다. 제1 부분(AL4-1)은 제1 패널 보호층(PPL-1)을 표시 패널(DP)의 제1 패널 영역(AA1)에 결합시키고, 제2 부분(AL4-2)은 제2 패널 보호층(PPL-2)을 표시 패널(DP)의 제2 패널 영역(AA2)에 결합시킬 수 있다.
배리어층(BRL)은 패널 보호층(PPL) 아래에 배치될 수 있다. 제5 접착층(AL5)은 패널 보호층(PPL)과 배리어층(BRL) 사이에 배치되어, 배리어층(BRL)을 패널 보호층(PPL)에 결합시킬 수 있다. 제5 접착층(AL5)은 배리어층(BRL)의 상면에 부착될 수 있고, 제5 접착층(AL5)은 상부 접착층이라 지칭될 수 있다.
배리어층(BRL)은 외부의 눌림에 따른 압축력에 대한 저항력을 높일 수 있다. 따라서, 배리어층(BRL)은 표시 패널(DP)의 변형을 막아주는 역할을 할 수 있다. 배리어층(BRL)은 폴리이미드 또는 폴리에틸렌테레프탈레이트와 같은 가요성 플라스틱 물질을 포함할 수 있다.
또한, 배리어층(BRL)은 외부로부터 입사되는 광을 흡수할 수 있다. 배리어층(BRL)은 차광성 물질을 포함하거나, 광투과율이 낮은 유색의 필름일 수 있다. 예를 들어, 배리어층(BRL)은 검정색 플라스틱 필름일 수 있으며, 예를 들어, 검정색 폴리이미드 필름일 수 있다. 윈도우 모듈(WM)의 상측으로부터 표시 모듈(DM)을 바라봤을 때, 배리어층(BRL) 아래에 배치된 구성 요소들은 사용자에게 시인되지 않을 수 있다.
지지층(PLT)은 배리어층(BRL) 아래에 배치된다. 지지층(PLT)은 제1 패널 영역(AA1) 아래에 배치될 수 있다. 지지층(PLT)은 제1 패널 영역(AA1)과 중첩할 수 있다.
지지층(PLT)은 60GPa 이상의 탄성계수를 갖는 물질을 포함할 수 있다. 지지층(PLT)은 스테인레스스틸과 같은 금속 물질을 포함할 수 있다. 예를 들어, 지지층(PLT)은 SUS 304를 포함할 수 있으나, 이에 한정되지 않고 지지층(PLT)은 다양한 금속 물질들을 포함할 수 있다. 지지층(PLT)은 표시 패널(DP)을 지지할 수 있다. 또한, 지지층(PLT)에 의해 표시 장치(DD)의 방열 성능이 향상될 수 있다.
폴딩 영역(FA0)에 대응하는 지지층(PLT)의 일부 영역에는 복수 개의 개구부들(OP)이 정의될 수 있다. 개구부들(OP)에 의해 지지층(PLT)의 가요성이 향상될 수 있다.
배리어층(BRL)의 면적은 지지층(PLT)의 면적보다 작을 수 있다. 상기 면적들은 평면 상에서의 면적일 수 있다. 평면 상에서, 배리어층(BRL)은 지지층(PLT)의 일부분과 중첩할 수 있다. 지지층(PLT)의 다른 일부분은 배리어층(BRL)과 비중첩할 수 있다.
제6 접착층(AL6)은 배리어층(BRL)과 지지층(PLT) 사이에 배치될 수 있다. 제6 접착층(AL6)은 배리어층(BRL)과 지지층(PLT)을 서로 결합시킬 수 있다. 제6 접착층(AL6)은 서로 이격된 제1 부분(AL6-1)과 제2 부분(AL6-2)을 포함할 수 있다.
제1 부분(AL6-1)과 제2 부분(AL6-2)은 복수 개의 개구부들(OP)을 사이에 두고 이격될 수 있다. 평면 상에서, 제6 접착층(AL6)은 복수 개의 개구부들(OP)과 비중첩할 수 있다. 또한, 평면 상에서, 제6 접착층(AL6)은 복수 개의 개구부들(OP)과 이격될 수 있다.
제1 부분(AL6-1)은 제2 영역(NFA10)과 중첩하고, 제2 부분(AL6-2)은 제3 영역(NFA20)과 중첩하고, 제1 부분(AL6-1) 및 제2 부분(AL6-2) 각각은 제1 영역(FA0)과 비중첩할 수 있다. 제1 영역(FA0)에 대응하는 영역에 제6 접착층(AL6)이 미-배치됨으로써 지지층(PLT)의 가요성을 향상시킬 수 있다.
제1 영역(FA0)과 중첩하는 영역에서, 배리어층(BRL)은 지지층(PLT)과 이격될 수 있다. 즉, 제1 영역(FA0)과 중첩하는 부분에서 지지층(PLT)과 배리어층(BRL) 사이에는 빈 공간(ES)이 정의될 수 있다. 빈 공간(ES)에는 공기가 배치될 수 있다.
전자 장치(ED, 도 1a 참조)가 폴딩 시, 배리어층(BRL)과 지지층(PLT) 사이에 빈 공간(ES)이 정의되기 때문에, 지지층(PLT)에 정의된 복수 개의 개구부들(OP)의 형상이 전자 장치(ED, 도 1a 참조)의 외부에서 시인되지 않을 수 있다.
또한, 배리어층(BRL)이 차광성 물질을 포함하거나, 광투과율이 낮은 유색 필름으로 적용됨에 따라, 지지층(PLT)의 색감 차이가 외부에서 시인되지 않을 수 있다. 예를 들어, 지지층(PLT)에서 복수 개의 개구부들(OP)이 정의된 제1 지지영역과 복수 개의 개구부들(OP)이 정의되지 않은 제2 지지영역의 색감 차이가 외부에서 시인되지 않을 수 있다. 상기 제1 지지영역은 제1 영역(FA0)과 중첩하는 영역일 수 있고, 상기 제2 지지영역은 제2 영역(NFA10) 및 제3 영역(NFA20)과 중첩하는 영역일 수 있다.
제6 접착층(AL6)의 두께는 제5 접착층(AL5)의 두께보다 작을 수 있다. 예를 들어, 제5 접착층(AL5)의 두께는 25 ㎛일 수 있고, 제6 접착층(AL6)의 두께는 16 ㎛일 수 있다.
제6 접착층(AL6)의 두께가 얇을수록 제6 접착층(AL6)에 의한 단차는 감소될 수 있다. 상기 단차가 작을수록 전자 장치(ED, 도 1a 참조)의 폴딩 및 언폴딩에 의한 적층 구조들의 형상 변형이 감소되는 장점이 있으나, 복수 개의 개구부들(OP)이 시인되거나, 반복되는 폴딩 동작에 의해 제6 접착층(AL6)이 떨어질 수 있다. 제6 접착층(AL6)의 두께가 두꺼울수록 복수 개의 개구부들(OP)이 시인되지 않을 수 있고, 반복되는 폴딩 동작에 의해 제6 접착층(AL6)의 접착력에 대한 신뢰성이 올라가는 장점이 있으나, 상기 단차가 커질 수 있다. 따라서, 제6 접착층(AL6)의 두께는 폴딩 신뢰성, 접착 신뢰성, 및 복수 개의 개구부들(OP)의 시인 가능성을 고려하여 적절한 범위 내에서 선택될 수 있다.
제7 접착층(AL7)은 지지층(PLT) 아래에 배치되고, 커버층(SCV)은 제7 접착층(AL7) 아래에 배치될 수 있다. 제7 접착층(AL7)에 의해 지지층(PLT)과 커버층(SCV)이 결합될 수 있다. 커버층(SCV)은 시트 형태로 제조되어 지지층(PLT)에 부착될 수 있다.
제7 접착층(AL7)과 커버층(SCV)은 지지층(PLT)에 정의된 복수 개의 개구부들(OP)을 커버할 수 있다. 따라서, 커버층(SCV)은 복수 개의 개구부들(OP)로 이물이 유입되는 것을 방지할 수 있다. 커버층(SCV)은 지지층(PLT)보다 낮은 탄성계수를 가질 수 있다. 예를 들어, 커버층(SCV)은 열가소성 폴리 우레탄, 고무, 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제8 접착층(AL8)은 커버층(SCV) 아래에 배치될 수 있다. 제8 접착층(AL8)은 제1 커버부분(AL8-1)과 제2 커버부분(AL8-2)을 포함할 수 있다. 제1 커버부분(AL8-1)과 제2 커버부분(AL8-2)은 서로 이격될 수 있다. 평면 상에서, 제1 커버부분(AL8-1)과 제2 커버부분(AL8-2)은 복수 개의 개구부들(OP)을 사이에 두고 이격될 수 있다. 제1 커버부분(AL8-1)과 제2 커버부분(AL8-2)은 제1 영역(FA0)에서 비중첩할 수 있다.
방열층(RHL)은 제8 접착층(AL8) 아래에 배치될 수 있다. 방열층(RHL)은 높은 열 전도성을 갖는 시트일 수 있다. 방열층(RHL)은 금속 또는 금속 합금을 포함할 수 있으며, 예를 들어, 방열층(RHL)은 구리, 구리합금, 또는 그라파이트를 포함할 수 있다.
방열층(RHL)은 제1 방열층(RHL-1) 및 제2 방열층(RHL-2)을 포함할 수 있다. 제1 방열층(RHL-1)과 제2 방열층(RHL-2)은 소정 간격(GP) 이격될 수 있다. 소정 간격(GP)은 0.4 mm (millimeter) 내지 2.4 mm일 수 있으나, 특별히 이에 제한되는 것은 아니다. 소정 간격(GP)은 폴딩 영역(FA0)에 대응하도록 배치될 수 있다.
제1 방열층(RHL-1)은 제1 커버부분(AL8-1)을 통해 커버층(SCV)에 결합되고, 제2 방열층(RHL-2)은 제2 커버부분(AL8-2)을 통해 커버층(SCV)에 결합될 수 있다. 평면 상에서, 제1 방열층(RHL-1)은 제1 영역(FA0)의 일부분 및 제2 영역(NFA10)과 중첩할 수 있고, 제2 방열층(RHL-2)은 제1 영역(FA0)의 다른 일부분 및 제3 영역(NFA20)과 중첩할 수 있다.
평면 상에서, 제1 방열층(RHL-1)의 일부분은 복수 개의 개구부들(OP)의 일부분과 중첩하고, 제2 방열층(RHL-2)의 일부분은 복수 개의 개구부들(OP)의 다른 일부분과 중첩할 수 있다. 제1 방열층(RHL-1) 및 제2 방열층(RHL-2)은 지지층(PLT)을 지지하는 역할을 할 수 있다. 예를 들어, 지지층(PLT)의 복수 개의 개구부들(OP)이 정의된 영역이 제1 방열층(RHL-1) 및 제2 방열층(RHL-2)에 의해 지지될 수 있다. 따라서, 제1 방열층(RHL-1) 및 제2 방열층(RHL-2)은 제1 하부 지지층 및 제2 하부 지지층으로 지칭될 수도 있다.
제9 접착층(AL9)은 방열층(RHL) 아래에 배치될 수 있다. 제9 접착층(AL9)은 제1 방열층(RHL-1)에 대응하는 제1 부분(AL9-1) 및 제2 방열층(RHL-2)에 대응하는 제2 부분(AL9-2)을 포함할 수 있다. 제1 부분(AL9-1)과 제2 부분(AL9-2)은 소정 간격(GP)만큼 이격될 수 있다.
쿠션층(CUL)은 제9 접착층(AL9) 아래에 배치될 수 있다. 쿠션층(CUL)의 두께는 75㎛일 수 있으나, 이에 특별히 제한되는 것은 아니다. 쿠션층(CUL)은 외부의 충격을 흡수하여 표시 패널(DP)을 보호할 수 있다. 쿠션층(CUL)의 탄성계수는 지지층(PLT)의 탄성계수보다 낮다. 쿠션층(CUL)은 소정의 탄성력을 갖는 발포(foam) 시트를 포함할 수 있다. 쿠션층(CUL)은 스펀지 또는 폴리 우레탄을 포함할 수 있다.
쿠션층(CUL)은 제1 부분(AL9-1)에 대응하는 제1 쿠션층(CUL-1) 및 제2 부분(AL9-2)에 대응하는 제2 쿠션층(CUL-2)을 포함할 수 있다. 제1 쿠션층(CUL-1) 및 제2 쿠션층(CUL-2)은 소정 간격(GP)만큼 이격될 수 있다. 평면 상에서, 제1 쿠션층(CUL-1)과 제2 쿠션층(CUL-2) 사이의 소정 간격(GP)은 제1 영역(FA0)과 중첩할 수 있다. 평면 상에서, 제1 쿠션층(CUL-1)은 제1 영역(FA0)의 일부분 및 제2 영역(NFA10)과 중첩할 수 있고, 제2 쿠션층(CUL-2)은 제1 영역(FA0)의 다른 일부분 및 제3 영역(NFA20)과 중첩할 수 있다.
본 발명의 실시예와 달리, 쿠션층(CUL)이 지지층(PLT)과 표시 패널(DP) 사이에 배치된 경우, 표시 패널(DP)에 눌림이 발생되었을 때, 쿠션층(CUL)의 형상이 함께 변형되어 표시 패널(DP)이 쉽게 변형될 수 있다. 하지만, 본 발명의 실시예에 따르면, 쿠션층(CUL)은 지지층(PLT)을 사이에 두고 표시 패널(DP)과 이격된다. 따라서, 표시 패널(DP)에 눌림이 발생되었을 때, 표시 패널(DP)의 변형이 비교예에 비해 감소될 수 있다. 또한, 쿠션층(CUL)이 단단하게 지지되는 방열층(RHL) 하부에 배치됨에 따라, 쿠션층(CUL)의 충격 흡수 성능이 향상될 수 있다. 절연층(INL)은 쿠션층(CUL) 아래에 배치될 수 있다. 도 5에서는 절연 테이프가 배치된 실시예를 도시하였다. 절연층(INL)은 정전기의 유입을 방지할 수 있다. 도 5에 미-도시되었으나, 연성회로필름(FCB)은 절연층(INL) 상에 배치될 수 있다. 절연층(INL)은 연성회로필름(FCB)이 절연층(INL) 상에 배치된 부재들과 전기적 간섭이 발생하는 것을 방지할 수 있다.
단차보상패턴(CP)의 일면은 제10 접착층(AL10)을 통해 지지층(PLT)에 결합될 수 있다. 단차보상패턴(CP)의 타면에는 제11 접착층(AL11)이 배치된다. 제11 접착층(AL11)은 표시 장치(DD, 도 2 참조)가 전자 장치(ED, 도 2 참조)의 다른 구성과 결합될 때 이용될 수 있다.
도 6을 참조하면, 벤딩 영역(BA)은 제2 패널 영역(AA2)이 제1 패널 영역(AA1) 아래에 배치되도록 벤딩될 수 있다. 따라서, 구동칩(DIC, 도 5 참조)은 제1 패널 영역(AA1) 아래에 배치될 수 있다. 즉, 제1 패널 영역(AA1)과 제2 패널 영역(AA2)은 서로 다른 평면(또는 기준면) 상에 배치된 것이다. 벤딩 영역(BA)은 단면상에서 가로 방향으로 볼록하도록 벤딩될 수 있다. 벤딩 영역(BA)은 소정의 곡률 및 곡률반경을 갖는다. 곡률 반경은 약 0.1 mm 내지 0.5mm일 수 있다.
벤딩 영역(BA)은 지지층(PLT)의 엣지(E4)를 에워싸도록 벤딩될 수 있다. 지지층(PLT)의 일부분은 제1 패널 영역(AA1)과 제2 패널 영역(AA2) 사이에 배치될 수 있다.
벤딩 보호층(BPL)은 적어도 벤딩 영역(BA)에 배치된다. 벤딩 보호층(BPL)은 벤딩 영역(BA), 제1 패널 영역(AA1), 및 제2 패널 영역(AA2)에 중첩할 수 있다. 벤딩 보호층(BPL)은 벤딩 영역(BA)뿐만 아니라 제1 패널 영역(AA1)의 일부분 및 제2 패널 영역(AA2)의 일부분 상에 배치될 수 있다.
벤딩 보호층(BPL)은 벤딩 영역(BA)과 함께 벤딩될 수 있다. 벤딩 보호층(BPL)은 외부충격으로부터 벤딩 영역(BA)을 보호하고, 벤딩 영역(BA)의 중립면을 제어한다. 벤딩 영역(BA)에 배치된 신호라인들에 중립면이 가까워지도록 벤딩 보호층(BPL)은 벤딩 영역(BA)의 스트레스를 제어한다.
제4 접착층(AL4)의 제2 부분(AL4-2)이 미-부착된 제2 패널 보호층(PPL-2)의 일면은 스페이서(SPC)에 부착된다. 도 5 및 도 6에서 스페이서(SPC)가 단층으로 도시되었으나, 스페이서(SPC)는 2개의 접착층 사이에 베이스층이 배치된 다층구조를 가질 수 있다. 베이스층은 방열특성이 우수한 그라파이트를 포함할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 표시 장치의 일부 구성들을 도시한 배면도이다. 도 7b는 도 7a의 AA 영역을 확대하여 도시한 도면이다.
도 7a 및 도 7b를 참조하면, 지지층(PLT)은 제1 영역(FA0, 도 5 참조)에 대응하는 폴딩영역(PLT-F), 제2 영역(NFA10, 도 5 참조)에 대응하는 제1 영역(PLT-1), 및 제3 영역(NFA20, 도 5 참조)에 대응하는 제2 영역(PLT-2)을 포함할 수 있다. 폴딩영역(PLT-F)에는 복수 개의 개구부들(OP)이 형성될 수 있다.
복수 개의 개구부들(OP)은 소정의 규칙으로 배열될 수 있다. 복수 개의 개구부들(OP)은 격자 형태로 배열 될 수 있다. 복수 개의 개구부들(OP) 각각은 지지층(PLT)의 상면으로부터 지지층(PLT)의 하면을 완전히 관통하도록 정의될 수 있다. 복수 개의 개구부들(OP)이 폴딩영역(PLT-F)에 형성됨으로써, 지지층(PLT)의 폴딩영역(PLT-F)의 면적을 감소시켜 폴딩영역(PLT-F)의 강성을 낮출 수 있다. 따라서, 폴딩영역(PLT-F)은 복수 개의 개구부들(OP)이 형성되지 않는 경우보다 유연성이 높아질 수 있다.
지지층(PLT)은 제1 방향(DR1)을 따라 연장하는 제1 엣지(E1)와 제2 엣지(E2) 및 제2 방향(DR2)을 따라 연장하는 제3 엣지(E3) 및 제4 엣지(E4)를 포함할 수 있다.
지지층(PLT)에는 복수 개의 제1 얼라인 개구들(PLT-H1) 및 복수 개의 제2 얼라인 개구들(PLT-H2)이 정의될 수 있다. 예를 들어, 지지층(PLT)에는 2 개의 제1 얼라인 개구들(PLT-H1)과 4 개의 제2 얼라인 개구들(PLT-H2)이 정의될 수 있다.
제1 얼라인 개구들(PLT-H1)은 제2 방향(DR2)으로 서로 이격될 수 있다. 예를 들어, 제1 얼라인 개구들(PLT-H1)은 제2 패널 영역(AA2)을 사이에 두고 이격되어 정의될 수 있다. 제1 얼라인 개구들(PLT-H1) 사이의 제2 방향(DR2)의 거리(DT)는 제2 패널 영역(AA2)의 제2 방향(DR2)의 폭(WTX)보다 클 수 있다. 제1 얼라인 개구들(PLT-H1)은 제2 패널 영역(AA2)과 비중첩할 수 있으며, 제2 패널 영역(AA2)으로부터 제2 방향(DR2)으로 이격될 수 있다. 또한, 제1 얼라인 개구들(PLT-H1)은 복수 개의 개구부들(OP)로부터 제1 방향(DR1)으로 이격되어 정의될 수 있다.
제1 얼라인 개구들(PLT-H1)은 제1 내지 제4 엣지들(E1, E2, E3, E4) 중 제4 엣지(E4)와 가장 인접하여 정의될 수 있다. 제2 얼라인 개구들(PLT-H2) 중 2 개의 제2 얼라인 개구들(PLT-H2)은 제1 엣지(E1)에 가장 인접하여 정의되고, 나머지 2 개의 제2 얼라인 개구들(PLT-H2)은 제2 엣지(E2)에 가장 인접하여 정의될 수 있다.
도 8은 도 7a의 BB 영역을 확대하여 도시한 도면이다.
도 8을 참조하면, 제1 패널 영역(AA1)은 제1 얼라인 마크(AM1) 및 제2 얼라인 마크(AM2)를 포함할 수 있다. 제1 얼라인 마크(AM1)는 제1 얼라인 개구(PLT-H1)와 중첩하고, 제2 얼라인 마크(AM2)는 제2 얼라인 개구(PLT-H2)와 중첩할 수 있다.
벤딩 영역(BA)은 제4 엣지(E4)를 에워싸며 벤딩될 수 있다. 제1 얼라인 개구(PLT-H1)는 제4 엣지(E4)에 가장 인접할 수 있다. 제1 얼라인 개구(PLT-H1)는 제4 엣지(E4)로부터 소정의 거리(DTX)만큼 이격될 수 있다. 즉, 제1 얼라인 개구(PLT-H1)는 지지층(PLT)에 의해 완전히 에워싸일 수 있다. 제1 얼라인 개구(PLT-H1)를 정의하는 지지층(PLT)의 측벽(PLTS1)은 폐곡선형상을 가질 수 있다.
도 8에서는 제1 얼라인 개구(PLT-H1)가 4 개의 직선 및 4 개의 곡선을 갖는 둥근 사각형 형상을 갖는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 얼라인 개구(PLT-H1)의 형상은 다각형, 원형, 타원형, 또는 비정형의 형상 등 다양한 형상으로 변경될 수 있다.
벤딩 영역(BA)과 인접한 제4 엣지(E4)와 인접한 영역은 정전기가 갑작스럽게 주변 소자에 영향을 미치는 현상의 발생 빈도가 다른 엣지와 인접한 영역보다 잦을 수 있다. 본 발명의 실시예에 따르면, 제4 엣지(E4)에 인접한 제1 얼라인 개구(PLT-H1)는 제4 엣지(E4)와 이격되어 정의할 수 있다. 이 경우, 제1 얼라인 개구(PLT-H1)에 의해 노출된 표시 패널(DP, 도 5 참조)의 제1 패널 영역(AA1)은 제4 엣지(E4)와 이격될 수 있다. 정전기가 갑작스럽게 방전되더라도, 전하는 표시 패널(DP, 도 5 참조)이 아닌 지지층(PLT)을 통해 방전될 수 있다. 따라서, 정전기 방전에 의해 표시 패널(DP)에 포함된 소자가 파괴될 확률이 감소 또는 제거될 수 있다. 따라서, 표시 장치(DD, 도 5 참조)의 신뢰성이 향상될 수 있다.
제2 얼라인 개구(PLT-H2)는 제1 엣지(E1)에 인접하여 제공될 수 있다. 제2 얼라인 개구(PLT-H2)는 제1 엣지(E1)와 연결될 수 있다. 따라서, 제1 엣지(E1)와 제2 얼라인 개구(PLT-H2)를 정의하는 측벽(PLTS2)은 서로 연결될 수 있다. 평면 상에서, 측벽(PLTS2)은 개곡선 형상을 가질 수 있다.
도 9는 도 7a의 BB 영역과 대응하는 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 도면이다. 도 9를 설명 함에 있어서, 도 8과 차이가 있는 부분에 대해서 설명하며, 도 8에서 설명된 구성 요소와 동일한 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 9를 참조하면, 제2 얼라인 개구(PLT-H21)는 제1 엣지(E1)로부터 소정의 거리(DTX1)만큼 이격될 수 있다. 즉, 제2 얼라인 개구(PLT-H21)는 지지층(PLT)에 의해 완전히 에워싸일 수 있다. 제2 얼라인 개구(PLT-H21)를 정의하는 지지층(PLT)의 측벽은 폐곡선형상을 가질 수 있다.
도 9에서는 제2 얼라인 개구(PLT-H21)가 사각형인 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 제2 얼라인 개구(PLT-H21)의 형상은 다각형, 원형, 타원형, 또는 비정형의 형상 등 다양한 형상으로 변경될 수 있다.
도 9에 도시된 실시예에 따르면, 제1 얼라인 개구(PLT-H1) 뿐만 아니라, 제2 얼라인 개구(PLT-H21)도 지지층(PLT)의 엣지와 이격될 수 있다. 따라서, 정전기 방전에 대한 표시 장치(DD, 도 2 참조)의 신뢰성이 보다 더 향상될 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 패널 및 입력 센서의 단면도이다.
도 10을 참조하면, 제1 패널 영역(AA1)과 중첩하는 표시 패널(DP) 및 입력 센서(IS)의 단면도가 도시되었다.
표시 패널(DP)은 베이스층(111), 회로층(112), 발광 소자층(113), 및 봉지층(114)을 포함할 수 있다.
베이스층(111)은 회로층(112)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(111)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(111)은 무기층, 유기층 또는 복합재료층일 수 있다.
회로층(112)은 베이스층(111) 위에 배치될 수 있다. 회로층(112)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(111) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이 후, 회로층(112)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인 이 형성될 수 있다.
베이스층(111)의 상면에 적어도 하나의 무기층이 형성된다. 무기층은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시 패널(DP)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
버퍼층(BFL)은 베이스층(111)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드, 실리콘나이트라이드, 및 살리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘옥사이드층과 실리콘나이트라이드층이 교대로 적층된 구조를 포함할 수 있다.
반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘, 저온다결정실리콘, 또는 산화물 반도체를 포함할 수도 있다.
도 10는 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광 소자를 포함하는 등가회로를 가질 수 있으며, 화소의 등가회로도는 다양한 형태로 변형될 수 있다. 도 10에서는 화소에 포함되는 하나의 트랜지스터(100PC) 및 발광 소자(100PE)를 예시적으로 도시하였다.
트랜지스터(100PC)의 소스(SC), 액티브(AL), 및 드레인(DR)이 반도체 패턴으로부터 형성될 수 있다. 소스(SC) 및 드레인(DR)은 단면 상에서 액티브(AL)로부터 서로 반대 방향으로 연장될 수 있다. 도 10에는 반도체 패턴으로부터 형성된 연결 신호 배선(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 배선(SCL)은 평면 상에서 트랜지스터(100PC)의 드레인(DR)에 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(112)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
트랜지스터(100PC)의 게이트(GT)는 제1 절연층(10) 위에 배치된다. 게이트(GT)는 금속 패턴의 일부분일 수 있다. 게이트(GT)는 액티브(AL)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GT)는 마스크로 기능할 수 있다.
제1 얼라인 마크(AM1)는 제1 절연층(10) 위에 배치될 수 있다. 제1 얼라인 마크(AM1)는 게이트(GT)와 동일한 층 상에 배치되며, 게이트(GT)와 동일한 물질을 포함할 수 있다. 제1 얼라인 마크(AM1)는 게이트(GT)와 동일한 공정을 통해 동시에 형성될 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GT)를 커버할 수 있다. 제2 절연층(20)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE1)은 제3 절연층(30) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층(10, 20, 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 배선(SCL)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(50)은 제4 절연층(40) 위에 배치될 수 있다. 제5 절연층(50)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(60)은 유기층일 수 있다.
발광 소자층(113)은 회로층(112) 위에 배치될 수 있다. 발광 소자층(113)은 발광 소자를 포함할 수 있다. 예를 들어, 발광 소자층(113)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다. 이하에서, 발광 소자(100PE)가 유기 발광 소자인 것을 예로 들어 설명하나, 특별히 이에 제한되는 것은 아니다.
발광 소자(100PE)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다.
제1 전극(AE)은 제6 절연층(60) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결 전극(CNE2)에 접속될 수 있다.
화소 정의막(70)은 제6 절연층(60) 위에 배치되며, 제1 전극(AE)의 일부분을 커버할 수 있다. 화소 정의막(70)에는 개구부(70-OP)가 정의된다. 화소 정의막(70)의 개구부(70-OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
표시 영역(DP-DA)은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광 영역(PXA)은 개구부(70-OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 개구부(70-OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
제2 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치될 수 있다.
도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다.
봉지층(114)은 발광 소자층(113) 위에 배치될 수 있다. 봉지층(114)은 순차적으로 적층된 무기층, 유기층, 및 무기층을 포함할 수 있으나, 봉지층(114)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들은 수분 및 산소로부터 발광 소자층(113)을 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광 소자층(113)을 보호할 수 있다. 무기층들은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
입력 센서(IS)은 베이스층(121), 제1 도전층(122), 감지 절연층(123), 제2 도전층(124), 및 커버 절연층(125)을 포함할 수 있다.
베이스층(121)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스층(121)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 베이스층(121)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(122) 및 제2 도전층(124) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
감지 절연층(123) 및 커버 절연층(125) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
감지 절연층(123) 및 커버 절연층(125) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시 패널 및 입력 센서의 단면도이다. 도 11을 설명 함에 있어서, 도 10과 차이가 있는 부분에 대해서 설명하며, 도 10에서 설명된 구성 요소와 동일한 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 11을 참조하면, 제1 얼라인 마크(AM1x)는 제3 절연층(30) 위에 배치될 수 있다. 제1 얼라인 마크(AM1x)는 제1 연결 전극(CNE1)과 동일한 층 상에 배치되며, 제1 연결 전극(CNE1)과 동일한 물질을 포함할 수 있다. 제1 얼라인 마크(AM1x)는 제1 연결 전극(CNE1)과 동일한 공정을 통해 동시에 형성될 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 패널 및 입력 센서의 단면도이다. 도 12를 설명 함에 있어서, 도 10과 차이가 있는 부분에 대해서 설명하며, 도 10에서 설명된 구성 요소와 동일한 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 12를 참조하면, 제1 얼라인 마크(AM1y)는 제5 절연층(50) 위에 배치될 수 있다. 제1 얼라인 마크(AM1y)는 제2 연결 전극(CNE2)과 동일한 층 상에 배치되며, 제2 연결 전극(CNE2)과 동일한 물질을 포함할 수 있다. 제1 얼라인 마크(AM1y)는 제2 연결 전극(CNE2)과 동일한 공정을 통해 동시에 형성될 수 있다.
도 13은 본 발명의 일 실시예에 따른 표시 장치의 배면도이다. 도 13를 설명 함에 있어서, 도 10과 차이가 있는 부분에 대해서 설명하며, 도 10에서 설명된 구성 요소와 동일한 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 13은 지지층(PLT)의 하면을 나타낸다. 지지층(PLT)의 하면 상에 커버층(SCV), 방열층(RHL), 쿠션층(CUL), 및 절연층(INL)이 순차적으로 배치된다. 이 적층 구조물은 지지층(PLT)의 하면의 일부 영역에 배치된다.
커버층(SCV)은 폴딩영역(PLT-F)에 중첩한다. 커버층(SCV), 방열층(RHL), 쿠션층(CUL), 및 절연층(INL)으로 갈수록 면적이 작아지는 것으로 도시하였으나, 이에 제한되지는 않는다. 스페이서(SPC)는 상기 적층 구조물과 이격되어 배치된다. 제11 접착층(AL11)은 상기 적층 구조물의 외측에 배치되고, 지지층(PLT)의 엣지를 따라 배치될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
ED: 전자 장치 DD: 표시 장치
DP: 표시 패널 PLT: 지지층
OP: 복수 개의 개구부들 PLT-H1: 제1 얼라인 개구
PLT-H2: 제2 얼라인 개구 AM1: 제1 얼라인 마크
AM2: 제2 얼라인 마크

Claims (20)

  1. 제1 방향을 따라 제1 패널 영역, 벤딩 영역, 및 제2 패널 영역이 정의된 표시 패널; 및
    상기 표시 패널의 상기 제1 패널 영역 아래에 배치된 지지층을 포함하고,
    상기 표시 패널의 상기 벤딩 영역은 상기 지지층의 하부를 향해 벤딩되고, 상기 지지층의 일부분은 상기 제1 패널 영역과 상기 제2 패널 영역 사이에 배치되고,
    상기 표시 패널은 상기 제1 패널 영역에 배치된 제1 얼라인 마크를 포함하고,
    상기 지지층에는 상기 제1 얼라인 마크와 중첩하는 제1 얼라인 개구가 정의되고,
    상기 표시 패널의 두께 방향에서, 상기 제1 얼라인 개구는 상기 제2 패널 영역과 이격되고, 상기 제1 얼라인 개구는 상기 지지층의 엣지로부터 이격되고, 상기 제1 얼라인 개구는 상기 지지층에 의해 완전히 에워싸인 표시 장치.
  2. 제1 항에 있어서,
    상기 두께 방향에서, 상기 제1 얼라인 개구는 상기 제2 패널 영역으로부터 상기 제1 방향과 교차하는 제2 방향으로 이격된 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 얼라인 개구는 복수로 제공되고, 복수 개의 제1 얼라인 개구들은 상기 제2 패널 영역을 사이에 두고 이격된 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 얼라인 마크는 복수로 제공되고, 상기 표시 패널은 복수 개의 제1 얼라인 마크들이 상기 복수 개의 제1 얼라인 개구들과 각각 중첩하도록 상기 지지층에 정렬된 표시 장치.
  5. 제1 항에 있어서,
    상기 지지층은 상기 제1 방향을 따라 연장하는 제1 엣지와 제2 엣지, 및 상기 제1 방향과 교차하는 제2 방향을 따라 연장하는 제3 엣지와 제4 엣지를 포함하고,
    상기 벤딩 영역은 상기 제4 엣지를 에워싸며 벤딩되고, 상기 제1 얼라인 개구는 상기 제1 내지 제4 엣지들 중 상기 제4 엣지와 가장 가까운 표시 장치.
  6. 제5 항에 있어서,
    상기 표시 패널은 상기 제1 패널 영역에 배치된 제2 얼라인 마크를 더 포함하고,
    상기 지지층에는 상기 제2 얼라인 마크와 중첩하는 제2 얼라인 개구가 정의되고, 상기 제2 얼라인 개구는 상기 제1 내지 제4 엣지들 중 상기 제1 엣지와 가장 가까운 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 얼라인 개구는 상기 제1 엣지와 이격되고, 상기 제2 얼라인 개구는 상기 지지층에 의해 완전히 에워싸인 표시 장치.
  8. 제6 항에 있어서,
    상기 제2 얼라인 개구는 상기 제1 엣지와 연결되고, 상기 제1 엣지와 상기 제2 얼라인 개구를 정의하는 측벽은 서로 연결된 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 패널 영역에는 폴딩 가능한 폴딩 영역이 정의되고, 상기 지지층의 상기 폴딩 영역과 중첩하는 영역에는 복수 개의 개구부들이 정의된 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 얼라인 개구는 상기 복수 개의 개구부들로부터 상기 제1 방향으로 이격된 표시 장치.
  11. 제1 항에 있어서,
    상기 표시 패널은 베이스층, 상기 베이스층 위에 배치되며 복수의 금속층들을 포함하는 회로층, 상기 회로층 위에 배치된 발광 소자층, 및 상기 발광 소자층 위에 배치된 봉지층을 포함하고,
    상기 제1 얼라인 마크는 상기 복수의 금속층들 중 어느 하나의 금속층과 동일한 층 상에 배치된 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 얼라인 개구를 정의하는 측벽은 폐곡선 형상을 갖는 표시 장치.
  13. 제1 방향을 따라 제1 패널 영역, 벤딩 영역, 및 제2 패널 영역이 정의된 표시 패널; 및
    상기 표시 패널의 상기 제1 패널 영역 아래에 배치된 지지층을 포함하고,
    상기 표시 패널의 벤딩 영역은 상기 지지층의 하부를 향해 벤딩되고, 상기 지지층의 일부분은 상기 제1 패널 영역과 상기 제2 패널 영역 사이에 배치되고,
    상기 지지층에는 복수 개의 얼라인 개구들이 정의되고, 상기 복수 개의 얼라인 개구들의 상기 제1 방향과 교차하는 제2 방향의 거리는 상기 제2 패널 영역의 제2 방향의 폭보다 크고, 상기 복수 개의 얼라인 개구들 각각은 상기 지지층에 의해 완전히 에워싸인 표시 장치.
  14. 제13 항에 있어서,
    상기 복수 개의 얼라인 개구들은 상기 제2 패널 영역을 사이에 두고 이격되어 정의된 표시 장치.
  15. 제13 항에 있어서,
    상기 복수 개의 얼라인 개구들을 정의하는 측벽들 각각은 폐곡선 형상을 갖는 표시 장치.
  16. 제13 항에 있어서,
    상기 표시 패널은 상기 제1 패널 영역에 배치된 복수 개의 얼라인 마크들을 포함하고, 상기 복수 개의 얼라인 마크들은 상기 복수 개의 얼라인 개구들과 각각 중첩하는 표시 장치.
  17. 제16 항에 있어서,
    상기 표시 패널은 베이스층, 상기 베이스층 위에 배치되며 복수의 금속층들을 포함하는 회로층, 상기 회로층 위에 배치된 발광 소자층, 및 상기 발광 소자층 위에 배치된 봉지층을 더 포함하고,
    상기 복수 개의 얼라인 마크들 각각은 상기 복수의 금속층들 중 어느 하나의 금속층과 동일한 층 상에 배치된 표시 장치.
  18. 제13 항에 있어서,
    상기 복수 개의 얼라인 개구들은 상기 지지층의 엣지와 인접하여 정의되고, 상기 표시 패널의 상기 벤딩 영역은 상기 지지층의 상기 엣지를 에워싸며 벤딩되는 표시 장치.
  19. 제13 항에 있어서,
    상기 제1 패널 영역에는 폴딩 가능한 폴딩 영역이 정의되고, 상기 지지층의 상기 폴딩 영역과 중첩하는 영역에는 복수 개의 개구부들이 정의된 표시 장치.
  20. 제13 항에 있어서,
    상기 복수 개의 얼라인 개구들은 상기 복수 개의 개구부들로부터 상기 제1 방향으로 이격된 표시 장치.
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