KR20230045640A - 전자 장치 - Google Patents
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Abstract
본 발명 일 실시예의 전자 장치는 일 방향으로 연장되는 폴딩축을 기준으로 폴딩되는 폴딩 영역, 폴딩 영역을 사이에 두고 이격되는 제1 비폴딩 영역 및 제2 비폴딩 영역을 포함하는 표시 패널, 표시 패널 하부에 배치되는 지지 플레이트 및 지지 플레이트 하부에 배치되고, 제1 외부 입력을 감지하는 디지타이저를 포함할 수 있다. 전자 장치의 디지타이저는 제1 비폴딩 영역에 중첩하는 제1 감지부 및 제2 비폴딩 영역에 중첩하며, 제1 감지부와 이격되는 제2 감지부를 포함하고, 제1 감지부 및 제2 감지부 각각은 강화 섬유를 포함하는 플레이트, 플레이트의 일 면상에 배치된 제1 도전층, 및 플레이트의 타 면상에 배치된 제2 도전층을 포함할 수 있다.
Description
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 폴딩 가능한 전자 장치에 관한 것이다.
텔레비전, 휴대전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티미디어 전자 장치들은 영상을 표시하기 위한 표시 패널 및 외부 입력을 감지하는 입력 센서를 구비할 수 있다. 최근 기술 발달과 함께 플렉서블 표시 패널을 포함하며 곡면 형태로 변형되거나, 접히거나, 말릴 수 있는 다양한 플렉서블 전자 장치들이 개발되고 있다. 형상이 다양하게 변형될 수 있는 플렉서블 전자 장치는 휴대가 용이하고 사용자의 편의성을 향상시킬 수 있다.
이러한 플렉서블 전자 장치는 폴딩 또는 벤딩 동작을 저해하지 않으면서 표시 패널을 지지하기 위한 지지 부재가 필요하며, 전자 장치의 신뢰성 및 사용자의 사용 편의성 향상을 위해 기계적 물성이 저하되지 않으면서 경량화된 지지 부재들의 개발이 필요하다.
본 발명의 목적은 강도가 향상되고, 동시에 경량화된 전자 장치를 제공하는데 있다. 본 발명의 목적은 적층 구조가 단순화되며 폴딩 신뢰성이 향상된 표시 패널 및 디지타이저와 같은 입력 센서를 포함하는 전자 장치를 제공하는데 있다.
일 실시예는 일 방향으로 연장되는 폴딩축을 기준으로 폴딩되는 폴딩 영역, 상기 폴딩 영역을 사이에 두고 이격되는 제1 비폴딩 영역 및 제2 비폴딩 영역을 포함하는 표시 패널, 상기 표시 패널 하부에 배치되는 지지 플레이트 및 상기 지지 플레이트 하부에 배치되고, 제1 외부 입력을 감지하는 디지타이저를 포함하고, 상기 디지타이저는 상기 제1 비폴딩 영역에 중첩하는 제1 감지부 및 상기 제2 비폴딩 영역에 중첩하며, 상기 제1 감지부와 이격되는 제2 감지부를 포함하고, 상기 제1 감지부 및 상기 제2 감지부 각각은 강화 섬유를 포함하는 플레이트, 상기 플레이트의 일 면상에 배치된 제1 도전층 및 상기 플레이트의 타 면상에 배치된 제2 도전층을 포함하는 전자 장치를 제공한다.
상기 플레이트는 고분자를 포함하는 매트릭스부를 더 포함하고, 상기 강화 섬유는 상기 매트릭스부에 분산될 수 있다.
상기 플레이트는 상기 매트릭스부에 분산된 무기물을 더 포함할 수 있다.
상기 플레이트는 상기 매트릭스부에 분산된 블랙 안료 또는 블랙 염료를 더 포함할 수 있다.
상기 플레이트의 두께는 30㎛ 이상 150 ㎛ 이하일 수 있다.
상기 플레이트의 굴곡 탄성률은 10GPa 이상 50GPa 이하일 수 있다.
상기 플레이트는 제1 방향으로 연장된 제1 강화 섬유들 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 강화 섬유들을 포함하고, 상기 제1 강화 섬유들 및 상기 제2 강화 섬유들은 평면 상에서 서로 교차할 수 있다.
상기 제1 방향은 상기 폴딩축의 연장 방향에 평행할 수 있다.
상기 제2 강화 섬유들 각각은 상기 제1 강화 섬유들 상부 또는 하부에 배치될 수 있다.
상기 제2 강화 섬유들 각각은 상기 제2 방향을 따라 배열된 상기 제1 강화 섬유들의 상부 및 하부에 교대로 배치될 수 있다.
상기 플레이트들은 두께 방향을 따라 적층된 복수의 서브 플레이트들을 포함하고, 상기 복수의 서브 플레이트들 각각은 상기 제1 강화 섬유들 및 상기 제2 강화 섬유들을 포함할 수 있다.
상기 표시 패널의 폴딩 상태에서, 상기 제1 감지부의 상기 플레이트는 상기 폴딩 영역에 중첩하고, 상기 플레이트의 상면 상에 정의되는 제1 곡률 중심을 기준으로 제1 곡률을 갖는 제1 곡률부 및 상기 제1 곡률부로부터 연장되며 상기 플레이트 하면 상에 정의되는 제2 곡률 중심을 기준으로 제2 곡률을 갖는 제2 곡률부를 포함할 수 있다.
상기 제1 곡률은 상기 제2 곡률보다 클 수 있다.
상기 지지 플레이트는 상기 폴딩 영역에 중첩하는 복수의 개구부들을 포함할 수 있다.
상기 복수의 개구부들은 평면 상에서 격자 형태로 배열될 수 있다.
상기 전자 장치는 상기 디지타이저 상에 배치되고, 상기 제1 외부 입력과 상이한 제2 외부 입력을 감지하는 입력 센서를 더 포함할 수 있다.
일 실시예는 일 방향으로 연장되는 폴딩축을 기준으로 폴딩되는 폴딩 영역, 상기 폴딩 영역을 사이에 두고 이격되는 제1 비폴딩 영역 및 제2 비폴딩 영역을 포함하는 표시 패널, 상기 표시 패널 하부에 배치되고 상기 폴딩 영역에 중첩하는 복수의 개구부들을 포함하는 제1 지지 플레이트 및 상기 제1 지지 플레이트 하부에 배치되는 제2 지지 플레이트를 포함하고, 상기 제2 지지 플레이트는 상기 제1 비폴딩 영역에 중첩하는 제1 플레이트 및 상기 제1 플레이트와 이격되며, 상기 제2 비폴딩 영역에 중첩하는 제2 플레이트를 포함하고, 상기 제1 지지 플레이트 및 상기 제2 지지 플레이트 각각은 강화 섬유를 포함하는 전자 장치를 제공한다.
상기 전자 장치는 제1 플레이트의 일 면 및 상기 제2 플레이트의 일 면 상에 각각 배치된 제1 도전층들 및 상기 제1 플레이트의 타 면 및 상기 제2 플레이트의 타 면 상에 각각 배치된 제2 도전층들을 더 포함할 수 있다.
상기 제1 플레이트 및 상기 제2 플레이트 각각은 제1 방향으로 연장된 제1 강화 섬유들 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 감화 섬유들을 포함할 수 있다.
상기 제1 플레이트 및 상기 제2 플레이트 각각은 상기 폴딩 영역에 중첩하고, 상기 표시 패널의 폴딩 상태에서 소정의 곡률로 벤딩되는 곡률부를 포함할 수 있다.
본 발명 일 실시예의 전자 장치는 강화 섬유를 포함하는 지지 플레이트를 포함함으로써, 전자 장치의 가요성 및 강성이 향상될 수 있다.
본 발명 일 실시예의 전자 장치는 적층 구조가 단순화된 표시 패널 및 디지타이저를 포함함으로써 전자 장치의 폴딩 신뢰성을 유지함과 동시에 전자 장치의 두께가 감소되고 전자 장치가 경량화 될 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 전자 장치의 사시도들이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 전자 장치의 블록도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 6a 및 도 6b는 도 2의 절단선 I-I'에 대응하는 일 실시예의 전자 장치의 단면도들이다.
도 7a는 본 발명의 일 실시예에 따른 제1 지지 플레이트의 사시도이다.
도 7b는 도 7a의 일 영역(AA)을 확대 도시한 일 실시예의 제1 지지 플레이트의 평면도이다.
도 8은 본 발명의 일 실시예에 따른 제2 지지 플레이트의 분해 사시도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 제2 지지 플레이트의 확대 사시도들이다.
도 9c는 본 발명의 일 실시예에 따른 강화 섬유의 확대 사시도이다.
도 10은 본 발명의 일 실시예에 따른 감지부의 평면도이다.
도 11은 도 10의 절단선 II-II'에 대응하는 일 실시예의 감지부의 단면도이다.
도 12는 본 발명의 일 실시예에 따른 폴딩 상태의 지지 플레이트들의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 전자 장치의 블록도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 6a 및 도 6b는 도 2의 절단선 I-I'에 대응하는 일 실시예의 전자 장치의 단면도들이다.
도 7a는 본 발명의 일 실시예에 따른 제1 지지 플레이트의 사시도이다.
도 7b는 도 7a의 일 영역(AA)을 확대 도시한 일 실시예의 제1 지지 플레이트의 평면도이다.
도 8은 본 발명의 일 실시예에 따른 제2 지지 플레이트의 분해 사시도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 제2 지지 플레이트의 확대 사시도들이다.
도 9c는 본 발명의 일 실시예에 따른 강화 섬유의 확대 사시도이다.
도 10은 본 발명의 일 실시예에 따른 감지부의 평면도이다.
도 11은 도 10의 절단선 II-II'에 대응하는 일 실시예의 감지부의 단면도이다.
도 12는 본 발명의 일 실시예에 따른 폴딩 상태의 지지 플레이트들의 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 전자 장치에 대하여 설명한다.
도 1a 내지 도 1d는 일 실시예에 따른 전자 장치의 사시도들이다. 도 1a는 펼쳐진 상태(또는 언폴딩 상태)의 전자 장치(ED)를 도시하였으며, 도 1b 및 도 1c는 도 1a의 전자 장치(ED)를 폴딩하는 과정을 예시적으로 도시하였고, 도 1d는 완전히 폴딩된 상태의 전자 장치(ED)를 도시하였다.
전자 장치(ED)는 전기적 신호에 따라 활성화되며 영상을 표시하는 장치일 수 있다. 예를 들어, 전자 장치(ED)는 텔레비전, 외부 광고판 등과 같은 대형 장치를 비롯하여, 모니터, 휴대 전화, 태블릿, 네비게이션, 게임기 등과 같은 중소형 장치를 포함할 수 있다. 한편, 전자 장치(ED)의 실시예들은 예시적인 것으로, 본 발명의 개념에 벗어나지 않는 이상 어느 하나에 한정되지 않는다. 본 실시예에서 전자 장치(ED)의 일 예로 휴대 전화를 도시하였다.
일 실시예의 전자 장치(ED)는 플렉서블(flexible)한 것 일 수 있다. “플렉서블”이란 휘어질 수 있는 특성을 의미하며, 완전히 접히는 구조에서부터 수 나노미터 수준으로 휠 수 있는 구조까지 모두 포함하는 것일 수 있다. 예를 들어, 플렉서블 전자 장치(ED)는 커브드(curved) 장치 또는 폴더블(foldable) 장치를 포함할 수 있다. 본 실시예에서는 플렉서블 전자 장치(ED)의 일 예로 폴더블 장치를 도시하였다.
도 1a를 참조하면, 전자 장치(ED)는 평면 상에서 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 변들을 갖는 직사각형 형상일 수 있다. 그러나 이에 한정되지 않고, 전자 장치(ED)는 평면 상에서 원형, 다각형 등의 다양한 형상을 가질 수 있다.
펼쳐진 상태의 전자 장치(ED)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(FS)에 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)이 표시되는 표시면(FS)은 전자 장치(ED)의 전면(front surface)과 대응될 수 있다. 전자 장치(ED)에서 제공되는 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 도 1a는 영상(IM)의 일 예로 시계창 및 아이콘들이 도시하였다.
전자 장치(ED)를 구성하는 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에서 서로 대향(opposing)될 수 있고, 전면과 배면 각각의 법선 방향은 실질적으로 제3 방향(DR3)에 평행할 수 있다. 제3 방향(DR3)을 따라 정의되는 전면과 배면 사이의 이격 거리는 부재(또는 유닛)의 두께에 대응될 수 있다. 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다. 본 명세서에서 "단면 상에서"는 제1 방향(DR1) 또는 제2 방향(DR2) 방향에서 바라본 상태로 정의될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
전자 장치(ED)의 표시면(FS)은 표시 영역(F-AA) 및 주변 영역(F-NAA)을 포함할 수 있다. 표시 영역(F-AA)은 광학적으로 투명한 영역일 수 있다. 이에 따라, 전자 장치(ED)는 표시 영역(F-AA)을 통해 영상(IM)을 표시할 수 있고, 사용자는 영상(IM)을 시인할 수 있다. 주변 영역(F-NAA)은 표시 영역(F-AA)에 비해 낮은 광 투과율을 가지며 소정의 컬러를 갖는 영역으로 제공될 수 있다.
주변 영역(F-NAA)은 표시 영역(F-AA)에 인접할 수 있다. 표시 영역(F-AA)의 형상은 실질적으로 주변 영역(F-NAA)에 의해 정의될 수 있다. 예를 들어, 주변 영역(F-NAA)은 표시 영역(F-AA)을 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 주변 영역(F-NAA)은 표시 영역(F-AA)의 일 측에만 인접하여 배치되거나 생략될 수도 있다. 또한, 주변 영역(F-NAA)은 전자 장치(ED)의 전면이 아닌 측면에 배치될 수도 있다.
표시 영역(F-AA)은 신호 투과 영역(TA)을 더 포함할 수 있다. 신호 투과 영역(TA)은 표시 영역(F-AA)의 일부로 제공될 수 있고, 화소들 중 일부는 신호 투과 영역(TA) 내에 배치될 수 있다. 이에 따라, 전자 장치(ED)는 신호 투과 영역(TA)을 통해 영상(IM)을 표시할 수 있다.
한편, 도 1a는 신호 투과 영역(TA)이 표시 영역(F-AA) 내부에 포함된 것을 예시적으로 도시하였으나, 이에 한정되지 않으며, 신호 투과 영역(TA)은 주변 영역(F-NAA) 내부에 포함되거나, 표시 영역(F-AA) 및 주변 영역(F-NAA) 각각에 둘러싸일 수도 있다. 또한, 도 1a는 하나의 신호 투과 영역(TA)을 예시적을 도시하였으나 이에 한정되지 않고, 신호 투과 영역(TA)의 복수의 영역들로 제공될 수 있다.
신호 투과 영역(TA)에 대응하여 전자 장치(ED)의 전자 모듈이 배치될 수 있다. 예를 들어, 전자 모듈은 카메라 모듈, 근접 센서와 같은 거리 측정 센서, 사용자 신체의 일부(예를 들어, 지문, 홍채 또는 얼굴)를 인식하는 생체 인식 센서, 광을 출력하는 램프 등으로 제공될 수 있으며 특별히 한정되지 않는다. 전자 모듈은 신호 투과 영역(TA)을 통해 전달되는 외부 입력을 수신하거나, 신호 투과 영역(TA)을 통해 출력을 제공할 수 있다. 예를 들어, 전자 모듈이 카메라 모듈로 제공되는 경우, 카메라 모듈은 신호 투과 영역(TA)을 통과하는 가시 광선을 통해 외부 이미지를 촬영할 수 있고, 전자 모듈이 근접 센서로 제공되는 경우, 근접 센서는 신호 투과 영역(TA)을 통과하는 적외선을 통해 외부 물체의 접근성을 판단할 수 있다.
전자 장치(ED)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 전자 장치(ED)의 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다. 예를 들어, 외부 입력은 힘, 압력, 온도, 광 등을 포함할 수 있다. 외부 입력은 전자 장치(ED)에 접촉(예를 들어, 사용자의 손 또는 펜(PN)에 의한 접촉)하는 입력뿐 아니라 전자 장치(ED)와 근접하거나, 소정의 거리로 인접하여 인가되는 입력(예를 들어, 호버링)을 포함할 수 있다.
본 실시예에서, 외부 입력은 전자 장치(ED)의 전면에 인가되는 펜(PN)에 의한 터치 입력인 것을 예시적으로 도시하였다. 전자 장치(ED)는 전자기 유도에 의한 공명(Electro Magnetic Resonance, EMR)을 이용한 방식으로 구동되는 입력 센서(예를 들어, 디지타이저)를 더 포함하거나, 정전 용량의 변화량을 이용한 방식으로 구동되는 입력 센서를 더 포함할 수 있으며 어느 하나의 실시예로 한정되지 않는다. 또한, 전자 장치(ED)는 전면에 인가되는 사용자에 입력을 감지할 수 있으나 이에 한정되지 않고, 전자 장치(ED)의 구조에 따라, 전자 장치(ED)는 측면이나 배면에 인가되는 사용자의 입력을 감지할 수도 있다.
전자 장치(ED)는 폴딩 영역(FA) 및 복수의 비폴딩 영역들(NFA1, NFA2)을 포함할 수 있다. 도 1a는 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)을 포함하는 전자 장치(ED)를 예시적으로 도시하였다. 폴딩 영역(FA)은 제1 비폴딩 영역(NFA1)과 제2 비폴딩 영역(NFA2) 사이에 배치될 수 있다. 즉, 펼쳐진 상태에서 전자 장치(ED)의 제1 비폴딩 영역(NFA1), 폴딩 영역(FA), 및 제2 비폴딩 영역(NFA2)은 제2 방향(DR2)을 따라 배열될 수 있다.
폴딩 영역(FA)은 폴딩 동작에 따라, 평평하거나, 소정의 곡률을 가지며 휘어지는 영역일 수 있다. 도 1a에 도시된 것처럼 전자 장치(ED)가 펼쳐진 상태인 경우, 폴딩 영역(FA)은 평평할 수 있다. 제1 및 제2 비폴딩 영역들(NFA1, NFA2)은 폴딩 및 언폴딩 상태에서 평탄하게 유지되는 영역일 수 있다.
전자 장치(ED)는 일 방향을 따라 연장된 가상의 폴딩축(이하, 폴딩축으로 칭함)을 중심으로 폴딩될 수 있다. 예를 들어, 도 1b 내지 도 1d에 도시된 것처럼 전자 장치(ED)는 제1 방향(DR1)으로 연장된 폴딩축(FX1, FX2)을 따라 폴딩될 수 있다. 폴딩축은 전자 장치(ED)의 장변들에 나란한 방향으로 연장될 수 있다. 그러나 이에 한정되지 않고, 전자 장치(ED)의 구조에 따라 폴딩축은 전자 장치(ED)의 단변들에 나란한 방향으로 연장될 수 있다.
전자 장치(ED)는 폴딩축을 중심으로 소정의 각도로 폴딩 될 수 있다. 도 1b는 소정의 각도로 인-폴딩(in-folding)된 상태의 전자 장치(ED)를 예시적으로 도시하였으며, 도 1c는 소정의 각도로 아웃-폴딩(out-folding)된 상태의 전자 장치(ED)를 예시적으로 도시하였다.
도 1b를 참조하면, 제1 폴딩축(FX1)은 전자 장치(ED)의 전면과 마주하도록 정의될 수 있다. 제1 폴딩축(FX1)을 기준으로 폴딩된 전자 장치(ED)의 제1 및 제2 비폴딩 영역들(NFA1, NFA2)에 대응하는 표시면(FS)은 서로를 향해 마주할 수 있고, 해당 상태를 인-폴딩 상태로 정의할 수 있다. 인-폴딩 상태에서 전자 장치(ED)의 폴딩 영역(FA)에 대응하는 표시면(FS)은 제1 폴딩축(FX1)과 마주하며 오목하게 휘어진 곡면을 형성하며 폴딩될 수 있다.
도 1c를 참조하면, 제2 폴딩축(FX2)은 전자 장치(ED)의 배면과 마주하도록 정의될 수 있다. 제2 폴딩축(FX2)을 기준으로 폴딩된 전자 장치(ED)의 제1 및 제2 비폴딩 영역들(NFA1, NFA2)에 대응하는 표시면(FS)은 서로 대향하며 외부를 향해 노출될 수 있고, 해당 상태를 아웃-폴딩 상태로 정의할 수 있다. 아웃-폴딩 상태에서 전자 장치(ED)의 폴딩 영역(FA)에 대응하는 표시면(FS)은 제2 폴딩축(FX2)과 대향하며, 볼록하게 휘어진 곡면을 형성하며 폴딩될 수 있다. 아웃-폴딩된 전자 장치(ED)의 표시 영역(F-AA)은 외부로 노출될 수 있고, 사용자는 폴딩 상태에서도 영상을 시인할 수 있다.
도 1d를 참조하면, 완전히 인-폴딩된 전자 장치(ED)의 제1 및 제2 비폴딩 영역들(NFA1, NFA2)은 평면 상에서 중첩하며 서로 마주할 수 있다. 이에 따라, 전자 장치(ED)의 전면에 대응하는 표시면(FS, 도 1a 참조)은 외부에 노출되지 않을 수 있다.
도 1d를 참조하면, 인-폴딩된 전자 장치(ED)의 폴딩 영역(FA)의 적어도 일 부분은 소정의 곡률을 가질 수 있다. 인-폴딩 상태에서, 폴딩 영역(FA)은 폴딩 영역(FA)과 마주하는 곡률 중심(RX)을 기준으로 소정의 곡률 반경(R)을 가지며 폴딩될 수 있다. 일 실시예에 따르면, 상기 곡률 반경(R)은 제1 비폴딩 영역(NFA1)과 제2 비폴딩 영역(NFA2) 사이의 간격(DT)보다 클 수 있다. 따라서, 일 실시예에서 폴딩 영역(FA)은 제1 방향(DR1)에서 바라봤을 때, 덤벨 형상을 가지며 폴딩될 수 있다.
일 실시예에 따른 전자 장치(ED)는 하나의 폴딩축을 중심으로 인-폴딩 또는 아웃-폴딩 중 선택된 하나의 방식으로만 동작되거나, 인-폴딩 및 아웃-폴딩이 상호 반복되도록 동작할 수도 있으며 어느 하나로 제한되는 것은 아니다. 또한, 본 실시예에서, 전자 장치(ED)는 하나의 폴딩축을 중심으로 폴딩되는 실시예를 도시하였으나, 전자 장치(ED)에 정의되는 폴딩축의 수는 이에 한정되지 않으며, 일 실시예의 전자 장치(ED)는 복수의 폴딩축들을 중심으로 폴딩될 수 있다.
도 2는 일 실시예에 따른 전자 장치의 분해 사시도이다. 도 3은 일 실시예에 따른 전자 장치의 블록도이다.
도 2를 참조하면, 전자 장치(ED)는 표시 장치(DD), 제1 전자 모듈(EM1), 제2 전자 모듈(EM2), 전원 모듈(PM) 및 케이스들(EDC1, EDC2)을 포함할 수 있다. 별도로 도시하지 않았으나, 전자 장치(ED)는 표시 장치(DD)의 폴딩 동작을 제어하기 위한 기구 구조물(예를 들어, 힌지)을 더 포함할 수 있다.
일 실시예의 표시 장치(DD)는 이미지를 생성하고 외부 입력을 감지할 수 있다. 표시 장치(DD)는 윈도우 모듈(WM) 및 표시 모듈(DM)을 포함할 수 있다.
윈도우 모듈(WM)은 전자 장치(ED)의 전면을 제공할 수 있다. 즉, 윈도우 모듈(WM)의 전면은 전술한 전자 장치(ED)의 전면에 대응될 수 있다. 윈도우 모듈(WM)은 표시 모듈(DM)에서 생성된 광을 투과 시켜 사용자에게 제공할 수 있다. 윈도우 모듈(WM)은 표시 모듈(DM) 상에 배치되며, 표시 모듈(DM)의 형상에 대응하는 형상을 가질 수 있다. 윈도우 모듈(WM)은 표시 모듈(DM)의 외측 전체를 커버하여 외부 충격 및 스크래치로부터 표시 모듈(DM)을 보호할 수 있다.
도 2 및 도 3을 참조하면, 표시 모듈(DM)은 표시 패널(DP)을 포함할 수 있고, 표시 모듈(DM)은 표시 패널(DP)의 상측과 하측에 배치된 복수의 구성들을 더 포함할 수 있다. 일 실시예에 따라 표시 모듈(DM)은 입력 센서(IS)를 더 포함할 수 있다. 표시 모듈(DM)의 세부적인 적층 구조는 이하 상세히 설명될 것이다.
표시 패널(DP)은 전기적 신호에 대응하여 영상을 표시 할 수 있다. 일 실시예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있으나, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기 발광 표시 패널, 무기 발광 표시 패널 또는 퀀텀닷(quantum dot) 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있고, 무기 발광 표시 패널의 발광층은 무기 발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기 발광 표시 패널로 설명된다.
입력 센서(IS)는 전자 장치(ED)의 외부에서 인가되는 외부 입력을 감지하고, 외부 입력의 좌표 정보를 획득할 수 있다. 입력 센서(IS)는 정전용량 방식, 저항막 방식, 적외선 방식 또는 압력 방식과 같은 다양한 방식으로 구동될 수 있고, 어느 하나로 한정되지 않는다.
도 2를 참조하면, 표시 모듈(DM)은 표시 패널(DP)이 제공하는 영상을 표시하는 표시 영역(DP-DA) 및 영상이 표시되지 않는 비표시 영역(DP-NDA)을 포함할 수 있다. 표시 모듈(DM)의 표시 영역(DP-DA)은 전자 장치(ED)의 표시 영역(F-AA)에 대응될 수 있고, 표시 모듈(DM)의 비표시 영역(DP-NDA)은 전자 장치(ED)의 주변 영역(F-NAA)에 대응될 수 있다. 한편, 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 "서로 중첩한다"는 것을 의미하고 동일한 면적 및/또는 동일한 형상을 갖는 것으로 제한되지 않는다.
표시 모듈(DM)의 표시 영역(DP-DA)은 제1 영역(A1) 및 제2 영역(A2)을 포함할 수 있다. 일 실시예에서 제2 영역(A2)은 제1 영역(A1)을 둘러쌀 수 있다. 그러나 이에 한정되지 않고, 제2 영역(A2)은 제1 영역(A1)의 일 부분만을 둘러쌀 수도 있다. 본 실시예에서 제1 영역(A1)은 원 형상을 갖는 영역으로 도시되었으나, 이에 한정되지 않고, 제1 영역(A1)은 평면 상에서 타원형, 다각형, 비정형의 형상 등 다양한 형상으로 정의될 수 있다. 제1 영역(A1)은 컴포넌트 영역으로 지칭될 수 있고, 제2 영역(A2)은 주 표시 영역으로 지칭될 수 있다.
제1 영역(A1)은 전자 장치(ED)의 신호 투과 영역(TA, 도 1a 참조)과 중첩할 수 있다. 제1 영역(A1)은 표시 모듈(DM) 하부에 배치되는 카메라 모듈(CMM)에 중첩하는 영역일 수 있다. 제1 영역(A1)은 제2 영역(A2)보다 높은 광 투과율을 가질 수 있다. 또한, 제1 영역(A1)의 해상도는 제2 영역(A2)의 해상도보다 낮을 수 있다. 제1 영역(A1)을 통과하는 광이 카메라 모듈(CMM)에 전달되거나, 카메라 모듈(CMM)에서 출력된 신호가 제1 영역(A1)을 통과할 수 있다.
표시 모듈(DM)은 비표시 영역(DP-NDA) 상에 배치된 데이터 구동부(DIC)를 포함할 수 있다. 데이터 구동부(DIC)는 소자들을 구동하기 위한 데이터 구동 회로를 포함할 수 있다. 데이터 구동부(DIC)는 집적 회로 칩 형태로 제작되어 표시 모듈(DM)의 비표시 영역(DP-NDA)에 실장될 수 있다. 표시 모듈(DM)은 비표시 영역(DP-NDA)에 연결된 회로 기판(FCB)을 더 포함할 수 있다. 한편, 일 실시예에서 데이터 구동부(DIC)는 회로 기판(FCB)에 실장될 수도 있다.
도 2 및 도 3을 참조하면, 전원 모듈(PM), 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)은 표시 모듈(DM) 아래에 배치될 수 있다. 전원 모듈(PM)과 제1 및 제2 전자 모듈들(EM1, EM2)은 별도의 연성 회로 기판을 통해 서로 연결될 수 있다. 전원 모듈(PM)은 전자 장치(ED)의 전반적인 동작에 필요한 전원을 공급할 수 있다. 전원 모듈(PM)은 통상적인 배터리 모듈을 포함할 수 있다.
제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)은 전자 장치(ED)를 동작시키기 위한 다양한 기능성 모듈을 포함할 수 있다. 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2) 각각은 표시 패널(DP)과 전기적으로 연결된 마더보드에 직접 실장되거나 별도의 기판에 실장되어 커넥터 등을 통해 마더보드에 전기적으로 연결될 수 있다.
제1 전자 모듈(EM1)은 제어 모듈(CM), 무선통신 모듈(TM), 영상입력 모듈(IIM), 음향입력 모듈(AIM), 메모리(MM), 및 외부 인터페이스(IF)를 포함할 수 있다.
제어 모듈(CM)은 전자 장치(ED)의 전반적인 동작을 제어할 수 있다. 제어 모듈(CM)은 적어도 하나의 마이크로프로세서를 포함할 수 있다. 예를 들어, 제어 모듈(CM)은 사용자의 입력에 부합하게 표시 모듈(DM)을 활성화 시키거나 비활성화 시킬 수 있다. 또한, 제어 모듈(CM)은 사용자의 입력에 부합하게 영상입력 모듈(IIM)이나 음향입력 모듈(AIM) 등의 다른 모듈들을 제어할 수 있다.
무선통신 모듈(TM)은 제1 네트워크(예를 들어, 블루투스, WiFi direct 또는 IrDA(infrared data association) 같은 근거리 통신 네트워크) 또는 제2 네트워크 (예를 들어, 셀룰러 네트워크, 인터넷, 또는 컴퓨터 네트워크(예: LAN 또는 WAN)와 같은 원거리 통신 네트워크)를 통하여 외부 전자 장치와 통신할 수 있다. 무선통신 모듈(TM)에 포함된 통신 모듈들은 하나의 구성 요소(예를 들어, 단일 칩)로 통합되거나, 또는 서로 분리된 복수의 구성 요소들(예를 들어, 복수 칩들)로 구현될 수 있다. 무선통신 모듈(TM)은 일반 통신회선을 이용하여 음성 신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 송신할 신호를 변조하여 송신하는 송신부(TM1)와, 수신되는 신호를 복조하는 수신부(TM2)를 포함할 수 있다.
영상입력 모듈(IIM)은 영상 신호를 처리하여 표시 패널(DP)에 표시 가능한 영상 데이터로 변환할 수 있다. 음향입력 모듈(AIM)은 녹음 모드, 음성 인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력 받아 음향 신호를 전기적인 음성 데이터로 변환할 수 있다.
외부 인터페이스(IF)는 전자 장치(ED)와 외부 전자 장치를 물리적으로 연결시킬 수 있는 커넥터를 포함할 수 있다. 외부 인터페이스(IF)는 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드, SIM/UIM 카드) 등에 연결되는 인터페이스 역할을 할 수 있다.
제2 전자 모듈(EM2)은 음향출력 모듈(AOM), 발광 모듈(LTM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있다.
음향출력 모듈(AOM)은 무선통신 모듈(TM)로부터 수신된 음향 데이터 또는 메모리(MM)에 저장된 음향 데이터를 변환하여 외부로 출력할 수 있다.
발광 모듈(LTM)은 광을 생성하여 출력할 수 있다. 일 실시예에서 발광 모듈(LTM)은 적외선을 출력할 수 있다. 발광 모듈(LTM)은 LED 소자를 포함할 수 있다. 수광 모듈(LRM)은 적외선을 감지할 수 있다. 수광 모듈(LRM)은 소정 레벨 이상의 적외선이 감지된 때 활성화될 수 있다. 일 실시예에서 수광 모듈(LRM)은 CMOS 센서를 포함할 수 있다. 발광 모듈(LTM)에서 생성된 적외광이 출력된 후, 외부 물체(예컨대 사용자 손가락 또는 얼굴)에 의해 반사되고, 반사된 적외광이 수광 모듈(LRM)에 입사될 수 있다.
카메라 모듈(CMM)은 정지 영상 및 동영상을 촬영할 수 있다. 일 실시예에서 카메라 모듈(CMM)은 복수로 제공될 수 있다. 카메라 모듈(CMM)은 표시 모듈(DM)의 제1 영역(A1)에 중첩할 수 있고, 제1 영역(A1)을 통해 광 신호를 수신할 수 있다. 예를 들어, 카메라 모듈(CMM)은 외부로부터 제1 영역(A1)을 통과하는 자연 광을 수신하여 외부 이미지를 촬영할 수 있다.
윈도우 모듈(WM)과 케이스들(EDC1, EDC2)은 서로 결합되어 전자 장치(ED)의 외관을 구성할 수 있고, 전자 장치(ED)의 구성들을 수용할 수 있는 내부 공간을 제공할 수 있다. 예를 들어, 케이스들(EDC1, EDC2)은 표시 모듈(DM), 제1 및 제2 전자 모듈들(EM1, EM2), 및 전원 모듈(PM)을 수용할 수 있고, 수용된 전자 장치(ED)의 구성들을 보호할 수 있다. 한편, 전자 장치(ED)는 케이스들(EDC1,EDC2)을 연결하기 위한 힌지 구조물을 더 포함할 수 있다.
도 4는 일 실시예에 따른 표시 패널의 평면도이다. 도 4를 참조하면, 표시 패널(DP)은 베이스기판(SUB), 복수의 화소들(PX), 화소들(PX)에 전기적으로 연결된 복수의 신호 라인들, 주사 구동부(SDV)(scan driver), 데이터 구동부(DIC)(data driver), 발광 구동부(EDV) (emission driver) 및 복수의 패드들(PD)을 포함할 수 있다.
복수의 신호 라인들은 복수의 주사 라인들(SL1-SLm), 복수의 데이터 라인들(DL1-DLn), 복수의 발광 라인들(ECL1-ECLm), 제1 및 제2 제어 라인들(CSL1, CSL2), 전원 라인(PL)을 포함할 수 있다. 여기서, m 및 n은 자연수이다.
베이스기판(SUB)은 전술한 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)을 포함할 수 있다. 베이스기판(SUB)은 표시 패널(DP)의 전기적 소자들 및 라인들이 배치되는 베이스면을 제공할 수 있다. 표시 영역(DP-DA)은 화소들(PX)에 의해 영상이 표시되는 영역일 수 있고, 비표시 영역(DP-NDA)은 표시 영역(DP-DA)에 인접하게 배치되어 화소들(PX)을 구동하는 구동부들이 배치되는 영역일 수 있다.
베이스기판(SUB)은 가요성을 갖는 기판일 수 있다. 베이스기판(SUB)은 제1 패널 영역(AA1), 제2 패널 영역(AA2) 및 벤딩 영역(BA)을 포함할 수 있다. 벤딩 영역(BA)은 제1 패널 영역(AA1)과 제2 패널 영역(AA2) 사이에 배치될 수 있고, 제1 패널 영역(AA1), 벤딩 영역(BA) 및 제2 패널 영역(AA2)은 제1 방향(DR1)을 따라 배열될 수 있다. 그러나, 베이스기판(SUB)의 평면 상에서의 형상은 도시된 것에 한정되지 않고, 전자 장치(ED)의 구조에 따라 다양하게 변형될 수 있다.
제1 패널 영역(AA1)은 표시 영역(DP-DA)을 포함할 수 있다. 표시 영역(DP-DA)을 제외한 나머지 제1 패널 영역(AA1), 벤딩 영역(BA) 및 제2 패널 영역(AA2)은 비표시 영역(DP-NDA)에 대응할 수 있다.
제1 패널 영역(AA1)은 제1 비폴딩 영역(NFA1), 제2 비폴딩 영역(NFA2), 및 폴딩 영역(FA)을 포함할 수 있다. 따라서, 전자 장치(ED)의 폴딩에 따라, 표시 패널(DP)의 제1 패널 영역(AA1)은 폴딩축을 중심으로 폴딩될 수 있다.
벤딩 영역(BA)은 표시 패널(DP)이 케이스들(EDC1, EDC2, 도 2 참조)에 수용됨에 따라 소정의 곡률로 벤딩 되는 영역일 수 있다. 벤딩 영역(BA)은 제2 패널 영역(AA2)이 제1 패널 영역(AA1)과 평면 상에서 중첩하도록 벤딩 될 수 있다. 벤딩 영역(BA)은 제2 방향(DR2)에 나란한 가상의 벤딩축을 중심으로 벤딩될 수 있다. 제2 방향(DR2)에 나란한 벤딩 영역(BA)의 폭은 제1 패널 영역(AA1)의 폭보다 작을 수 있고, 이로 인해 벤딩 영역(BA)은 용이하게 벤딩 될 수 있다.
화소들(PX) 각각은 발광 소자, 발광 소자에 연결된 복수의 트랜지스터들(예를 들어, 스위칭 트랜지스터, 구동 트랜지스터 등) 및 커패시터로 구성되는 화소 구동 회로를 포함할 수 있다. 화소들(PX) 각각은 화소(PX)에 인가되는 전기적 신호에 대응하여 광을 발광할 수 있다. 화소들(PX)은 표시 영역(DP-DA)에 배치될 수 있다. 그러나 이는 예시적으로 도시한 것이고, 화소들(PX)들 중 일부는 비표시 영역(NDA)에 배치된 박막 트랜지스터를 포함할 수도 있으며 어느 하나의 실시예에 한정되지 않는다.
표시 영역(DP-DA)은 전술한 제1 영역(A1) 및 제2 영역(A2)을 포함할 수 있다. 화소들(PX)은 제1 영역(A1) 및 제2 영역(A2)에 배치될 수 있다. 제1 영역(A1)에 배치된 화소들(PX)은 제2 영역(A2)에 배치된 화소들(PX)과 배열, 밀도, 크기, 면적 등이 상이할 수 있다. 이를 통해 제1 영역(A1)은 제2 영역(A2) 대비 광 투과율이 큰 영역으로 제공될 수 있고, 제1 영역(A1)은 영상을 표시함과 동시에 제1 영역(A1)에 중첩하여 배치된 전자 모듈(예를 들어, 도 2의 카메라 모듈(CMM))이 용이하게 광 신호 송/수신 하도록 할 수 있다.
주사 구동부(SDV), 데이터 구동부(DIC) 및 발광 구동부(EDV) 각각은 비표시 영역(DP-NDA)에 배치될 수 있다. 일 실시예에서 주사 구동부(SDV) 및 발광 구동부(EDV)는 제1 패널 영역(AA1)에 배치될 수 있고, 데이터 구동부(DIC)는 제2 패널 영역(AA2)에 배치될 수 있다. 그러나 이에 한정되지 않고, 일 실시예에서 주사 구동부(SDV), 데이터 구동부(DIC), 및 발광 구동부(EDV) 중 적어도 하나는 표시 영역(DP-DA)에 중첩할 수 있고, 이를 통해 비표시 영역(DP-NDA)의 면적이 감소된 표시 패널(DP)을 구현할 수 있다.
화소들(PX) 각각은 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn) 및 발광 라인들(ECL1~ECLm) 중 대응하는 주사 라인, 데이터 라인 및 발광 라인 각각에 연결될 수 있다. 한편, 화소들(PX)의 화소 구동 회로의 구성에 따라 더 많은 종류의 신호 라인이 표시 패널(DP)에 구비될 수 있다.
주사 라인들(SL1~SLm)은 제2 방향(DR2)으로 연장되어 주사 구동부(SDV)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제1 방향(DR1)으로 연장되어, 데이터 구동부(DIC)에 연결될 수 있다. 발광 라인들(ECL1~ECLm)은 제2 방향(DR2)으로 연장되어 발광 구동부(EDV)에 연결될 수 있다.
전원 라인(PL)은 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다. 전원 라인(PL)의 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 그러나 이에 한정되지 않고, 전원 라인(PL)의 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 동일 층 상에서 일체로 형성될 수 있다. 전원 라인(PL)의 제1 방향(DR1)으로 연장된 부분은 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)으로 연장될 수 있다. 전원 라인(PL)은 구동 전압을 수신하여 화소들(PX)에 제공할 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다.
패드들(PD)은 제2 패널 영역(AA2)의 하단에 인접하게 배치될 수 있다. 패드들(PD)은 데이터 구동부(DIC) 보다 표시 패널(DP)의 하단에 더 인접하게 배치될 수 있다. 패드들(PD)은 제2 방향(DR2)을 따라 배열될 수 있다. 패드들(PD)은 회로 기판(FCB)에 연결되는 부분일 수 있다. 회로 기판(FCB)은 주사 구동부(SDV), 데이터 구동부(DIC), 및 발광 구동부(EDV)의 동작을 제어하기 위한 타이밍 컨트롤러 및 전압을 생성하기 위한 전압 생성부를 포함하는 회로 기판을 포함할 수 있고, 패드들(PD)을 통해 표시 패널(DP)에 전기적으로 연결될 수 있다.
패드들(PD)은 각각 복수의 신호 라인들 중 대응하는 신호 라인에 연결될 수 있다. 전원 라인(PL), 제1 및 제2 제어 라인들(CSL1, CSL2)은 패드들(PD)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 데이터 구동부(DIC)를 통해 대응하는 패드들(PD)에 연결될 수 있다. 예를 들어, 데이터 라인들(DL1~DLn)은 데이터 구동부(DIC)에 연결되고, 데이터 구동부(DIC)는 데이터 라인들(DL1~DLn)에 각각 대응하는 패드들(PD)에 연결될 수 있다.
주사 구동부(SDV)는 주사 제어 신호에 응답하여 주사 신호들을 생성할 수 있다. 주사 신호들은 주사 라인들(SL1~SLm)을 통해 화소들(PX)에 인가될 수 있다. 데이터 구동부(DIC)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 데이터 전압들을 생성할 수 있다. 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX)에 인가될 수 있다. 발광 구동부(EDV)는 발광 제어 신호에 응답하여 발광 신호들을 생성할 수 있다. 발광 신호들은 발광 라인들(ECL1~ECLm)을 통해 화소들(PX)에 인가될 수 있다.
화소들(PX)은 주사 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 발광 신호들에 응답하여 데이터 전압들에 대응하는 휘도의 광을 발광함으로써 영상을 표시할 수 있다. 화소들(PX)의 발광 시간은 발광 신호들에 의해 제어 될 수 있다. 따라서, 표시 패널(DP)은 화소들(PX)에 의해 표시 영역(DP-DA)을 통해 영상을 출력할 수 있다.
도 5는 일 실시예에 따른 표시 모듈의 단면도이다. 도 5를 참조하면, 표시 모듈(DM)은 표시 패널(DP), 입력 센서(IS) 및 반사방지층(RPL)을 포함할 수 있고, 순차적으로 적층된 표시 패널(DP), 입력 센서(IS) 및 반사방지층(RPL)은 전자 패널(EP)로 정의될 수 있다. 도 5는 하나의 화소(PX)에 대응하는 전자 패널(EP)의 단면을 예시적으로 도시하였다.
도 5를 참조하면, 표시 패널(DP)은 화소(PX)를 포함할 수 있고, 화소(PX)는 베이스기판(SUB) 상에 배치된 트랜지스터(TR) 및 발광 소자(OLE)를 포함할 수 있다. 실질적으로 화소(PX)는 발광 소자(OLE)를 구동하기 위한 복수의 트랜지스터들 및 커패시터를 포함할 수 있으나, 도 5는 그 중 하나의 트랜지스터(TR)의 단면을 예시적으로 도시하였다.
표시 영역(DP-DA)은 화소(PX)에 대응하는 발광 영역(PA) 및 발광 영역(PA)에 인접한 비발광 영역(NPA)을 포함할 수 있다. 표시 패널(DP)은 전술한 것처럼 복수의 화소들(PX)을 포함할 수 있고, 이에 따라 표시 영역(DP-DA)은 복수의 화소들(PX)에 대응하는 복수의 발광 영역들(PA)을 포함할 수 있다. 이 때, 비발광 영역(NPA)은 복수의 발광 영역들(PA)을 에워쌀 수 있다.
표시 패널(DP)은 베이스기판(SUB), 회로층(DP-CL), 표시 소자층(DP-OL) 및 봉지층(TFE)을 포함할 수 있다.
베이스기판(SUB)은 유리 기판, 금속 기판, 고분자 기판 또는 유/무기 복합재료 기판을 포함할 수 있다. 일 실시예에서 베이스기판(SUB)은 가요성을 갖는 합성 수지층을 포함할 수 있다. 예를 들어, 합성 수지층은 아크릴계 수지, 메타크릴계 수지, 폴리아이소프렌계 수지, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지, 페릴렌계 수지 및 폴리이미드계 수지 중 적어도 하나를 포함 할 수 있다. 그러나 베이스기판(SUB)의 물질이 상기 예에 제한되는 것은 아니다.
회로층(DP-CL)은 베이스기판(SUB) 상에 배치될 수 있다. 회로층(DP-CL)은 적어도 하나의 절연층, 도전 패턴 및 반도체 패턴을 포함할 수 있다. 표시 패널(DP)의 제조 단계에서, 코팅, 증착 등의 방식으로 베이스기판(SUB) 상에 절연층, 반도체층 및 도전층을 형성할 수 있고, 이후, 포토리소그래피의 방식으로 절연층, 반도체층 및 도전층을 선택적으로 패터닝 할 수 있다. 이러한 공정 들을 거쳐 회로층(DP-CL)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등이 형성될 수 있다.
도 5는 회로층(DP-CL)에 포함되는 버퍼층(BFL), 제1 내지 제6 절연층들(INS1~INS6) 및 버퍼층(BFL)과 제1 내지 제6 절연층들(INS1~INS6) 사이에 배치되는 반도체 패턴 및 도전 패턴을 도시하였다. 그러나, 도 5에 도시된 회로층(DP-CL)의 단면은 예시적인 것이며, 회로층(DP-CL)의 적층 구조는 공정 단계, 공정 방법 또는 화소(PX)에 포함되는 소자들의 구성에 따라 다양하게 변형될 수 있다.
버퍼층(BFL)은 베이스기판(SUB) 상에 배치될 수 있다. 버퍼층(BFL)은 외부로부터 트랜지스터(TR)의 반도체 패턴에 이물질이 유입되는 것을 방지할 수 있다. 또한, 버퍼층(BFL)은 베이스기판(SUB)과 반도체 패턴 또는 도전 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 무기층을 포함할 수 있고, 예를 들어, 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 버퍼층(BFL)은 서로 교번하게 적층된 실리콘옥사이드층들과 실리콘나이트라이드층들을 포함할 수 있다.
트랜지스터(TR)의 반도체 패턴은 버퍼층(BFL) 상에 배치될 수 있다. 트랜지스터(TR)의 소스(Sa), 채널(Aa, 또는 액티브), 및 드레인(Da)은 반도체 패턴으로부터 형성될 수 있다. 트랜지스터(TR)의 반도체 패턴은 실리콘 반도체를 포함할 수 있으며, 실리콘 반도체는 단결정 실리콘 반도체, 폴리 실리콘 반도체, 또는 비정질 실리콘 반도체를 포함할 수 있다. 이에 한정되지 않고, 트랜지스터(TR)의 반도체 패턴은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물 (IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)과 같은 산화물 반도체를 포함할 수도 있다. 본 발명의 일 실시예에 따른 트랜지스터(TR)의 반도체 패턴은 반도체 성질을 가진다면 다양한 물질로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
트랜지스터(TR)의 반도체 패턴은 전도성에 따라 복수의 영역들로 구분될 수 있다. 예를 들어, 반도체 패턴은 도핑 여부 또는 금속 산화물 환원 여부에 따라 전기적 성질이 달라질 수 있다. 반도체 패턴 중 전도성이 큰 영역은 전극 또는 신호 라인 역할을 할 수 있고, 트랜지스터(TR)의 소스(Sa) 및 드레인(Da)에 해당할 수 있다. 비-도핑 되거나 비-환원 되어 상대적으로 전도성이 작은 영역은 트랜지스터(TR)의 채널(Aa)에 해당할 수 있다.
제1 내지 제6 절연층들(INS1~INS6)은 반도체 패턴 상에 적층 될 수 있다. 제1 내지 제6 절연층들(INS1~INS6)은 무기층 또는 유기층을 포함할 수 있다. 예를 들어, 절연층의 무기층은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 절연층의 유기층은 페놀계 고분자, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들을 조합한 고분자를 포함할 수 있다. 그러나, 절연층의 물질이 상기 예에 제한되는 것은 아니다.
제1 절연층(INS1)은 버퍼층(BFL) 상에 배치되어 트랜지스터(TR)의 반도체 패턴을 커버할 수 있다. 제1 절연층(INS1)은 트랜지스터(TR)의 채널(Aa)과 게이트(Ga) 사이에 배치될 수 있다.
게이트(Ga)는 제1 절연층(INS1) 상에 배치될 수 있다. 게이트(Ga)는 회로층(DP-CL)의 도전 패턴의 일 부분일 수 있다. 평면 상에서 게이트(Ga)는 트랜지스터(TR)의 채널(Aa)과 중첩할 수 있다. 반도체 패턴을 도핑하는 공정에서 게이트(Ga)는 마스크로 기능할 수 있다.
한편, 도 5의 트랜지스터(TR)는 예시적으로 도시한 것이고, 소스(Sa)나 드레인(Da)은 반도체 패턴으로부터 독립적으로 형성된 전극들일 수 있고, 이 경우 소스(Sa) 및 드레인(Da)은 트랜지스터(TR)의 반도체 패턴에 접촉하거나 절연층을 관통하여 반도체 패턴에 접속될 수 있다. 또한, 일 실시예에서 게이트(Ga)는 반도체 패턴의 하측에 배치될 수도 있다. 본 발명의 일 실시예에 따른 트랜지스터(TR)는 다양한 구조로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 절연층(INS2)은 제1 절연층(INS1) 상에 배치되어 게이트(Ga)를 커버할 수 있다. 제3 절연층(INS3)은 제2 절연층(INS2) 상에 배치될 수 있다. 일 실시예에서 제1 내지 제3 절연층들(INS1~INS3) 각각은 단층 또는 다층 구조를 갖는 무기층일 수 있으나 반드시 이에 한정되는 것은 아니다.
연결 전극(CNE)은 트랜지스터(TR)와 발광 소자(OLE)를 연결하기 위해 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(INS3) 상에 배치되고, 제1 내지 제3 절연층들(INS1~INS3)에 정의된 제1 컨택홀(CH1)을 통해 드레인(Da)에 연결될 수 있다. 제4 절연층(INS4)은 제1 연결 전극(CNE1) 상에 배치될 수 있다.
제5 절연층(INS5)은 제4 절연층(INS4) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제5 절연층(INS5) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 및 제5 절연층들(INS4, INS5)에 정의된 제2 컨택홀(CH2)을 통해 제1 연결 전극(CNE1)에 연결될 수 있다. 제6 절연층(INS6)은 제5 절연층(INS5) 상에 배치되어 제2 연결 전극(CNE2)을 커버할 수 있다.
한편, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2) 중 적어도 어느 하나는 생략될 수 있다. 또는 일 실시예에 따라 발광 소자(OLE)와 트랜지스터(TR)를 연결하는 추가 연결 전극이 더 배치될 수도 있다. 발광 소자(OLE)와 트랜지스터(TR) 사이에 배치된 절연층들의 수에 따라 발광 소자(OLE)와 트랜지스터(TR) 사이의 전기적 연결 방식은 다양하게 변경될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
표시 소자층(DP-OL)은 회로층(DP-CL) 상에 배치될 수 있다. 표시 소자층(DP-OL)은 발광 소자(OLE) 및 화소 정의막(PDL)을 포함할 수 있다. 발광 소자(OLE) 는 트랜지스터(TR)와 전기적으로 연결되어 화소(PX)를 구성할 수 있고, 표시 영역(DP-DA) 내에 배치되어 광을 발광할 수 있다. 일 예로 발광 소자(OLE)는 유기 발광 소자, 퀀텀닷 발광 소자, 마이크로 엘이디(micro LED) 발광 소자, 또는 나노 엘이디(nano LED) 발광 소자를 포함하는 것일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 발광 소자(OLE)는 전기적 신호에 따라 광이 발생되거나 광량이 제어될 수 있다면 다양한 실시예들을 포함할 수 있다.
발광 소자(OLE)는 제1 전극(AE), 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL) 및 제2 전극(CE)을 포함할 수 있다. 제1 전극(AE)은 제6 절연층(INS6) 상에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(INS6)을 관통하는 컨택홀을 통해 제2 연결 전극(CNE2)에 연결될 수 있다.
화소 정의막(PDL)은 제1 전극(AE) 및 제6 절연층(INS6) 상에 배치될 수 있고, 제1 전극(AE)의 적어도 일부를 노출시킬 수 있다. 즉, 화소 정의막(PDL)은 제1 전극(AE)의 적어도 일부를 노출시키는 발광 개구부(PX_OP)가 정의될 수 있다. 발광 개구부(PX_OP)에 의해 노출된 제1 전극(AE)의 일 부분은 발광 영역(PA)에 대응될 수 있다.
화소 정의막(PDL)은 고분자 수지로 형성될 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리아크릴레이트계 수지 또는 폴리이미드계 수지를 포함할 수 있다. 화소 정의막(PDL)은 고분자 수지 이외에 무기물을 더 포함하여 형성될 수 있다. 이에 한정되지 않고, 화소 정의막(PDL)은 무기물로 형성될 수 있다. 예를 들어, 화소 정의막(PDL)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등을 포함하여 형성되는 것일 수 있다.
한편, 일 실시예에서 화소 정의막(PDL)은 광 흡수 물질을 포함할 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
발광층(EML)은 제1 전극(AE) 상에 배치될 수 있다. 발광층(EML)은 화소 정의막(PDL)의 발광 개구부(PX_OP)에 대응하여 배치될 수 있다. 그러나 이에 한정되지 않고, 발광층(EML)은 화소 정의막(PDL)의 상면을 향해 연장되어 복수의 화소들(PX)에 공통적으로 배치될 수 있다.
발광층(EML)은 소정의 색광을 제공할 수 있다. 발광층(EML)은 유기 발광 물질 및/또는 무기 발광 물질을 포함할 수 있다. 예를 들어, 발광층(EML)은 형광 또는 인광 물질, 금속 유기 착체 발광 물질 또는 양자점을 포함할 수 있다. 도 5는 패터닝된 단층의 발광층(EML)을 예시적으로 도시하였으나, 이에 제한되지 않고 발광층(EML)은 다층 구조를 가질 수 있다. 예를 들어, 발광층(EML)은 주 발광층 및 주 발광층 상에 배치된 보조 발광층을 포함할 수 있다. 주 발광층과 보조 발광층은 방출하는 광의 파장에 따라 다른 두께로 제공될 수 있고, 보조 발광층을 배치함으로써 발광 소자(OLE)의 공진 거리를 조절할 수 있다. 또한, 보조 발광층을 배치함으로써 발광층(EML)에서 출력되는 광의 색 순도를 향상 시킬 수 있다.
제2 전극(CE)은 발광층(EML) 상에 배치될 수 있다. 제2 전극(CE)은 화소들(PX)에 공통으로 배치될 수 있다. 제2 전극(CE)에는 공통 전압이 제공될 수 있고, 제2 전극(CE)은 공통 전극으로 지칭될 수 있다.
한편, 발광 소자(OLE)는 제1 전극(AE)과 제2 전극(CE) 사이에 배치되는 발광 기능층들을 더 포함할 수 있다. 예를 들어, 발광 소자(OLE)는 제1 전극(AE)과 발광층(EML) 사이에 배치되는 정공 제어층(HCL) 및 발광층(EML)과 제2 전극(CE) 사이에 배치되는 전자 제어층(ECL)을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 복수의 화소들(PX)에 공통적으로 배치될 수 있다.
트랜지스터(TR)를 통해 제1 전극(AE)에 제1 전압이 인가될 수 있고, 제2 전극(CE)에 공통 전압이 인가될 수 있다. 발광층(EML)에 주입된 정공과 전자가 결합하여 여기자(exciton)가 형성되고, 여기자가 바닥 상태로 전이하면서, 발광 소자(OLE)가 표시 영역(DP-DA)을 통해 발광할 수 있다.
봉지층(TFE)은 표시 소자층(DP-OL) 상에 배치되어 발광 소자(OLE)를 커버할 수 있다. 즉, 봉지층(TFE)은 발광 소자(OLE)를 밀봉할 수 있다. 봉지층(TFE)은 복수의 봉지막들(EN1~EN3)을 포함할 수 있고, 봉지막들(EN1~EN3)은 각각 무기막 또는 유기막을 포함할 수 있다.
일 실시예에서 제1 봉지막(EN1) 및 제3 봉지막(EN3)은 무기막을 포함할 수 있고, 수분 및/또는 산소로부터 발광 소자(OLE)를 보호할 수 있다. 예를 들어 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있으나, 무기막의 물질이 상기 예에 제한되는 것은 아니다.
일 실시예에서 제2 봉지막(EN2)은 유기막을 포함할 수 있고, 먼지 입자와 같은 이물질로부터 발광 소자(OLE)를 보호할 수 있다. 예를 들어, 유기막은 아크릴 계열 수지를 포함할 수 있으나 유기막의 물질이 상기 예에 제한되는 것은 아니다.
입력 센서(IS)는 표시 패널(DP) 상에 배치될 수 있다. 입력 센서(IS)는 표시 패널(DP) 상에 별도의 접착 부재 없이 직접 배치될 수 있다. 즉, 입력 센서(IS)는 표시 패널(DP)이 형성된 이후, 표시 패널(DP)이 제공하는 베이스면 상에 연속 공정을 통해 형성될 수 있다. 그러나, 이에 한정되지 않고, 입력 센서(IS)는 표시 패널(DP)의 공정과 구분되는 별도의 공정을 통해 패널 형태로 제조된 후, 접착 부재에 의해 표시 패널(DP) 상에 부착될 수 있다.
입력 센서(IS)는 베이스 절연층(BS), 제1 도전 패턴(CTL1), 제2 도전 패턴(CTL2) 및 감지 절연층(TINS)을 포함할 수 있다.
베이스 절연층(BS)은 박막 봉지층(TFE) 상에 배치될 수 있다. 베이스 절연층(BS)은 박막 봉지층(TFE)의 최상부 층인 제3 무기막(EN3)에 접촉할 수 있다. 베이스 절연층(BS)은 무기층을 포함할 수 있다.
제1 도전 패턴(CTL1)은 베이스 절연층(BS) 상에 배치될 수 있다. 감지 절연층(TINS)은 제1 도전 패턴(CTL1)을 커버하도록 베이스 절연층(BS) 상에 배치될 수 있다. 감지 절연층(TINS)은 무기층 또는 유기층을 포함할 수 있다. 제2 도전 패턴(CTL2)은 감지 절연층(TINS) 상에 배치될 수 있다.
제1 및 제2 도전 패턴들(CTL1,CTL2)은 비발광 영역(NPA)에 중첩하여 배치될 수 있다. 제1 및 제2 도전 패턴들(CTL1,CTL2)은 비발광 영역(NPA)에 대응하여 배치되는 메쉬 형상 패턴을 가질 수 있다. 이로 인해, 입력 센서(IS)는 발광 소자(OLE)의 발광 효율에 영향을 미치지 않을 수 있다. 그러나 이에 한정되지 않고, 입력 센서(IS)는 발광 소자들(OLE)과 중첩하며, 도전성 투명 물질을 포함하는 단일 형상의 패턴을 포함할 수도 있다.
제1 및 제2 도전 패턴들(CTL1,CTL2)은 입력 센서(IS)의 센서들을 형성할 수 있다. 예를 들어, 메쉬 형상의 제1 및 제2 도전 패턴들(CTL1,CTL2)이 소정의 영역에서 서로 분리되어 외부 입력을 감지하기 위한 전계를 형성할 수 있다. 제2 도전 패턴(CTL2)의 일부는 제1 도전 패턴(CTL1)에 연결될 수 있다.
반사 방지층(RPL)은 입력 센서(IS) 상에 배치될 수 있다. 반사 방지층(RPL)은 외부광의 반사율을 감소 시켜, 표시 패널(DP)의 출광 효율을 향상시킬 수 있다. 일 실시예에서 반사 방지층(RPL)은 입력 센서(IS) 상에 직접 배치될 수 있다. 반사 방지층(RPL)은 격벽층(BM), 컬러 필터들(CF) 및 오버 코팅층(PINS)을 포함할 수 있다.
격벽층(BM)은 제2 도전 패턴(CTL2)을 커버하도록 감지 절연층(TINS) 상에 배치될 수 있다. 이에 한정되지 않고, 입력 센서(IS)는 제2 도전 패턴(CTL2)을 커버하는 별도의 절연층을 더 포함할 수 있고, 격벽층(BM)은 상기 별도의 절연층 상에 배치될 수 있다.
격벽층(BM)은 발광 영역(PA) 및 발광 개구부(PX_OP)에 중첩하는 격벽 개구부(B_OP)가 정의될 수 있다. 평면 상에서 격벽 개구부(B_OP)의 면적은 발광 개구부(PX_OP)의 면적보다 클 수 있다.
격벽층(BM)은 광을 흡수하여 광을 차단하는 층일 수 있다. 격벽층(BM)은 광 흡수 물질을 포함할 수 있다. 격벽층(BM)은 블랙 컬러를 갖는 층으로, 블랙 성분을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
컬러 필터들(CF)은 감지 절연층(TINS) 및 격벽층(BM) 상에 배치될 수 있다. 컬러 필터들(CF)은 격벽 개구부(B_OP)에 대응하여 배치될 수 있다. 컬러 필터들(CF)은 발광 영역(PA)에 중첩하여 배치될 수 있다. 컬러 필터들(CF)은 발광 영역(PA)을 통해 출광되는 광의 컬러에 따라 특정 파장 영역의 광을 흡수할 수 있다.
오버 코팅층(PINS)은 컬러 필터들(CF) 상에 배치될 수 있다. 오버 코팅층(PINS)은 유기물을 포함할 수 있다. 오버 코팅층(PINS)은 컬러 필터들(CF)을 커버하며, 평탄한 상면을 제공할 수 있다. 한편, 일 실시예에서 오버 코팅층(PINS)은 생략될 수도 있다.
표시 패널(DP)을 향해 진행된 외부광이 표시 패널(DP)에 반사하여 외부의 사용자에게 다시 제공될 경우, 거울과 같이, 사용자가 외부광을 시인할 수 있다. 이러한 현상을 방지하기 위해, 반사 방지층(RPL)은 화소들(PX)과 실질적으로 동일한 색을 표시하는 컬러 필터들(CF)을 포함할 수 있다. 이를 통해 컬러 필터들(CF)은 외부광을 화소들(PX)과 동일한 색들로 필터링할 수 있고, 외광 반사율이 저감될 수 있다.
그러나, 본 발명의 실시예는 이에 한정되지 않고, 반사 방지층(RPL)은 외부광의 반사율을 감소시키기 위해 편광 필름을 포함할 수 있다. 편광 필름은 별도로 제조되어 접착층에 의해 입력 센서(IS) 상에 부착될 수 있다. 편광 필름은 위상 지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다.
도 6a 및 도 6b는 도 2의 절단선 I-I'에 대응하는 전자 장치의 단면도들이다. 도 6a 및 도 6b는 도 2의 전자 장치(ED)의 구성들 중 윈도우 모듈(WM) 및 표시 모듈(DM)의 적층 구조를 도시하였고, 전자 모듈들(EM1, EM2), 전원 모듈(PM) 및 케이스들(EDC1, EDC2)에 해당하는 구성은 도시하지 않고 생략하였다.
도 6a를 참조하면, 전자 장치(ED)는 표시 모듈(DM) 및 표시 모듈(DM) 상에 배치된 윈도우 모듈(WM)을 포함할 수 있다. 표시 모듈(DM)은 표시부(DSP) 및 지지부(SUP)를 포함할 수 있다. 지지부(SUP)는 표시부(DSP) 아래 배치되어 표시부(DSP)를 지지할 수 있다.
표시 모듈(DM)은 가요성 표시 모듈일 수 있다. 표시 모듈(DM)은 제1 비폴딩 영역(NFA1), 폴딩 영역(FA), 및 제2 비폴딩 영역(NFA2)을 포함할 수 있다. 폴딩 영역(FA)이 폴딩축을 중심으로 폴딩 됨으로써, 표시 모듈(DM)은 폴딩될 수 있다.
윈도우 모듈(WM)은 윈도우(WIN), 윈도우 보호층(WP), 하드 코팅층(HC), 및 제1 및 제2 접착층들(AL1,AL2)을 포함할 수 있다.
윈도우(WIN)는 표시 모듈(DM) 상에 배치될 수 있다. 윈도우(WIN)는 외부의 스크래치로부터 전자 패널(EP)을 보호할 수 있다. 윈도우(WIN)는 광학적으로 투명한 물질을 포함할 수 있다. 예를 들어, 윈도우(WIN)는 유리를 포함할 수 있고, 구체적으로 윈도우(WIN)는 강화 유리를 포함할 수 있다. 그러나, 이에 한정되지 않고, 윈도우(WIN)는 합성 수지 필름을 포함할 수 있다.
윈도우(WIN)는 다층 구조 또는 단층 구조를 가질 수 있다. 예를 들어, 다층 구조의 윈도우(WIN)는 접착제로 결합된 복수 개의 합성 수지 필름들을 포함하거나, 접착제로 결합된 유리 기판과 합성 수지 필름을 포함할 수 있다.
윈도우 보호층(WP)은 윈도우(WIN) 상에 배치될 수 있다. 윈도우 보호층(WP)은 유기물을 포함할 수 있다. 예를 들어, 윈도우 보호층(WP)은 폴리이미드(Polyimide), 폴리카보네이트(Polycarbonate), 폴리아미드(Polyamide), 트리아세틸셀루로오스(Triacetylcellulose),폴리메틸메타크릴레이트(Polymethylmethacrylate), 및 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 중 적어도 하나를 포함할 수 있다. 그러나, 윈도우 보호층(WP)의 물질이 상기 예에 제한되는 것은 아니다.
하드 코팅층(HC)은 윈도우 보호층(WP) 상에 배치될 수 있다. 하드 코팅층(HC)은 윈도우 모듈(WM)의 강성을 보완하고 평탄한 상면을 제공할 수 있다. 하드 코팅층(HC)은 적어도 하나의 기능층을 포함할 수 있다. 예를 들어, 기능층은 지문 방지층, 반사 방지층 등을 포함할 수 있다.
베젤 패턴(PIT)은 윈도우 보호층(WP)의 하면에 배치될 수 있다. 그러나 이에 한정되지 않고, 베젤 패턴(PIT)은 윈도우(WIN)의 상면 또는 하면에 배치될 수도 있다. 베젤 패턴(PIT)은 코팅, 인쇄 등의 방식으로 형성될 수 있다. 베젤 패턴(PIT)이 배치된 영역은 전술한 전자 장치(ED)의 비표시 영역(F-NAA)에 대응될 수 있다. 베젤 패턴(PIT)은 유색의 차광막을 포함할 수 있다. 베젤 패턴(PIT)은 베젤 패턴(PIT)에 중첩하여 배치된 전자 패널(EP)의 구성들이 외부에서 시인되는 것을 방지할 수 있다.
제1 접착층(AL1)은 윈도우(WIN)와 윈도우 보호층(WP) 사이에 배치되어 윈도우(WIN)와 윈도우 보호층(WP)을 결합시킬 수 있다. 제1 접착층(AL1)은 베젤 패턴(PIT)을 커버할 수 있다. 제2 접착층(AL2)은 윈도우(WIN) 하면 상에 배치되어 윈도우(WIN)를 표시 모듈(DM) 상에 접착시킬 수 있다.
표시 모듈(DM)의 표시부(DSP)는 전자 패널(EP), 충격 흡수층(ISL), 패널 보호층(PPL), 및 제3 내지 제5 접착층들(AL3~AL5)을 포함할 수 있다. 전자 패널(EP)에 관한 설명은 도 5에서 전술한 설명이 적용될 수 있고, 이후 전자 패널(EP)에 관한 자세한 설명은 생략하도록 한다.
충격 흡수층(ISL)은 전자 패널(EP) 상에 배치될 수 있다. 충격 흡수층(ISL)은 전자 장치(ED)의 상부에서 전자 패널(EP)을 향해 인가되는 외부의 충격을 흡수하여 전자 패널(EP)을 보호할 수 있다. 충격 흡수층(ISL)은 전자 패널(EP)과 충격 흡수층(ISL) 사이에 배치된 제3 접착층(AL3)에 의해 전자 패널(EP) 상에 결합될 수 있다. 그러나 이에 한정되지 않고, 충격 흡수층(ISL)은 전자 패널(EP) 상에 직접 배치되거나, 생략될 수도 있다.
충격 흡수층(ISL)은 합성 수지 필름을 포함할 수 있다. 예를 들어, 충격 흡수층(ISL)은 폴리아미드(Polyamide) 및 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 중 적어도 하나를 포함할 수 있다. 그러나, 충격 흡수층(ISL)의 물질이 상기 예에 제한되는 것은 아니다.
패널 보호층(PPL)은 전자 패널(EP) 아래에 배치될 수 있다. 패널 보호층(PPL)은 패널 보호층(PPL)과 전자 패널(EP) 사이에 배치된 제4 접착층(AL4)에 의해 전자 패널(EP) 배면 상에 결합될 수 있다. 패널 보호층(PPL)은 표시 패널(DP)의 하부를 보호할 수 있다. 패널 보호층(PPL)은 전자 패널(EP) 제조 공정 과정에서 전자 패널(EP)의 배면에 스크래치가 발생하는 것을 방지할 수 있다.
패널 보호층(PPL)은 합성 수지 필름을 포함할 수 있다. 예를 들어, 패널 보호층(PPL)은 폴리아미드(Polyamide) 및 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 중 적어도 하나를 포함할 수 있다. 그러나, 패널 보호층(PPL)의 물질이 상기 예에 제한되는 것은 아니다.
제5 접착층(AL5)은 패널 보호층(PPL)과 지지부(SUP) 사이에 배치되어 패널 보호층(PPL)을 지지부(SUP)의 상면 상에 결합시킬 수 있다. 제5 접착층(AL5)은 제1 및 제2 비폴딩 영역(NFA1, NFA2)에 중첩하고, 폴딩 영역(FA)에 비중첩할 수 있다. 즉, 제5 접착층(AL5)은 폴딩 영역(FA)에 배치되지 않을 수 있고, 이를 통해 지지부(SUP)의 가요성이 향상될 수 있다.
전자 패널(EP)의 제2 영역(AA2) 상에 배치된 데이터 구동부(DIC) 및 회로 기판(FCB)은 전자 패널(EP)의 벤딩 영역(BA)이 벤딩 됨에 따라 평면 상에서 제1 영역(AA1)에 중첩할 수 있다. 전자 패널(EP)의 벤딩 영역(BA)이 벤딩 됨에 따라, 전자 패널(EP)의 제2 영역(AA2)은 제2 지지 플레이트(PLT2) 하부에 배치될 수 있다.
지지부(SUP)는 제1 지지 플레이트(PLT1), 제2 지지 플레이트(PLT2), 커버층(SCV), 쿠션층(CUL), 단차 보상부(AS), 제6 및 제7 접착층들(AL6, AL7)을 포함할 수 있다.
제1 지지 플레이트(PLT1)는 표시부(DSP) 아래에 배치되어 표시부(DSP)를 지지할 수 있다. 제1 지지 플레이트(PL1)는 표시부(DSP)의 전자 패널(EP)을 지지할 수 있다. 제1 지지 플레이트(PL1)는 제1 비폴딩 영역(NFA1), 제2 비폴딩 영역(NFA2) 및 폴딩 영역(FA)에 중첩하는 일체의 플레이트로 제공될 수 있다.
제1 지지 플레이트(PLT1)는 폴딩 영역(FA)에 중첩하는 복수의 개구부들(OP)이 정의될 수 있다. 복수의 개구부들(OP)은 폴딩 영역(FA)에 중첩하는 제1 지지 플레이트(PL1)의 일 부분을 제3 방향(DR3)으로 관통하여 형성될 수 있다. 복수의 개구부들(OP)에 의해 폴딩 영역(FA)에 대응하는 제1 지지 플레이트(PLT1)의 일 부분은 가요성이 향상될 수 있다. 이에 관한 자세한 설명은 도 7a 및 도 7b를 참조하여 후술하도록 한다.
제1 지지 플레이트(PLT1)는 소정의 강성을 가질 수 있다. 제1 지지 플레이트(PL1)의 모듈러스는 표시부(DSP)의 모듈러스 보다 상대적으로 클 수 있다. 이에 따라, 전자 장치(ED)가 폴딩될 때, 표시부(DSP)의 형상은 실질적으로 제1 지지 플레이트(PLT1)의 형상에 대응되도록 폴딩될 수 있다.
제1 지지 플레이트(PLT1)는 강화 섬유 복합재를 포함할 수 있다. 강화 섬유 복합재는 탄소 섬유 강화 플라스틱(CFRP: Carbon fiber reinforced plastic) 또는 유리 섬유 강화 플라스틱(GFRP: Glass fiber reinforced plastic)을 포함 할 수 있다. 그러나 이에 한정되지 않고, 제1 지지 플레이트(PLT1)는 플라스틱 또는 스테인리스스틸을 포함할 수도 있다.
커버층(SCV)은 제1 지지 플레이트(PLT1) 아래에 배치될 수 있다. 커버층(SCV)은 제1 지지 플레이트(PLT1)와 커버층(SCV) 사이에 배치된 제6 접착층(AL6)에 의해 제1 지지 플레이트(PLT1)의 배면 상에 결합될 수 있다. 커버층(SCV)은 시트 형태로 제작되어 제1 지지 플레이트(PLT1)에 부착될 수 있다.
커버층(SCV)은 제1 지지 플레이트(PLT1)의 복수의 개구부들(OP)을 커버할 수 있다. 커버층(SCV)은 복수의 개구부들(OP)에 이물이 유입되는 것을 방지할 수 있다. 도 6a는 제1 및 제2 비폴딩 영역(NFA1, NFA2)과 폴딩 영역(FA)에 중첩하는 일체의 커버층(SCV)을 예시적으로 도시하였으나 이에 한정되지 않고, 커버층(SCV)은 폴딩 영역(FA)에 대응되는 영역에만 배치될 수도 있다.
커버층(SCV)은 제1 지지 플레이트(PLT1) 보다 낮은 탄성 계수를 가질 수 있다. 예를 들어, 커버층(SCV)은 열가소성 폴리 우레탄, 고무, 또는 실리콘을 포함할 수 있다. 그러나 커버층(SCV)의 물질이 상기 예에 제한되는 것은 아니다.
제2 지지 플레이트(PLT2)는 제1 지지 플레이트(PLT1) 아래에 배치될 수 있다. 일 실시예에서, 제2 지지 플레이트(PLT2)는 커버층(SCV) 아래에 배치될 수 있다. 제2 지지 플레이트(PLT2)는 제1 비폴딩 영역(NFA1)에 중첩하는 제1 플레이트(PLT2-1) 및 제2 비폴딩 영역(NFA2)에 중첩하는 제2 플레이트(PLT2-2)를 포함할 수 있다. 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2) 각각은 폴딩 영역(FA)의 일 부분에 중첩할 수 있다. 제1 플레이트(PLT2-1)와 제2 플레이트(PLT2-2)는 폴딩 영역(FA) 아래에서 제2 방향(DR2)을 따라 이격될 수 있다.
제1 플레이트(PLT2-1)와 제2 플레이트(PLT2-2)가 폴딩 영역(FA) 아래에서 이격됨으로써 제2 지지 플레이트(PLT2)는 용이하게 폴딩될 수 있다. 전자 장치(ED)가 폴딩 상태일 때, 제1 플레이트(PLT2-1)와 제2 플레이트(PLT2-2)는 폴딩 영역(FA)의 중심부를 사이에 두고 이격될 수 있고, 이에 따라, 제2 지지 플레이트(PLT2)는 폴딩 영역(FA)의 중심부의 곡률에 대응하는 변형 없이도 용이하게 폴딩될 수 있다.
제2 지지 플레이트(PLT2)는 커버층(SCV)과 제2 지지 플레이트(PLT2) 사이에 배치된 제7 접착층(AL7)에 의해 결합될 수 있다. 제7 접착층(AL7)은 제1 및 제2 비폴딩 영역(NFA1, NFA2)에 중첩하고, 폴딩 영역(FA)에 비중첩할 수 있다. 제1 비폴딩 영역(NFA1)에 중첩하는 제7 접착층(AL7)의 일 부분은 제1 플레이트(PLT2-1)과 커버층(SCV)을 결합시킬 수 있고, 제2 비폴딩 영역(NFA2)에 중첩하는 제7 접착층(AL7)의 일 부분은 제2 플레이트(PLT2-2)와 커버층(SCV)을 결합시킬 수 있다. 제7 접착층(AL7)이 폴딩 영역(FA)에 배치되지 않음으로써, 제2 지지 플레이트(PLT2)의 가요성이 유지될 수 있다.
한편, 상기 제1 내지 제7 접착층들(AL1~AL7) 각각은 감압 접착제(PSA: Pressure Sensitive Adhesive) 또는 광학 투명 접착제(OCA: Optically Clear Adhesive)와 같은 투명한 접착제를 포함할 수 있으나, 접착제의 종류가 이에 한정되는 것은 아니다.
제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2) 각각은 소정의 강성을 가질 수 있다. 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2) 각각은 외부의 눌림과 같은 압축력에 대한 저항력이 상대적으로 큰 물질을 포함할 수 있다. 예를 들어, 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2) 각각은 강화 섬유 복합재를 포함할 수 있다. 강화 섬유 복합재는 탄소 섬유 강화 플라스틱(CFRP: Carbon fiber reinforced plastic) 또는 유리 섬유 강화 플라스틱(GFRP: Glass fiber reinforced plastic)을 포함 할 수 있다. 이를 통해, 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)는 전자 장치(ED)의 구성들을 합착하는 과정에서 제2 지지 플레이트(PLT2) 하부에 중첩하여 배치된 회로 기판(FCB)과 같은 구성의 단차가 외부에서 시인되는 것을 방지할 수 있다.
제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)의 굴곡 탄성률(Flexural modulus)은 10GPa 이상 50GPa 이하일 수 있다. 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)의 굴곡 탄성률이 10GPa 보다 작은 경우 압축력에 의해 변형되거나 회로 기판의 단차가 외부에서 시인될 수 있다. 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)의 굴곡 탄성률이 50Gpa 보다 큰 경우 가요성이 저하되어 제1 지지 플레이트(PLT1)의 형상에 대응하도록 폴딩되지 않거나 폴딩 시 손상될 수 있다.
제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)의 두께는 전자 장치(ED)의 기구 디자인 특성, 전자 장치(ED)의 기계적 물성, 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)의 적층 위치 등을 고려하여 설계될 수 있다. 예를 들어, 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2) 각각의 두께는 30㎛ 내지 150㎛ 일 수 있다. 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)의 두께가 30㎛ 보다 작은 경우 플레이트의 강성이 작아질 수 있고, 압축력에 의해 변형되거나 회로 기판의 단차가 외부에서 시인될 수 있다. 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)의 두께가 150㎛ 보다 큰 경우 가요성이 저하될 수 있다. 또한, 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)의 두께가 150㎛ 보다 큰 경우 전자 장치(ED)의 두께가 증가될 수 있다.
제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2) 각각은 광을 흡수하는 색을 가질 수 있다. 예를 들어, 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)는 흑색을 가질 수 있다. 이로 인해, 제2 지지 플레이트(PLT2) 하부에 배치되는 구성들이 외부에서 시인되는 것이 방지될 수 있다. 그러나 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)의 실시예가 반드시 이에 한정되는 것은 아니다.
제1 지지 플레이트(PLT1) 및 제2 지지 플레이트(PLT2) 각각은 강화 섬유 복합재를 포함할 수 있고, 이로 인해, 제1 지지 플레이트(PLT1) 및 제2 지지 플레이트(PLT2)의 두께가 용이하게 조절될 수 있다. 구체적으로, 강화 섬유 복합재를 포함하는 제1 지지 플레이트(PLT1) 및 제2 지지 플레이트(PLT2)는 강화 섬유들의 적층 및 매트릭스부의 두께를 조절하여 두께가 용이하게 조절될 수 있다. 또한, 제1 지지 플레이트(PLT1) 및 제2 지지 플레이트(PLT2)가 강화 섬유 복합재를 포함함으로써, 금속 지지 플레이트 대비 플레이트 형상 가공이 용이할 수 있다.
제1 지지 플레이트(PLT1) 및 제2 지지 플레이트(PLT2)는 강화 섬유 복합재를 포함함으로써 경량화 될 수 있다. 일 실시예에 따른 제1 지지 플레이트(PLT1) 및 제2 지지 플레이트(PLT2)는 강화 섬유 복합재를 포함함으로써 금속 재료를 사용한 금속 지지 플레이트에 비하여 가벼운 무게를 가지면서, 금속 지지 플레이트와 유사한 수준의 모듈러스 및 강도를 가질 수 있다.
쿠션층(CUL)은 제1 플레이트(PLT2-1) 하부에 배치된 제1 쿠션층(CUL1) 및 제2 플레이트(PLT2-2) 하부에 배치된 제2 쿠션층(CUL2)을 포함할 수 있다. 제1 쿠션층(CUL1) 및 제2 쿠션층(CUL2)은 외부의 충격을 흡수하여 전자 패널(EP)을 보호할 수 있다. 제1 쿠션층(CUL1) 및 제2 쿠션층(CUL2)은 소정의 탄성력을 갖는 발포(foam) 시트를 포함할 수 있다. 예를 들어, 제1 쿠션층(CUL1) 및 제2 쿠션층(CUL2) 각각은 스펀지 또는 폴리 우레탄을 포함할 수 있다. 제1 쿠션층(CUL1) 및 제2 쿠션층(CUL2) 각각은 제2 지지 플레이트(PLT2) 하부에 직접 코팅되거나, 별도의 접착층을 통해 접착될 수 있다.
단차 보상부(AS)는 제2 지지 플레이트(PLT2) 아래에 배치될 수 있다. 단차 보상부(AS)는 쿠션층(CUL)의 외곽에 배치될 수 있다. 단차 보상부(AS)는 양면 테이프 또는 절연 필름 형태로 제공될 수 있다. 일 실시예에서 단차 보상부(AS)는 방수 테이프를 포함할 수 있다. 단차 보상부(AS)는 전자 장치(ED)의 세트 브라켓에 부착되어 제공될 수 있다.
지지부(SUP)를 구성하는 구성들에는 관통홀(H1)이 정의될 수 있다. 관통홀(H1)은 전술한 전자 장치(ED)의 신호 투과 영역(TA, 도 1a 참조) 및 제1 영역(A1)에 대응되는 영역에 지지부(SUP)의 구성들을 관통하여 형성될 수 있다. 관통홀(H1)에는 전자 장치(ED)의 카메라 모듈(CMM, 도 2 참조) 적어도 일부가 삽입될 수 있다. 그러나 실시예는 이에 한정되지 않고, 카메라 모듈(CMM, 도 2 참조)의 배치 위치에 따라, 지지부(SUP)에 관통홀(H1)이 정의되지 않을 수도 있다.
한편, 도 6a에 도시된 전자 장치(ED)의 적층 구성들은 하나의 예시일 뿐이며, 일부 구성들 사이의 적층 순서가 변경되거나, 생략될 수 있다. 이에 한정되지 않고, 전자 장치(ED)는 추가적 구성이 더 배치될 수도 있다. 예를 들어, 제1 지지 플레이트(PLT1)와 제2 지지 플레이트(PLT2) 사이에 전자 패널(EP)의 입력 센서(IS, 도 5 참조)와 상이한 외부 입력을 감지하는 입력 센서가 더 배치될 수도 있다. 예를 들어, 전자 패널(EP)의 입력 센서(IS, 도 5 참조)는 사용자의 터치 입력을 감지할 수 있고, 또 다른 입력 센서는 전자기 펜(PN, 도 1a 참조)의 입력을 감지할 수 있다.
도 6b의 전자 장치(ED)는 도 6a에 도시된 전자 장치(ED)의 실시예와 실질적으로 동일한 구성을 포함하나, 일부 구성에 차이가 있다. 이후 실시예의 차이점을 중심으로 설명하도록 한다.
일 실시예의 전자 장치(ED)의 표시 모듈(DM)은 디지타이저(DGT) 및 차폐층(SHL)을 더 포함할 수 있다. 디지타이저(DGT) 및 차폐층(SHL)은 표시 모듈(DM)의 지지부(SUP)의 구성으로 제공될 수 있다. 본 발명 일 실시예의 디지타이저(DGT)는 전술한 제2 지지 플레이트(PLT2) 상에 실장되어 형성될 수 있다. 이하 이에 관하여 자세히 설명하도록 한다.
디지타이저(DGT)는 제1 지지 플레이트(PLT1) 하부에 배치될 수 있다. 일 실시예에서, 디지타이저(DGT)는 커버층(SCV) 아래에 배치될 수 있다. 디지타이저는(DGT)는 서로 이격되어 배치되는 제1 감지부(DGT1) 및 제2 감지부(DGT2)를 포함할 수 있다.
디지타이저(DGT)는 전자 장치(ED)의 표시면(FS, 도 1a 참조) 상에서 사용자가 지시한 위치 정보를 입력 받을 수 있다. 일 실시예에서 디지타이저(DGT)는 전자기 방식(또는 전자기 공명 방식: Electromagnetic Resonance)으로 구현될 수 있다. 예를 들어, 디지타이저(DGT)는 전자기 펜(PN, 도 1a 참조)과 미리 설정된 공진 주파수의 자기장을 발생시키는 복수의 코일들이 실장된 센서 기판을 포함할 수 있다. 디지타이저(DGT)는 펜(PN, 도 1a 참조)의 접근에 의해 발생하는 전자기적 변화를 감지하여 펜(PN, 도 1a 참조)의 위치를 파악할 수 있다.
제1 감지부(DGT1) 및 제2 감지부(DGT2)에 형성된 자기장은 펜(PN, 도 1a 참조)의 인덕터(코일)와 커패시터로 구성된 LC 공진 회로(LC resonance circuit)에 인가된다. 코일들은 수신된 자기장에 의하여 전류를 발생시키고, 발생한 전류를 커패시터로 전달한다. 이에 따라 커패시터는 코일로부터 입력되는 전류를 충전하고, 충전된 전류를 코일로 방전 시킨다. 결국, 코일에는 공진주파수의 자기장이 방출된다. 펜(PN, 도 1a 참조)에 의하여 방출된 자기장은 디지타이저(DGT)의 코일에 의하여 다시 흡수될 수 있으며, 이에 따라 펜(PN, 도 1a 참조)이 제1 감지부(DGT1) 및 제2 감지부(DGT2)의 어느 위치에 근접하여 있는지를 판단할 수 있다.
디지타이저(DGT) 상에 디지타이저(DGT)에 인접하게 배치된 제1 지지 플레이트(PLT1)가 강화 섬유 복합재를 포함함으로써 디지타이저(DGT)의 감도 및 신뢰성이 개선될 수 있다. 만약 디지타이저(DGT)에 인접한 제1 지지 플레이트(PLT1)가 금속 물질을 포함하는 경우, 전자 장치(ED) 상에서 전송되는 신호가 금속 지지 플레이트에 의해 전자기적 신호들이 간섭으로 차단될 수 있고 이 경우, 디지타이저(DGT)의 감도가 낮아질 수 있다.
일 실시예에서 디지타이저(DGT)는 복수의 코일들에 의해 실질적으로 굴곡진 부분들이 존재할 있다. 제1 지지 플레이트(PLT1)가 강화 섬유 복합재를 포함함으로써, 디지타이저(DGT)의 복수의 코일들의 굴곡이 상측으로 전사되는 것을 방지할 수 있다. 이에 따라, 디지타이저(DGT)의 굴곡이 전자 장치(ED)의 상측에서 시인되는 것을 방지할 수 있다.
제1 감지부(DGT1)는 제1 비폴딩 영역(NFA1)에 중첩하여 배치될 수 있다. 제2 감지부(DGT2)는 제2 비폴딩 영역(NFA2)에 중첩하여 배치될 수 있다. 제1 감지부(DGT1) 및 제2 감지부(DGT2) 각각은 폴딩 영역(FA)의 일 부분에 중첩할 수 있다. 제1 감지부(DGT1)와 제2 감지부(DGT2)는 폴딩 영역(FA) 아래에서 서로 이격될 수 있다.
제1 감지부(DGT1) 및 제2 감지부(DGT2) 각각은 제2 지지 플레이트(PLT2) 상에 실장된 형태로 제공될 수 있다. 즉, 제2 지지 플레이트(PLT2)가 디지타이저(DGT)의 센서 기판으로 제공될 수 있고, 제2 지지 플레이트(PLT2) 상에 디지타이저(DGT)를 구성하는 복수의 코일들이 직접 배치될 수 있다. 구체적으로, 제1 감지부(DGT1)는 제1 플레이트(PLT2-1)를 포함할 수 있고, 센서 기판으로 제공된 제1 플레이트(PLT2-1)의 일 면 상에 배치된 제1 도전층(CL1-1) 및 타 면 상에 배치된 제2 도전층(CL2-1)을 포함할 수 있다. 제2 감지부(DGT2)는 센서 기판으로 제공되는 제2 플레이트(PLT2-2), 센서 기판으로 제공되는 제2 플레이트(PLT2-2)의 일 면 상에 배치된 제1 도전층(CL1-2) 및 제2 플레이트(PLT2-2)의 타 면 상에 배치된 제2 도전층(CL2-2)을 포함할 수 있다.
제1 도전층들(CL1-1, CL1-2) 및 제2 도전층들(CL2-1, CL2-2) 각각은 금속 물질을 포함할 수 있다. 예를 들어, 제1 도전층들(CL1-1, CL1-2) 및 제2 도전층들(CL2-1, CL2-2) 각각은 금(Au), 은(Ag), 구리(Cu), 또는 알루미늄(Al) 등을 포함할 수 있다. 그러나, 제1 도전층들(CL1-1, CL1-2) 및 제2 도전층들(CL2-1, CL2-2)의 물질이 상기 예에 제한되는 것은 아니다. 제1 도전층들(CL1-1, CL1-2) 및 제2 도전층들(CL2-1, CL2-2) 각각은 복수의 코일들 및 코일들에 연결된 단자들을 포함할 수 있다. 코일들 및 단자들의 구성에 관하여는 이후 자세히 설명하도록 한다.
제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)가 각각 제1 감지부(DGT1) 및 제2 감지부(DGT2)의 센서 기판으로 제공됨으로써, 추가적인 기판의 배치를 생략할 수 있고, 전자 장치(ED)의 적층 구성이 간소화될 수 있다. 또한, 전자 장치(ED)의 적층 구성이 간소화됨에 따라, 전자 장치(ED)의 두께 및 무게가 감소될 수 있고, 전자 장치(ED)의 제조 비용이 절감될 수 있다.
제1 감지부(DGT1) 및 제2 감지부(DGT2)은 각각 강화 섬유 복합재를 포함하는 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)를 포함함으로써, 제1 감지부(DGT1) 및 제2 감지부(DGT2)의 강도가 향상될 수 있고, 제1 감지부(DGT1) 및 제2 감지부(DGT2)는 제1 지지 플레이트(PTL1)의 폴딩 형상에 대응하여 일 부분이 용이하게 벤딩될 수 있다. 이에 관하여는 이후 자세히 설명하도록 한다.
차폐층(SHL)은 디지타이저(DGT) 하부에 배치될 수 있다. 차폐층(SHL)은 각각이 제1 감지부(DGT1) 및 제2 감지부(DGT2)에 결합되는 제1 차폐층(SHL1) 및 제2 차폐층(SHL2)을 포함할 수 있다. 차폐층(SHL)은 전자 모듈들(EM1, EM2, 도 2 참조)로부터 발생되는 전자기파가 노이즈로써 디지타이저(DGT)에 영향을 미치는 것을 차단할 수 있다. 차폐층(SHL)은 구리와 같은 금속 물질을 포함할 수 있다. 일 실시예에서, 차폐층(SHL)은 자성 금속 파우더층(MMP, magnetic metal powder)을 포함할 수 있다. 일 실시예에서 차폐층(SHL)의 자성 금속 파우더층은 코팅 및 경화 공정을 통해서 디지타이저(DGT)의 하면에 직접 형성될 수 있다. 그러나 차폐층(SHL)의 물질이 상기 예에 제한되는 것은 아니다. 또한, 일 실시예에서 차폐층(SHL)은 방열층 역할을 할 수도 있다.
도 7a는 일 실시예에 따른 제1 지지 플레이트의 사시도이다. 도 7b는 도 7a의 일 영역(AA)을 확대 도시한 제1 지지 플레이트의 평면도이다. 도 7a 및 도 7b는 전술한 관통홀(H1, 도 6a 참조)의 도시를 생략하였다.
도 7a 및 도 7b를 참조하면, 제1 지지 플레이트(PLT1)는 제1 비폴딩 영역(NFA1)에 대응하는 제1 지지부분(PLT1_1), 제2 비폴딩 영역(NFA2)에 대응하는 제2 지지부분(PLT1_2), 및 폴딩 영역(FA)에 대응하는 폴딩 부분(PLT_F)을 포함할 수 있다. 폴딩 부분(PLT_F)은 제1 지지부분(PLT1_1)과 제2 지지부분(PLT1_2) 사이에 배치될 수 있고, 제1 지지부분(PLT1_1)과 제2 지지부분(PLT1_2)은 제2 방향(DR2)으로 서로 이격될 수 있다. 제1 지지부분(PLT1_1), 제2 지지부분(PLT1_2) 및 폴딩 부분(PLT_F)은 일체의 플레이트 형상을 가질 수 있다.
폴딩 부분(PLT_F)에는 격자(lattice) 패턴이 정의될 수 있다. 예를 들어, 폴딩 부분(PLT_F)에는 복수의 개구부들(OP)이 정의될 수 있다. 복수의 개구부들(OP)은 소정의 규칙을 갖는 격자 형태로 배열될 수 있고, 폴딩 부분(PLT_F)에 격자 패턴을 형성할 수 있다. 복수의 개구부들(OP)이 형성된 영역의 제2 방향(DR2)에서의 폭은 폴딩 영역(FA)의 폭 보다 작을 수 있다.
도 7b를 참조하면, 복수의 개구부들(OP)은 복수의 행으로 제공될 수 있다. 복수의 개구부들(OP)은 서로 어긋나도록 배열된 복수의 행으로 제공될 수 있다. 일 실시예에서, 복수의 개구부들(OP)은 제2 방향(DR2)에서 서로 어긋나게 배열된 복수의 제1 개구부들(OP1) 및 복수의 제2 개구부들(OP2)을 포함할 수 있다. 하나의 행으로 배열된 복수의 제1 개구부들(OP1) 각각은 제1 방향(DR1)으로 연장되고, 서로 제1 방향(DR1)을 따라 이격될 수 있다. 복수의 제2 개구부들(OP2) 각각은 복수의 제1 개구부들(OP1)과 제2 방향(DR2)을 따라 서로 이격될 수 있다. 하나의 행으로 배열된 복수의 제2 개구부들(OP2) 각각은 제1 방향(DR1)으로 연장되며, 서로 제1 방향(DR1)을 따라 이격될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 복수의 개구부들(OP)은 제2 방향(DR2)을 따라 모두 나란하게 배열될 수도 있으며 어느 하나의 실시예로 한정되지 않는다.
복수의 개구부들(OP)은 다양한 방법으로 형성될 수 있다. 예를 들어, 복수의 개구부들(OP)은 레이저 공정 또는 마이크로 블라스트 공정을 통해 형성될 수 있으나, 이에 제한되는 것은 아니다.
복수의 개구부들(OP)에 의해 제1 지지 플레이트(PLT1)의 폴딩 부분(PLT_F)의 면적은 감소될 수 있다. 이로 인해, 복수의 개구부들(OP)이 정의되지 않은 경우보다, 복수의 개구부들(OP)이 정의된 폴딩 부분(PLT_F)의 유연성이 향상될 수 있다.
도 8은 일 실시예에 따른 제2 지지 플레이트의 분해 사시도이다. 도 9a 및 도 9b는 일 실시예에 따른 제2 지지 플레이트의 확대 사시도들이다. 도 9c는 일 실시예에 따른 강화 섬유의 확대 사시도이다.
도 8을 참조하면, 제2 지지 플레이트(PLT2)는 제2 방향(DR2)을 따라 서로 이격되는 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)를 포함할 수 있다. 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)에 관한 설명은 상술한 설명이 동일하게 적용될 수 있다.
제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2) 각각은 복수의 서브 플레이트들(SPL1~SPLn)을 포함할 수 있다. 복수의 서브 플레이트들(SPL1~SPLn)은 제3 방향(DR3)을 따라 순차적으로 적층 될 수 있다. 도 8은 제3 방향(DR3)을 따라 배치된 n개의 서브 플레이트(SPL1~SPLn)의 분해 사시도를 도시하였다. 일 실시예에서 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2) 각각은 2개 내지 5개의 서브 플레이트들(SPL1~SPLn)을 포함할 수 있다. 그러나, 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2) 각각을 구성하는 서브 플레이트들(SPL1~SPLn)의 개수는 이에 한정되지 않고, 전자 장치(ED, 도 6a 참조)에 배치할 제2 지지 플레이트(PLT2)의 두께, 강도 등에 따라 다르게 설계될 수 있다. 한편, 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2) 각각은 단일한 플레이트로 제공될 수 있고, 이는 서브 플레이트가 1개인 경우에 대응될 수 있다.
제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)에 포함되는 복수의 서브 플레이트들(SPL1~SPLn)의 개수를 조절하여 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)의 두께를 용이하게 조절할 수 있다. 이를 통해 전자 장치(ED)에 요구되는 강성 및 두께를 갖는 제2 지지 플레이트(PLT2)를 용이하게 제조할 수 있다.
서브 플레이트들(SPL1~SPLn) 각각은 매트릭스부(MX1~MXn) 및 강화 섬유들(FB1~FBn)을 포함할 수 있다. 강화 섬유들(FB1~FBn)은 매트릭스부(MX1~MXn)에 분산될 수 있다. 강화 섬유들(FB1~FBn)은 탄소 섬유 및 유리 섬유 중 적어도 하나를 포함할 수 있다.
강화 섬유들(FB1~FBn)은 일 방향을 따라 연장되며, 연장 방향과 교차하는 방향을 따라 배열될 수 있다. 강화 섬유들(FB1~FBn)은 서로 교차하며 배열된 복수의 강화 섬유들을 포함할 수 있고, 강화 섬유들의 배열 형태에 관하여는 도 9a 및 도 9b를 참조하여 보다 자세히 설명하도록 한다.
도 9a 및 도 9b는 하나의 서브 플레이트(SPL1)의 확대 사시도들을 예시적으로 도시한 것이며, 도 9a 및 도 9b는 실질적으로 동일한 구성들을 포함하나 강화 섬유들(FB1-1, FB1-2)의 배열 형태에 일부 차이가 있다.
도 9a를 참조하면, 강화 섬유들(FB1)은 연장 방향이 서로 상이한 제1 강화 섬유들(FB1-1) 및 제2 강화 섬유들(FB1-2)을 포함할 수 있다. 제1 강화 섬유들(FB1-1)은 제2 방향(DR2)을 따라 연장되며 제1 방향(DR2)을 따라 배열될 수 있다. 제2 강화 섬유들(FB1-2)은 제1 방향(DR1)을 따라 연장되며 제2 방향(DR2)을 따라 배열될 수 있다. 제1 강화 섬유들(FB1-1)과 제2 강화 섬유들(FB1-2)은 평면 상에서 서로 교차할 수 있다. 제1 강화 섬유들(FB1-1)은 도 9a에 도시된 것처럼 제2 강화 섬유들(FB1-2) 상부에 배치될 수 있으나 이에 한정되지 않고, 제1 강화 섬유들(FB1-1)은 제2 강화 섬유들(FB1-2) 하부에 배치될 수도 있다.
제1 강화 섬유들(FB1-1) 및 제2 강화 섬유들(FB1-2)의 배치 형태는 이에 한정되지 않고, 도 9b에 도시된 것처럼 서로 직조될 수 있다. 즉, 하나의 제1 강화 섬유(FB1-1)를 기준으로, 제1 강화 섬유(FB1-1)는 제2 방향(DR2)에서 제2 강화 섬유들(FB1-2)의 상부 및 하부에 교대로 배치될 수 있다.
서로 교차하는 제1 및 제2 강화 섬유들(FB1-1, FB1-2)은 매트릭스부(MX1)에 분산되어 배치될 수 있다. 매트릭스부(MX1)는 고분자 수지를 포함할 수 있다. 예를 들어, 매트릭스부(MX1)는 폴리에폭시계 수지, 폴리에스테르계 수지, 폴리아미드계 수지, 폴리카보네이트계 수지, 폴리프로필렌계 수지, 폴리부틸렌계 수지, 또는 폴리비닐에스테르계 수지를 포함할 수 있다. 그러나, 매트릭스부(MX1)의 물질이 상기 예에 제한되는 것은 아니다. 매트릭스부(MX1)는 제1 및 제2 강화 섬유들(FB1-1, FB1-2) 사이의 공간을 채울 수 있고, 제1 및 제2 강화 섬유들(FB1-1, FB1-2)을 서로 밀착시킬 수 있다.
서브 플레이트(SPL1)는 매트릭스부(MX1)에 분산된 염료 및 안료를 포함할 수 있다. 예를 들어, 서브 플레이트(SPL1)는 매트릭스부(MX1)에 분산된 블랙 안료 또는 블랙 염료를 포함할 수 있다. 이를 통해 제1 및 제2 플레이트들(PLT2-1, PLT2-2) 각각은 흑색을 가질 수 있고, 제1 및 제2 플레이트들(PLT2-1, PLT2-2) 하부에 배치된 전자 장치의 구성이 외부에 시인되는 것을 방지할 수 있다.
서브 플레이트(SPL1)는 매트릭스부(MX1)에 분산된 무기 입자들을 포함할 수 있다. 예를 들어 무기 입자들은 실리카(Silica), 황산바륨(Barium sulphate), 타이타늄산 바륨(Barium titanate), 티타늄옥사이드(Titanium oxide), 소결된 활석(sintered talc), 붕산아연(Zinc borate), 티탄산아연(Zinc titanate), 클레이(Clay), 알루미나(Alumina), 운모(Mica) 또는 베마이트(Boehmite) 등을 포함할 수 있다. 매트릭스부(MX1)에 분산된 무기 입자들은 제1 및 제2 플레이트들(PLT2-1, PLT2-2)의 강도를 보완할 수 있다.
도 9c를 참조하면, 강화 섬유(FB)는 복수의 서브 섬유 가닥들(S-FB)의 집합으로 구성될 수 있다. 예를 들어, 복수의 서브 섬유 가달들(S-FB)이 하나의 묶음으로 접합되어 하나의 강화 섬유(FB)를 구성할 수 있다.
도 10은 일 실시예에 따른 감지부의 평면도이다. 도 11은 도 10의 절단선 II-II'에 대응하는 일 실시예의 감지부의 단면도이다. 도 10은 제1 감지부(DGT1)를 기준으로 도시하였으나, 제2 감지부(DGT2)도 실질적으로 동일한 구성들을 포함할 수 있다. 도 10은 제1 감지부(DGT1)에 포함되는 코일들의 평면 상에서의 형상을 간략하게 도시하였다. 이하, 제1 감지부(DGT1)에 관한 설명은 제2 감지부(DGT2)에도 동일하게 적용될 수 있다.
도 10을 참조하면, 제1 감지부(DGT1)는 제1 코일들(COL1), 제2 코일들(COL2), 제1 단자들(COT1) 및 제2 단자들(COT2)을 포함할 수 있다. 제1 코일들(COL1)은 구동 코일들로 지칭될 수 있고, 제2 코일들(COL2)은 감지 코일들로 지칭될 수 있으나 이에 제한되지 않고, 그 반대일 수도 있다.
제1 코일들(COL1) 각각은 제1 방향(DR1)을 따라 서로 이격되어 배열되며 제2 방향(DR2)을 따라 연장될 수 있다. 제2 코일들(COL2) 각각은 제2 방향(DR2)을 따라 서로 이격되어 배열되며, 제1 방향(DR1)을 따라 연장될 수 있다. 도 10에 도시된 것과 달리, 제1 코일들(COL1)은 서로 인접한 제1 코일들과 중첩하도록 배열될 수 있고, 이 경우 제1 코일들(COL1)의 교차 영역에는 브릿지 패턴이 배치될 수 있다. 마찬가지로 도 10에 도시된 것에 한정되지 않고, 제2 코일들(COL2)은 서로 인접한 제2 코일들과 중첩하도록 배열될 수 있다.
제1 코일들(COL1)의 끝 단들 각각은 제1 단자들(COT1)이 연결될 수 있고, 제1 단자들(COT1)을 통해 교류 신호가 순차적으로 제공될 수 있다. 제1 코일들(COL1)의 제1 단자들(COT1)과 다른 하나의 단자들은 접지될 수 있다. 제1 코일들(COL1)의 제1 단자들(COT1)에는 신호 라인들이 각각 연결될 수 있다.
제1 코일들(COL1)에 전류가 흐르면, 제1 코일들(COL1)과 제2 코일들(COL2) 사이에 자기력선이 유도될 수 있다. 제2 코일들(COL2)은 전자 펜에서 방출된 유도 전자기력을 감지하여 감지신호로써 제2 코일들(COL2)에 연결된 제2 단자들(COT2)로 출력할 수 있다. 제2 코일들(COL2)의 제2 단자들(COT2)과 다른 하나의 단자들은 접지될 수 있다. 제2 코일들(COL2)의 제2 단자들(COT2)에는 신호라인들이 각각 연결될 수 있다.
도 11을 참조하면, 제1 감지부(DGT1)는 센서 기판으로 제공되는 제1 플레이트(PLT2-1), 제1 도전층(CL1-1) 및 제2 도전층(CL2-1)을 포함할 수 있다. 한편, 도 11에 도시된 제1 감지부(DGT1)에 관한 구성들에 관한 설명은 상술한 설명이 동일하게 적용될 수 있다.
제1 감지부(DGT1)의 제1 플레이트(PLT2-1)는 강화 섬유 복합재를 포함할 수 있다. 구체적으로 제1 플레이트(PLT2-1)는 강화 섬유들을 포함하는 적어도 하나의 서브 플레이트를 포함할 수 있다. 도 11은 2개의 서브 플레이트들(SPL1, SPL2)을 포함하는 제1 플레이트(PLT2-1)의 실시예를 예시적으로 도시하였다. 그러나, 감지부를 구성하는 플레이트에 포함되는 서브 플레이트의 개수는 이에 한정되지 않고 더 적거나 더 많을 수 있다.
제1 플레이트(PLT2-1)에 포함된 제1 서브 플레이트(SPL1)는 매트릭스부(MX1), 서로 직조된 제1 및 제2 강화 섬유들(FB1-1, FB1-2)을 포함할 수 있다. 제2 서브 플레이트(SPL2) 또한 실질적으로 제1 서브 플레이트(SPL1)와 동일한 구성들을 포함할 수 있다.
제1 도전층(CL1-1)은 제1 플레이트(PLT2-1)의 일 면 상에 배치될 수 있다. 예를 들어, 제1 도전층(CL1-1)은 제1 플레이트(PLT2-1)의 상면 상에 접촉할 수 있다. 제1 도전층(CL1-1)은 제2 방향(DR2)을 따라 연장된 제1 코일들(COL1)을 포함할 수 있다.
제2 도전층(CL2-1)은 제1 플레이트(PLT2-1)이 타 면 상에 배치될 수 있다. 예를 들어, 제2 도전층(CL2-1)은 제1 플레이트(PLT2-1)의 하면 상에 접촉할 수 있다. 제2 도전층(CL2-1)은 제1 방향(DR1)을 따라 연장된 제2 코일들(COL2)을 포함할 수 있다.
제2 도전층(CL2-1)은 도 10의 제1 단자들(COT1) 및 제2 단자들(COT2)을 포함할 수 있다. 제1 코일들(COL1)과 상이한 제1 플레이트(PLT2-1)의 면 상에 배치된 제1 단자들(COT1)은 제1 플레이트(PLT2-1)를 관통하는 컨택홀을 통해 제1 코일들(COL1)과 연결될 수 있다. 제1 플레이트(PLT2-1)가 강화 섬유 복합재를 포함함으로써 플레이트에 홀을 형성하는 공정이 용이해 질 수 있다.
제1 감지부(DGT1)는 각각 제1 플레이트(PLT2-1)의 일 면과 타 면 상에 배치되며, 제1 코일들(COL1) 및 제2 코일들(COL2)을 커버하는 절연층들(DG-PL1, DG-PL2)을 더 포함할 수 있다. 절연층들(DG-PL1, DG-PL2)은 고분자 물질을 포함할 수 있고, 제1 코일들(COL1) 및 제2 코일들(COL2)을 보호할 수 있다.
도 12은 일 실시예에 따른 폴딩된 지지 플레이트들의 단면도이다. 도 12는 설명의 편의를 위해 전술한 전자 장치(ED)의 구성들 중 제1 지지 플레이트(PLT1) 및 제2 지지 플레이트(PLT2)의 단면을 간략히 도시하였으며, 나머지 구성들에 대한 도시는 생략하였다.
도 12를 참조하면, 제1 방향(DR1)에서 바라본 폴딩 상태의 제1 지지 플레이트(PLT1) 및 제2 지지 플레이트(PLT2)의 단면을 도시하였으며, 제1 지지 플레이트(PLT1)의 제1 및 제2 지지부분들(PLT1_1, PLT1_2)이 위를 향하게 도시하였다.
제1 지지 플레이트(PLT1)의 폴딩 부분(PLT_F)은 일체의 형상을 갖는 제1 곡률부(ICV1), 제1 연장부(EX1), 폴딩부(CV), 제2 연장부(EX2) 및 제2 곡률부(ICV2)를 포함할 수 있다.
폴딩부(CV)는 제1 연장부(EX1)와 제2 연장부(EX2) 사이에 배치될 수 있다. 제1 방향(DR1)에 나란한 폴딩부(CV)의 일 단으로부터 제1 연장부(EX1)가 연장될 수 있고, 제1 방향(DR1)에 나란한 폴딩부(CV)의 타 단으로부터 제2 연장부(EX2)가 연장될 수 있다. 제1 연장부(EX1)는 제1 곡률부(ICV1) 및 폴딩부(CV) 사이에 배치될 수 있다. 제2 연장부(EX2)는 제2 곡률부(ICV2) 및 폴딩부(CV) 사이에 배치될 수 있다.
복수의 개구부들(OP)은 폴딩부(CV)에 정의될 수 있다. 복수의 개구부들(OP)은 도 7b에서 전술한 것처럼 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 복수의 개구부들(OP)은 폴딩축에 나란한 제1 방향(DR1)으로 길게 연장된 형상을 가질 수 있다. 폴딩부(CV)에 정의된 복수의 개구부들(OP)에 의해 폴딩부(CV)는 용이하게 폴딩될 수 있다.
제1 지지 플레이트(PLT1)가 폴딩 될 때, 폴딩부(CV)는 제1 지지 플레이트(PLT1)의 상면과 마주하는 제1 곡률 중심(RX1)을 기준으로 제1 곡률 반경(R1)을 갖도록 휘어질 수 있다. 제1 곡률부(ICV1) 및 제2 곡률부(ICV2) 각각은 폴딩부(CV)와 반대로 휘어질 수 있다. 즉, 제1 곡률부(ICV1) 및 제2 곡률부(ICV2) 각각은 제1 지지 플레이트(PLT1)의 하면과 마주하는 가상의 곡률 중심을 기준으로 소정의 곡률 반경을 가지면서 휘어질 수 있다. 제1 곡률부(ICV1)와 제2 곡률부(ICV2) 서로 대칭되는 형상을 가질 수 있다.
제1 지지 플레이트(PLT1)가 폴딩 될 때, 제1 지지 부분(PLT1_1) 및 제2 지지 부분(PLT1_2)는 평평한 상태를 유지할 수 있다. 제1 지지 플레이트(PLT1)가 폴딩 될 때, 제3 방향(DR3)에 대한 제1 지지 부분(PLT1_1)과 제2 지지 부분(PLT1_2) 사이의 이격 거리(GP)는 제1 곡률 반경(R1) 보다 작을 수 있다. 이에 따라, 제1 지지 플레이트(PLT1)는 덤벨 형상으로 폴딩될 수 있다.
제1 지지 플레이트(PLT1) 하부에 배치된 제2 지지 플레이트(PLT2)는 덤벨 형상으로 폴딩된 제1 지지 플레이트(PLT1)의 폴딩 형상에 대응하는 곡률부를 포함할 수 있다. 제2 지지 플레이트(PLT2)를 구성하는 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2) 각각은 곡률부들(ICV3, ICV4, ICV5, ICV6)를 포함할 수 있다.
구체적으로, 폴딩 영역(FA)에 대응하여 제1 플레이트(PLT2-1)는 일체의 형상을 갖는 제3 연장부(EX3), 제3 곡률부(ICV3), 제4 연장부(EX4) 및 제4 곡률부(ICV4)를 포함할 수 있다. 폴딩 영역(FA)에 대응하여 제2 플레이트(PLT2-2)는 일체의 형상을 갖는 제5 연장부(EX5), 제5 곡률부(ICV5), 제6 연장부(EX6) 및 제6 곡률부(ICV6)를 포함할 수 있다. 이하, 제1 플레이트(PLT2-1)를 중심으로 설명하며, 제1 플레이트(PLT2-1)에 관한 설명이 제2 플레이트(PLT2-2)에도 적용될 수 있다.
제1 플레이트(PLT2-1)의 제3 연장부(EX3)는 제2 플레이트(PLT2-2)에 인접한 제1 플레이트(PLT2-1)의 끝 단을 포함할 수 있다. 제2 지지 플레이트(PLT2)가 폴딩 될 때, 제1 플레이트(PLT2-1)의 제3 연장부(EX3)는 제2 플레이트(PLT2-2)의 제5 연장부(EX5)와 제3 방향(DR3)에서 서로 이격되며 마주할 수 있다. 제1 플레이트(PLT2-1)의 제3 연장부(EX3)와 제2 플레이트(PLT2-2)의 제5 연장부(EX5)가 서로 이격 됨에 따라, 제2 지지 플레이트(PLT2)는 폴딩부(CV)의 중심에 대응되는 영역에서 소정의 곡률로 폴딩되지 않을 수 있고, 이로 인해, 제2 지지 플레이트(PLT2)는 용이하게 폴딩될 수 있다.
제1 플레이트(PLT2-1)의 제3 연장부(EX3)는 폴딩 영역(FA)에 중첩할 수 있다. 즉, 펼쳐진 상태에서 제1 플레이트(PLT2-1)의 제3 연장부(EX3)는 평면 상에서 제1 지지 플레이트(PLT1)의 폴딩 부분(PLT_F)에 중첩할 수 있다. 제1 지지 플레이트(PL2-1)의 제3 곡률부(ICV3)는 제3 연장부(EX3)와 제4 연장부(EX4) 사이에 배치될 수 있다. 제1 지지 플레이트(PL2-1)의 제4 곡률부(ICV4)는 제4 연장부(EX4)와 비폴딩 영역(NFA1)에 대응되는 제1 플레이트(PLT2-1)의 일 부분 사이에 배치될 수 있다. 제4 곡률부(ICV4)의 경계는 실질적으로 제1 비폴딩 영역(NFA1)과 폴딩 영역(FA) 사이의 경계에 대응될 수 있다.
제2 지지 플레이트(PLT2)가 폴딩 될 때, 제3 곡률부(ICV3)는 제1 플레이트(PLT2-1)의 상면과 마주하는 제1 곡률 중심(RX1)을 기준으로 제2 곡률 반경(R2)을 갖도록 휘어질 수 있다. 제1 플레이트(PLT2-1)의 제4 곡률부(ICV4)는 제3 곡률부(ICV3)와 반대로 휘어질 수 있다. 제4 곡률부(ICV4)는 제1 플레이트(PLT2-1)의 하면과 마주하는 제2 곡률 중심(RX2)을 기준으로 제3 곡률 반경(R3)을 갖도록 휘어질 수 있다. 이와 마찬가지로, 제2 플레이트(PLT2-2)의 제5 곡률부(ICV5)는 제6 곡률부(ICV6)와 반대로 휘어질 수 있다.
제2 지지 플레이트(PLT2)가 폴딩 될 때, 제1 플레이트(PLT2-1)는 실질적으로 제2 플레이트(PLT2-2)와 서로 대칭되는 형상을 가질 수 있다. 제2 플레이트(PLT2-2)의 제5 곡률부(ICV5)는 제2 플레이트(PLT2-2)의 상면과 마주하는 제1 곡률 중심(RX1)을 기준으로 실질적으로 제2 곡률 반경(R2)을 가지며 휠 수 있다. 제6 곡률부(ICV6)는 제2 플레이트(PLT2-2)의 하면과 마주하는 제3 곡률 중심(RX3)을 기준으로 제4 곡률 반경(R4)을 가지며 휠 수 있다. 제4 곡률 반경(R4)은 실질적으로 제3 곡률 반경(R3)과 동일할 수 있다.
일 실시예에서 제2 곡률 반경(R2)은 제3 곡률 반경(R3) 보다 작을 수 있다. 곡률 반경은 곡률과 반비례하므로 제3 곡률부(ICV3)의 곡률은 제4 곡률부(ICV4)의 곡률 보다 클 수 있다.
제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)는 강화 섬유 복합재를 포함함으로써, 가요성이 향상 될 수 있고, 서로 반대로 휘는 곡률부들(ICV3, ICV4,ICV5, ICV6)을 가지며 용이하게 휠 수 있다.
곡률부들(ICV3, ICV4,ICV5, ICV6)을 포함하는 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)는 전술한 것처럼 디지타이저(DGT, 도 6b 참조)의 센서 기판으로 제공될 수 있다. 디지타이저(DGT, 도 6b 참조)가 제1 플레이트(PLT2-1) 및 제2 플레이트(PLT2-2)를 포함함으로써, 디지타이저(DGT, 도 6b 참조)의 감지부들(DGT1, DGT2, 도 6b 참조)은 덤벨 형상으로 폴딩되는 제1 지지 플레이트(PLT1)에 대응되는 형상으로 용이하게 휠 수 있다. 이를 통해 폴딩 영역(FA)에 대응하는 추가적인 복수의 서브 디지타이저들을 배치하지 않고도 덤벨형 폴더블 전자 장치에 신뢰성 있는 디지타이저(DGT, 도 6b 참조)를 제공할 수 있고, 전자 장치(ED)의 구성들이 간소화될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
ED: 전자 장치
DP: 표시 패널
NFA1, NFA2: 비폴딩 영역 FA: 폴딩 영역
PLT1: 제1 지지 플레이트 PLT2: 제2 지지 플레이트
PLT2-1: 제1 플레이트 PLT2-2: 제2 플레이트
OP: 개구부 DGT: 디지타이저
DGT1: 제1 감지부 DGT2: 제2 감지부
CL1-1, CL1-2: 제1 도전층 CL2-1, CL2-2: 제2 도전층
COL1: 제1 코일 COL2: 제2 코일
FB1, FBn: 강화 섬유 MX1, MXn: 매트릭스부
FB1-1: 제1 강화 섬유 FB1-2: 제2 강화 섬유
ICV1~ICV6: 곡률부
NFA1, NFA2: 비폴딩 영역 FA: 폴딩 영역
PLT1: 제1 지지 플레이트 PLT2: 제2 지지 플레이트
PLT2-1: 제1 플레이트 PLT2-2: 제2 플레이트
OP: 개구부 DGT: 디지타이저
DGT1: 제1 감지부 DGT2: 제2 감지부
CL1-1, CL1-2: 제1 도전층 CL2-1, CL2-2: 제2 도전층
COL1: 제1 코일 COL2: 제2 코일
FB1, FBn: 강화 섬유 MX1, MXn: 매트릭스부
FB1-1: 제1 강화 섬유 FB1-2: 제2 강화 섬유
ICV1~ICV6: 곡률부
Claims (20)
- 일 방향으로 연장되는 폴딩축을 기준으로 폴딩되는 폴딩 영역; 상기 폴딩 영역을 사이에 두고 이격되는 제1 비폴딩 영역 및 제2 비폴딩 영역을 포함하는 표시 패널;
상기 표시 패널 하부에 배치되는 지지 플레이트; 및
상기 지지 플레이트 하부에 배치되고, 제1 외부 입력을 감지하는 디지타이저를 포함하고,
상기 디지타이저는
상기 제1 비폴딩 영역에 중첩하는 제1 감지부; 및
상기 제2 비폴딩 영역에 중첩하며, 상기 제1 감지부와 이격되는 제2 감지부를 포함하고,
상기 제1 감지부 및 상기 제2 감지부 각각은,
강화 섬유를 포함하는 플레이트;
상기 플레이트의 일 면상에 배치된 제1 도전층; 및
상기 플레이트의 타 면상에 배치된 제2 도전층을 포함하는 전자 장치. - 제1 항에 있어서,
상기 플레이트는 고분자를 포함하는 매트릭스부를 더 포함하고, 상기 강화 섬유는 상기 매트릭스부에 분산되는 전자 장치. - 제2 항에 있어서,
상기 플레이트는 상기 매트릭스부에 분산된 무기물을 더 포함하는 전자 장치. - 제2 항에 있어서,
상기 플레이트는 상기 매트릭스부에 분산된 블랙 안료 또는 블랙 염료를 더 포함하는 전자 장치. - 제1 항에 있어서,
상기 플레이트의 두께는 30㎛ 이상 150 ㎛ 이하인 전자 장치. - 제1 항에 있어서,
상기 플레이트의 굴곡 탄성률은 10GPa 이상 50GPa 이하인 전자 장치. - 제1 항에 있어서,
상기 플레이트는 제1 방향으로 연장된 제1 강화 섬유들 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 강화 섬유들을 포함하고,
상기 제1 강화 섬유들 및 상기 제2 강화 섬유들은 평면 상에서 서로 교차하는 전자 장치. - 제7 항에 있어서,
상기 제1 방향은 상기 폴딩축의 연장 방향에 평행하는 전자 장치. - 제7 항에 있어서,
상기 제2 강화 섬유들 각각은 상기 제1 강화 섬유들 상부 또는 하부에 배치되는 전자 장치. - 제7 항에 있어서,
상기 제2 강화 섬유들 각각은 상기 제2 방향을 따라 배열된 상기 제1 강화 섬유들의 상부 및 하부에 교대로 배치되는 전자 장치. - 제7 항에 있어서,
상기 플레이트들은 두께 방향을 따라 적층된 복수의 서브 플레이트들을 포함하고,
상기 복수의 서브 플레이트들 각각은 상기 제1 강화 섬유들 및 상기 제2 강화 섬유들을 포함하는 전자 장치. - 제1 항에 있어서,
상기 표시 패널의 폴딩 상태에서, 상기 제1 감지부의 상기 플레이트는
상기 폴딩 영역에 중첩하고, 상기 플레이트의 상면 상에 정의되는 제1 곡률 중심을 기준으로 제1 곡률을 갖는 제1 곡률부; 및
상기 제1 곡률부로부터 연장되며 상기 플레이트 하면 상에 정의되는 제2 곡률 중심을 기준으로 제2 곡률을 갖는 제2 곡률부를 포함하는 전자 장치. - 제12 항에 있어서,
상기 제1 곡률은 상기 제2 곡률보다 큰 전자 장치. - 제1 항에 있어서,
상기 지지 플레이트는 상기 폴딩 영역에 중첩하는 복수의 개구부들을 포함하는 전자 장치. - 제14 항에 있어서,
상기 복수의 개구부들은 평면 상에서 격자 형태로 배열되는 전자 장치. - 제1 항에 있어서,
상기 디지타이저 상에 배치되고, 상기 제1 외부 입력과 상이한 제2 외부 입력을 감지하는 입력 센서를 더 포함하는 전자 장치. - 일 방향으로 연장되는 폴딩축을 기준으로 폴딩되는 폴딩 영역; 상기 폴딩 영역을 사이에 두고 이격되는 제1 비폴딩 영역 및 제2 비폴딩 영역을 포함하는 표시 패널;
상기 표시 패널 하부에 배치되고 상기 폴딩 영역에 중첩하는 복수의 개구부들을 포함하는 제1 지지 플레이트; 및
상기 제1 지지 플레이트 하부에 배치되는 제2 지지 플레이트를 포함하고,
상기 제2 지지 플레이트는,
상기 제1 비폴딩 영역에 중첩하는 제1 플레이트; 및
상기 제1 플레이트와 이격되며, 상기 제2 비폴딩 영역에 중첩하는 제2 플레이트를 포함하고,
상기 제1 지지 플레이트 및 상기 제2 지지 플레이트 각각은 강화 섬유를 포함하는 전자 장치. - 제17 항에 있어서,
상기 제1 플레이트의 일 면 및 상기 제2 플레이트의 일 면 상에 각각 배치된 제1 도전층들; 및
상기 제1 플레이트의 타 면 및 상기 제2 플레이트의 타 면 상에 각각 배치된 제2 도전층들을 더 포함하는 전자 장치. - 제17 항에 있어서,
상기 제1 플레이트 및 상기 제2 플레이트 각각은
제1 방향으로 연장된 제1 강화 섬유들; 및
상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 감화 섬유들을 포함하는 전자 장치. - 제17 항에 있어서,
상기 제1 플레이트 및 상기 제2 플레이트 각각은 상기 폴딩 영역에 중첩하고, 상기 표시 패널의 폴딩 상태에서 소정의 곡률로 벤딩되는 곡률부를 포함하는 전자 장치.
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