KR20220169516A - 표시 패널 및 이를 포함하는 전자 장치 - Google Patents

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KR20220169516A
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권세명
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Abstract

전자 장치는 표시 패널을 포함할 수 있다. 표시 패널은 기판, 상기 기판 위에 배치되며 상기 투과 영역을 정의하는 제1 개구를 갖는 차광층, 상기 차광층과 상기 기판 사이에 배치되며 상기 제1 개구와 중첩하는 제2 개구가 정의된 적어도 하나의 하부 절연층, 상기 차광층 위에 배치된 복수의 화소 회로들, 상기 복수의 화소 회로들과 전기적으로 각각 연결된 복수의 발광 소자들, 및 상기 복수의 발광 소자들을 커버하는 봉지층을 포함할 수 있다.

Description

표시 패널 및 이를 포함하는 전자 장치{DISPLAY PANEL AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 발명은 일부 영역의 투과율이 향상된 표시 패널 및 이를 포함하는 전자 장치에 관한 것이다.
전자 장치는 표시 패널 및 전자 모듈 등 다양한 전자 부품들로 구성된 장치일 수 있다. 전자 모듈은 카메라, 적외선 감지 센서 또는 근접 센서 등을 포함할 수 있다. 전자 모듈은 표시 패널 아래에 배치될 수 있다. 표시 패널의 일부 영역의 투과율은 표시 패널의 다른 일부 영역의 투과율보다 높을 수 있다. 전자 모듈은 표시 패널의 일부 영역을 통해 외부 입력을 수신하거나, 표시 패널의 일부 영역을 통해 출력을 제공할 수 있다.
본 발명은 일부 영역의 투과율이 향상된 표시 패널을 제공하는 것을 일 목적으로 한다.
본 발명은 전자 모듈에서 획득 또는 수신되는 신호의 품질이 향상된 전자 장치를 제공하는 것을 일 목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는 투과 영역 및 소자 영역을 포함하는 제1 영역 및 상기 제1 영역과 인접한 제2 영역을 포함하는 표시 패널, 상기 표시 패널 위에 배치된 윈도우, 상기 표시 패널의 상기 제1 영역 아래에 배치된 전자 모듈, 및 상기 표시 패널 및 상기 전자 모듈 아래에 배치되는 하우징을 포함할 수 있다. 상기 표시 패널은 기판, 상기 기판 위에 배치되며 상기 투과 영역을 정의하는 제1 개구를 갖는 차광층, 상기 차광층과 상기 기판 사이에 배치되며 상기 제1 개구와 중첩하는 제2 개구가 정의된 적어도 하나의 하부 절연층, 상기 차광층 위에 배치된 복수의 화소 회로들, 상기 복수의 화소 회로들과 전기적으로 각각 연결된 복수의 발광 소자들, 및 상기 복수의 발광 소자들을 커버하는 봉지층을 포함할 수 있다.
상기 제1 개구를 정의하는 상기 차광층의 측벽은 상기 제2 개구를 정의하는 상기 적어도 하나의 하부 절연층의 측벽과 정렬될 수 있다.
상기 적어도 하나의 하부 절연층은 상기 기판과 상기 차광층 사이에 배치된 제1 하부 절연층, 및 상기 제1 하부 절연층과 상기 기판 사이에 배치된 제2 하부 절연층을 포함하고, 상기 제1 하부 절연층의 굴절률은 상기 제2 하부 절연층의 굴절률과 상이할 수 있다.
상기 제1 하부 절연층은 실리콘옥사이드(SiOX)를 포함하고, 상기 제2 하부 절연층은 비정질 실리콘(a-Si)을 포함할 수 있다.
상기 표시 패널은 상기 기판과 상기 적어도 하나의 하부 절연층 사이에 배치된 제1 서브 배리어층, 및 상기 제1 서브 배리어층과 상기 적어도 하나의 하부 절연층 사이에 배치된 제2 서브 배리어층을 더 포함하고, 상기 제1 및 상기 제2 서브 배리어층들은 상기 제1 영역 및 상기 제2 영역 모두에 제공될 수 있다.
상기 표시 패널은 상기 제2 서브 배리어층 내에 배치된 배면 차광층을 더 포함하고, 상기 배면 차광층은 상기 제2 영역에 배치될 수 있다.
상기 기판은 제1 서브 베이스층, 상기 제1 서브 베이스층 위에 배치된 제1 중간 배리어층, 상기 제1 중간 배리어층 위에 배치된 제2 중간 배리어층, 및 상기 제2 중간 배리어층 위에 배치된 제2 서브 베이스층을 포함하고, 상기 제1 중간 배리어층의 굴절률은 상기 제1 서브 베이스층의 굴절률과 상기 제2 중간 배리어층의 굴절률 사이의 값을 가질 수 있다.
상기 제1 서브 배리어층의 굴절률은 상기 제2 서브 베이스층의 굴절률과 상기 제2 서브 배리어층의 굴절률 사이의 값을 가질 수 있다.
상기 제1 서브 베이스층 및 상기 제2 서브 베이스층은 폴리이미드계 수지를 포함하고, 상기 제1 서브 배리어층 및 상기 제1 중간 배리어층은 실리콘옥시나이트라이드(SiON)를 포함하고, 상기 제2 서브 배리어층 및 상기 제2 중간 배리어층은 실리콘옥사이드(SiOX)를 포함할 수 있다.
상기 표시 패널은 상기 제2 서브 배리어층 위에 배치되며 상기 적어도 하나의 하부 절연층 및 상기 차광층을 커버하는 버퍼층을 더 포함할 수 있다.
상기 버퍼층은 제1 서브 버퍼층 및 상기 제1 서브 버퍼층 위에 배치된 제2 서브 버퍼층을 포함하고, 상기 소자 영역에 배치된 상기 제2 서브 버퍼층의 일부분의 두께는 상기 투과 영역에 배치된 상기 제2 서브 버퍼층의 일부분의 두께보다 클 수 있다.
상기 버퍼층은 제1 서브 버퍼층 및 상기 제1 서브 버퍼층 위에 배치된 제2 서브 버퍼층을 포함하고, 상기 투과 영역에 배치된 상기 제2 서브 버퍼층의 일부분은 제거될 수 있다.
상기 표시 패널은 상기 차광층 위에 배치된 복수의 절연층들을 더 포함하고, 상기 복수의 절연층들 중 적어도 일부 절연층들에는 제3 개구가 정의되고, 상기 제3 개구의 최소폭은 상기 제1 개구의 최소폭보다 작을 수 있다.
상기 복수의 절연층들은 유기층을 포함하고, 상기 유기층은 상기 제3 개구를 커버할 수 있다.
상기 유기층은 폴리이미드계 수지를 포함할 수 있다.
상기 복수의 발광 소자들 각각은 화소 전극, 상기 화소 전극 위에 배치된 발광층, 및 상기 발광층 위에 배치된 공통 전극을 포함하고, 상기 공통 전극에는 평면 상에서 상기 제1 개구와 중첩하는 개구가 정의되고, 상기 개구의 최소폭은 상기 제1 개구의 최소폭보다 클 수 있다.
상기 복수의 발광 소자들 각각은 상기 화소 전극과 상기 발광층 사이에 배치된 제1 기능층, 및 상기 발광층과 상기 공통 전극 사이에 배치된 제2 기능층을 더 포함하고, 상기 제1 기능층 및 상기 제2 기능층은 상기 제1 개구와 중첩하는 영역을 커버할 수 있다.
상기 복수의 발광 소자들 각각의 상기 화소 전극은 상기 소자 영역 또는 상기 제2 영역에 배치될 수 있다.
상기 표시 패널은 상기 봉지층 위에 배치된 센서층을 더 포함하고, 상기 센서층은 상기 봉지층 위에 배치된 센서 베이스층, 상기 센서 베이스층 위에 배치된 제1 센서 도전층, 상기 제1 센서 도전층 위에 배치된 센서 절연층, 상기 센서 절연층 위에 배치된 제2 센서 도전층, 및 상기 제2 센서 도전층을 커버하는 센서 커버층을 포함하고, 상기 센서 베이스층, 상기 센서 절연층, 및 상기 센서 커버층은 상기 제1 개구와 중첩하는 영역을 커버할 수 있다.
상기 표시 패널은 상기 센서층 위에 배치된 반사 방지층을 더 포함하고, 상기 반사 방지층은 복수의 발광 소자들과 각각 중첩하는 복수의 분할 개구들이 정의된 분할층, 및 상기 복수의 분할 개구들에 각각 대응하여 배치된 복수의 컬러 필터들을 포함할 수 있다.
상기 분할층에는 상기 제1 개구와 중첩하는 개구가 정의되고, 상기 개구의 최소폭은 상기 제1 개구의 최소폭보다 클 수 있다.
본 발명의 일 실시예에 따른 표시 패널은 기판, 상기 기판 위에 배치되며 제1 개구가 정의된 차광층, 상기 차광층 위에 배치되며 복수의 절연층들 및 복수의 도전층들을 포함하는 회로층, 상기 회로층 위에 배치되며, 평면 상에서 보았을 때 상기 제1 개구와 이격된 영역에 배치된 복수의 발광층들을 포함하는 발광 소자층, 및 상기 발광 소자층을 커버하는 봉지층을 포함하고, 상기 복수의 절연층들 중 적어도 일부 절연층들에는 상기 제1 개구와 중첩하는 제2 개구가 정의되고, 상기 제1 개구를 정의하는 상기 차광층의 제1 측벽보다 상기 제2 개구를 정의하는 상기 적어도 일부 절연층들의 제2 측벽이 더 돌출될 수 있다.
상기 복수의 절연층들은 유기층을 포함하고, 상기 유기층은 상기 제2 개구를 커버할 수 있다.
상기 차광층과 상기 기판 사이에 배치된 적어도 하나의 하부 절연층을 더 포함하고, 상기 적어도 하나의 하부 절연층에는 상기 제1 개구와 중첩하는 제3 개구가 정의되고, 상기 제1 측벽은 상기 제3 개구를 정의하는 상기 적어도 하나의 하부 절연층의 제3 측벽과 정렬될 수 있다.
상기 적어도 하나의 하부 절연층은 상기 기판과 상기 차광층 사이에 배치된 제1 하부 절연층, 및 상기 제1 하부 절연층과 상기 기판 사이에 배치된 제2 하부 절연층을 포함하고, 상기 제1 하부 절연층의 굴절률과 상기 제2 하부 절연층의 굴절률은 서로 상이할 수 있다.
상기 표시 패널은 상기 기판과 상기 적어도 하나의 하부 절연층 사이에 배치된 제1 서브 배리어층, 및 상기 제1 서브 배리어층과 상기 적어도 하나의 하부 절연층 사이에 배치된 제2 서브 배리어층을 더 포함할 수 있다.
상기 기판은 제1 서브 베이스층, 상기 제1 서브 베이스층 위에 배치된 제1 중간 배리어층, 상기 제1 중간 배리어층 위에 배치된 제2 중간 배리어층, 및 상기 제2 중간 배리어층 위에 배치된 제2 서브 베이스층을 포함하고, 상기 제1 중간 배리어층의 굴절률은 상기 제1 서브 베이스층의 굴절률과 상기 제2 중간 배리어층의 굴절률 사이의 값을 가질 수 있다.
상기 제1 서브 배리어층의 굴절률은 상기 제2 서브 베이스층의 굴절률과 상기 제2 서브 배리어층의 굴절률 사이의 값을 가질 수 있다.
본 발명의 일 실시예에 따른 표시 패널은 기판, 상기 기판 위에 배치된 적어도 하나의 하부 절연층, 상기 적어도 하나의 하부 절연층 위에 배치된 차광층, 상기 차광층 위에 배치된 복수의 절연층들 및 복수의 화소 회로들, 상기 복수의 화소 회로들과 전기적으로 각각 연결된 복수의 발광 소자들, 및 상기 복수의 발광 소자들을 커버하는 봉지층을 포함하고, 상기 적어도 하나의 하부 절연층 및 상기 차광층에는 개구가 정의되고, 평면 상에서 보았을 때, 상기 복수의 화소 회로들은 상기 개구와 이격될 수 있다.
상기 적어도 하나의 하부 절연층은 상기 기판과 상기 차광층 사이에 배치된 제1 하부 절연층, 및 상기 제1 하부 절연층과 상기 기판 사이에 배치된 제2 하부 절연층을 포함하고, 상기 제1 하부 절연층의 굴절률은 상기 제2 하부 절연층의 굴절률과 상이하고, 상기 제1 하부 절연층은 실리콘옥사이드(SiOX)를 포함하고, 상기 제2 하부 절연층은 비정질 실리콘(a-Si)을 포함할 수 있다.
상기 기판은 제1 서브 베이스층, 상기 제1 서브 베이스층 위에 배치된 제1 중간 배리어층, 상기 제1 중간 배리어층 위에 배치된 제2 중간 배리어층, 및 상기 제2 중간 배리어층 위에 배치된 제2 서브 베이스층을 포함하고, 상기 제1 중간 배리어층의 굴절률은 상기 제1 서브 베이스층의 굴절률과 상기 제2 중간 배리어층의 굴절률 사이의 값을 가질 수 있다.
상기 표시 패널은 상기 기판과 상기 적어도 하나의 하부 절연층 사이에 배치된 제1 서브 배리어층, 및 상기 제1 서브 배리어층과 상기 적어도 하나의 하부 절연층 사이에 배치된 제2 서브 배리어층을 더 포함하고, 상기 제1 서브 배리어층의 굴절률은 상기 제2 서브 베이스층의 굴절률과 상기 제2 서브 배리어층의 굴절률 사이의 값을 가질 수 있다.
상기 제2 서브 배리어층 위에 배치되며 상기 적어도 하나의 하부 절연층 및 상기 차광층을 커버하는 버퍼층을 더 포함하고, 상기 버퍼층은 제1 서브 버퍼층 및 상기 제1 서브 버퍼층 위에 배치된 제2 서브 버퍼층을 포함하고, 상기 개구와 중첩하는 상기 제2 서브 버퍼층의 일부분은 제거될 수 있다.
상기 표시 패널은 상기 차광층 위에 배치된 복수의 무기층들, 및 상기 복수의 무기층들 위에 배치된 유기층을 더 포함하고, 상기 복수의 무기층들에는 상기 개구와 중첩하는 절연 개구가 정의되고, 상기 유기층은 상기 복수의 무기층들에 정의된 절연 개구를 커버할 수 있다.
상술한 바에 따르면, 투과 영역은 차광층의 개구에 의해 정의되며, 차광층 아래에는 적어도 하나 이상의 하부 절연층이 배치된다. 하부 절연층에 의해 차광층에서의 반사가 감소될 수 있다. 그 결과, 전자 모듈에서 획득된 이미지에 노이즈 이미지, 예를 들어, 고스트 현상이 발생될 확률이 감소 또는 제거될 수 있다.
또한, 표시 패널은 기판, 기판 위에 순차적으로 적층된 제1 서브 배리어층, 및 제2 서브 배리어층을 포함하고, 제1 서브 배리어층의 굴절률은 기판의 굴절률과 제2 서브 배리어층의 굴절률 사이의 값을 가질 수 있다. 서로 맞닿는 층들의 굴절률 차이가 감소함에 따라, 상기 서로 맞닿는 층들 사이의 계면에서의 반사가 감소될 수 있다. 그 결과, 투과 영역을 투과하는 광의 투과율이 향상될 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 사시도들이다.
도 2a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 전자 장치의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 2a의 I-I'을 따라 절단한 표시 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 5는 도 4에 도시된 XX' 영역을 확대하여 도시한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 제1 영역을 도시한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 제2 영역을 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 제1 영역을 도시한 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치(ED)의 사시도들이다. 도 1a는 전자 장치(ED)의 펼쳐진 상태(또는 언폴딩 상태)를, 도 1b는 전자 장치(ED)의 폴딩 상태를 도시하였다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시예에 따른 전자 장치(ED)는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 표시면(DS)을 포함할 있다. 전자 장치(ED)는 표시면(DS)을 통해 이미지(IM)를 사용자에게 제공할 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 이미지(IM)를 표시하고, 비표시 영역(NDA)은 이미지(IM)를 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DA)의 형상과 비표시 영역(NDA)의 형상은 변형될 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 또한, 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다.
전자 장치(ED)의 표시 영역(DA) 내에서는 센싱 영역(ED-SA)이 정의될 수 있다. 도 1a에는 하나의 센싱 영역(ED-SA)이 예시적으로 도시되었으나, 센싱 영역(ED-SA)의 개수가 이에 제한되는 것은 아니다. 센싱 영역(ED-SA)은 표시 영역(DA)의 일부분일 수 있다. 따라서, 전자 장치(ED)는 센싱 영역(ED-SA)을 통해 영상을 표시할 수 있다.
센싱 영역(ED-SA)과 중첩하는 영역에는 전자 모듈이 배치될 수 있다. 전자 모듈은 센싱 영역(ED-SA)을 통해 전달되는 외부 입력을 수신하거나, 센싱 영역(ED-SA)을 통해 출력을 제공할 수 있다. 예를 들어, 전자 모듈은 카메라 모듈, 근접 센서와 같이 거리를 측정하는 센서, 사용자의 신체의 일부(예, 지문, 홍채, 또는 얼굴)을 인식하는 센서, 또는 광을 출력하는 소형 램프일 수 있으며, 특별히 이에 제한되는 것은 아니다. 이하에서는, 센싱 영역(ED-SA)과 중첩하는 전자 모듈이 카메라 모듈인 것을 예로 들어 설명한다.
전자 장치(ED)는 폴딩 영역(FA) 및 복수 개의 비폴딩 영역들(NFA1, NFA2)을 포함할 수 있다. 비폴딩 영역들(NFA1, NFA2)은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)을 포함할 수 있다. 제2 방향(DR2) 내에서, 폴딩 영역(FA)은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2) 사이에 배치될 수 있다. 폴딩 영역(FA)은 폴더블 영역으로 지칭되고, 제1 및 제2 비폴딩 영역들(NFA1, NFA2)은 제1 및 제2 비폴더블 영역으로 지칭될 수 있다.
도 1b에 도시된 것과 같이, 폴딩 영역(FA)은 제1 방향(DR1)에 평행한 폴딩축(FX)을 기준으로 폴딩될 수 있다. 전자 장치(ED)가 폴딩된 상태에서 폴딩 영역(FA)은 소정의 곡률 및 곡률반경을 갖는다. 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)은 서로 마주보고, 전자 장치(ED)는 표시면(DS)이 외부에 노출되지 않도록 인-폴딩(inner-folding)될 수 있다.
본 발명의 일 실시예에서 전자 장치(ED)는 표시면(DS)이 외부에 노출되도록 아웃-폴딩(outer-folding)될 수 있다. 본 발명의 일 실시예에서 전자 장치(ED)는 펼침 동작으로부터 인-폴딩 또는 아웃-폴딩 동작이 상호 반복되도록 구성될 수 있으나 이에 제한되지 않는다. 본 발명의 일 실시예에서 전자 장치(ED)는 펼침 동작, 인-폴딩 동작, 및 아웃-폴딩 동작 중 어느 하나를 선택할 수 있도록 구성될 수 있다.
도 1a 및 도 1b에서는 폴더블 전자 장치(ED)를 예로 들어 설명하였으나, 본 발명의 적용이 폴더블 전자 장치(ED)에 한정되는 것은 아니다. 예를 들어, 본 발명은 리지드 전자 장치, 예를 들어, 폴딩 영역(FA)을 포함하지 않는 전자 장치에도 적용될 수 있다.
도 2a는 본 발명의 일 실시예에 따른 전자 장치(ED)의 분해 사시도이다. 도 2b는 본 발명의 일 실시예에 따른 전자 장치(ED)의 블록도이다.
도 2a 및 도 2b를 참조하면, 전자 장치(ED)는 표시 장치(DD), 제1 전자 모듈(EM1), 제2 전자 모듈(EM2), 전원 모듈(PSM) 및 하우징(EDC1, EDC2)을 포함할 수 있다. 별도로 도시하지 않았으나, 전자 장치(ED)는 표시 장치(DD)의 폴딩 동작을 제어하기 위한 기구 구조물을 더 포함할 수 있다.
표시 장치(DD)는 윈도우 모듈(WM) 및 표시 모듈(DM)을 포함한다. 윈도우 모듈(WM)은 전자 장치(ED)의 전면을 제공한다. 표시 모듈(DM)은 적어도 표시 패널(DP)을 포함할 수 있다. 표시 모듈(DM)은 이미지를 생성하고 외부 입력을 감지한다.
도 2a에서 표시 모듈(DM)은 표시 패널(DP)과 동일한 것으로 도시하였으나, 실질적으로 표시 모듈(DM)은 표시 패널(DP)을 포함한 복수 개의 구성이 적층된 적층 구조물일 수 있다. 표시 모듈(DM)의 적층 구조에 대한 상세한 설명은 후술한다.
표시 패널(DP)은 전자 장치(ED)의 표시 영역(DA, 도 1a 참조) 및 비표시 영역(NDA, 도 1a 참조)에 각각 대응하는 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)을 포함한다. 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다.
표시 영역(DP-DA)은 제1 영역(A1) 및 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)은 전자 장치(ED)의 센싱 영역(ED-SA, 도 1a 참조)과 중첩 또는 대응될 수 있다. 본 실시예에서, 제1 영역(A1)은 원 형상으로 도시되었으나, 다각형, 타원, 적어도 하나의 곡선 변을 가진 도형, 또는 비정형의 형상 등 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 제1 영역(A1)은 컴포넌트 영역, 제2 영역(A2)은 주 표시 영역 또는 일반 표시 영역으로 지칭될 수 있다.
제1 영역(A1)은 제2 영역(A2)보다 높은 투과율을 가질 수 있다. 또한, 제1 영역(A1)의 해상도는 제2 영역(A2)의 해상도보다 낮을 수 있다. 제1 영역(A1)은 후술되는 카메라 모듈(CMM)과 중첩할 수 있다.
표시 패널(DP)은 표시층(100) 및 센서층(200)을 포함할 수 있다.
표시층(100)은 실질적으로 영상을 생성하는 구성일 수 있다. 표시층(100)은 발광형 표시층일 수 있으며, 예를 들어, 표시층(100)은 유기발광 표시층, 무기발광 표시층, 유기-무기발광 표층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층일 수 있다.
센서층(200)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
표시 모듈(DM)은 비표시 영역(DP-NDA) 상에 배치된 구동칩(DIC)을 포함할 수 있다. 표시 모듈(DM)은 비표시 영역(DP-NDA)에 결합된 연성회로필름(FCB)을 더 포함할 수 있다.
구동칩(DIC)은 표시 패널(DP)의 화소를 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다. 도 2a에서는 구동칩(DIC)이 표시 패널(DP) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동칩(DIC)은 연성회로필름(FCB) 상에 실장될 수도 있다.
전원공급 모듈(PM)은 전자 장치(ED)의 전반적인 동작에 필요한 전원을 공급한다. 전원공급 모듈(PM)은 통상적인 배터리 모듈을 포함할 수 있다.
제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)은 전자 장치(ED)를 동작시키기 위한 다양한 기능성 모듈을 포함한다. 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2) 각각은 표시 패널(DP)과 전기적으로 연결된 마더보드에 직접 실장되거나 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 마더보드에 전기적으로 연결될 수 있다.
제1 전자 모듈(EM1)은 제어 모듈(CM), 무선통신 모듈(TM), 영상입력 모듈(IIM), 음향입력 모듈(AIM), 메모리(MM), 및 외부 인터페이스(IF)를 포함할 수 있다.
제어 모듈(CM)은 전자 장치(ED)의 전반적인 동작을 제어한다. 제어 모듈(CM)은 마이크로프로세서일 수 있다. 예를 들어, 제어 모듈(CM)은 표시 패널(DP)을 활성화 시키거나, 비활성화 시킨다. 제어 모듈(CM)은 표시 패널(DP)로부터 수신된 터치 신호에 근거하여 영상입력 모듈(IIM)이나 음향입력 모듈(AIM) 등의 다른 모듈들을 제어할 수 있다.
무선통신 모듈(TM)은 제1 네트워크(예를 들어, 블루투스, WiFi direct 또는 IrDA(infrared data association) 같은 근거리 통신 네트워크) 또는 제2 네트워크 (예를 들어, 셀룰러 네트워크, 인터넷, 또는 컴퓨터 네트워크(예: LAN 또는 WAN)와 같은 원거리 통신 네트워크)를 통하여 외부 전자 장치와 통신할 수 있다. 무선통신 모듈(TM)에 포함된 통신 모듈들은 하나의 구성 요소(예를 들어, 단일 칩)로 통합되거나, 또는 서로 분리된 복수의 구성 요소들(예를 들어, 복수 칩들)로 구현될 수 있다. 무선통신 모듈(TM)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 송신할 신호를 변조하여 송신하는 송신부(TM1)와, 수신되는 신호를 복조하는 수신부(TM2)를 포함할 수 있다.
영상입력 모듈(IIM)은 영상 신호를 처리하여 표시 패널(DP)에 표시 가능한 영상 데이터로 변환한다. 음향입력 모듈(AIM)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력 받아 전기적인 음성 데이터로 변환한다.
외부 인터페이스(IF)는 전자 장치(ED)와 외부 전자 장치를 물리적으로 연결시킬 수 있는 커넥터를 포함할 수 있다. 예를 들어, 외부 인터페이스(IF)는 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드, SIM/UIM 카드) 등에 연결되는 인터페이스 역할을 한다.
제2 전자 모듈(EM2)은 음향출력 모듈(AOM), 발광 모듈(LTM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있다. 음향출력 모듈(AOM)은 무선통신 모듈(TM)로부터 수신된 음향 데이터 또는 메모리(MM)에 저장된 음향 데이터를 변환하여 외부로 출력한다.
발광 모듈(LTM)은 광을 생성하여 출력한다. 발광 모듈(LTM)은 적외선을 출력할 수 있다. 발광 모듈(LTM)은 LED 소자를 포함할 수 있다. 수광 모듈(LRM)은 적외선을 감지할 수 있다. 수광 모듈(LRM)은 소정 레벨 이상의 적외선이 감지된 때 활성화될 수 있다. 수광 모듈(LRM)은 CMOS 센서를 포함할 수 있다. 발광 모듈(LTM)에서 생성된 적외광이 출력된 후, 외부 물체(예컨대 사용자 손가락 또는 얼굴)에 의해 반사되고, 반사된 적외광이 수광 모듈(LRM)에 입사될 수 있다.
카메라 모듈(CMM)은 정지 영상 및 동영상을 촬영할 수 있다. 카메라 모듈(CMM)은 복수로 제공될 수 있다. 그 중 일부 카메라 모듈(CMM)은 제1 영역(A1)과 중첩할 수 있다. 외부 입력(예를 들어, 광)은 제1 영역(A1)을 통해 카메라 모듈(CMM)로 제공될 수 있다. 예를 들어, 카메라 모듈(CMM)은 제1 영역(A1)을 통해 자연 광을 수신하여 외부 이미지를 촬영할 수 있다.
하우징(EDC1, EDC2)은 표시 모듈(DM), 제1 및 제2 전자 모듈들(EM1, EM2), 및 전원 모듈(PSM)을 수용한다. 하우징(EDC1, EDC2)은 표시 모듈(DM), 제1 및 제2 전자 모듈들(EM1, EM2), 및 전원 모듈(PSM) 등 하우징(EDC1, EDC2)에 수용된 구성들을 보호한다. 도 2a에는 서로 분리된 2개의 하우징(EDC1, EDC2)을 예시적으로 도시하였으나 이에 제한되지 않는다. 미-도시하였으나, 전자 장치(ED)는 2개의 하우징(EDC1, EDC2)을 연결하기 위한 힌지 구조물을 더 포함할 수 있다. 하우징(EDC1, EDC2)은 윈도우 모듈(WM)과 결합될 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2a의 I-I'을 따라 절단한 표시 장치(DD)의 단면도이다.
도 3을 참조하면, 표시 장치(DD)는 윈도우 모듈(WM) 및 표시 모듈(DM)을 포함할 수 있다.
윈도우 모듈(WM)은 윈도우(UT), 윈도우(UT) 상에 배치된 보호 필름(PF), 및 베젤 패턴(BP)을 포함할 수 있다.
윈도우(UT)는 화학 강화 유리일 수 있다. 윈도우(UT)가 표시 장치(DD)에 적용됨에 따라, 폴딩과 펼침이 반복되더라도 주름의 발생이 최소화될 수 있다.
보호 필름(PF)은 폴리이미드(Polyimide), 폴리 카보네이트(Polycarbonate), 폴리아미드(Polyamide), 트리아세틸셀루로오스(Triacetylcellulose), 또는 폴리 메틸메타크릴레이트(Polymethylmethacrylate), 또는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)를 포함할 수 있다. 별도로 도시하지 않았으나, 보호 필름(PF)의 상면 상에는 하드코팅층, 지문방지층, 및 반사방지층 중 적어도 하나가 배치될 수 있다.
베젤 패턴(BP)은 도 1a에 도시된 비표시 영역(NDA)과 중첩한다. 베젤 패턴(BP)은 윈도우(UT)의 일면 또는 보호 필름(PF)의 일면 상에 배치될 수 있다. 도 3에는 보호 필름(PF)의 하면에 배치된 베젤 패턴(BP)을 예시적으로 도시하였다. 이에 제한되지 않고, 베젤 패턴(BP)은 보호 필름(PF)의 상면, 윈도우(UT)의 상면, 또는 윈도우(UT)의 하면에 배치될 수도 있다. 베젤 패턴(BP)은 유색의 차광막으로써 예컨대, 코팅 방식으로 형성될 수 있다. 베젤 패턴(BP)은 베이스 물질 및 베이스 물질에 혼합된 염료 또는 안료를 포함할 수 있다. 베젤 패턴(BP)은 평면 상에서 폐라인 형상을 가질 수 있다.
제1 접착층(AL1)은 보호 필름(PF)과 윈도우(UT) 사이에 배치될 수 있다. 제1 접착층(AL1)은 감압접착필름(PSA, Pressure Sensitive Adhesive film) 또는 광학 투명 접착부재(OCA, Optically Clear Adhesive)일 수 있다. 이하에서 설명되는 접착층들 역시 제1 접착층(AL1)과 동일하고, 통상의 접착제를 포함할 수 있다.
제1 접착층(AL1)은 베젤 패턴(BP)을 커버할 정도의 두께를 가질 수 있다. 예를 들어, 베젤 패턴(BP)의 두께는 3 마이크로미터 내지 8 마이크로미터일 수 있으며, 제1 접착층(AL1)은 베젤 패턴(BP)의 주변부에 기포가 발생되지 않을 수준의 두께를 가질 수 있다.
제1 접착층(AL1)은 윈도우(UT)으로부터 분리될 수 있다. 윈도우(UT) 대비 보호 필름(PF)의 강도가 낮기 때문에 스크래치가 상대적으로 쉽게 발생할 수 있다. 제1 접착층(AL1)과 손상된 보호 필름(PF)을 윈도우(UT)로부터 분리한 후 새로운 보호 필름(PF)을 윈도우(UT)에 부착할 수 있다.
표시 모듈(DM)은 충격 흡수층(DML), 표시 패널(DP), 및 하부 부재(LM)를 포함할 수 있다.
충격 흡수층(DML)은 표시 패널(DP) 위에 배치될 수 있다. 충격 흡수층(DML)은 외부 충격으로부터 표시 패널(DP)을 보호하기 위한 기능층일 수 있다. 충격 흡수층(DML)은 제2 접착층(AL2)을 통해 윈도우(UT)에 결합되고, 제3 접착층(AL3)을 통해 표시 패널(DP)에 결합될 수 있다.
추가 베젤 패턴(BPa)은 도 1a에 도시된 비표시 영역(NDA)에 중첩한다. 추가 베젤 패턴(BPa)은 충격 흡수층(DML)의 일면 상에 배치될 수 있다. 도 3에는 충격 흡수층(DML)의 하면에 배치된 추가 베젤 패턴(BPa)을 예시적으로 도시하였다. 추가 베젤 패턴(BPa)은 앞서 설명된 베젤 패턴(BP)과 동일한 물질을 포함할 수 있다. 본 발명의 일 실시예에서, 추가 베젤 패턴(BPa)은 생략될 수 도 있다.
하부 부재(LM)는 표시 패널(DP) 아래에 배치될 수 있다. 하부 부재(LM)는 제4 접착층(AL4)을 통해 표시 패널(DP)에 결합될 수 있다. 하부 부재(LM)는 패널 보호층(PPF), 배리어층(BRL), 지지층(PLT), 커버층(SCV), 제1 디지타이저(DGZ1), 제2 디지타이저(DGZ2), 제1 하부 플레이트(RHL1), 제2 하부 플레이트(RHL2), 제1 쿠션층(CUL1), 제2 쿠션층(CUL2), 및 방수 테이프(WFT)를 포함할 수 있다. 본 발명의 일 실시예에서 하부 부재(LM)는 상술한 구성들 중 일부를 포함하지 않거나, 다른 구성들을 더 포함할 수 있다. 또한, 도 3에 도시된 적층 순서는 예시적인 순서일 뿐, 각 구성들의 적층 순서는 변경될 수도 있다.
패널 보호층(PPF)은 표시 패널(DP) 아래에 배치될 수 있다. 제4 접착층(AL4)은 패널 보호층(PPF)과 표시 패널(DP)을 결합시킬 수 있다. 패널 보호층(PPF)은 표시 패널(DP)의 하부를 보호할 수 있다. 패널 보호층(PPF)은 가요성 플라스틱 물질을 포함할 수 있다. 패널 보호층(PPF)은 표시 패널(DP) 제조 공정 중에 표시 패널(DP)의 배면에 스크래치가 발생되는 것을 방지할 수 있다. 패널 보호층(PPF)은 유색의 폴리이미드 필름일 수 있다. 예를 들어, 패널 보호층(PPF)은 불투명한 황색 필름일 수 있으나, 이에 제한되는 것은 아니다.
배리어층(BRL)은 패널 보호층(PPF) 아래에 배치될 수 있다. 제5 접착층(AL5)은 패널 보호층(PPF)과 배리어층(BRL) 사이에 배치되어, 배리어층(BRL)을 패널 보호층(PPF)에 결합시킬 수 있다. 배리어층(BRL)은 외부의 눌림에 따른 압축력에 대한 저항력을 높일 수 있다. 따라서, 배리어층(BRL)은 표시 패널(DP)의 변형을 막아주는 역할을 할 수 있다. 배리어층(BRL)은 폴리이미드 또는 폴리에틸렌테레프탈레이트와 같은 가요성 플라스틱 물질을 포함할 수 있다.
또한, 배리어층(BRL)은 외부로부터 입사되는 광을 흡수할 수 있다. 배리어층(BRL)은 차광성 물질을 포함하거나, 광투과율이 낮은 유색의 필름일 수 있다. 예를 들어, 배리어층(BRL)은 검정색 플라스틱 필름일 수 있으며, 예를 들어, 검정색 폴리이미드 필름일 수 있다. 윈도우 모듈(WM)의 상측으로부터 표시 모듈(DM)을 바라봤을 때, 배리어층(BRL) 아래에 배치된 구성 요소들은 사용자에게 시인되지 않을 수 있다.
지지층(PLT)은 배리어층(BRL) 아래에 배치된다. 지지층(PLT)은 지지층(PLT)의 상측에 배치된 구성들을 지지하고, 표시 장치(DD)의 펼쳐진 상태와 폴딩된 상태를 유지한다. 본 발명의 일 실시예에서, 지지층(PLT)은 적어도 제1 비폴딩 영역(NFA1)에 대응하는 제1 지지부분, 제2 비폴딩 영역(NFA2)에 대응하는 제2 지지부분, 및 폴딩 영역(FA)에 대응하는 폴딩 부분을 포함할 수 있다. 제1 지지부분과 제2 지지부분은 제2 방향(DR2)으로 서로 이격될 수 있다. 폴딩 부분은 제1 지지부분과 제2 지지부분 사이에 배치되며, 폴딩 부분에는 복수 개의 개구부(OP)가 정의될 수 있다. 개구부들(OP)에 의해 지지층(PLT)의 일부분의 가요성이 향상될 수 있다.
지지층(PLT)은 탄소섬유강화플라스틱(Carbon Fiber　Reinforced Plastic,　CFRP)을 포함할 수 있으나, 이에 특별히 제한되지 않는다. 또는, 제1 지지부분과 제2 지지부분은 비금속 물질, 플라스틱, 유리섬유강화플라스틱 또는 유리를 포함 할 수 있다. 플라스틱은 폴리이미드, 폴리에틸렌, 또는 폴리에틸렌 테레프탈레이트을 포함할 수 있으며 특별히 제한되지 않는다. 제1 지지부분과 제2 지지부분은 서로 동일한 물질을 포함할 수 있다. 폴딩부분은 제1 지지부분과 제2 지지부분과 동일한 물질을 포함할 수도 있고, 상이한 물질을 포함할 수도 있다. 예를 들어, 폴딩부분은 60GPa 이상의 탄성계수를 갖는 물질을 포함할 수 있고, 스테인리스스틸과 같은 금속 물질을 포함할 수 있다. 예를 들어, 폴딩부분은 SUS 304를 포함할 수 있으나, 이에 한정되지 않고 폴딩부분은 다양한 금속 물질들을 포함할 수 있다.
제6 접착층(AL6-1, AL6-2)은 배리어층(BRL)과 지지층(PLT) 사이에 배치될 수 있다. 제6 접착층(AL6-1, AL6-2)은 배리어층(BRL)과 지지층(PLT)을 서로 결합시킬 수 있다. 평면 상에서, 제6 접착층(AL6-1, AL6-2)은 복수 개의 개구부들(OP)과 비중첩할 수 있다. 또한, 평면 상에서, 제6 접착층(AL6-1, AL6-2)은 복수 개의 개구부들(OP)과 이격될 수 있다.
제6 접착층(AL6-1, AL6-2)은 서로 이격된 제1 부분(AL6-1)과 제2 부분(AL6-2)을 포함할 수 있다. 제1 부분(AL6-1)과 제2 부분(AL6-2)은 복수 개의 개구부들(OP)을 사이에 두고 이격될 수 있다. 제1 부분(AL6-1)은 제1 비폴딩 영역(NFA1)과 중첩하고, 제2 부분(AL6-2)은 제2 비폴딩 영역(NFA2)과 중첩하고, 제1 부분(AL6-1) 및 제2 부분(AL6-2) 각각은 폴딩 영역(FA)과 비중첩할 수 있다. 폴딩 영역(FA)에 대응하는 영역에 제6 접착층(AL6-1, AL6-2)이 미-배치됨으로써 지지층(PLT)의 가요성이 향상될 수 있다.
폴딩 영역(FA)과 중첩하는 영역에서, 배리어층(BRL)은 지지층(PLT)과 이격될 수 있다. 즉, 폴딩 영역(FA)과 중첩하는 부분에서 지지층(PLT)과 배리어층(BRL) 사이에는 빈 공간이 정의될 수 있다.
전자 장치(ED, 도 1a 참조)가 폴딩 시, 배리어층(BRL)과 지지층(PLT) 사이에 빈 공간이 정의되기 때문에, 지지층(PLT)에 정의된 복수 개의 개구부들(OP)의 형상이 전자 장치(ED, 도 1a 참조)의 외부에서 시인되지 않을 수 있다.
또한, 배리어층(BRL)이 차광성 물질을 포함하거나, 광투과율이 낮은 유색 필름으로 적용됨에 따라, 지지층(PLT)의 색감 차이가 외부에서 시인되지 않을 수 있다. 예를 들어, 지지층(PLT)에서 복수 개의 개구부들(OP)이 정의된 제1 지지영역과 복수 개의 개구부들(OP)이 정의되지 않은 제2 지지영역의 색감 차이가 외부에서 시인되지 않을 수 있다. 상기 제1 지지영역은 폴딩 영역(FA)과 중첩하는 영역일 수 있고, 상기 제2 지지영역은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)과 중첩하는 영역일 수 있다.
제6 접착층(AL6-1, AL6-2)의 두께는 제5 접착층(AL5)의 두께보다 작을 수 있다. 예를 들어, 제5 접착층(AL5)의 두께는 25 마이크로미터일 수 있고, 제6 접착층(AL6)의 두께는 16 마이크로미터일 수 있다.
제6 접착층(AL6)의 두께가 얇을수록 제6 접착층(AL6)에 의한 단차는 감소될 수 있다. 상기 단차가 작을수록 전자 장치(ED, 도 1a 참조)의 폴딩 및 언폴딩에 의한 적층 구조들의 형상 변형이 감소되는 장점이 있으나, 복수 개의 개구부들(OP)이 시인되거나, 반복되는 폴딩 동작에 의해 제6 접착층(AL6)이 떨어질 수 있다. 제6 접착층(AL6)의 두께가 두꺼울수록 복수 개의 개구부들(OP)이 시인되지 않을 수 있고, 반복되는 폴딩 동작에 의해 제6 접착층(AL6)의 접착력에 대한 신뢰성이 올라가는 장점이 있으나, 상기 단차가 커질 수 있다. 따라서, 제6 접착층(AL6)의 두께는 폴딩 신뢰성, 접착 신뢰성, 및 복수 개의 개구부들(OP)의 시인 가능성을 고려하여 적절한 범위 내에서 선택될 수 있다.
제7 접착층(AL7)은 지지층(PLT) 아래에 배치되고, 커버층(SCV)은 제7 접착층(AL7) 아래에 배치될 수 있다. 제7 접착층(AL7)에 의해 지지층(PLT)과 커버층(SCV)이 결합될 수 있다. 커버층(SCV)은 시트 형태로 제조되어 지지층(PLT)에 부착될 수 있다.
제7 접착층(AL7)과 커버층(SCV)은 지지층(PLT)에 정의된 복수 개의 개구부들(OP)을 커버할 수 있다. 따라서, 커버층(SCV)은 복수 개의 개구부들(OP)로 이물이 유입되는 것을 방지할 수 있다. 커버층(SCV)은 지지층(PLT)보다 낮은 탄성계수를 가질 수 있다. 예를 들어, 커버층(SCV)은 열가소성 폴리 우레탄, 고무, 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제8 접착층(AL8-1, AL8-2)은 커버층(SCV) 아래에 배치될 수 있다. 제8 접착층(AL8-1, AL8-2)은 제1 부분(AL8-1)과 제2 부분(AL8-2)을 포함할 수 있다. 제1 부분(AL8-1)과 제2 부분(AL8-2)은 서로 이격될 수 있다. 평면 상에서, 제1 부분(AL8-1)과 제2 부분(AL8-2)은 복수 개의 개구부들(OP)을 사이에 두고 이격될 수 있다. 제1 부분(AL8-1)과 제2 부분(AL8-2)은 폴딩 영역(FA)에서 비중첩할 수 있다.
제1 디지타이저(DGZ1) 및 제2 디지타이저(DGZ2)는 제1 부분(AL8-1)과 제2 부분(AL8-2) 아래에 각각 배치될 수 있다. 제1 디지타이저(DGZ1)는 제1 부분(AL8-1)에 부착되고, 제2 디지타이저(DGZ2)는 제2 부분(AL8-2)에 부착될 수 있다. 제1 디지타이저(DGZ1)와 제2 디지타이저(DGZ2)는 소정의 갭을 두고 이격되어 배치된다. 갭은 폴딩 영역(FA)에 대응하도록 배치될 수 있다. 평면 상에서, 제1 디지타이저(DGZ1)의 일부분은 복수 개의 개구부들(OP)의 일부분과 중첩하고, 제2 디지타이저(DGZ2)의 일부분은 복수 개의 개구부들(OP)의 다른 일부분과 중첩할 수 있다.
제1 및 제2 디지타이저들(DGZ1, DGZ2) 각각은 전자 펜과의 미리 설정된 공진 주파수의 자기장을 발생하는 다수의 루프 코일(loop coil)을 포함할 수 있다. 제1 및 제2 디지타이저들(DGZ1, DGZ2)은 EMR 감지 패널으로 지칭될 수도 있다.
제1 디지타이저(DGZ1) 및 제2 디지타이저(DGZ2)에서 형성된 자기장은 펜의 인덕터(코일)와 커패시터로 구성된 LC 공진 회로(LC resonance circuit)에 인가된다. 코일은 수신된 자기장에 의하여 전류를 발생하고, 발생된 전류를 커패시터로 전달한다. 이에 따라 커패시터는 코일로부터 입력되는 전류를 충전하고, 충전된 전류를 코일로 방전시킨다. 결국, 코일에는 공진주파수의 자기장이 방출된다. 펜에 의하여 방출된 자기장은 디지타이저의 루프 코일에 의하여 다시 흡수될 수 있으며, 이에 따라 펜이 제1 디지타이저(DGZ1) 및 제2 디지타이저(DGZ2)의 어느 위치에 근접하여 있는지를 판단할 수 있다.
제9 접착층(AL9-1, AL9-2)은 제1 디지타이저(DGZ1) 및 제2 디지타이저(DGZ2) 아래에 배치될 수 있다. 제9 접착층(AL9-1, AL9-2)은 제1 부분(AL9-1)과 제2 부분(AL9-2)을 포함할 수 있다. 제1 부분(AL9-1)과 제2 부분(AL9-2)은 서로 이격될 수 있다.
제1 하부 플레이트(RHL1) 및 제2 하부 플레이트(RHL2)는 제1 부분(AL9-1) 및 제2 부분(AL9-2) 아래에 각각 배치될 수 있다. 제1 하부 플레이트(RHL1) 및 제2 하부 플레이트(RHL2)는 외부압력으로부터 제1 하부 플레이트(RHL1) 및 제2 하부 플레이트(RHL2) 상측의 구성들을 보호할 수 있다. 제1 하부 플레이트(RHL1) 및 제2 하부 플레이트(RHL2)는 SUS 316을 포함할 수 있으나, 특별히 이에 제한되지 않는다.
제1 쿠션층(CUL1) 및 제2 쿠션층(CUL2)은 제1 하부 플레이트(RHL1) 및 제2 하부 플레이트(RHL2) 아래에 각각 배치될 수 있다. 제1 쿠션층(CUL1) 및 제2 쿠션층(CUL2)은 외부의 충격을 흡수하여 표시 패널(DP)을 보호할 수 있다. 제1 쿠션층(CUL1) 및 제2 쿠션층(CUL2)은 소정의 탄성력을 갖는 발포(foam) 시트를 포함할 수 있다. 제1 쿠션층(CUL1) 및 제2 쿠션층(CUL2) 각각은 스펀지 또는 폴리 우레탄을 포함할 수 있다.
방수 테이프(WFT)는 제1 하부 플레이트(RHL1) 및 제2 하부 플레이트(RHL2)에 부착될 수 있다. 예를 들어, 방수 테이프(WFT)는 제1 쿠션층(CUL1) 및 제2 쿠션층(CUL2)의 외곽에 배치될 수 있다. 방수 테이프(WFT)는 세트 브라켓(미도시)에 부착될 수 있다. 방수 테이프(WFT)의 두께는 제1 쿠션층(CUL1) 및 제2 쿠션층(CUL2) 각각의 두께보다 두꺼울 수 있다. 전자 장치(ED, 도 2a 참조)가 침수되더라도, 방수 테이프(WFT)에 의해 구동칩(DIC, 도 2a 참조)이 침수될 리스크가 감소될 수 있다.
하부 부재(LM)를 구성하는 적어도 일부의 구성 요소들에는 관통홀(COP)이 정의될 수 있다. 관통홀(COP)은 전자 장치(ED)의 센싱 영역(ED-SA, 도 1a 참조)과 중첩 또는 대응될 수 있다. 관통홀(COP)에는 카메라 모듈(CMM, 도 2a 참조)의 적어도 일부가 삽입될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널(DP)의 평면도이다.
도 4를 참조하면, 표시 패널(DP)에는 표시 영역(DP-DA) 및 표시 영역(DP-DA) 주변의 비표시 영역(DP-NDA)이 정의될 수 있다. 표시 영역(DP-DA)과 비표시 영역(DP-NDA)은 화소(PX)의 배치 유무에 의해 구분될 수 있다. 표시 영역(DP-DA)에 화소(PX)가 배치된다. 비표시 영역(DP-NDA)에 주사 구동부(SDV), 데이터 구동부, 및 발광 구동부(EDV)가 배치될 수 있다. 데이터 구동부는 구동칩(DIC)에 구성된 일부 회로일 수 있다.
표시 영역(DP-DA)은 제1 영역(A1) 및 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)과 제2 영역(A2)은 화소(PX)의 배열 간격, 화소(PX)의 크기, 또는 투과 영역(TP, 도 5 참조)의 유무에 의해 구분될 수 있다. 제1 영역(A1)과 제2 영역(A2)에 대한 상세한 설명은 후술한다.
표시 패널(DP)은 제2 방향(DR2)을 따라 정의된 제1 패널 영역(AA1), 벤딩 영역(BA), 및 제2 패널 영역(AA2)을 포함할 수 있다. 제2 패널 영역(AA2) 및 벤딩 영역(BA)은 비표시 영역(DP-NDA)의 일부 영역일 수 있다. 벤딩 영역(BA)은 제1 패널 영역(AA1)과 제2 패널 영역(AA2) 사이에 배치된다.
제1 패널 영역(AA1)은 도 1a의 표시면(DS)에 대응하는 영역이다. 제1 패널 영역(AA1)은 제1 비폴딩 영역(NFA10), 제2 비폴딩 영역(NFA20), 및 폴딩 영역(FA0)을 포함할 수 있다. 제1 비폴딩 영역(NFA10), 제2 비폴딩 영역(NFA20), 및 폴딩 영역(FA0)은 도 1a 및 도 1b의 제1 비폴딩 영역(NFA1), 제2 비폴딩 영역(NFA2), 및 폴딩 영역(FA)에 각각 대응한다.
제1 방향(DR1)과 나란한 벤딩 영역(BA)의 폭 및 제2 패널 영역(AA2)의 폭(또는 길이)은 제1 방향(DR1)과 나란한 제1 패널 영역(AA1)의 폭(또는 길이)보다 작을 수 있다. 벤딩축 방향의 길이가 짧은 영역은 좀 더 쉽게 벤딩될 수 있다.
표시 패널(DP)은 복수 개의 화소들(PX), 복수 개의 스캔선들(SL1-SLm), 복수 개의 데이터선들(DL1-DLn), 복수 개의 발광제어선들(ECL1-ECLm), 제1 및 제2 제어 라인들(CSL1, CSL2), 구동 전압선(PL), 및 복수 개의 패드들(PD)을 포함할 수 있다. 여기서, m 및 n은 자연수이다. 화소들(PX)은 스캔선들(SL1-SLm), 데이터선들(DL1-DLn), 및 발광제어선들(ECL1-ECLm)에 연결될 수 있다.
스캔선들(SL1-SLm)은 제1 방향(DR1)으로 연장되어 주사 구동부(SDV)에 전기적으로 연결될 수 있다. 데이터선들(DL1-DLn)은 제2 방향(DR2)으로 연장되고, 벤딩 영역(BA)을 경유하여 구동칩(DIC)에 전기적으로 연결될 수 있다. 발광제어선들(ECL1-ECLm)은 제1 방향(DR1)으로 연장되어 발광 구동부(EDV)에 전기적으로 연결될 수 있다.
구동 전압선(PL)은 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다. 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 구동 전압선(PL) 중 제2 방향(DR2)으로 연장된 부분은 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)으로 연장될 수 있다. 구동 전압선(PL)은 제1 전압을 화소들(PX)에 제공할 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다.
평면 상에서 봤을 때, 패드들(PD)은 제2 패널 영역(AA2)의 하단에 인접하게 배치될 수 있다. 구동칩(DIC), 구동 전압선(PL), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 패드들(PD)에 전기적으로 연결될 수 있다. 연성회로필름(FCB)은 이방성 도전 접착층을 통해 패드들(PD)에 전기적으로 연결될 수 있다.
도 5는 도 4에 도시된 XX' 영역을 확대하여 도시한 평면도이다.
도 4 및 도 5를 참조하면, 화소(PX)는 복수로 제공되고, 복수의 화소들(PX)은 제1 영역(A1)에 배치된 복수의 제1 화소들(PX11, PX12, PX13) 및 제2 영역(A2)에 배치된 복수의 제2 화소들(PX21, PX22, PX23)을 포함할 수 있다. 도 5에 도시된 복수의 제1 화소들(PX11, PX12, PX13) 및 복수의 제2 화소들(PX21, PX22, PX23) 각각의 평면상 형상은 하나의 발광 소자(LD, 도 6 참조)에 의한 발광 면적과 대응될 수 있다.
소정의 면적(RFA1) 내에 배치된 복수의 제1 화소들(PX11, PX12, PX13)의 제1 수는 소정의 면적(RFA2) 내에 배치된 복수의 제2 화소들(PX21, PX22, PX23)의 제2 수보다 적을 수 있다. 따라서, 제1 영역(A1)의 해상도는 제2 영역(A2)보다 낮을 수 있다. 제1 영역(A1)에 표시된 소정의 면적(RFA1)과 제2 영역(A2)에 표시된 소정의 면적(RFA2)은 동일한 형상 및 동일한 크기의 영역의 면적일 수 있다. 예를 들어, 상기 제1 수는 8개일 수 있고, 상기 제2 수는 25개일 수 있다. 다만, 이는 해상도 차이를 설명하기 위한 일 예일 뿐, 제1 수와 제2 수가 상기 예에 제한되는 것은 아니다.
복수의 제1 화소들(PX11, PX12, PX13)은 제1 적색 화소(PX11), 제1 녹색 화소(PX12), 및 제1 청색 화소(PX13)를 포함할 수 있다. 복수의 제2 화소들(PX21, PX22, PX23)은 제2 적색 화소(PX21), 제2 녹색 화소(PX22), 및 제2 청색 화소(PX23)를 포함할 수 있다.
제1 영역(A1)에서 2 개의 제1 적색 화소들(PX11), 4 개의 제1 녹색 화소들(PX12), 2 개의 제1 청색 화소들(PX13)은 서로 인접하게 배치될 수 있다. 예를 들어, 4 개의 제1 녹색 화소들(PX12)은 제2 방향(DR2)을 따라 배열되고, 하나의 제1 적색 화소(PX11)와 하나의 제1 청색 화소(PX13)는 2 개의 제1 녹색 화소들(PX12)을 사이에 두고 제1 방향(DR1)으로 이격될 수 있다. 또한, 하나의 제1 적색 화소(PX11)는 하나의 제1 청색 화소(PX13)와 제2 방향(DR2)으로 이격될 수 있다.
표시 패널(DP)의 제1 영역(A1)에는 복수의 투과 영역들(TP)이 정의될 수 있다. 투과 영역들(TP)은 제1 영역(A1)에서 서로 이격되어 정의될 수 있다. 상술된 2 개의 제1 적색 화소들(PX11), 4 개의 제1 녹색 화소들(PX12), 2 개의 제1 청색 화소들(PX13)은 하나의 그룹으로 정의될 수 있고, 상기 하나의 그룹은 적어도 하나의 투과 영역(TP)과 인접할 수 있다. 제1 영역(A1)에는 투과 영역들(TP)이 정의됨에 따라, 제1 영역(A1)의 투과율은 제2 영역(A2)의 투과율보다 높을 수 있다.
투과 영역들(TP) 중 일부 투과 영역(TPx)은 제1 부분(TPa) 및 제2 부분(TPb)을 포함할 수 있다. 제1 부분(TPa)의 투과율은 제2 부분(TPb)의 투과율보다 높을 수 있다. 예를 들어, 제2 부분(TPb)은 분할층(310, 도 7 참조)에 의해 커버된 부분일 수 있다. 또한, 투과 영역들(TP) 중 일부 투과 영역(TPy)은 전체가 분할층(310, 도 7 참조)에 의해 커버될 수 있다. 따라서, 투과 영역(TPy)과 제2 부분(TPb)으로는 광이 투과되지 않거나, 제1 부분(TPa)보다 투과율이 낮을 수 있다. 도 5에서는 투과 영역(TPx) 내의 제1 부분(TPa)과 제2 부분(TPb)을 구분하기 위해 서로 다른 해칭으로 표시하였다. 또한, 투과 영역(TPy)과 다른 투과 영역들과의 구분을 위해 투과 영역(TPy)에 다른 해칭을 표시하였다.
투과 영역(TPy)은 제2 영역(A2)과 인접할 수 있다. 예를 들어, 투과 영역(TPy)은 제1 영역(A1)과 제2 영역(A2)의 경계에 접할 수 있다. 투과 영역(TPy)은 제1 화소들(PX11, PX12, PX13)과 제2 화소들(PX21, PX22, PX23) 사이의 제1 영역(A1)에 정의될 수 있다. 따라서, 투과 영역(TPy)은 제1 영역(A1)에 배치된 화소 그룹 및 제2 영역(A2)에 배치된 화소 그룹과 인접할 수 있다. 투과 영역(TPy)의 면적은 다른 투과 영역, 예를 들어, 투과 영역(TPx)의 면적보다 작을 수 있다.
투과 영역들(TP)에는 화소 정의막(PDL, 도 7 참조)이 배치되지 않는다. 즉, 투과 영역(TPy) 및 제2 부분(TPb) 각각은 화소 정의막(PDL, 도 7 참조)과 중첩하지 않으나, 분할층(310, 도 7 참조)과 중첩하는 영역일 수 있다. 제1 부분(TPa)과 제2 부분(TPb)의 경계는 곡선을 포함할 수 있다. 투과 영역들(TPx)의 제1 부분(TPa)과 제2 부분(TPb)의 경계를 연결하면 원형의 형상이 도출될 수 있다.
투과 영역(TPy)과 제2 부분(TPb)은 제2 영역(A2)과 인접한 제1 영역(A1)에 배치된다. 제1 영역(A1) 내에서 투과 영역(TPy)과 제2 부분(TPb)이 정의된 영역은 경계 영역으로 정의될 수 있다. 즉, 경계 영역에는 2 개의 제1 적색 화소들(PX11), 4 개의 제1 녹색 화소들(PX12), 2 개의 제1 청색 화소들(PX13)이 서로 인접하게 하나의 그룹을 이루며 배치되며, 상기 하나의 그룹은 분할층(310, 도 7 참조)에 의해 커버되어 광 투과율이 다른 투과 영역들에 비해 상대적으로 낮은 적어도 하나의 투과 영역(TPy) 및/ 또는 적어도 하나의 제2 부분(TPb)과 인접할 수 있다.
제2 영역(A2)에서 제2 적색 화소(PX21)와 제2 녹색 화소(PX22)는 제4 방향(DR4) 및 제5 방향(DR5) 각각을 따라 하나씩 교대로 반복되며 배열될 수 있다. 또한, 제2 영역(A2)에서 제2 청색 화소(PX23)와 제2 녹색 화소(PX22)는 제4 방향(DR4) 및 제5 방향(DR5) 각각을 따라 하나씩 교대로 반복되며 배열될 수 있다. 제4 방향(DR4)은 제1 방향(DR1)과 제2 방향(DR2) 사이의 방향일 수 있고, 제5 방향(DR5)은 제4 방향(DR4)과 교차하는 방향, 또는 직교하는 방향일 수 있다. 하나의 제2 녹색 화소(PX22)를 기준으로 제2 적색 화소(PX21)는 제4 방향(DR4)으로 이격되고, 제2 청색 화소(PX23)는 제5 방향(DR5)으로 이격될 수 있다.
제2 영역(A2)에서 제2 적색 화소(PX21)와 제2 청색 화소(PX23)는 제1 방향(DR1) 및 제2 방향(DR2) 각각을 따라 하나씩 교대로 반복되며 배열될 수 있다. 제2 녹색 화소(PX22)는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 반복되며 배열될 수 있다.
제1 적색 화소(PX11)의 면적은 제2 적색 화소(PX21)의 면적보다 클 수 있고, 제1 녹색 화소(PX12)의 면적은 제2 녹색 화소(PX22)의 면적보다 클 수 있고, 제1 청색 화소(PX13)의 면적은 제2 청색 화소(PX23)의 면적보다 클 수 있다. 다만, 이는 일 실시예를 도시한 것일 뿐, 제1 적색, 제1 녹색, 제1 청색 화소들(PX11, PX12, PX13)과 제2 적색, 제2 녹색, 제2 청색 화소들(PX21, PX22, PX23) 사이의 면적 관계가 상술된 예에 제한되는 것은 아니다.
또한, 제1 적색 화소(PX11)의 형상은 제2 적색 화소(PX21)의 형상과 상이할 수 있고, 제1 녹색 화소(PX12)의 형상은 제2 녹색 화소(PX22)의 형상과 상이할 수 있고, 제1 청색 화소(PX13)의 형상은 제2 청색 화소(PX23)의 형상과 상이할 수 있다. 다만, 이는 일 예로 도시한 것일 뿐, 제1 적색, 제1 녹색, 제1 청색 화소들(PX11, PX12, PX13)과 제2 적색, 제2 녹색, 제2 청색 화소들(PX21, PX22, PX23) 사이의 형상은 각각 동일할 수도 있다.
도 6은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 6을 참조하면, 하나의 화소(PX)의 등가 회로도를 도시하였다. 도 6에 도시된 화소(PX)는 도 5에 도시된 제1 적색 화소(PX11), 제1 녹색 화소(PX12), 제1 청색 화소들(PX13), 제2 적색 화소(PX21), 제2 녹색 화소(PX22), 또는 제2 청색 화소(PX23)일 수 있다.
화소(PX)는 발광 소자(LD) 및 화소 회로(PC)를 포함할 수 있다. 화소 회로(PC)는 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호선들(SL1, SL2, SLp, SLn, EL, DL), 제1 초기화전압선(VL1), 제2 초기화전압선(VL2)(또는, 애노드 초기화전압선) 및 구동 전압선(PL)에 전기적으로 연결될 수 있다. 일 실시예로, 상술한 배선들 중 적어도 어느 하나, 예컨대, 구동 전압선(PL)은 이웃하는 화소(PX)들에서 공유될 수 있다.
복수의 박막트랜지스터들(T1 내지 T7)은 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
발광 소자(LD)는 제1 전극(예를 들어, 애노드 전극 또는 화소 전극) 및 제2 전극(예를 들어, 캐소드 전극 또는 공통 전극)을 포함할 수 있으며, 발광 소자(LD)의 상기 제1 전극은 발광제어 박막트랜지스터(T6)을 매개로 구동 박막트랜지스터(T1)에 연결되어 구동 전류(ILD)를 제공받고, 상기 제2 전극은 저전원 전압(ELVSS)을 제공받을 수 있다. 발광 소자(LD)는 구동 전류(ILD)에 상응하는 휘도의 광을 생성할 수 있다.
복수의 박막트랜지스터들(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)로 구비될 수 있다. 예를 들어, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 박막트랜지스터(T3) 및 제1 초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7)은 NMOS로 구비되며, 나머지는 PMOS으로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 모두 NMOS로 구비되거나, 모두 PMOS로 구비될 수 있다.
신호선은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SL1), 제2 스캔신호(Sn')을 전달하는 제2 스캔선(SL2), 제1 초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SLp), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(ECL), 제2 초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn, next scan line), 및 제1 스캔선(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다.
구동 전압선(PL)은 구동 박막트랜지스터(T1)에 구동 전압(ELVDD)을 전달하며, 제1 초기화전압선(VL1)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트 전극은 스토리지 커패시터(Cst)와 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스 영역은 동작제어 박막트랜지스터(T5)를 경유하여 구동 전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인 영역은 발광제어 박막트랜지스터(T6)를 경유하여 발광 소자(LD)의 상기 제1 전극과 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 발광 소자(LD)에 구동 전류(ILD)를 공급할 수 있다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트 전극은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SL1)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스 영역은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인 영역은 구동 박막트랜지스터(T1)의 구동 소스 영역에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동 전압선(PL)에 연결될 수 있다. 스위칭 박막트랜지스터(T2)는 제1 스캔선(SL1)을 통해 전달받은 제1 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스 영역으로 전달하는 스위칭 동작을 수행할 수 있다.
보상 박막트랜지스터(T3)의 보상 게이트 전극은 제2 스캔선(SL2)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인 영역은 구동 박막트랜지스터(T1)의 구동 드레인 영역에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 발광 소자(LD)의 화소전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 보상 소스 영역은 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 구동 박막트랜지스터(T1)의 구동 게이트 전극에 연결될 수 있다. 또한, 보상 소스 영역은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인 영역에 연결될 수 있다.
보상 박막트랜지스터(T3)는 제2 스캔선(SL2)을 통해 전달받은 제2 스캔신호(Sn')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트 전극과 구동 드레인 영역을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트 전극은 이전 스캔선(SLp)에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스 영역은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스 영역과 제1 초기화전압선(VL1)에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인 영역은 스토리지 커패시터(Cst)의 제1 전극(CE1), 보상 박막트랜지스터(T3)의 보상 소스 영역 및 구동 박막트랜지스터(T1)의 구동 게이트 전극에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트 전극에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트 전극의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트 전극은 발광제어선(ECL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스 영역은 구동 전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인 영역은 구동 박막트랜지스터(T1)의 구동 소스 영역 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인 영역과 연결될 수 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트 전극은 발광제어선(ECL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스 영역은 구동 박막트랜지스터(T1)의 구동 드레인 영역 및 보상 박막트랜지스터(T3)의 보상 드레인 영역에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인 영역은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인 영역 및 발광 소자(LD)의 화소전극에 전기적으로 연결될 수 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(ECL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동 전압(ELVDD)이 발광 소자(LD)에 전달되어 발광 소자(LD)에 구동 전류(ILD)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트 전극은 이후 스캔선(SLn)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인 영역은 발광제어 박막트랜지스터(T6)의 발광제어 드레인 영역 및 발광 소자(LD)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스 영역은 제2 초기화전압선(VL2)에 연결되어, 애노드 초기화전압(Aint)을 제공받을 수 있다. 제2 초기화 박막트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 발광 소자(LD)의 화소전극을 초기화시킨다.
다른 실시예로, 제2 초기화 박막트랜지스터(T7)는 발광제어선(ECL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 소스 영역들 및 드레인 영역들은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
스토리지 커패시터(Cst)는 제1 전극(CE1)과 제2 전극(CE2)를 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 전극(CE1)은 구동 박막트랜지스터(T1)의 구동 게이트 전극과 연결되며, 스토리지 커패시터(Cst)의 제2 전극(CE2)은 구동 전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)의 구동 게이트 전극 전압과 구동 전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
부스팅 커패시터(Cbs)는 제1 전극(CE1') 및 제2 전극(CE2')을 포함할 수 있다. 부스팅 커패시터(Cbs)의 제1 전극(CE1')은 스토리지 커패시터(Cst)의 제1 전극(CE1)에 연결되고, 부스팅 커패시터(Cbs)의 제2 전극(CE2')은 제1 스캔신호(Sn)를 제공받을 수 있다. 부스팅 커패시터(Cbs)는 제1 스캔신호(Sn)의 제공이 중단되는 시점에서 구동 박막트랜지스터(T1)의 게이트 단자의 전압을 상승시킴으로써, 상기 게이트 단자의 전압강하를 보상할 수 있다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔선(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1 초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 제1 초기화전압선(VL1)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1 스캔선(SL1) 및 제2 스캔선(SL2)을 통해 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')가 공급되면, 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트 전극에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(ECL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 구동 게이트 전극의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(ILD)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(ILD)가 발광 소자(LD)에 공급된다.
본 실시예에서는 복수의 박막트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 디스플레이 장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 구동 게이트 전극과 연결되는 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트 전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 패널(DP)의 제1 영역(A1)을 도시한 단면도이다. 도 8은 본 발명의 일 실시예에 따른 표시 패널(DP)의 제2 영역(A2)을 도시한 단면도이다.
도 7 및 도 8을 참조하면, 표시 패널(DP)은 표시층(100), 센서층(200), 및 반사 방지층(300)을 포함할 수 있다. 표시층(100)은 기판(110), 회로층(120), 발광 소자층(130), 및 봉지층(140)을 포함할 수 있다.
기판(110)은 복수의 층들을(111, 112, 113, 114)을 포함할 수 있다. 예를 들어, 기판(110)은 제1 서브 베이스층(111), 제1 중간 배리어층(112), 제2 중간 배리어층(113), 및 제2 서브 베이스층(112)을 포함할 수 있다. 제1 서브 베이스층(111), 제1 중간 배리어층(112), 제2 중간 배리어층(113), 및 제2 서브 베이스층(112)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
제1 서브 베이스층(111) 및 제2 서브 베이스층(114) 각각은 폴리이미드(polyimide)계 수지, 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "~~" 계 수지는 "~~" 의 작용기를 포함하는 것을 의미한다.
배리어층(BR)은 기판(110) 위에 배치될 수 있다. 배리어층(BR)은 기판(110) 위에 배치된 제1 서브 배리어층(BR1) 및 제1 서브 배리어층(BR1) 위에 배치된 제2 서브 배리어층(BR2)을 포함할 수 있다.
제1, 및 제2 중간 배리어층들(112, 113) 및 제1 및 제2 서브 배리어층들(BR1, BR2) 각각은 무기물을 포함할 수 있다. 제1, 및 제2 중간 배리어층들(112, 113) 및 제1 및 제2 서브 배리어층들(BR1, BR2) 각각은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 비정질 실리콘 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 및 제2 서브 베이스층들(111, 114) 각각은 1.9의 굴절률을 갖는 폴리이미드를 포함할 수 있다. 제1 중간 배리어층(112)과 제1 서브 배리어층(BR1)은 1.72의 굴절률을 갖는 실리콘옥시나이트라이드(SiON)를 포함할 수 있다. 제2 중간 배리어층(113)과 제2 서브 배리어층(BR2)은 1.5의 굴절률을 갖는 실리콘옥사이드(SiOX)를 포함할 수 있다.
즉, 제1 중간 배리어층(112)의 굴절률은 제1 서브 베이스층(111)의 굴절률과 제2 중간 배리어층(113)의 굴절률 사이의 값을 가질 수 있다. 제1 서브 배리어층(BR1)은 굴절률은 제2 서브 베이스층(114)의 굴절률과 제2 서브 배리어층(BR2)의 굴절률 사이의 값을 가질 수 있다. 서로 맞닿는 층들의 굴절률 차이가 감소함에 따라, 상기 서로 맞닿는 층들 사이의 계면에서의 반사가 감소될 수 있다. 그 결과, 투과 영역(TP)을 투과하는 광의 투과율이 향상될 수 있다.
제1 서브 베이스층(111)의 두께는 제2 서브 베이스층(114)의 두께보다 두꺼울 수 있다. 예를 들어, 제1 서브 베이스층(111)의 두께는 100000옹스트롬일 수 있고, 제2 서브 베이스층(114)의 두께는 56000옹스트롬일 수 있다. 하지만, 제1 및 제2 서브 베이스층들(111, 114) 각각의 두께가 상술된 수치에 제한되는 것은 아니다.
제1 중간 배리어층(112)의 두께는 제2 중간 배리어층(113)의 두께보다 얇을 수 있고, 제1 서브 배리어층(BR1)의 두께는 제2 서브 배리어층(BR2)의 두께보다 얇을 수 있다. 예를 들어, 제1 중간 배리어층(112)의 두께는 1000옹스트롬이고, 제2 중간 배리어층(113)의 두께는 5000옹스트롬이고, 제1 서브 배리어층(BR1)의 두께는 1000옹스트롬이고, 제2 서브 배리어층(BR2)의 두께는 4000옹스트롬일 수 있다. 하지만, 제1, 제2 중간 배리어층들(112, 113) 및 제1 및 제2 서브 배리어층들(BR1, BR2) 각각의 두께가 상술된 수치에 제한되는 것은 아니다.
차광층(BML)은 배리어층(BR) 위에 배치될 수 있다. 차광층(BML)은 제1 영역(A1)에 중첩하여 배치될 수 있으며, 차광층(BML)은 제2 영역(A2)에 배치되지 않을 수 있다. 차광층(BML)은 투과 영역(TP)을 정의하는 제1 개구(BM-OP)를 가질 수 있다. 차광층(BML)은 공통 전극(CE)에 개구(CE-OP)를 형성할 때, 마스크 기능을 하는 패턴일 수 있다. 예를 들어, 기판(110)의 배면으로부터 공통 전극(CE)을 향해 조사된 광은 차광층(BML)의 제1 개구(BM-OP)를 통과하여 공통 전극(CE) 및 캡핑층(CPL) 각각의 일부분에 도달될 수 있다. 즉, 차광층(BML)의 제1 개구(BM-OP)를 통과한 광에 의해 공통 전극(CE) 및 캡핑층(CPL)의 일부분이 제거될 수 있다. 상기 광은 레이저 빔일 수 있다.
차광층(BML)은 몰리브데넘(Mo), 몰리브데넘을 함유하는 합금, 은(Ag), 은을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 티타늄(Ti), p+ 도핑된 비정질 실리콘, 및 MoTaOx 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다. 차광층(BML)은 배면 금속층, 또는 배면층으로 지칭될 수 있다.
차광층(BML)은 전극 또는 배선과 연결되어, 이로부터 정전압 또는 신호를 인가 받을 수 있다. 예를 들어, 차광층(BML)은 초기화전압(Vint, 도 6 참조)을 인가받을 수 있다. 다만, 이에 제한되는 것은 아니며, 차광층(BML)에는 애노드 초기화전압(Aint, 도 6 참조), 저전원 전압(ELVSS, 도 6 참조), 또는 구동 전압(ELVDD, 도 6 참조)이 인가될 수도 있다. 다른 실시예로, 차광층(BML)은 다른 전극 또는 배선과 고립된(isolated) 형태로 구비될 수도 있다. 차광층(BML)은 제1 서브 베이스층(111) 또는 제2 서브 베이스층(114)의 분극 현상으로 인한 전기 퍼텐셜(Electric potential)이 제1 화소 회로(PC1)에 영향을 미치는 것을 차단할 수 있다.
제1 영역(A1)에서 제1 개구(BM-OP)와 중첩하는 영역은 투과 영역(TP)으로 정의되고, 나머지 영역은 소자 영역(EP)으로 정의될 수 있다. 복수의 제1 화소들(PX11, PX12, PX13, 도 5 참조) 각각은 소자 영역(EP)에 배치될 수 있고, 복수의 제1 화소들(PX11, PX12, PX13, 도 5 참조) 각각은 투과 영역(TP)과 이격될 수 있다.
차광층(BML)과 배리어층(BR) 사이에는 적어도 하나의 하부 절연층(BMB)이 배치될 수 있다. 적어도 하나의 하부 절연층(BMB)에는 제1 개구(BM-OP)와 중첩하는 제2 개구(ML-OP)가 정의될 수 있다. 제1 개구(BM-OP)와 제2 개구(ML-OP)는 동일한 공정을 통해 동시에 형성될 수 있다. 따라서, 제1 개구(BM-OP)를 정의하는 차광층(BML)의 측벽(BM-OPS)은 제2 개구(ML-OP)를 정의하는 하부 절연층(BMB)의 측벽(BML-OPS)과 정렬될 수 있다.
제1 화소 회로(PC1)는 차광층(BML)의 제1 개구(BM-OP) 및 하부 절연층(BMB)의 제2 개구(ML-OP)와 이격될 수 있다. 즉, 평면 상에서 보았을 때, 제1 화소 회로(PC1)는 차광층(BML)의 제1 개구(BM-OP) 및 하부 절연층(BMB)의 제2 개구(ML-OP) 각각과 비중첩할 수 있다.
적어도 하나의 하부 절연층(BMB)은 배리어층(BR)과 차광층(BML) 사이에 배치된 제1 하부 절연층(BL1), 및 제1 하부 절연층(BL1)과 배리어층(BR) 사이에 배치된 제2 하부 절연층(BL2)을 포함할 수 있다.
제1 및 제2 하부 절연층들(BL1, BL2) 각각은 무기물을 포함할 수 있다. 예를 들어, 제1 및 제2 하부 절연층들(BL1, BL2) 각각은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 비정질 실리콘 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 하부 절연층(BL1)은 1.5의 굴절률을 갖는 실리콘옥사이드를 포함하고, 제2 하부 절연층(BL2)은 1.7의 굴절률을 갖는 비정질 실리콘을 포함할 수 있다.
제1 하부 절연층(BL1)의 굴절률과 제2 하부 절연층(BL2)의 굴절률은 서로 상이할 수 있다. 예를 들어, 제1 하부 절연층(BL1)의 굴절률은 제2 하부 절연층(BL2)의 굴절률보다 낮을 수 있으나, 이에 특별히 제한되는 것은 아니다. 예를 들어, 제1 하부 절연층(BL1)의 굴절률은 제2 하부 절연층(BL2)의 굴절률보다 높을 수도 있다.
차광층(BML) 하부에 제1 및 제2 하부 절연층들(BL1, BL2)이 순차로 배치됨에 따라, 차광층(BML)에서의 반사가 감소될 수 있다. 예를 들어, 차광층(BML)의 배면을 향해 입사하는 광 또는 차광층(BML)의 배면에서 반사된 광은 제1 및 제2 하부 절연층들(BL1, BL2)에서 상쇄 간섭될 수 있다. 그 결과, 카메라 모듈(CMM, 도 2a 참조)에서 획득된 이미지에 노이즈 이미지, 예를 들어, 고스트 현상이 발생될 확률이 감소 또는 제거될 수 있다. 따라서, 카메라 모듈(CMM, 도 2a 참조)에서 획득 또는 수신되는 신호의 품질이 향상될 수 있다. 제1 및 제2 하부 절연층들(BL1, BL2)은 제1 및 제2 반사 방지층들로 지칭될 수도 있다.
도 7에서는 차광층(BML) 하부에 2 개의 제1 및 제2 하부 절연층들(BL1, BL2)이 배치된 것을 예로 들어 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 차광층(BML) 하부에 배치된 하부 절연층은 1 개의 층으로 구성될 수도 있고, 3개 이상의 층으로 구성될 수도 있다.
제1 하부 절연층(BL1)의 두께와 제2 하부 절연층(BL2)의 두께는 서로 동일할 수 있다. 예를 들어, 제1 하부 절연층(BL1)의 두께와 제2 하부 절연층(BL2)의 두께 각각은 130옹스트롱일 수 있으나, 이에 특별히 제한되지 않는다. 또한, 제1 하부 절연층(BL1)의 두께와 제2 하부 절연층(BL2)의 두께는 서로 상이할 수도 있다.
버퍼층(BF)은 제1 영역(A1) 및 제2 영역(A2) 모두에 제공될 수 있다. 버퍼층(BF)은 배리어층(BR) 위에 배치되며, 제1 영역(A1)에 배치된 차광층(BML) 및 적어도 하나의 하부 절연층(BMB)을 커버할 수 있다. 버퍼층(BF)은 기판(110)으로부터 금속 원자들이나 불순물들이 제1 반도체 패턴으로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층(BF)은 제1 반도체 패턴을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1 반도체 패턴이 균일하게 형성되도록 할 수 있다.
버퍼층(BF)은 제1 개구(BM-OP) 및 제2 개구(ML-OP)를 커버할 수 있으며, 버퍼층(BF)은 투과 영역(TP)과 중첩할 수 있다. 버퍼층(BF)은 제1 서브 버퍼층(BF1) 및 제1 서브 버퍼층(BF1) 위에 배치된 제2 서브 버퍼층(BF2)을 포함할 수 있다. 제1 서브 버퍼층(BF1) 및 제2 서브 버퍼층(BF2) 각각은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 서브 버퍼층(BF1)은 실리콘나이트라이드를 포함하고, 제2 서브 버퍼층(BF2)은 실리콘옥사이드를 포함할 수 있다.
투과 영역(TP)과 중첩하는 제2 서브 버퍼층(BF2)의 일부분은 제거될 수 있다. 따라서, 소자 영역(EP)에 배치된 제2 서브 버퍼층(BF2)의 일부분의 두께(TKa)는 투과 영역(TP)에 배치된 제2 서브 버퍼층(BF2)의 일부분의 두께(TKb)보다 클 수 있다. 예를 들어, 투과 영역(TP)에 배치된 제2 서브 버퍼층(BF2)의 일부분의 두께(TKb)는 500옹스트롬일 수 있으나, 이에 특별히 제한되는 것은 아니다.
복수의 제1 화소들(PX11, PX12, PX13, 도 5 참조) 각각은 제1 발광 소자(LD1) 및 제1 화소 회로(PC1)를 포함하고, 복수의 제2 화소들(PX21, PX22, PX23) 각각은 제2 발광 소자(LD2) 및 제2 화소 회로(PC2)를 포함할 수 있다. 제1 발광 소자(LD1)는 소자 영역(EP)에 배치되고, 제2 발광 소자(LD2)는 제2 영역(A2)에 배치될 수 있다.
도 7에는 제1 영역(A1)에 배치된 제1 발광 소자(LD1) 및 제1 화소 회로(PC1)의 일부분의 단면도가 도시되고, 도 8에는 제2 영역(A2)에 배치된 제2 발광 소자(LD2) 및 제2 화소 회로(PC2)의 일부분의 단면도가 도시되었다. 또한, 도 8에는 제2 화소 회로(PC2)의 실리콘 박막트랜지스터(S-TFT) 및 산화물 박막트랜지스터(O-TFT)가 도시되었다.
도 8을 참조하면, 실리콘 박막트랜지스터(S-TFT) 하부에는 제1 차광층(BMLa)이 배치되고, 산화물 박막트랜지스터(O-TFT) 하부에는 제2 차광층(BMLb)이 배치될 수 있다. 제1 차광층(BMLa) 및 제2 차광층(BMLb) 각각은 제2 화소 회로(PC2)를 보호하기 위해 제2 화소 회로(PC2)와 중첩하여 배치될 수 있다. 제1 차광층(BMLa) 및 제2 차광층(BMLb)은 제1 영역(A1)에는 배치되지 않을 수 있다.
제1 및 제2 차광층들(BMLa, BMLb)은 제1 서브 베이스층(111) 또는 제2 서브 베이스층(114)의 분극 현상으로 인한 전기 퍼텐셜(Electric potential)이 제2 화소 회로(PC2)에 영향을 미치는 것을 차단할 수 있다. 본 발명의 일 실시예에서, 제2 차광층(BMLb)은 생략될 수도 있다.
제1 차광층(BMLa)은 제2 서브 배리어층(BR2) 내에 배치될 수 있다. 예를 들어, 제2 서브 배리어층(BR2)의 두께 방향의 일부를 형성한 후 제1 차광층(BMLa)이 형성되고, 제2 서브 배리어층(BR2)의 두께 방향의 나머지 일부는 제1 차광층(BMLa)을 커버할 수 있다. 제1 차광층(BMLa)은 배면 차광층으로 지칭될 수 있다.
제2 차광층(BMLb)은 제2 절연층(20)과 제3 절연층(30) 사이에 배치될 수 있다. 제2 차광층(BMLb)은 스토리지커패시터(Cst)의 제2 전극(CE2)과 동일 층에 배치될 수 있다. 제2 차광층(BMLb)은 콘택 전극(BL2-C)과 연결되어 정전압 또는 신호를 인가 받을 수 있다. 콘택 전극(BL2-C)은 산화물 박막트랜지스터(O-TFT)의 게이트(GT2)와 동일 층에 배치될 수 있다. 제1 및 제2 차광층들(BMLa, BMLb) 각각은 차광층(BML)과 동일한 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있다.
제1 차광층(BMLa) 및 제2 차광층(BMLb) 각각은 전극 또는 배선과 연결되어, 이로부터 정전압 또는 신호를 인가 받을 수 있다. 제1 차광층(BMLa) 및 제2 차광층(BMLb) 각각에 인가되는 전압 또는 신호는 차광층(BML)에 인가되는 전압 또는 신호와 상이할 수 있다. 예를 들어, 제1 차광층(BMLa) 및 제2 차광층(BMLb) 각각은 구동 전압(ELVDD, 도 6 참조)을 인가 받을 수 있다. 또는, 제1 차광층(BMLa) 및 제2 차광층(BMLb) 각각에 인가되는 전압 또는 신호는 차광층(BML)에 인가되는 전압 또는 신호와 동일할 수도 있다. 다른 실시예로, 제1 차광층(BMLa) 및 제2 차광층(BMLb) 각각은 다른 전극 또는 배선과 고립된(isolated) 형태로 구비될 수도 있다.
제1 반도체 패턴은 버퍼층(BF) 위에 배치될 수 있다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴은 저온 폴리 실리콘을 포함할 수 있다.
도 7 및 도 8은 버퍼층(BF) 위에 배치된 제1 반도체 패턴의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴이 더 배치될 수 있다. 제1 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 박막트랜지스터(S-TFT)의 소스 영역(SE1), 액티브 영역(AC1), 및 드레인 영역(DE1)은 제1 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 액티브 영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
제1 절연층(10)은 버퍼층(BF) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 제1 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(120)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
실리콘 박막트랜지스터(S-TFT)의 게이트(GT1)는 제1 절연층(10) 위에 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 액티브 영역(AC1)에 중첩한다. 제1 반도체 패턴을 도핑하는 공정에서 게이트(GT1)는 마스크로 기능할 수 있다. 게이트(GT1)는 티타늄(Ti), 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GT1)를 커버할 수 있다. 제2 절연층(20)은 무기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다. 제2 절연층(20)과 제3 절연층(30) 사이에는 스토리지 커패시터(Cst)의 제2 전극(CE2)이 배치될 수 있다. 또한, 스토리지 커패시터(Cst)의 제1 전극(CE1)은 제1 절연층(10)과 제2 절연층(20) 사이에 배치될 수 있다.
제2 반도체 패턴은 제3 절연층(30) 위에 배치될 수 있다. 제2 반도체 패턴은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 액티브 영역(또는 반도체 영역, 채널)에 해당한다. 다시 말해, 제2 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일 수 있고, 다른 일부분은 트랜지스터의 소스/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달 영역일 수 있다.
산화물 박막트랜지스터(O-TFT)의 소스 영역(SE2), 액티브 영역(AC2), 및 드레인 영역(DE2)은 제2 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SE2) 및 드레인 영역(DE2)은 단면 상에서 액티브 영역(AC2)로부터 서로 반대 방향으로 연장될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 복수 개의 화소들에 공통으로 중첩하며, 제2 반도체 패턴을 커버할 수 있다. 제4 절연층(40)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
산화물 박막트랜지스터(O-TFT)의 게이트(GT2)는 제4 절연층(40) 위에 배치된다. 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 게이트(GT2)는 액티브 영역(AC2)에 중첩한다. 제2 반도체 패턴을 도핑하는 공정에서 게이트(GT2)는 마스크로 기능할 수 있다.
제5 절연층(50)은 제4 절연층(40) 위에 배치되며, 게이트(GT2)를 커버할 수 있다. 제5 절연층(50)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE1)은 제5 절연층(50) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀을 통해 실리콘 박막트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
도 7을 참조하면, 회로층(120)에 포함된 버퍼층(BF) 및 복수의 절연층들(10, 20, 30, 40, 50, 60, 70, 80) 중 적어도 일부 절연층에는 제3 개구(IL-OP)가 정의될 수 있다. 예를 들어, 제2 서브 버퍼층(BF2)의 두께 방향의 일부분 및 제1 내지 제5 절연층들(10, 20, 30, 40, 50)에 제3 개구(IL-OP)가 정의될 수 있다. 제3 개구(IL-OP)는 투과 영역(TP)과 중첩하는 영역에 정의될 수 있다. 즉, 투과 영역(TP)과 중첩하는 제2 서브 버퍼층(BF2)의 두께 방향의 일부분, 및 제1 내지 제5 절연층들(10, 20, 30, 40, 50) 각각의 일부분이 제거됨에 따라, 투과 영역(TP)의 투과율은 향상될 수 있다.
제3 개구(IL-OP)의 최소폭은 제1 개구(BM-OP)의 최소폭보다 작을 수 있다. 차광층(BML)의 측벽(BM-OPS)보다 제3 개구(IL-OP)를 정의하는 제2 서브 버퍼층(BF2) 및 제1 내지 제5 절연층들(10, 20, 30, 40, 50)의 측벽(IL-OPS)이 더 돌출될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치될 수 있다. 제6 절연층(60)은 유기물을 포함할 수 있으며, 예를 들어, 제6 절연층(60)은 폴리이미드계 수지를 포함할 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(60)은 제3 개구(IL-OP)를 커버할 수 있다. 즉, 제6 절연층(60)은 투과 영역(TP)과 중첩할 수 있다. 제6 절연층(60)이 투과 영역(TP)에 제공됨에 따라, 제6 절연층(60) 위에 배치된 구성들의 단차가 감소될 수 있다. 투과 영역(TP)과 중첩하는 층들의 단차가 감소되는 경우, 투과 영역(TP)으로 입사된 광의 회절은 완화(또는 감소)될 수 있다. 따라서, 회절로 인한 이미지의 변형이 감소되어, 카메라 모듈(CCM, 도 2a 참조)에서 획득된 이미지의 품질이 향상될 수 있다.
또한, 제6 절연층(60)의 두께를 조절하여 투과 영역(TP)의 투과율을 제어할 수 있다. 제6 절연층(60)의 두께는 15000옹스트롬 수준으로 박형의 수 내지 수백 옹스트롬의 절연층에 비해 두께의 제어가 용이할 수 있다. 따라서, 전자 장치 별 투과율 산포가 감소되어, 공정 관리가 용이해질 수 있다.
또한, 제6 절연층(60)이 제공됨에 따라, 제6 절연층(60) 위에 배치되는 제7 절연층(70), 제8 절연층(80), 및 화소 정의막(PDL)이 투과 영역(TP)을 향해 흘러내리는 것이 방지될 수 있다.
제7 절연층(70)은 제6 절연층(60) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제8 절연층(80)은 제7 절연층(70) 위에 배치될 수 있다.
제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 유기층일 수 있다. 예를 들어, 제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제1 및 제2 발광 소자들(LD1, LD2)을 포함하는 발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 제1 및 제2 발광 소자들(LD1, LD2) 각각은 화소 전극(AE), 제1 기능층(HFL), 발광층(EL), 제2 기능층(EFL), 및 공통 전극(CE)을 포함할 수 있다. 제1 기능층(HFL), 제2 기능층(EFL), 및 공통 전극(CE)은 화소들(PX, 도 4 참조)에 연결되어 공통으로 제공될 수 있다.
화소 전극(AE)은 제8 절연층(80) 위에 배치될 수 있다. 화소 전극(AE)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일 실시예로, 제 화소 전극(AE)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3), 및 알루미늄 도핑된 아연 산화물(AZO)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 화소 전극(AE)은 ITO/Ag/ITO로 구비될 수 있다.
화소 정의막(PDL)은 제8 절연층(80) 위에 배치될 수 있다. 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
화소 정의막(PDL)에는 화소 전극(AE)의 일부분을 노출시키는 개구(PDL-OP)가 정의될 수 있다. 즉, 화소 정의막(PDL)은 화소 전극(AE)의 가장자리를 커버할 수 있다. 또한, 화소 정의막(PDL)은 투과 영역(TP)과 인접한 제8 절연층(80)의 측면을 커버할 수 있다.
제1 기능층(HFL)은 화소 전극(AE) 및 화소 정의막(PDL) 위에 배치될 수 있다. 제1 기능층(HFL)은 정공 수송층(HTL: Hole Transport Layer)을 포함하거나, 정공 주입층(HIL: Hole Injection Layer)을 포함하거나, 정공 수송층 및 정공 주입층을 모두 포함할 수 있다. 제1 기능층(HFL)은 제1 영역(A1) 및 제2 영역(A2) 전체에 배치될 수 있으며, 제1 기능층(HFL)은 투과 영역(TP)에도 배치될 수 있다.
발광층(EL)은 제1 기능층(HFL) 위에 배치되며, 화소 정의막(PDL)의 개구(PDL-OP)와 대응하는 영역에 배치될 수 있다. 발광층(EL)은 소정의 색상의 광을 방출하는 유기물, 무기물, 또는 유-무기물을 포함할 수 있다. 발광층(EL)은 제1 영역(A1) 및 제2 영역(A2)에 배치될 수 있다. 제1 영역(A1)에 배치된 발광층(EL)은 투과 영역(TP)과 이격된 영역, 즉 소자 영역(EP)에 배치될 수 있다.
제2 기능층(EFL)은 제1 기능층(HFL) 위에 배치되며, 발광층(EL)을 커버할 수 있다. 제2 기능층(EFL)은 전자 수송층(ETL: Electron Transport Layer)을 포함하거나, 전자 주입층(EIL: Electron Injection Layer)을 포함하거나, 전자 수송층 및 전자 주입층을 모두 포함할 수 있다. 제2 기능층(EFL)은 제1 영역(A1) 및 제2 영역(A2) 전체에 배치될 수 있으며, 제2 기능층(EFL)은 투과 영역(TP)에도 배치될 수 있다.
공통 전극(CE)은 제2 기능층(EFL) 위에 배치될 수 있다. 공통 전극(CE)은 제1 영역(A1) 및 제2 영역(A2)에 배치될 수 있다. 공통 전극(CE)에는 제1 개구(BM-OP)와 중첩하는 개구(CE-OP)가 정의될 수 있다. 개구(CE-OP)의 최소폭은 차광층(BML)의 제1 개구(BM-OP)의 최소폭보다 클 수 있다.
발광 소자층(130)은 공통 전극(CE) 위에 배치된 캡핑층(CPL)을 더 포함할 수 있다. 캡핑층(CPL)은 LiF, 무기물, 또는/및 유기물을 포함할 수 있다. 공통 전극(CE)의 개구(CE-OP)와 중첩하는 캡핑층(CPL)의 일부분은 제거될 수 있다. 투과 영역(TP)과 중첩하는 부분을 포함하는 캡핑층(CPL)의 일부분, 및 공통 전극(CE)의 일부분이 제거됨에 따라, 투과 영역(TP)의 광 투과율이 보다 향상될 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 무기층(141), 유기층(142), 및 무기층(143)을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들(141, 143)은 수분 및 산소로부터 발광 소자층(130)을 보호하고, 유기층(142)은 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다. 무기층들(141, 143)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(142)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
센서층(200)은 표시층(100) 위에 배치될 수 있다. 센서층(200)은 센서, 입력 감지층, 또는 입력 감지 패널로 지칭될 수 있다. 센서층(200)은 센서 베이스층(210), 제1 센서 도전층(220), 센서 절연층(230), 제2 센서 도전층(240), 및 센서 커버층(250)을 포함할 수 있다.
센서 베이스층(210)은 표시층(100) 위에 직접 배치될 수 있다. 센서 베이스층(210)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 센서 베이스층(210)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 센서 베이스층(210)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 센서 도전층(220) 및 제2 센서 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브데넘, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
센서 절연층(230)은 제1 센서 도전층(220)과 제2 센서 도전층(240) 사이에 배치될 수 있다. 센서 절연층(230)은 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
또는 센서 절연층(230)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
센서 커버층(250)은 센서 절연층(230) 위에 배치되며 제2 센서 도전층(240)을 커버할 수 있다. 제2 센서 도전층(240)은 도전 패턴(240P, 도 5 참조)을 포함할 수 있다. 센서 커버층(250)은 도전 패턴(240P, 도 5 참조)을 커버하며, 후속 공정에서 도전 패턴(240P)에 데미지가 발생될 확률을 감소 또는 제거할 수 있다.
센서 커버층(250)은 무기물을 포함할 수 있다. 예를 들어, 센서 커버층(250)은 실리콘나이트라이드를 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
반사 방지층(300)은 센서층(200) 위에 배치될 수 있다. 반사 방지층(300)은 분할층(310), 복수의 컬러 필터들(320), 및 평탄화층(330)를 포함할 수 있다. 제1 영역(A1)의 투과 영역(TP)에는 분할층(310) 및 컬러 필터들(320)이 배치되지 않는다.
분할층(310)은 제2 센서 도전층(240)과 중첩하여 배치될 수 있다. 센서 커버층(250)은 분할층(310)과 제2 센서 도전층(240) 사이에 배치될 수 있다. 분할층(310)은 제2 센서 도전층(240)에 의한 외부광 반사를 방지할 수 있다. 분할층(310)을 구성하는 물질은 광을 흡수하는 물질이라면 특별히 한정되지 않는다. 분할층(310)은 블랙컬러를 갖는 층으로, 일 실시예에서 분할층(310)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
분할층(310)에는 복수의 분할 개구들(310OP) 및 개구(31-OP)가 정의될 수 있다. 복수의 분할 개구들(310OP)은 복수의 발광층들(EL)과 각각 중첩할 수 있다. 컬러 필터들(320)은 복수의 분할 개구들(310OP)에 각각 대응하여 배치될 수 있다. 컬러 필터(320)는 컬러 필터(320)와 중첩하는 발광층(EL)에서 제공되는 광을 투과시킬 수 있다. 분할층(310)의 개구(31-OP)는 차광층(BML)의 제1 개구(BM-OP)와 중첩할 수 있다. 분할층(310)의 개구(31-OP)의 최소폭은 차광층(BML)의 제1 개구(BM-OP)의 최소폭보다 클 수 있다. 투과부(TP)와 인접한 영역에서 분할층(310)의 끝 단은 화소 정의막(PDL)의 끝 단보다 더 돌출될 수 있다. 평면 상에서 보았을 때, 분할층(310)의 끝 단은 화소 정의막(PDL)의 끝 단과 차광층(BML)의 끝 단 사이에 배치될 수 있다.
평탄화층(330)은 분할층(310) 및 컬러 필터들(320)을 커버할 수 있다. 평탄화층(330)은 유기물을 포함할 수 있으며, 평탄화층(330)의 상면에 평탄면을 제공할 수 있다. 일 실시예에서, 평탄화층(330)은 생략될 수도 있다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 제1 영역을 도시한 단면도이다. 도 9를 설명함에 있어서, 도 7과 차이가 있는 부분에 대해서만 설명하며, 동일한 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 9를 참조하면, 회로층(120)에 포함된 버퍼층(BF) 및 복수의 절연층들(10, 20, 30, 40, 50, 60, 70, 80) 중 적어도 일부 절연층에는 제3 개구(IL-OPa)가 정의될 수 있다. 예를 들어, 제2 서브 버퍼층(BF2) 및 제1 내지 제5 절연층들(10, 20, 30, 40, 50)에 제3 개구(IL-OPa)가 정의될 수 있다. 제3 개구(IL-OPa)에 의해 제1 서브 버퍼층(BF1)이 노출될 수 있다. 따라서, 제1 서브 버퍼층(BF1)은 제6 절연층(60)과 접촉될 수 있다.
제3 개구(IL-OPa)의 최소폭은 제1 개구(BM-OP)의 최소폭보다 작을 수 있다. 차광층(BML)의 측벽(BM-OPS)보다 제3 개구(IL-OPa)를 정의하는 제2 서브 버퍼층(BF2) 및 제1 내지 제5 절연층들(10, 20, 30, 40, 50)의 측벽(IL-OPSa)이 더 돌출될 수 있다.
제3 개구(IL-OPa)는 투과 영역(TP)과 중첩하는 영역에 정의될 수 있다. 즉, 투과 영역(TPa)과 중첩하는 제2 서브 버퍼층(BF2), 및 제1 내지 제5 절연층들(10, 20, 30, 40, 50) 각각의 일부분이 제거됨에 따라, 투과 영역(TP)의 투과율은 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
ED: 전자 장치 DP: 표시 패널
100: 표시층 200: 센서층
300: 반사 방지층 110: 베이스층
120: 회로층 130: 발광 소자층
140: 봉지층

Claims (34)

  1. 투과 영역 및 소자 영역을 포함하는 제1 영역 및 상기 제1 영역과 인접한 제2 영역을 포함하는 표시 패널;
    상기 표시 패널 위에 배치된 윈도우;
    상기 표시 패널의 상기 제1 영역 아래에 배치된 전자 모듈; 및
    상기 표시 패널 및 상기 전자 모듈 아래에 배치되는 하우징을 포함하고,
    상기 표시 패널은,
    기판;
    상기 기판 위에 배치되며 상기 투과 영역을 정의하는 제1 개구를 갖는 차광층;
    상기 차광층과 상기 기판 사이에 배치되며 상기 제1 개구와 중첩하는 제2 개구가 정의된 적어도 하나의 하부 절연층;
    상기 차광층 위에 배치된 복수의 화소 회로들;
    상기 복수의 화소 회로들과 전기적으로 각각 연결된 복수의 발광 소자들; 및
    상기 복수의 발광 소자들을 커버하는 봉지층을 포함하는 전자 장치.
  2. 제1 항에 있어서,
    상기 제1 개구를 정의하는 상기 차광층의 측벽은 상기 제2 개구를 정의하는 상기 적어도 하나의 하부 절연층의 측벽과 정렬된 전자 장치.
  3. 제2 항에 있어서,
    상기 적어도 하나의 하부 절연층은 상기 기판과 상기 차광층 사이에 배치된 제1 하부 절연층, 및 상기 제1 하부 절연층과 상기 기판 사이에 배치된 제2 하부 절연층을 포함하고, 상기 제1 하부 절연층의 굴절률은 상기 제2 하부 절연층의 굴절률과 상이한 전자 장치.
  4. 제3 항에 있어서,
    상기 제1 하부 절연층은 실리콘옥사이드(SiOX)를 포함하고, 상기 제2 하부 절연층은 비정질 실리콘(a-Si)을 포함하는 전자 장치.
  5. 제1 항에 있어서,
    상기 표시 패널은,
    상기 기판과 상기 적어도 하나의 하부 절연층 사이에 배치된 제1 서브 배리어층; 및
    상기 제1 서브 배리어층과 상기 적어도 하나의 하부 절연층 사이에 배치된 제2 서브 배리어층을 더 포함하고, 상기 제1 및 상기 제2 서브 배리어층들은 상기 제1 영역 및 상기 제2 영역 모두에 제공된 전자 장치.
  6. 제5 항에 있어서,
    상기 표시 패널은 상기 제2 서브 배리어층 내에 배치된 배면 차광층을 더 포함하고, 상기 배면 차광층은 상기 제2 영역에 배치된 전자 장치.
  7. 제5 항에 있어서,
    상기 기판은 제1 서브 베이스층, 상기 제1 서브 베이스층 위에 배치된 제1 중간 배리어층, 상기 제1 중간 배리어층 위에 배치된 제2 중간 배리어층, 및 상기 제2 중간 배리어층 위에 배치된 제2 서브 베이스층을 포함하고,
    상기 제1 중간 배리어층의 굴절률은 상기 제1 서브 베이스층의 굴절률과 상기 제2 중간 배리어층의 굴절률 사이의 값을 갖는 전자 장치.
  8. 제7 항에 있어서,
    상기 제1 서브 배리어층의 굴절률은 상기 제2 서브 베이스층의 굴절률과 상기 제2 서브 배리어층의 굴절률 사이의 값을 갖는 전자 장치.
  9. 제5 항에 있어서,
    상기 제1 서브 베이스층 및 상기 제2 서브 베이스층은 폴리이미드계 수지를 포함하고, 상기 제1 서브 배리어층 및 상기 제1 중간 배리어층은 실리콘옥시나이트라이드(SiON)를 포함하고, 상기 제2 서브 배리어층 및 상기 제2 중간 배리어층은 실리콘옥사이드(SiOX)를 포함하는 전자 장치.
  10. 제5 항에 있어서,
    상기 표시 패널은 상기 제2 서브 배리어층 위에 배치되며 상기 적어도 하나의 하부 절연층 및 상기 차광층을 커버하는 버퍼층을 더 포함하는 전자 장치.
  11. 제10 항에 있어서,
    상기 버퍼층은 제1 서브 버퍼층 및 상기 제1 서브 버퍼층 위에 배치된 제2 서브 버퍼층을 포함하고, 상기 소자 영역에 배치된 상기 제2 서브 버퍼층의 일부분의 두께는 상기 투과 영역에 배치된 상기 제2 서브 버퍼층의 일부분의 두께보다 큰 전자 장치.
  12. 제10 항에 있어서,
    상기 버퍼층은 제1 서브 버퍼층 및 상기 제1 서브 버퍼층 위에 배치된 제2 서브 버퍼층을 포함하고, 상기 투과 영역에 배치된 상기 제2 서브 버퍼층의 일부분은 제거된 전자 장치.
  13. 제1 항에 있어서,
    상기 표시 패널은 상기 차광층 위에 배치된 복수의 절연층들을 더 포함하고, 상기 복수의 절연층들 중 적어도 일부 절연층들에는 제3 개구가 정의되고, 상기 제3 개구의 최소폭은 상기 제1 개구의 최소폭보다 작은 전자 장치.
  14. 제13 항에 있어서,
    상기 복수의 절연층들은 유기층을 포함하고, 상기 유기층은 상기 제3 개구를 커버하는 전자 장치.
  15. 제14 항에 있어서,
    상기 유기층은 폴리이미드계 수지를 포함하는 전자 장치.
  16. 제1 항에 있어서,
    상기 복수의 발광 소자들 각각은 화소 전극, 상기 화소 전극 위에 배치된 발광층, 및 상기 발광층 위에 배치된 공통 전극을 포함하고,
    상기 공통 전극에는 평면 상에서 상기 제1 개구와 중첩하는 개구가 정의되고, 상기 개구의 최소폭은 상기 제1 개구의 최소폭보다 큰 전자 장치.
  17. 제16 항에 있어서,
    상기 복수의 발광 소자들 각각은 상기 화소 전극과 상기 발광층 사이에 배치된 제1 기능층, 및 상기 발광층과 상기 공통 전극 사이에 배치된 제2 기능층을 더 포함하고, 상기 제1 기능층 및 상기 제2 기능층은 상기 제1 개구와 중첩하는 영역을 커버하는 전자 장치.
  18. 제16 항에 있어서,
    상기 복수의 발광 소자들 각각의 상기 화소 전극은 상기 소자 영역 또는 상기 제2 영역 에배치된 전자 장치.
  19. 제1 항에 있어서,
    상기 표시 패널은 상기 봉지층 위에 배치된 센서층을 더 포함하고,
    상기 센서층은 상기 봉지층 위에 배치된 센서 베이스층, 상기 센서 베이스층 위에 배치된 제1 센서 도전층, 상기 제1 센서 도전층 위에 배치된 센서 절연층, 상기 센서 절연층 위에 배치된 제2 센서 도전층, 및 상기 제2 센서 도전층을 커버하는 센서 커버층을 포함하고, 상기 센서 베이스층, 상기 센서 절연층, 및 상기 센서 커버층은 상기 제1 개구와 중첩하는 영역을 커버하는 전자 장치.
  20. 제19 항에 있어서,
    상기 표시 패널은 상기 센서층 위에 배치된 반사 방지층을 더 포함하고,
    상기 반사 방지층은 복수의 발광 소자들과 각각 중첩하는 복수의 분할 개구들이 정의된 분할층, 및 상기 복수의 분할 개구들에 각각 대응하여 배치된 복수의 컬러 필터들을 포함하는 전자 장치.
  21. 제20 항에 있어서,
    상기 분할층에는 상기 제1 개구와 중첩하는 개구가 정의되고, 상기 개구의 최소폭은 상기 제1 개구의 최소폭보다 큰 전자 장치.
  22. 기판;
    상기 기판 위에 배치되며 제1 개구가 정의된 차광층;
    상기 차광층 위에 배치되며 복수의 절연층들 및 복수의 도전층들을 포함하는 회로층;
    상기 회로층 위에 배치되며, 평면 상에서 보았을 때 상기 제1 개구와 이격된 영역에 배치된 복수의 발광층들을 포함하는 발광 소자층; 및
    상기 발광 소자층을 커버하는 봉지층을 포함하고,
    상기 복수의 절연층들 중 적어도 일부 절연층들에는 상기 제1 개구와 중첩하는 제2 개구가 정의되고,
    상기 제1 개구를 정의하는 상기 차광층의 제1 측벽보다 상기 제2 개구를 정의하는 상기 적어도 일부 절연층들의 제2 측벽이 더 돌출된 표시 패널.
  23. 제22 항에 있어서,
    상기 복수의 절연층들은 유기층을 포함하고, 상기 유기층은 상기 제2 개구를 커버하는 표시 패널.
  24. 제22 항에 있어서,
    상기 차광층과 상기 기판 사이에 배치된 적어도 하나의 하부 절연층을 더 포함하고, 상기 적어도 하나의 하부 절연층에는 상기 제1 개구와 중첩하는 제3 개구가 정의되고, 상기 제1 측벽은 상기 제3 개구를 정의하는 상기 적어도 하나의 하부 절연층의 제3 측벽과 정렬된 표시 패널.
  25. 제24 항에 있어서,
    상기 적어도 하나의 하부 절연층은 상기 기판과 상기 차광층 사이에 배치된 제1 하부 절연층, 및 상기 제1 하부 절연층과 상기 기판 사이에 배치된 제2 하부 절연층을 포함하고, 상기 제1 하부 절연층의 굴절률과 상기 제2 하부 절연층의 굴절률은 서로 상이한 표시 패널.
  26. 제24 항에 있어서,
    상기 기판과 상기 적어도 하나의 하부 절연층 사이에 배치된 제1 서브 배리어층; 및
    상기 제1 서브 배리어층과 상기 적어도 하나의 하부 절연층 사이에 배치된 제2 서브 배리어층을 더 포함하는 표시 패널.
  27. 제26 항에 있어서,
    상기 기판은 제1 서브 베이스층, 상기 제1 서브 베이스층 위에 배치된 제1 중간 배리어층, 상기 제1 중간 배리어층 위에 배치된 제2 중간 배리어층, 및 상기 제2 중간 배리어층 위에 배치된 제2 서브 베이스층을 포함하고,
    상기 제1 중간 배리어층의 굴절률은 상기 제1 서브 베이스층의 굴절률과 상기 제2 중간 배리어층의 굴절률 사이의 값을 갖는 표시 패널.
  28. 제27 항에 있어서,
    상기 제1 서브 배리어층의 굴절률은 상기 제2 서브 베이스층의 굴절률과 상기 제2 서브 배리어층의 굴절률 사이의 값을 갖는 표시 패널.
  29. 기판;
    상기 기판 위에 배치된 적어도 하나의 하부 절연층;
    상기 적어도 하나의 하부 절연층 위에 배치된 차광층;
    상기 차광층 위에 배치된 복수의 절연층들 및 복수의 화소 회로들;
    상기 복수의 화소 회로들과 전기적으로 각각 연결된 복수의 발광 소자들; 및
    상기 복수의 발광 소자들을 커버하는 봉지층을 포함하고,
    상기 적어도 하나의 하부 절연층 및 상기 차광층에는 개구가 정의되고, 평면 상에서 보았을 때, 상기 복수의 화소 회로들은 상기 개구와 이격된 표시 패널.
  30. 제29 항에 있어서,
    상기 적어도 하나의 하부 절연층은 상기 기판과 상기 차광층 사이에 배치된 제1 하부 절연층, 및 상기 제1 하부 절연층과 상기 기판 사이에 배치된 제2 하부 절연층을 포함하고, 상기 제1 하부 절연층의 굴절률은 상기 제2 하부 절연층의 굴절률과 상이하고, 상기 제1 하부 절연층은 실리콘옥사이드(SiOX)를 포함하고, 상기 제2 하부 절연층은 비정질 실리콘(a-Si)을 포함하는 표시 패널.
  31. 제29 항에 있어서,
    상기 기판은 제1 서브 베이스층, 상기 제1 서브 베이스층 위에 배치된 제1 중간 배리어층, 상기 제1 중간 배리어층 위에 배치된 제2 중간 배리어층, 및 상기 제2 중간 배리어층 위에 배치된 제2 서브 베이스층을 포함하고,
    상기 제1 중간 배리어층의 굴절률은 상기 제1 서브 베이스층의 굴절률과 상기 제2 중간 배리어층의 굴절률 사이의 값을 갖는 표시 패널.
  32. 제31 항에 있어서,
    상기 기판과 상기 적어도 하나의 하부 절연층 사이에 배치된 제1 서브 배리어층; 및
    상기 제1 서브 배리어층과 상기 적어도 하나의 하부 절연층 사이에 배치된 제2 서브 배리어층을 더 포함하고,
    상기 제1 서브 배리어층의 굴절률은 상기 제2 서브 베이스층의 굴절률과 상기 제2 서브 배리어층의 굴절률 사이의 값을 갖는 표시 패널.
  33. 제32 항에 있어서,
    상기 제2 서브 배리어층 위에 배치되며 상기 적어도 하나의 하부 절연층 및 상기 차광층을 커버하는 버퍼층을 더 포함하고, 상기 버퍼층은 제1 서브 버퍼층 및 상기 제1 서브 버퍼층 위에 배치된 제2 서브 버퍼층을 포함하고, 상기 개구와 중첩하는 상기 제2 서브 버퍼층의 일부분은 제거된 표시 패널.
  34. 제32 항에 있어서,
    상기 차광층 위에 배치된 복수의 무기층들; 및
    상기 복수의 무기층들 위에 배치된 유기층을 더 포함하고, 상기 복수의 무기층들에는 상기 개구와 중첩하는 절연 개구가 정의되고, 상기 유기층은 상기 복수의 무기층들에 정의된 절연 개구를 커버하는 표시 패널.
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