KR20230020061A - 전자 장치 - Google Patents

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KR20230020061A
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김선구
임국빈
김태광
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 전자 장치는 영상을 표시하는 표시패널, 상기 표시패널 상에 배치되고, 제1 감지전극, 상기 제1 감지전극과 교차하는 제2 감지전극, 상기 제1 감지전극의 일단에 연결된 제1 신호라인, 상기 제1 감지전극의 타단에 연결된 제2 신호라인, 및 상기 제2 감지전극의 일단에 연결된 제3 신호라인을 포함하는 입력센서, 및 상기 입력센서에 전기적으로 연결된 회로기판을 포함하고, 상기 회로기판은 복수의 절연층, 적어도 일부가 상기 복수의 절연층 상에 배치되고, 일단이 상기 제1 신호라인에 전기적으로 연결되는 제1 그룹 신호라인, 적어도 일부가 상기 복수의 절연층 상에 배치되고, 일단이 상기 제2 신호라인에 전기적으로 연결된 제2 그룹 신호라인, 및 상기 제2 그룹 신호라인 중 적어도 일부 상에 배치된 전자기 차폐층을 포함한다.

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은 일부 영역의 센싱 감도가 개선되면서도, 회로기판의 노이즈가 개선되어 신뢰성이 개선된 전자 장치 및 이에 포함된 표시패널에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 내비게이션, 게임기 등과 같은 멀티미디어 전자 장치들은 영상을 표시하기 위한 표시 장치를 구비한다. 전자 장치들은 버튼, 키보드, 마우스 등의 통상적인 입력 방식 외에 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력 방식을 제공할 수 있는 입력 센서를 구비할 수 있다.
입력 센서는 사용자의 신체를 이용한 터치나 압력을 감지할 수 있다. 입력 센서와 같은 전자 부품들은 패드들을 통해 외부 회로와 전기적으로 연결될 수 있다. 전자 부품들의 집적도가 높아지고 신호 라인들의 수가 증가할수록 요구되는 패드들의 수가 증가될 수 있다. 또한, 신호 라인들의 수가 증가됨에 따라 미세한 크기의 신호 라인들을 형성하기 위한 세밀한 패터닝 공정이 요구된다.
본 발명은 입력 센서의 센싱 감도가 개선되면서도, 회로기판에 노이즈 불량 등이 발생하는 것이 방지되어 신뢰성이 개선된 전자 장치를 제공하는 것을 일 목적으로 한다.
본 발명의 일 실시예에 따른 전자장치는 복수의 발광 소자들을 포함하는 표시패널, 상기 표시패널 상에 배치되고, 제1 감지전극, 상기 제1 감지전극과 교차하는 제2 감지전극, 상기 제1 감지전극의 일단에 연결된 제1 신호라인, 상기 제1 감지전극의 타단에 연결된 제2 신호라인, 및 상기 제2 감지전극의 일단에 연결된 제3 신호라인을 포함하는 입력센서, 및 상기 입력센서에 전기적으로 연결된 회로기판을 포함하고, 상기 회로기판은 복수의 절연층, 적어도 일부가 상기 복수의 절연층 상에 배치되고, 일단이 상기 제1 신호라인에 전기적으로 연결되는 제1 그룹 신호라인, 적어도 일부가 상기 복수의 절연층 상에 배치되고, 일단이 상기 제2 신호라인에 전기적으로 연결된 제2 그룹 신호라인, 및 상기 제2 그룹 신호라인 중 적어도 일부 상에 배치된 전자기 차폐층을 포함한다.
상기 복수의 절연층은 제1 절연층, 및 상기 제1 절연층 상에 배치되는 제2 절연층을 포함하고, 상기 제2 절연층은 복수의 서브 절연층을 포함하고, 상기 제2 그룹 신호라인 중 적어도 일부는 상기 복수의 서브 절연층 중 최상층 상에 배치될 수 있다.
상기 제1 절연층은 적어도 하나의 제1 하측 서브 절연층, 및 상기 제1 하측 서브 절연층 상에 배치된 제1 상측 서브 절연층을 포함하고, 상기 제2 절연층은 적어도 하나의 제2 하측 서브 절연층, 및 상기 제2 하측 서브 절연층 상에 배치된 제2 상측 서브 절연층을 포함하고, 상기 제2 그룹 신호라인 중 적어도 일부는 상기 제2 상측 서브 절연층 상에 배치될 수 있다.
상기 제2 그룹 신호라인은 상기 제2 상측 서브 절연층 상에 배치된 최외곽 신호라인을 포함하고, 상기 전자기 차폐층은 상기 최외곽 신호라인을 커버할 수 있다.
상기 제2 그룹 신호라인 중 적어도 일부는 상기 제2 하측 서브 절연층 상에 배치되고, 상기 제2 그룹 신호라인 중 나머지 일부는 상기 제2 상측 서브 절연층 상에 배치될 수 있다.
본 발명의 일 실시예에 따른 전자장치는 상기 입력센서 상에 배치된 반사 방지층을 더 포함하고, 상기 반사 방지층은 복수의 발광 소자들과 각각 중첩하는 복수의 분할 개구들이 정의된 분할층, 및 상기 복수의 분할 개구들에 각각 대응하여 배치된 복수의 컬러 필터들을 포함할 수 있다.
본 발명의 일 실시예에 따른 전자장치는 상기 반사 방지층 상에 배치되는 충격 흡수층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 전자장치는 상기 충격 흡수층 상에 배치되는 윈도우모듈을 더 포함하고, 상기 윈도우모듈은 윈도우 보호층 및 박막 유리 기판을 포함할 수 있다.
본 발명의 일 실시예에 따른 전자장치는 상기 표시패널 아래에 배치되고, 상기 광 신호를 수신하는 전자모듈을 더 포함하고, 상기 표시패널은 광 신호가 통과하는 제1 표시 영역, 상기 제1 표시 영역에 인접한 제2 표시 영역, 및 상기 제2 표시 영역에 인접한 주변 영역을 포함하고, 상기 전자모듈은 상기 제1 표시 영역에 중첩할 수 있다.
상기 표시패널은 제1 비폴딩영역, 제2 비폴딩영역, 및 상기 제1 비폴딩영역과 상기 제2 비폴딩영역 사이에 배치된 폴딩영역을 포함할 수 있다.
상기 입력센서 및 상기 회로기판은 이방성 도전 접착층에 의해 전기적으로 연결될 수 있다.
상기 표시패널은 상기 복수의 발광 소자들을 커버하는 봉지층을 더 포함하고, 상기 입력센서는 상기 봉지층 상에 직접 배치될 수 있다.
본 발명의 일 실시예에 따른 전자장치는 상기 표시패널 아래에 배치되는 지지층, 상기 지지층 아래에 배치되는 커버층, 및 상기 커버층 아래에 배치되는 디지타이저를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 전자장치는 복수의 발광 소자들을 포함하는 표시패널, 상기 표시패널 상에 배치되고, 제1 감지전극, 상기 제1 감지전극과 교차하는 제2 감지전극, 상기 제1 감지전극의 일단에 연결된 제1 신호라인, 상기 제1 감지전극의 타단에 연결된 제2 신호라인, 및 상기 제2 감지전극의 일단에 연결된 제3 신호라인을 포함하는 입력센서, 상기 입력센서 상에 배치되고, 상기 복수의 발광 소자들과 각각 중첩하는 복수의 분할 개구들이 정의된 분할층, 및 상기 복수의 분할 개구들에 각각 대응하여 배치된 복수의 컬러 필터들을 포함하는 반사방지층, 및 상기 입력센서에 전기적으로 연결된 회로기판을 포함하고, 상기 회로기판은 복수의 절연층, 상기 제1 신호라인 및 상기 제2 신호라인 중 적어도 하나에 연결되고, 상기 복수의 절연층 중 최상층 상에 배치되는 최외곽 신호라인을 포함하는 복수의 그룹 신호라인, 및 상기 최외곽 신호라인 중 적어도 일부 상에 배치된 전자기 차폐층을 포함한다.
상기 복수의 그룹 신호라인은 복수의 제1 서브 그룹 신호라인, 및 상기 복수의 제1 서브 그룹 신호라인과 다른 층 상에 배치되고, 적어도 일부가 평면상에서 상기 복수의 제1 서브 그룹 신호라인 중 적어도 일부와 중첩하는 복수의 제2 서브 그룹 신호라인을 포함할 수 있다.
상기 전자기 차폐층은 상기 최외곽 신호라인 상에 직접 배치될 수 있다.
상기 입력센서는 상기 표시패널 상에 직접 배치되고, 상기 반사방지층은 상기 입력센서 상에 직접 배치될 수 있다.
본 발명의 일 실시예에 따른 전자장치는 복수의 발광 소자를 포함하고, 투과 영역 및 소자 영역을 포함하는 제1 영역 및 상기 제1 영역과 인접한 제2 영역을 포함하는 표시패널, 상기 표시 패널 위에 배치된 윈도우, 상기 표시 패널의 상기 제1 영역 아래에 배치된 전자 모듈, 상기 표시 패널 및 상기 전자 모듈 아래에 배치되는 하우징, 상기 표시패널 및 상기 윈도우 사이에 배치되고, 제1 감지전극, 상기 제1 감지전극의 일단에 연결된 제1 신호라인, 및 상기 제1 감지전극의 타단에 연결된 제2 신호라인을 포함하는 입력센서, 및 상기 입력센서에 전기적으로 연결된 회로기판을 포함하고, 상기 회로기판은 복수의 절연층, 상기 제1 신호라인 및 상기 제2 신호라인 중 적어도 하나에 연결되고, 상기 복수의 절연층 중 최상층 상에 배치되는 최외곽 신호라인을 포함하는 복수의 그룹 신호라인, 및 상기 최외곽 신호라인 중 적어도 일부 상에 배치된 전자기 차폐층을 포함한다.
상기 전자기 차폐층은 상기 최외곽 신호라인을 전면적으로 커버하고, 상기 복수의 절연층 중 상기 최상층은 상기 전자기 차폐층과 부분적으로 접촉할 수 있다.
상술한 바에 따르면, 입력 센서는 대역폭(Band-width)의 저하가 방지되어 센싱 감도가 개선될 수 있다. 더하여, 입력 센서에 전기적으로 연결되는 회로 기판에 포함된 그룹 배선들에 대하여 전자기 차폐층에 의해 노이즈 발생이 방지되므로, 그룹 배선들의 작동환경을 안정화시킬 수 있다. 이에 따라, 입력 센서 및 회로 기판을 포함하는 전자 장치는 높은 센싱 감도를 가지면서도 불량 발생이 방지되어, 신뢰성이 개선될 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 사시도들이다.
도 2a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 전자 장치의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 5a는 본 발명의 일 실시예에 따른 입력센서의 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 입력센서의 평면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 모듈의 일부 구성을 나타낸 단면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 회로모듈의 평면도들이다.
도 8은 본 발명의 일 실시예에 따른 표시모듈의 일부분의 단면도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 회로기판의 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안 된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치(ED)의 사시도들이다. 도 1a는 전자 장치(ED)의 펼쳐진 상태(또는 언폴딩 상태)를, 도 1b는 전자 장치(ED)의 폴딩 상태를 도시하였다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시예에 따른 전자 장치(ED)는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 표시면(DS)을 포함할 있다. 전자 장치(ED)는 표시면(DS)을 통해 이미지(IM)를 사용자에게 제공할 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 이미지(IM)를 표시하고, 비표시 영역(NDA)은 이미지(IM)를 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DA)의 형상과 비표시 영역(NDA)의 형상은 변형될 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 또한, 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다.
전자 장치(ED)의 표시 영역(DA) 내에서는 센싱 영역(ED-SA)이 정의될 수 있다. 도 1a에는 하나의 센싱 영역(ED-SA)이 예시적으로 도시되었으나, 센싱 영역(ED-SA)의 개수가 이에 제한되는 것은 아니다. 센싱 영역(ED-SA)은 표시 영역(DA)의 일부분일 수 있다. 따라서, 전자 장치(ED)는 센싱 영역(ED-SA)을 통해 영상을 표시할 수 있다.
센싱 영역(ED-SA)과 중첩하는 영역에는 전자 모듈이 배치될 수 있다. 전자 모듈은 센싱 영역(ED-SA)을 통해 전달되는 외부 입력을 수신하거나, 센싱 영역(ED-SA)을 통해 출력을 제공할 수 있다. 예를 들어, 전자 모듈은 카메라 모듈, 근접 센서와 같이 거리를 측정하는 센서, 사용자의 신체의 일부(예, 지문, 홍채, 또는 얼굴)을 인식하는 센서, 또는 광을 출력하는 소형 램프일 수 있으며, 특별히 이에 제한되는 것은 아니다. 이하에서는, 센싱 영역(ED-SA)과 중첩하는 전자 모듈이 카메라 모듈인 것을 예로 들어 설명한다.
전자 장치(ED)는 폴딩 영역(FA) 및 복수 개의 비폴딩 영역들(NFA1, NFA2)을 포함할 수 있다. 비폴딩 영역들(NFA1, NFA2)은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)을 포함할 수 있다. 제2 방향(DR2) 내에서, 폴딩 영역(FA)은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2) 사이에 배치될 수 있다. 폴딩 영역(FA)은 폴더블 영역으로 지칭되고, 제1 및 제2 비폴딩 영역들(NFA1, NFA2)은 제1 및 제2 비폴더블 영역으로 지칭될 수 있다.
도 1b에 도시된 것과 같이, 폴딩 영역(FA)은 제1 방향(DR1)에 평행한 폴딩축(FX)을 기준으로 폴딩될 수 있다. 전자 장치(ED)가 폴딩된 상태에서 폴딩 영역(FA)은 소정의 곡률 및 곡률반경을 갖는다. 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)은 서로 마주보고, 전자 장치(ED)는 표시면(DS)이 외부에 노출되지 않도록 인-폴딩(inner-folding)될 수 있다.
본 발명의 일 실시예에서 전자 장치(ED)는 표시면(DS)이 외부에 노출되도록 아웃-폴딩(outer-folding)될 수 있다. 본 발명의 일 실시예에서 전자 장치(ED)는 펼침 동작으로부터 인-폴딩 또는 아웃-폴딩 동작이 상호 반복되도록 구성될 수 있으나 이에 제한되지 않는다. 본 발명의 일 실시예에서 전자 장치(ED)는 펼침 동작, 인-폴딩 동작, 및 아웃-폴딩 동작 중 어느 하나를 선택할 수 있도록 구성될 수 있다.
도 1a 및 도 1b에서는 폴더블 전자 장치(ED)를 예로 들어 설명하였으나, 본 발명의 적용이 폴더블 전자 장치(ED)에 한정되는 것은 아니다. 예를 들어, 본 발명은 리지드 전자 장치, 예를 들어, 폴딩 영역(FA)을 포함하지 않는 전자 장치에도 적용될 수 있다.
도 2a는 본 발명의 일 실시예에 따른 전자 장치(ED)의 분해 사시도이다. 도 2b는 본 발명의 일 실시예에 따른 전자 장치(ED)의 블록도이다.
도 2a 및 도 2b를 참조하면, 전자 장치(ED)는 윈도우 모듈(WM), 표시 모듈(DM), 제1 전자 모듈(EM1), 제2 전자 모듈(EM2), 전원 모듈(PM) 및 하우징(EDC1, EDC2)을 포함할 수 있다. 별도로 도시하지 않았으나, 전자 장치(ED)는 표시 모듈(DM)의 폴딩 동작을 제어하기 위한 기구 구조물을 더 포함할 수 있다.
전자 장치(ED)는 윈도우 모듈(WM) 및 표시 모듈(DM)을 포함한다. 윈도우 모듈(WM)은 전자 장치(ED)의 전면을 제공한다. 표시 모듈(DM)은 적어도 표시패널(DP)을 포함할 수 있다. 표시 모듈(DM)은 이미지를 생성하고 외부 입력을 감지한다.
표시모듈(DM)은 표시패널(DP), 입력센서(IS), 구동회로(DIC, 이하 제1 구동회로), 및 회로모듈(FTC)을 포함한다.
표시모듈(DM)은 전자 장치(ED)의 표시 영역(DA, 도 1a) 및 비표시 영역(NDA, 도 1a)에 각각 대응하는 액티브 영역(AA) 및 주변영역(NAA)을 포함한다.
액티브 영역(AA)은 이미지(IM)가 표시되는 영역이며, 동시에 외부 입력(TC)이 감지되는 영역일 수 있다. 액티브 영역(AA)은 투과영역(TA)에 대응하고, 주변영역(NAA)은 베젤 영역(BZA)에 대응한다. 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 "서로 중첩한다"는 것을 의미하고 동일한 면적 및/또는 동일한 형상을 갖는 것으로 제한되지 않는다.
표시패널(DP)은 실질적으로 이미지(IM)를 생성한다. 표시패널(DP)은 유기발광 표시패널 또는 퀀텀닷 발광 표시패널과 같은 무기발광 표시패널일 수 있다. 상기 패널들은 발광소자의 구성물질에 따라 구별된다. 유기발광 표시패널의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시패널의 발광층은 퀀텀닷 및/또는 퀀텀로드 등을 포함할 수 있다. 이하, 표시패널(DP)은 유기발광 표시패널로 설명된다.
입력센서(IS)는 외부에서 인가되는 외부 입력(예컨대, 터치 이벤트)을 감지한다. 본 실시예에서 입력센서(IS)는 정전용량식 터치센서일 수 있으며, 특별히 제한되지 않는다. 예를 들어, 입력센서(IS)는 상호 정전용량식(mutual-cap) 방식으로 신호를 감지할 수 있다.
구동칩(DIC)은 표시패널(DP) 상에 배치된다. 구동칩(DIC)은 표시패널(DP)에 실장될 수 있다. 구동칩(DIC)은 표시패널(DP)에 전기적으로 연결되어 표시패널(DP)을 구동하기 위한 전기적 신호를 표시패널(DP)에 제공할 수 있다.
회로모듈(FTC)은 입력센서(IS)에 전기적으로 연결된다. 본 실시예에서, 회로모듈(FTC)은 회로기판(FCB) 및 구동 회로칩(TIC)을 포함할 수 있다. 회로기판(FCB)은 연성회로기판일 수 있다. 구동 회로칩(TIC)는 칩-온 필름(Chip on film) 형태로 회로기판(FCB)에 실장될 수 있다. 도시하지는 않았으나, 회로모듈(FTC)은 입력센서(IS)와 표시패널(DP)을 연결할 수도 있다.
본 발명의 일 실시예에서 구동 회로칩(TIC)은 생략되고 회로모듈(FTC)은 회로기판(FCB)만을 포함할 수도 있다. 또는, 본 발명의 일 실시예에서 구동 회로칩(TIC)은 다른 전자부품에 실장될 수 있다. 본 발명의 다른 실시예에서, 구동 회로칩(TIC)의 구동회로는 회로기판(FCB) 상에 실장되지 않고, 구동칩(DIC)에 일체화될 수 있다.
본 발명의 일 실시예에서 회로기판(FCB)은 표시패널(DP)에 연결되지 않고, 다른 회로기판(이하 메인 회로기판)에 연결될 수 있다. 구동 회로칩(TIC)은 미-도시된 메인 회로기판에 실장될 수 있다. 표시패널(DP)은 미-도시된 연성회로기판을 통해 메인 회로기판에 연결될 수 있다.
액티브 영역(AA)은 제1 영역(A1) 및 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)은 전자 장치(ED)의 센싱 영역(ED-SA, 도 1a)과 중첩 또는 대응될 수 있다. 본 실시예에서, 제1 영역(A1)은 원 형상으로 도시되었으나, 다각형, 타원, 적어도 하나의 곡선 변을 가진 도형, 또는 비정형의 형상 등 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 제1 영역(A1)은 컴포넌트 영역, 제2 영역(A2)은 주 표시 영역 또는 일반 표시 영역으로 지칭될 수 있다.
제1 영역(A1)은 제2 영역(A2)보다 높은 투과율을 가질 수 있다. 또한, 제1 영역(A1)의 해상도는 제2 영역(A2)의 해상도보다 낮을 수 있다. 제1 영역(A1)은 후술되는 카메라 모듈(CMM)과 중첩할 수 있다.
표시 모듈(DM)은 비표시 영역(DP-NDA) 상에 배치된 구동칩(DIC)을 포함할 수 있다. 구동칩(DIC)은 집적칩의 형태로 제공될 수 있다.
구동칩(DIC)은 표시패널(DP)의 화소를 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다. 도 2a에서는 구동칩(DIC)이 표시패널(DP) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동칩(DIC)은 별도로 제공되는 연성회로기판 상에 실장될 수도 있다. 또는, 구동칩(DIC)은 메인 회로기판 상에 실장될 수도 있다.
전원공급 모듈(PM)은 전자 장치(ED)의 전반적인 동작에 필요한 전원을 공급한다. 전원공급 모듈(PM)은 통상적인 배터리 모듈을 포함할 수 있다.
제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)은 전자 장치(ED)를 동작시키기 위한 다양한 기능성 모듈을 포함한다. 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2) 각각은 표시패널(DP)과 전기적으로 연결된 마더보드에 직접 실장되거나 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 마더보드에 전기적으로 연결될 수 있다.
제1 전자 모듈(EM1)은 제어 모듈(CM), 무선통신 모듈(TM), 영상입력 모듈(IIM), 음향입력 모듈(AIM), 메모리(MM), 및 외부 인터페이스(IF)를 포함할 수 있다.
제어 모듈(CM)은 전자 장치(ED)의 전반적인 동작을 제어한다. 제어 모듈(CM)은 마이크로프로세서일 수 있다. 예를 들어, 제어 모듈(CM)은 표시패널(DP)을 활성화 시키거나, 비활성화 시킨다. 제어 모듈(CM)은 표시패널(DP)로부터 수신된 터치 신호에 근거하여 영상입력 모듈(IIM)이나 음향입력 모듈(AIM) 등의 다른 모듈들을 제어할 수 있다.
무선통신 모듈(TM)은 제1 네트워크(예를 들어, 블루투스, WiFi direct 또는 IrDA(infrared data association) 같은 근거리 통신 네트워크) 또는 제2 네트워크 (예를 들어, 셀룰러 네트워크, 인터넷, 또는 컴퓨터 네트워크(예: LAN 또는 WAN)와 같은 원거리 통신 네트워크)를 통하여 외부 전자 장치와 통신할 수 있다. 무선통신 모듈(TM)에 포함된 통신 모듈들은 하나의 구성 요소(예를 들어, 단일 칩)로 통합되거나, 또는 서로 분리된 복수의 구성 요소들(예를 들어, 복수 칩들)로 구현될 수 있다. 무선통신 모듈(TM)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 송신할 신호를 변조하여 송신하는 송신부(TM1)와, 수신되는 신호를 복조하는 수신부(TM2)를 포함할 수 있다.
영상입력 모듈(IIM)은 영상 신호를 처리하여 표시패널(DP)에 표시 가능한 영상 데이터로 변환한다. 음향입력 모듈(AIM)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력 받아 전기적인 음성 데이터로 변환한다.
외부 인터페이스(IF)는 전자 장치(ED)와 외부 전자 장치를 물리적으로 연결시킬 수 있는 커넥터를 포함할 수 있다. 예를 들어, 외부 인터페이스(IF)는 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드, SIM/UIM 카드) 등에 연결되는 인터페이스 역할을 한다.
제2 전자 모듈(EM2)은 음향출력 모듈(AOM), 발광 모듈(LTM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있다. 음향출력 모듈(AOM)은 무선통신 모듈(TM)로부터 수신된 음향 데이터 또는 메모리(MM)에 저장된 음향 데이터를 변환하여 외부로 출력한다.
발광 모듈(LTM)은 광을 생성하여 출력한다. 발광 모듈(LTM)은 적외선을 출력할 수 있다. 발광 모듈(LTM)은 LED 소자를 포함할 수 있다. 수광 모듈(LRM)은 적외선을 감지할 수 있다. 수광 모듈(LRM)은 소정 레벨 이상의 적외선이 감지된 때 활성화될 수 있다. 수광 모듈(LRM)은 CMOS 센서를 포함할 수 있다. 발광 모듈(LTM)에서 생성된 적외광이 출력된 후, 외부 물체(예컨대 사용자 손가락 또는 얼굴)에 의해 반사되고, 반사된 적외광이 수광 모듈(LRM)에 입사될 수 있다.
카메라 모듈(CMM)은 정지 영상 및 동영상을 촬영할 수 있다. 카메라 모듈(CMM)은 복수로 제공될 수 있다. 그 중 적어도 일부의 카메라 모듈(CMM)은 제1 영역(A1)과 중첩할 수 있다. 외부 입력(예를 들어, 광)은 제1 영역(A1)을 통해 카메라 모듈(CMM)로 제공될 수 있다. 예를 들어, 카메라 모듈(CMM)은 제1 영역(A1)을 통해 자연 광을 수신하여 외부 이미지를 촬영할 수 있다.
하우징(EDC1, EDC2)은 표시 모듈(DM), 제1 및 제2 전자 모듈들(EM1, EM2), 및 전원 모듈(PM)을 수용한다. 하우징(EDC1, EDC2)은 표시 모듈(DM), 제1 및 제2 전자 모듈들(EM1, EM2), 및 전원 모듈(PM) 등 하우징(EDC1, EDC2)에 수용된 구성들을 보호한다. 도 2a에는 서로 분리된 2개의 하우징(EDC1, EDC2)을 예시적으로 도시하였으나 이에 제한되지 않는다. 미-도시하였으나, 전자 장치(ED)는 2개의 하우징(EDC1, EDC2)을 연결하기 위한 힌지 구조물을 더 포함할 수 있다. 하우징(EDC1, EDC2)은 윈도우 모듈(WM)과 결합될 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2a의 I-I'을 따라 절단한 전자 장치(ED)의 단면도이다. 도 3에서는 도 2a에 도시된 전자 장치(ED)의 구성 중 윈도우 모듈(WM) 및 표시 모듈(DM)의 구성을 보다 상세히 도시하였고, 회로모듈(FTC), 제1 전자 모듈(EM1), 제2 전자 모듈(EM2), 전원 모듈(PM) 및 하우징(EDC1, EDC2) 구성은 도시하지 않고 생략하였다.
도 3을 참조하면, 전자 장치(ED)는 윈도우 모듈(WM) 및 표시 모듈(DM)을 포함할 수 있다.
윈도우 모듈(WM)은 윈도우(UT), 윈도우(UT) 상에 배치된 보호 필름(PF), 및 베젤 패턴(BP)을 포함할 수 있다.
윈도우(UT)는 화학 강화 유리일 수 있다. 윈도우(UT)가 전자 장치(ED)에 적용됨에 따라, 폴딩과 펼침이 반복되더라도 주름의 발생이 최소화될 수 있다.
보호 필름(PF)은 폴리이미드(Polyimide), 폴리 카보네이트(Polycarbonate), 폴리아미드(Polyamide), 트리아세틸셀루로오스(Triacetylcellulose), 또는 폴리 메틸메타크릴레이트(Polymethylmethacrylate), 또는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)를 포함할 수 있다. 별도로 도시하지 않았으나, 보호 필름(PF)의 상면 상에는 하드코팅층, 지문방지층, 및 반사방지층 중 적어도 하나가 배치될 수 있다.
베젤 패턴(BP)은 도 1a에 도시된 비표시 영역(NDA)과 중첩한다. 베젤 패턴(BP)은 윈도우(UT)의 일면 또는 보호 필름(PF)의 일면 상에 배치될 수 있다. 도 3에는 보호 필름(PF)의 하면에 배치된 베젤 패턴(BP)을 예시적으로 도시하였다. 이에 제한되지 않고, 베젤 패턴(BP)은 보호 필름(PF)의 상면, 윈도우(UT)의 상면, 또는 윈도우(UT)의 하면에 배치될 수도 있다. 베젤 패턴(BP)은 유색의 차광막으로써 예컨대, 코팅 방식으로 형성될 수 있다. 베젤 패턴(BP)은 베이스 물질 및 베이스 물질에 혼합된 염료 또는 안료를 포함할 수 있다. 베젤 패턴(BP)은 평면 상에서 폐라인 형상을 가질 수 있다.
제1 접착층(AL1)은 보호 필름(PF)과 윈도우(UT) 사이에 배치될 수 있다. 제1 접착층(AL1)은 감압접착필름(PSA, Pressure Sensitive Adhesive film) 또는 광학 투명 접착부재(OCA, Optically Clear Adhesive)일 수 있다. 이하에서 설명되는 접착층들 역시 제1 접착층(AL1)과 동일하고, 통상의 접착제를 포함할 수 있다.
제1 접착층(AL1)은 베젤 패턴(BP)을 커버할 정도의 두께를 가질 수 있다. 예를 들어, 베젤 패턴(BP)의 두께는 3 마이크로미터 내지 8 마이크로미터일 수 있으며, 제1 접착층(AL1)은 베젤 패턴(BP)의 주변부에 기포가 발생되지 않을 수준의 두께를 가질 수 있다.
제1 접착층(AL1)은 윈도우(UT)으로부터 분리될 수 있다. 윈도우(UT) 대비 보호 필름(PF)의 강도가 낮기 때문에 스크래치가 상대적으로 쉽게 발생할 수 있다. 제1 접착층(AL1)과 손상된 보호 필름(PF)을 윈도우(UT)로부터 분리한 후 새로운 보호 필름(PF)을 윈도우(UT)에 부착할 수 있다.
표시 모듈(DM)은 충격 흡수층(DML), 표시패널(DP), 및 하부 부재(LM)를 포함할 수 있다. 충격 흡수층(DML)과 표시패널(DP) 사이에는 입력센서(IS) 및 반사방지층(LF)이 배치될 수 있다. 입력센서(IS)는 표시패널(DP) 상에 직접 배치되고, 반사방지층(LF)은 입력센서(IS) 상에 직접 배치될 수 있다. 입력센서(IS) 및 반사방지층(LF)에 대한 자세한 설명은 후술한다.
충격 흡수층(DML)은 표시패널(DP) 위에 배치될 수 있다. 충격 흡수층(DML)은 외부 충격으로부터 표시패널(DP)을 보호하기 위한 기능층일 수 있다. 충격 흡수층(DML)은 제2 접착층(AL2)을 통해 윈도우(UT)에 결합될 수 있다. 충격 흡수층(DML)은 반사방지층(LF) 상에 직접 배치될 수 있다. 다만 이에 한정되지 않고, 충격 흡수층(DML)과 반사방지층(LF) 사이에는 접착층이 배치될 수도 있다.
본 발명의 일 실시예에 따른 표시모듈(DM)은 후술할 반사방지층(LF)으로 기존의 편광필름을 대체하여, 복수의 컬러필터와 분할층을 가지는 구조를 가질 수 있다. 반사방지층(LF)이 편광필름을 포함하지 않음에 따라 충격 강도가 감소될 수 있으나, 반사방지층(LF) 상에 배치되는 충격 흡수층(DML)을 통해 충격 강도가 증가되어,
하부 부재(LM)는 표시패널(DP) 아래에 배치될 수 있다. 하부 부재(LM)는 제3 접착층(AL3)을 통해 표시패널(DP)에 결합될 수 있다. 하부 부재(LM)는 패널 보호층(PPF), 배리어층(BRL), 지지층(PLT), 커버층(SCV), 제1 디지타이저(DGZ1), 제2 디지타이저(DGZ2), 제1 하부 플레이트(RHL1), 제2 하부 플레이트(RHL2), 제1 쿠션층(CUL1), 제2 쿠션층(CUL2), 및 방수 테이프(WFT)를 포함할 수 있다. 본 발명의 일 실시예에서 하부 부재(LM)는 상술한 구성들 중 일부를 포함하지 않거나, 다른 구성들을 더 포함할 수 있다. 또한, 도 3에 도시된 적층 순서는 예시적인 순서일 뿐, 각 구성들의 적층 순서는 변경될 수도 있다.
패널 보호층(PPF)은 표시패널(DP) 아래에 배치될 수 있다. 제3 접착층(AL3)은 패널 보호층(PPF)과 표시패널(DP)을 결합시킬 수 있다. 패널 보호층(PPF)은 표시패널(DP)의 하부를 보호할 수 있다. 패널 보호층(PPF)은 가요성 플라스틱 물질을 포함할 수 있다. 패널 보호층(PPF)은 표시패널(DP) 제조 공정 중에 표시패널(DP)의 배면에 스크래치가 발생되는 것을 방지할 수 있다. 패널 보호층(PPF)은 유색의 폴리이미드 필름일 수 있다. 예를 들어, 패널 보호층(PPF)은 불투명한 황색 필름일 수 있으나, 이에 제한되는 것은 아니다.
배리어층(BRL)은 패널 보호층(PPF) 아래에 배치될 수 있다. 제4 접착층(AL4)은 패널 보호층(PPF)과 배리어층(BRL) 사이에 배치되어, 배리어층(BRL)을 패널 보호층(PPF)에 결합시킬 수 있다. 배리어층(BRL)은 외부의 눌림에 따른 압축력에 대한 저항력을 높일 수 있다. 따라서, 배리어층(BRL)은 표시패널(DP)의 변형을 막아주는 역할을 할 수 있다. 배리어층(BRL)은 폴리이미드 또는 폴리에틸렌테레프탈레이트와 같은 가요성 플라스틱 물질을 포함할 수 있다.
또한, 배리어층(BRL)은 외부로부터 입사되는 광을 흡수할 수 있다. 배리어층(BRL)은 차광성 물질을 포함하거나, 광투과율이 낮은 유색의 필름일 수 있다. 예를 들어, 배리어층(BRL)은 검정색 플라스틱 필름일 수 있으며, 예를 들어, 검정색 폴리이미드 필름일 수 있다. 윈도우 모듈(WM)의 상측으로부터 표시 모듈(DM)을 바라봤을 때, 배리어층(BRL) 아래에 배치된 구성 요소들은 사용자에게 시인되지 않을 수 있다.
지지층(PLT)은 배리어층(BRL) 아래에 배치된다. 지지층(PLT)은 지지층(PLT)의 상측에 배치된 구성들을 지지하고, 전자 장치(ED)의 펼쳐진 상태와 폴딩된 상태를 유지한다. 본 발명의 일 실시예에서, 지지층(PLT)은 적어도 제1 비폴딩 영역(NFA1)에 대응하는 제1 지지부분, 제2 비폴딩 영역(NFA2)에 대응하는 제2 지지부분, 및 폴딩 영역(FA)에 대응하는 폴딩 부분을 포함할 수 있다. 제1 지지부분과 제2 지지부분은 제2 방향(DR2)으로 서로 이격될 수 있다. 폴딩 부분은 제1 지지부분과 제2 지지부분 사이에 배치되며, 폴딩 부분에는 복수 개의 개구부(OP)가 정의될 수 있다. 개구부들(OP)에 의해 지지층(PLT)의 일부분의 가요성이 향상될 수 있다. 개구부들(OP)에 의해 지지층(PLT) 중 폴딩 영역(FA)에 중첩하는 부분의 가요성이 향상될 수 있다.
지지층(PLT)은 탄소섬유강화플라스틱(Carbon Fiber Reinforced Plastic, CFRP)을 포함할 수 있으나, 이에 특별히 제한되지 않는다. 또는, 제1 지지부분과 제2 지지부분은 비금속 물질, 플라스틱, 유리섬유강화플라스틱 또는 유리를 포함 할 수 있다. 플라스틱은 폴리이미드, 폴리에틸렌, 또는 폴리에틸렌 테레프탈레이트을 포함할 수 있으며 특별히 제한되지 않는다. 제1 지지부분과 제2 지지부분은 서로 동일한 물질을 포함할 수 있다. 폴딩부분은 제1 지지부분과 제2 지지부분과 동일한 물질을 포함할 수도 있고, 상이한 물질을 포함할 수도 있다. 예를 들어, 폴딩부분은 60GPa 이상의 탄성계수를 갖는 물질을 포함할 수 있고, 스테인리스스틸과 같은 금속 물질을 포함할 수 있다. 예를 들어, 폴딩부분은 SUS 304를 포함할 수 있으나, 이에 한정되지 않고 폴딩부분은 다양한 금속 물질들을 포함할 수 있다.
제5 접착층(AL5-1, AL5-2)은 배리어층(BRL)과 지지층(PLT) 사이에 배치될 수 있다. 제6 접착층(AL6-1, AL6-2)은 배리어층(BRL)과 지지층(PLT)을 서로 결합시킬 수 있다. 평면 상에서, 제5 접착층(AL5-1, AL5-2)은 복수 개의 개구부들(OP)과 비중첩할 수 있다. 또한, 평면 상에서, 제5 접착층(AL5-1, AL5-2)은 복수 개의 개구부들(OP)과 이격될 수 있다.
제5 접착층(AL5-1, AL5-2)은 서로 이격된 제1 부분(AL5-1)과 제2 부분(AL5-2)을 포함할 수 있다. 제1 부분(AL5-1)과 제2 부분(AL5-2)은 복수 개의 개구부들(OP)을 사이에 두고 이격될 수 있다. 제1 부분(AL5-1)은 제1 비폴딩 영역(NFA1)과 중첩하고, 제2 부분(AL5-2)은 제2 비폴딩 영역(NFA2)과 중첩하고, 제1 부분(AL5-1) 및 제2 부분(AL5-2) 각각은 폴딩 영역(FA)과 비중첩할 수 있다. 폴딩 영역(FA)에 대응하는 영역에 제5 접착층(AL5-1, AL5-2)이 미-배치됨으로써 지지층(PLT)의 가요성이 향상될 수 있다.
폴딩 영역(FA)과 중첩하는 영역에서, 배리어층(BRL)은 지지층(PLT)과 이격될 수 있다. 즉, 폴딩 영역(FA)과 중첩하는 부분에서 지지층(PLT)과 배리어층(BRL) 사이에는 빈 공간이 정의될 수 있다.
전자 장치(ED, 도 1a)가 폴딩 시, 배리어층(BRL)과 지지층(PLT) 사이에 빈 공간이 정의되기 때문에, 지지층(PLT)에 정의된 복수 개의 개구부들(OP)의 형상이 전자 장치(ED, 도 1a)의 외부에서 시인되지 않을 수 있다.
또한, 배리어층(BRL)이 차광성 물질을 포함하거나, 광투과율이 낮은 유색 필름으로 적용됨에 따라, 지지층(PLT)의 색감 차이가 외부에서 시인되지 않을 수 있다. 예를 들어, 지지층(PLT)에서 복수 개의 개구부들(OP)이 정의된 제1 지지영역과 복수 개의 개구부들(OP)이 정의되지 않은 제2 지지영역의 색감 차이가 외부에서 시인되지 않을 수 있다. 상기 제1 지지영역은 폴딩 영역(FA)과 중첩하는 영역일 수 있고, 상기 제2 지지영역은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)과 중첩하는 영역일 수 있다.
제5 접착층(AL5-1, AL5-2)의 두께는 제4 접착층(AL4)의 두께보다 작을 수 있다. 예를 들어, 제4 접착층(AL4)의 두께는 25 마이크로미터일 수 있고, 제5 접착층(AL5-1, AL5-2)의 두께는 16 마이크로미터일 수 있다.
제6 접착층(AL6)은 지지층(PLT) 아래에 배치되고, 커버층(SCV)은 제6 접착층(AL6) 아래에 배치될 수 있다. 제6 접착층(AL6)에 의해 지지층(PLT)과 커버층(SCV)이 결합될 수 있다. 커버층(SCV)은 시트 형태로 제조되어 지지층(PLT)에 부착될 수 있다.
제6 접착층(AL6)과 커버층(SCV)은 지지층(PLT)에 정의된 복수 개의 개구부들(OP)을 커버할 수 있다. 따라서, 커버층(SCV)은 복수 개의 개구부들(OP)로 이물이 유입되는 것을 방지할 수 있다. 커버층(SCV)은 지지층(PLT)보다 낮은 탄성계수를 가질 수 있다. 예를 들어, 커버층(SCV)은 열가소성 폴리 우레탄, 고무, 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제7 접착층(AL7-1, AL7-2)은 커버층(SCV) 아래에 배치될 수 있다. 제8 접착층(AL7-1, AL7-2)은 제1 부분(AL7-1)과 제2 부분(AL7-2)을 포함할 수 있다. 제1 부분(AL7-1)과 제2 부분(AL7-2)은 서로 이격될 수 있다. 평면 상에서, 제1 부분(AL7-1)과 제2 부분(AL7-2)은 복수 개의 개구부들(OP)을 사이에 두고 이격될 수 있다. 제1 부분(AL7-1)과 제2 부분(AL7-2)은 폴딩 영역(FA)에서 비중첩할 수 있다.
제1 디지타이저(DGZ1) 및 제2 디지타이저(DGZ2)는 제1 부분(AL7-1)과 제2 부분(AL7-2) 아래에 각각 배치될 수 있다. 제1 디지타이저(DGZ1)는 제1 부분(AL7-1)에 부착되고, 제2 디지타이저(DGZ2)는 제2 부분(AL7-2)에 부착될 수 있다. 제1 디지타이저(DGZ1)와 제2 디지타이저(DGZ2)는 소정의 갭을 두고 이격되어 배치된다. 갭은 폴딩 영역(FA)에 대응하도록 배치될 수 있다. 평면 상에서, 제1 디지타이저(DGZ1)의 일부분은 복수 개의 개구부들(OP)의 일부분과 중첩하고, 제2 디지타이저(DGZ2)의 일부분은 복수 개의 개구부들(OP)의 다른 일부분과 중첩할 수 있다.
제1 및 제2 디지타이저들(DGZ1, DGZ2) 각각은 전자 펜과의 미리 설정된 공진 주파수의 자기장을 발생하는 다수의 루프 코일(loop coil)을 포함할 수 있다. 제1 및 제2 디지타이저들(DGZ1, DGZ2)은 EMR 감지 패널으로 지칭될 수도 있다.
제1 디지타이저(DGZ1) 및 제2 디지타이저(DGZ2)에서 형성된 자기장은 펜의 인덕터(코일)와 커패시터로 구성된 LC 공진 회로(LC resonance circuit)에 인가된다. 코일은 수신된 자기장에 의하여 전류를 발생하고, 발생된 전류를 커패시터로 전달한다. 이에 따라 커패시터는 코일로부터 입력되는 전류를 충전하고, 충전된 전류를 코일로 방전시킨다. 결국, 코일에는 공진주파수의 자기장이 방출된다. 펜에 의하여 방출된 자기장은 디지타이저의 루프 코일에 의하여 다시 흡수될 수 있으며, 이에 따라 펜이 제1 디지타이저(DGZ1) 및 제2 디지타이저(DGZ2)의 어느 위치에 근접하여 있는지를 판단할 수 있다.
제8 접착층(AL8-1, AL8-2)은 제1 디지타이저(DGZ1) 및 제2 디지타이저(DGZ2) 아래에 배치될 수 있다. 제8 접착층(AL8-1, AL8-2)은 제1 부분(AL8-1)과 제2 부분(AL8-2)을 포함할 수 있다. 제1 부분(AL8-1)과 제2 부분(AL8-2)은 서로 이격될 수 있다.
제1 하부 플레이트(RHL1) 및 제2 하부 플레이트(RHL2)는 제1 부분(AL8-1) 및 제2 부분(AL8-2) 아래에 각각 배치될 수 있다. 제1 하부 플레이트(RHL1) 및 제2 하부 플레이트(RHL2)는 외부압력으로부터 제1 하부 플레이트(RHL1) 및 제2 하부 플레이트(RHL2) 상측의 구성들을 보호할 수 있다. 제1 하부 플레이트(RHL1) 및 제2 하부 플레이트(RHL2)는 SUS 316을 포함할 수 있으나, 특별히 이에 제한되지 않는다.
제1 쿠션층(CUL1) 및 제2 쿠션층(CUL2)은 제1 하부 플레이트(RHL1) 및 제2 하부 플레이트(RHL2) 아래에 각각 배치될 수 있다. 제1 쿠션층(CUL1) 및 제2 쿠션층(CUL2)은 외부의 충격을 흡수하여 표시패널(DP)을 보호할 수 있다. 제1 쿠션층(CUL1) 및 제2 쿠션층(CUL2)은 소정의 탄성력을 갖는 발포(foam) 시트를 포함할 수 있다. 제1 쿠션층(CUL1) 및 제2 쿠션층(CUL2) 각각은 스펀지 또는 폴리 우레탄을 포함할 수 있다.
방수 테이프(WFT)는 제1 하부 플레이트(RHL1) 및 제2 하부 플레이트(RHL2)에 부착될 수 있다. 예를 들어, 방수 테이프(WFT)는 제1 쿠션층(CUL1) 및 제2 쿠션층(CUL2)의 외곽에 배치될 수 있다. 방수 테이프(WFT)는 세트 브라켓(미도시)에 부착될 수 있다. 방수 테이프(WFT)의 두께는 제1 쿠션층(CUL1) 및 제2 쿠션층(CUL2) 각각의 두께보다 두꺼울 수 있다. 전자 장치(ED, 도 2a)가 침수되더라도, 방수 테이프(WFT)에 의해 구동칩(DIC, 도 2a) 등이 침수될 리스크가 감소될 수 있다.
하부 부재(LM)를 구성하는 적어도 일부의 구성 요소들에는 관통홀(COP)이 정의될 수 있다. 관통홀(COP)은 전자 장치(ED)의 센싱 영역(ED-SA, 도 1a)과 중첩 또는 대응될 수 있다. 관통홀(COP)에는 카메라 모듈(CMM, 도 2a)의 적어도 일부가 삽입될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다.
도 4를 참조하면, 표시패널(DP)에는 표시 영역(DP-DA) 및 표시 영역(DP-DA) 주변의 비표시 영역(DP-NDA)이 정의될 수 있다. 표시 영역(DP-DA)과 비표시 영역(DP-NDA)은 화소(PX)의 배치 유무에 의해 구분될 수 있다. 표시 영역(DP-DA)에 화소(PX)가 배치된다. 비표시 영역(DP-NDA)에 주사 구동부(SDV), 데이터 구동부, 및 발광 구동부(EDV)가 배치될 수 있다. 데이터 구동부는 구동칩(DIC)에 구성된 일부 회로일 수 있다.
표시 영역(DP-DA)은 제1 영역(A1) 및 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)과 제2 영역(A2)은 화소(PX)의 배열 간격, 화소(PX)의 크기, 또는 투과 영역의 유무에 의해 구분될 수 있다. 제1 영역(A1)은 전술한 바와 같이 카메라 모듈(CMM, 도 2a)가 중첩하는 부분일 수 있다. 제1 영역(A1)은 제2 영역(A2)보다 높은 투과율을 가질 수 있다. 또한, 제1 영역(A1)의 해상도는 제2 영역(A2)의 해상도보다 낮을 수 있다. 제1 영역(A1)은 제2 영역(A2)에 비해 단위 면적당 화소의 개수가 적고, 투과 영역의 크기가 넓어 높은 투과율 및 낮은 해상도를 가지는 것일 수 있다. 또는, 제1 영역(A1)에는 표시패널(DP)을 관통하는 투과 홀이 정의되는 것일 수 있다.
표시패널(DP)은 제2 방향(DR2)을 따라 정의된 제1 패널 영역(AA1), 벤딩 영역(BA), 및 제2 패널 영역(AA2)을 포함할 수 있다. 제2 패널 영역(AA2) 및 벤딩 영역(BA)은 비표시 영역(DP-NDA)의 일부 영역일 수 있다. 벤딩 영역(BA)은 제1 패널 영역(AA1)과 제2 패널 영역(AA2) 사이에 배치된다.
제1 패널 영역(AA1)은 도 1a의 표시면(DS)에 대응하는 영역이다. 제1 패널 영역(AA1)은 제1 비폴딩 영역(NFA10), 제2 비폴딩 영역(NFA20), 및 폴딩 영역(FA0)을 포함할 수 있다. 제1 비폴딩 영역(NFA10), 제2 비폴딩 영역(NFA20), 및 폴딩 영역(FA0)은 도 1a 및 도 1b의 제1 비폴딩 영역(NFA1), 제2 비폴딩 영역(NFA2), 및 폴딩 영역(FA)에 각각 대응한다.
제1 방향(DR1)과 나란한 벤딩 영역(BA)의 폭 및 제2 패널 영역(AA2)의 폭(또는 길이)은 제1 방향(DR1)과 나란한 제1 패널 영역(AA1)의 폭(또는 길이)보다 작을 수 있다. 벤딩축 방향의 길이가 짧은 영역은 좀 더 쉽게 벤딩될 수 있다.
표시패널(DP)은 복수 개의 화소들(PX), 복수 개의 스캔선들(SL1-SLm), 복수 개의 데이터선들(DL1-DLn), 복수 개의 발광제어선들(ECL1-ECLm), 제1 및 제2 제어 라인들(CSL1, CSL2), 구동 전압선(PL), 및 복수 개의 패드들(PD)을 포함할 수 있다. 여기서, m 및 n은 자연수이다. 화소들(PX)은 스캔선들(SL1-SLm), 데이터선들(DL1-DLn), 및 발광제어선들(ECL1-ECLm)에 연결될 수 있다.
스캔선들(SL1-SLm)은 제1 방향(DR1)으로 연장되어 주사 구동부(SDV)에 전기적으로 연결될 수 있다. 데이터선들(DL1-DLn)은 제2 방향(DR2)으로 연장되고, 벤딩 영역(BA)을 경유하여 구동칩(DIC)에 전기적으로 연결될 수 있다. 발광제어선들(ECL1-ECLm)은 제1 방향(DR1)으로 연장되어 발광 구동부(EDV)에 전기적으로 연결될 수 있다.
구동 전압선(PL)은 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다. 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 구동 전압선(PL) 중 제2 방향(DR2)으로 연장된 부분은 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)으로 연장될 수 있다. 구동 전압선(PL)은 제1 전압을 화소들(PX)에 제공할 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다.
평면 상에서 봤을 때, 패드들(PD)은 제2 패널 영역(AA2)의 하단에 인접하게 배치될 수 있다. 구동칩(DIC), 구동 전압선(PL), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 패드들(PD)에 전기적으로 연결될 수 있다. 패드들(PD)에는 미-도시된 연성회로기판이 전기적으로 연결될 수 있다. 연성회로필름은 이방성 도전 접착층을 통해 패드들(PD)에 전기적으로 연결될 수 있다.
도 5a는 본 발명의 일 실시예에 따른 입력센서(IS)의 단면도이다. 도 5b는 본 발명의 일 실시예에 따른 입력센서(IS)의 평면도이다.
도 5a를 참조하면, 입력센서(IS)는 제1 절연층(210, 또는 센서 베이스층), 제1 도전층(220), 제2 절연층(230, 또는 감지 절연층), 및 제2 도전층(240)을 포함할 수 있다. 제1 절연층(210)은 후술할 봉지층(TFE) 상에 직접 배치될 수 있다. 도시하지는 않았으나, 입력센서(IS)는 제2 도전층(240) 상에 배치되는 제3 절연층(또는 커버 절연층)을 더 포함할 수 있다. 제3 절연층은 접착층 또는 입력센서(IS) 상에 배치되는 반사 방지층(LF)의 절연층으로 대체될 수도 있다.
본 발명의 일 실시예에서 제1 절연층(210)은 생략될 수 있다. 제1 절연층(210)이 생략될 때, 봉지층(TFE)의 최상측의 절연층 상에 제1 도전층(220)이 배치될 수 있다.
제1 도전층(220)은 제1 도전패턴들을 포함하고, 및 제2 도전층(240)은 제2 도전패턴들을 포함할 수 있다. 이하, 제1 도전층(220)과 제1 도전패턴들은 동일한 도면 부호로 지칭되고, 제2 도전층(240)과 제2 도전패턴들은 동일한 도면 부호로 지칭된다.
제1 도전층(220) 및 제2 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전패턴은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전패턴은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 크롬, 니켈, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 제1 도전층(220) 및 제2 도전층(240) 각각의 적층구조에 대한 상세한 설명은 후술한다.
본 실시예에서 제1 절연층(210) 및 제2 절연층(230) 각각은 무기층 또는 유기층을 포함할 수 있다. 본 실시예에서 제1 절연층(210) 및 제2 절연층(230)은 무기층을 포함할 수 있다. 무기층은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시 나이트라이드를 포함할 수 있다.
본 발명의 일 실시예에서 제1 절연층(210) 및 제2 절연층(230) 중 적어도 하나는 유기층일 수 있다. 유기층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 5b를 참조하면, 입력센서(IS)는 복수 개의 감지전극들(E1-1 내지 E1-5, E2-1 내지 E2-4), 및 복수 개의 감지전극들(SE1, SE2)에 연결된 복수 개의 신호라인들(SL1, SL2, SL3)을 포함할 수 있다.
입력센서(IS)는 감지영역(200-DA) 및 감지영역(200-DA)에 인접한 비-감지영역(200-NDA)을 포함한다. 감지영역(200-DA) 및 비-감지영역(200-NDA)은 도 1a에 도시된 표시 영역(DA, 도 1a) 및 비표시 영역(NDA, 도 1a)에 각각 대응한다.
입력센서(IS)는 감지영역(200-DA)에 배치되고, 서로 절연 교차하는 제1 감지 전극들(E1-1 내지 E1-4) 및 제2 감지 전극들(E2-1 내지 E2-5)을 포함한다. 입력센서(IS)는 비-감지영역(200-NDA)에 배치되고, 제1 감지 전극들(E1-1 내지 E1-4)에 전기적으로 연결된 제1 신호라인들(SL1) 및 제2 신호라인들(SL2), 및 제2 감지 전극들(E2-1 내지 E2-5)에 전기적으로 연결된 제3 신호라인들(SL3)을 포함한다. 도 5a를 참조하여 설명한 제1 도전층(220)과 제2 도전층(240)의 조합으로써 제1 감지 전극들(E1-1 내지 E1-4), 제2 감지 전극들(E2-1 내지 E2-5), 제1 신호라인들(SL1), 제2 신호라인들(SL2) 및 제3 신호라인들(SL3)이 정의될 수 있다.
제1 감지 전극들(E1-1 내지 E1-4) 및 제2 감지 전극들(E2-1 내지 E2-5) 각각은 서로 교차하는 복수 개의 도전라인들을 포함할 수 있다. 복수 개의 도전라인들이 복수 개의 개구부들을 정의하고, 제1 감지 전극들(E1-1 내지 E1-4) 및 제2 감지 전극들(E2-1 내지 E2-5) 각각은 메쉬 형상을 가질 수 있다. 복수 개의 개구부들 각각은 표시패널(DP)의 화소(PX)들 각각의 발광영역에 대응하게 정의될 수 있다. 제1 감지 전극들(E1-1 내지 E1-4) 및 제2 감지 전극들(E2-1 내지 E2-5) 각각이 메쉬 형상을 가짐으로써 표시 패널(DP)의 전극들과의 기생 커패시턴스가 감소될 수 있다.
제1 감지 전극들(E1-1 내지 E1-4)은 제2 방향(DR2)을 따라 연장되고, 제1 방향(DR1)을 따라 배치될 수 있다. 제2 감지 전극들(E2-1 내지 E2-5)은 제1 방향(DR1)을 따라 연장되고, 제2 방향(DR2)을 따라 배치될 수 있다.
제1 감지 전극들(E1-1 내지 E1-4) 및 제2 감지 전극들(E2-1 내지 E2-5) 중 어느 하나는 일체의 형상을 가질 수 있다. 본 실시예에서 일체의 형상을 갖는 제2 감지 전극들(E2-1 내지 E2-5)이 예시적으로 도시되었다. 제2 감지 전극들(E2-1 내지 E2-5) 은 감지부분들(SP2)과 중간부분들(CP2)을 포함할 수 있다. 상술한 제2 도전층(240)의 일부가 제2 감지 전극들(E2-1 내지 E2-5)에 대응할 수 있다.
제1 감지 전극들(E1-1 내지 E1-4) 각각은 감지패턴들(SP1)과 브릿지 패턴들(CP1, 또는 연결 패턴들)을 포함할 수 있다. 인접하는 2개의 감지패턴들(SP1)은 제2 절연층(230)을 관통하는 컨택홀(CH-I)을 통해 2개의 브릿지 패턴들(CP1)로 연결될 수 있으나, 브릿지 패턴들의 개수는 제한되지 않는다. 상술한 제2 도전층(240)의 일부가 감지패턴들(SP1)에 대응할 수 있다. 상술한 제1 도전층(220)의 일부가 브릿지 패턴들(CP1)에 대응할 수 있다. 도 5b에서는 마름모 형상의 감지패턴들(SP1, SP2)을 예시적으로 도시하였으나, 이에 제한되지 않고, 감지패턴들(SP1, SP2)은 서로 다른 다각형상을 가질 수 있다.
본 실시예에서 도 5a에 도시된 제1 도전층(220)으로부터 브릿지 패턴들(CP1)이 형성 되고, 제2 도전층(240)으로부터 제2 감지 전극들(E2-1 내지 E2-5)과 감지패턴들(SP1)이 형성되는 것으로 설명되었으나, 이에 제한되지 않는다. 도 5a에 도시된 제1 도전층(220)으로부터 제2 감지 전극들(E2-1 내지 E2-5)과 감지패턴들(SP1)이 형성되고, 제2 도전층(240)으로부터 브릿지 패턴들(CP1)이 형성될 수 도 있다.
신호라인들(SL1, SL2, SL3)은 비-감지영역(200-NDA)에 배치된다. 신호라인들(SL1, SL2, SL3)은 복수 개의 제1 신호라인들(SL1), 복수 개의 제2 신호라인들(SL2), 및 복수 개의 제3 신호라인들(SL3)을 포함한다.
제1 신호라인들(SL1)은 제1 감지 전극들(E1-1 내지 E1-4)의 양단들 중 일단들에 각각 연결된다. 제2 신호라인들(SL2)은 제1 감지 전극들(E1-1 내지 E1-4)의 양단들 중 타단들에 각각 연결된다. 제1 감지 전극들(E1-1 내지 E1-4)의 양단들 중 제1 신호라인들(SL1)이 연결되는 일단은 제2 신호라인들(SL2)이 연결되는 타단에 비해 상대적으로 가까운 위치에 있는 단을 의미할 수 있다. 이하, 하나의 제1 감지 전극들(E1-1 내지 E1-4)의 양단에 연결된 하나의 제1 신호라인(SL1)과 하나의 제2 신호라인(SL2)은 제1 라인 쌍(SL-P1, first line pair)으로 정의된다. 입력센서(IS)는 제1 감지 전극들(E1-1 내지 E1-4)에 대응하는 개수의 제1 라인 쌍(SL-P1)을 포함한다.
제3 신호라인들(SL3)은 제2 감지 전극들(E2-1 내지 E2-5)의 양단들 중 일단들에 각각 연결된다. 도시하지는 않았으나, 입력센서(IS)는 제2 감지 전극들(E2-1 내지 E2-5) 의 타단에 각각 연결된 제4 신호라인들을 더 포함할 수도 있다.
제1 신호라인들(SL1), 제2 신호라인들(SL2), 및 제3 신호라인들(SL3) 각각은 라인부(SL-L)와 패드부(SL-P)를 포함한다. 제1 신호라인들(SL1), 제2 신호라인들(SL2), 및 제3 신호라인들(SL3)의 패드부들(SL-P)은 제1 방향(DR1)으로 정렬될 수 있다. 비-감지영역(200-NDA) 내에서 제1 신호라인들(SL1), 제2 신호라인들(SL2), 및 제3 신호라인들(SL3)의 패드부들(SL-P)이 정렬된 영역은 센서 패드영역(PA-S)으로 정의될 수 있다.
도 5b에서는 라인부(SL-L)와 구별되는 폭을 갖는 패드부(SL-P)를 도시하였으나, 이에 제한되지 않는다. 패드부(SL-P)는 라인부(SL-L)와 일체의 형상을 가질 수 있으며, 패드부(SL-P)와 라인부(SL-L)의 폭은 동일할 수도 있다.
제1 감지 전극들(E1-1 내지 E1-4) 및 제2 감지 전극들(E2-1 내지 E2-5) 중 어느 하나는 송신 전극이고, 다른 하나는 수신 전극일 수 있다. 본 발명의 일 예로, 제1 감지 전극들(E1-1 내지 E1-4)은 송신 전극이고, 제2 감지 전극들(E2-1 내지 E2-5)은 수신 전극일 수 있다. 제2 감지 전극들(E2-1 내지 E2-5)에 연결된 제3 신호라인들(SL3)은 수신 신호 라인들이고, 제1 감지 전극들(E1-1 내지 E1-4)에 연결된 제1 신호라인들(SL1) 및 제2 신호라인들(SL2)은 송신 신호 라인들일 수 있다.
입력센서(IS)는 상호 정전용량식(mutual-cap) 방식으로 좌표정보를 획득할 수 있다. 제1 감지 전극들(E1-1 내지 E1-4) 및 제2 감지 전극들(E2-1 내지 E2-5) 사이에는 커패시턴스가 형성되고, 제1 감지 전극들(E1-1 내지 E1-4) 및 제2 감지 전극들(E2-1 내지 E2-5) 사이의 커패시턴스는 사용자의 입력, 예를 들어, 손에 의한 터치 입력 등에 의해 변화될 수 있다. 여기서, 커패시턴스의 변화량에 따라 입력센서(IS)의 센싱 감도가 결정될 수 있다. 즉, 입력에 의한 커패시턴스의 변화량이 크면 클수록 입력센서(IS)의 센싱 감도는 향상될 수 있다.
상술한 제2 도전층(240)의 일부가 제1 신호라인들(SL1) 내지 제3 신호라인들(SL3)에 대응할 수 있다. 제1 신호라인들(SL1) 내지 제3 신호라인들(SL3)은 복층 구조를 가질 수 있고, 상술한 제1 도전층(220)로부터 형성된 제1 층 라인과 상술한 제2 도전층(240)로부터 형성된 제2 층 라인을 포함할 수도 있다. 제1 층 라인과 제2 층 라인은 제2 절연층(230)을 관통하는 컨택홀을 통해 연결될 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 모듈(DM)의 일부 구성을 나타낸 단면도이다. 도 6에서는 도 3에 도시된 표시 모듈(DM) 중 표시 패널(DP), 입력센서(IS) 및 반사방지층(LF)에 대하여 하나의 화소에 대응하는 구성들을 보다 자세히 도시하였다.
도 6에는 하나의 발광소자(LD) 및 하나의 트랜지스터(TFT)가 도시되었다. 트랜지스터(TFT)는 실리콘 트랜지스터, 또는 산화물 트랜지스터일 수 있다. 하나의 화소에는 복수의 트랜지스터가 포함되고, 복수의 트랜지스터 중 어느 하나는 산화물 트랜지스터이고, 나머지 트랜지스터들은 실리콘 트랜지스터 일 수 있다.
버퍼층(BFL)은 베이스층(BL) 위에 배치될 수 있다. 버퍼층(BFL)은 베이스층(BL)으로부터 금속 원자들이나 불순물들이 상측의 제1 반도체 패턴(SP1)으로 확산되는 현상을 방지할 수 있다. 제1 반도체 패턴(SP1)은 트랜지스터(TFT)의 액티브 영역(AC1)을 포함한다. 버퍼층(BFL)은 제1 반도체 패턴(SP1)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1 반도체 패턴(SP1)이 균일하게 형성되도록 할 수 있다.
제1 반도체 패턴(SP1)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 반도체 패턴(SP1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SP1)은 저온 폴리 실리콘을 포함할 수 있다. 또는, 제1 반도체 패턴(SP1)은 산화물 반도체를 포함할 수 있다. 제1 반도체 패턴(SP1)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다.
도 6에서는 버퍼층(BFL) 위에 배치된 제1 반도체 패턴(SP1)의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴(SP1)이 더 배치될 수 있다. 제1 반도체 패턴(SP1)은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴(SP1)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴(SP1)은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 제1 반도체 패턴(SP1)의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
트랜지스터(TFT)의 소스 영역(SE1, 또는 소스), 액티브 영역(AC1, 또는 채널), 및 드레인 영역(DE1, 또는 드레인)은 제1 반도체 패턴(SP1)으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 액티브 영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
제1 절연층(IL1)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(IL1)은 복수 개의 화소들에 공통으로 중첩하며, 제1 반도체 패턴(SP1)을 커버할 수 있다. 제1 절연층(IL1)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(IL1)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(IL1)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(IL1)뿐만 아니라 후술하는 회로층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
트랜지스터(TFT)의 게이트(GT1)는 제1 절연층(IL1) 위에 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 액티브 영역(AC1)에 중첩한다. 제1 반도체 패턴(SP1)을 도핑하는 공정에서 게이트(GT1)는 마스크로 기능할 수 있다. 게이트(GT1)는 티타늄(Ti), 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제2 절연층(IL2)은 제1 절연층(IL1) 위에 배치되며, 게이트(GT1)를 커버할 수 있다. 제3 절연층(IL3)은 제2 절연층(IL2) 위에 배치될 수 있다. 제2 절연층(IL2)과 제3 절연층(IL3) 사이에는 스토리지 커패시터(Cst)의 제2 전극(CE20)이 배치될 수 있다. 또한, 스토리지 커패시터(Cst)의 제1 전극(CE10)은 제1 절연층(IL1)과 제2 절연층(IL2) 사이에 배치될 수 있다.
제4 절연층(IL4)은 제3 절연층(IL3) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제4 절연층(IL4) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제3 절연층들(IL1, IL2, IL3, IL4)을 관통하는 컨택홀을 통해 트랜지스터(TFT)의 드레인 영역(DE1)에 접속될 수 있다.
제5 절연층(IL5)은 제4 절연층(IL4) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제5 절연층(IL5) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제5 절연층(IL5)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다. 제6 절연층(IL6)은 제5 절연층(IL5) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제7 절연층(IL7)은 제6 절연층(IL6) 위에 배치될 수 있다.
제5 절연층(IL5), 제6 절연층(IL6), 및 제7 절연층(IL7) 각각은 유기층일 수 있다. 예를 들어, 제5 절연층(IL5), 제6 절연층(IL6), 및 제7 절연층(IL7) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
발광소자(LD)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다. 제2 전극(CE)은 복수의 발광소자들 상에 공통으로 제공될 수 있다.
발광소자(LD)의 제1 전극(AE)은 제7 절연층(IL7) 위에 배치될 수 있다. 발광소자(LD)의 제1 전극(AE)은 (반)투광성 전극 또는 반사 전극일 수 있다. 본 발명의 일 실시예에 따르면, 발광소자(LD)의 제1 전극(AE) 각각은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 포함할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3), 및 알루미늄 도핑된 아연 산화물(AZO)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 발광소자(LD)의 제1 전극(AE)은 ITO/Ag/ITO의 적층 구조물을 포함할 수 있다.
화소 정의막(PDL)은 제7 절연층(IL7) 위에 배치될 수 있다. 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 차광 특성을 갖는 차광패턴에 해당할 수 있다.
화소 정의막(PDL)은 발광소자(LD)의 제1 전극(AE)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 발광소자(LD)의 제1 전극(AE)의 일부분을 노출시키는 개구(PDL-OP)가 정의될 수 있다. 화소 정의막(PDL)은 발광소자(LD)의 제1 전극(AE)의 가장 자리와 제2 전극(CE)의 거리를 증가시킬 수 있다. 따라서, 화소 정의막(PDL)에 의해 제1 전극(AE)의 가장 자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들(PX, 도 6a 참조)에 공통으로 형성될 수 있다.
봉지층(TFE)은 발광소자층(DP-EL) 위에 배치될 수 있다. 봉지층(TFE)은 순차적으로 적층된 무기층(TFE1), 유기층(TFE2), 및 무기층(TFE3)을 포함할 수 있으나, 봉지층(TFE)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들(TFE1, TFE3)은 수분 및 산소로부터 발광소자층(DP-EL)을 보호하고, 유기층(TFE2)은 먼지 입자와 같은 이물질로부터 발광소자층(DP-EL)을 보호할 수 있다. 무기층들(TFE1, TFE3)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(TFE2)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
입력센서(IS)는 표시패널(DP) 위에 배치될 수 있다. 입력센서(IS)는 센서, 입력 감지층, 또는 입력 감지 패널로 지칭될 수 있다. 입력센서(IS)는 센서 베이스층(210), 제1 도전층(220), 감지 절연층(230) 및 제2 도전층(240)을 포함할 수 있다.
센서 베이스층(210)은 표시패널(DP) 위에 직접 배치될 수 있다. 센서 베이스층(210)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 센서 베이스층(210)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 센서 베이스층(210)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(220) 및 제2 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제1 도전층(220) 및 제2 도전층(240)은 메쉬 형상의 감지전극을 정의하는 도전라인들을 포함할 수 있다. 도전라인들은 개구(PDL-OP)에 비중첩하고, 화소 정의막(PDL)에 중첩할 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 크롬, 니켈, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 순차적으로 적층된 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
감지 절연층(230)은 제1 도전층(220)과 제2 도전층(240) 사이에 배치될 수 있다. 감지 절연층(230)은 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
또는 감지 절연층(230)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
반사방지층(LF)은 입력센서(IS) 위에 배치될 수 있다. 반사방지층(LF)은 분할층(310), 복수의 컬러필터(320), 및 평탄화층(330)를 포함할 수 있다.
분할층(310)을 구성하는 물질은 광을 흡수하는 물질이라면 특별히 한정되지 않는다. 분할층(310)은 블랙컬러를 갖는 층으로, 일 실시예에서 분할층(310)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
분할층(310)은 입력센서(IS)의 제2 도전층(240)을 커버할 수 있다. 분할층(310)은 제2 도전층(240)에 의한 외부광 반사를 방지할 수 있다. 표시 모듈(DM)의 일부 영역에서, 분할층(310)은 생략될 수도 있다. 분할층(310)이 생략되어 미배치된 영역의 투과율은 다른 영역에 비해 높을 수 있다.
분할층(310)에는 개구(310-OP)가 정의될 수 있다. 개구(310-OP)는 발광소자(LD)의 제1 전극(AE)과 중첩할 수 있다. 복수의 컬러필터(320) 중 어느 하나는 발광소자(LD)의 제1 전극(AE)과 중첩할 수 있다. 복수의 컬러필터(320) 중 어느 하나는 개구(310-OP)를 커버할 수 있다. 복수의 컬러필터(320) 각각은 분할층(310)과 접촉할 수 있다.
평탄화층(330)은 분할층(310) 및 복수의 컬러필터(320)를 커버할 수 있다. 평탄화층(330)은 유기물을 포함할 수 있으며, 평탄화층(330)의 상면에 평탄면을 제공할 수 있다. 본 발명의 일 실시예에서, 평탄화층(330)은 생략될 수도 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 회로모듈(FTC)의 평면도이다.
도 7a에서는 설명의 편의를 위하여 일 실시예의 회로모듈(FTC)에 포함된 전자기 차폐층을 생략하고 도시하였고, 도 7b에서는 전자기 차폐층(EMB)이 배치된 평면상 형상을 도시하였다.
도 5b, 도 7a 및 도 7b를 함께 참조하면, 일 실시예의 회로모듈(FTC)은 회로기판(FCB) 및 구동 회로칩(TIC)을 포함할 수 있다. 회로기판(FCB)은 연성회로기판일 수 있다. 구동 회로칩(TIC)는 칩-온 필름(Chip on film) 형태로 회로기판(FCB)에 실장될 수 있다.
회로기판(FCB)은 복수의 그룹 신호라인(SL-F)을 포함한다. 복수의 그룹 신호라인(SL-F)은 회로 패드영역(PA-T)에 배치된 복수의 회로 패드(SL-FP, 도 8)를 포함하고, 복수의 회로 패드(SL-FP, 도 8)를 통해 입력센서(IS)의 패드부(SL-P)에 전기적으로 연결될 수 있다. 그룹 신호라인(SL-F)은 회로 패드영역(PA-T)에 배치된 복수의 회로 패드(SL-FP, 도 8)로부터 연장된 라인부분을 더 포함할 수 있다. 라인부분의 일단에는 입력센서(IS)의 패드부(SL-P)에 전기적으로 연결되는 복수의 회로 패드(SL-FP, 도 8)들이 배치되고, 타단에는 다른 구성에 전기적으로 연결되는 복수의 추가 회로 패드(미도시)들이 배치될 수 있다. 예를 들어, 추가 회로 패드에는 메인 회로기판이 전기적으로 연결될 수 있다. 또는, 추가 회로 패드에는 구동 회로칩(TIC)이 전기적으로 연결될 수도 있다.
복수의 그룹 신호라인(SL-F)이 복수의 회로 패드(SL-FP, 도 8)를 통해 입력센서(IS)의 패드부(SL-P)에 전기적으로 연결됨에 따라, 복수의 그룹 신호라인(SL-F) 중 적어도 일부는 입력센서(IS)의 제1 신호라인(SL1) 및 제2 신호라인(SL2) 중 적어도 하나에 전기적으로 연결될 수 있다. 복수의 그룹 신호라인(SL-F) 중 일부는 입력센서(IS)의 제3 신호라인(SL3)에 연결될 수 있다. 본 발명의 일 실시예에서, 복수의 그룹 신호라인(SL-F) 중 제1 신호라인(SL1)에 전기적으로 연결되는 신호라인을 제1 그룹 신호라인(SL-F1, 도 9a)으로, 복수의 그룹 신호라인(SL-F) 중 제2 신호라인(SL2)에 전기적으로 연결되는 신호라인을 제2 그룹 신호라인(SL-F2, 도 9a)으로 설명한다.
복수의 그룹 신호라인(SL-F) 상에는 전자기 차폐층(EMB)이 배치된다. 전자기 차폐층(EMB)은 적어도 복수의 그룹 신호라인(SL-F)이 배치된 배선 영역(WA)에 중첩하도록 배치될 수 있다. 전자기 차폐층(EMB)은 복수의 그룹 신호라인(SL-F) 중 적어도 일부에 중첩할 수 있다. 전자기 차폐층(EMB)은 복수의 그룹 신호라인(SL-F)에 전면적으로 중첩하도록 배치될 수 있다.
전자기 차폐층(EMB)은 전자기 차폐 기능을 제공할 수 있다. 전자기 차폐층(EMB)은 외부의 전자기파 등에 대하여 하부에 배치된 복수의 그룹 신호라인(SL-F)의 작동 환경을 안정화 할 수 있다. 또한, 전자기 차폐층(EMB)은 복수의 그룹 신호라인(SL-F) 중 일부로부터 발생하는 전자기파가 회로기판(FCB)에 포함된 다른 전자 부품이나, 전자 장치(ED, 도 2a)에서 인접하게 배치되는 다른 부품들에 간섭하는 것을 차단할 수 있다.
전자기 차폐층(EMB)은 박막의 필름 형태로 제공될 수 있다. 전자기 차폐층(EMB)은 예를 들어, 금속 차폐층을 포함할 수 있다. 금속 차폐층은 도전성 물질을 포함할 수 있다. 예를 들어, 금속 차폐층은 일정 두께의 구리 박판(copper foil) 또는 구리(Cu), 금(Au), 은(Ag) 등의 도전성 물질을 증착한 증착층을 포함할 수 있다. 전자기 차폐층(EMB)은 금속 차폐층 이외에, 접착층 등을 포함할 수 있다. 전자기 차폐층(EMB)은 접착물질을 포함하는 접착층에 의해 복수의 그룹 신호라인(SL-F) 상에 중첩하도록 부착되는 것일 수 있다.
회로기판(FCB)은 접속부(CN)를 더 포함할 수 있다. 접속부(CN)는 전자장치(ED, 도 2a)의 테스트를 위한 테스트 장치가 연결되는 커넥터가 연결되는 부분일 수 있다. 테스트 장치는 커넥터를 통해 접속부에 전기적으로 연결될 수 있고, 커넥터를 통해 테스트 신호를 회로기판(FCB)에 제공할 수 있다. 커넥터를 통해 테스트 장치로부터 회로기판(FCB)에 제공된 테스트 신호는 표시패널(DP, 도 4)에 제공될 수 있고, 테스트 신호에 의해 표시 모듈(DM, 도 2a)의 정상 동작 여부가 판단될 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시모듈의 일부분의 단면도이다. 도 8에서는 도 7a에 도시된 III-III' 절단선에 대응하는 단면을 도시하였다. 도 8에서는 회로모듈(FTC)의 회로 패드영역(PA-T)에 배치된 복수의 회로 패드(SL-FP) 중 하나와, 입력센서(IS)의 패드부(SL-P) 중 하나가 전기적으로 연결되는 부분의 단면을 도시하였다.
도 8을 참조하면, 회로기판(FCB)은 복수의 절연층(IL-1, IL-2)을 포함한다. 복수의 절연층(IL-1, IL-2) 각각은 폴리이미드 또는 폴리아미드와 같은 플라스틱 수지를 포함할 수 있다. 복수의 절연층(IL-1, IL-2)은 복수의 제1 절연층(IL-1)과, 복수의 제1 절연층(IL-1) 상에 배치되는 복수의 제2 절연층(IL-2)을 포함한다. 회로모듈(FTC)과 입력센서(IS)가 연결되는 부분에서, 복수의 제1 절연층(IL-1)은 복수의 제2 절연층(IL-2)에 비해 입력센서(IS)에 인접한 층일 수 있다.
복수의 제1 절연층(IL-1) 및 복수의 제2 절연층(IL-2) 각각은 복수의 서브 절연층을 포함할 수 있다. 일 실시예에서, 복수의 제1 절연층(IL-1)은 제1 서브 절연층(IL-F1), 제2 서브 절연층(IL-F2) 및 제3 서브 절연층(IL-F3)을 포함할 수 있다. 복수의 제2 절연층(IL-2)은 제4 서브 절연층(IL-F4), 제5 서브 절연층(IL-F5) 및 제6 서브 절연층(IL-F6)을 포함할 수 있다. 도 8에서는 복수의 제1 절연층(IL-1) 및 복수의 제2 절연층(IL-2) 각각이 3개의 서브 절연층을 포함하여, 입력센서(IS)가 총 6개의 서브 절연층을 포함하는 것을 예시적으로 도시하였으나, 이에 제한되지 않는다. 예를 들어, 복수의 제1 절연층(IL-1) 및 복수의 제2 절연층(IL-2) 각각은 2개의 서브 절연층을 포함하여, 입력센서(IS)가 총 4개의 서브 절연층을 포함할 수도 있다. 입력센서(IS)에 포함되는 서브 절연층의 개수는 4개 내지 6개 일 수 있다. 복수의 제1 절연층(IL-1)에 포함된 복수의 서브 절연층 중 하측에 배치된 적어도 하나는 제1 하측 서브 절연층으로 지칭되고, 최상층에 배치된 하나는 제1 상측 서브 절연층으로 지칭될 수 있다. 일 실시예에서, 제1 서브 절연층(IL-F1) 및 제2 서브 절연층(IL-F2)은 제1 하측 서브 절연층, 제3 서브 절연층(IL-F3)은 제1 상측 서브 절연층일 수 있다. 복수의 제2 절연층(IL-2)에 포함된 복수의 서브 절연층 중 하측에 배치된 적어도 하나는 제2 하측 서브 절연층으로 지칭되고, 최상층에 배치된 하나는 제2 상측 서브 절연층으로 지칭될 수 있다. 일 실시예에서, 제4 서브 절연층(IL-F4) 및 제5 서브 절연층(IL-F5)은 제2 하측 서브 절연층, 제6 서브 절연층(IL-F6)은 제2 상측 서브 절연층일 수 있다.
입력센서(IS)는 제1 절연층(210) 상에 배치된 패드부(SL-P)를 포함할 수 있다. 입력센서(IS)는 패드전극(PE)를 더 포함할 수 있다. 패드전극(PE)은 제2 절연층(230) 상에 배치되고, 제2 절연층(230)을 관통하는 관통홀(230-TH)을 통해 패드부(SL-P)에 연결될 수 있다. 제3 절연층(250)은 적어도 패드전극(PE)을 노출시키는 개구부를 가져, 패드전극(PE)의 노출된 상면이 이방성 도전 접착층(AL)에 포함된 도전볼(CB)과 접촉할 수 있다. 패드전극(PE)은 투명 도전성 산화물을 포함할 수 있다. 패드전극(PE)은 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다.
회로 패드(SL-FP)는 복수의 절연층(IL-1, IL-2) 중 어느 하나 상에 배치될 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 회로 패드(SL-FP)는 제2 서브 절연층(IL-F2)의 하면에 배치될 수 있다. 다만 이에 제한되지 않고, 회로 패드(SL-FP)는 입력센서(IS)에 포함된 복수의 서브 절연층 사이 중 어느 하나에 배치될 수 있다. 복수의 절연층(IL-1, IL-2) 중 회로 패드(SL-FP)가 배치된 계면의 아래에 배치된 절연층은 회로 패드(SL-FP)의 하면을 노출시키는 개구부를 가져, 회로 패드(SL-FP)의 노출된 하면이 도전볼(CB)과 접촉할 수 있다.
이방성 도전 접착층(AL)은 접착층(AM), 및 접착층(AM)에 혼합되는 복수의 도전볼들(CB)을 포함한다. 복수의 도전볼들(CB)은 랜덤하게 혼합되거나, 단층으로 정렬될 수 도 있다. 도전볼들(CB)은 도전성 금속 입자일 수 있다. 이방성 도전 접착층(AL)의 구성은 특별히 제한되지 않는다. 회로모듈(FTC)과 입력센서(IS)의 본딩 부분에서, 가압된 도전볼(CB)이 패드전극(PE)과 회로 패드(SL-FP) 각각에 접촉하여, 패드전극(PE)과 회로 패드(SL-FP)를 전기적으로 연결시킬 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 회로기판(FCB)의 단면도이다. 도 9a에서는 도 7a에 도시된 IV-IV' 절단선에 대응하는 단면을 도시하였다. 도 9b에서는 도 7b에 도시된 V-V' 절단선에 대응하는 단면을 도시하였다. 즉, 도 9a에서는 복수의 그룹 신호라인(SL-F)이 배치된 배선 영역(WA)에 대하여, 전자기 차폐층(EMB)이 생략된 일 단면을 도시하였고, 도 9b에서는 배선 영역(WA)에 대하여 전자기 차폐층(EMB)이 배치된 단면을 도시하였다.
도 7a, 도 7b, 도 9a 및 도 9b를 함께 참조하면, 회로기판(FCB)에 포함된 복수의 그룹 신호라인(SL-F)은 제1 그룹 신호라인(SL-F1) 및 제2 그룹 신호라인(SL-F2)을 포함한다. 제1 그룹 신호라인(SL-F1)은 입력센서(IS, 도 5b)의 제1 신호라인(SL1, 도 5b)에 전기적으로 연결되는 신호라인이고, 제2 그룹 신호라인(SL-F2)은 입력센서(IS, 도 5b)의 제2 신호라인(SL2, 도 5b)에 전기적으로 연결되는 신호라인이다. 도시하지는 않았으나, 복수의 그룹 신호라인(SL-F)은 입력센서(IS, 도 5b)의 제3 신호라인(SL3, 도 5b)에 전기적으로 연결되는 제3 그룹 신호라인을 더 포함할 수 있다.
복수의 제1 그룹 신호라인(SL-F1) 및 복수의 제2 그룹 신호라인(SL-F2) 각각은 서로 다른 층 상에 배치되는 복수의 서브 그룹 신호라인을 포함할 수 있다. 복수의 제1 그룹 신호라인(SL-F1)은 복수의 제11 그룹 신호라인(SL-F11), 복수의 제12 그룹 신호라인(SL-F12), 및 복수의 제13 그룹 신호라인(SL-F13)을 포함할 수 있다. 복수의 제2 그룹 신호라인(SL-F2)은 복수의 제21 그룹 신호라인(SL-F21), 복수의 제22 그룹 신호라인(SL-F22), 및 복수의 제23 그룹 신호라인(SL-F23)을 포함할 수 있다.
제1 그룹 신호라인(SL-F1) 중 적어도 일부와 및 제2 그룹 신호라인(SL-F2) 중 적어도 일부는 서로 다른 층 상에 배치될 수 있다. 일 실시예에서, 복수의 제1 그룹 신호라인(SL-F1) 중 적어도 일부는 제1 절연층(IL-1) 상에 배치되고, 복수의 제2 그룹 신호라인(SL-F2) 중 적어도 일부는 제2 절연층(IL-2) 상에 배치될 수 있다.
복수의 제1 그룹 신호라인(SL-F1) 및 복수의 제2 그룹 신호라인(SL-F2)에 포함된 복수의 서브 그룹 신호라인 각각은 서로 다른 서브 절연층 상에 배치될 수 있다. 일 실시예에서, 복수의 제11 그룹 신호라인(SL-F11)은 제1 서브 절연층(IL-F1) 상에 배치되고, 복수의 제12 그룹 신호라인(SL-F12)은 제2 서브 절연층(IL-F2) 상에 배치되고, 복수의 제13 그룹 신호라인(SL-F13)은 제3 서브 절연층(IL-F3) 상에 배치될 수 있다. 일 실시예에서, 복수의 제21 그룹 신호라인(SL-F21)은 제4 서브 절연층(IL-F4) 상에 배치되고, 복수의 제22 그룹 신호라인(SL-F22)은 제5 서브 절연층(IL-F5) 상에 배치되고, 복수의 제23 그룹 신호라인(SL-F23)은 제6 서브 절연층(IL-F6) 상에 배치될 수 있다.
복수의 제1 그룹 신호라인(SL-F1) 및 복수의 제2 그룹 신호라인(SL-F2)에 포함된 복수의 서브 그룹 신호라인 중 적어도 하나는 다른 서브 그룹 신호라인들과 적어도 일부가 평면상에서 중첩할 수 있다. 예를 들어, 도 9a에 도시된 바와 같이, 제1 서브 절연층(IL-F1) 상에 배치된 제11 그룹 신호라인(SL-F11) 중 적어도 일부와, 제4 서브 절연층(IL-F4) 상에 배치된 제21 그룹 신호라인(SL-F21) 중 적어도 일부가 평면상에서 중첩할 수 있다. 또는, 제2 서브 절연층(IL-F2) 상에 배치된 제12 그룹 신호라인(SL-F12) 중 적어도 일부와, 제5 서브 절연층(IL-F5) 상에 배치된 제22 그룹 신호라인(SL-F22) 중 적어도 일부가 평면상에서 중첩할 수 있다. 또는, 제3 서브 절연층(IL-F3) 상에 배치된 제13 그룹 신호라인(SL-F13) 중 적어도 일부와, 제6 서브 절연층(IL-F6) 상에 배치된 제23 그룹 신호라인(SL-F23) 중 적어도 일부가 평면상에서 중첩할 수 있다. 다만 이에 제한되지 않고, 복수의 서브 그룹 신호라인 중 적어도 하나는 다른 서브 그룹 신호라인들과 적어도 일부가 평면상에서 중첩하도록 배치되는 한, 복수의 제1 그룹 신호라인(SL-F1) 및 복수의 제2 그룹 신호라인(SL-F2)에 포함된 복수의 서브 그룹 신호라인의 배치관계는 제한되지 않고 선택될 수 있다.
복수의 그룹 신호라인(SL-F1, SL-F2)에 있어서, 복수의 절연층(IL-1, IL-2) 중 최상층 상에 배치된 신호라인은 최외곽 신호라인으로 지칭될 수 있다. 예를 들어, 도 9a에 도시된 실시예에서, 복수의 절연층(IL-1, IL-2) 중 최상층은 제6 서브 절연층(IL-F6)이고, 최외곽 신호라인은 제6 서브 절연층(IL-F6) 상에 배치된 제23 그룹 신호라인(SL-F23) 일 수 있다. 최외곽 신호라인인 제23 그룹 신호라인(SL-F23)은 복수의 절연층(IL-1, IL-2) 중 최상층인 제6 서브 절연층(IL-F6) 상에 직접 배치될 수 있다. 입력센서(IS)에서, 최외곽 신호라인인 제23 그룹 신호라인(SL-F23) 상에는 다른 절연층이 배치되지 않는다. 즉, 복수의 절연층(IL-1, IL-2)은 최외곽 신호라인인 제23 그룹 신호라인(SL-F23) 상에 다른 절연층을 포함하지 않는다.
전자기 차폐층(EMB)은 복수의 절연층(IL-1, IL-2) 상에 배치되며, 복수의 절연층(IL-1, IL-2) 중 최상층 상에 배치된 최외곽 신호라인을 커버한다. 예를 들어, 도 9a에 도시된 실시예에서, 전자기 차폐층(EMB)은 최외곽 신호라인인 제23 그룹 신호라인(SL-F23)을 커버할 수 있다. 전자기 차폐층(EMB)은 제23 그룹 신호라인(SL-F23)의 상면에 접촉하며, 제23 그룹 신호라인(SL-F23)을 전면적으로 커버할 수 있다. 제23 그룹 신호라인(SL-F23)이 배치되지 않은 부분에서, 전자기 차폐층(EMB)은 복수의 절연층(IL-1, IL-2) 중 최상층인 제6 서브 절연층(IL-F6)의 상면에 접촉할 수 있다. 일 실시예에서, 전자기 차폐층(EMB)은 금속 차폐층 및 접착층 등을 포함할 수 있고, 전자기 차폐층(EMB)에 포함된 접착층에 의해 최외곽 신호라인인 제23 그룹 신호라인(SL-F23)이 커버될 수 있다.
도 5a 내지 도 6, 도 7a, 도 7b, 도 9a 및 도 9b를 함께 참조하면, 본 발명의 일 실시예에 따른 표시모듈(DM)은 반사방지층(LF)으로 기존의 편광필름을 대체하여, 복수의 컬러필터(320)와 분할층(310)을 가지는 구조를 가질 수 있다. 반사방지층(LF)이 편광필름을 포함하지 않음에 따라, 반사방지층(LF)의 두께가 감소하여 기준 커패시턴스(capacitance)가 증가될 수 있고, 이에 따라 입력센서(IS)의 대역폭(Band-width) 및 센싱 감도가 저하될 수 있다.
본 발명의 일 실시예에 따른 표시모듈(DM)에 포함된 입력센서(IS)에서는 제1 감지 전극들(E1-1 내지 E1-4)에 연결되는 신호라인을 제1 감지 전극들(E1-1 내지 E1-4)의 양단들 중 일단들에 연결되는 제1 신호라인들(SL1), 및 제1 감지 전극들(E1-1 내지 E1-4)의 양단들 중 타단들에 연결되는 제2 신호라인들(SL2)을 포함한다. 이에 따라, 반사방지층(LF)의 두께가 감소에 따른 대역폭(Band-width)의 저하가 보상되어, 입력센서(IS)의 센싱 감도가 개선될 수 있다.
다만, 제1 감지 전극들(E1-1 내지 E1-4)의 양단에 제1 신호라인들(SL1) 및 제2 신호라인들(SL2)이 각각 연결되는 구조에서는, 제1 신호라인들(SL1) 및 제2 신호라인들(SL2) 각각과 연결되는 회로기판(FCB)의 그룹 신호라인(SL-F)의 개수가 증가하게 된다. 그룹 신호라인(SL-F)의 개수가 증가할 경우, 제한된 배선 영역(WA) 내에 많은 개수의 그룹 신호라인(SL-F)이 배치되어야 하므로, 그룹 신호라인(SL-F)은 서로 다른 절연층 상에 분리되어 배치되어야 하고, 이에 따라 절연층에 의해 커버되지 않고 노출되는 그룹 신호라인(SL-F)이 발생하게 된다. 즉, 전술한 바와 같이 복수의 그룹 신호라인(SL-F)에 있어서, 복수의 절연층(IL-1, IL-2) 중 최상층 상에 배치된 최외곽 신호라인은 다른 절연층에 의해 커버되지 않고 노출된 형태를 가지게 된다.
본 발명의 일 실시예에 따른 전자장치에서는 복수의 그룹 신호라인(SL-F) 중 적어도 일부에 중첩하도록 배치되는 전자기 차폐층(EMB)을 포함하므로, 다른 절연층에 의해 커버되지 않고 노출된 최외곽 신호라인을 커버할 수 있다. 이에 따라, 외부의 전자기파 등에 의해 최외곽 신호라인이 간섭받는 것을 방지하여, 최외곽 신호라인의 작동환경을 안정화 시킬 수 있으며, 최외곽 신호라인으로부터 발생하는 전자기파가 전자 장치에 포함된 다른 부품들에 간섭하는 것을 차단할 수 있다. 이에 따라, 전자기 차폐층(EMB)을 포함하는 전자 장치의 신뢰성이 개선될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
ED: 전자 장치 DP: 표시패널
IS: 입력센서 FCB: 회로기판
SL-F: 그룹 신호라인 EMB: 전자기 차폐층
IL-1, IL-2: 절연층

Claims (20)

  1. 복수의 발광 소자들을 포함하는 표시패널;
    상기 표시패널 상에 배치되고, 제1 감지전극, 상기 제1 감지전극과 교차하는 제2 감지전극, 상기 제1 감지전극의 일단에 연결된 제1 신호라인, 상기 제1 감지전극의 타단에 연결된 제2 신호라인, 및 상기 제2 감지전극의 일단에 연결된 제3 신호라인을 포함하는 입력센서; 및
    상기 입력센서에 전기적으로 연결된 회로기판을 포함하고,
    상기 회로기판은
    복수의 절연층;
    적어도 일부가 상기 복수의 절연층 상에 배치되고, 일단이 상기 제1 신호라인에 전기적으로 연결되는 제1 그룹 신호라인;
    적어도 일부가 상기 복수의 절연층 상에 배치되고, 일단이 상기 제2 신호라인에 전기적으로 연결된 제2 그룹 신호라인; 및
    상기 제2 그룹 신호라인 중 적어도 일부 상에 배치된 전자기 차폐층을 포함하는 전자장치.
  2. 제1항에 있어서,
    상기 복수의 절연층은 제1 절연층, 및 상기 제1 절연층 상에 배치되는 제2 절연층을 포함하고,
    상기 제2 절연층은 복수의 서브 절연층을 포함하고,
    상기 제2 그룹 신호라인 중 적어도 일부는 상기 복수의 서브 절연층 중 최상층 상에 배치되는 전자장치.
  3. 제2항에 있어서,
    상기 제1 절연층은
    적어도 하나의 제1 하측 서브 절연층; 및
    상기 제1 하측 서브 절연층 상에 배치된 제1 상측 서브 절연층을 포함하고,
    상기 제2 절연층은
    적어도 하나의 제2 하측 서브 절연층; 및
    상기 제2 하측 서브 절연층 상에 배치된 제2 상측 서브 절연층을 포함하고,
    상기 제2 그룹 신호라인 중 적어도 일부는 상기 제2 상측 서브 절연층 상에 배치되는 전자장치.
  4. 제3항에 있어서,
    상기 제2 그룹 신호라인은 상기 제2 상측 서브 절연층 상에 배치된 최외곽 신호라인을 포함하고,
    상기 전자기 차폐층은 상기 최외곽 신호라인을 커버하는 전자장치.
  5. 제3항에 있어서,
    상기 제2 그룹 신호라인 중 적어도 일부는 상기 제2 하측 서브 절연층 상에 배치되고, 상기 제2 그룹 신호라인 중 나머지 일부는 상기 제2 상측 서브 절연층 상에 배치되는 전자장치.
  6. 제1항에 있어서,
    상기 입력센서 상에 배치된 반사 방지층을 더 포함하고,
    상기 반사 방지층은 복수의 발광 소자들과 각각 중첩하는 복수의 분할 개구들이 정의된 분할층, 및 상기 복수의 분할 개구들에 각각 대응하여 배치된 복수의 컬러 필터들을 포함하는 전자장치.
  7. 제6항에 있어서,
    상기 반사 방지층 상에 배치되는 충격 흡수층을 더 포함하는 전자장치.
  8. 제7항에 있어서,
    상기 충격 흡수층 상에 배치되는 윈도우모듈을 더 포함하고,
    상기 윈도우모듈은 윈도우 보호층 및 박막 유리 기판을 포함하는 전자장치.
  9. 제1항에 있어서,
    상기 표시패널 아래에 배치되고, 상기 광 신호를 수신하는 전자모듈을 더 포함하고,
    상기 표시패널은 광 신호가 통과하는 제1 표시 영역, 상기 제1 표시 영역에 인접한 제2 표시 영역, 및 상기 제2 표시 영역에 인접한 주변 영역을 포함하고,
    상기 전자모듈은 상기 제1 표시 영역에 중첩하는 전자장치.
  10. 제1항에 있어서,
    상기 표시패널은 제1 비폴딩영역, 제2 비폴딩영역, 및 상기 제1 비폴딩영역과 상기 제2 비폴딩영역 사이에 배치된 폴딩영역을 포함하는 전자장치.
  11. 제1항에 있어서,
    상기 입력센서 및 상기 회로기판은 이방성 도전 접착층에 의해 전기적으로 연결된 전자장치.
  12. 제1항에 있어서,
    상기 표시패널은
    상기 복수의 발광 소자들을 커버하는 봉지층을 더 포함하고,
    상기 입력센서는 상기 봉지층 상에 직접 배치되는 전자장치.
  13. 제1항에 있어서,
    상기 표시패널 아래에 배치되는 지지층;
    상기 지지층 아래에 배치되는 커버층; 및
    상기 커버층 아래에 배치되는 디지타이저를 더 포함하는 전자장치.
  14. 복수의 발광 소자들을 포함하는 표시패널;
    상기 표시패널 상에 배치되고, 제1 감지전극, 상기 제1 감지전극과 교차하는 제2 감지전극, 상기 제1 감지전극의 일단에 연결된 제1 신호라인, 상기 제1 감지전극의 타단에 연결된 제2 신호라인, 및 상기 제2 감지전극의 일단에 연결된 제3 신호라인을 포함하는 입력센서;
    상기 입력센서 상에 배치되고, 상기 복수의 발광 소자들과 각각 중첩하는 복수의 분할 개구들이 정의된 분할층, 및 상기 복수의 분할 개구들에 각각 대응하여 배치된 복수의 컬러 필터들을 포함하는 반사방지층; 및
    상기 입력센서에 전기적으로 연결된 회로기판을 포함하고,
    상기 회로기판은
    복수의 절연층;
    상기 제1 신호라인 및 상기 제2 신호라인 중 적어도 하나에 연결되고, 상기 복수의 절연층 중 최상층 상에 배치되는 최외곽 신호라인을 포함하는 복수의 그룹 신호라인; 및
    상기 최외곽 신호라인 중 적어도 일부 상에 배치된 전자기 차폐층을 포함하는 전자장치.
  15. 제14항에 있어서,
    상기 복수의 그룹 신호라인은
    복수의 제1 서브 그룹 신호라인; 및
    상기 복수의 제1 서브 그룹 신호라인과 다른 층 상에 배치되고, 적어도 일부가 평면상에서 상기 복수의 제1 서브 그룹 신호라인 중 적어도 일부와 중첩하는 복수의 제2 서브 그룹 신호라인을 포함하는 전자장치.
  16. 제14항에 있어서,
    상기 전자기 차폐층은 상기 최외곽 신호라인 상에 직접 배치되는 전자장치.
  17. 제14항에 있어서,
    상기 입력센서는 상기 표시패널 상에 직접 배치되고,
    상기 반사방지층은 상기 입력센서 상에 직접 배치되는 전자장치.
  18. 복수의 발광 소자를 포함하고, 투과 영역 및 소자 영역을 포함하는 제1 영역 및 상기 제1 영역과 인접한 제2 영역을 포함하는 표시패널;
    상기 표시 패널 위에 배치된 윈도우;
    상기 표시 패널의 상기 제1 영역 아래에 배치된 전자 모듈;
    상기 표시 패널 및 상기 전자 모듈 아래에 배치되는 하우징;
    상기 표시패널 및 상기 윈도우 사이에 배치되고, 제1 감지전극, 상기 제1 감지전극의 일단에 연결된 제1 신호라인, 및 상기 제1 감지전극의 타단에 연결된 제2 신호라인을 포함하는 입력센서; 및
    상기 입력센서에 전기적으로 연결된 회로기판을 포함하고,
    상기 회로기판은
    복수의 절연층;
    상기 제1 신호라인 및 상기 제2 신호라인 중 적어도 하나에 연결되고, 상기 복수의 절연층 중 최상층 상에 배치되는 최외곽 신호라인을 포함하는 복수의 그룹 신호라인; 및
    상기 최외곽 신호라인 중 적어도 일부 상에 배치된 전자기 차폐층을 포함하는 전자장치.
  19. 제18항에 있어서,
    상기 전자기 차폐층은 상기 최외곽 신호라인을 전면적으로 커버하고,
    상기 복수의 절연층 중 상기 최상층은 상기 전자기 차폐층과 부분적으로 접촉하는 전자장치.
  20. 제18항에 있어서,
    상기 입력센서 상에 배치된 반사 방지층을 더 포함하고,
    상기 반사 방지층은 복수의 발광 소자들과 각각 중첩하는 복수의 분할 개구들이 정의된 분할층, 및 상기 복수의 분할 개구들에 각각 대응하여 배치된 복수의 컬러 필터들을 포함하는 전자장치.
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