KR20230139933A - 표시장치 - Google Patents

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KR20230139933A
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최종현
김연준
이정섭
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삼성디스플레이 주식회사
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Abstract

사용모드에 따라 변형이 가능한 표시패널을 제공한다. 표시패널은 형상이 일정한 제1 영역 및 동작 모드의 변화에 따라 형상이 변화되는 제2 영역을 포함한다. 상기 제2 영역은 제1 화소회로, 상기 제1 화소회로에 전기적으로 연결되고 상기 제1 화소회로에 중첩하는 제1 발광소자, 및 제2 화소회로를 포함하는 제1 부분 영역 및 상기 제2 화소회로에 전기적으로 연결되고, 상기 제2 화소회로에 비-중첩하는 제2 발광소자를 포함하는 제2 부분 영역을 포함할 수 있다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 좀 더 상세히 동작모드에 따라 형상이 변화되는 표시장치에 관한 것이다.
스마트 폰, 태블릿, 노트북 컴퓨터, 자동차용 내비게이션 및 스마트 텔레비전 등과 같은 전자장치들이 개발되고 있다. 이러한 전자장치들은 정보제공을 위해 표시장치를 구비한다.
사용자의 UX/UI를 만족시키기 위해 다양한 형태의 표시장치가 개발되고 있다. 그 중 플렉서블 표시장치의 개발이 활성화되었다.
본 발명은 내충격 특성이 향상된 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 지지플레이트 및 표시패널을 포함한다. 상기 지지플레이트는 제1 영역 및 복수 개의 개구부들과 상기 복수 개의 개구부들에 인접한 지지영역을 포함하는 제2 영역을 포함한다. 상기 표시패널은 상기 제1 영역에 중첩하는 제1 표시영역 및 상기 제2 영역에 중첩하는 제2 표시영역을 포함한다. 상기 제2 표시영역은, 제1 화소회로, 제2 화소회로, 및 상기 제1 화소회로에 전기적으로 연결된 제1 발광소자를 포함하며, 상기 지지영역의 적어도 일부분에 중첩하는 제1 부분영역 및 상기 제2 화소회로에 전기적으로 연결된 제2 발광소자를 포함하고, 상기 복수 개의 개구부들에 각각 중첩하는 복수 개의 제2 부분영역들을 포함할 수 있다.
상기 제1 영역은 평탄한 지지면을 제공할 수 있다.
상기 제1 표시영역과 상기 제2 표시영역은 아래의 수학식 1을 만족할 수 있다.
수학식 1
W1/Z ≥(W1+W2)/H
여기서, W1은 제1 방향 내에서 제1 부분영역의 너비이고, W2는 상기 제1 방향 내에서 제2 부분영역의 너비이며, H는 상기 제1 표시영역의 화소회로들의 해상도를 기준으로 계산한 상기 제1 표시영역의 화소회로의 표준너비이고, Z는 제1 부분영역의 화소회로들의 해상도를 기준으로 계산한 상기 제1 화소회로의 표준너비이다.
상기 제2 표시 영역의 상기 화소회로의 실측너비는 상기 제1 표시영역의 화소회로의 상기 표준너비보다 작을 수 있다.
상기 제1 표시영역은 제3 화소회로 및 상기 제3 화소회로에 전기적으로 연결된 제3 발광소자를 포함할 수 있다.
상기 제3 화소회로의 평면상 면적은 상기 제1 화소회로의 평면상 면적 및 상기 제2 화소회로의 평면상 면적과 실질적으로 동일할 수 있다.
상기 제1 표시영역은 제4 화소회로를 더 포함하고, 상기 복수 개의 제2 부분영역들 중 적어도 어느 하나는 상기 제4 화소회로에 전기적으로 연결된 제4 발광소자를 더 포함할 수 있다.
상기 표시패널은 상기 제4 화소회로와 상기 제4 발광소자를 연결하는 연결라인을 더 포함하고, 상기 연결라인은 상기 제4 발광소자의 애노드와 다른 층 상에 배치될 수 있다.
상기 제1 표시영역과 상기 제2 표시영역은 아래의 수학식 1을 만족할 수 있다.
수학식 1
W1/Z < (W1+W2)/H
여기서, W1은 제1 방향 내에서 제1 부분영역의 너비이고, W2는 상기 제1 방향 내에서 제2 부분영역의 너비이며, H는 상기 제1 표시영역의 화소회로들의 해상도를 기준으로 계산한 상기 제1 표시영역의 화소회로의 표준너비이고, Z는 제1 부분영역의 화소회로들의 해상도를 기준으로 계산한 상기 제1 화소회로의 표준너비이다.
상기 제1 표시영역의 발광소자의 해상도와 상기 제2 표시영역의 발광소자의 해상도는 실질적으로 동일할 수 있다.
상기 제2 표시영역의 상기 제1 부분영역의 화소회로의 해상도는 상기 제1 표시영역의 화소회로의 해상도보다 클 수 있다.
상기 제1 표시영역의 화소회로의 해상도는 상기 제2 표시영역의 상기 제2 부분영역의 화소회로의 해상도보다 클 수 있다.
상기 제2 부분영역에는 화소회로가 미-배치될 수 있다.
상기 제2 부분영역은 제4 화소회로 및 상기 제4 화소회로에 연결된 제4 발광소자를 더 포함할 수 있다.
제1 방향 내에서 상기 제2 부분영역의 너비는 상기 제1 부분영역의 너비보다 클 수 있다.
상기 제2 영역 및 상기 제2 표시영역은 제1 모드에서 펼쳐지고, 제2 모드에서 폴딩되거나 롤링되거나 슬라이딩될 수 있다.
상기 제1 영역 및 상기 제2 영역 각각은 복수 개 제공되고, 상기 복수 개의 제2 영역들 각각은 상기 복수 개의 제1 영역들 중 인접한 2개의 제1 영역들 사이에 배치될 수 있다.
상기 지지플레이트보다 탄성 모듈러스가 낮은 보강부재를 더 포함하고, 상기 보강부재는 적어도 상기 복수 개의 개구부들 내측에 배치될 수 있다.
상기 보강부재는 실리콘, 고무, 및 합성수지 중 어느 하나를 포함할 수 있다.
상기 보강부재는 제1 탄성 모듈러스를 갖는 제1 보강부재 및 상기 제1 탄성 모듈러스와 다른 제2 탄성 모듈러스를 갖는 제2 보강부재를 포함할 수 있다.
상기 제1 보강부재와 상기 제2 보강부재는 상기 복수 개의 개구부들 내측에서 접촉할 수 있다.
상기 제1 보강부재와 상기 제2 보강부재 중 어느 하나는 상기 지지플레이트의 일면을 커버할 수 있다.
상기 지지플레이트는 금속을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 제1 영역 및 동작 모드의 변화에 따라 형상이 변화되는 제2 영역을 포함하는 표시패널을 포함할 수 있다. 상기 제2 영역은, 제1 화소회로, 상기 제1 화소회로에 전기적으로 연결되고 상기 제1 화소회로에 중첩하는 제1 발광소자, 및 제2 화소회로를 포함하는 제1 부분 영역 및 상기 제2 화소회로에 전기적으로 연결되고, 상기 제2 화소회로에 비-중첩하는 제2 발광소자를 포함하는 제2 부분 영역을 포함할 수 있다.
본 발명에 따르면, 표시패널의 지지플레이트의 개구부에 대응하는 영역에 화소회로가 미-배치되거나, 배치된 화소회로의 해상도가 낮다. 그에 따라 외부충격에 의해 화소회로가 단선되거나 단락되는 불량이 감소된다.
지지플레이트의 개구부에 의해 지지플레이트의 폴딩영역 또는 롤링영역에서 발생하는 스트레스가 감소될 수 있다. 지지플레이트의 개구부에 배치된 보강부재는 지지플레이트의 개구부에 대응하는 표시패널의 부분영역의 내충격 특성을 향상시킨다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 전자장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 지지플레이트의 평면도이다.
도 5c는 도 5b에 도시된 지지플레이트의 일부분을 확대한 평면도이다.
도 5d는 도 5c의 I-I'에 대응하는 단면도이다.
도 5e는 도 5b에 도시된 지지플레이트의 일부분을 확대한 평면도이다.
도 6a는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 6b는 본 발명의 일 실시예에 따른 화소의 구동 방법을 도시한 타이밍도이다.
도 7a는 본 발명의 일 실시예에 따른 제1 표시영역의 확대된 평면도이다.
도 7b는 본 발명의 일 실시예에 따른 제2 표시영역의 확대된 평면도이다.
도 7c는 제2 표시영역을 지지플레이트에 중복하여 도시한 평면도이다.
도 8a는 본 발명의 일 실시예에 따른 제1 표시영역의 단면도이다.
도 8b 및 도 8c는 본 발명의 일 실시예에 따른 제2 표시영역의 단면도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 제1 표시영역의 확대된 평면도이다.
도 9c 및 도 9d는 본 발명의 일 실시예에 따른 제2 표시영역의 확대된 평면도이다.
도 10은 본 발명의 일 실시예에 따른 제1 및 제2 표시영역의 확대된 평면도이다.
도 11a는 본 발명의 일 실시예에 따른 지지플레이트의 일부분을 확대한 평면도이다.
도 11b 내지 도 11e는 도 11a의 II-II'에 대응하는 단면도이다.
도 12a 내지 도 12e는 본 발명의 일 실시예에 따른 지지플레이트의 단면도이다.
도 13a 내지 도 13c는 본 발명의 일 실시예에 따른 전자장치의 사시도이다.
도 14a 내지 도 14c는 본 발명의 일 실시예에 따른 전자장치의 사시도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 전자장치(ED)의 사시도이다. 도 1a는 펼쳐진 상태를, 도 1b 및 도 1c는 폴딩 상태를 도시하였다.
도 1a 내지 도 1c를 참조하면, 본 발명의 실시예에 따른 전자장치(ED)는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 표시면(DS)을 포함할 있다. 전자장치(ED)는 표시면(DS)을 통해 이미지(IM)를 사용자에게 제공할 수 있다.
표시면(DS)은 표시영역(DA) 및 표시영역(DA) 주변의 비-표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 이미지(IM)를 표시하고, 비-표시영역(NDA)은 이미지(IM)를 표시하지 않을 수 있다. 비-표시영역(NDA)은 표시영역(DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시영역(DA)의 형상과 비-표시영역(NDA)의 형상은 변형될 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 제3 방향(DR3)은 각 부재들의 전면과 배면을 구분하는 기준이 된다. 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다. 이하, 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향축들이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
전자장치(ED)는 폴딩영역(FA) 및 복수 개의 비폴딩영역들(NFA1, NFA2)을 포함할 수 있다. 비폴딩영역들(NFA1, NFA2)은 제1 비폴딩영역(NFA1) 및 제2 비폴딩영역(NFA2)을 포함할 수 있다. 제2 방향(DR2) 내에서, 폴딩영역(FA)은 제1 비폴딩영역(NFA1) 및 제2 비폴딩영역(NFA2) 사이에 배치될 수 있다.
제1 모드의 전자장치(ED)는 펼쳐진 상태로 정의되고, 제2 모드의 전자장치(ED)는 폴딩된 상태로 정의될 수 있다. 전자장치(ED)가 제1 모드에서 제2 모드로 변화됨에 따라 폴딩영역(FA)의 형상은 변화되지만, 비폴딩영역들(NFA1, NFA2)의 형상은 변화되지 않는다.
도 1b에 도시된 것과 같이, 폴딩영역(FA)은 제1 방향(DR1)에 평행한 폴딩축(FX)을 기준으로 폴딩될 수 있다. 폴딩영역(FA)은 소정의 곡률 및 곡률 반경(R1)을 갖는다. 제1 비폴딩영역(NFA1) 및 제2 비폴딩영역들(NFA2)은 서로 마주보고, 전자장치(ED)는 표시면(DS)이 외부에 노출되지 않도록 인-폴딩(inner-folding)될 수 있다.
본 발명의 일 실시예에서 전자장치(ED)는 표시면(DS)이 외부에 노출되도록 아웃-폴딩(outer-folding)될 수 있다. 본 발명의 일 실시예에서 전자장치(ED)는 펼침 동작으로부터 인-폴딩 또는 아웃-폴딩 동작이 상호 반복되도록 구성될 수 있으나 이에 제한되지 않는다. 본 발명의 일 실시예에서 전자장치(ED)는 펼침 동작, 인-폴딩 동작, 및 아웃-폴딩 동작 중 어느 하나를 선택할 수 있도록 구성될 수 있다.
도 1b에 도시된 것과 같이, 제1 비폴딩영역(NFA1)과 제2 비폴딩영역(NFA2) 사이의 거리는 곡률 반경(R1)의 2배와 실질적으로 동일할 수 있지만, 도 1c에 도시된 것과 같이, 제1 비폴딩영역(NFA1)과 제2 비폴딩영역(NFA2) 사이의 거리는 곡률 반경(R1)의 2배보다 작을 수 있다. 도 1b와 도 1c는 표시면(DS)을 기준으로 도시된 것이고, 전자장치(ED)의 외관을 이루는 하우징(HM, 도 2 참조)은 제1 비폴딩영역(NFA1)과 제2 비폴딩영역(NFA2)의 말단영역에서 접촉할 수도 있다.
도 2는 본 발명의 일 실시예에 따른 전자장치(ED)의 분해 사시도이다.
도 2에 도시된 바와 같이, 전자장치(ED)는 표시장치(DD), 전자모듈(EM), 전원모듈(PSM) 및 하우징(HM)을 포함할 수 있다. 별도로 도시하지 않았으나, 전자장치(ED)는 표시장치(DD)의 폴딩동작을 제어하기 위한 기구 구조물을 더 포함할 수 있다.
표시장치(DD)는 이미지를 생성하고 외부입력을 감지한다. 표시장치(DD)는 윈도우(WM) 및 표시모듈(DM)을 포함한다. 윈도우(WM)은 전자장치(ED)의 전면을 제공한다.
표시모듈(DM)은 적어도 표시패널(DP)을 포함할 수 있다. 도 2a에서 표시모듈(DM)의 적층 구조물 중 표시패널(DP)만을 도시하였으나, 실질적으로 표시모듈(DM)은 표시패널(DP)의 상측에 배치된 복수 개의 구성들을 더 포함할 수 있다. 표시모듈(DM)의 적층 구조에 대한 상세한 설명은 후술한다.
표시패널(DP)은 특별히 한정되는 것은 아니며 예를 들어, 유기발광 표시패널(organic light emitting display panel) 또는 무기발광 표시패널과 같은 발광형 표시패널일 수 있다.
표시패널(DP)은 전자장치(ED)의 표시영역(DA, 도 1a 참조) 및 비-표시영역(NDA, 도 1a 참조) 에 대응하는 표시영역(DP-DA) 및 비-표시영역(DP-NDA)을 포함한다. 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다.
도 2에 도시된 것과 같이, 표시패널(DP)의 비-표시영역(DP-NDA) 상에 구동칩(DIC)이 배치될 수 있다. 표시패널(DP)의 비-표시영역(DP-NDA)에 연성회로기판(FCB)이 결합될 수 있다. 연성회로기판(FCB)은 메인 회로기판에 연결될 수 있다. 메인 회로기판은 전자모듈(EM)을 구성하는 하나의 전자부품일 수 있다.
구동칩(DIC)은 표시패널(DP)의 화소를 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다. 도 2에서는 구동칩(DIC)이 표시패널(DP) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동칩(DIC)은 연성회로기판(FCB) 상에 실장될 수도 있다.
전자모듈(EM)은 제어 모듈, 무선통신 모듈, 영상입력 모듈, 음향입력 모듈, 음향출력 모듈, 메모리, 및 외부 인터페이스 모듈 등을 포함할 수 있다. 전자모듈(EM)은 메인 회로기판을 포함할 수 있고, 상기 모듈들은 메인 회로기판에 실장되거나, 플렉서블 회로기판을 통해 메인 회로기판에 전기적으로 연결될 수 있다. 전자모듈(EM)은 전원모듈(PSM)과 전기적으로 연결된다.
도 2를 참조하면 전자모듈(EM)은 제1 하우징(HM1)과 제2 하우징(HM2) 각각에 배치되고, 전원모듈(PSM)은 제1 하우징(HM1)과 제2 하우징(HM2) 각각에 배치될 수 있다. 미-도시되었으나, 제1 하우징(HM1)에 배치된 전자모듈(EM)과 제2 하우징(HM2)에 배치된 전자모듈(EM)은 연성회로기판을 통해 전기적으로 연결될 수 있다.
별도로 도시하지 않았으나, 전자장치(ED)는 전자광학모듈을 더 포함할 수 있다. 전자광학모듈은 광신호를 출력하거나 수신하는 전자부품일 수 있다. 전자광학모듈은 카메라 모듈 및/또는 근접센서를 포함할 수 있다. 카메라 모듈은 표시패널(DP)의 일부영역을 통해 외부의 이미지를 촬영할 수 있다.
도 2에 도시된 하우징(HM)은 표시장치(DD), 특히 윈도우(WM)와 결합되어 상기 다른 모듈들을 수납한다. 하우징(HM)은 서로 분리된 제1 및 제2 하우징(HM1, HM2)을 포함하는 것으로 도시하였으나 이에 제한되지 않는다. 미-도시하였으나, 전자장치(ED)는 제1 및 제2 하우징(HM1, HM2)를 연결하기 위한 힌지 구조물을 더 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다.
도 3을 참조하면, 표시패널(DP)은 표시영역(DP-DA) 및 표시영역(DP-DA) 주변의 비-표시영역(DP-NDA)을 포함할 수 있다. 표시영역(DP-DA)에 화소(PX)가 배치된다. 비-표시영역(DP-NDA)에 주사 구동부(SDV), 데이터 구동부, 및 발광 구동부(EDV)가 배치될 수 있다. 데이터 구동부는 도 3에 도시된 구동칩(DIC)에 구성된 일부 회로일 수 있다.
표시패널(DP)은 제2 방향(DR2) 내에서 구분되는 제1 영역(AA1), 제2 영역(AA2), 및 벤딩영역(BA)을 포함한다. 제2 영역(AA2) 및 벤딩영역(BA)은 비-표시영역(DP-NDA)의 일부 영역일 수 있다. 벤딩영역(BA)은 제1 영역(AA1)과 제2 영역(AA2) 사이에 배치된다.
제1 영역(AA1)은 도 1a의 표시면(DS)에 대응하는 영역이다. 제1 영역(AA1)은 제1 비폴딩영역(NFA10), 제2 비폴딩영역(NFA20), 및 폴딩영역(FA0)을 포함할 수 있다. 제1 비폴딩영역(NFA10), 제2 비폴딩영역(NFA20), 및 폴딩영역(FA0)은 도 1a 내지 도 1c의 제1 비폴딩영역(NFA1), 제2 비폴딩영역(NFA2), 및 폴딩영역(FA)에 각각 대응한다.
표시영역(DP-DA)은 제1 비폴딩영역(NFA10) 및 제2 비폴딩영역(NFA20)에 대응하는 2개의 제1 표시영역들(DA1) 및 폴딩영역(FA0)에 대응하는 제2 표시영역(DA2)을 포함할 수 있다.
제1 방향(DR1) 내에서 벤딩영역(BA) 및 제2 영역(AA2)의 길이는 제1 영역(AA1)의 길이보다 작을 수 있다. 벤딩축 방향의 길이가 짧은 영역은 좀 더 쉽게 벤딩할 수 있다.
표시패널(DP)은 복수 개의 화소들(PX), 복수 개의 주사 라인들(SL1~SLm), 복수 개의 데이터 라인들(DL1~DLn), 복수 개의 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 전원 라인(PL), 및 복수 개의 패드들(PD)을 포함할 수 있다. 여기서, m 및 n은 자연수이다. 화소들(PX)은 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 및 발광 라인들(EL1~ELm)에 연결될 수 있다.
주사 라인들(SL1~SLm)은 제2 방향(DR2)으로 연장되어 주사 구동부(SDV)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제2 방향(DR2)으로 연장되고, 벤딩영역(BA)을 경유하여 구동칩(DIC)에 연결될 수 있다. 발광 라인들(EL1~ELm)은 제1 방향(DR1)으로 연장되어 발광 구동부(EDV)에 연결될 수 있다.
전압 라인(PL)은 제2 방향(DR2)으로 연장된 부분과 제1 방향(DR1)으로 연장된 부분을 포함할 수 있다. 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 전압 라인(PL) 중 제2 방향(DR2)으로 연장된 부분은 벤딩영역(BA)을 경유하여 제2 영역(AA2)으로 연장될 수 있다. 전압 라인(PL)은 제1 전압을 화소들(PX)에 제공할 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 벤딩영역(BA)을 경유하여 제2 영역(AA2)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 벤딩영역(BA)을 경유하여 제2 영역(AA2)의 하단을 향해 연장될 수 있다.
평면 상에서, 패드들(PD)은 제2 영역(AA2)의 하단에 인접하게 배치될 수 있다. 구동칩(DIC), 전압 라인(PL), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 패드들(PD)에 연결될 수 있다. 연성회로기판(FCB)은 이방성 도전 접착층을 통해 패드들(PD)에 전기적으로 연결될 수 있다
도 4는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다.
도 4를 참조하면, 표시모듈(DM)은 표시패널(DP), 입력센서(ISP) 및 반사 방지층(ARL)을 포함할 수 있다. 표시패널(DP)은 베이스층(110), 회로층(120), 발광소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공할 수 있다. 베이스층(110)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 본 발명의 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(110)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 다층 또는 단층의 무기층, 상기 다층 또는 단층의 무기층 상에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(Polyimide)계 수지를 포함할 수 있으며, 특별히 제한되지 않는다.
회로층(120)은 베이스층(110) 상에 배치될 수 있다. 회로층(120)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다.
발광소자층(130)은 회로층(120) 상에 배치될 수 있다. 발광소자층(130)은 발광소자를 포함할 수 있다. 예를 들어, 발광소자는 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(140)은 발광소자층(130) 상에 배치될 수 있다. 봉지층(140)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광소자층(130)을 보호할 수 있다. 봉지층(140)은 적어도 하나의 무기층을 포함할 수 있다. 봉지층(140)은 무기층/유기층/무기층의 적층 구조물을 포함할 수 있다.
입력센서(ISP)는 표시패널(DP) 상에 직접 배치될 수 있다. 입력센서(ISP)는 정전용량 방식으로 사용자의 입력을 감지할 수 있다. 표시패널(DP)과 입력센서(ISP)는 연속된 공정을 통해 형성될 수 있다. 여기서 "직접 배치된다는 것"은 입력센서(ISP)와 표시패널(DP) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 입력센서(ISP)와 표시패널(DP) 사이에는 별도의 접착층이 배치되지 않을 수 있다.
반사 방지층(ARL)은 입력센서(ISP) 상에 직접 배치될 수 있다. 반사 방지층(ARL)은 표시장치(DD)의 외부로부터 입사되는 외부광의 반사율을 감소시킬 수 있다. 반사 방지층(ARL)은 컬러 필터들을 포함할 수 있다. 상기 컬러 필터들은 소정의 배열을 가질 수 있다. 예를 들어, 상기 컬러 필터들은 표시패널(DP)에 포함된 화소들의 발광 컬러들을 고려하여 배열될 수 있다. 또한, 반사 방지층(ARL)은 상기 컬러 필터들에 인접한 블랙 매트릭스를 더 포함할 수 있다.
본 발명의 일 실시예에서, 입력센서(ISP)와 반사 방지층(ARL)의 위치는 서로 바뀔 수 있다. 본 발명의 일 실시예에서, 반사 방지층(ARL)은 편광필름으로 대체될 수 있다. 편광필름은 접착층을 통해 입력센서(ISP)에 결합될 수 있다.
도 5a는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다. 도 5b는 본 발명의 일 실시예에 따른 지지플레이트(PLT)의 평면도이다. 도 5c는 도 5b에 도시된 지지플레이트(PLT)의 일부분을 확대한 평면도이다. 도 5d는 도 5c의 I-I'에 대응하는 단면도이다. 도 5e는 도 5b에 도시된 지지플레이트의 일부분을 확대한 평면도이다.
도 5a는 표시모듈(DM)이 폴딩되지 않은 펼쳐진 상태를 도시하였다. 도 5a에 있어서 표시모듈(DM)을 구분하는 영역들은 도 3의 표시패널(DP)을 기준으로 도시되었다.
도 5a를 참조하면, 표시장치(DD)는 윈도우(WM), 상측부재(UM), 표시모듈(DM), 및 하측부재(LM)를 포함한다. 상측부재(UM)는 윈도우(WM)와 표시모듈(DM) 사이에 배치된 구성을 통칭하고, 하측부재(LM)는 표시모듈(DM)의 하측에 배치된 구성을 통칭한다.
윈도우(WM)은 박막 유리 기판(UTG), 박막 유리 기판(UTG) 상에 배치된 윈도우 보호층(PF), 및 윈도우 보호층(PF)의 하면에 배치된 베젤패턴(BP)을 포함할 수 있다. 본 실시예에서 윈도우 보호층(PF)은 합성수지 필름을 포함할 수 있다. 윈도우(WM)은 윈도우 보호층(PF)과 박막 유리 기판(UTG)을 결합하는 접착층(AL1, 이하 제1 접착층)을 포함할 수 있다.
베젤패턴(BP)은 도 1a에 도시된 비-표시영역(NDA)에 중첩한다. 베젤패턴(BP)은 박막 유리 기판(UTG)의 일면 또는 윈도우 보호층(PF)의 일면 상에 배치될 수 있다. 도 5a에는 윈도우 보호층(PF)의 하면에 배치된 베젤패턴(BP)을 예시적으로 도시하였다. 이에 제한되지 않고, 베젤패턴(BP)은 윈도우 보호층(PF)의 상면에 배치될 수도 있다. 베젤패턴(BP)은 유색의 차광막으로써 예컨대, 코팅 방식으로 형성될 수 있다. 베젤패턴(BP)은 베이스 물질 및 베이스 물질에 혼합된 염료 또는 안료를 포함할 수 있다.
박막 유리 기판(UTG)의 두께는 15㎛ 내지 45㎛ 일 수 있다. 박막 유리 기판(UTG)은 화학 강화 유리일 수 있다. 박막 유리 기판(UTG)는 폴딩과 펼침이 반복되더라도 주름의 발생을 최소화할 수 있다.
윈도우 보호층(PF)의 두께는 50㎛ 내지 80㎛ 일 수 있다. 윈도우 보호층(PF)의 합성수지 필름은 폴리이미드(Polyimide), 폴리 카보네이트(Polycarbonate), 폴리아미드(Polyamide), 트리아세틸셀루로오스(Triacetylcellulose), 또는 폴리 메틸메타크릴레이트(Polymethylmethacrylate), 또는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)를 포함할 수 있다. 별도로 도시하지 않았으나, 윈도우 보호층(PF)의 상면 상에는 하드코팅층, 지문방지층, 및 반사방지층 중 적어도 하나가 배치될 수 있다.
제1 접착층(AL1)은 감압접착필름(PSA, Pressure Sensitive Adhesive film) 또는 광학 투명 접착부재(OCA, Optically Clear Adhesive)일 수 있다. 이하에서 설명되는 접착층들 역시 제1 접착층(AL1)과 동일한 접착제를 포함할 수 있다.
제1 접착층(AL1)은 박막 유리 기판(UTG)으로부터 분리될 수 있다. 박막 유리 기판(UTG) 대비 윈도우 보호층(PF)의 강도가 낮기 때문에 스크레치가 상대적으로 쉽게 발생할 수 있다. 제1 접착층(AL1)과 윈도우 보호층(PF)을 분리한 후 새로운 윈도우 보호층(PF)을 박막 유리 기판(UTG)에 부착할 수 있다.
상측부재(UM)는 상부필름(DL)을 포함한다. 상부필름(DL)은 합성수지 필름을 포함할 수 있다. 합성수지 필름은 폴리이미드(Polyimide), 폴리 카보네이트(Polycarbonate), 폴리아미드(Polyamide), 트리아세틸셀루로오스(Triacetylcellulose), 또는 폴리 메틸메타크릴레이트(Polymethylmethacrylate), 또는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)를 포함할 수 있다.
상부필름(DL)은 표시장치(DD)의 전면으로 인가되는 외부충격을 흡수할 수 있다. 도 4를 참조하여 설명한 표시모듈(DM)은 편광필름을 대체하는 반사 방지층(ARL)을 포함할 수 있는데, 이로 인해 표시장치(DD)의 전면 충격 강도는 감소될 수 있다. 상부필름(DL)은 반사 방지층(ARL)을 적용하여 감소된 충격 강도를 보상할 수 있다. 본 발명의 일 실시예에서 상부필름(DL)은 생략될 수 있다. 상측부재(UM)는 상부필름(DL)과 윈도우(WM)을 결합하는 제2 접착층(AL2) 및 상부필름(DL)과 표시모듈(DM)을 결합하는 제3 접착층(AL3)을 포함할 수 있다.
하측부재(LM)는 패널 보호층(PPL), 배리어층(BRL), 지지플레이트(PLT), 커버층(SCV), 및 디지타이저(DTM) 및 제4 내지 제8 접착층들(AL4 내지 AL8)을 포함할 수 있다. 본 발명의 일 실시예에서 상술한 구성들 중 일부는 생략될 수 있다. 예컨대, 배리어층(BRL), 커버층(SCV) 또는 디지타이저(DTM) 및 이와 관련된 접착층은 생략될 수 있다.
패널 보호층(PPL)은 표시모듈(DM)의 하측에 배치될 수 있다. 패널 보호층(PPL)은 표시모듈(DM)의 하부를 보호할 수 있다. 패널 보호층(PPL)은 가요성 합성수지 필름을 포함할 수 있다. 예를 들어, 패널 보호층(PPL)은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)를 포함할 수 있다.
본 발명의 일 실시예에서 패널 보호층(PPL)은 벤딩영역(BA)에 미-배치될 수도 있다. 패널 보호층(PPL)은 표시패널(DP, 도 3a 참조)의 제1 영역(AA1)을 보호하는 제1 패널 보호층(PPL-1) 및 제2 영역(AA2)을 보호하는 제2 패널 보호층(PPL-2)을 포함할 수 있다.
제4 접착층(AL4)이 패널 보호층(PPL)과 표시패널(DP)을 결합한다. 제4 접착층(AL4)은 제1 패널 보호층(PPL-1)에 대응하는 제1 부분(AL4-1) 및 제2 패널 보호층(PPL-2)에 대응하는 제2 부분(AL4-2)을 포함할 수 있다.
미-도시되었으나, 벤딩영역(BA)이 휘어질 때, 제2 패널 보호층(PPL-2)은 제2 영역(AA2)과 함께 제1 영역(AA1) 및 제1 패널 보호층(PPL-1)의 하측에 배치될 수 있다. 패널 보호층(PPL)이 벤딩영역(BA)에 배치되지 않으므로, 벤딩영역(BA)이 보다 용이하게 벤딩될 수 있다.
도 5a에 도시된 것과 같이, 제5 접착층(AL5)이 패널 보호층(PPL)과 배리어층(BRL)을 결합한다. 배리어층(BRL)은 패널 보호층(PPL)의 하측에 배치될 수 있다. 배리어층(BRL)은 외부의 눌림에 따른 압축력에 대한 저항력을 높일 수 있다. 따라서, 배리어층(BRL)은 표시패널(DP)의 변형을 막아주는 역할을 할 수 있다. 배리어층(BRL)은 폴리 이미드 또는 폴리에틸렌 테레프탈레이트와 같은 가요성 플라스틱 물질을 포함할 수 있다. 또한, 배리어층(BRL)은 광투과율이 낮은 유색의 필름일 수 있다. 배리어층(BRL)은 외부로부터 입사되는 광을 흡수할 수 있다. 예를 들어, 배리어층(BRL)은 검정색 합성수지 필름일 수 있다. 윈도우 보호층(PF)의 상측으로부터 표시장치(DD)를 바라봤을 때, 배리어층(BRL)의 하측에 배치된 구성 요소들은 사용자에게 시인되지 않을 수 있다.
제6 접착층(AL6)이 배리어층(BRL)과 지지플레이트(PLT)을 결합한다. 제6 접착층(AL6)은 서로 이격된 제1 부분(AL6-1)과 제2 부분(AL6-2)을 포함할 수 있다. 제1 부분(AL6-1)과 제2 부분(AL6-2)의 이격된 거리(D6, 또는 간격)는 폴딩영역(FA0)의 너비에 대응하고, 후술하는 갭(GP)보다 크다.
지지플레이트(PLT)은 배리어층(BRL) 하측에 배치된다. 지지플레이트(PLT)은 지지층의 상측에 배치된 구성들을 지지하고, 표시장치(DD)의 펼쳐진 상태와 폴딩된 상태를 유지한다. 지지플레이트(PLT)은 배리어층(BRL)보다 큰 강도를 갖는다.
지지플레이트(PLT)은 강도가 높은 금속 재료를 포함할 수 있다. 지지플레이트(PLT)은 60GPa 이상의 탄성 모듈러스를 갖는 물질을 포함할 수 있다. 지지플레이트(PLT)은 스테인레스강과 같은 금속 물질을 포함할 수 있다.
지지플레이트(PLT)은 강화 섬유 복합재를 포함할 수도 있다. 지지플레이트(PLT)은 매트릭스부의 내측에 배치된 강화 섬유를 포함할 수 있다. 강화 섬유는 탄소 섬유 또는 유리 섬유일 수 있다. 매트릭스부는 고분자 수지를 포함할 수 있다. 매트릭스부는 열가소성 수지를 포함할 수 있다. 예를 들어, 매트릭스부는 폴리아미드계 수지 또는 폴리프로필렌계 수지를 포함할 수 있다. 예를 들어, 강화 섬유 복합재는 탄소 섬유 강화 플라스틱(CFRP: Carbon fiber reinforced plastic) 또는 유리 섬유 강화 플라스틱(GFRP: Glass fiber reinforced plastic)일 수 있다.
도 5a 내지 도 5d를 참조하면, 지지플레이트(PLT)은 적어도 제1 비폴딩영역(NFA10)에 대응하는 제1 지지부분(PLT-1) 및 제2 비폴딩영역(NFA20)에 대응하는 제2 지지부분(PLT-2)을 포함한다. 지지플레이트(PLT)은 폴딩영역(FA0)에 대응하고 제1 지지부분(PLT-1)과 제2 지지부분(PLT-2) 사이에 배치되며 복수 개의 개구부들(OP)이 정의된 폴딩부분(PLT-F)을 포함할 수 있다. 제1 지지부분(PLT-1), 제2 지지부분(PLT-2), 및 폴딩부분(PLT-F)은 일체의 형상을 가질 수 있다.
도 1a 내지 도 1c를 참조하여 설명한 것과 같이, 전자장치(ED)가 제1 모드에서 제2 모드로 변화됨에 따라 폴딩부분(PLT-F)의 형상은 변화되지만 제1 지지부분(PLT-1) 및 제2 지지부분(PLT-2)의 형상은 변화되지 않는다. 제1 지지부분(PLT-1) 및 제2 지지부분(PLT-2) 각각은 동작 모드와 무관하게 평탄한 지지면을 제공한다. 제1 지지부분(PLT-1) 및 제2 지지부분(PLT-2)은 전자장치(ED)의 동작 모드 변화에 따라 형상이 변화되지 않는 제1 영역으로 정의될 수 있고, 폴딩부분(PLT-F)은 전자장치(ED)의 동작 모드 변화에 따라 형상이 변화되는 제2 영역으로 정의될 수 있다.
도 5c에 도시된 것과 같이, 복수 개의 개구부들(OP)은 폴딩영역(FA0)이 평면상에서 격자형상을 갖도록 배열될 수 있다. 복수 개의 개구부들(OP)에 의해 폴딩부분(PLT-F)의 가요성이 향상된다. 폴딩부분(PLT-F)은 도 1b 및 도 1c에 도시된 폴딩 동작시 제1 지지부분(PLT-1)과 제2 지지부분(PLT-2)으로부터 오픈된 배리어층(BRL)의 중앙영역으로 이물질이 침투하는 것을 방지할 수 있다. 복수 개의 개구부들(OP)에 의해 폴딩부분(PLT-F)의 가요성이 향상된다.
도 5c에 도시된 것과 같이, 폴딩부분(PLT-F)은 복수 개의 개구부들(OP)이 정의된다. 복수 개의 개구부들(OP)을 제외한 영역은 지지영역으로 정의된다. 지지영역은 제1 연장부분들(F-C)과 제2 연장부분들(F-L)을 포함할 수 있다. 제1 연장부분들(F-C) 각각은 제1 방향(DR1)으로 연장되고 제1 연장부분들(F-C)은 제2 방향(DR2)으로 나열된다. 제2 연장부분들(F-L) 각각은 제2 방향(DR2)으로 연장되고, 인접하는 제1 연장부분들(F-C) 사이에 배치된다. 제1 연장부분들(F-C)과 제2 연장부분들(F-L)은 격자형상을 정의할 수 있다. 복수 개의 개구부들(OP)이 제2 방향을 따라 지그재그 배치되도록 제1 연장부분들(F-C)이 위치될 수 있다.
도 5d에 도시된 것과 같이, 복수 개의 개구부들(OP) 각각은 균일한 너비를 가질 수 있다. 복수 개의 개구부들(OP) 각각의 너비는 제3 방향(DR3) 내에서 변화되지 않고, 일정한 값을 가질 수 있다.
도 5e를 참조하면, 도 5c와 다르게 제2 연장부분들(F-L)이 생략될 수 있다. 제1 연장부분들(F-C) 각각은 제1 방향(DR1)으로 연장된 스틱부재에 해당할 수 있다. 제1 지지부분(PLT-1)과 제2 지지부분(PLT-2) 사이에 균일한 간격으로 스틱부재들이 제2 방향(DR2)을 따라 배열될 수 있다.
스틱부재들은 도 5b를 기준으로 제1 방향(DR1)의 길이가 제1 지지부분(PLT-1) 또는 제2 지지부분(PLT-2)과 동일할 수 있다. 스틱부재들 사이의 영역들은 상술한 개구부들(OP)에 대응할 수 있다.
도 5a를 참조하면, 지지플레이트(PLT)의 하측에 커버층(SCV)과 디지타이저(DTM)가 배치된다. 폴딩영역(FA0)에 중첩하도록 커버층(SCV)이 배치된다. 디지타이저(DTM)는 제1 지지부분(PLT-1)과 제2 지지부분(PLT-2)에 각각 중첩하는 제1 디지타이저(DTM-1) 및 제2 디지타이저(DTM-2)를 포함할 수 있다. 제1 디지타이저(DTM-1) 및 제2 디지타이저(DTM-2) 각각의 일부분은 커버층(SCV)의 하측에 배치될 수도 있다.
제7 접착층(AL7)이 지지플레이트(PLT)과 디지타이저(DTM)를 결합하고, 제8 접착층(AL8)이 커버층(SCV)과 지지플레이트(PLT)을 결합한다. 제7 접착층(AL7)은 제1 지지부분(PLT-1)과 제1 디지타이저(DTM-1)를 결합하는 제1 부분(AL7-1) 및 제2 지지부분(PLT-2)과 제2 디지타이저(DTM-2)를 결합하는 제2 부분(AL7-2)을 포함할 수 있다.
커버층(SCV)은 제2 방향(DR2) 내에서 제1 부분(AL7-1)과 제2 부분(AL7-2) 사이에 배치될 수 있다. 커버층(SCV)은 펼쳐진 상태에서 디지타이저(DTM)에 대한 간섭을 방지하기 위해 디지타이저(DTM)와 이격될 수 있다. 커버층(SCV)과 제8 접착층(AL8) 두께의 합은 제7 접착층(AL7)의 두께보다 작을 수 있다.
커버층(SCV)은 폴딩부분(PLT-F)의 개구부들(OP)을 커버할 수 있다. 커버층(SCV)은 지지플레이트(PLT)보다 낮은 탄성 계수를 가질 수 있다. 예를 들어, 커버층(SCV)은 열가소성 폴리 우레탄, 고무, 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
디지타이저(DTM)는 EMR 감지 패널으로도 불리는데, 전자 펜과의 미리 설정된 공진 주파수의 자기장을 발생하는 다수의 루프 코일(loop coil)을 포함한다. 루프 코일에서 형성된 자기장은 전자 펜의 인덕터(코일)와 커패시터로 구성된 LC 공진 회로(LC resonance circuit)에 인가된다. 코일은 수신된 자기장에 의하여 전류를 발생하고, 발생된 전류를 커패시터로 전달한다. 이에 따라 커패시터는 코일로부터 입력되는 전류를 충전하고, 충전된 전류를 코일로 방전시킨다. 결국, 코일에는 공진주파수의 자기장이 방출된다. 전자 펜에 의하여 방출된 자기장은 디지타이저의 루프 코일에 의하여 다시 흡수될 수 있으며, 이에 따라 전자 펜이 터치스크린의 어느 위치에 근접하여 있는지를 판단할 수 있다.
제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)는 소정의 갭(GP)을 두고 이격되어 배치된다. 갭(GP)은 0.3mm 내지 3mm 일 수 있고, 폴딩영역(FA0)에 대응하도록 배치될 수 있다.
도 6a는 본 발명의 일 실시예에 따른 화소(PXij)의 등가회로도이다. 도 6b는 본 발명의 일 실시예에 따른 화소의 구동 방법을 도시한 타이밍도이다.
도 6a에는 제1 그룹의 i번째 주사 라인(SLi)에 연결되고, j번째 데이터 라인(DLj)에 연결된 화소(PXij)를 예시적으로 도시하였다. 화소(PXij)는 화소 구동회로(PC, 이하 화소회로)와 발광소자(LD)를 포함할 수 있다.
본 실시예에서 화소회로(PC)는 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 커패시터(Cst)를 포함할 수 있다. 본 실시예에서 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제5 트랜지스터(T5) 내지 제7 트랜지스터(T7)은 P타입의 트랜지스터이고, 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)는 N타입 트랜지스터인 것으로 설명된다. 다만, 이에 제한되지 않고, 제1 내지 제7 트랜지스터들(T1 내지 T7)은 P타입의 트랜지스터 또는 N타입 트랜지스터 중 어느 하나로 구현할 수 있다. N타입 트랜지스터의 입력영역(또는 입력전극)은 드레인(또는 드레인 영역)으로 설명되고, P타입 트랜지스터의 입력영역은 소스(또는 소스 영역)로 설명되고, N타입 트랜지스터의 출력영역(또는 출력전극)은 소스(또는 소스 영역)로 설명되고, P타입 트랜지스터의 출력영역은 드레인(또는 드레인 영역)로 설명된다. 또한, 본 발명의 일 실시예에서 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 생략될 수 있다.
본 실시예에서 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 커패시터(Cst)는 제1 전원 전압(ELVDD)을 수신하는 전원 라인(PL)과 기준 노드(RN) 사이에 전기적으로 연결된다. 커패시터(Cst)는 기준 노드(RN)에 전기적으로 연결되는 제1 전극(CE10) 및 전원 라인(PL)에 전기적으로 연결되는 제2 전극(CE20)을 포함한다.
발광소자(LD)는 제1 트랜지스터(T1)와 신호라인(SL) 사이에 전기적으로 연결된다. 신호라인(SL)은 발광소자(LD)의 캐소드에 제2 전원 전압(ELVSS)을 제공하거나, 구동신호(TDS)를 제공할 수 있다. 제2 전원 전압(ELVSS)은 제1 전원 전압(ELVDD)보다 낮은 레벨을 갖는다.
제1 트랜지스터(T1)는 전원 라인(PL)과 발광소자(LD)의 애노드 사이에 전기적으로 연결된다. 제1 트랜지스터(T1)의 소스(S1)는 전원 라인(PL)과 전기적으로 연결된다. 본 명세서에서 "트랜지스터와 신호라인 또는 트랜지스터와 트랜지스터 사이에 전기적으로 연결된다"는 것은 "트랜지스터의 소스, 드레인, 게이트가 신호라인과 일체의 형상을 갖거나, 연결전극을 통해서 연결된 것"을 의미한다. 제1 트랜지스터(T1)의 소스(S1)와 전원 라인(PL) 사이에는 다른 트랜지스터가 배치되거나 미-배치될 수 있다.
제1 트랜지스터(T1)의 드레인(D1)은 발광소자(LD)의 애노드와 전기적으로 연결된다. 제1 트랜지스터(T1)의 드레인(D1)과 발광소자(LD)의 애노드 사이에는 다른 트랜지스터가 배치되거나 미-배치될 수 있다. 제1 트랜지스터(T1)의 게이트(G1)는 기준 노드(RN)에 전기적으로 연결된다.
제2 트랜지스터(T2)는 j번째 데이터 라인(DLj)과 제1 트랜지스터(T1)의 소스(S1) 사이에 전기적으로 연결된다. 제2 트랜지스터(T2)의 소스(S2)는 j번째 데이터 라인(DLj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 드레인(D2)은 제1 트랜지스터(T1)의 소스(S1)에 전기적으로 연결된다. 본 실시예에서 제2 트랜지스터(T2)의 게이트(G2)는 제1 그룹의 i번째 주사 라인(SLi)에 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 기준 노드(RN)와 제1 트랜지스터(T1)의 드레인(D1) 사이에 전기적으로 연결된다. 제3 트랜지스터(T3)의 드레인(D3)은 제1 트랜지스터(T1)의 드레인(D1)에 전기적으로 연결되고, 제3 트랜지스터(T3)의 소스(S3)는 기준 노드(RN)에 전기적으로 연결된다. 싱글 게이트의 제3 트랜지스터(T3)을 도시하였으나, 제3 트랜지스터(T3)는 복수 개의 게이트를 포함할 수 있다. 본 실시예에서 제3 트랜지스터(T3)의 게이트(G3)는 제2 그룹의 i번째 주사 라인(GLi)에 전기적으로 연결될 수 있다. 제4 트랜지스터(T4)는 기준 노드(RN)와 제1 전압라인(VL1) 사이에 전기적으로 연결된다. 제4 트랜지스터(T4)의 드레인(D4)은 기준 노드(RN) 에 전기적으로 연결되고, 제4 트랜지스터(T4)의 소스(S4)는 제1 전압라인(VL1)에 전기적으로 연결된다. 싱글 게이트의 제4 트랜지스터(T4)를 도시하였으나, 제4 트랜지스터(T4)는 복수 개의 게이트들을 포함할 수 있다. 본 실시예에서 제4 트랜지스터(T4)의 게이트(G4)는 제3 그룹의 i번째 주사 라인(HLi)에 전기적으로 연결될 수 있다.
제5 트랜지스터(T5)는 전원 라인(PL)와 제1 트랜지스터(T1)의 소스(S1) 사이에 전기적으로 연결된다. 제5 트랜지스터(T5)의 소스(S5)는 전원 라인(PL)에 전기적으로 연결되고, 제5 트랜지스터(T5)의 드레인(D5)은 제1 트랜지스터(T1)의 소스(S1)에 전기적으로 연결된다. 제5 트랜지스터(T5)의 게이트(G5)는 i번째 발광 라인(ELi)에 전기적으로 연결될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 드레인(D1)과 발광소자(LD) 사이에 전기적으로 연결된다. 제6 트랜지스터(T6)의 소스(S6)는 제1 트랜지스터(T1)의 드레인(D1)에 전기적으로 연결되고, 제6 트랜지스터(T6)의 드레인(D6)은 발광소자(LD)의 애노드에 전기적으로 연결된다. 제6 트랜지스터(T6)의 게이트(G6)는 i번째 발광 라인(ELi)에 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서 제6 트랜지스터(T6)의 게이트(G6)는 제5 트랜지스터(T5)의 게이트(G5)와 다른 신호라인에 연결될 수도 있다.
제7 트랜지스터(T7)는 제6 트랜지스터(T6)의 드레인(D6)과 제2 전압라인(VL2) 사이에 전기적으로 연결된다. 제7 트랜지스터(T7)의 소스(S7)는 제6 트랜지스터(T6)의 드레인(D6)에 전기적으로 연결되고, 제7 트랜지스터(T7)의 드레인(D7)은 제1 전압라인(VL1)에 전기적으로 연결된다. 제7 트랜지스터(T7)의 게이트(G7)는 제1 그룹의 i+1번째 주사 라인(SLi+1)에 전기적으로 연결될 수 있다.
도 6b를 참조하여 화소(PXij)의 동작을 좀 더 상세히 설명한다. 도 6b를 참조하면, 신호들(Ei, GIi, GWi, GCi, GWi+1) 각각은 일부 구간 동안에 하이레벨(V-HIGH)을 갖고 일부 구간 동안 로우레벨(V-LOW)을 가질 수 있다. 도 6b에서 신호들(Ei, GIi, GWi, GCi, GWi+1)이 동일한 펄스폭을 갖는 것으로 도시되었으나, 이에 제한되지 않는다. 신호들(Ei, GIi, GWi, GCi, GWi+1)의 펄스폭은 제1 내지 제7 트랜지스터(T1 내지 T7)의 목적하는 턴-온구간을 고려하여 결정될 수 있다. N타입의 트랜지스터들은 대응하는 신호가 하이레벨(V-HIGH)을 가질 때 턴-온되고, P타입의 트랜지스터들은 대응하는 신호가 로우레벨(V-LOW)을 가질 때 턴-온된다.
발광제어신호(EMi)가 하이레벨(V-HIGH)을 가질 때, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-오프된다. 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴-오프되면 전원 라인(PL)과 발광소자(LD) 사이에 전류 패스가 형성되지 않는다. 따라서 해당 구간은 비발광 구간으로 정의될 수 있다.
제3 그룹의 i번째 주사 라인(HLi)에 인가된 스캔 신호(GIi)가 하이레벨(V-HIGH)을 가질 때, 제4 트랜지스터(T4)가 턴-온된다. 제4 트랜지스터(T4)가 턴-온되면 제1 초기화 전압(Vint)에 의해 기준 노드(RN)가 초기화된다.
제1 그룹의 i번째 주사 라인(SLi)에 인가된 스캔 신호(GWi)가 로우레벨(V-LOW)을 갖고, 제2 그룹의 i번째 주사 라인(GLi)에 인가된 스캔 신호(GCi)가 하이레벨(V-HIGH)을 가질 때, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-온된다.
기준 노드(RN)가 초기화 전압(Vint)으로 초기화되었기 때문에 제1 트랜지스터(T1)가 턴-온된 상태이다. 제1 트랜지스터(T1)가 턴-온되면 데이터 신호(Dj, 도 6a 참조)에 대응되는 전압이 기준 노드(RN)에 제공된다. 이때, 커패시터(Cst)는 데이터 신호(Dj)에 대응되는 전압을 저장한다. 데이터 신호(Dj)에 대응되는 전압은 데이터 신호(Dj)에서 제1 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 전압일 수 있다.
제1 그룹의 i+1번째 주사 라인(SLi+1)에 인가된 스캔 신호(GWi+1)가 로우레벨(V-LOW)을 가질 때, 제7 트랜지스터(T7)가 턴-온된다. 제7 트랜지스터(T7)가 턴-온됨에 따라 발광소자(LD)의 애노드는 제2 초기화 전압(VAint)으로 초기화된다. 발광소자(LD)의 기생 커패시터가 방전될 수 있다.
발광제어신호(EMi)가 로우레벨(V-LOW)를 가지면 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온된다. 제5 트랜지스터(T5)가 턴-온되면 제1 전원 전압(ELVDD)이 제1 트랜지스터(T1)에 제공된다. 제6 트랜지스터(T6)가 턴-온되면 제1 트랜지스터(T1)과 발광소자(LD)가 전기적으로 연결된다. 발광소자(LD)는 제공받는 전류량에 대응하여 휘도의 광을 생성한다.
도 7a는 본 발명의 일 실시예에 따른 제1 표시영역(DA1, 도 3 참조)의 일부분(AA)를 확대된 평면도이다. 도 7b는 본 발명의 일 실시예에 따른 제2 표시영역(DA2, 도 3 참조)의 일부(BB)를 확대된 평면도이다. 도 7c는 제2 표시영역 DA2)을 지지플레이트(PLT)에 중복하여 도시한 평면도이다.
표시장치의 해상도는 기준영역 내 배치된 화소의 개수에 의해 결정되며, 예컨대, PPI(Pixels Per Inch)로 측정될 수 있다. 통상적으로 발광소자의 해상도와 화소회로의 해상도는 화소의 해상도와 동일하다. 화소들 각각은 1 대 1로 연결된 발광소자와 화소회로를 포함하고, 발광소자와 화소회로는 표시영역(DP-DA, 도 3 참조) 전체에 균일하게 배치되기 때문이다.
도 7a 및 도 7b를 참조하면, 제1 표시영역(DA1)과 제2 표시영역(DA2)은 서로 다른 화소 배치를 가질 수 있다. 좀 더 구체적으로 제1 표시영역(DA1)과 제2 표시영역(DA2)은 서로 동일한 발광소자들의 배치를 갖지만, 제1 표시영역(DA1)과 제2 표시영역(DA2)은 서로 다른 화소회로들의 배치를 가질 수 있다. 서로 동일한 발광소자들의 배치를 갖는다는 것은 발광소자들 사이의 간격이 동일한 것을 의미할 수 있다. 또한, 발광소자들의 컬러배열이 동일한 것을 의미할 수 있다. 이하, 도 7a 및 도 7b를 참조하여 좀 더 상세히 설명한다.
도 7a를 참조하면, 제1 표시영역(DA1)에 제1 화소들(PX1)이 배치된다. 제1 표시영역(DA1) 내에 제1 화소들(PX1)은 균일하게 배치된다. 제1 화소들(PX1) 각각은 발광소자(LD1, 이하 제1 발광소자) 및 이에 전기적으로 연결된 화소회로(PC1, 이하 제1 화소회로)를 포함한다. 제1 발광소자들(LD1)은 레드 발광소자, 그린 발광소자, 및 블루 발광소자를 포함할 수 있다. 동일한 면적의 레드 발광소자, 그린 발광소자, 및 블루 발광소자를 예시적으로 도시하였으나, 이에 제한되지 않는다. 또한, 도 7a에는 레드 발광소자, 그린 발광소자, 및 블루 발광소자를 대표하여 애노드가 도시되었다. 애노드와 대응하는 제1 화소회로(PC1)는 컨택홀을 통해 연결될 수 있다. 이에 대한 상세한 설명은 후술한다. 원형의 애노드를 예시적으로 도시하였으나, 애노드의 형상은 특별히 제한되지 않는다.
도 7a을 참조하면 2개의 제1 화소회로들(PC1)이 인접하게 배치되어 하나의 회로그룹을 이룬다. 복수 개의 회로그룹들이 일정한 간격으로 이격되어 배치된다. 그러나, 도 7a에 도시된 제1 화소회로들(PC1)의 배치는 일 예에 불과하고 이에 제한되지 않는다. 제1 화소회로들(PC1)은 화소행들(PXL1 내지 PXL4) 내에서 균일한 간격으로 이격되어 배치될 수 있다.
제1 화소회로(PC1)는 도 6a에 도시된 등가회로를 가질 수 있다. 도 6a에 제1 화소회로(PC1)로 도시된 영역은 도 6a에 도시된 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 커패시터(Cst)가 점유하는 영역을 단순하게 도시한 것이다. 제1 화소회로(PC1)가 모두 동일하게 도시되었으나, 이에 제한되지 않는다. 제1 화소회로(PC1)는 제1 타입의 화소회로와 제2 타입의 화소회로를 포함할 수 있으며, 한쌍을 이루며 반복적으로 배치될 수 있다.
제1 표시영역(DA1)에는 복수 개의 화소행들(PXL1 내지 PXL4)이 정의될 수 있다. 제1 화소행(PXL1) 및 제2 화소행(PXL2) 각각에는 그린 발광소자들이 제2 방향(DR2)을 따라 나열되고, 제2 화소행(PXL2)에는 레드 발광소자들과 블루 발광소자들이 교번하게 제2 방향(DR2)을 따라 나열될 수 있다. 제4 화소행(PXL4)에는 블루 발광소자들과 레드 발광소자들이 교번하게 제2 방향(DR2)을 따라 나열될 수 있다.
별도로 도시하지 않았으나, 제1 화소행(PXL1) 및 제2 화소행(PXL2)은 서로 동일한 배열의 발광소자를 포함할 수도 있다. 제1 화소행(PXL1) 및 제2 화소행(PXL2) 각각은 제2 방향(DR2)으로 배열된 복수 개의 화소 유닛들을 포함할 수 있다. 화소 유닛들 각각은 제2 방향(DR2)을 따라 정렬된 레드 발광소자, 그린 발광소자, 블루 발광소자를 포함할 수 있다. 화소 유닛들 각각은 레드 발광소자, 그린 발광소자, 블루 발광소자와 다른 컬러의 광을 생성하는 제4 색 발광소자를 더 포함할 수 있다
도 7b를 참조하면, 제2 표시영역(DA2)은 제1 부분영역(P1)과 제2 부분영역(P2)을 포함한다. 제1 부분영역들(P1)과 제2 부분영역들(P2)은 제2 방향(DR2)을 따라서 교번하게 배치될 수 있다. 제1 부분영역(P1)은 도 5c의 제1 연장부분(F-C)에 중첩하고, 제2 부분영역(P2)은 도 5c의 개구부(OP)에 중첩하는 영역일 수 있다. 도 7c에서 도 7b의 화소행들(PXL1 내지 PXL4)의 발광소자들(LD2, LD3)을 지지플레이트(PLT)에 중복하여 도시하였다. 도 7c의 일부 영역(BB)에만 발광소자들(LD2, LD3)이 도시되었으나, 다른 부분에도 후술하는 규칙으로 제2 화소들(PX2) 및 제3 화소들(PX3)이 배치될 수 있다.
도 7b를 참조하면, 제2 표시영역(DA2)에는 제2 화소들(PX2) 및 제3 화소들(PX3)이 배치된다. 제2 화소들(PX2) 각각은 발광소자(LD2, 이하 제2 발광소자) 및 이에 전기적으로 연결된 화소회로(PC2, 이하 제2 화소회로)를 포함한다. 제3 화소들(PX3) 각각은 발광소자(LD3, 이하 제3 발광소자) 및 이에 전기적으로 연결된 화소회로(PC3, 이하 제3 화소회로)를 포함한다.
제2 화소회로들(PC2)과 제3 화소회로들(PC3)은 제1 화소회로들(PC1)과 다른 규칙으로 배열된다. 제1 표시영역(DA1)의 화소회로들(PC1)의 해상도와 제2 표시영역(DA2)의 화소회로들(PC2, PC3)의 해상도는 서로 상이할 수 있다. 좀더 구체적으로 제1 표시영역(DA1)의 화소회로들(PC1)의 해상도와 제1 부분영역(P1)의 화소회로들의 해상도는 다르고, 제1 표시영역(DA1)의 화소회로들(PC1)의 해상도와 제2 부분영역(P2)의 화소회로들의 해상도는 다르고, 제1 부분영역(P1)의 화소회로들의 해상도와 제2 부분영역(P2)의 화소회로들의 해상도는 서로 다를 수 있다.
도 7a 및 도 7b를 참조하면, 제1 표시영역(DA1) 및 제2 표시영역(DA2)의 화소의 해상도는 서로 동일하고, 제1 표시영역(DA1) 및 제2 표시영역(DA2)의 발광소자의 해상도는 서로 동일하다. 제1 부분영역(P1)의 화소회로들의 해상도는 제1 표시영역(DA1)의 화소회로들의 해상도보다 크다. 즉, 제1 표시영역(DA1)보다 제1 부분영역(P1)에서 화소회로는 더 밀집하게 배치된다.
도 7b에 도시된 것과 같이, 제2 화소회로들(PC2)과 제3 화소회로들(PC3)은 모두 제1 부분영역(P1)에 배치될 수 있다. 제2 발광소자(LD2)는 제2 화소회로(PC2)에 중첩하는데 비해 제3 발광소자(LD3)는 제3 화소회로(PC3)에 비-중첩할 수 있다. 제2 부분영역(P2)에는 화소회로가 미-배치될 수 있다. 도 5c의 개구부(OP)에 중첩하는 제2 부분영역(P2)은 내충격성이 낮아 외부충격에 의해 회로의 단선 또는 단락이 발생할 수 있다. 도 7b를 참조하면, 제2 부분영역(P2)에 배치된 화소회로를 최소화하여 화소회로의 불량을 감소시킬 수 있다.
도 7a 및 도 7b를 참조하면 제1 표시영역(DA1)의 화소회로들(PC1)의 해상도 대비 제1 부분영역(P1)의 화소회로들(PC2, PC3)의 해상도가 높은 것을 알 수 있다. 그럼에도 하나의 제1 화소회로(PC1)가 차지하는 면적, 하나의 제2 화소회로(PC2)가 차지하는 면적, 하나의 제3 화소회로(PC3)가 차지하는 면적은 서로 동일할 수 있다. 화소회로의 면적이 동일하다는 것은 화소회로의 레이아웃이 동일하다는 것을 의미하며, 화소회로를 구성하는 트랜지스터들의 사이즈, 배열 규칙이 서로 동일하다는 것을 의미한다. 제1 화소회로(PC1), 제2 화소회로(PC2), 제3 화소회로(PC3)가 서로 동일한 면적을 가짐으로써 균일한 회로설계가 가능하다. 주변 신호, 기생 커패시턴스와 같이 제1 화소회로(PC1), 제2 화소회로(PC2), 제3 화소회로(PC3)의 동작에 영향을 미치는 노이즈 인자가 동일할 수 있어 화소회로의 제어가 용이할 수 있다.
도 7a 및 도 7b를 참조하면, 표시패널(DP)의 설계가 아래의 수학식 1를 만족하는 경우, 표시패널(DP)은 제3 화소회로(PC3)를 제1 부분영역(P1)에 배치시킬 수 있다.
제1 부분영역(P1)의 너비를 W1으로 정의하고, 제2 부분영역(P2)의 너비를 W2로 정의하며, 제1 표시영역(DA1)의 화소회로들의 해상도를 기준으로 계산한 제1 화소회로(PC1)의 표준너비를 H로 정의하고, 제1 부분영역(P1)의 화소회로들의 해상도를 기준으로 계산한 제2 화소회로(PC2) 또는 제3 화소회로(PC3)의 표준너비를 Z로 정의한다. 제2 화소회로(PC2)와 제3 화소회로(PC3)의 표준너비는 동일한 것으로 가정한다.
수학식 1
W1/Z ≥ (W1+W2)/H
"제1 화소회로(PC1)의 표준너비"란 제1 화소회로(PC1)의 해상도를 만족하는 조건에서 제1 화소회로(PC1)가 배치될 수 있는 최대 너비를 의미한다. "제2 화소회로(PC2) 또는 제3 화소회로(PC3)의 표준너비"란 제2 화소회로(PC2)와 제3 화소회로(PC3)의 해상도를 만족하는 조건에서 제2 화소회로(PC2)와 제3 화소회로(PC3)가 배치될 수 있는 최대 너비를 의미한다.
제1 화소회로(PC1)의 표준너비와 제1 화소회로(PC1)의 실측너비는 서로 다를 수 있고, 제2 화소회로(PC2)의 표준너비와 제2 화소회로(PC2)의 실측너비는 서로 다를 수 있다. 예컨대 제1 표시영역(DA1)의 화소회로들의 해상도는 320PPI일 때, 제1 화소회로(PC1)의 표준너비(H)는 78 마이크로미터이다. 제1 부분영역(P1)의 화소회로들의 해상도는 500PPI일 때, 제2 화소회로(PC2)의 표준너비(Z)는 50 마이크로미터이다. 그러나, 제1 화소회로(PC1)의 실측너비는 78 마이크로미터보다 작게 설계할 수 있고, 제2 화소회로(PC2) 및 제3 화소회로(PC3)의 실측너비는 50 마이크로미터보다 작게 설계할 수 있다. 도 7a를 참조하면, 제1 화소회로(PC1)는 표준너비(H)보다 작은 실측너비를 갖도록 설계된 것을 알 수 있다. 도 7b를 참조하면, 제2 화소회로(PC2) 및 제3 화소회로(PC3)는 표준너비(Z)와 실질적으로 동일한 실측너비를 갖도록 설계된 것을 알 수 있다.
도 7b에서 제2 표시영역(DA2)의 도 5c의 제2 연장부분(F-L)에 중첩하는 영역은 미-도시되었다. 제2 표시영역(DA2)의 도 5c의 제2 연장부분(F-L)에 중첩하는 영역은 제1 부분영역(P1)과 동일한 화소 구조를 갖거나, 제2 부분영역(P2)과 동일한 화소 구조를 갖거나, 도 7a에 도시된 제1 표시영역(DA1)과 동일한 화소 구조를 가질 수 있으며, 특별히 제한되지 않는다.
도 5c의 제2 연장부분(F-L)에 중첩하는 영역이 제1 부분영역(P1)과 동일한 구조를 갖는 경우, 도 5c의 제2 연장부분(F-L)에 중첩하는 영역에 배치된 제3 화소회로(PC3)와 제2 부분영역(P2)에 배치된 제3 발광소자(LD3)가 전기적으로 연결될 수도 있다. 도 5c의 제2 연장부분(F-L)에 중첩하는 영역이 제2 부분영역(P2)과 동일한 구조를 갖는 경우, 제2 표시영역(DA2)의 도 5c의 제2 연장부분(F-L)에 중첩하는 영역에 배치된 제3 발광소자(LD3)는 제1 부분영역(P1)에 배치된 제3 화소회로(PC3)에 전기적으로 연결될 수도 있다.
도 8a는 본 발명의 일 실시예에 따른 제1 표시영역(DA1)의 단면도이다. 도 8b 및 도 8c는 본 발명의 일 실시예에 따른 제2 표시영역(DA2)의 단면도이다.
도 8a에는 도 7a에서 설명한 제1 발광소자(LD1) 및 제1 화소회로(PC1)의 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)가 도시되었다. 도 6a에 도시된 등가회로에 있어서, 제3 및 제4 트랜지스터들(T3, T4)은 산화물 트랜지스터(O-TFT)일 수 있고, 나머지 트랜지스터들은 실리콘 트랜지스터(S-TFT) 일 수 있다. 도 8b에는 제2 발광소자(LD2) 및 제2 화소회로(PC2)의 일부가 도시되었고, 제3 발광소자(LD3) 및 제3 화소회로(PC3)의 일부가 도시되었다. 도 8b에 도시된 실리콘 트랜지스터(S-TFT)는 도 6a에 도시된 제6 트랜지스터(T6)일 수 있다.
도 8a를 참조하면 베이스층(110) 상에 배리어층(10br)이 배치될 수 있다. 배리어층(10br)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(10br)은 적어도 하나의 무기층을 포함할 수 있다. 배리어층(10br)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
배리어층(10br) 상에 제1 차폐전극(BMLa)이 배치될 수 있다. 제1 차폐전극(BMLa)은 금속을 포함할 수 있다. 제1 차폐전극(BMLa)은 내열성이 좋은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 또는 티타늄을 함유하는 합금을 포함할 수 있다. 제1 차폐전극(BMLa)은 바이어스 전압을 수신할 수 있다. 제1 차폐전극(BMLa)은 제1 전원 전압(ELVDD)을 수신할 수도 있다. 제1 차폐전극(BMLa)은 분극현상으로 인한 전기적 포텐셜이 실리콘 트랜지스터(S-TFT)에 영향을 미치는 것을 차단할 수 있다. 제1 차폐전극(BMLa)은 외부 광이 실리콘 트랜지스터(S-TFT)에 도달하는 것을 차단할 수 있다. 본 발명의 일 실시예에서 제1 차폐전극(BMLa)은 다른 전극 또는 배선과 고립된(isolated) 형태의 플로팅 전극일 수도 있다.
배리어층(10br) 상에 버퍼층(10bf)이 배치될 수 있다. 버퍼층(10bf)은 베이스층(110)으로부터 금속 원자들이나 불순물들이 상측의 제1 반도체 패턴(SC1)으로 확산되는 현상을 방지할 수 있다. 버퍼층(10bf)은 적어도 하나의 무기층을 포함할 수 있다. 버퍼층(10bf)은 실리콘옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다.
버퍼층(10bf) 상에 제1 반도체 패턴(SC1)이 배치될 수 있다. 제1 반도체 패턴(SC1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SC1)은 저온 폴리 실리콘을 포함할 수 있다.
도 8a에는 제1 반도체 패턴(SC1)의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴(SC1)이 더 배치될 수 있다. 제1 반도체 패턴(SC1)은 화소에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴(SC1)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴(SC1)은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 채널영역(또는 액티브영역)에 해당할 수 있다. 다시 말해, 제1 반도체 패턴(SC1)의 일부분은 트랜지스터의 채널일 수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 트랜지스터(S-TFT)의 소스 영역(SE1), 채널영역(AC1, 또는 액티브 영역), 및 드레인 영역(DE1)은 제1 반도체 패턴(SC1)으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 채널영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
버퍼층(10bf) 상에 제1 절연층(10)이 배치될 수 있다. 제1 절연층(10)은 제1 반도체 패턴(SC1)을 커버할 수 있다. 제1 절연층(10)은 무기층일 수 있다. 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)은 단층뿐만 아니라 다층 구조를 가질 수도 있다. 후술하는 회로층(120)의 무기층은 단층 또는 다층 구조를 가질 수 있고, 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(10) 상에 실리콘 트랜지스터(S-TFT)의 게이트(GT1)가 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 채널영역(AC1)에 중첩한다. 제1 반도체 패턴(SC1)을 도핑하는 공정에서 게이트(GT1)는 마스크일 수 있다. 제1 절연층(10) 상에 스토리지 커패시터(Cst)의 제1 전극(CE10)이 배치된다. 도 8a에 도시된 것과 다르게 제1 전극(CE10)는 게이트(GT1)와 일체의 형상을 가질 수 있다.
제1 절연층(10) 상에 제2 절연층(20)이 배치되며, 게이트(GT1)를 커버할 수 있다. 미-도시되었으나, 제2 절연층(20) 상에 게이트(GT1)와 중첩하는 상부전극이 배치될 수도 있다. 제2 절연층(20) 상에 제1 전극(CE10)와 중첩하는 제2 전극(CE20)이 배치될 수 있다.
제2 절연층(20) 상에 제2 차폐전극(BMLb)이 배치된다. 제2 차폐전극(BMLb)은 산화물 트랜지스터(O-TFT)의 하부에 대응하여 배치될 수 있다. 본 발명의 일 실시예에서 제2 차폐전극(BMLb)은 생략될 수도 있다. 본 발명의 일 실시예에 따르면, 제1 차폐전극(BMLa)이 산화물 트랜지스터(O-TFT) 하부까지 연장되어 제2 차폐전극(BMLb)을 대체할 수도 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치될 수 있다. 제2 반도체 패턴(SC2)은 제3 절연층(30) 상에 배치될 수 있다. 제2 반도체 패턴(SC2)은 산화물 트랜지스터(O-TFT)의 채널영역(AC2)을 포함할 수 있다. 제2 반도체 패턴(SC2)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(SC2)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연산화물(ZnOx) 또는 인듐산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다.
산화물 반도체는 투명 도전성 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 투명 도전성 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비-환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비-환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 채널)에 해당한다. 다시 말해, 제2 반도체 패턴(SC2)의 일부 영역은 트랜지스터의 반도체 영역일 수 있고, 다른 일부 영역은 트랜지스터의 소스 영역/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
제3 절연층(30) 상에 제4 절연층(40)이 배치될 수 있다. 도 8a에 도시된 것과 같이, 제4 절연층(40)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)에 중첩하고, 산화물 트랜지스터(O-TFT)의 소스 영역(SE2) 및 드레인 영역(DE2)이 노출시키는 절연 패턴일 수 있다. 본 발명의 일 실시예에서. 제4 절연층(40)은 복수 개의 화소들에 공통으로 중첩하며, 제2 반도체 패턴(SC2)을 커버할 수 있다.
제4 절연층(40) 상에 산화물 트랜지스터(O-TFT)의 게이트(GT2)가 배치된다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 채널영역(AC2)에 중첩한다.
제4 절연층(40) 상에 제5 절연층(50)이 배치되며, 제5 절연층(50)은 게이트(GT2)를 커버할 수 있다. 제1 절연층(10) 내지 제5 절연층(50) 각각은 무기층일 수 있다.
제1 연결 전극(CNE1)은 제5 절연층(50) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀을 통해 실리콘 트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다. 제6 절연층(60) 상에 데이터 라인(DL)이 배치될 수 있다. 제7 절연층(70)은 제6 절연층(60) 상에 배치되며, 제2 연결 전극(CNE2) 및 데이터 라인(DL)을 커버할 수 있다. 제6 절연층(60) 및 제7 절연층(70) 각각은 유기층일 수 있다.
제1 발광소자(LD1)는 애노드(AE1, 또는 제1 전극), 발광층(EL1), 및 캐소드(CE, 또는 제2 전극)을 포함할 수 있다. 후술하는 제2 발광소자(LD2) 및 제3 발광소자(LD3)의 캐소드(CE)는 제1 발광소자(LD1)의 캐소드(CE)와 일체의 형상을 가질 수 있다. 즉, 캐소드(CE)는 제1 발광소자(LD1), 제2 발광소자(LD2), 및 제3 발광소자(LD3)에 공통으로 제공될 수 있다.
제1 발광소자(LD1)의 애노드(AE1)는 제7 절연층(70) 상에 배치될 수 있다. 애노드(AE1)는 (반)투광성 전극 또는 반사 전극일 수 있다. 화소 정의막(PDL)은 제7 절연층(70) 상에 배치될 수 있다. 화소 정의막(PDL)은 동일한 물질을 포함하며, 동일한 공정을 통해 형성될 수 있다. 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 차광 특성을 갖는 차광패턴에 해당할 수 있다.
화소 정의막(PDL)은 애노드(AE1)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 애노드(AE1)의 일부분을 노출시키는 개구부(PDL-OP)가 정의될 수 있다.
도시되지 않았으나, 애노드(AE1)와 발광층(EL1) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL1)과 캐소드(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들(PX, 도 3 참조)에 공통으로 형성될 수 있다.
봉지층(140)은 발광소자층(130) 상에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 무기층(141), 유기층(142), 및 무기층(143)을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들(141, 143)은 수분 및 산소로부터 발광소자층(130)을 보호하고, 유기층(142)은 먼지 입자와 같은 이물질로부터 발광소자층(130)을 보호할 수 있다. 무기층들(141, 143)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(142)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
입력센서(ISP)는 표시패널(DP) 상에 배치될 수 있다. 입력센서(ISP)는 적어도 하나의 도전층과 적어도 하나의 절연층을 포함할 수 있다. 본 실시예에서 입력센서(ISP)는 제1 절연층(210), 제1 도전층(220), 제2 절연층(230) 및 제2 도전층(240)을 포함할 수 있다.
제1 절연층(210)은 표시패널(DP) 상에 직접 배치될 수 있다. 제1 절연층(210)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 제1 도전층(220) 및 제2 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제1 도전층(220) 및 제2 도전층(240)은 메쉬 형상의 전극을 정의하는 도전라인들을 포함할 수 있다. 제1 도전층(220)의 도전라인과 제2 도전층(240)의 도전라인은 제2 절연층(230)을 관통하는 컨택홀을 통해 연결될 수도 있고, 연결되지 않을 수도 있다. 입력센서(ISP)으로 형성하는 센서의 종류에 따라 제1 도전층(220)의 도전라인과 제2 도전층(240)의 도전라인의 연결관계는 결정될 수 있다.
단층구조의 제1 도전층(220) 및 제2 도전층(240)은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화아연(ZnOx), 또는 인듐아연주석산화물(IZTO) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 제1 도전층(220) 및 제2 도전층(240)은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다. 제2 절연층(230)은 제1 도전층(220)과 제2 도전층(240) 사이에 배치될 수 있다.
반사 방지층(ARL)은 입력센서(ISP) 상에 배치될 수 있다. 반사 방지층(ARL)은 분할층(310), 컬러 필터(320), 및 평탄화층(330)를 포함할 수 있다.
분할층(310)을 구성하는 물질은 광을 흡수하는 물질이라면 특별히 한정되지 않는다. 분할층(310)은 블랙컬러를 갖는 층으로, 일 실시예에서 분할층(310)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
분할층(310)은 입력센서(ISP)의 제2 도전층(240)을 커버할 수 있다. 분할층(310)은 제2 도전층(240)에 의한 외부광 반사를 방지할 수 있다. 분할층(310)에는 개구부(310-OP)가 정의될 수 있다. 개구부(310-OP)는 애노드(AE1)와 중첩할 수 있다. 컬러 필터(320)는 개구부(310-OP)과 중첩할 수 있다. 컬러 필터(320)는 분할층(310)과 접촉할 수 있다.
평탄화층(330)은 분할층(310) 및 컬러 필터(320)를 커버할 수 있다. 평탄화층(330)은 유기물을 포함할 수 있으며, 평탄화층(330)의 상면에 평탄면을 제공할 수 있다. 본 발명의 일 실시예에서, 평탄화층(330)은 생략될 수도 있다.
도 8b에 있어서, 제1 화소회로(PC1) 및 제3 화소회로(PC3)와 다르게 제2 화소회로(PC2)의 산화물 트랜지스터(O-TFT)는 미-도시되었다. 도 8a을 참조하여 설명한 제1 화소(PX1)와 공통되는 제2 화소(PX2) 및 제3 화소(PX3)에 대한 상세한 설명은 생략한다.
도 8b를 참조하면, 제3 발광소자(LD3)의 애노드(AE3)는 제1 부분영역(P1)에 배치된 제3 화소회로(PC3)와 전기적으로 연결될 수 있다. 제3 발광소자(LD3)의 애노드(AE3)는 실리콘 트랜지스터(S-TFT) 또는 산화물 트랜지스터(O-TFT)에 전기적으로 연결될 수 있다. 도 8b에서 실리콘 트랜지스터(S-TFT)에 연결된 제3 발광소자(LD3)의 애노드(AE3)를 도시하였다.
제3 발광소자(LD3)의 애노드(AE3)의 라인부분(LP)은 개구부(PDL-OP)에 중첩하는 전극부분(EP)으로부터 연장될 수 있다. 라인부분(LP)은 연결 전극들(CNE1', CNE2')를 통해 제3 화소회로(PC3)와 전기적으로 연결될 수 있다.
도 8c를 참조하면, 제3 발광소자(LD3)의 애노드(AE3)와 제3 화소회로(PC3)을 연결하는 연결라인(TWL)이 더 배치될 수 도 있다. 연결라인(TWL)은 애노드(AE3)와 다른 층 상에 배치될 수 있다. 도 8c와 같이, 연결라인(TWL)은 제6 절연층(60)과 제7 절연층(70) 사이에 배치될 수 있다. 연결라인(TWL)은 컨택홀들을 통해 애노드(AE3) 및 연결 전극(CNE1')에 연결될 수 있다. 연결라인(TWL)이 배치됨으로써 다른 발광소자의 애노드와 단락되는 문제를 해결할 수 있다. 이에 대한 상세한 내용은 도 10을 참조하여 후술한다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 제1 표시영역(DA1)의 확대된 평면도이다. 도 9c 및 도 9d는 본 발명의 일 실시예에 따른 제2 표시영역(DA2)의 확대된 평면도이다.
도 9a를 참조하면, 인접하여 배치된 제1 화소회로들(PC1)의 간격(SD)이 도 7a에 도시된 제1 화소회로들(PC1)의 간격보다 증가한 것을 알 수 있다. 제1 화소회로들(PC1)의 간격(SD)은 도 7b에 도시된 화소회로들(PC2, PC3)의 간격보다 클 수 있다. 제1 화소회로들(PC1)의 간격(SD)을 증가시켜 제1 화소회로들(PC1) 사이의 간섭을 낮출 수 있다.
도 9b를 참조하면, 제1 화소회로들(PC1)의 면적이 도 7a에 도시된 제1 화소회로들(PC1)의 면적보다 증가한 것을 알 수 있다. 제1 화소회로들(PC1)의 면적이 증가됨으로써 트랜지스터들(T1 내지 T7, 도 4a 참조)의 설계가 자유로워질 수 있다. 더 넓은 면적에 트랜지스터들(T1 내지 T7)을 설계함으로써 트랜지스터들(T1 내지 T7) 사이의 간섭이 감소될 수 있다.
도 7b 및 도 9c에 도시된 제2 표시영역(DA2)에 있어서, 제1 부분영역(P1)의 너비와 제2 부분영역(P2)의 너비의 합이 일정한 것으로 가정할 때, 도 9c에 도시된 제2 표시영역(DA2)은 도 7b에 도시된 제2 표시영역(DA2) 대비 제1 부분영역(P1)의 너비의 비율이 증가된 것을 알 수 있다. 화소회로들(PC2, PC3)을 배치시킬 면적이 증가됨에 따라 제2 화소회로들(PC2)과 제3 화소회로들(PC3) 중 인접한 화소회로들 사이의 간격이 증가될 수 있다. 그에 따라 인접한 화소회로들 사이의 간섭이 감소될 수 있다.
도 9d에 도시된 제2 표시영역(DA2)은 도 7b에 도시된 제2 표시영역(DA2) 대비 제2 부분영역(P2)의 너비가 증가된 것을 알 수 있다. 제2 부분영역(P2)의 너비는 제1 부분영역(P1)의 너비보다 더 클 수 있다.
본 실시예에 따르면, 제2 표시영역(DA2)은 제2 부분영역(P2)에 배치된 제4 화소회로(PC4)와 이에 연결된 제4 발광소자(LD4)를 포함하는 제4 화소(PX4)를 더 포함할 수 있다. 제4 화소회로(PC4)가 제2 부분영역(P2)에 배치되더라도 제2 부분영역(P2)의 화소회로의 해상도는 제1 표시영역(DA1)의 화소회로의 해상도 및 제1 부분영역(P1)의 화소회로의 해상도보다 낮다. 제2 부분영역(P2)의 화소회로의 해상도를 낮춰, 제2 부분영역(P2)에서 발생하는 화소회로의 단선 또는 단락을 감소될 수 있다.
도 10은 본 발명의 일 실시예에 따른 제1 및 제2 표시영역(DA1, DA2)의 확대된 평면도이다.
본 실시예에 따르면, 표시패널(DP, 도 3 참조)은 제1 표시영역(DA1)에 배치된 제4 화소회로(PC4)와 이에 전기적으로 연결되고 제2 표시영역(DA2)의 제2 부분영역(P2)에 배치된 제4 발광소자(LD4)를 포함하는 제4 화소(PX4)를 더 포함할 수 있다. 제1 표시영역(DA1)에 제4 화소회로(PC4)를 배치시켜 제1 표시영역(DA1)의 화소회로의 해상도 대비 제1 부분영역(P1)의 화소회로의 해상도가 과도하게 높아지는 것을 억제할 수 있다. 복수 개의 제2 부분영역들(P2) 중 일부 또는 전부에 제4 발광소자(LD4)가 배치될 수도 있다.
제4 화소회로(PC4)와 제4 발광소자(LD4)를 전기적으로 연결하는 연결라인(TWL)은 도 8c에서 설명한 연결라인(TWL)일 수 있다. 연결라인(TWL)은 상측에 배치된 발광소자들과 중첩할 수 있다.
표시패널(DP)의 설계가 아래의 수학식 2를 만족하는 경우, 표시패널(DP)은 도 10에 도시된 제4 화소(PX4)를 더 포함할 수 있다.
수학식 2
W1/Z < (W1+W2)/H
제1 부분영역(P1)의 화소회로의 해상도가 증가한 것에 비해 제1 부분영역(P1)의 너비(또는 면적)이 충분하지 않은 경우, 제1 부분영역(P1)에 제3 화소회로(PC3)를 배치시키지 않고, 제1 표시영역(DA1)에 제4 화소회로(PC4)를 배치시킨다. 제3 화소(PX4)와 제4 화소(PX4)는 화소회로의 위치로 구분되며, 도 7b와 도 10을 비교할 때 제1 부분영역(P1)의 화소회로의 해상도와 제1 부분영역(P1)의 너비(또는 면적)를 고려하여 제3 화소(PX4)와 제4 화소(PX4)의 비율을 결정할 수 있다.
한편, 도 10을 참조하면, 제1 표시영역(DA1)에 가장 인접한 제1 부분영역(P1)에 배치된 제3 화소회로(PC3)는 연결라인(TWL)을 통해 제3 발광소자(LD3)에 연결된 것을 알 수 있다. 제3 화소회로(PC3)와 제3 발광소자(LD3)에 연결관계는 도 8b 및 도 8c에 도시된 것과 같이 다양한 형태로 이루어 질 수 있으며, 특정한 구조로 제한되지 않는다.
도 11a는 본 발명의 일 실시예에 따른 지지플레이트(PLT)의 일부분을 확대한 평면도이다. 도 11b 내지 도 11e는 도 11a의 II-II'에 대응하는 단면도이다. 도 12a 내지 도 12e는 본 발명의 일 실시예에 따른 지지플레이트(PLT)의 단면도이다.
도 11a를 참고하면, 지지플레이트(PLT)의 개구부들(OP)에 지지플레이트보다 탄성 모듈러스가 낮은 보강부재(IP)가 배치될 수 있다. 보강부재(IP)가 배치됨으로써 개구부들(OP)에 중첩하는 제2 부분영역(P2, 도 7b 참조)의 내충격성을 향상시킬 수 있다. 보강부재(IP)는 실리콘, 고무, 및 합성수지 중 어느 하나를 포함할 수 있다.
도 11b 내지 도 11e에 도시된 것과 같이, 보강부재(IP)는 개구부들(OP)을 완전히 채울 수 있다. 보강부재(IP)의 상면과 하면은 지지플레이트(PLT)의 상면과 하면 각각에 평행할 수 있다.
도 11b 내지 도 11e에 도시된 것과 같이, 개구부(OP)를 정의하는 내측면(OP-S)은 다양한 형상을 가질 수 있다. 내측면(OP-S)의 단면 상 형상은 특별히 제한되지 않는다.
도 12a 내지 도 12e를 참조하면, 보강부재(IP)는 제1 탄성 모듈러스를 갖는 제1 보강부재(IP1) 및 상기 제1 탄성 모듈러스와 다른 제2 탄성 모듈러스를 갖는 제2 보강부재(IP2)를 포함할 수 있다.
탄성모듈러스가 낮은 제1 보강부재(IP1)를 탄성모듈러스가 큰 보강부재(IP2)보다 상측(표시모듈(DM, 도 5a 참조)에 인접한 방향)에 배치시킬 수 있다. 그와 반대로 배치 시킬수 도 있다.
도 12d를 참조하면, 제1 보강부재(IP1)는 지지플레이트(PLT)의 상면에 배치되고 제2 보강부재(IP2)는 개구부들(OP)에 배치될 수 있다. 도 12e를 참조하면, 제1 보강부재(IP1)는 지지플레이트(PLT)의 하면에 배치되고 제2 보강부재(IP2)는 개구부들(OP)에 배치될 수 있다. 도 12d 및 도 12e에 도시된 제1 보강부재(IP1)와 제2 보강부재(IP2)의 위치는 서로 바뀔 수 있다.
도 13a 내지 도 13c는 본 발명의 일 실시예에 따른 전자장치(ED)의 사시도이다.
도 13a 내지 도 13c를 참조하면, 본 발명의 실시예에 따른 전자장치(ED)는, 펼쳐진 상태에서, 제1 방향(DR1)으로 장변들을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 단변들을 갖는 직사각형 형상을 가질 수 있다. 그러나, 이에 한정되지 않고, 전자장치(ED)는 원형 및 다각형 등 다양한 형상들을 가질 수 있다.
전자장치(ED)는 복수 개의 폴딩영역(FA1, FA2) 및 복수 개의 비폴딩영역들(NFA1, NFA2, NFA3)을 포함할 수 있다. 본 실시예에서 제1 폴딩영역(FA1), 제2 폴딩영역(FA2), 제1 비폴딩영역(NFA1), 제2 비폴딩영역(NFA2), 및 제3 비폴딩영역(NFA3)을 포함하는 전자장치(ED)를 예시적으로 도시하였다. 제1 방향(DR1) 내에서 제1 폴딩영역(FA1)은 제1 비폴딩영역(NFA1)과 제2 비폴딩영역(NFA2) 사이에 배치되고, 제2 폴딩영역(FA2)은 제2 비폴딩영역(NFA2)과 제3 비폴딩영역(NFA3) 사이에 배치된다. 예시적으로, 2개의 폴딩영역(FA1, FA2)과 3개의 비폴딩영역들(NFA1, NFA2, NFA3)이 도시되었으나, 폴딩영역(FA1, FA2)과 비폴딩영역들(NFA1, NFA2, NFA3)의 개수는 이에 한정되지 않고 더 증가할 수 있다.
도 13a 및 도 13b를 참조하면, 제1 폴딩영역(FA1)은 제2 방향(DR2)에 평행한 제1 폴딩축(FX1)을 기준으로 폴딩될 수 있다. 제1 폴딩영역(FA1)은 소정의 곡률 및 제1 곡률반경(R1)을 갖는다. 제1 비폴딩영역(NFA1)의 표시면은 외부에 배치되고, 제2 비폴딩영역(NFA2)의 표시면이 제1 비폴딩영역(NFA1)의 표시면과 멀어지도록 아웃-폴딩(outer-folding)될 수 있다. 제2 폴딩영역(FA2)은 제2 방향(DR2)에 평행한 제2 폴딩축(FX2)을 기준으로 폴딩될 수 있다. 제2 폴딩영역(FA2)은 소정의 곡률 및 제2 곡률반경(R2)을 갖는다. 제2 비폴딩영역(NFA2)의 표시면과 제3 비폴딩영역(NFA3)의 표시면이 가까워지고 마주하도록 인-폴딩(inner-folding)될 수 있다.
아웃-폴딩(outer-folding)되는 제1 폴딩영역(FA1)의 제1 곡률반경(R1)은 인-폴딩(inner-folding)되는 제2 폴딩영역(FA2)의 제2 곡률반경(R2)보다 클 수 있다. 제1 곡률반경(R1)과 제2 곡률반경(R2)에 따라, 제1 폴딩영역(FA1)의 제1 방향(DR1)의 너비 및 제2 폴딩영역(FA2)의 제1 방향(DR1)의 너비가 결정될 수 있다. 따라서, 제1 폴딩영역(FA1)의 제1 방향(DR1)의 너비는 제2 폴딩영역(FA2)의 제1 방향(DR1)의 너비보다 크다.
도 13a 및 도 13b를 참조하면, 제1 폴딩영역(FA1) 및 제2 폴딩영역(FA2)은 도 3, 도 5a 내지 도 10을 참조하여 설명한 폴딩영역(FA)에 대응할 수 있다.
도 14a 내지 도 14c는 본 발명의 일 실시예에 따른 전자장치(ED)의 사시도이다.
도 14a 내지 도 14b를 참조하면, 본 발명의 실시예에 따른 전자장치(ED)는 롤링가능한 표시장치를 포함할 수 있다. 도 14a 및 도 14b에서 롤러(ROL)와 롤링된 부분을 수용하는 하우징은 미-도시되었다.
전자장치(ED)는 동작 모두와 무관하게 펼쳐진 상태를 유지하는 제1 부분(NA1) 및 제1 모드에서 제2 모드로 변화됨에 따라 롤링되는 제2 부분(NA2)을 포함할 수 있다. 도 3, 도 5a 내지 도 10을 참조하여 설명한 폴딩영역(FA)의 대한 구성은 제2 부분(NA2)에 동일하게 적용될 수 있다.
도 14c를 참조하면, 본 발명의 실시예에 따른 전자장치(ED)는 슬라이딩 가능한 표시장치를 포함할 수 있다. 도 14c에서 롤러(ROL)와 롤링된 부분을 수용하는 하우징은 미-도시되었다.
전자장치(ED)는 동작 모두와 무관하게 펼쳐진 상태를 유지하는 제1 부분(NA1) 및 제1 모드에서 제2 모드로 변화됨에 따라 슬라이딩되는 제2 부분(NA2)을 포함할 수 있다. 도 3, 도 5a 내지 도 10을 참조하여 설명한 폴딩영역(FA)의 대한 구성은 제2 부분(NA2)에 동일하게 적용될 수 있다.
도 14c는 제2 부분(NA2)이 하우징에 삽입된 형태를 도시하였다. 본 발명의 일 실시예에서 전자장치(ED)는 복수 개의 영역에서 슬라이딩될 수 있다. 전자장치(ED)는 제1 부분(NA1)을 사이에 두고 제2 부분(NA2)과 마주하는 제3 부분을 포함할 수 있다. 제3 부분 역시 제1 모드에서 제2 모드로 변화됨에 따라 슬라이딩되어 하우징에 삽입될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
지지플레이트 PLT
제1 영역 PLT-1, PLT-2
제2 영역 PLT-F
개구부들 OP
지지영역 F-C, F-L
표시패널 DP
제1 표시영역 DA1
제2 표시영역 DA2
제1 화소회로 PC1
제2 화소회로 PC2
제3 화소회로 PC3
제1 발광소자 LD1
제2 발광소자 LD2
제3 발광소자 LD3
제1 부분영역 P1
제2 부분영역 P2

Claims (27)

  1. 제1 영역 및 복수 개의 개구부들과 상기 복수 개의 개구부들에 인접한 지지영역을 포함하는 제2 영역을 포함하는 지지플레이트; 및
    상기 제1 영역에 중첩하는 제1 표시영역 및 상기 제2 영역에 중첩하는 제2 표시영역을 포함하는 표시패널을 포함하고,
    상기 제2 표시영역은,
    제1 화소회로, 제2 화소회로, 및 상기 제1 화소회로에 전기적으로 연결된 제1 발광소자를 포함하며, 상기 지지영역의 적어도 일부분에 중첩하는 제1 부분영역; 및
    상기 제2 화소회로에 전기적으로 연결된 제2 발광소자를 포함하고, 상기 복수 개의 개구부들에 각각 중첩하는 복수 개의 제2 부분영역들을 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 제1 영역은 평탄한 지지면을 제공하는 표시장치.
  3. 제1 항에 있어서,
    상기 제1 표시영역과 상기 제2 표시영역은 아래의 수학식 1을 만족하는 표시장치.
    수학식 1
    W1/Z ≥ (W1+W2)/H
    여기서, W1은 제1 방향 내에서 제1 부분영역의 너비이고, W2는 상기 제1 방향 내에서 제2 부분영역의 너비이며,
    H는 상기 제1 표시영역의 화소회로들의 해상도를 기준으로 계산한 상기 제1 표시영역의 화소회로의 표준너비이고,
    Z는 제1 부분영역의 화소회로들의 해상도를 기준으로 계산한 상기 제1 화소회로의 표준너비이다.
  4. 제3 항에 있어서,
    상기 제2 표시 영역의 상기 화소회로의 실측너비는 상기 제1 표시영역의 화소회로의 상기 표준너비보다 작은 표시장치.
  5. 제1 항에 있어서,
    상기 제1 표시영역은 제3 화소회로 및 상기 제3 화소회로에 전기적으로 연결된 제3 발광소자를 포함하는 표시장치.
  6. 제5 항에 있어서,
    상기 제3 화소회로의 평면상 면적은 상기 제1 화소회로의 평면상 면적 및 상기 제2 화소회로의 평면상 면적과 실질적으로 동일한 표시장치.
  7. 제5 항에 있어서,
    상기 제1 표시영역은 제4 화소회로를 더 포함하고,
    상기 복수 개의 제2 부분영역들 중 적어도 어느 하나는 상기 제4 화소회로에 전기적으로 연결된 제4 발광소자를 더 포함하는 표시장치.
  8. 제7 항에 있어서,
    상기 표시패널은 상기 제4 화소회로와 상기 제4 발광소자를 연결하는 연결라인을 더 포함하고,
    상기 연결라인은 상기 제4 발광소자의 애노드와 다른 층 상에 배치된 표시장치.
  9. 제7 항에 있어서,
    상기 제1 표시영역과 상기 제2 표시영역은 아래의 수학식 1을 만족하는 표시장치.
    수학식 1
    W1/Z < (W1+W2)/H
    여기서, W1은 제1 방향 내에서 제1 부분영역의 너비이고, W2는 상기 제1 방향 내에서 제2 부분영역의 너비이며,
    H는 상기 제1 표시영역의 화소회로들의 해상도를 기준으로 계산한 상기 제1 표시영역의 화소회로의 표준너비이고,
    Z는 제1 부분영역의 화소회로들의 해상도를 기준으로 계산한 상기 제1 화소회로의 표준너비이다.
  10. 제5 항에 있어서,
    상기 제1 표시영역의 발광소자의 해상도와 상기 제2 표시영역의 발광소자의 해상도는 실질적으로 동일한 표시장치.
  11. 제10 항에 있어서,
    상기 제2 표시영역의 상기 제1 부분영역의 화소회로의 해상도는 상기 제1 표시영역의 화소회로의 해상도보다 큰 표시장치.
  12. 제10 항에 있어서,
    상기 제1 표시영역의 화소회로의 해상도는 상기 제2 표시영역의 상기 제2 부분영역의 화소회로의 해상도보다 큰 표시장치.
  13. 제12 항에 있어서,
    상기 제2 부분영역에는 화소회로가 미-배치된 표시장치.
  14. 제12 항에 있어서,
    상기 제2 부분영역은 제4 화소회로 및 상기 제4 화소회로에 연결된 제4 발광소자를 더 포함하는 표시장치.
  15. 제14 항에 있어서,
    제1 방향 내에서 상기 제2 부분영역의 너비는 상기 제1 부분영역의 너비보다 큰 표시장치.
  16. 제1 항에 있어서,
    상기 제2 영역 및 상기 제2 표시영역은 제1 모드에서 펼쳐지고, 제2 모드에서 폴딩되거나 롤링되거나 슬라이딩되는 표시장치.
  17. 제1 항에 있어서,
    상기 제1 영역 및 상기 제2 영역 각각은 복수 개 제공되고,
    상기 복수 개의 제2 영역들 각각은 상기 복수 개의 제1 영역들 중 인접한 2개의 제1 영역들 사이에 배치된 표시장치.
  18. 제1 항에 있어서,
    상기 지지플레이트보다 탄성 모듈러스가 낮은 보강부재를 더 포함하고,
    상기 보강부재는 적어도 상기 복수 개의 개구부들 내측에 배치된 표시장치.
  19. 제18 항에 있어서,
    상기 보강부재는 실리콘, 고무, 및 합성수지 중 어느 하나를 포함하는 표시장치.
  20. 제18 항에 있어서,
    상기 보강부재는 제1 탄성 모듈러스를 갖는 제1 보강부재 및 상기 제1 탄성 모듈러스와 다른 제2 탄성 모듈러스를 갖는 제2 보강부재를 포함하는 표시장치.
  21. 제20 항에 있어서,
    상기 제1 보강부재와 상기 제2 보강부재는 상기 복수 개의 개구부들 내측에서 접촉하는 표시장치.
  22. 제20 항에 있어서,
    상기 제1 보강부재와 상기 제2 보강부재 중 어느 하나는 상기 지지플레이트의 일면을 커버하는 표시장치.
  23. 제1 항에 있어서,
    상기 지지플레이트는 금속을 포함하는 표시장치.
  24. 제1 항에 있어서,
    상기 지지플레이트의 상기 지지영역은,
    제1 방향으로 나열되고 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수 개의 제1 연장부분들; 및
    상기 복수 개의 제1 연장부분들 중 인접한 제1 연장부분들 사이에 배치되고, 상기 제1 방향으로 연장된 제2 연장부분들을 포함하는 표시장치.
  25. 제24 항에 있어서,
    상기 제1 연장부분들과 상기 제2 연장부분들은 격자형상을 정의하는 표시장치.
  26. 제1 항에 있어서,
    상기 지지플레이트의 상기 지지영역은 제1 방향으로 나열되고 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수 개의 스틱부재들을 포함하고,
    상기 복수 개의 스틱부재들 사이에 상기 복수 개의 개구부들이 배치된 표시장치.
  27. 제1 영역 및 동작 모드의 변화에 따라 형상이 변화되는 제2 영역을 포함하는 표시패널을 포함하고,
    상기 제2 영역은,
    제1 화소회로, 상기 제1 화소회로에 전기적으로 연결되고 상기 제1 화소회로에 중첩하는 제1 발광소자, 및 제2 화소회로를 포함하는 제1 부분 영역; 및
    상기 제2 화소회로에 전기적으로 연결되고, 상기 제2 화소회로에 비-중첩하는 제2 발광소자를 포함하는 제2 부분 영역을 포함하는 표시장치.
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