KR20240003384A - 표시장치 - Google Patents

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KR20240003384A
KR20240003384A KR1020220080495A KR20220080495A KR20240003384A KR 20240003384 A KR20240003384 A KR 20240003384A KR 1020220080495 A KR1020220080495 A KR 1020220080495A KR 20220080495 A KR20220080495 A KR 20220080495A KR 20240003384 A KR20240003384 A KR 20240003384A
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박용환
고경민
김은영
방경남
이성준
한정윤
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시장치는 표시영역 및 비표시영역으로 구분된 표시패널, 및 상기 표시패널 상에 배치되고, 상기 표시영역에 중첩하는 액티브영역 및 상기 비표시영역에 중첩하는 주변영역으로 구분된 입력감지유닛을 포함하고, 상기 입력감지유닛은 상기 액티브영역에 중첩하고, 제1 방향으로 연장된 복수의 제1 감지전극 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 제2 감지전극을 포함하는 복수의 감지전극, 상기 복수의 제1 감지전극 각각에 연결되고, 상기 액티브영역에 중첩하는 내측 부분을 포함하는 복수의 제1 트레이스 배선, 및 상기 제1 방향에서 상기 내측 부분에 중첩하는 더미 전극부를 포함하고, 상기 더미 전극부는 상기 복수의 감지전극과 상기 제2 방향에서 인접하고, 상기 제1 방향에서 비중첩한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 보다 상세하게는 데드스페이스가 감소되면서도 센싱 성능이 개선된 표시장치에 관한 것이다.
사용자에게 영상을 제공하는 스마트 폰, 디지털 카메라, 노트북 컴퓨터, 내비게이션, 및 텔레비전 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하여 표시하는 표시 패널 및 입력 장치로서 키보드, 마우스, 또는 입력 감지 유닛을 포함할 수 있다.
입력 감지 유닛은 표시 패널 상에 배치되며, 사용자가 터치 패널 등의 입력 감지 유닛을 터치할 경우, 입력 신호가 발생한다. 터치 패널에서 발생된 입력 신호는 표시 패널에 제공되고, 표시 패널은 터치 패널로부터 제공받은 입력 신호에 응답하여 입력 신호에 대응하는 영상을 사용자에게 제공할 수 있다.
본 발명은 입력감지유닛에 포함된 트레이스 배선이 주변영역에 배치되는 부분의 면적이 최소화되어, 데드스페이스(Dead space)가 감소된 표시장치를 제공하는 것을 목적으로 한다.
본 발명은 소정의 방향으로 배열된 감지전극 사이의 감도 편차가 감소되어, 센싱 성능이 개선된 입력감지유닛을 포함하는 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 표시영역 및 비표시영역으로 구분된 표시패널, 및 상기 표시패널 상에 배치되고, 상기 표시영역에 중첩하는 액티브영역 및 상기 비표시영역에 중첩하는 주변영역으로 구분된 입력감지유닛을 포함하고, 상기 입력감지유닛은 상기 액티브영역에 중첩하고, 제1 방향으로 연장된 복수의 제1 감지전극 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 제2 감지전극을 포함하는 복수의 감지전극, 상기 복수의 제1 감지전극 각각에 연결되고, 상기 액티브영역에 중첩하는 내측 부분을 포함하는 복수의 제1 트레이스 배선, 및 상기 제1 방향에서 상기 내측 부분에 중첩하는 더미 전극부를 포함하고, 상기 더미 전극부는 상기 복수의 감지전극과 상기 제2 방향에서 인접하고, 상기 제1 방향에서 비중첩한다.
상기 액티브영역은 상기 제1 방향으로 연장된 단변, 및 상기 제2 방향으로 연장된 장변을 가지고, 상기 내측 부분은 상기 단변 및 상기 장변이 연결되는 코너부에 중첩할 수 있다.
상기 복수의 제1 트레이스 배선은 상기 복수의 제1 감지전극 중 제1 측에 연결되는 제1 측 트레이스 배선, 및 상기 제1 측과 상기 제1 방향을 따라 이격된 제2 측에 연결되는 제2 측 트레이스 배선을 포함할 수 있다.
상기 제1 측 트레이스 배선은 상기 액티브영역에 중첩하는 제1 내측 부분을 포함하고, 상기 제2 측 트레이스 배선은 상기 액티브영역에 중첩하고, 상기 제1 내측 부분과 상기 제1 방향으로 이격된 제2 내측 부분을 포함하고, 상기 더미 전극부는 상기 제1 내측 부분 및 상기 제2 내측 부분 사이에 배치될 수 있다.
상기 입력감지유닛은 상기 복수의 제2 감지전극 각각에 연결되고, 적어도 일부가 상기 액티브영역에 중첩하는 복수의 제2 트레이스 배선을 포함하고, 상기 제1 방향에서 상기 더미 전극부는 상기 복수의 제2 트레이스 배선의 일부와 중첩할 수 있다.
상기 액티브영역은 상기 내측 부분, 및 상기 제1 방향에서 상기 더미 전극부와 중첩하는 상기 복수의 제2 트레이스 배선의 상기 일부가 배치되는 배선중첩영역을 포함하고, 상기 배선중첩영역에 상기 복수의 제1 트레이스 배선의 일부 및 상기 복수의 제2 트레이스 배선의 일부가 배치되고, 상기 배선중첩영역에 일부가 배치되는 상기 복수의 제2 트레이스 배선의 개수는 상기 배선중첩영역에 일부가 배치되는 상기 복수의 제1 트레이스 배선의 개수의 30% 미만일 수 있다.
상기 복수의 제2 감지전극은 상기 복수의 제2 트레이스 배선이 연결되고, 상기 제1 방향을 따라 배열된 복수의 유닛 감지전극을 포함하고, 상기 복수의 유닛 감지전극 각각의 상기 제2 방향으로의 폭은 실질적으로 동일할 수 있다.
상기 더미 전극부 및 상기 복수의 유닛 감지전극 사이에 커팅부가 정의될 수 있다.
상기 복수의 제2 감지전극은 상기 복수의 유닛 감지전극과 상기 제2 방향을 따라 이격된 복수의 메인 감지전극을 더 포함하고, 상기 복수의 메인 감지전극 각각의 상기 제2 방향으로의 폭은 상기 복수의 유닛 감지전극 각각의 상기 제2 방향으로의 폭보다 클 수 있다.
상기 복수의 감지전극 및 상기 더미 전극부 각각은 복수의 메쉬선을 포함하고, 상기 복수의 메쉬선 각각은 상기 제1 방향 및 상기 제2 방향 사이의 방향인 제1 사선 방향으로 연장된 제1 메쉬라인, 및 상기 제1 메쉬라인으로부터 상기 제1 사선 방향과 교차하는 제2 사선 방향으로 연장된 제2 메쉬라인을 포함할 수 있다.
상기 제1 메쉬라인 및 상기 제2 메쉬라인은 서로 교차할 수 있다.
상기 입력감지유닛은 상기 표시패널 상에 직접 배치되는 제1 감지 절연층, 상기 제1 감지 절연층 상에 배치되는 제1 감지 도전층, 상기 제1 감지 절연층 상에 배치되고, 상기 제1 감지 도전층을 커버하는 제2 감지 절연층, 상기 제2 감지 절연층 상에 배치되는 제2 감지 도전층, 및 상기 제2 감지 절연층 상에 배치되고, 상기 제2 감지 도전층을 커버하는 제3 감지 절연층을 포함할 수 있다.
상기 복수의 제1 감지전극 및 상기 복수의 제1 트레이스 배선 각각은 상기 제2 감지 절연층 상에 배치될 수 있다.
상기 내측 부분은 상기 제1 방향으로 연장된 제1 부분, 및 상기 제2 방향으로 연장된 제2 부분을 포함할 수 있다.
상기 내측 부분은 상기 제1 방향 및 상기 제2 방향 사이의 방향인 제1 사선 방향으로 연장된 제1 메쉬라인, 및 상기 제1 메쉬라인으로부터 상기 제1 사선 방향과 교차하는 제2 사선 방향으로 연장된 제2 메쉬라인을 포함하는 복수의 메쉬선을 포함할 수 있다.
상기 복수의 메쉬선은 상기 복수의 제1 트레이스 배선 중 a번째 트레이스 배선에 포함된 제1a 배선, 및 상기 a번째 트레이스 배선에 포함되고, 상기 제1a 배선과 상기 제1 방향 및 상기 제2 방향을 따라 이격된 제2a 배선을 포함하고, 상기 제1a 배선 및 상기 제2a 배선은 연결부를 통해 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 표시영역 및 비표시영역으로 구분된 표시패널, 및 상기 표시패널 상에 배치되고, 상기 표시영역에 중첩하는 액티브영역 및 상기 비표시영역에 중첩하는 주변영역으로 구분된 입력감지유닛을 포함하고, 상기 입력감지유닛은 상기 액티브영역에 중첩하고, 제1 방향으로 연장된 복수의 제1 감지전극, 상기 액티브영역에 중첩하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 제2 감지전극, 상기 복수의 제1 감지전극 각각에 연결되고, 적어도 일부가 상기 액티브영역에 중첩하는 내측 부분을 포함하는 복수의 제1 트레이스 배선, 상기 복수의 제2 감지전극 각각에 연결되고, 적어도 일부가 상기 액티브영역에 중첩하는 복수의 제2 트레이스 배선, 및 상기 제1 방향에서 상기 내측 부분 및 상기 복수의 제2 트레이스 배선의 일부와 중첩하고, 상기 복수의 제1 감지전극 및 상기 복수의 제2 감지전극과 상기 제2 방향을 따라 이격된 더미 전극부를 포함한다.
상기 액티브영역은 상기 내측 부분이 배치되는 배선중첩영역, 상기 복수의 제1 감지전극 및 상기 복수의 제2 감지전극이 배치되는 메인영역, 및 상기 더미 전극부가 배치되는 더미영역을 포함하고, 상기 더미영역은 상기 배선중첩영역과 상기 제1 방향에서 중첩하고, 상기 메인영역과 상기 제2 방향에서 중첩할 수 있다.
상기 복수의 제2 감지전극은 상기 복수의 제2 트레이스 배선이 연결되고, 상기 제1 방향을 따라 배열된 복수의 유닛 감지전극을 포함하고, 상기 복수의 유닛 감지전극 각각의 상기 제2 방향으로의 폭은 실질적으로 동일할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 표시영역 및 비표시영역으로 구분된 표시패널, 및 상기 표시패널 상에 배치되고, 상기 표시영역에 중첩하는 액티브영역 및 상기 비표시영역에 중첩하는 주변영역으로 구분된 입력감지유닛을 포함하고, 상기 입력감지유닛은 상기 액티브영역에 중첩하고, 제1 방향으로 연장된 복수의 제1 감지전극, 상기 액티브영역에 중첩하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 제2 감지전극, 상기 복수의 제1 감지전극 각각에 연결되는 복수의 제1 트레이스 배선, 상기 복수의 제2 감지전극 각각에 연결되는 복수의 제2 트레이스 배선, 및 상기 복수의 제1 감지전극 및 상기 복수의 제2 감지전극과 상기 제2 방향을 따라 이격된 더미 전극부를 포함하고, 상기 복수의 제2 감지전극은 상기 복수의 제2 트레이스 배선이 연결되고, 상기 더미 전극부에 인접하고, 상기 제1 방향을 따라 배열된 복수의 유닛 감지전극을 포함하고, 상기 복수의 유닛 감지전극 각각의 상기 제2 방향으로의 폭은 실질적으로 동일하다.
본 발명의 일 실시예의 표시장치에 따르면, 입력감지유닛에 포함된 트레이스 배선 중 일부가 액티브영역에 배치되어 데드스페이스가 감소되는 한편, 소정의 방향으로 배열된 감지전극 사이에 감도 편차가 발생하는 것이 방지되어, 센싱 성능이 개선된 입력감지유닛 및 이를 포함하는 표시장치를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다.
도 2a 및 도 2b 각각은 본 발명의 일 실시예에 따른 전자장치의 단면도들이다.
도 2c 및 도 2d 각각은 본 발명의 일 실시예에 따른 표시장치의 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 표시장치의 확대된 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 4b는 본 발명의 일 실시예에 따른 화소를 나타낸 회로도이다.
도 5a는 본 발명의 일 실시예에 따른 입력감지유닛의 평면도이다.
도 5b 및 도 5c 각각은 본 발명의 일 실시예에 따른 입력감지유닛의 일부분의 단면도들이다.
도 5d 및 도 5e 각각은 본 발명의 일 실시예에 따른 입력감지유닛의 일부분의 평면도들이다.
도 5f는 본 발명의 일 실시예에 따른 입력감지유닛의 교차영역을 확대한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 입력감지유닛의 일부를 확대하여 도시한 평면도이다.
도 7a 및 도 7b 각각은 본 발명의 일 실시예에 따른 입력감지유닛의 일부를 확대하여 도시한 평면도들이다.
도 8a 및 도 8b 각각은 본 발명의 일 실시예에 따른 입력감지유닛의 일부를 확대하여 도시한 평면도들이다.
도 9는 본 발명의 일 실시예에 따른 입력감지유닛의 일부를 확대하여 도시한 평면도이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, "직접 배치"된다는 것은 층, 막, 영역, 판 등의 부분과 다른 부분 사이에 추가되는 층, 막, 영역, 판 등이 없는 것을 의미하는 것일 수 있다. 예를 들어, "직접 배치"된다는 것은 두 개의 층 또는 두 개의 부재들 사이에 접착 부재 등의 추가 부재를 사용하지 않고 배치하는 것을 의미하는 것일 수 있다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 표시장치에 대하여 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전자장치의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다. 도 2a 및 도 2b 각각은 본 발명의 일 실시예에 따른 전자장치의 단면도들이다. 도 2a 및 도 2b 각각은 도 1b에 도시된 절단선 I-I`에 따라 절단한 전자장치의 단면도들이다. 도 2c 및 도 2d 각각은 본 발명의 일 실시예에 따른 표시장치의 단면도들이다. 도 2c 및 도 2d 각각은 도 1b에 도시된 I-I`에 따른 표시장치의 단면도들이다.
도 1a 내지 도 1b를 참조하면, 전자장치(ELD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자장치(ELD)는 예를 들어, 전자장치(ELD)는 스마트 폰, 태블릿, 노트북, 컴퓨터, 스마트 텔레비전일 수 있다.
전자장치(ELD)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(IS)에 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)이 표시되는 표시면(IS)은 전자장치(ELD)의 전면(front surface)과 대응될 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다.
본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다. 본 명세서에서, 제3 방향(DR3)이 지시하는 방향은 상측 방향, 제3 방향(DR3)의 반대 방향은 하측 방향으로 지칭될 수 있다.
제3 방향(DR3)에서의 전면과 배면 사이의 이격 거리는, 전자장치(ELD)의 제3 방향(DR3)에서의 두께와 대응될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 도 1a에서 정의된 것과 다르게 정의될 수 도 있다.
전자장치(ELD)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 전자장치(ELD)의 외부에서 제공되는 다양한 입력들을 포함할 수 있다. 본 실시예에 따른 전자장치(ELD)는 외부에서 인가되는 입력(TC)을 감지할 수 있다. 입력(TC)은 패시브 타입의 입력수단에 의한 입력으로써, 사용자(US)의 신체에 의한 입력일 수 있고, 입력센서의 정전용량에 변화를 줄 수 있는 입력을 모두 포함할 수 있다. 전자장치(ELD)는 전자장치(ELD)의 구조에 따라 전자장치(ELD)의 측면이나 배면에 인가되는 사용자(US)의 입력(TC)을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
전자장치(ELD)의 전면은 이미지 영역(IA) 및 베젤 영역(BZA)을 포함할 수 있다. 이미지 영역(IA)은 영상(IM)이 표시되는 영역일 수 있다. 사용자는 이미지 영역(IA)을 통해 영상(IM)을 시인한다. 본 실시예에서, 이미지 영역(IA)은 꼭지점들이 둥근 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 이미지 영역(IA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
베젤 영역(BZA)은 이미지 영역(IA)에 인접한다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 이미지 영역(IA)을 에워쌀 수 있다. 이에 따라, 이미지 영역(IA)의 형상은 실질적으로 베젤 영역(BZA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 이미지 영역(IA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자장치(ELD)는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 1b에 도시된 바와 같이, 전자장치(ELD)는 표시장치(DD), 광학부재(AF), 윈도우(WM), 전자모듈(EM), 전원모듈(PSM) 및 케이스(EDC)을 포함할 수 있다. 표시장치(DD)는 이미지를 생성하고 외부입력을 감지한다. 표시장치(DD)는 표시패널(DP) 및 입력감지유닛(ISP)를 포함할 수 있다. 표시장치(DD)는 전자장치(ELD)의 이미지 영역(IA, 도 1a 참조) 및 베젤 영역(BZA, 도 1a 참조) 에 대응하는 액티브 영역(AA) 및 주변 영역(NAA)을 포함한다.
표시패널(DP)은 특별히 한정되는 것은 아니며 예를 들어, 유기발광표시패널(organic light emitting display panel) 또는 무기발광표시패널과 같은 발광형 표시패널일 수 있다. 입력감지유닛(ISP)에 대한 상세한 설명은 후술한다.
표시장치(DD)는 메인회로기판(MCB), 연성회로필름(FCB) 및 구동회로(DIC), 센서 제어회로(T-IC), 및 메인 컨트롤러(100)를 더 포함할 수 있다. 이들 중 어느 하나 이상은 생략될 수도 있다. 구동회로(DIC), 센서 제어회로(T-IC) 및 메인 컨트롤러(100) 각각은 집적칩(Integrated Chip)의 형태로 제공될 수 있다. 메인회로기판(MCB)은 연성회로필름(FCB)과 접속되어 표시패널(DP)과 전기적으로 연결될 수 있다. 메인회로기판(MCB)은 복수 개의 구동 소자를 포함할 수 있다. 메인회로기판(MCB)은 커넥터를 통해 전자모듈(EM)과 전기적으로 연결될 수 있다.
연성회로필름(FCB)은 표시패널(DP)에 접속되어 표시패널(DP)과 메인회로기판(MCB)을 전기적으로 연결한다. 표시패널(DP)은 연성회로필름(FCB) 및 메인회로기판(MCB)이 표시장치(DD)의 배면에 마주하도록 밴딩될 수 있다.
도 1b에서는 표시패널(DP)에 실장된 구동회로(DIC)를 예시적으로 도시하였으나, 구동회로(DIC)는 연성회로필름(FCB)에 실장될 수 있다. 구동회로(DIC)은 표시패널(DP)의 화소를 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다.
도시하지 않았으나, 입력감지유닛(ISP)은 추가적인 연성회로필름을 통해 메인회로기판(MCB)과 전기적으로 연결될 수 있다. 그러나, 본 발명의 실시예는 이에 한정되지 않는다. 입력감지유닛(ISP)은 표시패널(DP)에 전기적으로 연결되고, 연성회로필름(FCB)을 통해 메인회로기판(MCB)과 전기적으로 연결될 수도 있다.
광학부재(AF)는 외부광 반사율을 낮춘다. 광학부재(AF)는 편광자 및 리타더를 포함할 수 있다. 편광자 및 리타더는 연신형 또는 코팅형일 수 있다. 코팅형 광학필름은 기능성필름의 연신방향에 따라 광학축이 정의된다. 코팅형 광학필름은 베이스 필름 상에 배열된 액정분자들을 포함할 수 있다.
본 발명의 일 실시예에서 광학부재(AF)는 생략될 수 있다. 이때, 표시장치(DD)는 광학부재(AF)를 대체하는 컬러필터 및 블랙매트릭스를 더 포함할 수 있다. 컬러필터 및 블랙매트릭스는 연속공정을 통해 입력감지유닛(ISP)의 상면에 직접 배치될 수 있다. 입력감지유닛(ISP)의 상면은 입력감지유닛(ISP)의 최상측의 절연층이 제공한다,
윈도우(WM)는 전자장치(ELD)의 외면을 제공한다. 윈도우(WM)는 베이스 기판을 포함하고, 반사 방지층, 지문 방지층과 같은 기능층들을 더 포함할 수 있다.
별도로 도시되지 않았으나, 표시장치(DD)는 적어도 하나의 접착층을 더 포함할 수 있다. 접착층은 표시장치(DD)의 인접한 구성들을 결합시킬 수 있다. 접착층은 광학투명접착층 또는 감압접착층일 수 있다.
전자모듈(EM)은 적어도 메인 컨트롤러를 포함한다. 전자모듈(EM)은 무선통신 모듈, 영상입력 모듈, 음향입력 모듈, 음향출력 모듈, 메모리, 및 외부 인터페이스 모듈 등을 포함할 수 있다. 상기 모듈들은 상기 회로기판에 실장되거나, 플렉서블 회로기판을 통해 전기적으로 연결될 수 있다. 전자모듈(EM)은 전원모듈(PSM)과 전기적으로 연결된다.
메인 컨트롤러는 전자장치(ELD)의 전반적인 동작을 제어한다. 예를 들어 메인 컨트롤러는 사용자 입력에 부합하게 표시장치(DD)을 활성화 시키거나, 비활성화 시킨다. 메인 컨트롤러는 표시장치(DD), 무선통신 모듈, 영상입력 모듈, 음향입력 모듈, 및 음향출력 모듈등의 동작을 제어할 수 있다. 메인 컨트롤러는 적어도 하나의 마이크로 프로세서를 포함할 수 있다.
케이스(EDC)는 윈도우(WM)와 결합될 수 있다. 케이스(EDC)는 외부로부터 가해지는 충격을 흡수하며 표시장치(DD)로 침투되는 이물질/수분 등을 방지하여 케이스(EDC)에 수용된 구성들을 보호한다. 한편, 본 발명의 일 실시예에서, 케이스(EDC)는 복수 개의 수납 부재들이 결합된 형태로 제공될 수 있다.
도 2a를 참조하면, 입력감지유닛(ISP)은 표시패널(DP) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에 따르면, 입력감지유닛(ISP)은 연속공정에 의해 표시패널(DP) 상에 형성될 수 있다. 즉, 입력감지유닛(ISP)이 표시패널(DP) 상에 직접 배치되는 경우, 접착층이 입력감지유닛(ISP)과 표시패널(DP) 사이에 배치되지 않는다. 그러나, 도 2b에 도시된 바와 같이, 입력감지유닛(ISP)과 표시패널(DP) 사이에 접착층(ADL)이 배치될 수 있다. 이 경우, 입력감지유닛(ISP)은 표시패널(DP)과 연속 공정에 의해 제조되지 않으며, 표시패널(DP)과 별도의 공정을 통해 제조된 후, 접착층(ADL)에 의해 표시패널(DP)의 상면에 고정될 수 있다. 도 2a 및 도 2b 있어서, 도 1b에 도시된 광학부재(AF)는 미-도시되었다. 또한, 표시장치(DD)의 하측에 배치된 구성 미-도시되었다.
도 2a에 도시된 것과 같이, 윈도우(WM)는 베젤 영역(BZA, 도 1a 참고)을 정의하기 위한 차광패턴(WBM)을 포함할 수 있다. 차광패턴(WBM)은 유색의 유기막으로써 예컨대, 코팅 방식으로 베이스층(WM-BS)의 일면 상에 형성될 수 있다.
도 2c에 도시된 것과 같이, 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 봉지기판(EC) 및 베이스층(BL)과 봉지기판(EC)을 결합하는 실런트(SM)를 포함한다.
베이스층(BL)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(BL)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 본 실시예에서 베이스층(BL)은 수십 내지 수백 마이크로미터 두께를 갖는 박막 유리 기판일 수 있다. 베이스층(BL)은 다층 구조를 가질 수 있다. 예컨대, 유기층(예컨대, 폴리이미드층)/적어도 하나의 무기층/유기층(예컨대, 폴리이미드층)을 포함할 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 상기 회로 소자는 신호라인들, 화소 회로 등을 포함한다. 이에 대한 상세한 설명은 후술한다.
표시 소자층(DP-OLED)은 적어도 발광소자를 포함한다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기층을 더 포함할 수 있다.
봉지기판(EC)은 표시 소자층(DP-OLED)으로부터 소정의 갭(GP)을 두고 이격될 수 있다. 베이스층(BL) 및 봉지기판(EC)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 실런트(SM)는 유기 접착제 또는 프릿 등을 포함할 수 있다. 갭(GP)에는 소정의 물질이 충진될 수 도 있다. 흡습제 또는 수지물질이 갭(GP)에 충진될 수 있다.
도 2d에 도시된 것과 같이, 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 상부 절연층(TFL)을 포함한다. 상부 절연층(TFL)은 복수 개의 박막들을 포함한다. 상부 절연층(TFL)은 발광소자를 보호하기 위한 보호층을 포함할 수 있다. 상부 절연층(TFL)은 적어도 무기층/유기층/무기층을 포함하는 박막 봉지층을 포함할 수 있다. 박막 봉지층은 보호층 상에 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시장치의 확대된 단면도이다. 도 3은 도 2d의 표시장치를 기준으로 도시하였다.
도 3을 참조하면, 표시장치(DD)는 표시패널(DP) 및 표시패널(DP) 위에 직접 배치된 입력감지유닛(ISP)를 포함할 수 있다. 표시패널(DP)은 베이스층(BL), 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 상부 절연층(TFL)을 포함할 수 있다.
표시장치(DD)는 도 1b를 참조하여 설명한 액티브 영역(AA) 및 주변 영역(NAA)을 포함할 수 있으며, 표시패널(DP) 및 입력감지유닛(ISP) 각각은 표시장치(DD)의 액티브 영역(AA) 및 주변 영역(NAA) 각각에 대응하는 영역을 포함할 수 있다. 도 3에서는 액티브 영역(AA)의 일부 영역을 확대 도시하였다.
베이스층(BL)은 회로 소자층(DP-CL)이 배치되는 베이스 면을 제공할 수 있다. 회로 소자층(DP-CL)은 베이스층(BL) 위에 배치될 수 있다. 회로 소자층(DP-CL)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(BL) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이후, 회로 소자층(DP-CL)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.
베이스층(BL)의 상면에 적어도 하나의 무기층이 형성된다. 본 실시예에서 표시패널(DP)은 버퍼층(BFL)을 포함하는 것으로 도시되었다. 버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있으며, 실리콘옥사이드층과 실리콘나이트라이드층은 교대로 적층될 수 있다.
반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.
도 3는 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다. 제2 영역은 비-도핑영역이거나, 제1 영역 대비 낮은 농도로 도핑될 수 있다.
제1 영역의 전도성은 제2 영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 제2 영역은 실질적으로 화소 트랜지스터(TR-P)의 액티브 영역(또는 채널 영역)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 영역 또는 드레인 영역일 수 있다.
화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광소자를 포함하는 등가 회로를 가질 수 있으며, 화소의 등가 회로도는 다양한 형태로 변형될 수 있다. 도 3에서는 화소에 포함되는 하나의 화소 트랜지스터(TR-P) 및 발광소자(ED)를 예시적으로 도시하였다.
화소 트랜지스터(TR-P)의 소스 영역(SR), 채널 영역(CHR), 및 드레인 영역(DR)이 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SR) 및 드레인 영역(DR)은 단면 상에서 채널 영역(CHR)으로부터 서로 반대 방향에 연장될 수 있다. 도 3에는 반도체 패턴의 제1 영역으로 형성된 신호 전달 영역(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 신호 전달 영역(SCL)은 평면 상에서 화소 트랜지스터(TR-P)와 전기적으로 연결될 수 있다.
제1 절연층(IL1)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(IL1)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(IL1)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(IL1)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(IL1)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(IL1)뿐만 아니라 후술하는 회로 소자층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
화소 트랜지스터(TR-P)의 게이트(GE)는 제1 절연층(IL1) 위에 배치된다. 게이트(GE)는 금속 패턴의 일부분일 수 있다. 게이트(GE)는 채널 영역(CHR)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GE)는 마스크로써 기능할 수 있다.
제2 절연층(IL2)은 제1 절연층(IL1) 위에 배치되며, 게이트(GE)를 커버할 수 있다. 제2 절연층(IL2)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(IL2)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(IL2)은 단층의 실리콘옥사이드층일 수 있다.
제3 절연층(IL3)은 제2 절연층(IL2) 위에 배치될 수 있으며, 본 실시예에서 제3 절연층(IL3)은 단층의 실리콘옥사이드층일 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(IL3) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층(IL1, IL2, IL3)을 관통하는 컨택홀(CNT1)을 통해 신호 전달 영역(SCL)에 접속될 수 있다.
제4 절연층(IL4)은 제3 절연층(IL3) 위에 배치될 수 있다. 제4 절연층(IL4)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(IL5)은 제4 절연층(IL4) 위에 배치될 수 있다. 제5 절연층(IL5)은 유기층일 수 있다. 한편, 제4 절연층(IL4)은 생략되고, 제3 절연층(IL3) 상에 제5 절연층(IL5)이 배치될 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(IL5) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(IL4) 및 제5 절연층(IL5)을 관통하는 컨택홀(CNT2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(IL6)은 제5 절연층(IL5) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(IL6)은 유기층일 수 있다. 표시 소자층(DP-OLED)은 회로 소자층(DP-CL) 위에 배치될 수 있다. 표시 소자층(DP-OLED)은 발광소자(ED)를 포함할 수 있다. 발광소자(ED)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다. 예를 들어, 발광층(EL)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
제1 전극(AE)은 제6 절연층(IL6) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(IL6)을 관통하는 컨택홀(CNT3)을 통해 제2 연결 전극(CNE2)에 연결될 수 있다.
화소 정의막(IL7)은 제6 절연층(IL6) 위에 배치되며, 제1 전극(AE)의 일부분을 커버할 수 있다. 화소 정의막(IL7)에는 개구부(OP7)가 정의된다. 화소 정의막(IL7)의 개구부(OP7)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 본 실시예에서 발광영역(PXA)은 개구부(OP7)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다. 비발광영역(NPXA)은 발광영역(PXA)을 에워쌀 수 있다.
발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 개구부(OP7)에 대응하도록 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
제2 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치될 수 있다. 제2 전극(CE)에는 공통 전압이 제공될 수 있으며, 제2 전극(CE)은 공통 전극으로 지칭될 수 있다.
도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 화소들에 공통으로 형성될 수 있다.
입력감지유닛(ISP)은 연속된 공정을 통해 상부 절연층(TFL)의 상면에 직접 형성될 수 있다. 입력감지유닛(ISP)은 제1 감지 절연층(IIL1), 제1 감지 도전층(ICL1), 제2 감지 절연층(IIL2), 제2 감지 도전층(ICL2), 및 제3 감지 절연층(IIL3)을 포함할 수 있다. 본 발명의 일 실시예에서, 제1 감지 절연층(IIL1)은 생략될 수 도 있다.
제1 감지 도전층(ICL1) 및 제2 감지 도전층(ICL2) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 갖는 복수 개의 패턴들을 포함할 수 있다. 단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
제2 감지 절연층(IIL2)은 제1 감지 도전층(ICL1)을 커버하고, 제3 감지 절연층(IIL3)은 제2 감지 도전층(ICL2)을 커버한다. 제1 감지 절연층(IIL1) 내지 제3 감지 절연층(IIL3)이 단층으로 도시되었으나, 이에 제한되지 않는다.
제1 감지 절연층(IIL1) 및 제2 감지 절연층(IIL2) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
제2 감지 절연층(IIL2) 및 제3 감지 절연층(IIL3) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 4a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다. 도 4b는 본 발명의 일 실시예에 따른 화소를 나타낸 회로도이다.
도 4a를 참조하면, 표시패널(DP)은 평면상에서 표시영역(DA) 및 비표시영역(NDA)으로 구분될 수 있다. 표시패널(DP)의 표시영역(DA)은 영상이 표시되는 영역이고, 비표시영역(NDA)은 구동 회로나 구동 배선 등이 배치된 영역일 수 있다. 표시영역(DA)에는 복수의 화소들(PX) 각각의 발광 소자들이 배치될 수 있다. 표시영역(DA)은 전자장치(ELD, 도 1a 참조)의 이미지 영역(IA, 도 1a 참조)의 적어도 일부와 중첩할 수 있고, 비표시영역(NDA)은 전자장치(ELD, 도 1a 참조)의 베젤 영역(BZA, 도 1a 참조)에 의해 커버될 수 있다. 표시패널(DP)의 표시영역(DA) 및 비표시영역(NDA)은 도 1b에 도시된 표시장치(DD)의 액티브 영역(AA) 및 주변 영역(NAA)에 각각 대응할 수 있다.
일 실시예에 따르면, 표시패널(DP)은 복수의 화소들(PX, 이하 화소들), 복수 개의 신호 라인들(SGL), 주사 구동 회로(GDC), 구동회로(DIC) 및 표시 패드부(DP-PD)를 포함할 수 있다.
화소들(PX) 각각은 발광 소자와 그에 연결된 복수의 트랜지스터들을 포함할 수 있다. 화소들(PX)은 인가되는 전기적 신호에 대응하여 광을 발광할 수 있다.
신호 라인들(SGL)은 스캔 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어 신호 라인(CSL)을 포함할 수 있다. 스캔 라인들(GL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결될 수 있다. 데이터 라인들(DL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결될 수 있다. 전원 라인(PL)은 화소들(PX)에 연결되어 전원 전압을 제공할 수 있다. 제어 신호 라인(CSL)은 주사 구동 회로(GDC)에 제어 신호들을 제공할 수 있다.
주사 구동 회로(GDC)는 비표시영역(NDA)에 배치될 수 있다. 주사 구동 회로(GDC)는 스캔 신호들을 생성하고, 스캔 신호들을 스캔 라인들(GL)에 순차적으로 출력할 수 있다. 주사 구동 회로(GDC)는 화소들(PX)의 구동 회로에 또 다른 제어 신호를 더 출력할 수 있다.
주사 구동 회로(GDC)는 화소들(PX)의 구동 회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
일 실시예의 표시패널(DP)에서, 표시패널(DP) 중 일부 영역은 벤딩될 수 있다. 표시패널(DP)은 제1 비벤딩 영역(NBA1), 제1 비벤딩 영역(NBA1)과 제1 방향(DR1)에서 이격된 제2 비벤딩 영역(NBA2), 및 제1 비벤딩 영역(NBA1)과 제2 비벤딩 영역(NBA2) 사이에 정의된 벤딩 영역(BA)을 포함할 수 있다. 제1 비벤딩 영역(NBA1)은 표시영역(DA)과 일부의 비표시영역(NDA)을 포함할 수 있다. 비표시영역(NDA)은 벤딩 영역(BA) 및 제2 비벤딩 영역(NBA2)을 포함할 수 있다.
벤딩 영역(BA)은 제1 방향(DR1)으로 연장된 가상의 축을 따라 벤딩될 수 있다. 벤딩 영역(BA)이 벤딩되는 경우, 제2 비벤딩 영역(NBA2)은 제1 비벤딩 영역(NBA1)에 마주할 수 있다. 도시되지는 않았으나, 일 실시예의 표시패널(DP)에서 제1 비벤딩 영역(NBA1)에서 제1 방향(DR1)으로의 폭은 벤딩 영역(BA)에서 제1 방향(DR1)으로의 폭보다 작을 수 있다.
표시 패드부(DP-PD)는 제2 비벤딩 영역(NBA2)의 끝단에 인접하여 배치될 수 있다. 신호 라인들(SGL)은 제1 비벤딩 영역(NBA1)에서 벤딩 영역(BA)을 경유하여 제2 비벤딩 영역(NBA2)으로 연장되어 표시 패드부(DP-PD)에 연결될 수 있다. 표시 패드부(DP-PD)에는 연성 회로 필름(FCB, 도 1b 참조)이 전기적으로 연결될 수 있다. 연성 회로 필름(FCB, 도 1b 참조)이 도전성 접착 필름 등을 통해 표시 패드부(DP-PD)에 부착됨에 따라, 표시패널(DP)과 연성 회로 필름(FCB, 도 1b 참조)이 전기적으로 연결될 수 있다. 한편, 구동회로(DIC)는 표시패널(DP) 상에 실장될 수 있으며, 데이터 구동회로를 포함할 수 있다.
도 4b에는 도 4a에 도시된 복수의 화소들(PX) 중 하나의 화소의 등가 회로도가 예시적으로 도시된다. 복수의 화소들(PX) 각각은 동일한 회로 구조를 가질 수 있다.
도 4b를 참조하면, 화소(PX)는 데이터 라인들(DL1-DLm) 중 i번째 데이터 라인(DLi), 초기화 스캔 라인들(GIL1-GILn) 중 j번째 초기화 스캔 라인(GILj), 보상 스캔 라인들(GCL1-GCLn) 중 j번째 보상 스캔 라인(GCLj), 기입 스캔 라인들(GWL1-GWLn) 중 j번째 기입 스캔 라인(GWLj) 및, j+1번째 기입 스캔 라인(GWLj+1), 및 발광 제어 라인들(EL1-ELn) 중 j번째 발광 제어 라인(ELj)에 접속된다.
화소(PX)는 발광 소자(ED) 및 화소 구동 회로(PDC)를 포함한다. 발광 소자(ED)는 발광 다이오드일 수 있다. 본 발명의 일 예로, 발광 소자(ED)는 유기 발광층을 포함하는 유기발광 다이오드일 수 있다.
화소 구동 회로(PDC)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 및 하나의 스토리지 커패시터(Cst)를 포함할 수 있다. 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)로 각각 지칭될 수 있다.
제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 일부는 P-타입 트랜지스터일 수 있고, 나머지 일부는 N-타입 트랜지스터일 수 있다. 예를 들어, 제1, 제2, 제5, 제6, 및 제7 트랜지스터들(T1, T2, T5, T6, T7)은 PMOS 트랜지스터이고, 제3 및 제4 트랜지스터들(T3, T4)은 NMOS 트랜지스터일 수 있다.
제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 저온 폴리 실리콘(low-temperature polycrystalline silicon, LTPS) 반도체층을 갖는 트랜지스터일 수 있고, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 산화물 반도체층을 갖는 트랜지스터일 수 있다.
구체적으로, 디스플레이 장치의 밝기에 직접적으로 영향을 미치는 제1 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1 트랜지스터(T1)의 구동 게이트 전극과 연결되는 제3 트랜지스터(T3), 및 제4 트랜지스터(T4) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트 전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
제1, 제2, 제5, 제6, 및 제7 트랜지스터들(T1, T2, T5, T6, T7)은 저온 폴리 실리콘 반도체층을 갖는 트랜지스터들이고, 제3 및 제4 트랜지스터들(T3, T4)은 산화물 반도체층을 갖는 트랜지스터일 수 있다.
본 발명에 따른 화소 구동 회로(PDC)의 구성은 도 4b에 도시된 실시예에 제한되지 않는다. 도 4b에 도시된 화소 구동 회로(PDC)는 하나의 예시에 불과하고 화소 구동 회로(PDC)의 구성은 변형되어 실시될 수 있다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 모두가 P-타입 트랜지스터이거나 N-타입 트랜지스터일 수 있다.
j번째 초기화 스캔 라인(GILj), j번째 보상 스캔 라인(GCLj), j번째 기입 스캔 라인(GWLj), j+1번째 기입 스캔 라인(GWLj+1) 및 j번째 발광 제어 라인(ELj)은 각각 j번째 초기화 스캔 신호(GIj), j번째 보상 스캔 신호(GCj), j번째 기입 스캔 신호(GWj), j+1번째 기입 스캔 신호(GWj+1) 및 j번째 발광 제어 신호(EMj)를 화소(PX)로 전달할 수 있다. i번째 데이터 라인(DLi)은 i번째 데이터 신호(Di)를 화소(PX)로 전달한다. i번째 데이터 신호(Di)는 표시 장치(DD)에 입력되는 영상 신호에 대응하는 전압 레벨을 가질 수 있다.
제1 구동 전압 라인(VL1) 및 제2 구동 전압 라인(VL2)은 제1 구동 전압(ELVDD) 및 제2 구동 전압(ELVSS)을 화소(PX)로 각각 전달할 수 있다. 또한, 제1 초기화 전압 라인(VL3)은 제1 초기화 전압(VINT1)을 화소(PX)로 각각 전달할 수 있다.
제1 트랜지스터(T1)는 제1 구동 전압(ELVDD)을 수신하는 제1 구동 전압 라인(VL1)과 발광 소자(ED) 사이에 접속된다. 제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 경유하여 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제6 트랜지스터(T6)를 경유하여 발광 소자(ED)의 애노드(anode)와 전기적으로 연결된 제2 전극, 스토리지 커패시터(Cst)의 일단과 연결된 제3 전극을 포함한다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 i번째 데이터 라인(DLi)이 전달하는 i번째 데이터 신호(Di)를 전달받아 발광 소자(ED)에 구동 전류를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 j번째 기입 스캔 라인(GWLj)과 연결된 제3 전극을 포함한다. 제2 트랜지스터(T2)는 j번째 기입 스캔 라인(GWLj)을 통해 전달받은 기입 스캔 신호(GWj)에 따라 턴 온되어 i번째 데이터 라인(DLi)으로부터 전달된 i번째 데이터 신호(Di)를 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다.
제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속된다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제3 전극과 연결된 제1 전극, 제1 트랜지스터(T1)의 제2 전극과 연결된 제2 전극, j번째 보상 스캔 라인(GCLj)과 연결된 제3 전극을 포함한다. 제3 트랜지스터(T3)는 j번째 보상 스캔 라인(GCLj)을 통해 전달받은 j번째 보상 스캔 신호(GCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 제3 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 초기화 전압(VINT1)이 인가되는 제1 초기화 전압 라인(VL3)과 제1 노드(N1) 사이에 접속된다. 제1 트랜지스터(T1)의 제3 전극과 연결된 제1 전극, 제1 초기화 전압(VINT1)이 전달되는 제1 초기화 전압 라인(VL3)과 연결된 제2 전극 및 j번째 초기화 스캔 라인(GILj)과 연결된 제3 전극을 포함한다. 제4 트랜지스터(T4)는 j번째 초기화 스캔 라인(GILj)을 통해 전달받은 j번째 초기화 스캔 신호(GIj)에 따라 턴 온된다. 턴 온된 제4 트랜지스터(T4)는 제1 초기화 전압(VINT1)을 제1 트랜지스터(T1)의 제3 전극에 전달하여 제1 트랜지스터(T1)의 제3 전극의 전위(즉, 제1 노드(N1)의 전위)를 초기화시킨다.
제5 트랜지스터(T5)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 j번째 발광 제어 라인(ELj)에 연결된 제3 전극을 포함한다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 발광 소자(ED)의 애노드에 연결된 제2 전극 및 j번째 발광 제어 라인(ELj)에 연결된 제3 전극을 포함한다.
제5 및 제6 트랜지스터들(T5, T6)은 j번째 발광 제어 라인(ELj)을 통해 전달받은 j번째 발광 제어 신호(EMj)에 따라 동시에 턴 온된다. 턴-온된 제5 트랜지스터(T5)를 통해 인가된 제1 구동 전압(ELVDD)은 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상된 후 발광 소자(ED)에 전달될 수 있다.
제7 트랜지스터(T7)는 제1 초기화 전압(VINT1)이 인가되는 제1 초기화 전압 라인(VL3)에 연결된 제1 전극, 제6 트랜지스터(T6)의 제2 전극과 연결된 제2 전극 및 j+1번째 기입 스캔 라인(GWLj+1)과 연결된 제3 전극을 포함한다. 본 발명의 일 예로, 제1 초기화 전압(VINT1)은 음의 정전압을 가질 수 있다. 예를 들어, 제1 초기화 전압(VINT1)은 -3.5V의 전압일 수 있으나, 이에 특별히 제한되는 것은 아니다.
스토리지 커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 제3 전극과 연결되어 있고, 타단은 제1 구동 전압 라인(VL1)과 연결되어 있다. 발광 소자(ED)의 캐소드(cathode)는 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다. 제2 구동 전압(ELVSS)은 제1 구동 전압(ELVDD)보다 낮은 전압 레벨을 가질 수 있다. 본 발명의 일 예로, 제2 구동 전압(ELVSS)은 제1 초기화 전압(VINT1)보다 낮은 전압 레벨을 가질 수 있다.
도 5a는 본 발명의 일 실시예에 따른 입력감지유닛의 평면도이다. 도 5b 및 도 5c 각각은 본 발명의 일 실시예에 따른 입력감지유닛의 일부분의 단면도들이다. 도 5d 및 도 5e 각각은 본 발명의 일 실시예에 따른 입력감지유닛의 일부분의 평면도들이다. 도 5f는 본 발명의 일 실시예에 따른 입력감지유닛의 교차영역을 확대한 평면도이다. 이하, 도 4a를 추가적으로 참조하여 입력감지유닛(ISP)에 대해 설명한다.
도 5a를 참조하면, 입력감지유닛(ISP)은 액티브 영역(AA-I) 및 액티브 영역(AA-I)에 인접한 주변 영역(NAA-I)으로 구분될 수 있다. 입력감지유닛(ISP)의 액티브 영역(AA-I) 및 주변 영역(NAA-I)은 각각 표시패널(DP)의 표시영역(DA) 및 비표시영역(NDA)과 대응될 수 있다. 즉, 입력감지유닛(ISP)의 액티브 영역(AA-I)은 복수의 화소들(PX) 각각의 발광 소자들이 배치되는 표시영역(DA)에 중첩하는 영역일 수 있다. 한편, 액티브 영역(AA-I)은 도 5a에 도시된 바와 같이, 제1 방향(DR1)으로 연장된 단변과 제2 방향(DR2)으로 연장된 장변을 가지는 직사각형 형상으로 정의될 수 있다.
일 실시예에 따르면, 입력감지유닛(ISP)은 복수의 감지전극들(TE), 감지전극들(TE)에 각각 연결되는 복수의 트레이스 배선들(TL), 및 복수의 감지 패드들을 포함하는 입력 패드부(IPD)를 포함할 수 있다. 복수의 트레이스 배선들(TL)의 일 단은 복수의 감지전극들(TE)에 연결되고, 타 단은 입력 패드부(IPD)에 배치된 복수의 감지 패드들에 연결될 수 있다. 한편, 도 5a에서는 복수의 트레이스 배선들(TL) 각각이 모두 주변 영역(NAA-I)에 배치된 것을 예시적으로 도시하였으나, 복수의 트레이스 배선들(TL) 중 일부는 액티브 영역(AA-I)에 중첩하도록 배치될 수 있다. 보다 구체적으로, 복수의 제1 트레이스 배선들(TL1) 및 복수의 제2 트레이스 배선들(TL2) 각각의 일부가 액티브 영역(AA-I) 내에 배치되어 있을 수 있다. 이에 대한 구체적인 내용은 도 6 내지 도 9에 대한 설명에서 보다 자세히 설명한다.
복수의 감지전극들(TE)은 제1 감지전극(TE1) 및 제2 감지전극(TE2)을 포함할 수 있다.
제1 감지전극(TE1)은 각각이 제1 방향(DR1)으로 연장되고 제2 방향(DR2)을 따라 배열되는 복수의 행(row)으로 제공될 수 있다. 제1 감지전극(TE1)은 제1 감지 패턴들(SP1) 및 제1 도전 패턴들(BP1)을 포함할 수 있다. 제1 감지 패턴들(SP1)은 제1 방향(DR1)을 따라 연장될 수 있다. 일 실시예에 따르면, 제1 감지 패턴들(SP1) 및 제1 도전 패턴들(BP1)은 동일 공정에 의해 패터닝 되는 일체 형상의 패턴일 수 있다.
일 실시예에서, 제1 감지전극(TE1)은 복수의 행 감지전극을 포함할 수 있다. 제1 감지전극(TE1)은 각각 제1 방향(DR1)을 따라 연장되고, 제2 방향(DR2)을 따라 이격된 복수의 행 감지전극을 포함할 수 있다. 복수의 행 감지전극 각각은 제1 방향(DR1)을 따라 순차적으로 배치되는 감지전극들 일 수 있다. 한편, 본 명세서에서는 복수의 행 감지전극이 11개의 행 감지전극을 포함하는 것을 예시적으로 도시하였으나, 이에 제한되지 않고 복수의 행 감지전극은 10개 이하, 또는 12개 이상의 열 감지전극을 포함할 수 있다. 제1 감지전극(TE1)은 제1 방향(DR1)을 따라 서로 이격된 제1 측(TE1-S1) 및 제2 측(TE1-S2)을 포함할 수 있다.
제2 감지전극(TE2)은 각각이 제2 방향(DR2)으로 연장되고 제1 방향(DR1)을 따라 배열되는 복수의 열(column)로 제공될 수 있다. 제2 감지전극(TE2)은 제2 감지 패턴들(SP2) 및 제2 도전 패턴들(BP2)을 포함할 수 있다. 제2 감지 패턴들(SP2)은 제2 방향(DR2)을 따라 연장될 수 있다. 적어도 하나의 제2 도전 패턴(BP2)은 서로 인접한 두 개의 제2 감지 패턴들(SP2)에 연결되며, 서로 인접한 두 개의 제2 감지 패턴들(SP2)을 전기적으로 연결하는 것일 수 있다.
한편, 일 실시예에서, 제2 감지전극(TE2)은 복수의 열 감지전극을 포함할 수 있다. 제2 감지전극(TE2)은 각각 제2 방향(DR2)을 따라 연장되고, 제1 방향(DR1)을 따라 이격된 복수의 열 감지전극을 포함할 수 있다. 복수의 열 감지전극 각각은 제1 방향(DR1)을 따라 순차적으로 배치되는 감지전극들 일 수 있다. 한편, 본 명세서에서는 복수의 열 감지전극이 8개의 열 감지전극을 포함하는 것을 예시적으로 도시하였으나, 이에 제한되지 않고 복수의 열 감지전극은 7개 이하, 또는 9개 이상의 행 감지전극을 포함할 수 있다.
도 5a에서는 구체적으로 도시하지 않았으나, 제1 감지전극(TE1) 및 제2 감지전극(TE2) 각각은 서로 교차하는 복수 개의 도전라인들을 포함하고, 복수 개의 개구부들이 정의된 메쉬 형상을 가질 수 있다. 일 실시에에서, 제1 감지전극(TE1)에 포함된 제1 감지패턴(SP1) 및 제1 도전패턴(BP1)과, 제2 감지패턴(SP2)은 메쉬 형상을 가질 수 있다. 본 발명에 따르면, 제1 감지전극들(TE1) 및 제2 감지패턴(SP2) 각각이 메쉬 구조를 갖기 때문에, 제1 감지전극들(TE1)과 제2 전극(CE, 도 3 참조) 사이의 기생 용량에 의한 베이스 커패시턴스 및 제2 감지전극들(TE2)과 제2 전극(CE, 도 3 참조) 사이의 기생 용량에 의한 베이스 커패시턴스가 복수의 제1 감지전극들(TE1) 및 제2 감지패턴(SP2) 각각이 개구가 없는 전극 형상을 갖는 경우보다 감소될 수 있다. 따라서, 복수의 제1 감지전극들(TE1) 및 제2 감지패턴(SP2) 각각이 메쉬 구조를 가짐에 따라, 입력감지유닛(ISP)의 터치 감도가 향상될 수 있다. 또한, 기생 용량을 더 감소시키기 위해, 제1 감지패턴(SP1) 및 제2 감지패턴(SP2)을 구성하는 메쉬선들의 일부를 폐곡선 형태로 제거하여 상기 폐곡선에 의해 둘러싸인 전기적으로 절연된 더미 패턴이 더 제공될 수도 있다. 한편, 감지전극(TE)의 메쉬 형상에 대해서는 도 6 내지 도 9에 대한 설명에서 보다 자세히 설명한다.
일 실시예에 따르면, 제1 감지 패턴들(SP1), 제2 감지 패턴들(SP2), 및 제1 도전 패턴(BP1) 및 제2 도전 패턴(BP2) 각각은 도 3에서 설명한 제1 감지 도전층(ICL1) 및/또는 제2 감지 도전층(ICL2)에 포함될 수 있다. 예를 들어, 제1 감지 패턴들(SP1), 제2 감지 패턴들(SP2) 및 제1 도전 패턴(BP1)은 도 3에서 설명한 제2 감지 도전층(ICL2)에 포함되고, 제2 도전 패턴(BP2)은 도 3에서 설명한 제1 감지 도전층(ICL1)에 포함될 수 있다.
복수의 트레이스 배선들(TL)은 제1 트레이스 배선들(TL1) 및 제2 트레이스 배선들(TL2)을 포함할 수 있다. 제1 트레이스 배선들(TL1) 각각은 복수의 제1 감지전극들(TE1) 중 대응하는 어느 하나에 연결되고, 제2 트레이스 배선들(TL2) 각각은 복수의 제2 감지전극들(TE2) 중 대응하는 어느 하나에 연결될 수 있다. 제1 트레이스 배선들(TL1) 각각은 제1 감지전극(TE1)에 포함된 복수의 행 감지전극 중 대응하는 어느 하나에 연결되고, 제2 트레이스 배선들(TL2) 각각은 제2 감지전극(TE2)에 포함된 복수의 열 감지전극 중 대응하는 어느 하나에 연결될 수 있다. 한편, 도 5a에 도시된 바와 같이, 제1 트레이스 배선들(TL1)은 제1 감지전극(TE1)의 제1 측(TE1-S1)에 연결된 제1 측 트레이스 배선(TL1-1)과, 제2 측(TE1-S2)에 연결된 제2 측 트레이스 배선(TL1-2)을 포함할 수 있다. 도 5a에서는 제1 측 트레이스 배선(TL1-1)이 제1 감지전극들(TE1) 중 일부에 연결되고, 제2 측 트레이스 배선(TL1-2)이 제1 감지전극들(TE1) 중 나머지 일부에 연결된 것을 예시적으로 도시하였으나, 이에 제한되지 않고 제1 측 트레이스 배선(TL1-1) 및 제2 측 트레이스 배선(TL1-2) 각각은 제1 감지전극들(TE1) 전체에 연결되는 것일 수도 있다.
전술한 바와 같이, 도 5a에 도시된 복수의 트레이스 배선들(TL) 각각의 일부가 액티브 영역(AA-I) 내에 배치되어 있을 수 있다. 도 5a에 도시된 제1 트레이스 배선들(TL1)의 일부 및 제2 트레이스 배선들(TL2)의 일부는 액티브 영역(AA-I) 중 하단부 일부에 배치될 수 있다. 제1 트레이스 배선들(TL1)의 일부 및 제2 트레이스 배선들(TL2)의 일부는 도 5a에 도시된 감지전극(TE) 중 일부를 대체하여 배치될 수 있다. 제1 트레이스 배선들(TL1)의 일부 및 제2 트레이스 배선들(TL2)의 일부는 액티브 영역(AA-I) 중 하단부에 배치되는 제1 감지전극(TE1) 및 제2 감지전극(TE2) 중 일부를 대체하여 배치될 수 있다.
한편, 일 실시예에 따른 입력감지유닛(ISP)에서는 제2 트레이스 배선들(TL2)을 통해 제1 감지전극(TE1) 및 제2 감지전극(TE2)을 구동하기 위한 구동 신호들이 제1 감지전극(TE1) 및 제2 감지전극(TE2)에 인가될 수 있다. 제1 감지전극(TE1) 및 제2 감지전극(TE2)에서 센싱된 신호들은 제1 트레이스 배선들(TL1)을 통해 출력될 수 있다.
한편, 액티브 영역(AA-I) 중 복수의 트레이스 배선들(TL)이 배치된 배선중첩영역에 대하여, 배선중첩영역과 제1 방향(DR1)에서 중첩하는 부분에는 더미영역이 정의되어 더미 전극부가 배치될 수 있다. 더미 전극부는 배선중첩영역과 중첩하는 부분에 배치된 감지전극의 형상이 변경됨에 따라, 배선중첩영역과 중첩하지 않는 부분에 배치된 감지전극의 형상을 배선중첩영역과 중첩하는 부분에 배치된 감지전극의 형상과 동일하도록 설계하기 위한 구성일 수 있다. 이하, 더미 전극부에 대한 설명은 도 6 내지 도 9에 대한 설명에서 보다 자세히 설명한다.
도 5a, 도 5b 및 도 5c를 참조하면, 제2 도전패턴(BP2)은 제1 도전층(ICL1, 도 3 참조)으로부터 형성되고, 제1 감지패턴(SP1), 제1 도전패턴(BP1), 및 제2 감지패턴(SP2)은 제2 도전층(ICL2, 도 3 참조)로부터 형성될 수 있다. 감지 절연층(230)을 관통하는 컨택홀(CNT-I)을 통해서 제2 감지패턴(SP2)은 제2 도전패턴(BP2)과 접속될 수 있다. 한편, 도 5b 및 도 5c에서는 생략되었으나, 제1 감지패턴(SP1), 제1 도전패턴(BP1), 및 제2 감지패턴(SP2) 상에는 제3 감지 절연층(IIL3)이 배치되어, 제1 감지패턴(SP1), 제1 도전패턴(BP1), 및 제2 감지패턴(SP2)을 커버하는 것일 수 있다.
복수의 제1 측 트레이스 배선들(TL1-1)은 제2 도전층(ICL2, 도 3 참조)로부터 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 복수의 제1 측 트레이스 배선들 (TL1-1)은 제1 도전층(ICL1, 도 3 참조)으로부터 형성되어, 제1 감지 절연층(IIL1)과 제2 감지 절연층(IIL2) 사이에 배치될 수도 있다. 또는 복수의 제1 측 트레이스 배선들 (TL1-1)은 각각은 복수의 층들을 포함할 수 있다. 예를 들어, 복수의 제1 측 트레이스 배선들(TL1-1)은 각각은 제1 도전층(ICL1, 도 3 참조)으로부터 형성된 제1 층 배선, 제2 도전층(ICL2, 도 3 참조)으로부터 형성된 제2 층 배선을 포함할 수 있고, 제1 층 배선과 제2 층 배선은 서로 전기적으로 연결될 수 있다. 복수의 제1 측 트레이스 배선들 (TL1-1)은 각각이 복수의 층들을 포함하는 경우, 저항은 더 낮아질 수 있다. 일 실시예에서, 각각의 길이가 상이한 복수의 제1 측 트레이스 배선들(TL1-1)의 저항값을 동일하게 설계하기 위하여, 복수의 제1 측 트레이스 배선들(TL1-1)은 각각은 제1 층 배선과 제2 층 배선의 길이 비율을 다르게 설계할 수도 있다.
한편, 도 5c에서는 제1 측 트레이스 배선들(TL1-1)의 층 구조에 대하여 예시적으로 설명하였으나, 이에 대한 설명은 도 5a에 도시된 제2 측 트레이스 배선들(TL1-2) 및 제2 트레이스 배선들(TL2) 각각의 층 구조에 대하여도 동일하게 적용될 수 있다.
도 5d는 도 5a에 도시된 제1 감지패턴(SP1)을 확대하여 도시한 것이다. 제1 감지패턴(SP1)은 메쉬 구조를 가질 수 있다. 제1 감지패턴(SP1)에는 복수의 개구들(OP-M)이 정의될 수 있다. 복수의 개구들(OP-M)은 화소 정의막(PDL, 도 3 참조)의 개구부(OP7)에 각각 대응할 수 있다.
제1 감지패턴(SP1)은 메쉬 형상 또는 격자 형상을 이루는 복수의 메쉬선(MS)을 포함할 수 있다. 메쉬선(MS)은 제1 방향(DR1) 및 제2 방향(DR2)의 사이 방향인 제1 사선 방향(DR4)으로 연장된 제1 메쉬라인(ML1)과, 제1 사선 방향(DR4)과 교차하는 제2 사선 방향(DR5)으로 연장된 제2 메쉬라인(ML2)을 포함할 수 있다.
한편, 제1 메쉬라인(ML1) 각각은 제1 사선 방향(DR4) 내에서 완전한 직선 형상이 아니고 복수 개의 직선 영역들과 복수 개의 변곡 영역들을 포함할 수 있다. 또한, 제2 메쉬라인(ML2) 역시 복수 개의 직선 영역들과 복수 개의 변곡 영역들을 포함할 수 있다. 제1 메쉬라인(ML1) 및 제2 메쉬라인(ML2)이 서로 교차하는 교차점(CD)은 제1 방향(DR1)을 따라 배열된 교차점 행과, 제2 방향(DR2)을 따라 배열된 교차점 열로 제공될 수 있다. 제1 메쉬라인(ML1)과 제2 메쉬라인(ML2)은 발광 영역들(PXA-R, PXA-G, PXA-B)과 비중첩하는 것일 수 있다. 즉, 제1 메쉬라인(ML1)과 제2 메쉬라인(ML2)은 비발광 영역(NPXA)에 중첩하는 것일 수 있다.
복수 개의 발광 영역들(PXA-B, PXA-R, PXA-G) 각각에는 대응하는 화소(PX, 도 4a 참조)가 배치될 수 있다. 한편, 복수 개의 발광 영역들(PXA-B, PXA-R, PXA-G)은 제2 방향(DR2)을 따라 나열된 복수 개의 발광 행들을 정의할 수 있다. 발광 행들은 n(여기서 n은 1 이상의 정수)번째 발광 행(PXLn), n+1번째 발광 행(PXLn+1), n+2번째 발광 행(PXLn+2), 및 n+3번째 발광 행(PXLn+3)을 포함할 수 있다. 상기 4개의 발광 행들(PXLn, PXLn+1, PXLn+2, PXLn+3)이 유닛을 이루며 제2 방향(DR2)을 따라 반복적으로 배열될 수 있다. 상기 4개의 발광 행들(PXLn, PXLn+1, PXLn+2, PXLn+3) 각각은 제1 방향(DR1)을 따라 연장될 수 있다.
n번째 발광 행(PXLn)은 제1 방향(DR1)을 따라 교번하게 배치된 제1 색 발광 영역들(PXA-R)과 제3 색 발광 영역들(PXA-B)을 포함한다. n+2번째 발광 행(PXLn+2)은 제1 방향(DR1)을 따라 교번하게 배치된 제3 색 발광 영역들(PXA-B)과 제1 색 발광 영역들(PXA-R)을 포함한다.
n번째 발광 행(PXLn)의 발광 영역들의 배치 순서와 n+2번째 발광 행(PXLn+2)의 발광 영역들의 배치 순서는 서로 다를 수 있다. n번째 발광 행(PXLn)의 제3 색 발광 영역들(PXA-B)과 제1 색 발광 영역들(PXA-R)은 n+2번째 발광 행(PXLn+2)의 제3 색 발광 영역들(PXA-B)과 제1 색 발광 영역들(PXA-R)과 엇갈리게 배치될 수 있다. n번째 발광 행(PXLn)의 발광 영역들은 n+2번째 발광 행(PXLn+2)의 발광 영역들 대비 하나의 발광 영역만큼 제2 방향(DR2)을 따라 시프트된 것과 같을 수 있다.
n+1번째 발광 행(PXLn+1)과 n+3번째 발광 행(PXLn+3) 각각에는 제2 색 발광 영역들(PXA-G)이 배치된다. n번째 발광 행(PXLn)의 발광 영역들과 n+1번째 발광 행(PXLn+1)의 발광 영역들은 서로 엇갈리게 배치된다. n+2번째 발광 행(PXLn+2)의 발광 영역들과 n+3번째 발광 행(PXLn+3)의 발광 영역들은 서로 엇갈리게 배치될 수 있다.
한편, 복수 개의 발광 영역들(PXA-B, PXA-R, PXA-G)은 제1 방향(DR1)을 따라 나열된 복수 개의 발광 열들을 정의할 수 있다. 발광 열들은 m(여기서 m은 1 이상의 정수)번째 발광 열(PXCm), m+1번째 발광 열(PXCm+1), m+2번째 발광 열(PXCm+2), 및 m+3번째 발광 열(PXCm+3)을 포함할 수 있다. 상기 4개의 발광 열들(PXCm, PXCm+1, PXCm+2, PXCm+3)이 유닛을 이루며 제1 방향(DR1)을 따라 반복적으로 배열될 수 있다. 상기 4개의 발광 열들(PXCm, PXCm+1, PXCm+2, PXCm+3) 각각은 제2 방향(DR2)을 따라 연장될 수 있다.
각 발광 열들(PXCm, PXCm+1, PXCm+2, PXCm+3)에 포함된 발광 영역들(PXA-B, PXA-R, PXA-G)의 구성은 상술한 발광 행들(PXLn, PXLn+1, PXLn+2, PXLn+3)에서의 발광 영역들(PXA-B, PXA-R, PXA-G)의 배열에 따라 정해질 수 있다. 예를 들어, 도 5d를 참조하면 m번째 발광 열(PXCm)은 제2 방향(DR2)을 따라 교번하게 배치된 제1 색 발광 영역들(PXA-R)과 제3 색 발광 영역들(PXA-B)을 포함하고, m+2번째 발광 열(PXCm+2)은 제2 방향(DR2)을 따라 교번하게 배치된 제3 색 발광 영역들(PXA-B)과 제1 색 발광 영역들(PXA-R)을 포함하는 것일 수 있다. 또한, m+1번째 발광 열(PXCm+1)과 m+3번째 발광 열(PXCm+3) 각각에는 제2 색 발광 영역들(PXA-G)이 배치될 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니다.
한편, 도 5d에 도시된 발광 영역들(PXA-R, PXA-G, PXA-G)의 배열 형태는 예시적인 것이며, 실시예가 이에 한정되는 것은 아니다. 발광 영역들(PXA-R, PXA-G, PXA-G)의 면적 및 발광 영역들(PXA-R, PXA-G, PXA-G)의 배열 형태는 표시장치에서 요구되는 표시 품질에 따라 달라질 수 있다.
도 5e는 도 5a에 도시된 입력감지유닛 중 하나의 센싱유닛을 확대하여 도시한 평면도이다. 일 실시예에서, 센싱유닛(SU)은 인접한 2개의 제1 감지패턴(SP1)과, 2개의 제2 감지패턴(SP2)과, 이들 사이에 배치된 제1 도전패턴(BP1) 및 제2 도전패턴(BP2) 부분을 지칭하는 것일 수 있다. 도 5f는 도 5e에 도시된 센싱유닛(SU)의 교차영역(SU-CA)을 확대하여 도시하였다.
도 5a, 도 5e, 및 도 5f를 참조하면, 입력감지유닛(ISP)은 복수의 센싱유닛들(SU)로 구분될 수 있다. 센싱유닛들(SU) 각각은 제1 감지패턴(SP1)과 제2 감지패턴(SP2)의 교차 영역들 중 대응하는 교차 영역(SU-CA)을 포함할 수 있다. 교차 영역(SU-CA)은 제2 도전패턴(BP2)이 배치된 영역일 수 있다. 센싱유닛(SU)은 절반의 제1 감지패턴(SP1), 제1 도전패턴(BP1), 제1 도전패턴(BP1)을 사이에 두고 배치된 또 다른 절반의 제1 감지패턴(SP1), 절반의 제2 감지패턴(SP2), 2 개의 제2 도전패턴(BP2), 또 다른 절반의 제2 감지패턴(SP2)을 포함할 수 있다.
교차영역(SU-CA)에서, 2 개의 제2 도전패턴(BP2)이 2 개의 제2 감지패턴(SP2)을 연결할 수 있다. 2 개의 제2 도전패턴(BP2)과 2 개의 제2 감지패턴(SP2) 사이에는 제1 내지 제4 접속영역들(CNT-A1 내지 CNT-A4)이 제공된다. 제1 내지 제4 접속영역들(CNT-A1 내지 CNT-A4) 각각에 4개의 컨택홀들(CNT-I)이 형성될 수 있다. 제1 감지패턴(SP1)은 제1 도전패턴(BP1)을 통해 별도의 컨택홀 없이 직접 연결될 수 있다.
도 6은 본 발명의 일 실시예에 따른 입력감지유닛의 일부를 확대하여 도시한 평면도이다. 도 7a 및 도 7b 각각은 본 발명의 일 실시예에 따른 입력감지유닛의 일부를 확대하여 도시한 평면도들이다. 도 6에서는 도 5a에 도시된 일 실시예에 따른 입력감지유닛의 하단부의 전극 및 배선 구성을 확대하여 도시하였다. 도 7a 및 도 7b에서는 도 6에 도시된 입력감지유닛의 하단부 중 더미영역(DMA), 배선중첩영역(IPA) 및 이에 인접한 메인영역(AA-I1) 부분을 확대하여 도시하였다.
도 5a, 도 6, 도 7a 및 도 7b를 함께 참조하면, 일 실시예의 입력감지유닛(ISU)에서 복수의 제1 트레이스 배선(TL1) 중 적어도 일부는 액티브 영역(AA-I)에 중첩하는 내측 부분(TL1-IP1, TL1-IP2)을 포함한다. 액티브 영역(AA-I) 중 내측 부분(TL1-IP1, TL1-IP2)이 배치된 영역은 배선중첩영역(IPA)으로 정의될 수 있다. 한편, 배선중첩영역(IPA)은 액티브 영역(AA-I)의 장변 및 단변이 만나는 코너부(AA-C)에 정의될 수 있다. 배선중첩영역(IPA)은 액티브 영역(AA-I)의 제1 방향(DR1)에서의 엣지 및 제2 방향(DR2)에서의 엣지가 정의하는 코너부(AA-C)에 정의되고, 내측 부분(TL1-IP1, TL1-IP2)은 액티브 영역(AA-I)의 코너부(AA-C)에 배치되는 것일 수 있다.
일 실시예의 입력감지유닛(ISU)은 더미 전극부(DME)를 포함한다. 더미 전극부(DME)는 복수의 제1 트레이스 배선(TL1) 중 내측 부분(TL1-IP1, TL1-IP2)과 제1 방향(DR1)에서 중첩하도록 배치된다. 액티브 영역(AA-I) 중 더미 전극부(DME)가 배치된 부분은 더미영역(DMA)으로 정의될 수 있다. 일 실시예의 입력감지유닛(ISU)에서, 액티브 영역(AA-I)은 복수의 감지전극(TE)이 배치되는 메인영역(AA-I1), 더미 전극부(DME)가 배치되는 더미영역(DMA), 및 내측 부분(TL1-IP1, TL1-IP2)이 배치되는 배선중첩영역(IPA)으로 구분될 수 있다. 더미영역(DMA)은 배선중첩영역(IPA)과 제1 방향(DR1)에서 중첩하도록 정의될 수 있다.
더미영역(DMA)은 도 6에 도시된 바와 같이, 평면상에서 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 직사각형 형상을 가질 수 있다. 더미영역(DMA)의 제1 방향(DR1)으로의 연장 길이는 8mm 이상 16mm 이하일 수 있다. 더미영역(DMA)의 제1 방향(DR1)으로의 연장 길이는 예를 들어, 12mm 일 수 있다. 더미영역(DMA)의 제2 방향(DR1)으로의 연장 길이는 0.5mm 이상 1.1mm 이하일 수 있다. 더미영역(DMA)의 제2 방향(DR2)으로의 연장 길이는 예를 들어, 0.8mm 일 수 있다.
한편, 더미영역(DMA)에 배치된 더미 전극부(DME)는 복수의 메쉬선을 포함하는 구조를 가지며, 도 5d에 도시된 바와 같이, 메쉬선들 사이에 발광 영역들(PXA-R, PXA-G, PXA-B, 도 5d 참조) 각각이 배치될 수 있다. 즉, 더미영역(DMA)은 표시패널(DP, 도 4a 참조)의 표시영역(DA, 도 4a 참조)에 중첩할 수 있으며, 더미영역(DMA)에 복수의 화소(PX, 도 4a 참조)들이 중첩할 수 있다. 더미영역(DMA)에 중첩하는 화소(PX)는 예를 들어, 제1 방향(DR1)을 따라 300개 내지 400개의 열로 제공될 수 있다. 더미영역(DMA)에 중첩하는 화소(PX)는 예를 들어, 제2 방향(DR2)을 따라 15개 내지 25개의 행으로 제공될 수 있다. 더미 전극부(DME)는 제1 방향(DR1)에서 내측 부분(TL1-IP1, TL1-IP2)과 중첩하고, 제2 방향(DR2)에서 복수의 감지전극(TE)과 중첩할 수 있다. 더미 전극부(DME)는 제1 방향(DR1)에서 복수의 감지전극(TE)과 비중첩한다. 즉, 더미영역(DMA)은 메인영역(AA-I1)과 제1 방향(DR1)에서 비중첩하며, 별도의 행으로 제공되는 것일 수 있다.
복수의 제1 트레이스 배선(TL1)에 포함된 제1 측 트레이스 배선(TL1-1)과 제2 측 트레이스 배선(TL1-2) 각각은 내측 부분(TL1-IP1, TL1-IP2)을 포함할 수 있다. 제1 측 트레이스 배선(TL1-1)은 액티브 영역(AA-I)에 중첩하는 제1 내측 부분(TL1-IP1)을 포함하고, 제2 측 트레이스 배선(TL1-2)은 액티브 영역(AA-I)에 중첩하는 제2 내측 부분(TL1-IP2)을 포함할 수 있다. 제1 내측 부분(TL1-IP1) 및 제2 내측 부분(TL1-IP2) 각각은 제1 방향(DR1)에서 서로 이격된 것일 수 있다. 제1 내측 부분(TL1-IP1) 및 제2 내측 부분(TL1-IP2) 각각은 액티브 영역(AA-I)의 코너부(AA-C)에 배치될 수 있다. 제1 방향(DR1)을 기준으로, 더미 전극부(DME)는 제1 내측 부분(TL1-IP1) 및 제2 내측 부분(TL1-IP2)의 사이에 배치될 수 있다. 액티브 영역(AA-I) 중 제1 내측 부분(TL1-IP1)이 배치된 부분은 제1 배선중첩영역(IPA1), 제2 내측 부분(TL1-IP2)이 배치된 부분은 제2 배선중첩영역(IPA2)으로 정의될 수 있다. 제1 방향(DR1)을 기준으로, 더미영역(DMA)은 제1 배선중첩영역(IPA1) 및 제2 배선중첩영역(IPA2) 사이에 정의될 수 있다.
한편, 복수의 제1 트레이스 배선(TL1)에 포함된 제1 측 트레이스 배선(TL1-1)과 제2 측 트레이스 배선(TL1-2) 각각은 내측 부분(TL1-IP1, TL1-IP2) 외에, 외측 부분(TL1-OP1, TL-OP2)을 포함할 수 있다. 외측 부분(TL1-OP1, TL-OP2)은 액티브 영역(AA-I)에 중첩하지 않고, 주변 영역(NAA-I)에 중첩하는 부분일 수 있다. 외측 부분(TL1-OP1, TL-OP2)은 복수의 제1 감지전극(TE1)과 내측 부분(TL1-IP1, TL1-IP2) 사이를 연결하는 부분과, 내측 부분(TL1-IP1, TL1-IP2)과 입력 패드부(IPD) 사이를 연결하는 부분을 포함할 수 있다. 제1 측 트레이스 배선(TL1-1)은 제1 외측 부분(TL1-OP1)을 포함하고, 제2 측 트레이스 배선(TL1-2)은 제2 외측 부분(TL1-OP2)을 포함할 수 있다.
복수의 제2 감지전극(TE2)은 더미 전극부(DME)에 인접하게 배치되는 복수의 유닛 감지전극(TE2-U)을 포함한다. 복수의 유닛 감지전극(TE2-U) 각각은 제1 방향(DR1)을 따라 나란히 배열된 것일 수 있다. 복수의 유닛 감지전극(TE2-U) 각각은 제1 방향(DR1)을 따라 서로 이격된 하나의 행으로 제공될 수 있다. 복수의 유닛 감지전극(TE2-U)과 더미 전극부(DME) 사이, 및 복수의 유닛 감지전극(TE2-U)과 내측 부분(TL1-IP1, TL1-IP2) 사이에는 갭 부분(GP)이 정의될 수 있다. 갭 부분(GP)에 의해, 복수의 유닛 감지전극(TE2-U)과 더미 전극부(DME)는 서로 끊어진 형상을 가지며, 전기적으로 연결되지 않은 것일 수 있다. 즉, 더미 전극부(DME)는 복수의 유닛 감지전극(TE2-U)과 같은 복수의 제2 감지전극(TE2)으로부터 분리되어 플로팅(floating) 된 상태이며, 복수의 제2 감지전극(TE2)에 전달되는 신호의 영향을 받지 않는 부분일 수 있다.
복수의 유닛 감지전극(TE2-U) 각각은 제2 방향(DR2)을 기준으로 일정한 폭을 가질 수 있다. 즉, 제1 방향(DR1)을 따라 배열된 복수의 유닛 감지전극(TE2-U) 각각에 대하여 제2 방향(DR2)으로의 제1 폭(d1)은 실질적으로 동일한 것일 수 있다. 한편, 본 명세서에서 "실질적으로 동일" 하다는 것은 폭 등의 수치가 물리적으로 동일한 경우 뿐만 아니라, 동일한 설계에도 불구하고 공정상 발생할 수 있는 오차 범위만큼의 차이를 고려하여 동일 범위인 것을 의미한다.
복수의 제2 감지전극(TE2)은 복수의 유닛 감지전극(TE2-U)과 제2 방향(DR2)으로 이격된 복수의 메인 감지전극(TE2-M)을 포함할 수 있다. 일 실시예에서, 복수의 제2 감지전극(TE2) 중 복수의 유닛 감지전극(TE2-U)을 제외한 나머지 감지전극은 메인 감지전극(TE2-M)에 해당할 수 있다. 복수의 메인 감지전극(TE2-M)은 복수의 유닛 감지전극(TE2-U)과 대응하여, 제1 방향(DR1)을 따라 나란히 배열된 것일 수 있다.
복수의 메인 감지전극(TE2-M) 각각은 복수의 유닛 감지전극(TE2-U)에 비해 제2 방향(DR2)으로의 폭이 큰 것일 수 있다. 복수의 메인 감지전극(TE2-M)의 제2 방향(DR2)으로의 폭인 제2 폭(d2)은 복수의 유닛 감지전극(TE2-U)의 제2 방향(DR2)으로의 제1 폭(d1)에 비해 큰 것일 수 있다. 일 실시예에서, 제2 폭(d2)은 제1 폭(d1)의 2배에 비해 더 큰 것일 수 있다. 복수의 유닛 감지전극(TE2-U)은 인접하게 배치된 더미 전극부(DME) 및 내측 부분(TL1-IP1, TL1-IP2)에 의해 크기가 줄어든 형상을 가지므로, 제1 폭(d1)이 제2 폭(d2)의 1/2 미만의 크기를 가지는 것일 수 있다.
도 6 및 도 7a를 함께 참조하면, 더미영역(DMA)에는 복수의 유닛 감지전극(TE2-U)에 대응하는 더미 전극부(DME)와, 추가 더미 전극부(DME-E)가 배치될 수 있다. 추가 더미 전극부(DME-E)는 복수의 제1 감지전극(TE1) 중 더미영역(DMA)에 인접한 제1 감지전극(TE1)에 대응하는 것일 수 있다. 더미영역(DMA)에 인접한 제1 감지전극(TE1)은 인접하게 배치된 추가 더미 전극부(DME-E) 및 내측 부분(TL1-IP1, TL1-IP2)에 의해 크기가 줄어든 형상을 가지는 것일 수 있다. 더미영역(DMA)에 인접한 제1 감지전극(TE1)과 추가 더미 전극부(DME-E) 사이에는 갭 부분(GP)이 정의되므로, 추가 더미 전극부(DME-E)는 제1 감지전극(TE1)으로부터 분리되어 플로팅(floating) 된 상태이며, 제1 감지전극(TE1)에 전달되는 신호의 영향을 받지 않는 부분일 수 있다.
도 6 및 도 7b를 함께 참조하면, 복수의 유닛 감지전극(TE2-U)에는 복수의 제2 트레이스 배선(TL2)이 연결될 수 있다. 복수의 유닛 감지전극(TE2-U)과 주변 영역(NAA-I) 사이에는 더미영역(DMA) 및 배선중첩영역(IPA)이 정의되므로, 복수의 제2 트레이스 배선(TL2)은 적어도 일부가 더미영역(DMA) 및 배선중첩영역(IPA)에 중첩할 수 있다. 복수의 제2 트레이스 배선(TL2)은 더미영역(DMA) 및 배선중첩영역(IPA)에 중첩하는 제3 내측 부분(TL2-IP)과, 주변 영역(NAA-I)에 중첩하는 제3 외측 부분(TL2-OP)을 포함할 수 있다. 더미 전극부(DME')는 제1 방향(DR1)에서 제3 내측 부분(TL2-IP) 중 일부와 중첩하는 것일 수 있다.
전술한 바와 같이, 배선중첩영역(IPA)에는 복수의 제1 트레이스 배선(TL1)의 일부와, 복수의 제2 트레이스 배선(TL2)의 일부가 배치될 수 있다. 도 7b 등에서는 도시의 편의를 위해 복수의 제1 트레이스 배선(TL1) 및 복수의 제2 트레이스 배선(TL2) 중 배선중첩영역(IPA) 내에 배치되는 배선의 수를 간소화하여 도시하였으나, 배선중첩영역(IPA) 내에는 도시된 것보다 많은 개수의 트레이스 배선이 배치될 수 있다. 일 실시예에서, 배선중첩영역(IPA) 내에 배치되는 제1 트레이스 배선(TL1)의 개수는 18개 내지 20개일 수 있다. 배선중첩영역(IPA) 내에 배치되는 제2 트레이스 배선(TL2)의 개수는 3개 내지 4개일 수 있다. 배선중첩영역(IPA) 내에 배치되는 제2 트레이스 배선(TL2)의 개수는 배선중첩영역(IPA) 내에 배치되는 제1 트레이스 배선(TL1)의 개수의 30% 미만인 것일 수 있다.
한편, 배선중첩영역(IPA) 내에 배치되는 복수의 제1 트레이스 배선(TL1)의 일부와 복수의 제2 트레이스 배선(TL2)의 일부 각각은 일정한 간격으로 배치되는 것일 수 있다. 이에 따라, 배선중첩영역(IPA) 내에 배치되는 제2 트레이스 배선(TL2)이 차지하는 면적 및 배선중첩영역(IPA) 내에 배치되는 제1 트레이스 배선(TL1)이 차지하는 면적은 배선중첩영역(IPA) 내에 배치되는 트레이스 배선의 개수에 정비례하는 것일 수 있다. 즉, 배선중첩영역(IPA) 내에 배치되는 제2 트레이스 배선(TL2)의 면적은 배선중첩영역(IPA) 내에 배치되는 제1 트레이스 배선(TL1)의 면적의 30% 미만인 것일 수 있다.
복수의 제2 트레이스 배선(TL2)은 복수의 유닛 감지전극(TE2-U)에 직접 연결된 메쉬 연결 부분(TL2-MP)을 더 포함할 수 있다. 메쉬 연결 부분(TL2-MP)은 복수의 유닛 감지전극(TE2-U)과 같이, 복수 개의 개구부들이 정의된 메쉬 형상을 가지는 것일 수 있다. 즉, 메쉬 연결 부분(TL2-MP)은 복수의 메쉬선(MS, 도 5d 참조)을 가지는 것일 수 있다. 메쉬 연결 부분(TL2-MP)은 복수의 유닛 감지전극(TE2-U)을 포함하는 복수의 제2 감지전극(TE2)을 형성하는 공정과 동일한 마스크 공정을 통해 형성되는 것일 수 있다. 도 7b에서는 메쉬 연결 부분(TL2-MP)이 복수의 유닛 감지전극(TE2-U)의 아래 중 우측 끝단에 연결된 것을 예시적으로 도시하였으나, 이에 제한되지 않고 메쉬 연결 부분(TL2-MP)은 예를 들어, 복수의 유닛 감지전극(TE2-U)의 아래 중 중앙 부분에 연결된 것일 수 있다. 이러한 경우, 메쉬 연결 부분(TL2-MP)은 더미 전극부(DME)의 중앙 부분을 관통하여 제3 내측 부분(TL2-IP)에 연결되는 것일 수 있다.
한편, 구체적으로 도시하지는 않았으나, 복수의 제1 트레이스 배선(TL1) 및 복수의 제2 트레이스 배선(TL2) 각각은 적어도 일부가 메쉬 형상을 가질 수 있다. 도 7b에 도시된 바와 같이, 복수의 제2 트레이스 배선(TL2) 중 메쉬 연결 부분(TL2-MP)이 메쉬 형상을 가질 수 있으며, 제3 내측 부분(TL2-IP) 및 제3 외측 부분(TL2-OP) 또한 메쉬 형상을 가질 수도 있다. 복수의 제1 트레이스 배선(TL1)에 포함된 내측 부분(TL1-IP1)은 메쉬 형상을 가질 수 있으며, 외측 부분(TL1-OP1, TL-OP2) 또한 메쉬 형상을 가질 수도 있다.
일 실시예의 표시장치에 포함된 입력감지유닛에서는, 복수의 제1 트레이스 배선 중 일부분이 액티브 영역 내에 배치되어 배선중첩영역이 정의된다. 이에 따라, 제1 트레이스 배선이 지나는 경로에 필요한 주변영역의 면적이 감소하므로, 표시장치의 데드스페이스(Dead space)가 감소될 수 있다. 다만, 배선중첩영역이 정의됨에 따라 이에 대응하는 영역의 감지전극은 크기가 감소된 형상을 가지므로, 크기가 감소되지 않은 감지전극에 비해 감도가 감소하는 문제가 발생할 수 있다.
본 발명의 일 실시예의 표시장치에 포함된 입력감지유닛에서는, 배선중첩영역에 대응하여 소정의 방향으로 나란하게 더미영역을 형성하고, 더미영역에는 감지전극과 전기적으로 연결되지 않는 더미 전극부를 배치한다. 이에 따라, 배선중첩영역에 대응하는 영역의 감지전극뿐만 아니라, 더미영역에 대응하는 영역의 감지전극 또한 동일하게 크기가 감소된 형상을 가져, 상기 소정의 방향으로 배열된 감지전극 사이의 감도 편차가 감소될 수 있다. 따라서, 입력감지유닛의 센싱 성능이 개선되고, 이를 포함하는 표시장치의 신뢰성이 개선될 수 있다.
도 8a 및 도 8b 각각은 본 발명의 일 실시예에 따른 입력감지유닛의 일부를 확대하여 도시한 평면도들이다. 도 8a 및 도 8b에서는 도 7b에 도시된 입력감지유닛의 하단부 중 배선중첩영역(IPA) 부분을 확대하여 도시하였다. 도 8a 및 도 8b에서는 도 7b에 도시된 YY' 부분을 확대하여 도시하였다.
도 6 및 도 8a를 함께 참조하면, 배선중첩영역(IPA)에 배치된 내측 부분(TL1-IP1)은 복수의 메쉬선(MS)을 포함하는 구조를 가질 수 있다. 메쉬선(MS)은 제1 방향(DR1) 및 제2 방향(DR2)의 사이 방향인 제1 사선 방향(DR4)으로 연장된 제1 메쉬라인(ML1)과, 제1 사선 방향(DR4)과 교차하는 제2 사선 방향(DR5)으로 연장된 제2 메쉬라인(ML2)을 포함할 수 있다. 제1 메쉬라인(ML1)과 제2 메쉬라인(ML2)은 발광 영역들(PXA-R, PXA-G, PXA-B)과 비중첩하도록 배치되는 것일 수 있다. 내측 부분(TL1-IP1)은 복수의 배선(TL1-IPa, TL1-IPb)을 포함할 수 있다. 내측 부분(TL1-IP1)은 a번째 트레이스 배선(TL1-IPa) 및 b번째 트레이스 배선(TL1-IPb) 등을 포함할 수 있다. 내측 부분(TL1-IP1)에 포함된 복수의 배선(TL1-IPa, TL1-IPb)들 각각은 제1 방향(DR1)을 따라 연장된 제1 부분(IPa1)과, 제2 방향(DR2)을 따라 연장된 제2 부분(IPa2)을 포함할 수 있다.
도 6 및 도 8b를 함께 참조하면, 배선중첩영역(IPA)에 배치된 내측 부분(TL1-IP1)은 복수의 배선(TL1-IPa, TL1-IPb', TL1-IPc)을 포함하고, 복수의 배선(TL1-IPa, TL1-IPb', TL1-IPc) 중 적어도 일부는 2 이상의 메쉬선(MS)이 연결된 형상을 가질 수 있다. 보다 구체적으로, 도 8b에 도시된 바와 같이, 내측 부분(TL1-IP1)에 포함된 복수의 배선(TL1-IPa, TL1-IPb', TL1-IPc) 중 b번째 트레이스 배선(TL1-IPb')에 대하여, b번째 트레이스 배선(TL1-IPb')은 제1b 배선(TL1-IPb1) 및 제1b 배선(TL1-IPb1)과 제1 방향(DR1) 및 제2 방향(DR2) 각각을 따라 이격된 제2b 배선(TL1-IPb2)을 포함하고, 제1b 배선(TL1-IPb1) 및 제2b 배선(TL1-IPb2)은 연결부(CNP)를 통해 연결될 수 있다. 한편, 제1b 배선(TL1-IPb1) 및 제2b 배선(TL1-IPb2) 각각은 동일한 b번째 트레이스 배선(TL1-IPb')에 포함되어, 제1 감지전극(TE1) 중 동일한 행 감지전극에 연결되는 것일 수 있다. 복수의 배선(TL1-IPa, TL1-IPb', TL1-IPc) 중 일부가 2 이상의 메쉬선(MS)이 연결된 형상을 가짐에 따라, 각각의 길이가 상이한 복수의 배선들 사이의 저항값을 동일하게 설계할 수 있다.
도 9는 본 발명의 일 실시예에 따른 입력감지유닛의 일부를 확대하여 도시한 평면도이다. 도 8a 및 도 8b에서는 도 7b에 도시된 입력감지유닛의 하단부 중 더미영역(DMA)과, 이에 인접한 메인영역(AA-I1) 부분을 확대하여 도시하였다. 도 8a 및 도 8b에서는 도 7b에 도시된 XX' 부분을 확대하여 도시하였다.
도 6, 도 7b 및 도 9를 참조하면, 더미 전극부(DME), 유닛 감지전극(TE2-U), 및 메쉬 연결 부분(TL2-MP) 각각은 복수의 메쉬선(MS)을 포함하는 구조를 가질 수 있다. 메쉬선(MS)은 제1 방향(DR1) 및 제2 방향(DR2)의 사이 방향인 제1 사선 방향(DR4)으로 연장된 제1 메쉬라인(ML1)과, 제1 사선 방향(DR4)과 교차하는 제2 사선 방향(DR5)으로 연장된 제2 메쉬라인(ML2)을 포함할 수 있다. 제1 메쉬라인(ML1) 및 제2 메쉬라인(ML2)이 서로 교차하는 교차점(CD)은 제1 방향(DR1)을 따라 배열된 교차점 행과, 제2 방향(DR2)을 따라 배열된 교차점 열로 제공될 수 있다.
한편, 도 9에서 메쉬 연결 부분(TL2-MP)은 각각이 사선방향들(DR4, DR5)로 연장된 메쉬라인을 포함하면서, 배선의 주 연장 방향은 제2 방향(DR2)인 형상을 가지는 것을 예시적으로 도시하였다. 다만, 이에 제한되지 않고, 도 7b에 도시된 바와 같이 메쉬 연결 부분(TL2-MP)은 배선의 주 연장 방향이 사선방향인 것일 수 있다. 예를 들어, 메쉬 연결 부분(TL2-MP)은 배선의 주 연장 방향이 제1 사선 방향(DR4)인 형상을 가질 수도 있다.
더미영역(DMA)과 메인영역(AA-I1) 사이에는 갭 부분(GP)이 정의되어, 인접하게 배치된 더미 전극부(DME)과 유닛 감지전극(TE2-U)은 서로 끊어진 형상을 가지며, 전기적으로 연결되지 않은 것일 수 있다. 인접하게 배치된 더미 전극부(DME)과 유닛 감지전극(TE2-U)은 메쉬라인 중 일부가 커팅부(CP)를 통해 끊어진 형상을 가질 수 있다.
유닛 감지전극(TE2-U)에 직접 연결된 메쉬 연결 부분(TL2-MP)은 복수의 메쉬선(MS)을 포함하는 구조를 가질 수 있다. 인접하게 배치된 더미 전극부(DME)과 유닛 감지전극(TE2-U)은 메쉬라인 중 일부가 커팅부(CP)를 통해 끊어진 형상을 가질 수 있다. 메쉬 연결 부분(TL2-MP)은 유닛 감지전극(TE2-U)과 일체의 형상을 가지는 것일 수 있다. 더미 전극부(DME), 유닛 감지전극(TE2-U), 및 메쉬 연결 부분(TL2-MP)은 동일한 마스크 공정을 통해 연속된 메쉬형상으로 형성된 후, 더미 전극부(DME)과 유닛 감지전극(TE2-U) 사이, 더미 전극부(DME)과 유닛 감지전극(TE2-U) 사이 각각에 커팅부(CP)가 형성됨에 따라 형성되는 것일 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
ELD: 전자장치 DD: 표시장치
DP: 표시패널 ISP: 입력감지유닛
TE: 감지전극 TL1: 제1 트레이스 배선
TL1-IP: 내측 부분 DME: 더미 전극부

Claims (20)

  1. 표시영역 및 비표시영역으로 구분된 표시패널; 및
    상기 표시패널 상에 배치되고, 상기 표시영역에 중첩하는 액티브영역 및 상기 비표시영역에 중첩하는 주변영역으로 구분된 입력감지유닛을 포함하고,
    상기 입력감지유닛은
    상기 액티브영역에 중첩하고, 제1 방향으로 연장된 복수의 제1 감지전극 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 제2 감지전극을 포함하는 복수의 감지전극;
    상기 복수의 제1 감지전극 각각에 연결되고, 상기 액티브영역에 중첩하는 내측 부분을 포함하는 복수의 제1 트레이스 배선; 및
    상기 제1 방향에서 상기 내측 부분에 중첩하는 더미 전극부를 포함하고,
    상기 더미 전극부는 상기 복수의 감지전극과 상기 제2 방향에서 인접하고, 상기 제1 방향에서 비중첩하는 표시장치.
  2. 제1항에 있어서,
    상기 액티브영역은
    상기 제1 방향으로 연장된 단변, 및 상기 제2 방향으로 연장된 장변을 가지고,
    상기 내측 부분은 상기 단변 및 상기 장변이 연결되는 코너부에 중첩하는 표시장치.
  3. 제1항에 있어서,
    상기 복수의 제1 트레이스 배선은
    상기 복수의 제1 감지전극 중 제1 측에 연결되는 제1 측 트레이스 배선; 및
    상기 제1 측과 상기 제1 방향을 따라 이격된 제2 측에 연결되는 제2 측 트레이스 배선을 포함하는 표시장치.
  4. 제3항에 있어서,
    상기 제1 측 트레이스 배선은 상기 액티브영역에 중첩하는 제1 내측 부분을 포함하고,
    상기 제2 측 트레이스 배선은 상기 액티브영역에 중첩하고, 상기 제1 내측 부분과 상기 제1 방향으로 이격된 제2 내측 부분을 포함하고,
    상기 더미 전극부는 상기 제1 내측 부분 및 상기 제2 내측 부분 사이에 배치되는 표시장치.
  5. 제1항에 있어서,
    상기 입력감지유닛은
    상기 복수의 제2 감지전극 각각에 연결되고, 적어도 일부가 상기 액티브영역에 중첩하는 복수의 제2 트레이스 배선을 포함하고,
    상기 제1 방향에서 상기 더미 전극부는 상기 복수의 제2 트레이스 배선의 일부와 중첩하는 표시장치.
  6. 제5항에 있어서,
    상기 액티브영역은
    상기 내측 부분, 및 상기 제1 방향에서 상기 더미 전극부와 중첩하는 상기 복수의 제2 트레이스 배선의 상기 일부가 배치되는 배선중첩영역을 포함하고,
    상기 배선중첩영역에 상기 복수의 제1 트레이스 배선의 일부 및 상기 복수의 제2 트레이스 배선의 일부가 배치되고,
    상기 배선중첩영역에 일부가 배치되는 상기 복수의 제2 트레이스 배선의 개수는 상기 배선중첩영역에 일부가 배치되는 상기 복수의 제1 트레이스 배선의 개수의 30% 미만인 표시장치.
  7. 제5항에 있어서,
    상기 복수의 제2 감지전극은 상기 복수의 제2 트레이스 배선이 연결되고, 상기 제1 방향을 따라 배열된 복수의 유닛 감지전극을 포함하고,
    상기 복수의 유닛 감지전극 각각의 상기 제2 방향으로의 폭은 실질적으로 동일한 표시장치.
  8. 제7항에 있어서,
    상기 더미 전극부 및 상기 복수의 유닛 감지전극 사이에 커팅부가 정의되는 표시장치.
  9. 제7항에 있어서,
    상기 복수의 제2 감지전극은 상기 복수의 유닛 감지전극과 상기 제2 방향을 따라 이격된 복수의 메인 감지전극을 더 포함하고,
    상기 복수의 메인 감지전극 각각의 상기 제2 방향으로의 폭은 상기 복수의 유닛 감지전극 각각의 상기 제2 방향으로의 폭보다 큰 표시장치.
  10. 제1항에 있어서,
    상기 복수의 감지전극 및 상기 더미 전극부 각각은 복수의 메쉬선을 포함하고,
    상기 복수의 메쉬선 각각은
    상기 제1 방향 및 상기 제2 방향 사이의 방향인 제1 사선 방향으로 연장된 제1 메쉬라인; 및
    상기 제1 메쉬라인으로부터 상기 제1 사선 방향과 교차하는 제2 사선 방향으로 연장된 제2 메쉬라인을 포함하는 표시장치.
  11. 제10항에 있어서,
    상기 제1 메쉬라인 및 상기 제2 메쉬라인은 서로 교차하는 표시장치.
  12. 제1항에 있어서,
    상기 입력감지유닛은
    상기 표시패널 상에 직접 배치되는 제1 감지 절연층;
    상기 제1 감지 절연층 상에 배치되는 제1 감지 도전층;
    상기 제1 감지 절연층 상에 배치되고, 상기 제1 감지 도전층을 커버하는 제2 감지 절연층;
    상기 제2 감지 절연층 상에 배치되는 제2 감지 도전층; 및
    상기 제2 감지 절연층 상에 배치되고, 상기 제2 감지 도전층을 커버하는 제3 감지 절연층을 포함하는 표시장치.
  13. 제12항에 있어서,
    상기 복수의 제1 감지전극 및 상기 복수의 제1 트레이스 배선 각각은 상기 제2 감지 절연층 상에 배치되는 표시장치.
  14. 제1항에 있어서,
    상기 내측 부분은
    상기 제1 방향으로 연장된 제1 부분; 및
    상기 제2 방향으로 연장된 제2 부분을 포함하는 표시장치.
  15. 제1항에 있어서,
    상기 내측 부분은 상기 제1 방향 및 상기 제2 방향 사이의 방향인 제1 사선 방향으로 연장된 제1 메쉬라인, 및 상기 제1 메쉬라인으로부터 상기 제1 사선 방향과 교차하는 제2 사선 방향으로 연장된 제2 메쉬라인을 포함하는 복수의 메쉬선을 포함하는 표시장치.
  16. 제15항에 있어서,
    상기 복수의 메쉬선은
    상기 복수의 제1 트레이스 배선 중 a번째 트레이스 배선에 포함된 제1a 배선; 및
    상기 a번째 트레이스 배선에 포함되고, 상기 제1a 배선과 상기 제1 방향 및 상기 제2 방향을 따라 이격된 제2a 배선을 포함하고,
    상기 제1a 배선 및 상기 제2a 배선은 연결부를 통해 전기적으로 연결된 표시장치.
  17. 표시영역 및 비표시영역으로 구분된 표시패널; 및
    상기 표시패널 상에 배치되고, 상기 표시영역에 중첩하는 액티브영역 및 상기 비표시영역에 중첩하는 주변영역으로 구분된 입력감지유닛을 포함하고,
    상기 입력감지유닛은
    상기 액티브영역에 중첩하고, 제1 방향으로 연장된 복수의 제1 감지전극;
    상기 액티브영역에 중첩하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 제2 감지전극;
    상기 복수의 제1 감지전극 각각에 연결되고, 적어도 일부가 상기 액티브영역에 중첩하는 내측 부분을 포함하는 복수의 제1 트레이스 배선;
    상기 복수의 제2 감지전극 각각에 연결되고, 적어도 일부가 상기 액티브영역에 중첩하는 복수의 제2 트레이스 배선; 및
    상기 제1 방향에서 상기 내측 부분 및 상기 복수의 제2 트레이스 배선의 일부와 중첩하고, 상기 복수의 제1 감지전극 및 상기 복수의 제2 감지전극과 상기 제2 방향을 따라 이격된 더미 전극부를 포함하는 표시장치.
  18. 제17항에 있어서,
    상기 액티브영역은
    상기 내측 부분이 배치되는 배선중첩영역;
    상기 복수의 제1 감지전극 및 상기 복수의 제2 감지전극이 배치되는 메인영역; 및
    상기 더미 전극부가 배치되는 더미영역을 포함하고,
    상기 더미영역은
    상기 배선중첩영역과 상기 제1 방향에서 중첩하고, 상기 메인영역과 상기 제2 방향에서 중첩하는 표시장치.
  19. 제17항에 있어서,
    상기 복수의 제2 감지전극은 상기 복수의 제2 트레이스 배선이 연결되고, 상기 제1 방향을 따라 배열된 복수의 유닛 감지전극을 포함하고,
    상기 복수의 유닛 감지전극 각각의 상기 제2 방향으로의 폭은 실질적으로 동일한 표시장치.
  20. 표시영역 및 비표시영역으로 구분된 표시패널; 및
    상기 표시패널 상에 배치되고, 상기 표시영역에 중첩하는 액티브영역 및 상기 비표시영역에 중첩하는 주변영역으로 구분된 입력감지유닛을 포함하고,
    상기 입력감지유닛은
    상기 액티브영역에 중첩하고, 제1 방향으로 연장된 복수의 제1 감지전극;
    상기 액티브영역에 중첩하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 제2 감지전극;
    상기 복수의 제1 감지전극 각각에 연결되는 복수의 제1 트레이스 배선;
    상기 복수의 제2 감지전극 각각에 연결되는 복수의 제2 트레이스 배선; 및
    상기 복수의 제1 감지전극 및 상기 복수의 제2 감지전극과 상기 제2 방향을 따라 이격된 더미 전극부를 포함하고,
    상기 복수의 제2 감지전극은 상기 복수의 제2 트레이스 배선이 연결되고, 상기 더미 전극부에 인접하고, 상기 제1 방향을 따라 배열된 복수의 유닛 감지전극을 포함하고,
    상기 복수의 유닛 감지전극 각각의 상기 제2 방향으로의 폭은 실질적으로 동일한 표시장치.
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