KR20240049761A - 입력 센서 및 이를 포함하는 전자 장치 - Google Patents

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KR20240049761A
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electrodes
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한정윤
방경남
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삼성디스플레이 주식회사
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Abstract

입력 센서는 액티브 영역에서 각각이 제1 방향을 따라 연장된 복수의 제1 센서 전극들, 각각이 제2 방향을 따라 연장된 복수의 제2 센서 전극들, 액티브 영역으로부터 제1 방향에서 이격되어 배치된 센서 구동부, 상기 제1 센서 전극들과 센서 구동부를 연결하고 액티브 영역에 중첩하는 복수의 제1 센서 라인들, 및 제2 센서 전극들과 센서 구동부를 연결하는 복수의 제2 센서 라인들을 포함하고, 상기 제1 센서 전극들은 센서 구동부에 인접하는 방향으로 순차적으로 배열된 제1 내지 제n 행 센서 전극들을 포함하고, 제1 행 센서 전극에 연결된 제1 라인의 수는 제n 행 센서 전극에 연결된 제1 라인의 수보다 크다.

Description

입력 센서 및 이를 포함하는 전자 장치{INPUT SENSOR AND ELECTRONIC APPARATUS INCLUDING THE SAME}
본 발명은 입력 센서 및 이를 포함하는 전자 장치에 관한 것으로, 상세하게는 감도 저하가 방지된 입력 센서 및 이를 포함하는 전자 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 내비게이션, 게임기 등과 같은 멀티미디어 전자 장치들은 영상을 표시하기 위한 표시장치를 구비한다. 뿐만 아니라 자동차 내부에도 표시장치가 제공되고 있다.
표시장치는 버튼, 키보드, 마우스 등의 통상적인 입력 방식 외에 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력 방식을 제공할 수 있는 입력 센서를 구비할 수 있다.
따라서, 본 발명은 감도 저하가 방지된 입력 센서 및 이를 포함하는 전자 장치를 제공하는 데 그 목적이 있다.
입력 센서는 액티브 영역에서 각각이 제1 방향을 따라 연장된 복수의 제1 센서 전극들, 상기 액티브 영역에서 상기 제1 방향을 따라 배열되고 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 복수의 제2 센서 전극들, 상기 액티브 영역에 인접하는 주변 영역에 배치되고 상기 액티브 영역으로부터 상기 제2 방향에서 이격된 센서 구동부, 상기 제1 센서 전극들과 상기 센서 구동부를 연결하고, 상기 액티브 영역에 중첩하는 복수의 제1 센서 라인들, 및 상기 제2 센서 전극들과 상기 센서 구동부를 연결하는 복수의 제2 센서 라인들을 포함하고, 상기 제1 센서 전극들은 상기 센서 구동부에 인접하는 방향으로 순차적으로 배열된 제1 내지 제n 행 센서 전극들을 포함하고, 상기 제1 행 센서 전극에 연결된 제1 라인의 수는 상기 제n 행 센서 전극에 연결된 제1 라인의 수보다 크다.
상기 제1 전극들 각각은, 상기 제1 방향을 따라 배열된 복수의 제1 센서 패턴들 및 각각이 상기 제1 센서 패턴들 사이에 배치되어 인접하는 제1 센서 패턴들을 연결하는 복수의 제1 연결 패턴들을 포함하고, 상기 제2 전극들 각각은, 상기 제2 방향을 따라 배열된 복수의 제2 센서 패턴들 및 각각이 상기 제2 센서 패턴들 사이에 배치되어 인접하는 제2 센서 패턴들을 연결하는 복수의 제2 연결 패턴들을 포함하고, 상기 제1 연결 패턴들과 상기 제2 연결 패턴들은 서로 다른 층에 배치될 수 있다.
상기 제1 라인들은 상기 액티브 영역에서 상기 제1 센서 패턴들과 다른 층에 배치될 수 있다.
상기 제1 센서 라인들은 상기 제1 연결 패턴들 및 상기 제2 연결 패턴들 중 적어도 어느 하나와 동일한 층에 배치될 수 있다.
상기 제1 센서 라인들은 상기 제1 연결 패턴 및 상기 제2 연결 패턴과 평면상에서 이격될 수 있다.
상기 제1 행 센서 전극에 연결된 제1 센서 라인들은 하나의 제1 센서 패턴에 접속될 수 있다.
상기 제1 행 센서 전극에 연결된 제1 라인들은 상이한 제1 센서 패턴들에 각각 접속될 수 있다.
상기 제1 행 센서 전극에 연결된 제1 센서 라인들은 상기 제2 센서 라인들 중 적어도 어느 하나와 상기 주변 영역에서 중첩할 수 있다.
상기 제1 센서 라인들 각각은 일체의 형상을 가질 수 있다.
상기 제1 라인들 각각은 상기 제2 방향을 따라 연장된 수직부 및 상기 제1 방향을 따라 연장되고 상기 수직부와 연결된 수평부를 포함하고, 상기 수직부는 상기 제1 센서 전극들 중 적어도 일부와 중첩하고, 상기 수평부는 상기 제1 센서 전극들로부터 평면상에서 이격될 수 있다.
상기 수직부의 상기 제1 방향에서의 너비는 상기 제2 센서 라인들 각각의 상기 제1 방향에서의 너비보다 작을 수 있다.
상기 수직부의 상기 제1 방향에서의 너비는 상기 수평부의 상기 제2 방향에서의 너비보다 작을 수 있다.
상기 수직부와 상기 수평부는 서로 상이한 층에 배치될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 액티브 영역 및 이에 인접하는 주변 영역을 포함하는 베이스 층, 상기 액티브 영역에 배치되고, 각각이 제1 방향을 따라 배열된 복수의 제1 센서부들 및 상기 제1 센서부들 사이에 각각 배치되어 인접하는 제1 센서부들을 연결하는 복수의 제1 연결부들을 포함하는 복수의 제1 센서 전극들, 상기 액티브 영역에 배치되고, 각각이 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 제2 센서부들 및 상기 제2 센서부들 사이에 각각 배치되어 인접하는 제2 센서부들을 연결하고 상기 제1 연결부들로부터 절연된 복수의 제2 연결부들을 포함하는 복수의 제2 센서 전극들, 상기 베이스 층에 접속되고, 상기 제1 센서 전극들로부터 상기 제2 방향에서 이격된 센서 구동부를 포함하는 회로 기판, 상기 센서 구동부와 상기 제1 센서 전극들을 연결하는 복수의 제1 센서 라인들, 및 상기 센서 구동부와 상기 제2 센서 전극들을 연결하는 복수의 제2 센서 라인들을 포함하고, 상기 제1 센서 라인들 각각은 상기 제1 전극들 중 대응되는 제1 센서 전극에 접촉하는 컨택부를 포함하고, 상기 제1 센서 전극들 중 상기 센서 구동부로부터 가장 멀리 배치된 제1 행 센서 전극에 제공된 컨택부의 수는 상기 제1 센서 전극들 중 상기 센서 구동부로에 가장 인접하는 제n 행 제1 센서 전극에 제공된 컨택부의 수보다 크다.
상기 제1 행 센서 전극에 제공된 컨택부의 수는 2 이상이고, 상기 제n 행 센서 전극에 제공된 컨택부의 수는 1 이상일 수 있다.
상기 제1 행 센서 전극에 제공된 컨택부들은 하나의 제1 센서부에 제공될 수 있다.
상기 제1 행 센서 전극에 제공된 컨택부들은 서로 상이한 제1 센서부들에 제공될 수 있다.
상기 제1 내지 제n 행 센서 전극들에 각각 접속되는 컨택부들은 상기 제1 방향을 따라 순차적으로 배열될 수 있다.
상기 제1 방향에서 볼 때, 상기 제n 행 센서 전극에 제공된 컨택부는 상기 제1 행 센서 전극에 제공된 컨택부들 사이에 배치될 수 있다.
상기 제1 행 센서 전극에 접속되는 제1 센서 라인들이 접촉되는 컨택부는 상기 베이스 층에 제공될 수 있다.
상기 제1 행 센서 전극에 접속되는 제1 센서 라인들이 접촉되는 컨택부는 상기 회로 기판에 제공될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 베이스 층과 상기 제1 전극들 사이에 배치되고 상기 액티브 영역에 배치된 유기발광소자; 상기 유기발광소자에 연결되고 상기 주변 영역에 배치된 전원 패턴, 및 상기 전원 패턴과 상기 제1 라인들 사이에 배치된 절연층을 더 포함하고, 상기 제1 라인과 상기 제2 라인의 적어도 일부는 상기 전원 패턴과 평면상에서 중첩할 수 있다.
상기 절연층은 복수로 구비되고, 상기 제1 라인들 각각은 상기 전원 패턴 상에서 서로 상이한 층에 배치되고 상기 절연층들 중 적어도 어느 하나를 관통하여 서로 접속되는 복수의 부분들을 포함할 수 있다.
본 발명에 따르면, 센서 라인의 부하를 감소시켜 센서 라인에 의해 발생되는 기생 커패시턴스가 감소될 수 있다. 이에 따라, 입력 센서의 감도 저하가 방지될 수 있다.
또한, 본 발명에 따르면, 센서 라인이 액티브 영역과 중첩하여 배치될 수 있고, 센서 구동부로부터 이격 거리에 따라 센서 라인들의 수가 제어될 수 있다. 이에 따라, 센서 라인의 과밀이 방지되고 내로우 베젤을 가진 전자 장치가 제공될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 결합 사시도이다.
도 1b 및 도 1c는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도들이다.
도 2a는 본 발명의 일 실시예에 따른 표시부의 평면도이다.
도 2b는 본 발명의 일 실시예에 따른 센서부의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 전자 패널의 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 전자 패널의 일부의 확대도이다.
도 4b는 도 4a의 일부 영역을 도시한 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 전자 패널의 일부의 확대도이다.
도 5b는 도 5a의 일부 영역을 도시한 단면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 전자 패널의 일부를 도시한 평면도들이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 전자 패널의 평면도들이다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 센서부의 평면도들이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 센서부의 평면도들이다.
도 10은 본 발명의 일 실시예에 따른 센서부의 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 위에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의될 수 있다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 위에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 결합 사시도이다. 도 1b 및 도 1c는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도들이다. 도 1b는 일부 구성이 접힌 상태의 사시도를 도시한 것이고, 도 1c는 해당 구성이 펼쳐진 상태의 사시도를 도시한 것이다. 이하, 도 1a 내지 도 1c를 참조하여 본 발명에 대해 설명한다.
전자 장치(EA)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자 장치(EA)는 영상(IM)을 표시하고 외부 입력(TC)을 감지할 수 있다. 전자 장치(EA)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자 장치(EA)는 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등을 포함할 수 있다. 본 실시예에서, 전자 장치(EA)는 스마트 폰으로 예시적으로 도시되었다.
전자 장치(EA)는 제1 방향(D1) 및 제2 방향(D2) 각각에 평행한 표시면(FS)에 제3 방향(D3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 도 1a에서 영상(IM)의 일 예로 시계와 복수의 아이콘들을 도시하였다. 영상(IM)이 표시되는 표시면(FS)은 전자 장치(EA)의 전면(front surface)과 대응될 수 있으며, 윈도우(100)의 전면(FS)과 대응될 수 있다. 이하, 전자 장치(EA)의 표시면, 전면, 및 윈도우(100)의 전면(FS)은 동일한 참조부호를 사용하기로 한다.
본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 전면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다. 전면과 배면 사이의 제3 방향(DR3)에서의 이격 거리는 표시 패널(DP)의 제3 방향(DR3)에서의 두께와 대응될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR3, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
또는, 예를 들어, 본 발명의 일 실시예에 따른 전자 장치(EA)는 외부에서 인가되는 사용자의 입력(TC)을 감지할 수 있다. 사용자의 입력(TC)은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 본 실시예에서, 사용자의 입력(TC)은 전면에 인가되는 사용자의 손으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 상술한 바와 같이 사용자의 입력(TC)은 다양한 형태로 제공될 수 있고, 또한, 전자 장치(EA)는 전자 장치(EA)의 구조에 따라 전자 장치(EA)의 측면이나 배면에 인가되는 사용자의 입력(TC)을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 1b 및 도 1c에 도시된 것과 같이, 전자 장치(EA)는 윈도우(100), 전자 패널(200), 및 외부 케이스(300)를 포함할 수 있다. 본 실시예에서, 외부 케이스(300), 전자 패널(200), 및 윈도우(100)는 제3 방향(DR3)을 따라 순차적으로 적층될 수 있다. 윈도우(100)와 외부 케이스(300)는 결합되어 전자 장치(EA)의 외관을 구성한다.
윈도우(100)는 전자 패널(200) 위에 배치되어 전자 패널(200)의 전면(IS)을 커버한다. 윈도우(100)는 절연 패널을 포함할 수 있다. 예를 들어, 윈도우(100)는 유리, 플라스틱, 또는 이들의 조합으로 구성될 수 있다.
윈도우(100)의 전면(FS)은 상술한 바와 같이, 전자 장치(EA)의 전면을 정의한다. 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 예를 들어, 투과 영역(TA)은 약 90% 이상의 가시광선 투과율을 가진 영역일 수 있다.
베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의한다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다.
베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 전자 패널(200)의 주변 영역(NAA)을 커버하여 주변 영역(NAA)이 외부에서 시인되는 것을 차단할 수 있다. 한편, 이는 예시적으로 도시된 것이고, 본 발명의 일 실시예에 따른 윈도우(100)에 있어서, 베젤 영역(BZA)은 생략될 수도 있다.
전자 패널(200)은 이미지(IM)를 표시하고 외부 입력(TC)을 감지할 수 있다. 이미지(IM)는 전자 패널(200)의 전면(IS)에 표시될 수 있다. 전자 패널(200)의 전면(IS)은 액티브 영역(AA) 및 주변 영역(NAA)을 포함한다. 액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다.
본 실시예에서, 액티브 영역(AA)은 이미지(IM)가 표시되는 영역이며, 동시에 외부 입력(TC)이 감지되는 영역일 수 있다. 투과 영역(TA)은 적어도 액티브 영역(AA)과 중첩한다. 예를 들어, 투과 영역(TA)은 액티브 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 이에 따라, 사용자는 투과 영역(TA)을 통해 영상(IM)을 시인하거나, 외부 입력(TC)을 제공할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 액티브 영역(AA) 내에서 이미지(IM)가 표시되는 영역과 외부 입력(TC)이 감지되는 영역이 서로 분리될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되는 영역일 수 있다. 주변 영역(NAA)은 액티브 영역(AA)에 인접한다. 주변 영역(NAA)은 액티브 영역(AA)을 에워쌀 수 있다. 주변 영역(NAA)에는 액티브 영역(AA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다.
전자 패널(200)은 표시부 및 감지부를 포함할 수 있다. 영상(IM)은 실질적으로 표시부에서 표시되고 외부 입력(TC)은 실질적으로 감지부에서 감지될 수 있다. 전자 패널(200)은 표시부 및 감지부를 모두 포함함으로써, 영상(IM)을 표시하는 것과 동시에 외부 입력(TC)을 감지할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
전자 패널(200)의 적어도 일부는 벤딩될 수 있다. 전자 패널(200)을 구성하는 베이스 층(BL)은 플랫부(FP) 및 벤딩부(BP)를 포함할 수 있다. 베이스 층(BL)은 영상(IM)을 표시하는 화소들이나 외부 입력(TC)을 감지하는 센서들이 배치되는 구성일 수 있다. 전자 패널(200)의 평면상에서의 형상은 실질적으로 베이스 층(BL)의 평면상에서의 형상과 대응될 수 있다. 플랫부(FP) 및 벤딩부(BP)는 서로 연결된 일체의 형상으로 제공될 수 있다. 액티브 영역(AA)은 플랫부(FP)에 제공될 수 있다. 회로 기판(MB)은 플랫부(FP)로부터 이격되어 벤딩부(BP)에 결합될 수 있다.
벤딩부(BP)는 플랫부(FP)로부터 벤딩될 수 있다. 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의되는 평면상에서, 벤딩부(BP)는 도 1b에서와 같이 플랫부(FP)와 동일한 평면을 제공하거나, 도 1c에서와 같이, 벤딩되어 플랫부(FP)와 상이한 평면을 제공할 수 있다. 벤딩부(BP)가 벤딩됨으로 인해, 회로 기판(MB)은 전자 패널(200)의 배면에 위치될 수 있다. 본 실시예에서, 전자 패널(200) 중 회로 기판(MB)이 접속된 플랫부(FP)는 전자 패널(200)의 배면을 향해 벤딩됨으로써, 회로 기판(MB)은 전자 패널(200)과 평면상에서 볼 때 중첩하여 조립될 수 있다. 이에 따라, 회로 기판(MB)이 외부 케이스(300)가 제공하는 수납 공간에 용이하게 수납될 수 있고, 베젤 영역(BZA)의 면적이 감소될 수 있어 좁은 베젤을 가진 전자 장치(EA)가 제공될 수 있다.
한편, 전자 장치(EA)는 전자 패널(200)에 접속된 회로 기판(MB)을 더 포함할 수 있다. 회로 기판(MB)은 전자 패널(200)의 일 측에 결합되어 전자 패널(200)과 물리적 및 전기적으로 연결된다. 회로 기판(MB)은 전자 패널(200)에 제공되는 전기적 신호를 생성하거나, 전자 패널(200)에서 생성된 신호를 수신하여 외부 입력(TC)이 감지된 위치나 강도 정보를 포함하는 결과값으로 연산할 수 있다.
외부 케이스(300)는 윈도우(100)와 결합되어 전자 장치(EA)의 외관을 정의한다. 외부 케이스(300)는 소정의 내부 공간을 제공한다. 전자 패널(200)은 내부 공간에 수용될 수 있다.
외부 케이스(300)는 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 외부 케이스(300)는 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 외부 케이스(300)는 내부 공간에 수용된 전자 장치(EA)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다.
도 2a는 본 발명의 일 실시예에 따른 표시부의 평면도이다. 도 2b는 본 발명의 일 실시예에 따른 센서부의 평면도이다. 도 2a 및 도 2b에는 용이한 설명을 위해 일부 구성은 생략하여 도시하였다. 이하, 도 2a 및 도 2b를 참조하여, 본 발명에 대해 설명한다.
도 2a를 참조하면, 표시부(210)는 베이스 층(BL), 복수의 화소들(PX), 스캔 구동 회로(SDV), 데이터 구동 회로(DDV), 제1 전원 패턴(VP_D), 제2 전원 패턴(VP_S), 및 복수의 신호 라인들(SL, DL, PL, LL1, LL2, LL3, LL4)을 포함할 수 있다.
베이스 층(BL)은 플랫부(FP)와 벤딩부(BP)를 포함한다. 벤딩부(BP)는 제1 방향(DR1)을 따라 연장된 벤딩축을 중심으로 벤딩된다. 벤딩부(BP)는 플랫부(FP)에 비해 제1 방향(DR1)에서 좁은 너비를 가질 수 있다. 즉, 제1 방향(DR1) 내에서 플랫부(FP)의 길이는 벤딩부(BP)의 길이보다 작을 수 있다. 제1 방향(DR1)은 벤딩부(BP)의 벤딩 축 방향과 대응될 수 있으며, 벤딩 축 방향의 길이가 짧을수록 좀 더 쉽게 벤딩될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 플랫부(FP)와 벤딩부(BP)는 제1 방향(DR1)에서 서로 동일한 너비를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
표시부(210)는 표시 영역(DA) 및 주변 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 플랫부(FP)에 제공되며, 주변 영역(NDA)은 플랫부(FP) 중 표시 영역(DA)을 제외한 나머지 부분 및 벤딩부(BP)에 제공될 수 있다. 한편, 주변 영역(NDA)은 벤딩부(BP)에 정의된 패드 영역(PAR)을 포함할 수 있다.
표시 영역(DA)은 화소(PX)가 배치되는 영역일 수 있다. 표시 영역(DA)은 실질적으로 영상(IM)이 표시되는 영역일 수 있다. 따라서, 표시 영역(DA)은 화소(PX)를 구성하는 표시 소자들이 배치된 영역일 수 있다. 본 실시예에서는 용이한 설명을 위해 일 화소(PX)를 사각형으로 도시하고 표시 영역(DA) 내에 배치된 것으로 도시하였으나, 화소(PX)의 구성들 중 표시 소자, 예를 들어 발광 소자는 표시 영역(DA)에 배치되고, 이를 구동하기 위한 구동 소자, 예를 들어 트랜지스터 등은 주변 영역(NDA)에 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
스캔 구동 회로(SDV), 데이터 구동 회로(DDV), 제1 전원 패턴(VP_D), 및 제2 전원 패턴(VP_S)은 주변 영역(NDA)에 배치될 수 있다. 스캔 구동 회로(SDV), 데이터 구동 회로(DDV), 제1 전원 패턴(VP_D), 및 제2 전원 패턴(VP_S)은 신호 라인들(SL, DL, PL, LL1, LL2, LL3, LL4)을 통해 화소(PX)와 전기적으로 연결되거나 패드 영역(PAR)을 통해 외부 회로 기판(MB)과 전기적으로 연결될 수 있다.
신호 라인들(SL, DL, PL, LL1, LL2, LL3, LL4)은 복수의 주사 라인들(SL), 복수의 데이터 라인들(DL), 복수의 전원 라인들(PL), 및 복수의 제어 라인들(LL1, LL2, LL3, LL4)을 포함할 수 있다. 본 실시예에서는 용이한 설명을 위해, 주사 라인들(SL), 데이터 라인들(DL), 및 전원 라인들(PL) 중 하나의 화소(PX)에 연결된 신호 라인들을 예시적으로 도시하였다.
스캔 구동 회로(SDV)는 주변 영역(NDA)에 배치될 수 있다. 본 실시예에서, 스캔 구동 회로(SDV)는 표시 영역(DA)과 제2 전원 패턴(VP_S) 사이에 배치된 것으로 도시되었으나, 이에 한정되지 않고 스캔 구동 회로(SDV)는 표시 영역(DA)에 중첩하여 배치될 수도 있다. 스캔 구동 회로(SDV)는 제1 제어 라인(LL1)을 통해 스캔 구동 패드(P_SR)와 연결되어 외부로부터 스캔 제어 신호를 수신한다. 제어 신호는 수직 개시 신호나 클럭 신호 등을 포함할 수 있다.
주사 라인들(SL)은 제2 방향(DR2)을 따라 배열되고 각각이 제1 방향(DR1)을 따라 연장되어 스캔 구동 회로(SDV)와 화소들(PX)에 연결될 수 있다. 하나의 주사 라인은 스캔 구동 회로(SDV)와 하나의 행에 배치된 화소들을 연결할 수 있다. 화소(PX)는 주사 라인을 통해 스캔 구동 회로(SDV)로부터 스캔 신호를 제공 받을 수 있다.
데이터 구동 회로(DDV)는 주변 영역(NDA)에 배치될 수 있다. 본 실시예에서, 데이터 구동 회로(DDV)는 표시 영역(DA)과 패드 영역(PAR) 사이에 배치된 것으로 도시되었으나, 이에 한정되지 않는다. 본 실시예에서, 데이터 구동 회로(DDV)는 칩(Chip) 형태로 베이스 층(BL)에 실장된 것으로 도시되었으나, 이에 한정되지 않고 표시부(210)로부터 생략되어 회로 기판(MB: 도 2a 참조)에 제공될 수도 있다. 데이터 구동 회로(DDV)는 데이터 신호 패드들(P_DR)과 연결되어 외부로부터 데이터 제어 신호를 수신한다. 데이터 제어 신호는 수평 개시 신호, 데이터 클럭 신호, 영상 데이터 신호 등을 포함할 수 있다.
데이터 라인들(DL)은 제1 방향(DR1)을 따라 배열되고 각각이 제2 방향(DR2)을 따라 연장되어 데이터 구동 회로(DDV)와 화소들(PX)에 연결될 수 있다. 하나의 데이터 라인은 데이터 구동 회로(SDV)와 하나의 열에 배치된 화소들을 연결할 수 있다. 화소(PX)는 데이터 라인을 통해 데이터 구동 회로(DDV)로부터 데이터 신호를 제공 받을 수 있다. 데이터 신호는 화소(PX)에 표시되는 광의 휘도 또는 계조 정보가 포함된 신호일 수 있다.
전원 라인들(PL)은 각각 데이터 라인들(DL)과 평행할 수 있다. 즉, 전원 라인들(PL)은 제1 방향(DR1)을 따라 배열되고 각각이 제2 방향(DR2)을 따라 연장되어 제1 전원 패턴(VP_D)과 화소들(PX)에 연결될 수 있다. 하나의 전원 라인은 제1 전원 패턴(VP_D)과 하나의 열에 배치된 화소들을 연결할 수 있다. 화소(PX)는 전원 라인을 통해 데이터 구동 회로(DDV)로부터 데이터 신호를 제공 받을 수 있다. 데이터 신호는 화소(PX)에 표시되는 광의 휘도 또는 계조 정보가 포함된 신호일 수 있다.
제1 전원 패턴(VP_D)은 주변 영역(NDA)에 배치될 수 있다. 본 실시예에서, 제1 전원 패턴(VP_D)은 표시 영역(DA)과 패드 영역(PAR) 사이에 배치된 것으로 도시되었으나, 이에 한정되지는 않는다. 제1 전원 패턴(VP_D)은 제2 제어 라인(LL2)을 통해 제1 전원 패드(PD_D)와 연결되어 외부로부터 제1 전원 전압을 수신한다. 제1 전원 전압은 정전압일 수 있다.
제2 전원 패턴(VP_S)은 주변 영역(NDA)에 배치될 수 있다. 본 실시예에서, 제2 전원 패턴(VP_S)은 플랫부(FP)에 배치되어 표시 영역(DA)의 세 측들을 따라 연장된 형상으로 도시되었으나, 이에 한정되지는 않는다. 제2 전원 패턴(VP_S)은 제3 제어 라인(LL3) 및 제4 제어 라인(LL4)을 통해 각각 제2 전원 패드들(PD_S)과 연결되어 외부로부터 제2 전원 전압을 수신한다. 제2 전원 전압은 정전압일 수 있다.
패드 영역(PAR)은 벤딩부(BP)에 배치될 수 있다. 회로 기판(MB: 도 2a 참조)은 패드 영역(PAR)을 통해 전자 패널(200: 도 2a 참조)에 접속될 수 있다. 패드 영역(PAR)은 제1 방향(DR1)을 따라 순차적으로 배열된 제1 제어 패드 영역(PA_P1), 제1 센서 패드 영역(PA_T1), 표시 패드 영역(PA_D), 제2 센서 패드 영역(PA_T2), 및 제2 제어 패드 영역(PA_P2)을 포함할 수 있다. 한편, 패드 영역(PAR)을 구성하는 영역들의 배치 관계는 회로 기판(MB)과 접속될 수 있다면 다양하게 변경될 수 있다.
제1 제어 패드 영역(PA_P1)은 제2 전원 패드들(P_S) 중 제3 제어 라인(LL3)과 연결된 패드 및 스캔 제어 패드(P_SR)가 배치된 영역일 수 있다. 표시 패드 영역(PA_D)은 데이터 신호 패드들(P_DR)이 배치된 영역일 수 있다. 제1 제어 패드 영역(PA_P1)은 제1 전원 패드(P_D) 및 제2 전원 패드들(P_S) 중 제4 제어 라인(LL4)과 연결된 패드가 배치된 영역일 수 있다.
제1 센서 패드 영역(PA_T1)와 제2 센서 패드 영역(PA_T2)은 센서부(220)와 접속되는 패드들이 배치되는 영역일 수 있다. 제1 센서 패드 영역(PA_T1)는 제1 제어 패드 영역(PA_P1)와 표시 패드 영역(PA_D) 사이에 정의되고 제2 센서 패드 영역(PA_T2)는 제2 제어 패드 영역(PA_P2)와 표시 패드 영역(PA_D) 사이에 정의될 수 있다. 본 발명에 따르면, 제1 센서 패드 영역(PA_T1)와 제2 센서 패드 영역(PA_T2)을 표시부(210)에 접속되는 패드 영역들(PA_D, PA_P1, PA_P2)과 비 중첩되도록 배치함으로써, 표시부(210)에 접속되는 패드들과 센서부(220)에 접속되는 패드들 사이의 전기적 간섭이 감소될 수 있다. 또한, 표시부(210)에 접속되는 패드들과 센서부(220)에 접속되는 패드들을 하나의 패드 영역(PAR)에 배치함으로써, 하나의 회로 기판(MB)을 통해 표시부(210)와 센서부(220)를 용이하게 제어할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제1 센서 패드 영역(PA_T1)와 제2 센서 패드 영역(PA_T2)은 다른 위치에 정의될 수 있으며 어느 하나의 실시예로 한정되지 않는다.
도 2b를 참조하면, 센서부(220)는 센서 영역(SA) 및 주변 영역(NSA)을 포함할 수 있다. 센서 영역(SA)은 플랫부(FP)에 제공되며, 주변 영역(NSA)은 플랫부(FP) 중 센서 영역(SA)을 제외한 나머지 부분 및 벤딩부(BP)에 제공될 수 있다.
센서 영역(SA)은 외부 입력이 감지되는 영역일 수 있다. 즉, 센서 영역(SA)은 복수의 센서 전극들(HE1~13, VE1~10)이 배치된 영역일 수 있다. 센서 전극들(HE1~13, VE1~10)은 복수의 제1 센서 전극들(HE1~HE13) 및 복수의 제2 센서 전극들(VE1~VE10)을 포함할 수 있다.
제1 센서 전극들(HE1~HE13)은 제2 방향(DR2)을 따라 배열되고 각각이 제1 방향(DR1)을 따라 연장될 수 있다. 하나의 제1 센서 전극(HE)은 복수의 제1 센서 패턴들(SP1) 및 복수의 제1 연결 패턴들(BP1)을 포함할 수 있다.
제1 센서 패턴들(SP1)은 제1 방향(DR1)을 따라 배열될 수 있다. 제1 연결 패턴들(BP1)은 제1 방향(DR1)을 따라 배열되고 각각이 제1 센서 패턴들(SP1) 사이에 배치되어 인접하는 제1 센서부들을 연결한다.
제2 센서 전극들(VE1~VE10)은 제1 방향(DR1)을 따라 배열되고 각각이 제2 방향(DR2)을 따라 연장될 수 있다. 하나의 제2 센서 전극(VE)은 복수의 제2 센서 패턴들(SP2) 및 복수의 제2 연결 패턴들(BP2)을 포함할 수 있다.
제2 센서 패턴들(SP2)은 제2 방향(DR2)을 따라 배열될 수 있다. 제2 연결 패턴들(BP2)은 제2 방향(DR2)을 따라 배열되고 각각이 제2 센서 패턴들(SP2) 사이에 배치되어 인접하는 제2 센서부들을 연결한다.
제1 연결 패턴들(BP1)과 제2 연결 패턴들(BP2)은 절연될 수 있다. 본 실시예에서, 제1 연결 패턴들(BP1)과 제2 연결 패턴들(BP2)은 중첩하는 위치에 배치되어 절연 교차할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제1 연결 패턴들(BP1)과 제2 연결 패턴들(BP2)은 평면상에서 비 중첩하는 위치에 배치될 수도 있으며 어느 하나의 실시예로 한정되지 않는다.
제1 센서 패턴들(SP1)과 제2 센서 패턴들(SP2)은 절연될 수 있다. 본 실시예에서, 제1 연결 패턴들(BP1)과 제2 연결 패턴들(BP2)은 평면상에서 비 중첩할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제1 연결 패턴들(BP1)과 제2 연결 패턴들(BP2)은 평면상에서 중첩하는 위치에 배치되어 절연 교차할 수도 있으며 어느 하나의 실시예로 한정되지 않는다.
제1 센서 전극들(HE1~HE13)과 제2 센서 전극들(VE1~VE10)은 복수의 센서 라인들(TSL-L, TSL-R)을 통해 센서 패드 영역들(PA_TL, PA_TR)에 배치된 센서 패드들(P_HL, P_HR, P_VL, P_VR)에 각각 연결될 수 있다. 제1 센서 패드 영역(PA_TL)에 제1 그룹 센서 라인들(TSL-L)에 연결된 패드들이 배치되고, 제2 센서 패드 영역(PA_TR)에 제2 그룹 센서 라인들(TSL-R)에 연결된 패드들이 배치될 수 있다. 제1 그룹 센서 라인들(TSL-L)은 센서부(220)의 중심으로부터 상대적으로 에 배치된 라인들일 수 있고, 예를 들어, 좌측 제1 센서 라인들(HL-L)과 좌측 제2 센서 라인들(VL-L)을 포함할 수 있다. 제2 그룹 센서 라인들(TSL-R)은 센서부(220)의 중심으로부터 상대적으로 우측에 배치된 라인들일 수 있고, 예를 들어, 우측 제1 센서 라인들(HL-R)과 우측 제2 센서 라인들(VL-R)을 포함할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제1 센서 패드 영역(PA_TL)과 제2 센서 패드 영역(PA_TR)의 배치에 따라 센서 라인들(TSL-L, TSL-R)의 배치는 다양하게 변경될 수 있으며 어느 하나의 실시예로 한정되지 않는다.
본 실시예에서, 제1 센서 전극들(HE1~HE13)은 제2 방향(DR2)의 반대 방향을 따라, 즉 센서 패드 영역들(PA_TL, PA_TR)에 인접하는 방향을 따라 순차적으로 배열된 13 개의 제1 센서 전극들(HE1~HE13, 이하 제1 내지 제13 행 센서 전극들)로 예시적으로 도시되었으나, 제1 센서 전극들(HE1~HE13)의 개수는 이에 한정되지 않는다. 또한, 제2 센서 전극들(VE1~VE10)은 제1 방향(DR1)을 따라 순차적으로 배열된 10 개의 제2 센서 전극들(VE1~VE10, 이하 제1 내지 제10 열 센서 전극들)로 예시적으로 도시되었으나, 제2 센서 전극들(VE1~VE10)의 개수는 이에 한정되지 않는다
제1 내지 제10 열 센서 전극들(VE1~VE10)은 각각 제1 센서 라인들(VL-L, VL-R)을 통해 대응되는 패드들(P_VL, P_VR)에 연결된다. 제1 내지 제10 열 센서 전극들(VE1~VE10) 중 상대적으로 좌측에 배치된 제1 내지 제5열 센서 전극들(VE1~VE5)은 좌측 제1 센서 라인들(VL-L)을 통해 좌측 제2 센서 패드들(P_VL)에 각각 연결된다. 제1 내지 제10 열 센서 전극들(VE1~VE10) 중 상대적으로 우측에 배치된 제6 내지 제10 열 센서 전극들(VE6~VE10)은 우측 제1 센서 라인들(VL-R)을 통해 우측 제2 센서 패드들(P_VR)에 각각 연결된다.
좌측 제1 센서 라인들(VL-L)과 우측 제1 센서 라인들(VL-R)은 각각 제1 내지 제10 열 센서 전극들(VE1~VE10)의 끝 단들에 접속될 수 있다. 이에 따라, 좌측 제1 센서 라인들(VL-L)과 우측 제1 센서 라인들(VL-R)은 실질적으로 주변 영역(NSA)에 배치되거나, 주변 영역(NSA)에 가장 인접하는 제2 센서 패턴들(SP2)에만 부분적으로 중첩하여 배치될 수 있다. 센서 라인들(VL-L, VL-R)과 센서 전극들(VE1~VE10) 사이의 컨택부들은 주변 영역(NSA)에 가장 인접하는 제2 센서 패턴들(SP2)에 정의될 수 있다.
제1 내지 제13 행 센서 전극들(HE1~HE13)은 각각 제2 센서 라인들(HL-L, HL-R)을 통해 대응되는 패드들(P_HL, P_HR)에 연결된다. 센서 영역(SA)은 제2 방향(DR2)을 따라 상측에 배치되고 패드 영역들(PA_TL, PA_TR)에 대하여 상대적으로 먼 제1 영역(A1)과, 제2 방향(DR2)을 따라 하측에 배치되고 패드 영역들(PA_TL, PA_TR)에 대하여 상대적으로 가까운 제2 영역(A2)으로 구분될 수 있다. 본 실시예에서 제1 영역(A1)은 제1 내지 제6 행 센서 전극들(HE1~HE6)을 포함하고, 제2 영역(A2)은 제8 내지 제13 행 센서 전극들(HE8~HE13)을 포함하는 것으로 도시되었다. 제7 행 센서 전극(HE7)은 제1 영역(A1)과 제2 영역(A2)의 경계에 배치되되 제1 영역(A1)에 배치된 센서 전극들과 대응되는 구조를 가질 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제1 영역(A1)과 제2 영역(A2)의 경계에 제1 센서 전극(HE)이 배치되지 않을 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 내지 제7 행 센서 전극들(HE1~HE7)은 각각 복수의 센서 라인들을 통해 센서 패드들에 연결될 수 있다. 즉, 제1 내지 제7 행 센서 전극들(HE1~HE7) 각각에 연결되는 센서 라인의 수는 2 이상일 수 있다. 본 실시예에서, 제1 내지 제7 행 센서 전극들(HE1~HE7) 각각은 2 개의 센서 라인들을 통해 센서 패드 영역들(PA_TL, PA_TR)에 접속된 것으로 도시되었다. 제1 내지 제7 행 센서 전극들(HE1~HE7) 각각은 좌측 제1 센서 라인들(HL-L) 중 어느 하나를 통해 좌측 제1 센서 패드들(P_HL) 중 어느 하나에 접속되고 우측 제1 센서 라인들(HL-R) 중 어느 하나를 통해 우측 제1 센서 패드들(P_HR) 중 어느 하나에 접속될 수 있다.
제1 내지 제7 행 센서 전극들(HE1~HE7) 각각에는 연결된 센서 라인들에 대응되는 복수의 컨택부들(CTA, CTB)이 형성될 수 있다. 즉, 제1 행 센서 전극(HE1)에는 제1 방향(DR1)에서 서로 이격된 제1 컨택부(CTa)와 제2 컨택부(CTb)가 정의될 수 있다. 제2 행 센서 전극(HE2)에도 제1 방향(DR1)에서 서로 이격된 제1 컨택부(CTa)와 제2 컨택부(CTb)가 정의될 수 있다. 본 실시예에서, 제1 행 센서 전극(HE1)의 컨택부들(CTa, CTb)은 하나의 센서부에 정의되고, 제2 행 센서 전극(HE2)의 컨택부들(CTa, CTb)은 서로 상이한 센서부에 정의된 것으로 도시되었으나, 이는 예시적으로 도시한 것이고, 하나의 제2 센서 전극(HE)에 복수의 컨택부들(CTa, CTb)이 제공될 수 있다면, 컨택부들(CTa, CTb)의 위치는 다양하게 배치될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제8 내지 제13 행 센서 전극들(HE8~HE13) 각각에 연결되는 센서 라인의 수는 1 이상일 수 있고, 제1 영역(A1)에 배치된 제1 내지 제7 행 센서 전극들(HE1~HE7)에 연결되는 센서 라인의 수보다 작을 수 있다. 본 실시예에서, 제1 내지 제7 행 센서 전극들(HE1~HE7)에 연결되는 센서 라인의 수가 2 개로 설계됨에 따라, 제2 영역(A2)에 배치된 제8 내지 제13 행 센서 전극들(HE8~HE13) 각각에 연결되는 센서 라인의 수는 단일로 제공될 수 있다.
즉, 제8 내지 제13 행 센서 전극들(HE8~HE13) 각각은 좌측 제1 센서 라인들(HL-L) 중 어느 하나를 통해 좌측 제1 센서 패드들(P_HL) 중 어느 하나에 접속되거나 우측 제1 센서 라인들(HL-R) 중 어느 하나를 통해 우측 제1 센서 패드들(P_HR) 중 어느 하나에 접속될 수 있다. 이에 따라, 제8 내지 제13 행 센서 전극들(HE8~HE13) 각각에는 단일의 컨택부(CT)가 형성될 수 있다. 즉, 제8 내지 제13 행 센서 전극들(HE8~HE13) 중 제12 행 센서 전극(HE12)은 좌측 제1 센서 라인(HL-L)만을 통해 좌측 제1 센서 패드(P_HL)에 접속되고 제13 행 센서 전극(HE13)은 우측 제1 센서 라인(HL-R)만을 통해 우측 제1 센서 패드(P_HR)에 접속될 수 있다.
한편, 본 실시예에서, 제1 영역(A1)에 배치된 제1 센서 전극들의 수와 제2 영역(A2)에 배치된 제1 센서 전극들의 수는 다양하게 설계될 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 예를 들어, 제1 영역(A1)에 배치된 제1 센서 전극은 1 개이고 나머지 제1 센서 전극들은 제2 영역(A2)에 배치된 것으로 정의될 수 있다. 또는, 제2 영역(A2)에 1 개의 제1 센서 전극이 배치되고 제1 영역(A1)에 나머지 제1 센서 전극들이 배치되는 것으로 정의될 수도 있다. 본 실시예에서, 제1 영역(A1)은 제1 행 센서 전극(HE1)을 포함하고, 제2 영역(A2)은 마지막 행 센서 전극(HE13)을 포함할 수 있다면, 제1 영역(A1) 및 제2 영역(A2)의 크기는 다양하게 설계될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 실시예에서, 제1 센서 라인들(HL)은 센서 영역(SA)을 경유하여 패드 영역(PA_TL, PA_TR)까지 연장될 수 있다. 제1 센서 라인들(HL-L, HL-R)은 센서 영역(SA) 내에서 평면상에서 이격되어 배치될 수 있다. 이에 따라, 제1 센서 라인들(HL-L, HL-R)은 제2 센서 라인들(VL-L, VL-R)에 비해 상대적으로 길게 형성될 수 있고, 센서 영역(SA), 특히 센서 전극들(HE, VE)과 중첩하는 면적이 제2 센서 라인들(VL-L, VL-R)에 비해 더 클 수 있다.
제1 센서 라인들(HL1, HL2)을 통해 제1 센서 전극(HE)에 제공되는 전기적 신호가 전달되므로, 제1 센서 라인들(HL1, HL2)과 이에 중첩하는 제2 센서 전극(VE) 사이에 기생 커패시턴스가 형성될 수 있다. 이러한 전기적 간섭은 센서 영역(SA)에 인가되는 외부 입력을 감지할 때, 고스트 터치(ghost touch)와 같은 노이즈를 발생시킬 수 있다.
본 발명에 따르면, 제1 센서 전극(HE)에 접속되는 센서 라인을 액티브 영역(AA)에 중첩하여 배치시킴으로써, 주변 영역(NSA) 중 특히 제1 방향(DR1)에서의 면적이 감소될 수 있다. 이에 따라, 베젤 영역(BZA: 도 2b 참조)이 감소되어 내로우 베젤을 가진 전자 장치가 제공될 수 있다. 다만, 제1 센서 전극(HE)에 접속되는 센서 라인이 액티브 영역(AA)을 경유하면서 액티브 영역(AA)의 제1 센서 라인과 이에 중첩하는 제2 센서 전극(VE) 사이에 기생 커패시턴스가 발생될 수 있다.
본 발명에 따르면, 하나의 제1 센서 전극(HE)에 접속되는 센서 라인의 수를 2 이상으로 제공함으로써, 하나의 제1 센서 라인에 제공되는 부하를 감소시킬 수 있다. 즉, 제1 센서 전극(HE)에 전기적 신호를 전달하기 위한 통로의 수를 증가시킴으로써, 하나의 통로를 통해 이동하는 전하량을 감소시킬 수 있고, 이에 따라, 제1 센서 라인들(HL-L, HL-R) 각각이 이에 중첩하는 제2 센서 전극(VE)에 미치는 전기적 간섭이 감소될 수 있다. 본 발명에 따르면, 제1 센서 라인들(HL-L, HL-R)과 제2 센서 전극(VE) 사이의 기생 커패시턴스가 감소될 수 있어, 노이즈 발생이 최소화되고 감도가 향상된 센서부(220)가 제공될 수 있다.
또한, 본 발명에 따르면, 센서 패드 영역들(PA_TL, PA_TR)로부터 이격된 거리에 따라 접속된 센서 라인들의 수를 다르게 설계함으로써, 센서 라인들의 과밀화를 방지할 수 있다. 구체적으로, 제1 영역(A1)에 배치된 제1 센서 전극들(HE1~HE6) 각각에 접속되는 센서 라인의 길이는 제2 영역(A2)에 배치된 제1 센서 전극들(HE8~HE13) 각각에 접속되는 센서 라인의 길이보다 더 길 수 있다. 이에 따라, 제1 센서 라인들(HL1, HL2) 중 상대적으로 긴 길이를 가진 센서 라인들의 수를, 상대적으로 짧은 길이를 가진 센서 라인들의 수 보다 더 많도록 설계할 수 있다. 즉, 기생 커패시턴스 발생이 상대적으로 적은 센서 전극들에 대해 1 이상의 센서 라인을 제공하되 제1 영역(A1)에 배치된 센서 전극들에 접속되는 센서 라인들의 수보다 적게 함으로써, 노이즈 발생을 감소시키면서도 제1 센서 라인들(HL-L, HL-R)의 수가 과도하게 증가되는 것을 방지할 수 있다.
한편, 센서 패드 영역들(PA_TL, PA_TR)로부터 제2 방향(DR2)에서 가장 멀리 배치된 제1 행 센서 전극(HE1)은 센서 패드 영역들(PA_TL, PA_TR)로부터 제2 방향(DR2)에서 가장 가까이 배치된 제13 행 센서 전극(HE13)보다 더 많은 수의 센서 라인을 통해 접속될 수 있다. 제1 행 센서 전극(HE1)에 센서 라인들 각각의 길이는 제13 행 센서 전극(HE13)에 접속되는 센서 라인의 길이보다 길 수 있다. 본 발명에 따르면, 제13 행 센서 전극(HE13)에 접속되는 센서 라인은 단일로 제공하고, 제1 행 센서 전극(HE1)에 접속되는 센서 라인들을 복수로 제공함으로써, 제1 행 센서 전극(HE1)에 접속되는 센서 라인들 각각의 부하를 감소시킬 수 있다. 따라서, 제1 행 센서 전극(HE1)에 접속되는 센서 라인들과 제2 센서 전극(VE) 사이의 기생 커패시턴스가 감소되어 노이즈 발생 등의 불량이 개선될 수 있다. 또한, 상대적으로 짧은 길이로 제공되는 제13 행 센서 전극(HE13)의 센서 라인에 대해서는 단일로 제공하거나 그 수를 적게 함으로써, 신호 라인들의 과도한 증가를 방지할 수 있다. 이에 따라, 신호 라인들의 밀도 증가가 방지될 수 있어 신호 라인들 간의 커플링 현상 등의 전기적 간섭이 감소될 수 있다.
도 3은 본 발명의 일 실시예에 따른 전자 패널의 단면도이다. 도 3을 참조하면, 전자 패널(200)은 센서부(220)는 표시부(210) 위에 배치될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 센서부(220)와 표시부(210) 사이의 적층 관계는 다양하게 변경될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
표시부(210)는 베이스 층(BL), 구동 소자층(DP-CL), 표시 소자층(DP-OLED), 및 봉지층(TFE)을 포함할 수 있다.
베이스층(BL)은 회로 소자층(DP-CL)이 배치되는 베이스 면을 제공할 수 있다. 베이스층(BL)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 베이스층(BL)은 유리 기판, 메탈 기판, 또는 고분자 기판 등일 수 있다. 하지만, 본 발명의 실시예가 이에 한정되는 것은 아니며, 베이스층(BL)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(BL)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(BL)은 제1 합성 수지층, 다층 또는 단층의 무기층, 상기 다층 또는 단층의 무기층에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함할 수 있으며, 특별히 제한되지 않는다.
회로 소자층(DP-CL)은 베이스층(BL) 위에 배치될 수 있다. 회로 소자층(DP-CL)은 절연층, 반도체 패턴, 도전패턴, 및 신호라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(BL) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이후, 회로 소자층(DP-CL)에 포함된 반도체 패턴, 도전패턴, 및 신호라인이 형성될 수 있다.
베이스층(BL)의 상면에 적어도 하나의 무기층이 형성될 수 있다. 무기층은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 전자 패널(200)은 버퍼층(BFL)을 무기층의 하나로 포함하는 것으로 도시되었다.
버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드, 실리콘나이트라이드, 및 살리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘옥사이드층과 실리콘나이트라이드층이 교대로 적층된 구조를 포함할 수 있다.
반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘, 저온다결정실리콘, 또는 산화물반도체를 포함할 수도 있다.
도 3은 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광 소자를 포함하는 등가회로를 가질 수 있으며, 화소의 등가회로도는 다양한 형태로 변형될 수 있다. 도 3에서는 하나의 화소에 포함되는 하나의 트랜지스터(TR-P) 및 발광 소자(ED)를 예시적으로 도시하였다.
트랜지스터(TR-P)의 소스(SR), 채널(CHR), 및 드레인(DR)은 반도체 패턴에 형성될 수 있다. 소스(SR) 및 드레인(DR)은 단면 상에서 채널(CHR)로부터 서로 반대 방향에 제공될 수 있다. 도 3에는 반도체 패턴과 동일층에 배치된 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 신호 라인(SCL)은 평면 상에서 트랜지스터(TR-P)와 전기적으로 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로 소자층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
트랜지스터(TR-P)의 게이트(GE)는 제1 절연층(10) 위에 배치된다. 게이트(GE)는 금속 패턴의 일부분일 수 있다. 게이트(GE)는 채널(CHR)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GE)는 마스크로써 기능할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GE)를 커버할 수 있다. 제2 절연층(20)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘옥사이드층일 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있으며, 본 실시예에서 제3 절연층(30)은 단층의 실리콘옥사이드층일 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(30) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층(10, 20, 30)을 관통하는 컨택홀(CNT1)을 통해 신호라인(SCL)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(50)은 제4 절연층(40) 위에 배치될 수 있다. 제5 절연층(50)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(60)은 유기층일 수 있다. 표시 소자층(DP-OLED)은 회로 소자층(DP-CL) 위에 배치될 수 있다. 표시 소자층(DP-OLED)은 발광소자(ED)를 포함할 수 있다. 예를 들어, 표시 소자층(DP-OLED)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다. 발광소자(ED)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다.
제1 전극(AE)은 제6 절연층(60) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT3)을 통해 제2 연결 전극(CNE2)에 연결될 수 있다.
화소 정의막(PDL)은 제6 절연층(60) 위에 배치되며, 제1 전극(AE)의 일부분을 커버할 수 있다. 화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 본 실시예에서 발광영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다. 비발광영역(NPXA)은 발광영역(PXA)을 에워쌀 수 있다.
발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 개구부(OP)에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
제2 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치될 수 있다. 제2 전극(CE)에는 공통 전압이 제공될 수 있으며, 제2 전극(CE)은 공통 전극으로 지칭될 수 있다.
도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다.
봉지층(TFE)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(TFE)은 순차적으로 적층된 무기층, 유기층, 및 무기층을 포함할 수 있으나, 봉지층(TFE)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들은 수분 및 산소로부터 발광 소자층(130)을 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다. 무기층들은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
센서부(220)는 봉지층(TFE) 위에 배치될 수 있다. 본 실시예에서, 센서부(220)는 연속된 공정을 통해 봉지층(TFE)의 상면에 직접 형성될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 센서부(220)는 별도로 형성되어 접착층 등을 통해 봉지층(TFE) 위에 부착될 수도 있다.
센서부(220)는 센서 베이스층(201), 제1 도전층(202), 센서 절연층(203), 제2 도전층(204), 및 커버 절연층(205)을 포함할 수 있다. 센서 베이스층(201)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 센서 베이스층(201)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 센서 베이스층(201)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(202) 및 제2 도전층(204) 각각은 센서 전극들(HE, VE, 도 2b 참조)을 구성할 수 있다. 예를 들어, 제1 센서 패턴(SP1), 제2 센서 패턴(SP2), 및 제1 연결 패턴(BP1)은 제2 도전층(204)을 구성하고 제2 연결 패턴(BP2)은 제1 도전층(202)을 구성할 수 있다. 또는, 제2 연결 패턴(BP2)이 제2 도전층(204)을 구성하고 제1 연결 패턴(BP1)은 제1 도전층(202)을 구성할 수도 있다. 또는, 제1 센서 전극(HE) 및 제2 센서 전극(VE) 중 어느 하나가 제1 도전층(202)을 구성하고 다른 하나가 제2 도전층(204)을 구성할 수도 있다. 본 발명의 일 실시예에 따른 센서 전극들(HE, VE)은 서로 전기적으로 단락되지 않는다면 다양한 구조로 설계될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 도전층(202) 및 제2 도전층(204) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
센서 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
센서 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 4a는 본 발명의 일 실시예에 따른 전자 패널의 일부의 확대도이다. 도 4b는 도 4a의 일부 영역을 도시한 단면도이다. 도 5a는 본 발명의 일 실시예에 따른 전자 패널의 일부의 확대도이다. 도 5b는 도 5a의 일부 영역을 도시한 단면도이다. 도 5a에는 도 4a와 대응되는 영역을 도시하였고, 도 5b에는 도 4b와 대응되는 영역을 도시하였다. 도 4a 내지 도 5b 각각에는 용이한 설명을 위해 일부 구성은 생략하여 도시하였다. 이하, 도 4a 내지 도 5b를 참조하여 본 발명에 대해 설명한다.
도 4a에는 제2 영역(A2) 일부와 벤딩부(BP) 일부 영역을 도시하였다. 도 4a에 도시된 영역에서 센서 전극들(HE, VE)은 봉지층(TFE) 위에 배치될 수 있다. 제1 전원 패턴(VP_D) 및 제2 전원 패턴(VP_S)은 봉지층(TFE) 하 측에 배치되고 일부가 봉지층(TFE)으로부터 노출되어 벤딩부(BP)를 향해 연장될 수 있다.
제1 및 제2 센서 라인들(HL, VL)은 평면상에서 제1 및 제2 전원 패턴들(VP_D, VP_S)과 평면상에서 중첩할 수 있다. 제1 및 제2 센서 라인들(HL, VL)은 제1 및 제2 전원 패턴들(VP_D, VP_S)과 상이한 층에 배치되고, 제1 및 제2 센서 라인들(HL, VL)은 제1 및 제2 전원 패턴들(VP_D, VP_S) 사이에는 미 도시된 적어도 하나의 절연층이 개재될 수 있다. 이에 따라, 제1 및 제2 센서 라인들(HL, VL)은 제1 및 제2 전원 패턴들(VP_D, VP_S)과 전기적으로 절연될 수 있다.
제2 센서 라인들(VL)은 각각 제2 센서 컨택부들(CT_V)을 통해 대응되는 제2 센서 전극들(VE)에 접속된다. 제2 센서 컨택부들(CT_V)은 벤딩부(BP)에 가장 인접한 제2 센서 패턴들(SP2)에 각각 제공될 수 있다. 이에 따라, 제2 센서 컨택부들(CT_V)은 제1 방향(DR1)을 따라 배열되고 정렬될 수 있다. 제2 센서 라인들(VL) 중 액티브 영역(AA)과 중첩하는 부분들의 길이들은 실질적으로 서로 동일할 수 있다.
제2 센서 라인들(VL) 각각은 제1 수직부(V1), 제2 수직부(V2), 및 수평부(V3)를 포함할 수 있다. 제1 수직부(V1)는 액티브 영역(AA)과 중첩하고 제2 센서 컨택부(CT_V)를 정의하며 제2 방향(DR2)으로 연장된다. 제2 수직부(V2)는 액티브 영역(AA)으로부터 평면상에서 이격되고 제2 방향(DR2)으로 연장된다. 수평부(V3)는 제1 수직부(V1)와 제2 수직부(V2)를 연결하고 제1 방향(DR1)으로 연장된다. 본 실시예에서, 제1 수직부(V1), 제2 수직부(V2), 및 수평부(V3)는 서로 동일한 층에 배치되고 서로 연결되어 일체의 형상을 가진 제2 센서 라인(VL)을 형성할 수 있다.
제1 센서 라인들(HL)은 각각 제1 센서 컨택부들(CT_H1, CT_H2, CT_H3, CT_H4)을 통해 대응되는 제1 센서 전극들(HE)에 접속된다. 도 4a는 제1 영역(A1) 중 일부 영역과 대응되므로, 제1 센서 전극들(HE)은 각각 단일의 제1 센서 컨택부들(CT_H1, CT_H2, CT_H3, CT_H4)을 통해 대응되는 단일의 제1 센서 라인(HL)에 접속될 수 있다. 본 실시예에서는 용이한 설명을 위해 4 개의 제1 센서 전극들(HE01, HE02, HE03, HE04)을 도시하였고, 제1 센서 전극들(HE01, HE02, HE03, HE04)은 제1 영역(A1, 도 2b 참조)에 배치된 제1 센서 전극과 대응되는 하나의 센서 전극(HE01, 이하 제1 행 센서 전극)과 제2 영역(A2, 도 2b 참조)에 배치된 제1 센서 전극과 대응되는 3 개의 센서 전극들(HE02, HE03, HE04, 이하 제2 행 내지 제4 행 센서 전극)을 포함할 수 있다. 이에 따라, 제1 행 센서 전극(HE01)에 제공되는 2 개의 컨택부들(CTA_H1, CTB_H1)과 제2 내지 제4 행 센서 전극들(HE02, HE03, HE04)에 각각 제공되는 3 개의 컨택부들(CT_H2, CT_H3, CT_H4)이 도 4a에 도시되었다.
제1 센서 컨택부들(CT_H1, CT_H2, CT_H3, CT_H4)에 접속되는 제1 센서 라인들(HL)은 전기적 단락이 방지되도록 평면상에서 서로 이격된다. 이에 따라, 제1 센서 컨택부들(CT_H1, CT_H2, CT_H3, CT_H4)은 제1 방향(DR1)을 따라 이격된 위치에 배치될 수 있다. 한편, 제1 센서 컨택부들(CT_H1, CT_H2, CT_H3, CT_H4)은 서로 다른 제1 센서 전극들(HE)에 제공되므로, 제2 방향(DR2)을 따라 이격된 위치에 배치될 수 있다. 따라서, 제1 센서 컨택부들(CT_H1, CT_H2, CT_H3, CT_H4)은 제1 방향(DR1) 및 제2 방향(DR2)에서 이격된 위치에 배치될 수 있다. 이에 따라, 제1 센서 컨택부들(CT_H1, CT_H2, CT_H3, CT_H4)에 접속된 제1 센서 라인들(HL)의 제2 방향(DR2)에서의 길이는 서로 상이할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제1 센서 컨택부들(CT_H1, CT_H2, CT_H3, CT_H4)은 제1 센서 라인들(VL)이 서로 간섭되지 않는다면, 다양한 배치 관계를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 센서 라인들(HL) 각각은 제1 수직부(H1), 제2 수직부(H2), 및 수평부(H3)를 포함할 수 있다. 제1 수직부(H1)는 액티브 영역(AA)과 중첩하고 제1 센서 컨택부(CT_H)를 정의하며 제2 방향(DR2)으로 연장된다. 제2 수직부(H2)는 액티브 영역(AA)으로부터 평면상에서 이격되고 제2 방향(DR2)으로 연장된다. 수평부(H3)는 제1 수직부(H1)와 제2 수직부(H2)를 연결하고 제1 방향(DR1)으로 연장된다. 본 실시예에서, 제1 수직부(H1), 제2 수직부(H2), 및 수평부(H3)는 서로 동일한 층에 배치되고 서로 연결되어 일체의 형상을 가진 제1 센서 라인(HL)을 형성할 수 있다.
적어도 일부가 액티브 영역(AA)에 중첩하는 제1 센서 라인(HL)의 제1 수직부(H1)는 제2 센서 라인(VL)의 제1 수직부(V1)에 비해 제1 방향(DR1)에서 상대적으로 긴 길이를 가진다. 즉, 제1 센서 라인(HL)이 제2 센서 라인(VL) 보다 더 큰 면적으로 액티브 영역(AA)에 중첩하고, 센싱 감도에 더 큰 영향을 미칠 수 있다.
본 발명에 따르면, 상대적으로 벤딩부(BP)로부터 멀리 배치되는 센서 전극(HE01)에 대해 상대적으로 더 많은 수의 컨택부들(CTA_H1, CT_H2)을 제공함으로써, 더 많은 수의 센서 라인을 통해 접속되도록 한다. 이에 따라, 하나의 센서 라인에 제공되는 부하를 복수의 라인들에 분산시킴으로써, 중첩 면적이 큰 제1 수직부들(H1) 각각이 제2 센서 전극(VE)에 미치는 영향이 감소될 수 있다. 상대적으로 작은 중첩 면적을 가진 제1 수직부(H1)에는 큰 부하가 제공되더라도 액티브 영역(AA)에 미치는 영향이 적을 수 있다. 따라서, 액티브 영역(AA)에 미치는 전기적 간섭 정도에 따라 제공되는 컨택부들의 수 및 센서 라인들의 수를 다양하게 설계함으로써, 센서 라인들의 밀집을 방지하면서도 센서 영역의 감도가 향상될 수 있다.
한편, 주변 영역(NAA)에서 제1 센서 라인들(HL)과 제2 센서 라인들(VL)은 평면상에서 중첩될 수 있다. 즉, 제1 센서 라인들(HL) 각각의 제1 수직부(H1)와 제2 센서 라인들(VL) 각각의 수평부(V3)는 평면상에서 교차될 수 있다.
도 4b를 참조하면, 제2 전원 패턴(VP_S)은 제1 층(L1)과 제2 층(L2) 사이에 배치되고, 제1 센서 라인(HL)의 제1 수직부(H1)와 제2 수직부(H2)는 제2 층(L2)과 제3 층(L3) 사이에 배치될 수 있다. 제1 센서 패턴(SP1), 제2 센서 패턴(SP2), 제2 센서 라인(VL)의 제1 수직부(V1)와 제2 수직부(V2)는 제3 층(L3)과 제4 층(L4) 사이에 배치될 수 있다. 제1 내지 제4 층들(L1, L2, L3, L4)은 각각 절연층일 수 있으며, 도 3에 도시된 절연층들 중 어느 하나의 층과 대응될 수 있다. 예를 들어, 제3 층(L3)은 센서 절연층(203, 도 3 참조)과 대응되고 제4 층(L4)은 커버 절연층(205, 도 3 참조)와 대응될 수 있다.
즉, 제1 센서 라인(HL), 제2 센서 라인(VL), 및 제2 전원 패턴(VP_S)은 서로 상이한 층에 배치될 수 있다. 제1 센서 라인(HL)은 센서 패턴들(SP1, SP2)과 다른 층에 배치된다. 제1 센서 컨택부(CT_H)는 제3 절연층(L3)을 관통하고, 제1 센서 라인(HL)의 제1 수직부(H1)와 제1 센서 패턴(SP1)을 연결한다. 이에 따라, 액티브 영역(AA)을 경유하는 면적이 크더라도 센서 전극들(HE, VE)과 접촉되지 않을 수 있다. 또한, 제1 센서 라인(HL)은 제2 센서 라인(VL)과 상이한 층에 배치될 수 있다. 이에 따라, 제1 센서 라인(HL)의 제1 수직부(H1)와 제2 센서 라인(VL)의 수평부(H3)가 절연 교차될 수 있어, 제1 센서 라인(HL)과 제2 센서 라인(VL) 사이의 전기적 단락이 방지될 수 있고, 설계의 자유도가 향상될 수 있다.
한편, 본 실시예에서 제2 센서 라인(VL)은 제1 및 제2 센서 패턴들(SP1, SP2)과 동일한 층에 배치됨에 따라, 제2 센서 라인(VL)의 제1 수직부(V1)와 제2 센서 컨택부(CT_V)가 제2 센서 패턴(SP2)과 일체의 형상을 가질 수 있다. 제2 센서 라인(VL)은 실질적으로 액티브 영역(AA)의 최 외곽으로부터 연장됨에 따라 제2 센서 전극(HE)과 중첩되지 않는다. 따라서, 제2 센서 라인(VL)은 별도의 절연층을 관통하지 않고도 제2 센서 패턴(SP2)에 접속될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제2 센서 라인(VL)은 제2 센서 패턴(SP2)과 동일한 층에 배치되되 제2 센서 패턴(SP2)과 겹치게 형성될 수도 있다. 즉, 제2 센서 라인(VL)의 제1 수직부(V1)가 제2 센서 패턴(SP2)의 상면에 접촉하거나 하면에 접촉할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
또는, 도 5a 및 도 5b에 도시된 것과 같이, 제1 센서 라인(HL-1)은 다른 층에 배치된 부분들(H1-1, H2-1, H3-1)을 포함할 수도 있다. 예를 들어, 제1 수직부(H1-1)는 제2 층(L2)과 제3 층(L3) 사이에 배치되고, 제2 수직부(H2-1)와 수평부(H3-1)는 제1 수직부(H1-1) 위에 배치될 수도 있다. 수평부(H3-1)는 제3 층(L3)을 관통하는 컨택부(CT-L)를 통해 제1 수직부(H1-1)와 접속될 수 있다.
본 발명에 따르면, 제1 센서 라인(HL-1) 중 제2 센서 라인(VL)과 교차하는 제1 수직부(H1-1)만 제2 센서 라인(VL)과 상이한 층에 배치되고 나머지 부분들(H2-1, H3-1)은 제2 센서 라인(VL)과 동일한 층에 배치될 수 있다. 이에 따라, 제1 전원 패턴(VP_D)과 중첩하는 제2 수직부들(H2-1, V2)은 동일한 층에 배치되도록 제공될 수 있어, 패드와 직접 연결되는 라인들의 설계가 단순화될 수 있다.
한편, 이는 예시적으로 도시한 것이고, 제1 센서 라인(HL, HL-1)과 제2 센서 라인(VL)은 서로 전기적으로 단락되지 않는다면 다양한 구조로 설계될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 전자 패널의 일부를 도시한 평면도들이다. 도 6a 및 도 6b에는 하나의 제1 센서 라인(HL1, 도 4a 참조)의 일부와 제2 센서 라인(VL1, 도 4a 참조)의 일부를 도시하였다. 도 6a 및 도 6b에 도시된 영역은 액티브 영역(AA)과 주변 영역(NAA)의 경계를 포함하는 영역일 수 있다.
도 6a를 참조하면, 제1 센서 라인(HL) 중 제1 수직부(H1)의 제1 방향(DR1)에서의 너비(WH1)는 제2 센서 라인(VL)의 제1 수직부들(V1) 각각의 제1 방향(DR1)에서의 너비(WV1)보다 작을 수 있다. 이에 따라, 하나의 제1 수직부(H1)와 제2 센서 전극들(VE) 사이의 기생 커패시턴스가 감소될 수 있다. 제1 센서 라인(HL)이 제1 수직부(H1)를 통해 액티브 영역(AA)에서 차지하는 면적이 제2 센서 라인(VL)에 비해 크더라도, 제1 수직부(H1)의 너비를 감소시킴으로써 액티브 영역(AA)에서의 센서들에 미치는 전기적 영향을 최소화시킬 수 있다.
또한, 도 6b를 참조하면, 제1 센서 라인(HL)은 부분 마다 상이한 너비를 갖도록 설계될 수 있다. 예를 들어, 제1 센서 라인(HL) 중 제2 수직부(H2)의 제1 방향(DR1)에서의 너비(WH2A)와 수평부(H3)의 제2 방향(DR2)에서의 너비(WH3A) 각각은 제1 수직부(H1)의 제1 방향(DR1)에서의 너비(WH1A)보다 크게 제공될 수도 있다. 제2 수직부(H2)의 제1 방향(DR1)에서의 너비(WH2A)는 도 6a에 도시된 너비(WH2)보다 크고, 수평부(H3)의 제2 방향(DR2)에서의 너비(WH3A)는 도 6a에 도시된 너비(WH3)보다 클 수 있다. 본 실시예에서, 제2 수직부(H2)의 제1 방향(DR1)에서의 너비(WH2A)는 제2 센서 라인의 제1 수직부(V1)의 제1 방향(DR1)에서의 너비(WV1A)와 동등하게 도시되었으나, 이에 한정되지는 않는다.
본 발명에 따르면, 액티브 영역(AA)에 배치되는 비중이 높은 제1 수직부(H1)의 너비(WH1A)를 좁게 함으로써, 액티브 영역(AA)에서 발생될 수 있는 노이즈를 저감시킬 수 있다. 또한, 액티브 영역(AA)과 비 중첩하는 제2 수직부(H2)나 수평부(H3)의 너비들(WH2A, WH3A)을 크게 함으로써, 제1 센서 라인(HL) 전체의 저항이 증가되는 것을 방지할 수 있다. 즉, 액티브 영역(AA)에 배치된 부분의 면적을 최소화하고 주변 영역(NAA)에 배치된 부분의 면적을 증가시킴으로써, 제1 센서 라인(HL)의 과도한 저항 증가가 방지되고 노이즈 발생이 최소화된 터치 스크린 패널이 제공될 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 전자 패널의 평면도들이다. 도 7a 및 도 7b에는 용이한 설명을 위해 도 2b와 대응되도록 도시되고 베이스 층(BL) 외에 표시부(210)의 구성들은 생략하여 도시되었다.
도 7a 및 도 7b에 도시된 것과 같이, 전자 패널(200)은 벤딩부(BP)에 배치된 회로 기판(MB)과 결합된다. 센서 전극들(HE, VE) 각각은 센서 라인을 통해 회로 기판(MB)의 센서 구동부(DC-T)와 접속될 수 있다. 도 7a 및 도 7b에는 용이한 설명을 위해 제1 영역(A1)에 배치된 센서 전극들 중 제4 행 센서 전극(HE4)에 접속된 센서 라인들(HLa, HLb)만을 예시적으로 도시하였고, 다른 신호 라인들은 생략하여 도시하였다. 센서 라인들(HLa, HLb)은 하나의 센서 전극(HE4)에 접속되는 신호 라인들로 실질적으로 동일한 신호를 전달한다.
도 7a에 도시된 것과 같이, 센서 라인들(HLa, HLb)은 각각 연장되어 회로 기판(MB)에서 연결된 후 센서 구동부(DC-T)에 접속될 수 있다. 이에 따라, 센서 라인들(HLa, HLb)이 연결되는 컨택부(CNT-B)는 회로 기판(MB)에 제공될 수 있다. 즉, 센서 라인들(HLa, HLb)은 각각 센서 패드들이 구비되어 회로 기판(MB)에 독립적으로 접속된 후, 회로 기판(MB)에 정의된 컨택부(CN-B)를 통해 하나의 통로로 센서 구동부(DC-T)에 접속된다. 도 6a에 도시된 실시예는 실질적으로 도 2a에 도시된 센서부(220)와 대응될 수 있다.
또는, 도 7b에 도시된 것과 같이, 센서 라인들(HLa, HLb)은 전자 패널(200)에서 서로 연결된 후 센서 구동부(DC-T)에 접속될 수 있다. 이에 따라, 센서 라인들(HLa, HLb)이 연결되는 컨택부(CNT-P)는 베이스 층(BL)에 제공될 수 있다. 즉, 센서 라인들(HLa, HLb)은 컨택부(CNT-B)를 통해 접속된 후, 하나의 공통된 센서 패드를 통해 회로 기판(MB)에 접속된다. 본 발명에 따르면, 복수의 센서 라인들(HL1, HL2)에 대해 단일의 센서 패드가 제공되므로, 센서 패드의 증가가 감소될 수 있다. 본 발명의 일 실시예에 따른 센서 라인들(HLa, HLb)은 동일한 신호를 전달할 수 있다면 다양한 설계를 가질 수 있으며 어느 하나의 실시예로 한정되지 않는다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 센서부의 평면도들이다. 도 8a 내지 도 8c에는 용이한 설명을 위해 센서 영역(SA)에 배치된 구성들을 도시하고 일부 구성들은 생략하여 도시하였다. 도 8a 내지 도 8c에서 제1 영역(A1)은 제1 내지 제6 행 센서 전극들(HE1~HE6)을 포함하고, 제2 영역(A2)은 제8 내지 제13 행 센서 전극들(HE8~HE13)을 포함하는 것으로 도시되었다. 제7 행 센서 전극(HE7)은 제1 영역(A1)과 제2 영역(A2)의 경계에 배치되되 제1 영역(A1)에 배치된 센서 전극들과 대응되는 구조를 가질 수 있다. 이하, 도 8a 내지 도 8c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 6b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 8a를 참조하면, 센서부(220-A)에 있어서, 제1 영역(A1) 및 제2 영역(A2) 각각에 배치된 센서 라인들은 긴 길이를 가질수록 센서 영역(SA)의 외 측에 인접하여 배치되고, 짧은 길이를 가질수록 센서 영역(SA)의 중심에 인접하여 배치될 수 있다. 이에 따라, 제1 영역(A1) 및 제2 영역(A2) 각각에 배치된 센서 라인들은 제1 방향(DR1)을 따라 길이가 감소되다가 센서 영역(SA)의 중심에서 외측으로 갈수록 다시 길이가 증가될 수 있다.
구체적으로, 제1 영역(A1)에 배치된 제1 센서 전극들(HE1~HE6) 중 제1 행 센서 전극(HE1)은 컨택부들(CTa, CTb)을 통해 제1 센서 라인들(HL1a, HL1b)에 접속된다. 제1 행 센서 전극(HE1)에 접속된 제1 센서 라인들(HL1a, HL1b) 각각은 제2 방향(DR2)에서 가장 긴 길이를 갖고, 센서 영역(SA)의 외측에 인접하여 배치되므로 제1 방향(DR1)에서 제1 센서 라인들(HL1a, HL1b) 사이의 이격된 거리는 가장 클 수 있다.
제1 영역(A1)에 배치된 제1 센서 전극들(HE1~HE6) 중 제6 행 센서 전극(HE6)은 컨택부들(CTa, CTb)을 통해 제1 센서 라인들(HL6a, HL6b)에 접속된다. 제6 행 센서 전극(HE6)에 접속된 제1 센서 라인들(HL6a, HL6b) 각각은 제1 영역(A1)에 배치되는 제1 센서 라인들 중 제2 방향(DR2)에서 가장 짧은 길이를 갖고, 센서 영역(SA)의 중심에 배치되므로 제1 방향(DR1)에서 제1 센서 라인들(HL6a, HL6b) 사이의 이격된 거리는 가장 작을 수 있다. 본 실시예에서, 제1 센서 라인들(HL6a, HL6b)의 컨택부들(CTa, CTb)은 하나의 센서부(SP1)에 정의되는 것으로 도시되었으나, 이에 한정되지는 않는다.
즉, 상대적으로 긴 길이를 가진 센서 라인들은 센서 영역(SA)의 외곽 영역에 인접하도록 배치되고, 상대적으로 짧은 길이를 가진 센서 라인들은 센서 영역(SA)의 중심 영역에 인접하도록 배치될 수 있다.
이에 따라, 제1 영역(A1)에서 센싱 구동부로부터 가장 멀리 배치된 제1 행 센서 전극(HE1)에 접속된 센서 라인들(HL1a, HL1b)은 센서 영역(SA)의 외 측에 가장 인접하여 배치되고, 제1 영역(A1)에서 센싱 구동부로부터 가장 가까이 배치된 제6 행 센서 전극(HE6)에 접속된 센서 라인들(HL1a, HL1b)은 센서 영역(SA)의 중심에 가장 인접하여 배치된다. 제1 행 센서 전극(HE1)에 접속된 센서 라인들(HL1a, HL1b) 사이의 제1 방향(DR1)에서의 이격 거리는 가장 크고, 제6 행 센서 전극(HE6)에 접속된 센서 라인들(HL1a, HL1b) 사이의 제1 방향(DR1)에서의 이격 거리는 가장 작을 수 있다. 한편, 본 실시예에서, 제6 행 센서 전극(HE6)에 접속된 센서 라인들(HL1a, HL1b)은 하나의 제1 센서 패턴(SP1)에 제공된 컨택부들(CTa, CTb)을 통해 접속된 것으로 도시되었으나, 이에 한정되지 않는다.
마찬가지로, 제2 영역(A2)에 배치된 제1 센서 전극들(HE8~HE13) 각각은 1 개의 센서 라인에 접속되고, 센서 라인의 길이가 길수록 제1 방향(DR1)에서 센싱 영역(SA)의 외 측에 배치될 수 있다. 즉, 상대적으로 긴 길이를 가진 센서 라인들은 센서 영역(SA)의 외곽 영역에 인접하도록 배치되고, 상대적으로 짧은 길이를 가진 센서 라인들은 센서 영역(SA)의 중심 영역에 인접하도록 배치될 수 있다. 도 7a에는 용이한 설명을 위해 제2 영역(A2)에 접속되는 제2 센서 라인들 중 제13 행 센서 전극(H13)에 접속되는 제2 센서 라인(HL13)의 인출부호만을 도시하였다.
이에 따라, 제2 영역(A2)에서 센싱 구동부로부터 가장 멀리 배치된 제8 행 센서 전극(HE8)에 접속된 센서 라인(HL2)은 상대적으로 센서 영역(SA)의 외 측에 인접하여 배치되고, 센싱 구동부로부터 가장 가까이 배치된 제13 행 센서 전극(HE13)에 접속된 센서 라인들(HL1a, HL1b)은 상대적으로 센서 영역(SA)의 중심에 인접하여 배치된다.
제1 영역(A1)과 제2 영역(A2)의 경계에 배치된 제7 행 센서 전극(HE7)은 제1 영역(A1)에 배치된 센서 전극들과 대응되는 구조를 가질 수 있다. 따라서, 제7 행 센서 전극(HE7)은 2 개의 컨택부들을 통해 2 개의 센서 라인들에 접속된다. 한편, 제7 행 센서 전극(HE7)에 접속된 센서 라인들(HL1a, HL1b)은 제2 영역(A2)에 접속되는 센서 라인들보다 더 센서 영역(SA)의 외 측에 인접하도록 배치될 수 있다. 제7 행 센서 전극(HE7)에 접속된 센서 라인들(HL1a, HL1b)에 비해 상대적으로 짧은 길이를 가진 제2 영역(A2)의 센서 라인들은 제7 행 센서 전극(HE7)에 접속된 센서 라인들(HL1a, HL1b)보다 센서 영역(SA)의 중심에 인접하도록 배치될 수 있다.
제1 행 센서 전극(HE1)과 제13 행 센서 전극(HE13)을 비교할 때, 제1 행 센서 전극(HE1)에 접속된 센서 라인들(HL1a, HL1b)은 상대적으로 긴 길이를 갖고, 제13 행 센서 전극(HE13)에 접속된 센서 라인(HL13)은 상대적으로 짧은 길이를 가진다. 이에 따라, 제1 행 센서 전극(HE1)에 접속된 센서 라인들(HL1a, HL1b)이 센서 영역(SA)에 미치는 전기적 간섭은 제13 행 센서 전극(HE13)에 접속된 센서 라인(HL2)이 센서 영역(SA)에 미치는 전기적 간섭에 비해 클 수 있다. 본 발명에 따르면, 제1 행 센서 전극(HE1)에 접속된 센서 라인들(HL1a, HL1b)을 상대적으로 센서 영역(SA)의 외 측에 인접하도록 배치하고 제13 행 센서 전극(HE13)에 접속된 센서 라인(HL13)은 상대적으로 센서 영역(SA)의 중심에 배치함으로써, 상대적으로 큰 기생 커패시턴스가 발생되는 영역을 센서 영역(SA)의 중심부가 아닌 주변부로 설정할 수 있다. 또한, 제1 행 센서 전극(HE1)에 접속된 센서 라인들(HL1a, HL1b)의 수를 제13 행 센서 전극(HE13)에 접속되는 센서 라인의 수보다 크게 함으로써, 하나의 센서 라인에 발생되는 기생 커패시턴스의 크기를 감소시킬 수 있다. 따라서, 센서 라인들과 센서 영역(SA)의 중첩에 따른 노이즈 발생이 개선되고 센서 영역(SA)에서의 감도 저하를 방지할 수 있다.
또는, 도 8b를 참조하면, 센서부(220-B)에 있어서, 제1 영역(A1)에 배치된 센서 라인들과 제2 영역(A2)에 배치된 센서 라인들은 서로 상이한 규칙으로 배열될 수 있다. 본 실시예에서, 제1 영역(A1)에 배치된 센서 라인들은 긴 길이를 가질수록 센서 영역(SA)의 중심에 인접하여 배치되고, 짧은 길이를 가질수록 센서 영역(SA)의 외측에 인접하여 배치될 수 있다. 이에 따라, 제1 영역(A1)에 배치된 센서 라인들은 제1 방향(DR1)을 따라 길이가 증가되다가 센서 영역(SA)의 중심에서 외측으로 갈수록 다시 길이가 감소될 수 있다.
이와 달리, 제2 영역(A2)에 배치된 센서 라인들은 긴 길이를 가질수록 센서 영역(SA)의 외측에 인접하여 배치되고, 짧은 길이를 가질수록 센서 영역(SA)의 중심에 인접하여 배치될 수 있다. 이에 따라, 제2 영역(A2)에 배치된 센서 라인들은 제1 방향(DR1)을 따라 길이가 감소되다가 센서 영역(SA)의 중심에서 외측으로 갈수록 다시 길이가 증가될 수 있다.
또는, 도 8c를 참조하면, 센서부(220-C)에 있어서, 센서 라인들은 제1 방향(DR1)을 따라 순차적으로 배열될 수도 있다. 본 실시예에서, 제1 영역(A1)에 배치된 센서 라인들은 센서 영역(SA)에서 상대적으로 좌측에 배치되고, 제2 영역(A2)에 배치된 센서 라인들은 센서 영역(SA)에서 상대적으로 우측에 배치된다. 센서 구동부로부터 가장 멀리 배치된 제1 센서 전극(HE1)에 접속된 센서 라인들(HL1a, HLb)은 센서 영역(SA) 중 가장 좌측에 배치되고, 센서 구동부로부터 가장 가까이 배치된 제13 센서 전극(HE13)에 접속된 센서 라인(HL13)은 센서 영역(SA) 중 가장 우측에 배치될 수 있다.
한편, 본 발명에 따르면 하나의 센서 전극에 접속되는 센서 라인들(HL1a, HL1b)이 제1 방향(DR1)을 따라 인접하여 배치될 수 있다. 이에 따라, 전자 패널에서의 센서 라인들(HL1a, HL1b)의 연결이 용이하게 이루어질 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 센서부의 평면도들이다. 도 9a 및 도 9b에는 용이한 설명을 위해 센서 영역(SA)에 배치된 구성들을 도시하고 일부 구성들은 생략하여 도시하였다. 이하, 도 9a 및 도 9b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 7b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 9a를 참조하면, 센서부(220-D)에 있어서, 제1 영역(A1)에 배치된 다른 센서 전극들과 달리, 제1 행 센서 전극(HE1)은 3개의 컨택부들(CTa, CTb, CTc)이 제공될 수 있다. 즉, 제1 영역(A1)에 배치된 센서 전극들 중 제1 행 센서 전극(HE1)은 3 개의 제1 센서 라인들(HL1a, HL1b, HL1c)에 접속되고 제2 행 센서 전극(HE2)은 2 개의 제1 센서 라인들(HL2a, HL2b)에 접속된다. 제3 내지 제7 행 센서 전극들(HE3~HE7)도 제2 행 센서 전극(HE2)과 대응되는 구조로 설계될 수 있다. 제2 영역(A2)에 배치된 제13 행 센서 전극(HE13)은 단일의 컨택부(CT)를 통해 단일의 센서 라인(HL13)에 접속될 수 있다. 본 발명에 따르면, 센서 구동부(미 도시)로부터 가장 멀리 배치된 제1 행 센서 전극(HE1)에 더 많은 수의 센서 라인들(HL1a, HL1b, HL1c)을 제공함으로써, 센서 라인들(HL1a, HL1b, HL1c) 각각에 가해지는 부하가 감소되고 각각에 의해 발생되는 기생 커패시턴스 크기를 감소시킬 수 있다. 이에 따라, 센서 영역(SA)에서의 센싱 감도 저하가 방지될 수 있다.
한편, 센서부(220-D)는 3개의 컨택부들(CTa, CTb, CTc)이 하나의 센서 패턴(SP1)에 제공된 것으로 도시되었으나, 이는 예시적으로 도시한 것이고, 3개의 컨택부들(CTa, CTb, CTc)은 제1 행 센서 전극(HE1) 내에서 서로 다른 센서 패턴들에 제공될 수도 있으며 어느 하나의 실시예로 한정되지 않는다.
또는, 도 9b에 도시된 것과 같이, 센서부(220-E)는 제2 방향(DR2)을 따라 제1 내지 제3 영역들(A1, A2, A3)로 구분될 수도 있다. 센서부(220-E)는 제1 내지 제3 영역들(A1, A2, A3)에 따라 상이한 수의 컨택부를 통해 센서 라인들에 연결된 제1 센서 전극들을 포함할 수 있다.
구체적으로, 제1 영역(A1)은 센서 구동부로부터 가장 멀리 이격된 영역일 수 있고 제1 내지 제3 행 센서 전극들(HE1, HE2, HE3)이 배치된 영역일 수 있다. 제1 내지 제3 행 센서 전극들(HE1, HE2, HE3) 각각은 3 개의 컨택부들을 통해 3 개의 센서 라인들에 접속될 수 있다. 본 실시예에서는 제1 행 센서 전극(HE1)에 정의된 3 개의 컨택부들(CTa, CTb, CTc)과 이에 접속된 3 개의 제1 센서 라인들(HL1a, HL1b, HL1c)의 인출부호가 예시적으로 도시되었다.
제2 영역(A2)은 센서 구동부에 가장 인접하는 영역일 수 있고 제10 내지 제13행 센서 전극들(HE10, HE11, HE12, HE13)이 배치된 영역일 수 있다. 제10 내지 제13행 센서 전극들(HE10, HE11, HE12, HE13) 각각은 1 개의 컨택부를 통해 1 개의 제1 센서 라인에 접속될 수 있다. 본 실시예에서는 제13 행 센서 전극(HE13)에 접속된 단일의 제1 센서 라인(HL13)의 인출부호가 예시적으로 도시되었다.
제3 영역(A3)은 제1 영역(A1)과 제2 영역(A2) 사이에 정의된 영역으로 제4 내지 제9 행 센서 전극들(HE4, HE5, HE6, HE7, HE8, HE9)이 배치된 영역일 수 있다. 제4 내지 제9 행 센서 전극들(HE4, HE5, HE6, HE7, HE8, HE9) 각각은 2 개의 컨택부들을 통해 2 개의 제1 센서 라인들(HL2a, HL2b)에 접속될 수 있다. 본 실시예에서는 제4 행 센서 전극(HE4)에 접속된 2 개의 제1 센서 라인들(HL4a, HL4b)의 인출부호가 예시적으로 도시되었다.
본 발명에 따르면, 센서 구동부로부터 이격 거리가 큰 제1 영역(A1)에 배치된 센서 전극들(HE1, HE2, HE3)에 대하여 더 많은 수의 컨택부들을 제공하고 더 많은 수의 센서 라인들을 통해 센서 구동부와 연결되도록 할 수 있다. 이에 따라, 긴 길이를 가진 센서 라인들 각각에 가해지는 부하가 감소될 수 있고, 제2 센서 전극들(VE1~VE10)과 형성될 수 있는 기생 커패시턴스가 감소되어 센서부(220-E)의 감도 저하를 방지할 수 있다.
도 10은 본 발명의 일 실시예에 따른 센서부의 평면도이다. 도 10에는 도 2b에 도시된 것과 대응되도록 베이스 층(BL-W) 상에 배치된 센서부(220-W)를 도시하였다. 이하, 도 9를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 10b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 10에 도시된 것과 같이, 베이스 층(BL-W)는 제1 방향(DR1)을 따라 장변을 갖고 제2 방향(DR2)을 따라 단변을 가진 형상을 가질 수도 있다. 이에 따라, 제1 센서 전극들(HE1~HE13)은 각각 도 2b에 도시된 제1 센서 전극들(HE1~HE13)에 비해 제1 방향(DR1)에서 더 길게 연장된 길이를 가질 수 있다. 또한, 제2 센서 전극들(VE1~VE20)의 수는 도 2b에 도시된 제2 센서 전극들(VE1~VE10)의 수보다 증가될 수 있다. 본 실시예에 따른 센서부(220-W)는 20 개의 제2 센서 전극들(VE1~VE20)을 포함하는 것으로 도시되었다.
센서 패드들(P_HL1, P_HL2, P_HR3, P_HR4, P_VL1, P_VL2, P_VR1, P_VR2)이 각각 배치된 복수의 센서 패드 영역들(PA_TL1, PA_TL2, PA_TR1, PA_TR2)은 제1 방향(DR1)을 따라 배열된 4 개의 영역들로 제공될 수 있다. 센서 패드 영역들(PA_TL1, PA_TL2, PA_TR1, PA_TR2) 중 제1 좌측 패드 영역(PA_TL1)에는 제1 내지 제5 열 센서 전극들(VE1~VE5)에 접속되는 제2 센서 라인들(VL-L1)에 연결되는 제2 센서 패드들(P_VL1)이 배치될 수 있다. 제2 패드 영역(PA_TL2)에는 제6 내지 제10 열 센서 전극들(VE6~VE10)에 접속되는 제2 센서 라인들(VL-L2)에 연결되는 제2 센서 패드들(P_VL2)이 배치될 수 있다. 제3 패드 영역(PA_TR1)에는 제11 내지 제15 열 센서 전극들(VE11~VE15)에 접속되는 제2 센서 라인들(VL-R1)에 연결되는 제2 센서 패드들(P_VR1)이 배치될 수 있다. 제4 패드 영역(PA_T4)에는 제16 내지 제20 열 센서 전극들(VE16~VE20)에 접속되는 제2 센서 라인들(VL-R2)에 연결되는 제2 센서 패드들(P_R2)이 배치될 수 있다.
센서 패드 영역들(PA_TL1, PA_TL2, PA_TR1, PA_TR2)로부터 상대적으로 멀리 이격된 제1 영역(A10)에는 제1 내지 제7 행 센서 전극들(HE1~HE7)이 배치되고 상대적으로 가까이 인접하는 제2 영역(A20)에는 제8 내지 제13 행 센서 전극들(HE8~HE13)이 배치될 수 있다. 제1 영역(A10)에 배치된 센서 전극들(HE1~HE7) 각각은 4 개의 컨택부들(CTa, CTb, CTc, CTd)을 통해 4 개의 제1 센서 라인들(HL-L1, HL-L2, HL-R1, HL-R2)에 접속된 것으로 도시되었다. 제2 영역(A20)에 배치된 센서 전극들(HE8~HE13) 각각은 2 개의 컨택부들(CT0a, CT0b)을 통해 24 개의 제1 센서 라인들(HL-L1, HL-L2, HL-R1, HL-R2) 중 2 개의 제1 센서 라인들에 접속된 것으로 도시되었다. 제1 영역(A10)에 배치된 센서 전극들(HE1~HE7) 각각은 4 개의 센서 패드 영역들(PA_TL1, PA_TL2, PA_TR1, PA_TR2)에 배치된 패드들(P_HL1, P_HL2, P_HR1, P_HR2)에 각각 접속될 수 있다. 제2 영역(A20)에 배치된 센서 전극들(HE8~HE13) 각각은 4 개의 센서 패드 영역들(PA_TL1, PA_TL2, PA_TR1, PA_TR2) 중 2 개의 영역에 배치된 패드들에 각각 접속될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제1 행 센서 전극(HE1)에 연결된 제1 센서 라인들의 수가 제13 행 센서 전극(HE13)에 연결된 제1 센서 라인들의 수보다 많다면, 센서 전극들(HE, VE)의 수나 배치에 따라 센서 라인들의 수나 배치는 다양하게 변경될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
200: 전자 패널 210: 표시부
220: 센서부 HE: 제1 센서 전극
VE: 제2 센서 전극 HL: 제1 센서 라인
VL: 제2 센서 라인 DC-T: 센서 구동부

Claims (23)

  1. 액티브 영역에서 각각이 제1 방향을 따라 연장된 복수의 제1 센서 전극들;
    상기 액티브 영역에서 상기 제1 방향을 따라 배열되고 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 복수의 제2 센서 전극들;
    상기 액티브 영역에 인접하는 주변 영역에 배치되고 상기 액티브 영역으로부터 상기 제2 방향에서 이격된 센서 구동부;
    상기 제1 센서 전극들과 상기 센서 구동부를 연결하고, 상기 액티브 영역에 중첩하는 복수의 제1 센서 라인들; 및
    상기 제2 센서 전극들과 상기 센서 구동부를 연결하는 복수의 제2 센서 라인들을 포함하고,
    상기 제1 센서 전극들은 상기 센서 구동부에 인접하는 방향으로 순차적으로 배열된 제1 내지 제n 행 센서 전극들을 포함하고,
    상기 제1 행 센서 전극에 연결된 제1 라인의 수는 상기 제n 행 센서 전극에 연결된 제1 라인의 수보다 큰 입력 센서.
  2. 제1 항에 있어서,
    상기 제1 전극들 각각은,
    상기 제1 방향을 따라 배열된 복수의 제1 센서 패턴들 및 각각이 상기 제1 센서 패턴들 사이에 배치되어 인접하는 제1 센서 패턴들을 연결하는 복수의 제1 연결 패턴들을 포함하고,
    상기 제2 전극들 각각은,
    상기 제2 방향을 따라 배열된 복수의 제2 센서 패턴들 및 각각이 상기 제2 센서 패턴들 사이에 배치되어 인접하는 제2 센서 패턴들을 연결하는 복수의 제2 연결 패턴들을 포함하고,
    상기 제1 연결 패턴들과 상기 제2 연결 패턴들은 서로 다른 층에 배치된 입력 센서.
  3. 제2 항에 있어서,
    상기 제1 라인들은 상기 액티브 영역에서 상기 제1 센서 패턴들과 다른 층에 배치된 입력 센서.
  4. 제3 항에 있어서,
    상기 제1 센서 라인들은 상기 제1 연결 패턴들 및 상기 제2 연결 패턴들 중 적어도 어느 하나와 동일한 층에 배치된 입력 센서.
  5. 제4 항에 있어서,
    상기 제1 센서 라인들은 상기 제1 연결 패턴 및 상기 제2 연결 패턴과 평면상에서 이격된 입력 센서.
  6. 제2 항에 있어서,
    상기 제1 행 센서 전극에 연결된 제1 센서 라인들은 하나의 제1 센서 패턴에 접속된 입력 센서.
  7. 제2 항에 있어서,
    상기 제1 행 센서 전극에 연결된 제1 라인들은 상이한 제1 센서 패턴들에 각각 접속된 입력 센서.
  8. 제1 항에 있어서,
    상기 제1 행 센서 전극에 연결된 제1 센서 라인들은 상기 제2 센서 라인들 중 적어도 어느 하나와 상기 주변 영역에서 중첩하는 입력 센서.
  9. 제1 항에 있어서,
    상기 제1 센서 라인들 각각은 일체의 형상을 갖는 입력 센서.
  10. 제1 항에 있어서,
    상기 제1 라인들 각각은 상기 제2 방향을 따라 연장된 수직부 및 상기 제1 방향을 따라 연장되고 상기 수직부와 연결된 수평부를 포함하고,
    상기 수직부는 상기 제1 센서 전극들 중 적어도 일부와 중첩하고,
    상기 수평부는 상기 제1 센서 전극들로부터 평면상에서 이격된 입력 센서.
  11. 제10 항에 있어서,
    상기 수직부의 상기 제1 방향에서의 너비는 상기 제2 센서 라인들 각각의 상기 제1 방향에서의 너비보다 작은 입력 센서.
  12. 제11 항에 있어서,
    상기 수직부의 상기 제1 방향에서의 너비는 상기 수평부의 상기 제2 방향에서의 너비보다 작은 입력 센서.
  13. 제10 항에 있어서,
    상기 수직부와 상기 수평부는 서로 상이한 층에 배치된 입력 센서.
  14. 액티브 영역 및 이에 인접하는 주변 영역을 포함하는 베이스 층;
    상기 액티브 영역에 배치되고, 각각이 제1 방향을 따라 배열된 복수의 제1 센서부들 및 상기 제1 센서부들 사이에 각각 배치되어 인접하는 제1 센서부들을 연결하는 복수의 제1 연결부들을 포함하는 복수의 제1 센서 전극들;
    상기 액티브 영역에 배치되고, 각각이 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 제2 센서부들 및 상기 제2 센서부들 사이에 각각 배치되어 인접하는 제2 센서부들을 연결하고 상기 제1 연결부들로부터 절연된 복수의 제2 연결부들을 포함하는 복수의 제2 센서 전극들;
    상기 베이스 층에 접속되고, 상기 제1 센서 전극들로부터 상기 제2 방향에서 이격된 센서 구동부를 포함하는 회로 기판;
    상기 센서 구동부와 상기 제1 센서 전극들을 연결하는 복수의 제1 센서 라인들; 및
    상기 센서 구동부와 상기 제2 센서 전극들을 연결하는 복수의 제2 센서 라인들을 포함하고,
    상기 제1 센서 라인들 각각은 상기 제1 전극들 중 대응되는 제1 센서 전극에 접촉하는 컨택부를 포함하고,
    상기 제1 센서 전극들 중 상기 센서 구동부로부터 가장 멀리 배치된 제1 행 센서 전극에 제공된 컨택부의 수는 상기 제1 센서 전극들 중 상기 센서 구동부로에 가장 인접하는 제n 행 제1 센서 전극에 제공된 컨택부의 수보다 큰 전자 장치.
  15. 제14 항에 있어서,
    상기 제1 행 센서 전극에 제공된 컨택부의 수는 2 이상이고, 상기 제n 행 센서 전극에 제공된 컨택부의 수는 1 이상인 전자 장치.
  16. 제15 항에 있어서,
    상기 제1 행 센서 전극에 제공된 컨택부들은 하나의 제1 센서부에 제공되는 전자 장치.
  17. 제15 항에 있어서,
    상기 제1 행 센서 전극에 제공된 컨택부들은 서로 상이한 제1 센서부들에 제공되는 전자 장치.
  18. 제15 항에 있어서,
    상기 제1 내지 제n 행 센서 전극들에 각각 접속되는 컨택부들은 상기 제1 방향을 따라 순차적으로 배열되는 전자 장치.
  19. 제15 항에 있어서,
    상기 제1 방향에서 볼 때, 상기 제n 행 센서 전극에 제공된 컨택부는 상기 제1 행 센서 전극에 제공된 컨택부들 사이에 배치되는 전자 장치.
  20. 제15 항에 있어서,
    상기 제1 행 센서 전극에 접속되는 제1 센서 라인들이 접촉되는 컨택부는 상기 베이스 층에 제공되는 전자 장치.
  21. 제15 항에 있어서,
    상기 제1 행 센서 전극에 접속되는 제1 센서 라인들이 접촉되는 컨택부는 상기 회로 기판에 제공되는 전자 장치.
  22. 제14 항에 있어서,
    상기 베이스 층과 상기 제1 전극들 사이에 배치되고 상기 액티브 영역에 배치된 유기발광소자;
    상기 유기발광소자에 연결되고 상기 주변 영역에 배치된 전원 패턴; 및
    상기 전원 패턴과 상기 제1 라인들 사이에 배치된 절연층을 더 포함하고,
    상기 제1 라인과 상기 제2 라인의 적어도 일부는 상기 전원 패턴과 평면상에서 중첩하는 전자 장치.
  23. 제22 항에 있어서,
    상기 절연층은 복수로 구비되고,
    상기 제1 라인들 각각은 상기 전원 패턴 상에서 서로 상이한 층에 배치되고 상기 절연층들 중 적어도 어느 하나를 관통하여 서로 접속되는 복수의 부분들을 포함하는 전자 장치.
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