KR20230174333A - 입력 감지 패널 및 이를 포함한 표시 장치 - Google Patents

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KR20230174333A
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Abstract

액티브 영역 및 상기 액티브 영역과 인접한 주변 영역을 포함하는 표시 패널, 상기 액티브 영역과 중첩하고 순차 배열된 제1 내지 제4 영역을 포함하는 입력 감지 패널을 포함하고, 상기 입력 감지 패널은, 상기 제1 영역 및 상기 제2 영역에 배치되고, 복수의 도전 라인들을 포함하는 감지 전극, 및 상기 제3 영역 및 상기 제4 영역에 배치되고, 상기 감지 전극에 연결된 트레이스 배선을 포함하고, 상기 제2 영역에 배치된 상기 도전 라인들의 단위 면적당 밀도는 상기 제1 영역에 배치된 상기 도전 라인들의 단위 면적당 밀도보다 높다.

Description

입력 감지 패널 및 이를 포함한 표시 장치{THE INPUT SENSING PANEL AND THE DISPLAY PANEL INCLUDING THE SAME}
본 발명은 입력 감지 패널 및 이를 포함한 표시 장치에 관한 것이다.
보다 상세하게는, 데드 스페이스가 감소된 입력 감지 패널을 포함하는 표시 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿, 컴퓨터, 네비게이션, 게임기 등과 같은 멀티미디어 전자장치들은 영상을 표시하기 위한 표시 장치를 구비한다. 전자장치들은 버튼, 키보드, 마우스 등의 통상적인 입력 방식 외에 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력 방식을 제공할 수 있는 입력 감지 패널을 구비할 수 있다.
입력 감지 패널은 사용자의 신체를 이용한 터치나 압력을 감지할 수 있다. 한편 필기구를 이용한 정보 입력이 익숙한 사용자 또는 특정 응용 프로그램(예를 들면, 스케치 또는 드로잉을 위한 응용 프로그램)을 위한 세밀한 터치 입력을 위한 액티브 펜의 사용 요구가 증가하고 있다.
본 발명은 데드 스페이스를 감소시키고, 액티브 펜을 이용한 입력에 대한 센싱 성능이 개선된 표시 장치를 제공하는 것을 일 목적으로 한다.
본 발명에 따른 표시 장치는, 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역을 포함하는 표시 패널; 상기 액티브 영역과 중첩하고 순차 배열된 제1 영역, 제2 영역, 제3 영역, 및 상기 주변 영역과 중첩하는 제4 영역을 포함하고, 상기 표시 패널 상에 배치된 입력 감지 패널을 포함하고, 상기 입력 감지 패널은, 상기 제1 영역 및 상기 제2 영역에 배치되고, 복수의 도전 라인들을 포함하는 감지 전극; 및 상기 제3 영역 및 상기 제4 영역에 배치되고, 상기 감지 전극에 연결된 트레이스 배선을 포함하고, 상기 도전 라인들 중 상기 제2 영역에 배치된 상기 도전 라인들의 단위 면적당 밀도는 상기 도전 라인들 중 상기 제1 영역에 배치된 상기 도전 라인들의 단위 면적당 밀도보다 높다.
상기 입력 감지 패널은 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 배치되고, 상기 감지 전극 및 상기 트레이스 배선과 절연된 더미 전극을 더 포함하고, 상기 더미 전극은 상기 도전 라인들과 대응되는 형상을 갖는 복수의 더미 도전 라인들을 포함하는 것을 특징으로 할 수 있다.
상기 더미 도전 라인들 중 상기 제2 영역에 배치된 상기 더미 도전 라인들의 단위 면적당 밀도는 상기 더미 도전 라인들 중 상기 제1 영역에 배치된 상기 더미 도전 라인들의 단위 면적당 밀도보다 낮은 것을 특징으로 할 수 있다.
상기 더미 도전 라인들 중 상기 제3 영역에 배치된 상기 더미 도전 라인들의 단위 면적당 밀도는 상기 더미 도전 라인들 중 상기 제1 영역에 배치된 상기 더미 도전 라인들의 단위 면적당 밀도보다 높은 것을 특징으로 할 수 있다.
상기 제2 영역의 면적은 상기 제1 영역의 면적보다 작고, 상기 제2 영역의 상기 면적은 상기 제3 영역의 면적보다 큰 것을 특징으로 할 수 있다.
상기 표시 패널은, 베이스층; 상기 베이스층 상에 배치된 트랜지스터들을 포함하고, 회로 소자층; 각각이 상기 트랜지스터들 중 대응되는 상기 트랜지스터와 연결된 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 발광소자들 및 상기 제1 전극들과 중첩하는 표시 개구부들이 정의된 화소 정의막을 포함하고, 상기 회로 소자층 상에 배치된 표시 소자층; 상기 표시 소자층과 소정의 간격을 두고 이격된 봉지 기판; 및 상기 주변 영역과 중첩하는 상기 베이스층의 엣지를 따라 연장되고 상기 봉지 기판과 상기 베이스층 사이에 배치된 실런트를 포함하는 것을 특징으로 할 수 있다.
상기 도전 라인들은 상기 봉지 기판 상에 직접 배치되는 것을 특징으로 할 수 있다.
상기 입력 감지 패널은 상기 도전 라인들을 커버하는 적어도 하나의 감지 절연층을 포함하는 것을 특징으로 할 수 있다.
상기 도전 라인들은 평면상에서, 상기 표시 개구부들과 이격되고 상기 화소 정의막과 중첩하는 것을 특징으로 할 수 있다.
상기 봉지 기판은 플라스틱 기판, 유리 기판, 메탈 기판, 및 유/무기 복합재료 기판 중 어느 하나를 포함하는 것을 특징으로 할 수 있다.
상기 실런트는 유기 접착제 및 프릿 중 어느 하나를 포함하는 것을 특징으로 할 수 있다.
상기 표시 패널은 주변 영역에 배치된 표시 패드를 포함하고, 상기 입력 감지 패널은 상기 제4 영역에 배치되고 상기 트레이스 배선과 연결된 감지 패드를 포함하고, 상기 표시 패드에 연결된 제1 연성회로필름, 상기 감지 패드에 연결된 제2 연성회로필름, 및 상기 제1 연성 회로 필름 및 상기 제2 연성 회로 필름에 연결된 메인회로기판을 포함하는 것을 특징으로 할 수 있다.
본 발명에 따른 표시 장치는, 복수의 화소들이 배치된 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역을 포함하는 표시 패널; 상기 액티브 영역과 중첩하고 복수의 제1 유닛 감지 영역들을 포함하는 제1 영역, 복수의 제2 유닛 감지 영역들을 포함하는 제2 영역, 상기 제2 영역을 사이에 두고 상기 제1 영역과 이격된 제3 영역, 및 상기 주변 영역과 중첩하는 제4 영역을 포함하는 입력 감지 패널을 포함하고, 상기 제1 유닛 감지 영역들 및 상기 제2 유닛 감지 영역들 각각은, 각각이 복수의 도전 라인들을 포함하고 서로 절연된 제1 감지 전극 및 제2 감지 전극을 포함하고, 상기 제1 유닛 감지 영역들 중 하나의 제1 유닛 감지에 포함된 상기 도전 라인들의 개수는, 상기 제2 유닛 감지 영역들 중 하나의 제2 유닛 감지에 포함된 상기 도전 라인들의 개수보다 적은 것을 특징으로 할 수 있다.
상기 입력 감지 패널은, 상기 제1 감지 전극들 및 상기 제2 감지 전극들 중 대응되는 상기 감지 전극에 연결된 트레이스 배선들; 및 상기 트레이스 배선들 중 대응되는 상기 트레이스 배선에 연결된 감지 패드들을 포함하고, 상기 트레이스 배선들 중 상기 제1 감지 전극들에 연결된 상기 트레이스 배선들은 상기 제3 영역 및 상기 제4 영역에 배치되고, 상기 트레이스 배선들 중 상기 제2 감지 전극들에 연결된 상기 트레이스 배선들은 상기 제4 영역에만 배치된 것을 특징으로 할 수 있다.
상기 입력 감지 패널은 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 배치되고, 상기 제1 감지 전극들, 상기 제2 감지 전극들 및 상기 제3 영역에 배치된 트레이스 배선과 절연된 더미 전극을 더 포함하고, 상기 더미 전극은 상기 도전 라인들과 대응되는 형상을 갖는 복수의 더미 도전 라인들을 포함하는 것을 특징으로 할 수 있다.
상기 제1 유닛 감지 영역들 중 하나의 제1 유닛 감지 영역에 포함된 상기 더미 도전 라인들의 개수는, 상기 제2 유닛 감지 영역들 중 하나의 제2 유닛 감지 영역에 포함된 상기 더미 도전 라인들의 개수보다 많은 것을 특징으로 할 수 있다.
상기 제2 영역의 면적은 상기 제1 영역의 면적보다 작고, 상기 제2 영역의 상기 면적은 상기 제3 영역의 면적보다 큰 것을 특징으로 할 수 있다.
인접한 상기 제1 유닛 감지 영역들 및 상기 제2 유닛 감지 영역들에 포함된 상기 제1 감지 전극들은 제1 방향을 따라 연결되고, 인접한 상기 제1 유닛 감지 영역들 및 제2 유닛 감지 영역들에 포함된 상기 제2 감지 전극들은 상기 제1 방향과 교차하는 제2 방향을 따라 연결된 것을 특징으로 할 수 있다.
상기 도전 라인들은 제1 도전 라인들 및 제2 도전 라인들을 포함하고, 상기 제1 도전 라인들 각각은 상기 제1 방향 및 상기 제2 방향에 사선 방향인 제1 연장 방향으로 연장되고, 상기 제2 도전 라인들 각각은 제1 방향 및 상기 제2 방향에 사선 방향이고, 상기 제1 연장 방향과 교차하는 제2 연장 방향으로 연장된 것을 특징으로 할 수 있다.
상기 액티브 영역은 상기 화소들에서 생성된 광이 제공되는 발광 영역들 및 상기 발광 영역들과 인접한 비발광 영역을 포함하고, 제1 도전 라인들 및 제2 도전 라인들은 상기 발광 영역들과 비중첩하고, 상기 비발광 영역과 중첩하는 것을 특징으로 할 수 있다.
본 발명에 따르면, 데드 스페이스가 감소된 입력 감지 패널을 제공하는 동시에 센싱 감도가 균일한 입력 감지 패널을 포함한 표시 장치를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 2a 및 도 2b는 도 1b에 도시된 I-I`에 따른 전자 장치의 단면도들이다.
도 2c 및 도 2d는 도 1b에 도시된 I-I`에 따른 표시 장치의 단면도들이다.
도 3a는 본 발명의 일 실시예에 따른 전자 장치의 동작을 설명하기 위한 블럭도이다.
도 3b는 도 3a에 도시된 입력장치의 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 확대된 단면도이다.
도 5는 본 발명의 일 실시예에 따른 입력 감지 패널을 도시한 평면도이다.
도 6은 도 5에 도시된 입력 감지 패널을 간략히 도시한 평면도이다.
도 7a는 도 6에 도시된 1개의 유닛 감지 영역을 도시한 평면도이다.
도 7b는 도 7a에 도시된 1개의 유닛 감지 영역을 확대한 평면도이다.
도 7c는 도 7b에 도시된 도시된 II-II`를 따라 절단한 입력 감지 패널의 단면도이다.
도 7d는 도 7a에 도시된 1개의 유닛 감지 영역을 확대한 평면도이다.
도 7e는 도 7a에 도시된 1개의 유닛 감지 영역을 확대한 평면도이다.
도 7f는 도 7a에 도시된 1개의 유닛 감지 영역을 확대한 평면도이다.
도 7g는 도 7a의 일부 영역을 확대한 평면도이다.
도 8은 도 6에 도시된 1개의 유닛 감지 영역을 도시한 평면도이다.
도 9a는 본 발명의 일 실시예에 따른 입력 감지 패널의 일부 영역을 확대한 평면도이다.
도 9b는 도 9a의 일부 영역을 확대한 평면도이다.
도 10은 본 발명의 일 실시예에 따른 입력 감지 패널의 평면도이다.
도 11a는 도 10에 도시된 TT' 영역을 확대한 평면도이다.
도 11b는 도 10에 도시된 QQ' 영역을 확대한 평면도이다.
도 12는 본 발명의 일 실시예에 따른 입력 감지 패널을 확대한 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다. 도 2a 및 도 2b는 도 1b에 도시된 I-I`에 따른 전자 장치의 단면도들이다. 도 2c 및 도 2d는 도 1b에 도시된 I-I`에 따른 표시 장치의 단면도들이다.
도 1a 내지 도 1b를 참조하면, 전자 장치(ELD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자 장치(ELD)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자 장치(ELD)는 스마트 폰, 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등의 전자 장치에 적용될 수 있다.
전자 장치(ELD)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(IS)에 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)이 표시되는 표시면(IS)은 전자 장치(ELD)의 전면(front surface)과 대응될 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다.
본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다.
제3 방향(DR3)에서의 전면과 배면 사이의 이격 거리는, 전자 장치(ELD)의 제3 방향(DR3)에서의 두께와 대응될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 도 1a에서 정의된 것과 다르게 정의될 수 도 있다.
전자 장치(ELD)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 전자 장치(ELD)의 외부에서 제공되는 다양한 입력들을 포함할 수 있다. 본 실시예에 따른 전자 장치(ELD)는 외부에서 인가되는 사용자(US)의 제1 입력(TC1)을 감지할 수 있다. 사용자(US)의 제1 입력(TC1)은 손가락에 의한 입력일 수 있으며, 사용자 신체와 같이 정전용량에 변화를 줄 수 있는 입력을 모두 포함할 수 있다. 제1 입력(TC1)은 패시브 타입의 입력장치에 의한 입력을 포함할 수 있다. 전자 장치(ELD)는 전자 장치(ELD)의 구조에 따라 전자 장치(ELD)의 측면이나 배면에 인가되는 사용자(US)의 제1 입력(TC1)을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
또한, 본 실시예에 따른 전자 장치(ELD)는 제1 입력(TC1)과 다른 타입의 제2 입력(TC2)을 감지할 수 있다. 제2 입력(TC2)은 입력장치(AP)(예를 들어, 스타일러스 펜, 액티브 펜, 터치 펜, 전자 펜, e-펜 등)에 의한 입력들을 포함할 수 있다. 이하에서, 제2 입력(TC2)은 액티브 펜에서 제공되는 입력신호로써 설명된다.
전자 장치(ELD)의 전면은 이미지 영역(IA) 및 베젤 영역(BZA)으로 구분될 수 있다. 이미지 영역(IA)은 영상(IM)이 표시되는 영역일 수 있다. 사용자(US)는 이미지 영역(IA)을 통해 영상(IM)을 시인한다. 본 실시예에서, 이미지 영역(IA)은 꼭지점들이 둥근 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 이미지 영역(IA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
베젤 영역(BZA)은 이미지 영역(IA)에 인접한다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 이미지 영역(IA)을 에워쌀 수 있다. 이에 따라, 이미지 영역(IA)의 형상은 실질적으로 베젤 영역(BA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 이미지 영역(IA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자 장치(ELD)는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 1b에 도시된 바와 같이, 전자 장치(ELD)는 표시 장치(DD) 및 표시 장치(DD) 상에 배치된 윈도우(WM), 및 케이스(EDC)를 포함할 수 있다. 표시 장치(DD)는 적어도 표시 패널(DP) 및 입력 감지 패널(ISP)을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기발광 표시 패널 또는 퀀텀닷(quantum dot) 발광 표시 패널일 수 있다. 유기발광 표시 패널의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷, 및/또는 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기발광 표시 패널로 설명된다.
입력 감지 패널(ISP)은 표시 패널(DP)의 상측에 배치되고, 외부 입력(예컨대, 제1 입력(TC1) 및/또는 제2 입력(TC2))의 좌표 정보를 획득한다. 이하, 입력 감지 패널(ISP)에 대한 상세한 설명은 후술한다.
표시 장치(DD)는 메인회로기판(MCB), 제1 연성회로필름(FCB1), 제1 구동칩(DIC1), 제2 연성회로필름(FCB2), 및 제2 구동칩(DIC2)을 포함할 수 있다. 이들 중 어느 하나 이상은 생략될 수도 있다. 메인회로기판(MCB)은 제1 연성회로필름(FCB1)과 접속되어 표시 패널(DP)과 전기적으로 연결될 수 있다. 메인회로기판(MCB)은 제2 연성회로필름(FCB2)과 접속되어 입력 감지 패널(ISP)과 전기적으로 연결될 수 있다.
제1 연성회로필름(FCB1) 및 제2 연성회로필름(FCB2)은 메인회로기판(MCB)이 표시 장치(DD)의 배면에 마주하도록 밴딩될 수 있다. 메인회로기판(MCB)은 커넥터를 통해 전자 장치(ELD)의 다른 전자모듈과 전기적으로 연결될 수 있다.
제1 구동칩(DIC1)은 표시 패널(DP)의 화소를 구동하기 위한 구동 소자들, 예를 들어, 데이터 구동회로를 포함할 수 있다. 본 발명의 일 실시예에 따른 제1 연성회로필름(FCB1)은 하나로 도시되어 있으나, 이에 한정하는 것은 아니며 복수 개로 제공되어 표시 패널(DP)에 접속될 수 있다.
제1 구동칩(DIC1)은 칩-온 필름(Chip on film) 형태로 제1 연성회로필름(FCB1) 상에 실장될 수 있다. 다만, 본 발명은 이에 한정되지 않는다. 예를 들어, 제1 구동칩(DIC1)은 표시 패널(DP) 상에 직접 실장될 수 있다. 표시 패널(DP)의 일부분은 밴딩될 수 있고, 제1 구동칩(DIC1)이 실장된 부분은 표시 장치(DD)의 배면에 마주하도록 배치될 수 있다.
제2 구동칩(DIC2)은 입력 감지 패널(ISP)에서 제공되는 신호를 처리하기 위한 회로 소자들을 포함할 수 있다. 제2 구동칩(DIC2)은 칩-온 필름(Chip on film) 형태로 제2 연성회로필름(FCB2) 상에 실장될 수 있다.
윈도우(WM)는 영상을 출사할 수 있는 투명한 물질로 이루어질 수 있다. 예를 들어, 윈도우(WM)의 베이스층은 유리, 사파이어, 플라스틱 등으로 구성될 수 있다. 윈도우(WM)는 단일층으로 도시되었으나, 이에 한정하는 것은 아니며 복수 개의 층들을 포함할 수 있다.
케이스(EDC)는 윈도우(WM)와 결합될 수 있다. 케이스(EDC)는 외부로부터 가해지는 충격을 흡수하며 표시 장치(DD)로 침투되는 이물질/수분 등을 방지하여 케이스(EDC)에 수용된 구성들을 보호한다. 한편, 본 발명의 일 실시예에서, 케이스(EDC)는 복수 개의 수납 부재들이 결합된 형태로 제공될 수 있다.
일 실시예에 따른 전자 장치(ELD)는 표시 장치(DD)을 동작시키기 위한 다양한 기능성 모듈을 포함하는 전자모듈, 전자 장치(ELD)의 전반적인 동작에 필요한 전원을 공급하는 전원공급모듈, 표시 장치(DD) 및/또는 케이스(EDC)와 결합되어 전자 장치(ELD)의 내부 공간을 분할하는 브라켓 등을 더 포함할 수 있다.
상술한 부재들은 접착층(ADL, 도 2a 참조)을 통해 결합될 수 있다. 접착층(ADL)은 광학투명접착필름(OCA, Optically Clear Adhesive film)을 포함할 수 있다. 그러나, 접착층(ADL)은 이에 한정되지 않으며, 통상의 접착제 또는 점착제를 포함할 수 있다. 예를 들어, 접착층(ADL)은 광학투명접착수지(OCR, Optically Clear Resin) 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)을 포함할 수 있다.
윈도우(WM)와 표시 장치(DD) 사이에는 반사방지층이 더 배치될 수 있다. 반사방지층은 윈도우(WM)의 상측으로부터 입사되는 외부광의 반사율을 감소시킨다. 본 발명의 일 실시예에 따른 반사방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다.
위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, /2 위상지연자 및/또는 /4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 하나의 편광필름으로 구현될 수 있다. 본 발명의 일 실시예에서, 반사방지층은 입력 감지 패널(ISP) 또는 표시 패널(DP) 상에 직접 배치되거나 내재화된 컬러 필터들을 포함할 수 있다.
표시 장치(DD)은 전기적 신호에 따라 영상을 표시하고, 외부 입력에 대한 정보를 송/수신할 수 있다. 표시 장치(DD)는 액티브 영역(AA) 및 주변 영역(NAA)을 포함할 수 있다. 액티브 영역(AA) 내에서 영상이 표시되고, 외부 입력을 감지할 수 있다. 액티브 영역(AA) 및 주변 영역(NAA)은 도 1a에 도시된 이미지 영역(IA) 및 베젤 영역(BZA)에 각각 대응할 수 있다. 본 명세서에서 “영역과 영역이 대응한다”는 것은 “서로 중첩한다”는 것을 의미하고 동일한 면적을 갖는 것으로 제한되지 않는다.
주변 영역(NAA)은 액티브 영역(AA)에 인접한다. 예를 들어, 주변 영역(NAA)은 액티브 영역(AA)을 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 주변 영역(NAA)은 다양한 형상으로 정의될 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 일 실시예에 따르면, 표시 장치(DD)의 액티브 영역(AA)은 이미지 영역(IA)의 적어도 일부와 대응될 수 있다.
도 2a를 참조하면, 입력 감지 패널(ISP)은 표시 패널(DP) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에 따르면, 입력 감지 패널(ISP)은 연속공정에 의해 표시 패널(DP) 상에 형성될 수 있다. 즉, 입력 감지 패널(ISP)이 표시 패널(DP) 상에 직접 배치되는 경우, 접착층이 입력 감지 패널(ISP)과 표시 패널(DP) 사이에 배치되지 않는다.
그러나, 도 2b에 도시된 바와 같이, 입력 감지 패널(ISP)과 표시 패널(DP) 사이에 접착층(ADL)이 배치될 수 있다. 이 경우, 입력 감지 패널(ISP)은 표시 패널(DP)과 연속 공정에 의해 제조되지 않으며, 표시 패널(DP)과 별도의 공정을 통해 제조된 후, 접착층(ADL)에 의해 표시 패널(DP)의 상면에 고정될 수 있다.
도 2a에 도시된 것과 같이, 윈도우(WM)는 베젤 영역(BZA, 도 1a 참조)을 정의하기 위한 차광패턴(WBM)을 포함할 수 있다. 차광패턴(WBM)은 유색의 유기막으로써 예컨대, 코팅 방식으로 윈도우(WM)의 하면(WM-BS)의 상에 형성될 수 있다.
도 2c에 도시된 것과 같이, 표시 패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 봉지기판(EC) 및 베이스층(BL)과 봉지기판(EC)을 결합하는 실런트(SM)를 포함한다.
베이스층(BL)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(BL)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 본 실시예에서 베이스층(BL)은 수십 내지 수백 마이크로미터 두께를 갖는 박막 유리 기판일 수 있다. 베이스층(BL)은 다층 구조를 가질 수 있다. 예컨대, 폴리이미드/적어도 하나의 무기층/폴리이미드를 포함할 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 상기 회로 소자는 신호라인들, 화소의 구동회로 등을 포함한다. 이에 대한 상세한 설명은 후술한다.
표시 소자층(DP-OLED)은 적어도 발광 소자, 예컨대 유기발광 다이오드들을 포함한다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기층을 더 포함할 수 있다.
봉지 기판(EC)은 표시 소자층(DP-OLED)으로부터 소정의 갭(GP)을 두고 이격될 수 있다. 베이스층(BL) 및 봉지 기판(EC)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 갭(GP)에는 소정의 물질이 충진될 수도 있다. 예를 들어, 흡습제 또는 수지물질이 갭(GP)에 충진될 수 있다.
실런트(SM)는 베이스층(BL)의 엣지를 따라 연장되고, 베이스층(BL)과 봉지 기판(EC) 사이에 배치되어 베이스층(BL)과 봉지 기판(EC)을 결합시킬 수 있다. 실런트(SM)는 유기 접착제 또는 프릿 등을 포함할 수 있다.
도 2d에 도시된 것과 같이, 표시 패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 상부 절연층(TFL)을 포함한다. 상부 절연층(TFL)은 복수 개의 박막들을 포함한다. 일부 박막은 광학 효율을 향상시키기 위해 배치되고, 일부 박막은 유기발광 다이오드들을 보호하기 위해 배치될 수 있다. 상부 절연층(TFL)은 적어도 무기층/유기층/무기층을 포함할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 전자 장치의 동작을 설명하기 위한 블럭도이다. 도 3b는 도 3a에 도시된 입력장치의 블럭도이다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 전자 장치(ELD, 도 1a 참조)는 표시 장치(DD)의 구동을 제어하기 위한 메인 컨트롤러(200) 및 입력 감지 패널(ISP)에 연결된 센서 컨트롤러(100)를 더 포함한다. 메인 컨트롤러(200)는 센서 컨트롤러(100)의 구동을 제어할 수 있다. 본 발명의 일 실시예에서, 메인 컨트롤러(200) 및 센서 컨트롤러(100)는 메인회로기판(MCB, 도 1b 참조)에 실장될 수 있다. 본 발명의 일 실시예에서 센서 컨트롤러(100)는 제1 구동칩(DIC1, 도 1b 참조)에 내장될 수 있다.
입력 감지 패널(ISP)은 감지 전극들을 포함할 수 있다. 입력 감지 패널(ISP)의 구조에 대해서는 후술하기로 한다.
센서 컨트롤러(100)는 입력 감지 패널(ISP)의 센싱 전극들에 연결될 수 있다. 센서 컨트롤러(100)는 제1 입력(TC1, 도 1a 참조)을 감지하도록 입력 감지 패널(ISP)을 제1 모드로 동작시킬 수 있고, 제2 입력(TC2, 도 1a 참조)을 감지하기 위해 입력 감지 패널(ISP)을 제2 모드로 동작시킬 수 있다.
도 3b에 도시된 바와 같이, 입력장치(AP)는 하우징(11), 전도성 팁(12) 및 통신 모듈(13)을 포함할 수 있다. 하우징(11)은 펜 형상을 가질 수 있고, 내부에 수용공간이 형성될 수 있다. 전도성 팁(12)은 하우징(11)의 개구된 일측에서 외부로 돌출될 수 있다. 전도성 팁(12)은 입력장치(AP)에서 입력 감지 패널(ISP)과 직접적으로 접촉되는 부분일 수 있다.
통신 모듈(13)은 송신 회로(13a) 및 수신 회로(13b)를 포함할 수 있다. 송신 회로(13a)는 다운 링크 신호를 센서 컨트롤러(100)로 송신할 수 있다. 다운 링크 신호는 입력장치(AP)의 위치, 입력장치(AP)의 기울기, 상태 정보 등을 포함할 수 있다. 센서 컨트롤러(100)는 입력장치(AP)가 입력 감지 패널(ISP)에 접촉될 때, 입력 감지 패널(ISP)을 통해 다운 링크 신호를 수신할 수 있다.
수신 회로(13b)는 센서 컨트롤러(100)로부터 업 링크 신호를 수신할 수 있다. 업 링크 신호는 패널 정보, 프로토콜 버전 등의 정보를 포함할 수 있다. 센서 컨트롤러(100)는 입력 감지 패널(ISP)로 업 링크 신호를 공급하고, 입력장치(AP)는 입력 감지 패널(ISP)과의 접촉을 통해 업 링크 신호를 수신할 수 있다.
입력장치(AP)는 입력장치(AP)의 구동을 제어하는 입력 컨트롤러(14)를 더 포함한다. 입력 컨트롤러(14)는 규정된 프로그램에 따라서 동작하도록 구성될 수 있다. 송신 회로(13a)는 입력 컨트롤러(14)로부터 공급된 신호를 수신하여, 입력 감지 패널(ISP)에 의해 센싱 가능한 신호로 변조하고, 수신 회로(13b)는 입력 감지 패널(ISP)을 통해 수신된 신호를 입력 컨트롤러(14)에 의해 처리 가능한 신호로 변조한다. 입력장치(AP)는 입력장치(AP)에 전원을 공급하기 위한 전원 모듈(15)을 더 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 확대된 단면도이다.
도 4를 참조하면, 표시 장치(DD)는 표시 패널(DP) 및 표시 패널(DP) 위에 직접 배치된 입력 감지 패널(ISP)을 포함할 수 있다. 본 실시예에서 표시 패널(DP)과 입력 감지 패널(ISP) 사이에 접착층이 미-배치된다. 표시 패널(DP)은 베이스층(BL), 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 봉지 기판(EC)을 포함할 수 있다.
베이스층(BL)은 회로 소자층(DP-CL)이 배치되는 베이스 면을 제공할 수 있다. 회로 소자층(DP-CL)은 베이스층(BL) 위에 배치될 수 있다. 회로 소자층(DP-CL)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(BL) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이후, 회로 소자층(DP-CL)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.
베이스층(BL)의 상면에 적어도 하나의 무기층이 형성된다. 무기층은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시 패널(DP)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있으며, 실리콘옥사이드층과 실리콘나이트라이드층은 교대로 적층될 수 있다.
반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.
도 4는 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다. 제2 영역은 비-도핑영역이거나, 제1 영역 대비 낮은 농도로 도핑될 수 있다.
제1 영역의 전도성은 제2 영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널 영역)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 영역 또는 드레인 영역일 수 있다.
화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광소자를 포함하는 등가 회로를 가질 수 있으며, 화소의 등가 회로도는 다양한 형태로 변형될 수 있다. 도 4에서는 화소에 포함되는 하나의 트랜지스터(TR) 및 발광소자(ED)를 예시적으로 도시하였다.
트랜지스터(TR)의 소스 영역(SR), 채널 영역(CHR), 및 드레인 영역(DR)이 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SR) 및 드레인 영역(DR)은 단면 상에서 채널 영역(CHR)으로부터 서로 반대 방향에 제공될 수 있다. 도 4에는 반도체 패턴과 동일층 상에 배치된 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 신호 라인(SCL)은 평면 상에서 트랜지스터(TR)와 전기적으로 연결될 수 있다.
제1 절연층(IL1)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(IL1)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(IL1)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(IL1)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(IL1)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(IL1)뿐만 아니라 후술하는 회로 소자층(DP-CL)의 절연층은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
트랜지스터(TR)의 게이트(GE)는 제1 절연층(IL1) 위에 배치된다. 게이트(GE)는 금속 패턴의 일부분일 수 있다. 게이트(GE)는 채널 영역(CHR)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GE)는 마스크로써 기능할 수 있다.
제2 절연층(IL2)은 제1 절연층(IL1) 위에 배치되며, 게이트(GE)를 커버할 수 있다. 제2 절연층(IL2)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(IL2)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(IL2)은 단층의 실리콘옥사이드층일 수 있다.
제3 절연층(IL3)은 제2 절연층(IL2) 위에 배치될 수 있으며, 본 실시예에서 제3 절연층(IL3)은 단층의 실리콘옥사이드층일 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(IL3) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층(IL1, IL2, IL3)을 관통하는 컨택홀(CNT1)을 통해 신호 라인(SCL)에 접속될 수 있다.
제4 절연층(IL4)은 제3 절연층(IL3) 위에 배치될 수 있다. 제4 절연층(IL4)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(IL5)은 제4 절연층(IL4) 위에 배치될 수 있다. 제5 절연층(IL5)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(IL5) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(IL4) 및 제5 절연층(IL5)을 관통하는 컨택홀(CNT2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(IL6)은 제5 절연층(IL5) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(IL6)은 유기층일 수 있다. 표시 소자층(DP-OLED)은 회로 소자층(DP-CL) 위에 배치될 수 있다. 표시 소자층(DP-OLED)은 발광소자(ED)를 포함할 수 있다. 예를 들어, 표시 소자층(DP-OLED)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다. 발광소자(ED)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다.
제1 전극(AE)은 제6 절연층(IL6) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(IL6)을 관통하는 컨택홀(CNT3)을 통해 제2 연결 전극(CNE2)에 연결될 수 있다.
화소 정의막(IL7)은 제6 절연층(IL6) 위에 배치되며, 제1 전극(AE)의 일부분을 커버할 수 있다. 화소 정의막(IL7)에는 표시 개구부(OP7)가 정의된다. 화소 정의막(IL7)의 표시 개구부(OP7)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 본 실시예에서 발광 영역(PXA)은 표시 개구부(OP7)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다. 비발광 영역(NPXA)은 화소 정의막(IL7)과 중첩하는 영역으로 정의될 수 있다.
발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 표시 개구부(OP7)에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
일 실시예에 따른 발광소자(ED)는 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다.
입력 감지 패널(ISP)은 연속된 공정을 통해 봉지 기판(EC)의 상면에 직접 형성될 수 있다. 입력 감지 패널(ISP)은 제1 도전층(ICL1), 제1 감지 절연층(IIL1), 제2 도전층(ICL2), 및 제2 감지 절연층(IIL2)을 포함할 수 있다. 본 발명의 일 실시예에서, 봉지 기판(EC)의 상면과 제1 도전층(ICL1) 사이에 무기층이 더 배치될 수 도 있다.
제1 도전층(ICL1) 및 제2 도전층(ICL2) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 갖는 복수 개의 패턴들을 포함할 수 있다. 단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 제1 도전층(ICL1)은 후술하는 복수의 도전 라인들이 배치될 수 있고, 도전 라인들은 서로 교차하여 오픈영역(T-OP)을 정의할 수 있다. 오픈영역(T-OP)은 발광 영역(PXA)과 대응될 수 있다.
금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
제1 감지 절연층(IIL1)은 제1 도전층(ICL1)을 커버하고, 제2 감지 절연층(IIL2)은 제2 도전층(ICL2)을 커버한다. 제1 감지 절연층(IIL1) 및 제2 감지 절연층(IIL2)이 단층으로 도시되었으나, 이에 제한되지 않는다.
제1 감지 절연층(IIL1) 및 제2 감지 절연층(IIL2) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
제1 감지 절연층(IIL1) 및 제2 감지 절연층(IIL2) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 입력 감지 패널을 도시한 평면도이다. 도 6은 도 5에 도시된 입력 감지 패널을 간략히 도시한 평면도이다.
도 3a 및 도 5를 참조하면, 입력 감지 패널(ISP)은 감지 영역(ISA) 및 비감지 영역(NSA, 제4 영역)을 포함할 수 있다. 감지 영역(ISA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 감지 영역(ISA) 및 비감지 영역(NSA)은 도 1b에 도시된 표시 장치(DD)의 액티브 영역(AA) 및 주변 영역(NAA)에 각각 대응하는 영역일 수 있다.
본 발명에 따른 감지 영역(ISA)은 제2 방향(DR2)으로 순차 배열된 제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3)을 포함할 수 있다. 제3 영역(A3)은 제2 영역(A2)을 사이에 두고 제1 영역(A1)과 이격될 수 있다. 제2 영역(A2)의 면적은 제1 영역(A1)의 면
입력 감지 패널(ISP)은 감지 전극들(SE1, SE2)을 포함할 수 있다. 제1 감지 전극(SE1)은 제1 감지 전극들(SE1_1~SE1_n)을 포함하고, 제2 감지 전극(SE2)은 제2 감지 전극들(SE2_1~SE2_m)을 포함한다. 제1 감지 전극들(SE1_1~SE1_n) 및 제2 감지 전극들(SE2_1~SE2_m)은 서로 전기적으로 절연되고, 서로 교차한다. 제1 감지 전극들(SE1_1~SE1_n)과 제2 감지 전극들(SE2_1~SE2_m)이 교차하는 영역은 전극-교차영역(ECA)으로 정의될 수 있다. 제1 감지 전극들(SE1_1~SE1_n)과 제2 감지 전극들(SE2_1~SE2_m)이 교차하지 않는 영역은 비-교차영역(N-CA)으로 정의될 수 있다.
본 실시예에서 제1 감지 전극들(SE1_1~SE1_n) 각각은 바(bar) 형상 또는 스트라이프 형상을 갖고, 제1 방향(DR1)으로 연장될 수 있다. 제1 감지 전극들(SE1_1~SE1_n)은 제2 방향(DR2)으로 이격되어 배열될 수 있다. 제1 감지 전극들(SE1_1~SE1_n)은 제2 방향(DR2) 내에서 실질적으로 일정한 너비(W1)를 가질 수 있다. 제1 감지 전극들(SE1_1~SE1_n)의 제2 방향(DR2) 내에서의 이격 거리는 일정할 수 있다.
제2 감지 전극들(SE2_1~SE2_m) 각각은 바(bar) 형상 또는 스트라이프 형상으로 제2 방향(DR2)으로 연장될 수 있다. 제2 감지 전극들(SE2_1~SE2_m)은 제1 방향(DR1) 내에서 이격되어 배열될 수 있다. 제2 감지 전극들(SE2_1~SE1_m)은 제1 방향(DR1) 상에서 내에서 실질적으로 일정한 너비(W2)를 가질 수 있다. 제2 감지 전극들(SE2_1~SE2_m)의 제1 방향(DR1) 상에서의 이격 거리는 일정할 수 있다.
입력 감지 패널(ISP)은 제1 감지 전극들(SE1_1~SE1_n)과 제2 감지 전극들(SE2_1~SE2_m) 사이의 상호정전용량의 변화를 통해 제1 입력(TC1, 도 3a 참조)에 대한 정보를 획득하는 제1 모드, 또는 제1 감지 전극들(SE1_1~SE1_n) 및 제2 감지 전극들(SE2_1~SE2_m) 각각의 정전용량의 변화를 통해 제2 입력(TC2, 도 3a 참조)을 감지하는 제2 모드로 동작할 수 있다.
입력 감지 패널(ISP)은 대응되는 감지 전극들(SE1, SE2)에 연결된 트레이스 배선들(SL1, SL2)을 포함할 수 있다. 제1 트레이스 배선(SL1)은 복수 개의 제1 트레이스 배선들(SL1_1~SL1_n)을 포함하고, 제2 트레이스 배선(SL2)은 복수 개의 제2 트레이스 배선들(SL2_1~SL2_m)을 포함할 수 있다. 일 실시예에서 제1 트레이스 배선들(SL1_1~SL1_n)은 비감지 영역(NSA)에 배치될 수 있다. 제1 감지 전극들(SE1_1~SE1_n)의 양측에 복수 개의 제1 트레이스 배선들(SL1_1~SL1_n)이 각각 전기적으로 연결될 수 있다.
예를 들어, 제1 트레이스 배선들(SL1_1~SL1_n) 중 제1 내지 제x 트레이스 배선들(SL1_1~SL1_x)은 제1 감지 전극들(SE1_1~SE1_n) 각각의 일측 및 타측 중 우측 상단에 배치된 일측에 연결되고, 제1 트레이스 배선들(SL1_1~SL1_n) 중 제x+1 내지 제n 트레이스 배선들(SL1_x+1~SL1_n)은 제1 감지 전극들(SE1_1~SE1_n) 각각의 일측 및 타측 중 좌측 하단 배치된 타측에 전기적으로 연결될 수 있다. 다만, 제1 트레이스 배선들(SL1_1~SL1_n)의 연결 형태는 어느 하나로 한정되지 않는다.
제2 감지 전극들(SE2_1~SE2_m)의 일측에 복수 개의 제2 트레이스 배선들(SL2_1~SL2_m)이 전기적으로 연결될 수 있다. 본 발명에 따르면, 제2 트레이스 배선들(SL2_1~SL2_m) 중 적어도 어느 하나는 감지 영역(ISA)의 제3 영역(A3) 및 비감지 영역(NSA, 제4 영역)에 배치될 수 있다.
즉, 본 발명에 따른 입력 감지 패널(ISP)은 표시 패널(DP)의 액티브 영역(AA, 도 1b 참조)과 중첩하는 제3 영역(A3)에 제2 감지 전극들(SE2_1~SE2_m)과 감지 패드들(PP)를 연결하는 제2 트레이스 배선들(SL2_1~SL2_m)의 적어도 일부가 배치될 수 있다.
본 발명에 따르면, 제2 트레이스 배선들(SL2_1~SL2_m)을 비감지 영역(NSA)이 아닌 표시 패널(DP)의 액티브 영역(AA)과 중첩하는 제3 영역(A3)에 배치시킴에 따라, 제2 연성회로필름(FCB2, 도 1b 참조)이 제3 영역(A3)과 인접한 비감지 영역(NSA)에서 감지 패드들(PP)과 접속 되더라도, 제2 트레이스 배선들(SL2_1~SL2_m)을 배치시키기 위한 별도의 공간인 데드 스페이스를 감소 시킬 수 있다.
다만, 표시 패널(DP)의 액티브 영역(AA)과 중첩하는 제3 영역(A3)에 정전용량의 변화 또는 상호정전용량의 변화가 이루어지지 않는 제2 트레이스 배선들(SL2_1~SL2_m)이 배치됨에 따라, 감지 영역(ISA)에는 제3 영역(A3)에 가해지는 외부 입력을 센싱하기 위한 보상 영역을 필요로 하게 된다.
본 발명에 따른 제2 영역(A2)은 제1 영역(A1) 대비 향상된 센싱 감도를 갖는 감지 전극들을 포함함에 따라, 제3 영역(A3)이 표시 패널(DP)의 액티브 영역(AA)과 중첩하더라도 감지 영역(ISA) 내에서 일정한 센싱 감도를 갖는 입력 감지 패널(ISP)을 제공할 수 있다. 이에 관련된 설명은 후술하도록 한다.
도 6을 참조하면, 표시 패널(DP, 도 4 참조)의 화소가 배치된 액티브 영역(AA)과 중첩하는 감지 영역(ISA)은 제2 방향(DR2)을 따라 순차 배열된 제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3)을 포함할 수 있다. 감지 영역(ISA)에는 매트릭스 형태로 배치된 복수 개의 유닛 감지 영역들(UA1, UA2)을 포함할 수 있다.
본 발명에 따르면, 제1 영역(A1)에는 제1 유닛 감지 영역들(UA1)이 매트릭스 형태로 배치되고, 제2 영역(A2)에는 제2 유닛 감지 영역들(UA2)이 제1 방향(DR1)을 따라 배열될 수 있다. 다만, 이에 한정된 것은 아니며, 제2 영역(A2)에 배치된 제2 유닛 감지 영역들(UA2)은 매트릭스 형태로 배열될 수 있으며 어느 하나의 실시예로 한정되지 않는다. 일 실시예에서, 하나의 제1 유닛 감지 영역(UA1)의 면적과 하나의 제2 유닛 감지 영역(UA2)의 면적은 동일할 수 있다.
제3 영역(A3)은 도 5에서 전술한 제2 트레이스 배선들(SL2_1~SL2_m) 중 적어도 어느 하나의 제2 트레이스 배선이 배치되는 영역으로 정의될 수 있다. 본 발명에 따르면, 표시 패널(DP)의 화소가 배치된 액티브 영역(AA, 도 1b 참조)에 제2 트레이스 배선들(SL2_1~SL2_m)의 적어도 일부를 배치시킴에 따라, 제3 영역(A3)과 인접한 비감지 영역(NSA)의 데드 스페이스(DS)를 감소시킬 수 있다.
도 7a는 도 6에 도시된 1개의 유닛 감지 영역을 도시한 평면도이다. 도 7b는 도 7a에 도시된 1개의 유닛 감지 영역을 확대한 평면도이다. 도 7c는 도 7b에 도시된 도시된 II-II`를 따라 절단한 입력 감지 패널의 단면도이다. 도 7d는 도 7a에 도시된 1개의 유닛 감지 영역을 확대한 평면도이다. 도 7e는 도 7a에 도시된 1개의 유닛 감지 영역을 확대한 평면도이다. 도 7f는 도 7a에 도시된 1개의 유닛 감지 영역을 확대한 평면도이다. 도 7g는 도 7a의 일부 영역을 확대한 평면도이다. 도 8은 도 6에 도시된 1개의 유닛 감지 영역을 도시한 평면도이다. 도 9a는 본 발명의 일 실시예에 따른 입력 감지 패널의 일부 영역을 확대한 평면도이다. 도 9b는 도 9a의 일부 영역을 확대한 평면도이다.
도 7a에는 감지 영역(ISA) 중 제1 영역(A1)에 배치된 하나의 제1 유닛 감지 영역(UA1)을 확대 평면도이다.
도 7a 및 도 7g를 참조하면, 입력 감지 패널(ISP)은 메쉬 형상을 갖는다. 입력 감지 패널(ISP)은 제1 연장방향(EDR1)으로 연장된 복수 개의 제1 도전 라인들(LE1)과 제1 연장방향(EDR1)과 교차하는 제2 연장방향(EDR2)으로 연장된 복수 개의 제2 도전 라인들(LE2)을 포함한다. 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)이 일정한 간격을 두고 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배열됨에 따라 입력 감지 패널(ISP)은 메쉬 형상을 가질 수 있다.
복수 개의 제1 도전 라인들(LE1)과 복수 개의 제2 도전 라인들(LE2)은 복수 개의 교차영역들(CA)을 정의한다. 복수 개의 교차영역들(CA)은 제1 도전 라인(LE1)과 제2 도전 라인(LE2)이 평면상에서 서로 이격된 가상의 교차점이거나, 제1 도전 라인(LE1)과 제2 도전 라인(LE2)이 평면상에서 실질적으로 교차하는 리얼 교차점으로 정의될 수 있다.
제1 유닛 감지 영역(UA1)의 오픈영역(T-OP)은 평면상에서 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)이 정의하는 가장 작은 다각형에 대응하는 영역으로 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)이 미-배치된 영역이다. 오픈영역(T-OP)에 대응하는 다각형은 마름모일 수 있다. 오픈영역(T-OP)은 도 4에서 설명한 발광 영역(PXA)과 대응될 수 있다. 따라서, 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)은 화소 정의막(IL7, 도 4 참조) 상에 배치될 수 있다.
본 실시예에서 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2) 중 제1 그룹의 라인들(LE-G1)은 서로 전기적으로 연결되어 제1 감지 전극(SE1)을 정의하고, 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2) 중 제2 그룹의 라인들(LE-G2)은 서로 전기적으로 연결되어 제2 감지 전극(SE2)을 정의한다.
제1 그룹의 라인들(LE-G1)의 제1 도전 라인들(LE1)은 제1 감지 전극(SE1)의 제1 감지 전극라인들(E1-L1)을 정의한다. 제1 그룹의 라인들(LE-G1)의 제2 도전 라인들(LE2)은 제1 감지 전극(SE1)의 제2 감지 전극라인들(E1-L2)을 정의한다. 제2 그룹의 라인들(LE-G2)의 제1 도전 라인들(LE1)은 제2 감지 전극(SE2)의 제1 감지 전극라인들(E2-L1)을 정의한다. 제2 그룹의 라인들(LE-G2)의 제2 도전 라인들(LE2)은 제2 감지 전극(SE2)의 제2 감지 전극라인들(E2-L2)을 정의한다.
제1 감지 전극(SE1)의 제1 감지 전극라인(E1-L1)과 제2 감지 전극(SE2)의 제1 감지 전극라인(E2-L1)은 평행하고, 제1 감지 전극(SE1)의 제2 감지 전극라인(E1-L2)과 제2 감지 전극(SE2)의 제2 감지 전극라인(E2-L2)은 평행할 수 있다.
제2 감지 전극(SE2)의 제1 감지 전극라인(E2-L1)은 제1 감지 전극(SE1)의 제1 감지 전극라인들(E1-L1) 중 어느 하나에 더 인접하게 배치된다. 더 인접하게 배치된 제2 감지 전극(SE2)의 제1 감지 전극라인(E2-L1)과 제1 감지 전극(SE1)의 제1 감지 전극라인(E1-L1) 사이에는 하나의 오픈영역(T-OP1)이 배치되고, 더 멀리 배치된 제2 감지 전극(SE2)의 제1 감지 전극라인(E2-L1)과 제1 감지 전극(SE1)의 제1 감지 전극라인(E1-L1) 사이에는 두 개의 오픈영역(T-OP2)이 배치된다.
제1 도전 라인들(LE1)과 제2 도전 라인들(LE2) 중 제3 그룹의 라인들(LE-G3)은 제1 감지 전극(SE1) 및 제2 감지 전극(SE2)에 절연된 더미 전극(DE)을 정의할 수 있다.
제1 감지 전극(SE1), 제2 감지 전극(SE2), 및 더미 전극(DE)을 절연시키기 위해 전체적으로 연결된 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)을 형성한 후, 이들로부터 3개의 그룹의 라인들(LE-G1, LE-G2, LE-G3)로 구분되도록 소정의 규칙으로 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)을 단선시킨다. 이렇게 단선된 영역이 후술할 가상의 교차점에 해당한다.
설명의 편의를 위하여 더미 전극(DE)을 구성하는 제3 그룹의 라인들(LE-G3)의 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)은 "제1 더미 도전 라인들과 제2 더미 도전 라인들"로 정의될 수 있다.
도 7a에 있어서, 3개의 그룹의 라인들(LE-G1, LE-G2, LE-G3)을 구분하기 위해 서로 다르게 도시하였으나, 실질적으로 제1 그룹의 라인들(LE-G1), 제2 그룹의 라인들(LE-G2), 및 제3 그룹의 라인들(LE-G3)의 선폭, 두께, 재료는 동일할 수 있다. 제1 그룹의 라인들(LE-G1), 제2 그룹의 라인들(LE-G2), 및 제3 그룹의 라인들(LE-G3)은 전기적 연결관계에 의해 구분될 수 있다.
도 7b 내지 도 7f를 참조하여 교차영역(CA)에 대해 좀 더 상세히 설명한다. 교차영역(CA)은 제1 내지 제4 교차영역(CA1 내지 CA4)을 포함할 수 있다.
도 7b, 도 7c, 및 도 7g를 참조하면, 제1 그룹의 라인들(LE-G1)의 제1 도전 라인(LE1) 및 제2 도전 라인(LE2) 중 어느 하나와 제2 그룹의 라인들(LE-G2)의 제1 도전 라인(LE1) 및 제2 도전 라인(LE2) 중 다른 하나가 교차할 수 있다.
도 7b에는 제1 그룹의 라인들(LE-G1)의 제2 도전 라인(LE2)과 제2 그룹의 라인들(LE-G2)의 제1 도전 라인(LE1)이 가상의 교차점을 정의하는 제1 교차영역(CA1)을 도시하였다. 제1 그룹의 라인들(LE-G1)의 제2 도전 라인(LE2)이 단선되고, 제2 그룹의 라인들(LE-G2)의 제1 도전 라인(LE1)이 단선된 영역을 통과하는 제1 교차영역(CA1)을 도시하였으나 이에 제한되지 않는다. 본 발명의 일 실시예에 따른 제1 교차영역(CA1) 내에서, 제2 그룹의 라인들(LE-G2)의 제1 도전 라인(LE1)이 단선될 수도 있다.
도 7c를 참조하면, 제1 도전 라인(LE1)과 제2 도전 라인(LE2)은 봉지 기판(EC)의 상면에 직접 배치될 수 있다. 따라서, 제1 도전 라인(LE1)과 제2 도전 라인(LE2)은 봉지 기판(EC) 상에 별도의 접착층이 없이 연속 공정에 의해 형성될 수 있다.
제1 감지 절연층(IIL1)은 제1 도전 라인(LE1)과 제2 도전 라인(LE2)을 커버한다. 브릿지 패턴(BRP)은 제1 감지 절연층(IIL1) 상에 배치되어, 컨택홀들(CH20)을 통해 제1 그룹의 라인들(LE-G1)의 제2 도전 라인(LE2)의 단선된 영역을 연결한다.
다만, 이에 한정되는 것은 아니며, 브릿지 패턴(BRP)이 봉지 기판(EC)의 상에 직접 배치되고, 제1 도전 라인(LE1)과 제2 도전 라인(LE2)이 제1 감지 절연층(IIL1) 상에 배치될 수 도 있다.
도 5에 도시된 감지 패드들(PP) 각각은 봉지 기판(EC) 상에 배치된 제1 패턴, 제1 패턴과 중첩하고 제1 감지 절연층(IIL1) 상에 배치된 제2 패턴을 포함할 수 있다. 제2 패턴은 제1 감지 절연층(IIL1)에 정의된 컨택홀을 통해 제1 패턴과 연결될 수 있다. 제2 감지 절연층(IIL2)은 감지 패드들(PP)을 노출시키는 패드 개구부들이 정의될 수 있다.
도 5에서 설명한 제1 트레이스 배선들(SL1_1~SL1_n) 및 제2 트레이스 배선들(SL2_1~SL2_m) 각각은 봉지 기판(EC) 상에 배치된 제1 배선층, 제1 배선층과 중첩하고 제1 감지 절연층(IIL1) 상에 배치되어 제1 감지 절연층(IIL1)에 정의된 컨택홀을 통해 제1 배선층과 연결된 제2 배선층을 포함하는 복층구조를 가질 수 있다.
다만, 이에 한정되는 것은 아니며, 제1 트레이스 배선들(SL1_1~SL1_n) 및 제2 트레이스 배선들(SL2_1~SL2_m) 각각은 봉지 기판(EC) 상에 배치된 단층의 배선층을 갖거나, 제1 감지 절연층(IIL1) 상에 배치된 단층의 배선층을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 7d 및 도 7g를 참조하면, 제1 그룹의 라인들(LE-G1)의 제1 도전 라인(LE1) 및 제2 도전 라인(LE2) 중 어느 하나와 제2 그룹의 라인들(LE-G2)의 제1 도전 라인(LE1) 및 제2 도전 라인(LE2) 중 다른 하나가 교차할 수 있다. 도 7d에는 제1 그룹의 라인들(LE-G1)의 제2 도전 라인(LE2)과 제2 그룹의 라인들(LE-G2)의 제1 도전 라인(LE1)이 가상의 교차점을 정의하는 제2 교차영역(CA2)을 도시하였다. 도 7d에는 제2 그룹의 라인들(LE-G2)의 제1 도전 라인(LE1)이 단선된 예를 도시하였다. 제1 교차영역(CA1)과는 다르게, 제2 교차영역(CA2)에는 브릿지 패턴(BRP)이 미 배치될 수 있다.
브릿지 패턴(BRP)의 개수를 조절하여 제1 감지 전극(SE1) 및/또는 제2 감지 전극(SE2)의 저항값 및/또는 흐르는 전류의 세기를 제어할 수 있다. 브릿지 패턴(BRP)은 전류의 흐름에 낮은 영향을 주는 영역인 제2 교차영역(CA2)에 배치될 수 있다. 예를 들어, 제1 감지 전극(SE1)의 전류는 제1 방향(DR1)으로 흐를 때, 제2 교차영역(CA2)은 제2 방향(DR2)으로 전류의 흐름을 유도하는 영역이기 때문에, 전류의 흐름에 낮은 영향을 끼친다. 따라서, 제1 감지 전극(SE1)의 제1 도전 라인(LE1) 또는 제2 도전 라인(LE2)을 연결하는 브릿지 패턴(BRP)은 미-배치될 수 있다.
도 7e 및 도 7g를 참조하면, 제1 그룹의 라인들(LE-G1)의 제1 도전 라인(LE1), 제1 그룹의 라인들(LE-G1)의 제2 도전 라인(LE2), 제2 그룹의 라인들(LE-G2)의 제1 도전 라인(LE1) 및 제2 그룹의 라인들(LE-G2)의 제2 도전 라인(LE2) 중 어느 하나와 제3 그룹의 라인들(LE-G3)의 제1 도전 라인(LE1, 제1 더미 도전 라인) 및 제3 그룹의 라인들(LE-G3)의 제2 도전 라인(LE2, 제2 더미 도전 라인) 중 다른 하나가 교차할 수 있다. 도 7e에는 제1 그룹의 라인들(LE-G1)의 제2 도전 라인(LE2)과 제3 그룹의 라인들(LE-G3)의 제1 도전 라인(LE1)이 가상의 교차점을 정의하는 제3 교차영역(CA3)을 도시하였다. 제2 교차영역(CA2)과 유사하게, 제3 교차영역(CA3)에도 브릿지 패턴(BRP)이 미배치된다. 도 7e에는 제1 그룹의 라인들(LE-G1)의 제2 도전 라인(LE2)이 단선된 예를 도시하였으나 이제 제한되지 않는다. 제3 그룹의 라인들(LE-G3)의 제1 도전 라인(LE1)이 단선될 수도 있다.
제3 교차영역(CA3)은 제1 감지 전극(SE1), 제2 감지 전극(SE2), 및 더미 전극(DE)의 경계를 정의한다. 제1 감지 전극(SE1), 제2 감지 전극(SE2), 및 더미 전극(DE) 중 하나의 제1 도전 라인(LE1) 또는 제2 도전 라인(LE2)과 제1 감지 전극(SE1), 제2 감지 전극(SE2), 및 더미 전극(DE) 중 다른 하나의 제1 도전 라인(LE1) 또는 제2 도전 라인(LE2)과 이격됨으로써, 제1 감지 전극(SE1), 제2 감지 전극(SE2), 및 더미 전극(DE)는 서로 전기적으로 분리된다.
도 7f 및 도 7g를 참조하면, 제1 그룹의 라인들(LE-G1)의 제1 도전 라인(LE1)과 제2 도전 라인(LE2)은 일체의 형상을 갖고 서로 교차하고, 제2 그룹의 라인들(LE-G2)의 제1 도전 라인(LE1)과 제2 도전 라인(LE2)은 일체의 형상을 갖고 서로 교차하고, 제3 그룹의 라인들(LE-G3)의 제1 도전 라인(LE1)과 제2 도전 라인(LE2)은 일체의 형상을 갖고 교차할 수 있다. 도 7f에는 제1 그룹의 라인들(LE-G1)의 제1 도전 라인(LE1)과 제2 도전 라인(LE2)이 리얼 교차점을 정의하는 제4 교차영역(CA4)을 도시하였다. 제4 교차영역(CA4)에는 브릿지 패턴(BRP)이 불-필요하다.
도 7g를 참조하면, 제1 교차영역(CA1)에 인접하도록 제1 도전 라인(LE1)과 제2 도전 라인(LE2)에 의해 정의되는 오픈영역은 열린 마름모 형상을 가질 수 있다. 제2 교차영역(CA2)에 인접하도록 제1 도전 라인(LE1)과 제2 도전 라인(LE2)에 의해 정의되는 오픈영역은 열린 마름모 형상을 가질 수 있다. 제3 교차영역(CA3)에 인접하도록 제1 도전 라인(LE1)과 제2 도전 라인(LE2)에 의해 정의되는 오픈영역은 열린 마름모 형상을 가질 수 있다. 열린 마름모 형상은 인접한 오픈영역들을 연결시킨다. 제4 교차영역(CA4)에 인접하여 제1 도전 라인(LE1)과 제2 도전 라인(LE2)에 의해 정의되는 오픈영역은 열린 마름모 형상을 가질 수 있다. 별도로 도시되지 않았으나, 더미 전극(DE) 내에 배치된 제4 교차영역(CA4)에 인접하여 제1 도전 라인(LE1)과 제2 도전 라인(LE2)에 의해 정의되는 오픈영역은 닫힌 마름모 형상을 가질 수 있다.
도 8에는 감지 영역(ISA, 도 6 참조) 중 제2 영역(A2, 도 6 참조)에 배치된 하나의 제2 유닛 감지 영역(UA2)을 확대 평면도이다.
도 8을 참조하면, 입력 감지 패널(ISP)은 메쉬 형상을 갖는다. 입력 감지 패널(ISP)은 제1 연장방향(EDR1)으로 연장된 복수 개의 제1 도전 라인들(LE1)과 제1 연장방향(EDR1)과 교차하는 제2 연장방향(EDR2)으로 연장된 복수 개의 제2 도전 라인들(LE2)을 포함한다. 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)이 일정한 간격을 두고 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배열됨에 따라 입력 감지 패널(ISP)은 메쉬 형상을 가질 수 있다.
복수 개의 제1 도전 라인들(LE1)과 복수 개의 제2 도전 라인들(LE2)은 복수 개의 교차영역들(CA)을 정의한다. 제2 유닛 감지 영역(UA2)에 정의된 교차영역들(CA)에 관한 설명은 도 7a 내지 7g에서 설명한 교차영역들(CA)과 대응될 수 있다.
제2 유닛 감지 영역(UA2)의 오픈영역(T-OP)은 평면상에서 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)이 정의하는 가장 작은 다각형에 대응하는 영역으로 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)이 미-배치된 영역이다. 오픈영역(T-OP)에 대응하는 다각형은 마름모일 수 있다. 오픈영역(T-OP)은 도 4에서 설명한 발광 영역(PXA)과 대응될 수 있다. 따라서, 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)은 화소 정의막(IL7, 도 4 참조) 상에 배치될 수 있다.
본 실시예에서 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2) 중 제1 그룹의 라인들(LE-G1)은 서로 전기적으로 연결되어 제1 감지 전극(SE1)을 정의하고, 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2) 중 제2 그룹의 라인들(LE-G2)은 서로 전기적으로 연결되어 제2 감지 전극(SE2)을 정의한다.
제1 그룹의 라인들(LE-G1)의 제1 도전 라인들(LE1)은 제1 감지 전극(SE1)의 제1 감지 전극라인들(E1-L1)을 정의한다. 제1 그룹의 라인들(LE-G1)의 제2 도전 라인들(LE2)은 제1 감지 전극(SE1)의 제2 감지 전극라인들(E1-L2)을 정의한다. 제2 그룹의 라인들(LE-G2)의 제1 도전 라인들(LE1)은 제2 감지 전극(SE2)의 제1 감지 전극라인들(E2-L1)을 정의한다. 제2 그룹의 라인들(LE-G2)의 제2 도전 라인들(LE2)은 제2 감지 전극(SE2)의 제2 감지 전극라인들(E2-L2)을 정의한다.
제1 도전 라인들(LE1)과 제2 도전 라인들(LE2) 중 제3 그룹의 라인들(LE-G3)은 제1 감지 전극(SE1) 및 제2 감지 전극(SE2)에 절연된 더미 전극(DE)을 정의할 수 있다.
제1 감지 전극(SE1), 제2 감지 전극(SE2), 및 더미 전극(DE)을 절연시키기 위해 전체적으로 연결된 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)을 형성한 후, 이들로부터 3개의 그룹의 라인들(LE-G1, LE-G2, LE-G3)로 구분되도록 소정의 규칙으로 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)을 단선시킨다.
본 발명에 따르면, 제2 영역(A2)의 배치된 도전 라인들(LE1, LE2)의 단위 면적당 밀도는 제1 영역(A1)의 배치된 도전 라인들(LE1, LE2)의 단위 면적당 밀도보다 높을 수 있다.
본 발명에서 "단위 면적당"은 대응되는 하나의 제1 유닛 감지 영역(UA1) 또는 하나의 제2 유닛 감지 영역(UA2)의 면적으로 정의될 수 있다. 본 발명에서 "밀도"는 동일 면적을 갖는 제1 및 제2 유닛 감지 영역(UA1, UA2) 내에서 도전 라인들(LE1, LE2)이 차지하는 점유 면적으로 정의될 수 있다.
제2 영역(A2)에서 단위 면적당 높은 밀도의 도전 라인들(LE1, LE2)을 포함함에 따라, 제2 영역(A2)의 제2 유닛 감지 영역(UA2)에 배치된 도전 라인들(LE1, LE2)의 개수는 제1 영역(A1)의 제1 유닛 감지 영역(UA1)에 배치된 도전 라인들(LE1, LE2)의 개수보다 많을 수 있다.
따라서, 제2 유닛 감지 영역(UA2)에 배치된 더미 전극(DE)의 더미 도전 라인들(LE1, LE2)의 단위 면적당 밀도는 제1 유닛 감지 영역(UA1)에 배치된 더미 전극(DE)의 더미 도전 라인들(LE1, LE2)의 단위 면적당 밀도보다 낮을 수 있다.
본 발명에 따르면, 제1 영역(A1) 대비 제2 영역(A2)에서 단위 면적당 높은 밀도를 갖는 도전 라인들(LE1, LE2)을 포함함에 따라, 제2 영역(A2)은 제1 영역(A1) 대비 높은 센싱 감도를 가질 수 있다.
도 9a를 참조하면, 제2 영역(A2)에 포함된 두 개의 제2 유닛 감지 영역들(UA2_1, UA2_2) 및 제2 유닛 감지 영역들(UA2_1, UA2_2)에 인접한 제3 영역(A3)의 일부를 도시하였다. 제2 유닛 감지 영역들(UA2_1, UA2_2)에 관한 설명은, 도 8에서 설명한 제2 유닛 감지 영역(UA2)과 대응될 수 있다.
본 발명에 따르면, 제2 트레이스 배선들(SL2_1~SL2_m, 도 5 참조) 중 적어도 일부는 제3 영역(A3) 내부에 배치될 수 있다. 제3 영역(A3)은 표시 패널(DP, 도 4 참조)에서 생성된 광이 제공되는 액티브 영역(AA)과 중첩할 수 있다.
도 9a 및 도 9b에는 일 예시로 제2-1 트레이스 배선(SL2_1) 및 제2-1 트레이스 배선(SL2_2)의 연결관계를 도시하였으며, 제3 영역(A3)과 인접한 제2 유닛 감지 영역들의 연결관계는 도 9a 및 도 9b의 설명과 대응될 수 있다.
제1 감지 전극(SE1)은 제2 유닛 감지 영역들(UA2_1, UA2_2)에 배치되고, 제1 방향(DR1)으로 연장되어 동일한 신호를 제공 받을 수 있다. 제1 감지 전극(SE1)의 일단 및/또는 타단은 도 5에서 설명한 제1 트레이스 배선들(SL1_1~SL1_n) 중 대응되는 제1 트레이스 배선에 연결되고, 제1 감지 전극(SE1)에 연결된 제1 트레이스 배선은 비감지 영역(NSA)에 배치될 수 있다.
본 실시예에 따르면, 제3 영역(A3)에 배치된 제2-1 트레이스 배선(SL2_1)은 제2-1 유닛 감지 영역(UA2_1)에 배치된 제2-1 감지 전극(SE2_1)에 연결되고, 제3 영역(A3)에 배치된 제2-2 트레이스 배선(SL2_2)은 제2-2 유닛 감지 영역(UA2_2)에 배치된 제2 감지 전극(SE2_2)에 연결될 수 있다. 제2-1 감지 전극(SE2_1)과 제2-2 감지 전극(SE2_2)은 서로 다른 신호를 제공 받을 수 있다.
제1 도전 라인들(LE1)과 제2 도전 라인들(LE2) 중 제3 그룹의 라인들(LE-G3)은 제1 감지 전극(SE1) 및 제2 감지 전극들(SE2_1, SE2_2)에 절연된 더미 전극(DE)을 정의할 수 있다.
제3 영역(A3)에 배치된 더미 전극(DE)은 제2-1 트레이스 배선(SL2_1) 및 제2-2 트레이스 배선(SL2_2)과 절연될 수 있다.
일 실시예에 따르면, 제3 영역(A3)에 배치된 더미 전극(DE)의 더미 도전 라인들(LE1, LE2)의 단위 면적당 밀도는 제1 유닛 감지 영역(UA1)에 배치된 더미 전극(DE)의 더미 도전 라인들(LE1, LE2)의 단위 면적당 밀도보다 높을 수 있다.
도 9b에는, 제2-2 트레이스 배선(SL2_2)과 제3 그룹의 라인들(LE-G3)의 제1 도전 라인(LE1) 및 제2 도전 라인(LE2)이 가상의 교차점을 정의하는 제5 교차영역(CA5)을 도시하였다. 제3 그룹의 라인들(LE-G3)의 제1 도전 라인(LE1) 및 제2 도전 라인(LE2)은 제2-2 트레이스 배선(SL2_2)과 교차 지점에서 단선될 수 있다.
제2-2 트레이스 배선(SL2_2)은 제1 도전 라인(LE1) 및 제2 도전 라인(LE2)과 동일 방향으로 연장되어 감지 패드(PP)에 연결될 수 있다. 따라서, 제2-2 트레이스 배선(SL2_2)이 제3 영역(A3)의 내부에 배치되더라도 표시 패널(DP, 도 4 참조)에서 생성된 광이 투과하는데 영향을 미치지 않을 수 있다.
본 발명에 따르면, 제1 영역(A1) 대비 제2 영역(A2)에서 상호정전용량의 변화 또는 정전용량의 변화를 감지할 수 있는 도전 라인들(LE1, LE2)의 단위 면적당 밀도가 높은 입력 감지 패널(ISP, 도 5 참조)을 포함함에 따라, 제3 영역(A3)이 표시 패널(DP, 도 4 참조)의 액티브 영역(AA) 내에 배치되더라도, 제3 영역(A3)에서 감소된 센싱 감도를 제2 영역(A2)에서 보상해줄 수 있다. 이에 따라, 데드 스페이스(DS, 도 6 참조)가 감소된 입력 감지 패널(ISP)을 제공하는 동시에 센싱 감도가 균일한 입력 감지 패널(ISP)을 포함한 전자 장치(ELD, 도 1 참조)를 제공할 수 있다.
도 10은 본 발명의 일 실시예에 따른 입력 감지 패널의 평면도이다. 도 11a는 도 10에 도시된 TT' 영역을 확대한 평면도이다. 도 11b는 도 10에 도시된 QQ' 영역을 확대한 평면도이다. 도 12는 본 발명의 일 실시예에 따른 입력 감지 패널을 확대한 평면도이다. 도 1a 내지 도 9에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며 중복된 설명은 생략한다.
도 10을 참조하면, 일 실시예에 따른 입력 감지 패널(ISP-A)은 제1 감지 전극들(SE1), 제2 감지 전극들(SE2), 트레이스 배선들(SL1, SL2), 및 감지 패드들(PP)을 포함한다. 제1 감지 전극들(SE1) 및 제2 감지 전극들(SE2)은 서로 전기적으로 절연되고, 서로 교차한다.
본 발명에 따른 감지 영역(ISA)은 제2 방향(DR2)으로 순차 배열된 제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3)을 포함할 수 있다. 제3 영역(A3)은 제2 영역(A2)을 사이에 두고 제1 영역(A1)과 이격될 수 있다.
본 실시예에서 제1 감지 전극들(SE1) 각각은 바(bar) 형상 또는 스트라이프 형상을 갖고, 제2 방향(DR2)으로 연장될 수 있다. 제1 감지 전극들(SE1)은 제1 방향(DR1)으로 이격되어 배열될 수 있다.
제2 감지 전극들(SE2) 각각은 바(bar) 형상 또는 스트라이프 형상으로 제1 방향(DR1)으로 연장될 수 있다. 제2 감지 전극들(SE2) 제2 방향(DR2) 내에서 이격되어 배열될 수 있다.
입력 감지 패널(ISP-A)은 제1 감지 전극들(SE1)과 제2 감지 전극들(SE2) 사이의 상호정전용량의 변화를 통해 제1 입력(TC1, 도 3a 참조)에 대한 정보를 획득하는 제1 모드, 또는 제1 감지 전극들(SE1) 및 제2 감지 전극들(SE2) 각각의 정전용량의 변화를 통해 제2 입력(TC2, 도 3a 참조)을 감지하는 제2 모드로 동작할 수 있다.
입력 감지 패널(ISP-A)은 복수 개의 제1 트레이스 배선들(SL1) 및 복수 개의 제2 트레이스 배선들(SL2)을 포함할 수 있다. 제2 트레이스 배선들(SL2)은 비감지 영역(NSA)에 배치될 수 있다. 제2 감지 전극들(SE2)의 양측에 복수 개의 제2 트레이스 배선들(SL2)이 각각 전기적으로 연결될 수 있다.
예를 들어, 제2 트레이스 배선들(SL2)은 제2-1 트레이스 배선들(S-L) 및 제2-2 트레이스 배선들(S-R)을 포함할 수 있다. 제2-1 트레이스 배선들(S-L)은 제2 감지 전극들(SE2) 중 좌측 상단에 배치된 제2 감지 전극들(SE2)의 일측에 연결되고, 제2-2 트레이스 배선들(S-R)은 제2 감지 전극들(SE2) 중 우측 하단에 배치된 제2 감지 전극들(SE2)의 타측에 연결될 수 있다. 다만, 제2 트레이스 배선들(SL2)의 연결 형태는 어느 하나로 한정되지 않는다.
제1 감지 전극들(SE1)의 일측에 복수 개의 제1 트레이스 배선들(SL1)이 전기적으로 연결될 수 있다. 본 발명에 따르면, 제1 트레이스 배선들(SL1) 중 적어도 어느 하나는 감지 영역(ISA)의 제3 영역(A3) 및 비감지 영역(NSA, 제4 영역)에 배치될 수 있다.
즉, 본 발명에 따른 입력 감지 패널(ISP-A)은 표시 패널(DP, 도 4 참조)의 액티브 영역(AA)과 중첩하는 제3 영역(A3)에 제1 감지 전극들(SE1)과 감지 패드들(PP)를 연결하는 제1 트레이스 배선들(SL1)의 적어도 일부가 배치될 수 있다.
도 11a를 참조하면, 제1 영역(A1)에 배치된 제1 감지 전극들(SE1) 각각은 제2 방향(DR2)으로 배열된 제1-1 패턴들(SP1-1) 및 인접한 제1-1 패턴들(SP1-1) 사이에 배치된 브릿지 패턴들(BP)을 포함할 수 있다.
제1 영역(A1)에 배치된 제2 감지 전극들(SE2) 각각은 제1 방향(DR1)으로 배열된 제2-1 패턴들(SP2-1) 및 인접한 제2-1 패턴들(SP2-1) 사이에 배치된 연결 패턴들(CP)을 포함할 수 있다.
제1-1 패턴들(SP1-1), 제2-1 패턴들(SP2-1), 및 연결 패턴들(CP)은 동일층 상에 배치되고, 브릿지 패턴들(BP)은 상기 패턴들과 다른 층 상에 배치될 수 있다. 예를 들어, 제1-1 패턴들(SP1-1), 제2-1 패턴들(SP2-1), 및 연결 패턴들(CP)은 도 4에서 설명한 봉지 기판(EC) 상에 직접 배치되고, 브릿지 패턴들(BP)은 도 4에서 설명한 제1 감지 절연층(IIL1) 상에 배치되어 제1 감지 절연층(IIL1)에 정의된 컨택홀들(TNT)을 통해 대응되는 제1-1 패턴들(SP1-1)에 연결될 수 있다.
다만, 이에 한정되는 것은 아니며, 제1-1 패턴들(SP1-1), 제2-1 패턴들(SP2-1), 및 연결 패턴들(CP)은 제1 감지 절연층(IIL1) 상에 배치되고, 브릿지 패턴들(BP)은 봉지 기판(EC) 상에 직접 배치될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1-1 패턴들(SP1-1), 제2-1 패턴들(SP2-1), 및 연결 패턴들(CP)은 제1 연장방향(EDR1)으로 연장된 복수 개의 제1 도전 라인들(LE1)과 제1 연장방향(EDR1)과 교차하는 제2 연장방향(EDR2)으로 연장된 복수 개의 제2 도전 라인들(LE2)을 포함한다. 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)이 일정한 간격을 두고 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배열됨에 따라 입력 감지 패널(ISP-A)은 메쉬 형상을 가질 수 있다.
본 실시예에서 제1-1 패턴들(SP1-1)과 제2-1 패턴들(SP2-1)에 포함된 제1 도전 라인들(LE1) 및 제2 도전 라인들(LE2) 내부에 배치된 더미 전극(DE)을 더 포함할 수 있다. 더미 전극(DE)은 제1 연장방향(EDR1)으로 연장된 복수 개의 제1 도전 라인들(LE1, 제1 더미 도전 라인들)과 제1 연장방향(EDR1)과 교차하는 제2 연장방향(EDR2)으로 연장된 복수 개의 제2 도전 라인들(LE2, 제2 더미 도전 라인들)을 포함한다.
더미 전극(DE)은 제1-1 패턴들(SP1-1)과 제2-1 패턴들(SP2-1)과 절연될 수 있다. 따라서, 더미 전극(DE)에 포함된 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)은 제1-1 패턴들(SP1-1)과 제2-1 패턴들(SP2-1)에 포함된 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)과 단선될 수 있다. 일 실시예에 따른 더미 전극(DE)은 제1-1 패턴들(SP1-1)과 제2-1 패턴들(SP2-1) 각각의 내부뿐만 아니라, 인접한 제1-1 패턴(SP1-1)과 제2-1 패턴(SP2-1) 사이에 배치될 수 있다.
도 11b를 참조하면, 제2 영역(A2)에 배치된 제1 감지 전극들(SE1) 각각은 제2 방향으로 배열된 제1-2 패턴들(SP1-2) 및 인접한 제1-2 패턴들(SP1-2) 사이에 배치된 브릿지 패턴들(BP)을 포함할 수 있다.
제2 영역(A2)에 배치된 제2 감지 전극들(SE2) 각각은 제1 방향(DR1)으로 배열된 제2-2 패턴들(SP2-2) 및 인접한 제2-2 패턴들(SP2-2) 사이에 배치된 연결 패턴들(CP)을 포함할 수 있다.
제1-2 패턴들(SP1-2) 및 제2-2 패턴들(SP2-2)은 제1-1 패턴들(SP1-1), 제2-1 패턴들(SP2-1), 및 연결 패턴들(CP)과 동일층 상에 배치될 수 있다. 제1-2 패턴들(SP1-2)은 도 4에서 설명한 봉지 기판(EC) 상에 직접 배치되고, 브릿지 패턴들(BP)은 도 4에서 설명한 제1 감지 절연층(IIL1) 상에 배치되어 제1 감지 절연층(IIL1)에 정의된 컨택홀들(TNT)을 통해 대응되는 제1-2 패턴들(SP1-2)에 연결될 수 있다.
제1-2 패턴들(SP1-2), 제2-2 패턴들(SP2-2), 및 연결 패턴들(CP)은 제1 연장방향(EDR1)으로 연장된 복수 개의 제1 도전 라인들(LE1)과 제1 연장방향(EDR1)과 교차하는 제2 연장방향(EDR2)으로 연장된 복수 개의 제2 도전 라인들(LE2)을 포함한다. 제1 도전 라인들(LE1)과 제2 도전 라인들(LE2)이 일정한 간격을 두고 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배열됨에 따라 입력 감지 패널(ISP-A)은 메쉬 형상을 가질 수 있다.
본 실시예에서 제1 영역(A1)에 배치된 제1-1 패턴들(SP1-1) 및 제2-1 패턴들(SP2-1)과 달리, 제2 영역(A2)에 배치된 제1-2 패턴들(SP1-1)과 제2-2 패턴들(SP2-2) 내부에는 더미 전극(DE)이 미-배치될 수 있다.
따라서, 제2 영역(A2)의 배치된 도전 라인들(LE1, LE2)의 단위 면적당 밀도는 제1 영역(A1)의 배치된 도전 라인들(LE1, LE2)의 단위 면적당 밀도보다 높을 수 있다. 본 실시예에서 "단위 면적당"은 하나의 유닛 감지 영역에 대응하는 TT' 영역 및 QQ' 영역으로 정의될 수 있다. 본 발명에서 "밀도"는 동일 면적을 갖는 TT' 영역 및 QQ' 영역 내에서 도전 라인들(LE1, LE2)이 차지하는 점유 면적으로 정의될 수 있다.
제2 영역(A2)에서 단위 면적당 높은 밀도의 도전 라인들(LE1, LE2)을 포함함에 따라, 제2 영역(A2)의 유닛 감지 영역(QQ' 영역)에 배치된 도전 라인들(LE1, LE2)의 개수는 제1 영역(A1)의 유닛 감지 영역(TT' 영역)에 배치된 도전 라인들(LE1, LE2)의 개수보다 많을 수 있다.
본 발명에 따르면, 제1 영역(A1) 대비 제2 영역(A2)에서 단위 면적당 높은 밀도를 갖는 도전 라인들(LE1, LE2)을 포함함에 따라, 제2 영역(A2)은 제1 영역(A1) 대비 높은 센싱 감도를 가질 수 있다.
도 12를 참조하면, 일 실시예에 따른 제1 트레이스 배선들(SL1_a, SL1_b, SL1_c)은 서로 다른 신호를 제공받는 제1 감지 전극들(SE1)에 연결될 수 있다. 제1 트레이스 배선들(SL1_a, SL1_b, SL1_c)은 제3 영역(A3)에 배치될 수 있다. 제1 트레이스 배선들(SL1_a, SL1_b, SL1_c)은 대응되는 감지 패드들(PP)에 연결될 수 있다.
제3 영역(A3)에는 더미 전극(DE)이 배치될 수 있다. 더미 전극(DE)에 포함된 더미 도전 라인들(LE1, LE2)은 제1 트레이스 배선들(SL1_a, SL1_b, SL1_c)과 단선될 수 있다.
본 발명에 따르면, 제1 영역(A1) 대비 제2 영역(A2)에서 상호정전용량의 변화 또는 정전용량의 변화를 감지할 수 있는 도전 라인들(LE1, LE2)의 단위 면적당 밀도가 높은 입력 감지 패널(ISP-A) 포함함에 따라, 제3 영역(A3)이 표시 패널(DP, 도 4 참조)의 액티브 영역(AA) 내에 배치되더라도, 제3 영역(A3)에서 감소된 센싱 감도를 제2 영역(A2)에서 보상해줄 수 있다. 이에 따라, 데드 스페이스(DS)가 감소된 입력 감지 패널(ISP-A)을 제공하는 동시에 센싱 감도가 균일한 입력 감지 패널(ISP-A)을 포함한 전자 장치(ELD, 도 1a 참조)를 제공할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
ELD: 전자 장치 DD: 표시 장치
WM: 윈도우 EDC: 케이스
MCB: 메인회로기판 FCB1, FCB2: 제1 및 제2 연성회로필름
DP: 표시 패널 ISP: 입력 감지 패널
SE1: 제1 감지 전극 SE2: 제2 감지 전극
ISA: 감지 영역 NSA: 비감지 영역
UA1, UA2: 제1 및 제2 유닛 감지 영역들
A1: 제1 영역 A2: 제2 영역
A3: 제3 영역 DS: 데드 스페이스
SL1_1~SL1_n: 제1 트레이스 배선들
SL2_1~SL2_m: 제1 트레이스 배선들

Claims (20)

  1. 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역을 포함하는 표시 패널;
    상기 액티브 영역과 중첩하고 순차 배열된 제1 영역, 제2 영역, 제3 영역, 및 상기 주변 영역과 중첩하는 제4 영역을 포함하고, 상기 표시 패널 상에 배치된 입력 감지 패널을 포함하고,
    상기 입력 감지 패널은,
    상기 제1 영역 및 상기 제2 영역에 배치되고, 복수의 도전 라인들을 포함하는 감지 전극; 및
    상기 제3 영역 및 상기 제4 영역에 배치되고, 상기 감지 전극에 연결된 트레이스 배선을 포함하고,
    상기 도전 라인들 중 상기 제2 영역에 배치된 상기 도전 라인들의 단위 면적당 밀도는 상기 도전 라인들 중 상기 제1 영역에 배치된 상기 도전 라인들의 단위 면적당 밀도보다 높은 표시 장치.
  2. 제1 항에 있어서,
    상기 입력 감지 패널은 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 배치되고, 상기 감지 전극 및 상기 트레이스 배선과 절연된 더미 전극을 더 포함하고,
    상기 더미 전극은 상기 도전 라인들과 대응되는 형상을 갖는 복수의 더미 도전 라인들을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 더미 도전 라인들 중 상기 제2 영역에 배치된 상기 더미 도전 라인들의 단위 면적당 밀도는 상기 더미 도전 라인들 중 상기 제1 영역에 배치된 상기 더미 도전 라인들의 단위 면적당 밀도보다 낮은 표시 장치.
  4. 제3 항에 있어서,
    상기 더미 도전 라인들 중 상기 제3 영역에 배치된 상기 더미 도전 라인들의 단위 면적당 밀도는 상기 더미 도전 라인들 중 상기 제1 영역에 배치된 상기 더미 도전 라인들의 단위 면적당 밀도보다 높은 표시 장치.
  5. 제1 항에 있어서,
    상기 제2 영역의 면적은 상기 제1 영역의 면적보다 작고, 상기 제2 영역의 상기 면적은 상기 제3 영역의 면적보다 큰 표시 장치.
  6. 제1 항에 있어서,
    상기 표시 패널은,
    베이스층;
    상기 베이스층 상에 배치된 트랜지스터들을 포함하고, 회로 소자층;
    각각이 상기 트랜지스터들 중 대응되는 상기 트랜지스터와 연결된 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 발광소자들 및 상기 제1 전극들과 중첩하는 표시 개구부들이 정의된 화소 정의막을 포함하고, 상기 회로 소자층 상에 배치된 표시 소자층;
    상기 표시 소자층과 소정의 간격을 두고 이격된 봉지 기판; 및
    상기 주변 영역과 중첩하는 상기 베이스층의 엣지를 따라 연장되고 상기 봉지 기판과 상기 베이스층 사이에 배치된 실런트를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 도전 라인들은 상기 봉지 기판 상에 직접 배치되는 표시 장치.
  8. 제6 항에 있어서,
    상기 입력 감지 패널은 상기 도전 라인들을 커버하는 적어도 하나의 감지 절연층을 포함하는 표시 장치.
  9. 제6 항에 있어서,
    상기 도전 라인들은 평면상에서, 상기 표시 개구부들과 이격되고 상기 화소 정의막과 중첩하는 표시 장치.
  10. 제8 항에 있어서,
    상기 봉지 기판은 플라스틱 기판, 유리 기판, 메탈 기판, 및 유/무기 복합재료 기판 중 어느 하나를 포함하는 표시 장치.
  11. 제8 항에 있어서,
    상기 실런트는 유기 접착제 및 프릿 중 어느 하나를 포함하는 표시 장치.
  12. 제1 항에 있어서,
    상기 표시 패널은 주변 영역에 배치된 표시 패드를 포함하고,
    상기 입력 감지 패널은 상기 제4 영역에 배치되고 상기 트레이스 배선과 연결된 감지 패드를 포함하고,
    상기 표시 패드에 연결된 제1 연성회로필름, 상기 감지 패드에 연결된 제2 연성회로필름, 및 상기 제1 연성 회로 필름 및 상기 제2 연성 회로 필름에 연결된 메인회로기판을 포함하는 표시 장치.
  13. 복수의 화소들이 배치된 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역을 포함하는 표시 패널;
    상기 액티브 영역과 중첩하고 복수의 제1 유닛 감지 영역들을 포함하는 제1 영역, 복수의 제2 유닛 감지 영역들을 포함하는 제2 영역, 상기 제2 영역을 사이에 두고 상기 제1 영역과 이격된 제3 영역, 및 상기 주변 영역과 중첩하는 제4 영역을 포함하는 입력 감지 패널을 포함하고,
    상기 제1 유닛 감지 영역들 및 상기 제2 유닛 감지 영역들 각각은,
    각각이 복수의 도전 라인들을 포함하고 서로 절연된 제1 감지 전극 및 제2 감지 전극을 포함하고,
    상기 제1 유닛 감지 영역들 중 하나의 제1 유닛 감지에 포함된 상기 도전 라인들의 개수는, 상기 제2 유닛 감지 영역들 중 하나의 제2 유닛 감지에 포함된 상기 도전 라인들의 개수보다 적은 표시 장치.
  14. 제13 항에 있어서,
    상기 입력 감지 패널은, 상기 제1 감지 전극들 및 상기 제2 감지 전극들 중 대응되는 상기 감지 전극에 연결된 트레이스 배선들; 및
    상기 트레이스 배선들 중 대응되는 상기 트레이스 배선에 연결된 감지 패드들을 포함하고,
    상기 트레이스 배선들 중 상기 제1 감지 전극들에 연결된 상기 트레이스 배선들은 상기 제3 영역 및 상기 제4 영역에 배치되고,
    상기 트레이스 배선들 중 상기 제2 감지 전극들에 연결된 상기 트레이스 배선들은 상기 제4 영역에만 배치된 표시 장치.
  15. 제14 항에 있어서,
    상기 입력 감지 패널은 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 배치되고, 상기 제1 감지 전극들, 상기 제2 감지 전극들 및 상기 제3 영역에 배치된 트레이스 배선과 절연된 더미 전극을 더 포함하고,
    상기 더미 전극은 상기 도전 라인들과 대응되는 형상을 갖는 복수의 더미 도전 라인들을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 유닛 감지 영역들 중 하나의 제1 유닛 감지 영역에 포함된 상기 더미 도전 라인들의 개수는, 상기 제2 유닛 감지 영역들 중 하나의 제2 유닛 감지 영역에 포함된 상기 더미 도전 라인들의 개수보다 많은 표시 장치.
  17. 제13 항에 있어서,
    상기 제2 영역의 면적은 상기 제1 영역의 면적보다 작고, 상기 제2 영역의 상기 면적은 상기 제3 영역의 면적보다 큰 표시 장치.
  18. 제13 항에 있어서,
    인접한 상기 제1 유닛 감지 영역들 및 상기 제2 유닛 감지 영역들에 포함된 상기 제1 감지 전극들은 제1 방향을 따라 연결되고,
    인접한 상기 제1 유닛 감지 영역들 및 제2 유닛 감지 영역들에 포함된 상기 제2 감지 전극들은 상기 제1 방향과 교차하는 제2 방향을 따라 연결된 표시 장치.
  19. 제18 항에 있어서,
    상기 도전 라인들은 제1 도전 라인들 및 제2 도전 라인들을 포함하고,
    상기 제1 도전 라인들 각각은 상기 제1 방향 및 상기 제2 방향에 사선 방향인 제1 연장 방향으로 연장되고,
    상기 제2 도전 라인들 각각은 제1 방향 및 상기 제2 방향에 사선 방향이고, 상기 제1 연장 방향과 교차하는 제2 연장 방향으로 연장된 표시 장치.
  20. 제19 항에 있어서,
    상기 액티브 영역은 상기 화소들에서 생성된 광이 제공되는 발광 영역들 및 상기 발광 영역들과 인접한 비발광 영역을 포함하고,
    제1 도전 라인들 및 제2 도전 라인들은 상기 발광 영역들과 비중첩하고, 상기 비발광 영역과 중첩하는 표시 장치.
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