KR20240043855A - 전자 장치 - Google Patents

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KR20240043855A
KR20240043855A KR1020220122397A KR20220122397A KR20240043855A KR 20240043855 A KR20240043855 A KR 20240043855A KR 1020220122397 A KR1020220122397 A KR 1020220122397A KR 20220122397 A KR20220122397 A KR 20220122397A KR 20240043855 A KR20240043855 A KR 20240043855A
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최재욱
김윤호
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삼성디스플레이 주식회사
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Abstract

전자 장치는 제1 방향을 따라 배열된 복수의 제1 전극들 및 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 제2 전극들을 포함하는 제1 센싱 그룹, 상기 복수의 제1 전극들 중 일부 제1 전극들에 정의된 복수의 개구들에 배치된 중심 전극 및 복수의 주변 전극들을 포함하는 제2 센싱 그룹을 포함할 수 있다. 상기 중심 전극과 상기 복수의 주변 전극들 각각 사이에는 상기 복수의 제1 전극들 중 적어도 하나의 제1 전극 또는 상기 복수의 제2 전극들 중 적어도 하나의 제2 전극이 배치될 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은 외부 입력에 의한 좌표 및 제스처를 감지하는 전자 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 내비게이션, 게임기 등과 같은 멀티미디어 전자 장치들은 영상을 표시하기 위한 전자 장치를 구비한다. 전자 장치들은 버튼, 키보드, 마우스 등의 통상적인 입력 방식 외에 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력 방식을 제공할 수 있는 입력 센서를 구비할 수 있다.
본 발명은 외부 입력에 의한 좌표 및 제스처를 감지하는 전자 장치를 제공하는 것을 일 목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는 제1 방향을 따라 배열된 복수의 제1 전극들 및 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 제2 전극들을 포함하는 제1 센싱 그룹, 및 상기 복수의 제1 전극들 중 일부 제1 전극들에 정의된 복수의 개구들에 배치된 중심 전극 및 복수의 주변 전극들을 포함하는 제2 센싱 그룹을 포함하고, 상기 중심 전극과 상기 복수의 주변 전극들 각각 사이에는 상기 복수의 제1 전극들 중 적어도 하나의 제1 전극 또는 상기 복수의 제2 전극들 중 적어도 하나의 제2 전극이 배치될 수 있다.
상기 적어도 하나의 제1 전극에는 상기 복수의 개구들이 정의되지 않을 수 있다.
상기 복수의 주변 전극들은 서로 이격된 제1 주변 전극, 제2 주변 전극, 제3 주변 전극, 및 제4 주변 전극을 포함하고, 상기 제1 주변 전극 및 상기 제2 주변 전극은 상기 중심 전극을 사이에 두고 상기 제1 방향으로 이격되고, 상기 제3 주변 전극 및 상기 제4 주변 전극은 상기 중심 전극을 사이에 두고 상기 제2 방향으로 이격될 수 있다.
상기 중심 전극은 상기 제1 방향을 따라 배열되고, 각각이 상기 제2 방향을 따라 연장하는 복수의 중심 패턴들, 및 상기 복수의 중심 패턴들을 서로 전기적으로 연결하는 중심 브릿지 패턴을 포함할 수 있다.
상기 전자 장치는 상기 중심 전극과 전기적으로 연결된 중심 트레이스 라인을 더 포함하고, 상기 복수의 제1 전극들 중 하나의 제1 전극에는 라인 개구가 정의되고, 상기 중심 트레이스 라인은 상기 라인 개구에 중첩하여 배치될 수 있다.
상기 제1 주변 전극은 상기 제1 방향을 따라 배열되고, 각각이 상기 제2 방향을 따라 연장하는 복수의 제1 주변 패턴들, 및 상기 복수의 제1 주변 패턴들을 서로 전기적으로 연결하는 제1 주변 브릿지 패턴을 포함하고, 상기 제2 주변 전극은 상기 제1 방향을 따라 배열되고, 각각이 상기 제2 방향을 따라 연장하는 복수의 제2 주변 패턴들, 및 상기 복수의 제2 주변 패턴들을 서로 전기적으로 연결하는 제2 주변 브릿지 패턴을 포함하고, 상기 복수의 제1 주변 패턴들의 개수는 상기 복수의 제2 주변 패턴들의 개수와 동일할 수 있다.
상기 복수의 중심 패턴들 각각의 상기 제2 방향의 제1 길이는 상기 복수의 제1 주변 패턴들 각각의 상기 제2 방향의 제2 길이, 및 상기 복수의 제2 주변 패턴들 각각의 상기 제2 방향의 제3 길이 각각과 실질적으로 동일할 수 있다.
상기 제3 주변 전극은 상기 제1 방향을 따라 배열되고, 각각이 상기 제2 방향을 따라 연장하는 복수의 제3 주변 패턴들, 및 상기 복수의 제3 주변 패턴들을 서로 전기적으로 연결하는 제3 주변 브릿지 패턴을 포함하고, 상기 제4 주변 전극은 상기 제1 방향을 따라 배열되고, 각각이 상기 제2 방향을 따라 연장하는 복수의 제4 주변 패턴들을 포함하고, 상기 복수의 제3 주변 패턴들의 개수는 상기 복수의 제4 주변 패턴들의 개수와 동일할 수 있다.
상기 복수의 제3 주변 패턴들의 개수 및 상기 복수의 제4 주변 패턴들의 개수 각각은 상기 복수의 중심 패턴들의 개수와 동일할 수 있다.
상기 전자 장치는 상기 복수의 제4 주변 패턴들을 서로 전기적으로 연결하는 연결 트레이스 부분을 더 포함할 수 있다.
상기 제1 센싱 그룹 및 상기 제2 센싱 그룹과 전기적으로 연결된 복수의 패드들을 더 포함하고, 상기 제4 주변 전극은 상기 제3 주변 전극을 사이에 두고 상기 복수의 패드들과 이격될 수 있다.
상기 전자 장치는 상기 복수의 제1 전극들에 각각 전기적으로 연결된 복수의 제1 트레이스 라인들, 상기 복수의 제2 전극들에 각각 전기적으로 연결된 복수의 제2 트레이스 라인들, 상기 중심 전극에 전기적으로 연결된 중심 트레이스 라인, 상기 제1 주변 전극에 전기적으로 연결된 제1 주변 트레이스 라인, 상기 제2 주변 전극에 전기적으로 연결된 제2 주변 트레이스 라인, 상기 제3 주변 전극에 전기적으로 연결된 제3 주변 트레이스 라인, 및 상기 제4 주변 전극에 전기적으로 연결된 제4 주변 트레이스 라인을 더 포함할 수 있다.
상기 제3 주변 트레이스 라인과 상기 중심 트레이스 라인 사이에는 상기 복수의 제1 트레이스 라인들 중 일부 제1 트레이스 라인들이 배치되고, 상기 중심 트레이스 라인과 상기 제2 주변 트레이스 라인 사이에는 상기 복수의 제1 트레이스 라인들 중 다른 일부 제1 트레이스 라인들 및 상기 복수의 제2 트레이스 라인들 중 일부 제2 트레이스 라인들이 배치되고, 상기 제2 주변 트레이스 라인과 상기 제4 주변 트레이스 라인 사이에는 상기 복수의 제2 트레이스 라인들 중 다른 일부 제2 트레이스 라인들이 배치되고, 상기 제1 주변 트레이스 라인과 상기 제3 주변 트레이스 라인 사이에는 상기 복수의 제1 트레이스 라인들 중 또 다른 일부 제1 트레이스 라인들이 배치될 수 있다.
외부 입력에 의한 좌표는 상기 제1 센싱 그룹에 의해 감지되고, 제스처는 상기 제2 센싱 그룹에 의해 감지되도록 구성될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 제1 방향을 따라 배열된 복수의 제1 전극들, 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 제2 전극들, 상기 제2 방향을 따라 연장된 중심 패턴, 상기 제2 방향을 따라 연장된 제1 주변 패턴, 상기 제2 방향을 따라 연장된 제2 주변 패턴, 상기 제2 방향을 따라 연장된 제3 주변 패턴, 및 상기 제2 방향을 따라 연장된 제4 주변 패턴을 포함하고, 상기 복수의 제1 전극들은 제1 개구가 정의된 제1-1 전극, 제2 개구가 정의된 제1-2 전극, 상기 제2 방향을 따라 서로 이격된 제3 개구, 제4 개구, 및 제5 개구가 정의된 제1-3 전극을 포함하고, 상기 제1 주변 패턴은 상기 제1 개구에 배치되고, 상기 제2 주변 패턴은 상기 제2 개구에 배치되고, 상기 제3 주변 패턴은 상기 제3 개구에 배치되고, 상기 중심 패턴은 상기 제4 개구에 배치되고, 상기 제4 주변 패턴은 제5 개구에 배치될 수 있다.
상기 제1-1 전극, 상기 제1-3 전극, 및 상기 제1-2 전극은 상기 제1 방향을 따라 배열되고, 상기 복수의 제1 전극들은 상기 제1-1 전극과 상기 제1-3 전극 사이에 배치된 제1-4 전극을 더 포함하고, 상기 제1-3 전극과 상기 제1-2 전극 사이에 배치된 제1-5 전극을 더 포함할 수 있다.
상기 전자 장치는 상기 중심 패턴과 전기적으로 연결된 중심 트레이스 라인을 더 포함하고, 상기 제1-4 전극 및 상기 제1-5 전극 중 하나에는 라인 개구가 정의되고, 상기 중심 트레이스 라인은 상기 라인 개구에 배치될 수 있다.
상기 중심 패턴의 상기 제2 방향의 제1 길이는 상기 제1 주변 패턴의 상기 제2 방향의 제2 길이, 및 상기 제2 주변 패턴의 상기 제2 방향의 제3 길이 각각과 실질적으로 동일할 수 있다.
상기 전자 장치는 상기 복수의 제1 전극들에 각각 전기적으로 연결된 복수의 제1 트레이스 라인들, 상기 복수의 제2 전극들에 각각 전기적으로 연결된 복수의 제2 트레이스 라인들, 상기 중심 패턴에 전기적으로 연결된 중심 트레이스 라인, 상기 제1 주변 패턴에 전기적으로 연결된 제1 주변 트레이스 라인, 상기 제2 주변 패턴에 전기적으로 연결된 제2 주변 트레이스 라인, 상기 제3 주변 패턴에 전기적으로 연결된 제3 주변 트레이스 라인, 및 상기 제4 주변 패턴에 전기적으로 연결된 제4 주변 트레이스 라인을 더 포함하고, 상기 제3 주변 트레이스 라인과 상기 중심 트레이스 라인 사이에는 상기 복수의 제1 트레이스 라인들 중 일부 제1 트레이스 라인들이 배치되고, 상기 중심 트레이스 라인과 상기 제2 주변 트레이스 라인 사이에는 상기 복수의 제1 트레이스 라인들 중 다른 일부 제1 트레이스 라인들 및 상기 복수의 제2 트레이스 라인들 중 일부 제2 트레이스 라인들이 배치되고, 상기 제2 주변 트레이스 라인과 상기 제4 주변 트레이스 라인 사이에는 상기 복수의 제2 트레이스 라인들 중 다른 일부 제2 트레이스 라인들이 배치되고, 상기 제1 주변 트레이스 라인과 상기 제3 주변 트레이스 라인 사이에는 상기 복수의 제1 트레이스 라인들 중 또 다른 일부 제1 트레이스 라인들이 배치될 수 있다.
상기 전자 장치는 상기 복수의 제1 트레이스 라인들, 상기 복수의 제2 트레이스 라인들, 상기 중심 트레이스 라인, 상기 제1 주변 트레이스 라인, 상기 제2 주변 트레이스 라인, 상기 제3 주변 트레이스 라인, 및 상기 제4 주변 트레이스 라인에 각각 연결된 복수의 패드들, 및 상기 제4 주변 패턴은 복수로 제공되며, 상기 복수의 제4 주변 패턴들과 상기 제4 주변 트레이스 라인 사이에 배치되어, 상기 복수의 제4 주변 패턴들을 서로 전기적으로 연결하는 연결 트레이스 부분을 더 포함하고, 상기 복수의 제4 주변 패턴들은 상기 제3 주변 패턴을 사이에 두고 상기 복수의 패드들과 이격될 수 있다.
상술한 바에 따르면, 외부 입력에 의한 좌표는 제1 센싱 그룹에 의해 감지되고, 제스처는 제2 센싱 그룹에 의해 감지될 수 있다. 제1 센싱 그룹 및 제2 센싱 그룹은 모두 액티브 영역에 중첩할 수 있다. 따라서, 주변 영역의 면적 증가 없이 제스처를 감지하는 전자 장치가 제공될 수 있다.
또한, 제2 센싱 그룹에 연결된 중심 트레이스 라인, 제1 내지 제4 트레이스 라인들은 서로 인접하지 않아, 중심, 및 제1 내지 제4 주변 트레이스 라인들 간의 신호 간섭이 감소 또는 제거될 수 있다. 따라서, 제스처를 감지하는 정확도가 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 동작을 설명하기 위한 도면이다.
도 3a는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 3b는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시층 및 표시 구동부의 블록도이다.
도 6a는 본 발명의 일 실시예에 따른 센서층 및 센서 구동부의 블록도이다.
도 6b는 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 7a는 도 6b에 도시된 I-I'을 따라 절단한 본 발명의 일 실시예에 따른 센서층의 단면도이다.
도 7b는 도 6b에 도시된 I-I'을 따라 절단한 본 발명의 일 실시예에 따른 센서층의 단면도이다.
도 8a는 도 6b에 도시된 II-II'을 따라 절단한 본 발명의 일 실시예에 따른 센서층의 단면도이다.
도 8b는 도 6b에 도시된 II-II'을 따라 절단한 본 발명의 일 실시예에 따른 센서층의 단면도이다.
도 9는 도 6b에 도시된 XX' 영역을 확대한 평면도이다.
도 10은 본 발명의 일 실시예에 따른 센싱 유닛의 평면도이다.
도 11은 본 발명의 일 실시예에 따른 센싱 유닛의 교차 영역을 확대한 평면도이다.
도 12는 도 6b에 도시된 AA' 영역을 확대하여 도시한 평면도이다.
도 13은 도 6b에 도시된 BB' 영역을 확대하여 도시한 평면도이다.
도 14a는 도 6b에 도시된 CC' 영역을 확대하여 도시한 평면도이다.
도 14b는 도 6b에 도시된 CC' 영역에 대응하는 본 발명의 일 실시예에 따른 영역을 확대하여 도시한 평면도이다.
도 15는 도 6b에 도시된 DD' 영역을 확대하여 도시한 평면도이다.
도 16a는 도 6b에 도시된 EE' 영역을 확대하여 도시한 평면도이다.
도 16b는 도 6b에 도시된 EE' 영역에 대응하는 본 발명의 일 실시예에 따른 영역을 확대하여 도시한 평면도이다.
도 17은 도 6b에 도시된 AA' 영역에 대응하는 본 발명의 일 실시예에 따른 영역을 확대하여 도시한 평면도이다.
도 18은 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 19는 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 20은 본 발명의 일 실시예에 따른 센서층의 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치(1000)의 사시도이다.
도 1을 참조하면, 전자 장치(1000)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 전자 장치(1000)는 휴대폰, 폴더블 휴대폰, 노트북, 텔레비전, 태블릿, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다. 도 1에서는 전자 장치(1000)가 태블릿인 것을 예시적으로 도시하였다.
전자 장치(1000)에는 액티브 영역(1000A) 및 주변 영역(1000NA)이 정의될 수 있다. 전자 장치(1000)는 액티브 영역(1000A)을 통해 영상을 표시할 수 있다. 액티브 영역(1000A)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 면을 포함할 수 있다. 주변 영역(1000NA)은 액티브 영역(1000A)의 주변을 둘러쌀 수 있다.
전자 장치(1000)의 두께 방향은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제3 방향(DR3)과 나란할 수 있다. 따라서, 전자 장치(1000)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 기준으로 정의될 수 있다.
도 1에서는 바(bar)타입의 전자 장치(1000)를 예시적으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 이하 설명되는 설명들은 폴더블 전자 장치(1000), 롤러블 전자 장치(1000), 또는 슬라이더블 전자 장치(1000)와 같은 다양한 전자 장치에 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 전자 장치(1000)의 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 전자 장치(1000)는 표시층(100), 센서층(200), 표시 구동부(100C), 센서 구동부(200C), 및 메인 구동부(1000C)를 포함할 수 있다.
표시층(100)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시층(100)은 발광형 표시층일 수 있으며, 예를 들어, 표시층(100)은 유기발광 표시층, 무기발광 표시층, 유기-무기 발광 표시층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층일 수 있다.
센서층(200)은 표시층(100) 위에 배치될 수 있다. 센서층(200)은 외부에서 인가되는 외부 입력(2000)을 감지할 수 있다. 외부 입력(2000)은 정전 용량에 변화를 제공할 수 있는 입력 수단을 모두 포함할 수 있다. 예를 들어, 센서층(200)은 사용자의 신체와 같은 패시브 타입의 입력 수단뿐만 아니라, 구동 신호를 제공하는 액티브 타입의 입력 수단에 의한 입력도 감지할 수 있다.
센서층(200)은 제1 센싱 그룹 및 제2 센싱 그룹을 포함할 수 있다. 제1 센싱 그룹에 의해 외부 입력(2000)에 의한 좌표가 감지되고, 제2 센싱 그룹에 의해 제스처가 감지될 수 있다. 이에 대한 설명은 후술된다.
메인 구동부(1000C)는 전자 장치(1000)의 전반적인 동작을 제어할 수 있다. 예를 들어, 메인 구동부(1000C)는 표시 구동부(100C) 및 센서 구동부(200C)의 동작을 제어할 수 있다. 메인 구동부(1000C)는 적어도 하나의 마이크로 프로세서를 포함할 수 있으며, 메인 구동부(1000C)는 호스트로 지칭될 수도 있다. 메인 구동부(1000C)은 그래픽 컨트롤러를 더 포함할 수 있다.
표시 구동부(100C)는 표시층(100)을 구동할 수 있다. 표시 구동부(100C)는 메인 구동부(1000C)로부터 영상 데이터(RGB) 및 제어 신호(D-CS)를 수신할 수 있다. 제어 신호(D-CS)는 다양한 신호를 포함할 수 있다. 예를 들어 제어 신호(D-CS)는 입력수직동기신호, 입력수평동기신호, 메인 클럭, 및 데이터 인에이블 신호 등을 포함할 수 있다. 표시 구동부(100C)는 제어 신호(D-CS)를 근거로 표시층(100)에 신호를 제공하는 타이밍을 제어하기 위한 수직동기신호 및 수평동기신호를 생성할 수 있다.
센서 구동부(200C)는 센서층(200)을 구동할 수 있다. 센서 구동부(200C)는 메인 구동부(1000C)로부터 제어 신호(I-CS)를 수신할 수 있다. 제어 신호(I-CS)는 센서 구동부(200C)의 구동 모드를 결정하는 모드 결정신호 또는 클럭 신호를 포함할 수 있다.
센서 구동부(200C)는 센서층(200)으로부터 수신한 신호에 근거하여 입력의 좌표정보를 산출하고, 좌표정보를 갖는 신호(I-SS)를 메인 구동부(1000C)에 제공할 수 있다. 또는, 센서 구동부(200C)는 센서층(200)으로부터 수신한 신호에 근거하여 제스처를 감지하고, 이에 대한 정보를 갖는 신호(I-SS)를 메인 구동부(1000C)에 제공할 수 있다. 메인 구동부(1000C)는 신호(I-SS)에 근거하여 사용자 입력에 대응하는 동작을 실행시킨다. 예컨대, 메인 구동부(1000C)는 신호(I-SS)를 근거로 표시층(100)에 새로운 어플리케이션 이미지가 표시되도록 표시 구동부(100C)를 동작시킬 수 있다.
본 발명의 일 실시예에 따르면, 센서층(200)은 외부 입력(2000)에 의한 좌표(2D 터치), 및 제스처(예를 들어, 3D 터치) 입력을 모두 감지할 수 있다. 따라서, 센서층(200)을 제어하는 하나의 센서 구동부(200C)를 이용하여 2D 터치 및 3D 터치를 모두 감지할 수 있다. 다만, 이는 일 예일 뿐, 2D 터치를 감지하기 위한 구동부와 3D 터치를 감지하는 구동부가 분리되어 제공될 수도 있다.
도 3a는 본 발명의 일 실시예에 따른 전자 장치(1000)의 단면도이다.
도 3a를 참조하면, 전자 장치(1000)는 표시층(100), 센서층(200), 반사 방지층(300), 및 윈도우(400)를 포함할 수 있다.
표시층(100)은 베이스층(110), 회로층(120), 발광 소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층일 수 있다.
회로층(120)은 베이스층(110) 위에 배치될 수 있다. 회로층(120)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 배선 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(110) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이 후, 회로층(120)에 포함된 반도체 패턴, 도전 패턴, 및 신호 배선 이 형성될 수 있다.
발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자층(130)은 발광 소자를 포함할 수 있다. 예를 들어, 발광 소자층(130)은 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다.
센서층(200)은 표시층(100) 위에 배치될 수 있다. 센서층(200)은 연속된 공정을 통해 표시층(100) 위에 형성될 수 있다. 이 경우, 센서층(200)은 표시층(100) 위에 직접 배치된다고 표현될 수 있다. 직접 배치된다는 것은 센서층(200)과 표시층(100) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(200)과 표시층(100) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 또는, 센서층(200)은 표시층(100)과 접착 부재를 통해 서로 결합될 수 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다.
반사 방지층(300)은 센서층(200) 위에 배치될 수 있다. 반사 방지층(300)은 전자 장치(1000)의 외부로부터 입사되는 외부광의 반사율을 감소시킬 수 있다. 반사 방지층(300)은 센서층(200) 위에 직접 배치될 수 있다. 다만, 이에 제한되는 것은 아니며, 반사 방지층(300)과 센서층(200) 사이에는 접착 부재가 배치될 수도 있다.
윈도우(400)는 반사 방지층(300) 위에 배치될 수 있다. 윈도우(400)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(400)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(400)는 다층 구조 또는 단층 구조를 가질 수 있다. 예를 들어, 윈도우(400)는 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
도 3b는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 3b를 참조하면, 전자 장치(1000_1)는 표시층(100_1), 센서층(200_1), 반사 방지층(300), 및 윈도우(400)를 포함할 수 있다.
표시층(100_1)은 베이스 기판(110_1), 회로층(120_1), 발광 소자층(130_1), 봉지 기판(140_1), 및 결합 부재(150_1)를 포함할 수 있다.
베이스 기판(110_1) 및 봉지 기판(140_1) 각각은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있으나, 특별히 이에 제한되는 것은 아니다.
결합 부재(150_1)는 베이스 기판(110_1)과 봉지 기판(140_1) 사이에 배치될 수 있다. 결합 부재(150_1)는 봉지 기판(140_1)을 베이스 기판(110_1) 또는 회로층(120_1)에 결합시킬 수 있다. 결합 부재(150_1)는 무기물 또는 유기물을 포함할 수 있다. 예를 들어, 무기물은 프릿 실(frit seal)을 포함할 수 있고, 유기물은 광 경화성 수지 또는 광 가소성 수지를 포함할 수 있다. 다만, 결합 부재(150_1)를 구성하는 물질이 상기 예에 제한되는 것은 아니다.
센서층(200_1)은 봉지 기판(140_1) 위에 직접 배치될 수 있다. 직접 배치된다는 것은 센서층(200_1)과 봉지 기판(140_1) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(200_1)과 표시층(100_1) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 다만, 이에 제한되는 것은 아니며, 센서층(200_1)과 봉지 기판(140_1) 사이에는 접착층이 더 배치될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 전자 장치(1000)의 단면도이다.
도 4를 참조하면, 베이스층(110)의 상면에 적어도 하나의 무기층이 형성된다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시층(100)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
버퍼층(BFL)은 베이스층(110)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘 옥사이드, 실리콘 나이트라이드, 및 실리콘 옥시 나이트라이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘 옥사이드층과 실리콘 나이트라이드층이 교대로 적층된 구조를 포함할 수 있다.
반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 폴리 실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질 실리콘, 저온 다결정 실리콘, 또는 산화물 반도체를 포함할 수도 있다.
도 4는 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 실질적으로 전극 또는 신호 배선의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호 배선일 수 있다.
화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광 소자를 포함하는 등가회로를 가질 수 있으며, 화소의 등가회로도는 다양한 형태로 변형될 수 있다. 도 4에서는 화소에 포함되는 하나의 트랜지스터(100PC) 및 발광 소자(100PE)를 예시적으로 도시하였다.
트랜지스터(100PC)의 소스 영역(SC), 액티브 영역(AL), 및 드레인 영역(DR)이 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SC) 및 드레인 영역(DR)은 단면 상에서 액티브 영역(AL)으로부터 서로 반대 방향으로 연장될 수 있다. 도 4에는 반도체 패턴으로부터 형성된 연결 신호 배선(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 배선(SCL)은 평면 상에서 트랜지스터(100PC)의 드레인 영역(DR)에 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘 옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(120)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
트랜지스터(100PC)의 게이트(GT)는 제1 절연층(10) 위에 배치된다. 게이트(GT)는 금속 패턴의 일부분일 수 있다. 게이트(GT)는 액티브 영역(AL)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GT)는 마스크로 기능할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GT)를 커버할 수 있다. 제2 절연층(20)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘 옥사이드, 실리콘 나이트라이드, 및 실리콘 옥시 나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE1)은 제3 절연층(30) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층들(10, 20, 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 배선(SCL)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(50)은 제4 절연층(40) 위에 배치될 수 있다. 제5 절연층(50)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(60)은 유기층일 수 있다.
발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자층(130)은 발광 소자(100PE)를 포함할 수 있다. 예를 들어, 발광 소자층(130)은 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다. 이하에서, 발광 소자(100PE)가 유기 발광 소자인 것을 예로 들어 설명하나, 특별히 이에 제한되는 것은 아니다.
발광 소자(100PE)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다.
제1 전극(AE)은 제6 절연층(60) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결 전극(CNE2)에 접속될 수 있다.
화소 정의막(70)은 제6 절연층(60) 위에 배치되며, 제1 전극(AE)의 일부분을 커버할 수 있다. 화소 정의막(70)에는 개구부(70-OP)가 정의된다. 화소 정의막(70)의 개구부(70-OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
액티브 영역(1000A, 도 1 참조)은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광 영역(PXA)은 개구부(70-OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 개구부(70-OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
제2 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치될 수 있다.
도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크 또는 잉크젯 공정를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 무기층, 유기층, 및 무기층을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다. 무기층들은 수분 및 산소로부터 발광 소자층(130)을 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다. 무기층들은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 또는 알루미늄 옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
센서층(200)은 베이스층(201), 제1 도전층(202), 감지 절연층(203), 제2 도전층(204), 및 커버 절연층(205)을 포함할 수 있다.
베이스층(201)은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 및 실리콘 옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스층(201)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 베이스층(201)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(202) 및 제2 도전층(204) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 산화 아연(zinc oxide, ZnO), 또는 인듐 아연 주석 산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
반사 방지층(300)은 센서층(200) 위에 배치될 수 있다. 반사 방지층(300)은 분할층(310), 복수의 컬러 필터들(320), 및 평탄화층(330)를 포함할 수 있다.
분할층(310)은 제2 도전층(204)의 도전 패턴과 중첩하여 배치될 수 있다. 커버 절연층(205)은 분할층(310)과 제2 도전층(204) 사이에 배치될 수 있다. 본 발명의 다른 일 실시예에서, 커버 절연층(205)은 생략될 수도 있다.
분할층(310)은 제2 도전층(204)에 의한 외부광 반사를 방지할 수 있다. 분할층(310)을 구성하는 물질은 광을 흡수하는 물질이라면 특별히 한정되지 않는다. 분할층(310)은 블랙컬러를 갖는 층으로, 일 실시예에서 분할층(310)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
분할층(310)에는 분할 개구(310-op)가 정의될 수 있다. 분할 개구(310-op)는 발광층(EL)과 중첩할 수 있다. 컬러 필터(320)는 분할 개구(310-op)에 대응하여 배치될 수 있다. 컬러 필터(320)는 컬러 필터(320)와 중첩하는 발광층(EL)에서 제공되는 광을 투과시킬 수 있다.
평탄화층(330)은 분할층(310) 및 컬러 필터(320)를 커버할 수 있다. 평탄화층(330)은 유기물을 포함할 수 있으며, 평탄화층(330)의 상면에 평탄면을 제공할 수 있다. 일 실시예에서, 평탄화층(330)은 생략될 수도 있다.
본 발명의 일 실시예에서, 반사 방지층(300)은 컬러 필터들(320) 대신 반사 조정층을 포함할 수 있다. 예를 들어, 도 4의 도시에서 컬러 필터들(320)이 생략되고, 컬러 필터들(320)이 생략된 자리에 반사 조정층이 추가될 수 있다. 반사 조정층은 표시 패널 및/또는 전자 기기 내부에서 반사된 빛 또는 표시 패널 및/또는 전자 기기 외부에서 입사하는 빛 중 일부 대역의 빛을 선택적으로 흡수할 수 있다.
일 예로, 반사 조정층은 490 nm 내지 505 nm의 제1 파장 영역 및 585 nm 내지 600nm의 제2 파장 영역을 흡수하여, 상기 제1 파장 영역 및 상기 제2 파장 영역에서의 광투과율이 40 % 이하로 구비될 수 있다. 반사 조정층은 발광층(EL)에서 방출된 적색, 녹색, 및 청색의 광의 파장 범위에서 벗어난 파장의 빛을 흡수할 수 있다. 이와 같이 반사 조정층은 발광층(EL)에서 방출된 적색, 녹색 또는 청색의 파장 범위에 속하지 않는 파장의 빛을 흡수함으로써, 표시 패널 및/또는 전자 기기의 휘도가 감소되는 것이 방지 또는 최소화될 수 있다. 또한, 동시에 표시 패널 및/또는 전자 기기의 발광 효율이 저하되는 것이 방지 또는 최소화될 수 있고, 시인성이 향상될 수 있다.
반사 조정층은 염료, 안료 또는 이들의 조합을 포함하는 유기물층으로 구비될 수 있다. 반사 조정층은 테트라아자포르피린(Tetraazaporphyrin, TAP)계 화합물, 포피린(Porphyrin)계 화합물, 메탈 포피린(Metal Porphyrin)계 화합물, 옥사진(Oxazine)계 화합물, 스쿠아릴륨(Squarylium)계 화합물, 트리아릴메탄(Triarylmethane)계 화합물, 폴리메틴(Polymethine)계 화합물, 트라퀴논(anthraquinone)계 화합물, 프탈로시아닌(Phthalocyanine)계 화합물, 아조(azo)계 화합물, 페릴렌(perylene)계 화합물, 크산텐(Xanthene)계 화합물, 디이모늄(diimmonium)계　화합물, 디피로메텐계(Dipyrromethene)계 화합물, 시아닌(Cyanine)계 화합물, 및 이들의 조합을 포함할 수 있다.
일 실시예에서, 반사 조정층은 약 64% 내지 72%의 투과율을 가질 수 있다. 반사 조정층의 투과율은 반사 조정층에 포함된 안료 및/또는 염료의 함량에 따라 조절될 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시층(100) 및 표시 구동부(100C)의 블록도이다.
도 5를 참조하면, 표시층(100)은 복수의 스캔 배선들(SL1-SLn), 복수의 데이터 배선들(DL1-DLm), 및 복수의 화소들(PX)을 포함할 수 있다. 화소들(PX) 각각은 데이터 배선들(DL1-DLm) 중 대응하는 데이터 배선과 연결되고, 스캔 배선들(SL1-SLn) 중 대응하는 스캔 배선과 연결된다. 본 발명의 일 실시예에서 표시층(100)은 발광 제어 배선들을 더 포함하고, 표시 구동부(100C)는 발광 제어 배선들에 제어신호들을 제공하는 발광 구동 회로를 더 포함할 수 있다. 표시층(100)의 구성은 특별히 제한되지 않는다.
스캔 배선들(SL1-SLn) 각각은 제1 방향(DR1)을 따라 연장되고, 스캔 배선들(SL1-SLn)은 제2 방향(DR2)으로 이격되어 배열될 수 있다. 데이터 배선들(DL1-DLm) 각각은 제2 방향(DR2)을 따라 연장되고, 데이터 배선들(DL1-DLm)은 제1 방향(DR1)으로 이격되어 배열될 수 있다.
표시 구동부(100C)는 신호 제어 회로(100C1), 스캔 구동 회로(100C2), 및 데이터 구동 회로(100C3)를 포함할 수 있다.
신호 제어 회로(100C1)는 메인 구동부(1000C, 도 2 참조)로부터 영상 데이터(RGB) 및 제어 신호(D-CS)를 수신할 수 있다. 제어 신호(D-CS)는 다양한 신호를 포함할 수 있다. 예를 들어, 제어 신호(D-CS)는 입력수직동기신호, 입력수평동기신호, 메인 클럭, 및 데이터 인에이블 신호 등을 포함할 수 있다.
신호 제어 회로(100C1)는 제어 신호(D-CS)에 기초하여 제1 제어 신호(CONT1) 및 수직동기신호(Vsync)를 생성하고, 제1 제어 신호(CONT1) 및 수직동기신호(Vsync)를 스캔 구동 회로(100C2)로 출력할 수 있다.
신호 제어 회로(100C1)는 제어 신호(D-CS)에 기초하여 제2 제어 신호(CONT2) 및 수평동기신호(Hsync)를 생성하고, 제2 제어 신호(CONT2) 및 수평동기신호(Hsync)를 데이터 구동 회로(100C3)로 출력할 수 있다.
또한, 신호 제어 회로(100C1)는 영상 데이터(RGB)를 표시층(100)의 동작 조건에 맞게 처리한 구동 신호(DS)를 데이터 구동 회로(100C3)로 출력할 수 있다. 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)는 스캔 구동 회로(100C2) 및 데이터 구동 회로(100C3)의 동작에 필요한 신호로써 특별히 제한되지 않는다.
스캔 구동 회로(100C2)는 제1 제어 신호(CONT1) 및 수직동기신호(Vsync)에 응답해서 복수 개의 스캔 배선들(SL1-SLn)을 구동한다. 본 발명의 일 실시예에서, 스캔 구동 회로(100C2)는 표시층(100) 내의 회로층(120, 도 4 참조)과 동일한 공정으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 스캔 구동 회로(100C2)는 집적 회로 (Integrated circuit, IC)로 구현되어서 표시층(100)의 소정 영역에 직접 실장되거나 별도의 인쇄 회로 기판에 칩 온 필름(chip on film: COF) 방식으로 실장되어서 표시층(100)과 전기적으로 연결될 수 있다.
데이터 구동 회로(100C3)는 신호 제어 회로(100C1)로부터의 제2 제어 신호(CONT2), 수평동기신호(Hsync), 및 구동 신호(DS)에 응답해서 데이터 배선들(DL1-DLm)로 계조 전압을 출력할 수 있다. 데이터 구동 회로(100C3)는 집적 회로로 구현되어 표시층(100)의 소정 영역에 직접 실장되거나 별도의 인쇄 회로 기판에 칩온 필름 방식으로 실장되어서 표시층(100)과 전기적으로 연결될 수 있으나, 특별히 한정되는 것은 아니다. 예를 들어, 데이터 구동 회로(100C3)는 표시층(100) 내의 회로층(120, 도 4 참조)과 동일한 공정으로 형성될 수도 있다.
도 6a는 본 발명의 일 실시예에 따른 센서층(200) 및 센서 구동부(200C)의 블록도이다.
도 6a를 참조하면, 센서층(200)은 제1 센싱 그룹(200G1), 및 제2 센싱 그룹(200G2)을 포함할 수 있다. 제1 센싱 그룹(200G1)에 의해 외부 입력에 의한 좌표가 감지되고, 제2 센싱 그룹(200G2)에 의해 제스처가 감지될 수 있다. 제1 센싱 그룹(200G1) 및 제2 센싱 그룹(200G2)은 모두 액티브 영역(1000A, 도 1 참조)과 중첩할 수 있다. 따라서, 주변 영역(1000NA, 도 1 참조)의 면적 증가 없이 제스처를 감지하는 전자 장치(1000, 도 1 참조)가 제공될 수 있다.
제1 센싱 그룹(200G1)은 복수의 제1 전극들(210) 및 복수의 제2 전극들(220)을 포함할 수 있다. 제1 전극들(210)은 제1 방향(DR1)을 따라 배열되며, 제1 전극들(210) 각각은 제2 방향(DR2)을 따라 연장할 수 있다. 제2 전극들(220)은 제2 방향(DR2)을 따라 배열되며, 제2 전극들(220) 각각은 제1 방향(DR1)을 따라 연장할 수 있다. 제1 전극들(210)은 제2 전극들(220)과 교차할 수 있다.
제1 전극들(210) 각각은 제1 부분(211) 및 제2 부분(212)을 포함할 수 있다. 제1 부분(211)과 제2 부분(212)은 서로 일체의 형상을 가지며, 동일한 층 상에 배치될 수 있다.
제2 전극들(220) 각각은 감지 패턴(221) 및 브릿지 패턴(222)을 포함할 수 있다. 서로 인접한 2 개의 감지 패턴들(221)이 한 개의 브릿지 패턴(222)에 의해 서로 전기적으로 연결된 것으로 예시적으로 도시하였으나, 특별히 이에 제한되는 것은 아니다. 예를 들어, 서로 인접한 2 개의 감지 패턴들(221)이 복수의 브릿지 패턴들(222)에 의해 전기적으로 연결될 수 있다.
제1 전극들(210)은 제1-1 전극(210-1), 제1-2 전극(210-2), 제1-3 전극(210-3), 제1-4 전극(210-4), 및 제1-5 전극(210-5)을 포함할 수 있다. 제1-1 전극(210-1), 제1-2 전극(210-2), 제1-3 전극(210-3), 제1-4 전극(210-4), 및 제1-5 전극(210-5)은 형상에 따라 구분될 수 있으며, 이들 중 적어도 일부는 복수로 제공될 수 있다.
제1 전극들(210)에는 복수의 개구들(210op)이 정의될 수 있다. 개구들(210op)은 제1 개구들(210op1), 제2 개구들(210op2), 제3 개구들(210op3), 제4 개구들(210op4), 및 제5 개구들(210op5)을 포함할 수 있다. 예를 들어, 제1-1 전극(210-1)에는 하나의 제1 개구(210op1)가 정의되고, 제1-2 전극(210-2)에는 하나의 제2 개구(210op2)가 정의되고, 제1-3 전극(210-3)에는 하나의 제3 개구(210op3), 하나의 제4 개구(210op4), 및 하나의 제5 개구(210op5)가 정의될 수 있다. 하나의 제3 개구(210op3), 하나의 제4 개구(210op4), 및 하나의 제5 개구(210op5)는 제2 방향(DR2)을 따라 서로 이격될 수 있다.
제1-1 전극(210-1), 제1-3 전극(210-3), 및 제1-2 전극(210-2)은 제1 방향(DR1)을 따라 배열될 수 있다. 제1-1 전극(210-1)과 제1-3 전극(210-3) 사이에는 제1-4 전극(210-4)이 배치되고, 제1-3 전극(210-3)과 제1-2 전극(210-2) 사이에는 제1-5 전극(210-5)이 배치될 수 있다.
제2 센싱 그룹(200G2)은 중심 전극(230) 및 복수의 주변 전극들(240, 250, 260, 270)을 포함할 수 있다. 중심 전극(230) 및 주변 전극들(240, 250, 260, 270)은 개구들(210op)에 배치될 수 있다. 따라서, 제2 센싱 그룹(200G2)은 모두 액티브 영역(1000A, 도 1 참조)과 중첩할 수 있다. 그 결과, 주변 영역(1000NA, 도 1 참조)의 면적 증가 없이 제스처를 감지하는 전자 장치(1000, 도 1 참조)가 제공될 수 있다.
주변 전극들(240, 250, 260, 270)은 서로 이격된 제1 주변 전극(240), 제2 주변 전극(250), 제3 주변 전극(260), 및 제4 주변 전극(270)을 포함할 수 있다.
제1 주변 전극(240)과 제2 주변 전극(250)은 중심 전극(230)을 사이에 두고 제1 방향(DR1)으로 서로 이격되고, 제3 주변 전극(260), 및 제4 주변 전극(270)은 중심 전극(230)을 사이에 두고 제2 방향(DR2)으로 서로 이격될 수 있다. 또한, 중심 전극(230)을 중심에 두고, 제4 주변 전극(270), 제2 주변 전극(250), 제3 주변 전극(260), 및 제1 주변 전극(240)이 시계 방향으로 배열될 수 있다. 따라서, 상하 방향 제스처, 하상 방향 제스처, 좌우 방향 제스처, 우좌 방향 제스처, 시계 방향 제스처, 및 반시계 방향 제스처는 중심 전극(230) 및 제1 내지 제4 주변 전극들(240, 250, 260, 270)에 의해 감지될 수 있다.
중심 전극(230)과 제1 내지 제4 주변 전극들(240, 250, 260, 270) 각각의 사이의 거리가 멀어질수록, 제스처 센싱 가능 높이가 더 증가될 수 있다. 따라서, 제1 센싱 그룹(200G1)에서 송신 전극(예를 들어, 제1 전극(210))과 수신 전극(예를 들어, 제2 전극(220)) 사이의 거리보다 제2 센싱 그룹(200G2)에서 송신 전극(예를 들어, 중심 전극(230))과 수신 전극(예를 들어, 제1, 제2, 제3, 또는 제4 주변 전극(240, 250, 260, 또는 270) 사이의 거리가 더 클 수 있다.
중심 전극(230)과 제1 내지 제4 주변 전극들(240, 250, 260, 270) 각각의 사이에는 제1 전극들(210) 중 적어도 하나의 제1 전극 또는 제2 전극들(220) 중 적어도 하나의 제2 전극이 배치될 수 있다. 도 6a에서는 중심 전극(230)과 제1 내지 제4 주변 전극들(240, 250, 260, 270) 각각의 사이에 두 개의 제1 전극들 또는 두 개의 제2 전극들이 배열된 것을 예시적으로 도시하였으나, 이에 특별히 제한되는 것은 아니다. 중심 전극(230)과 제1 내지 제4 주변 전극들(240, 250, 260, 270) 각각의 사이에 배치된 제1 전극들, 예를 들어, 제1-4 전극(210-4), 및 제1-5 전극(210-5)에는 개구들(210op)이 정의되지 않을 수 있다.
센서 구동부(200C)는 메인 구동부(1000C, 도 2 참조)로부터 제어 신호(I-CS)를 수신할 수 있고, 메인 구동부(1000C, 도 2 참조)로 신호(I-SS)를 제공할 수 있다.
센서 구동부(200C)는 집적 회로(Integrated circuit, IC)로 구현되어서 센서층(200)의 소정 영역에 직접 실장되거나 별도의 인쇄 회로 기판에 칩 온 필름(chip on film: COF) 방식으로 실장되어서 센서층(200)과 전기적으로 연결될 수 있다.
센서 구동부(200C)는 센서 제어 회로(200C1), 신호 생성 회로(200C2), 및 입력 검출 회로(200C3)를 포함할 수 있다. 센서 제어 회로(200C1)는 제어 신호(I-CS)를 근거로 신호 생성 회로(200C2), 및 입력 검출 회로(200C3)의 동작을 제어할 수 있다.
센서 구동부(200C)는 제1 구동 모드 및 제2 구동 모드로 선택적으로 구동될 수 있다. 즉, 센서 구동부(200C)는 제1 구동 모드 및 제2 구동 모드로 시분할 구동될 수 있다. 제1 구동 모드는 제1 센싱 그룹(200G1)의 동작을 제어하는 모드이고, 제2 구동 모드는 제2 센싱 그룹(200G2)의 동작을 제어하는 모드일 수 있다. 제1 구동 모드는 외부 입력에 대한 좌표를 센싱하는 2D 터치 감지 모드일 수 있고, 제2 구동 모드는 제스처를 감지하는 3D 터치 감지 모드일 수 있다.
제1 구동 모드에서 신호 생성 회로(200C2)는 구동 신호(DS1)를 센서층(200), 예를 들어, 제1 전극들(210)로 순차적으로 출력할 수 있다. 입력 검출 회로(200C3)는 감지 신호들(SS1)을 센서층(200)으로부터 수신할 수 있다. 예를 들어, 입력 검출 회로(200C3)는 제2 전극들(220)로부터 감지 신호들(SS1)을 수신할 수 있다. 본 발명의 일 실시예에서, 신호 생성 회로(200C2)는 제2 전극들(220)로 구동 신호(DS1)를 순차적으로 출력하고, 입력 검출 회로(200C3)는 제1 전극들(210)로부터 감지 신호들(SS1)을 수신할 수도 있다. 구동 신호(DS1)는 제1 구동 신호, 제1 송신 신호, 또는 제1 TX 신호로 지칭될 수 있고, 감지 신호들(SS1)은 제1 감지 신호들, 제1 수신 신호들, 또는 제1 RX 신호들로 지칭될 수 있다.
제2 구동 모드에서 신호 생성 회로(200C2)는 구동 신호(DS2)를 센서층(200), 예를 들어, 중심 전극(230)으로 출력할 수 있다. 입력 검출 회로(200C3)는 감지 신호들(SS2)을 센서층(200), 예를 들어, 제1 내지 제4 주변 전극들(240, 250, 260, 270)로부터 수신할 수 있다. 구동 신호(DS2)는 제2 구동 신호, 제2 송신 신호, 또는 제2 TX 신호로 지칭될 수 있고, 감지 신호들(SS2)은 제2 감지 신호들, 제2 수신 신호들, 또는 제2 RX 신호들로 지칭될 수 있다.
도 6b는 본 발명의 일 실시예에 따른 센서층(200)의 평면도이다.
도 6a 및 도 6b를 참조하면, 복수의 트레이스 라인들(210t, 220t, 230t, 240t, 250t, 260t, 270t)은 제1 전극들(210)에 각각 전기적으로 연결된 복수의 제1 트레이스 라인들(210t), 제2 전극들(220)에 각각 전기적으로 연결된 복수의 제2 트레이스 라인들(220t), 중심 전극(230)에 전기적으로 연결된 중심 트레이스 라인(230t), 제1 주변 전극(240)에 전기적으로 연결된 제1 주변 트레이스 라인(240t), 제2 주변 전극(250)에 전기적으로 연결된 제2 주변 트레이스 라인(250t), 제3 주변 전극(260)에 전기적으로 연결된 제3 주변 트레이스 라인(260t), 및 제4 주변 전극(270)에 전기적으로 연결된 제4 주변 트레이스 라인(270t)을 포함할 수 있다.
본 발명의 일 실시예에서, 중심 트레이스 라인(230t) 및 제1 내지 제4 주변 트레이스 라인들(240t, 250t, 260t, 270t)은 서로 인접하지 않을 수 있다. 즉, 제2 센싱 그룹(200G2)에 연결된 중심 트레이스 라인(230t) 및 제1 내지 제4 주변 트레이스 라인들(240t, 250t, 260t, 270t) 간의 신호 간섭이 감소 또는 제거될 수 있다. 따라서, 제스처를 감지하는 정확도가 향상될 수 있다.
도 6b에 도시된 실시예에 따르면, 제3 주변 트레이스 라인(260t)과 중심 트레이스 라인(230t) 사이에는 제1 트레이스 라인들(210t) 중 일부 제1 트레이스 라인들이 배치될 수 있다. 중심 트레이스 라인(230t)과 제2 주변 트레이스 라인(250t) 사이에는 제1 트레이스 라인들(210t) 중 다른 일부 제1 트레이스 라인들 및 제2 트레이스 라인들(220t) 중 일부 제2 트레이스 라인들이 배치될 수 있다. 제2 주변 트레이스 라인(250t)과 제4 주변 트레이스 라인(270t) 사이에는 제2 트레이스 라인들(220t) 중 다른 일부 제2 트레이스 라인들이 배치될 수 있다. 제1 주변 트레이스 라인(240t)과 제3 주변 트레이스 라인(260t) 사이에는 제1 트레이스 라인들(210t) 중 또 다른 일부 제1 트레이스 라인들이 배치될 수 있다.
상술된 예는 일 예일 뿐, 중심 트레이스 라인(230t) 및 제1 내지 제4 주변 트레이스 라인들(240t, 250t, 260t, 270t) 사이들 각각에 제1 트레이스 라인들(210t) 및 제2 트레이스 라인들(220t) 중 적어도 일부가 배치된다면, 다양한 실시예로 변형될 수 있다.
트레이스 라인들(210t, 220t, 230t, 240t, 250t, 260t, 270t)은 복수의 패드들(PD)에 각각 연결될 수 있다. 따라서, 패드들(PD)은 제1 센싱 그룹(200G1) 및 제2 센싱 그룹(200G2)과 전기적으로 연결될 수 있다.
도 7a는 도 6b에 도시된 I-I'을 따라 절단한 본 발명의 일 실시예에 따른 센서층(200)의 단면도이다.
도 6b 및 도 7a를 참조하면, 센서층(200)은 바텀 브릿지 구조를 가질 수 있다. 예를 들어, 브릿지 패턴(222)은 제1 도전층(202, 도 4 참조)으로부터 형성되고, 제1 부분(211), 제2 부분(212), 및 감지 패턴(221)은 제2 도전층(204, 도 4 참조)로부터 형성될 수 있다. 감지 절연층(203)을 관통하는 컨택홀(CNT-I)을 통해서 감지 패턴(221)은 브릿지 패턴(222)과 접속될 수 있다.
도 7b는 도 6b에 도시된 I-I'을 따라 절단한 본 발명의 일 실시예에 따른 센서층(200)의 단면도이다.
도 6b 및 도 7b를 참조하면, 센서층(200)은 탑 브릿지 구조를 가질 수 있다. 예를 들어, 브릿지 패턴(222)은 제2 도전층(204, 도 4 참조)으로부터 형성되고, 제1 부분(211), 제2 부분(212), 및 감지 패턴(221)은 제1 도전층(202, 도 4 참조)로부터 형성될 수 있다. 감지 절연층(203)을 관통하는 컨택홀(CNT-I)을 통해서 브릿지 패턴(222)은 감지 패턴(221)과 접속될 수 있다.
도 8a는 도 6b에 도시된 II-II'을 따라 절단한 본 발명의 일 실시예에 따른 센서층(200)의 단면도이다.
도 6b 및 도 8a를 참조하면, 트레이스 라인들(210t, 220t, 230t, 240t, 250t, 260t, 270t) 중 하나의 제2 트레이스 라인(220t) 및 제4 주변 트레이스 라인(270t)의 단면이 대표적으로 도시되었다.
하나의 제2 트레이스 라인(220t) 및 제4 주변 트레이스 라인(270t) 각각은 복수의 층들을 포함할 수 있다. 예를 들어, 하나의 제2 트레이스 라인(220t) 및 제4 주변 트레이스 라인(270t) 각각은 제1 도전층(202, 도 4 참조)으로부터 형성된 제1 층 배선, 제2 도전층(204, 도 4 참조)으로부터 형성된 제2 층 배선을 포함할 수 있고, 제1 층 배선과 제2 층 배선은 서로 전기적으로 연결될 수 있다. 하나의 제2 트레이스 라인(220t) 및 제4 주변 트레이스 라인(270t) 각각이 복수의 층들을 포함하는 경우, 저항은 더 낮아질 수 있다.
도 8b는 도 6b에 도시된 II-II'을 따라 절단한 본 발명의 일 실시예에 따른 센서층(200)의 단면도이다.
도 6b 및 도 8b를 참조하면, 트레이스 라인들(210t, 220t, 230t, 240t, 250t, 260t, 270t) 중 하나의 제2 트레이스 라인(220ta) 및 제4 주변 트레이스 라인(270ta)의 단면이 대표적으로 도시되었다. 하나의 제2 트레이스 라인(220ta) 및 제4 주변 트레이스 라인(270ta)은 제2 도전층(204, 도 4 참조)로부터 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 하나의 제2 트레이스 라인(220ta) 및 제4 주변 트레이스 라인(270ta)은 제1 도전층(202, 도 4 참조)으로부터 형성되어, 베이스층(201)과 감지 절연층(203) 사이에 배치될 수도 있다.
본 발명의 다른 일 실시예에서, 트레이스 라인들(210t, 220t, 230t, 240t, 250t, 260t, 270t) 중 일부는 도 8a에 도시된 것과 같은 다층 구조를 갖고, 다른 일부는 도 8b에 도시된 것과 같은 단층 구조를 가질 수도 있다. 또한, 본 발명의 다른 일 실시예에서, 트레이스 라인들(210t, 220t, 230t, 240t, 250t, 260t, 270t) 중 일부는 제1 도전층(202, 도 4 참조)으로부터 형성되어, 베이스층(201)과 감지 절연층(203) 사이에 배치될 수 있고, 다른 일부는 제2 도전층(204, 도 4 참조)로부터 형성될 수 있다.
도 9는 도 6b에 도시된 XX' 영역을 확대한 평면도이다.
도 6b 및 도 9를 참조하면, 제1 부분(211)은 메쉬 구조를 가질 수 있다. 제1 부분(211)에는 개구(OP-M)가 정의될 수 있다. 하나의 개구(OP-M)는 화소 정의막(70, 도 4 참조)에 정의된 개구부(70-OP)와 중첩할 수 있다. 다만, 이는 일 예일 뿐, 하나의 개구(OP-M)가 복수의 개구부들(70-OP)과 중첩할 수도 있다.
제2 부분(212), 감지 패턴(221), 브릿지 패턴(222), 중심 전극(230) 및 주변 전극들(240, 250, 260, 270) 각각도 제1 부분(211)과 실질적으로 동일한 메쉬 구조를 가질 수 있다.
도 10은 본 발명의 일 실시예에 따른 센싱 유닛(SU)의 평면도이다. 도 11은 본 발명의 일 실시예에 따른 센싱 유닛(SU)의 교차 영역을 확대한 평면도이다.
도 6b, 도 10 및 도 11을 참조하면, 센서층(200)은 복수의 센싱 유닛들(SU)로 구분될 수 있다. 센싱 유닛들(SU) 각각은 제1 전극들(210)과 제2 전극들(220)의 교차 영역들 중 대응하는 교차 영역을 포함할 수 있다. 교차 영역은 브릿지 패턴들(222)이 배치된 영역일 수 있다.
센싱 유닛(SU)은 절반의 제1 부분(211), 제2 부분(212), 제2 부분(212)을 사이에 두고 배치된 또 다른 절반의 제1 부분(211), 절반의 감지 패턴(221), 2 개의 브릿지 패턴들(222), 또 다른 절반의 감지 패턴(221)을 포함할 수 있다.
2 개의 브릿지 패턴들(222)이 2 개의 감지 패턴들(221)을 연결할 수 있다. 2 개의 브릿지 패턴들(222과 2 개의 감지 패턴들(221) 사이에는 제1 내지 제4 접속영역들(CNT-A1 내지 CNT-A4)이 제공된다. 제1 내지 제4 접속영역들(CNT-A1 내지 CNT-A4) 각각에 4개의 컨택홀들(CNT-I)이 형성될 수 있다. 다만, 이는 일 예일 뿐, 2 개의 감지 패턴들(221)은 도 6a 및 도 6b에서 설명된 바와 같이 하나의 브릿지 패턴에 의해 전기적으로 연결될 수도 있다. 또한, 본 발명의 다른 일 실시예에서, 2 개의 감지 패턴들(221)은 3개 이상의 브릿지 패턴들에 의해 전기적으로 연결될 수도 있다.
도 12는 도 6b에 도시된 AA' 영역을 확대하여 도시한 평면도이다.
도 6a, 도 6b 및 도 12를 참조하면, 중심 전극(230)은 복수의 중심 패턴들(231), 및 복수의 중심 브릿지 패턴들(232)을 포함할 수 있다. 중심 패턴들(231)은 제1 방향(DR1)을 따라 배열될 수 있다. 중심 패턴들(231) 각각은 제2 방향(DR2)을 따라 연장할 수 있다. 중심 브릿지 패턴들(232)은 중심 패턴들(231) 전기적으로 연결할 수 있다.
하나의 중심 패턴(231)은 하나의 제4 개구(210op4)에 배치될 수 있다. 서로 인접한 두 개의 중심 패턴들(231)은 하나의 중심 브릿지 패턴(232)에 의해 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 중심 패턴들(231)은 제2 도전층(204, 도 4 참조)에 포함되고, 중심 브릿지 패턴들(232)은 제1 도전층(202, 도 4 참조)에 포함될 수 있다. 본 발명의 다른 일 실시예에서, 중심 패턴들(231)은 제1 도전층(202, 도 4 참조)에 포함되고, 중심 브릿지 패턴들(232)은 제2 도전층(204, 도 4 참조)에 포함될 수 있다.
중심 트레이스 라인(230t)은 중심 전극(230)과 전기적으로 연결될 수 있다. 예를 들어, 중심 트레이스 라인(230t)과 중심 트레이스 라인(230t)과 가장 인접한 하나의 중심 패턴(231)은 중심 브릿지 패턴(232)에 의해 전기적으로 연결될 수 있다. 제1 전극들(210) 중 하나의 제1 전극(210-5), 예를 들어, 제1-5 전극(210-5)에는 라인 개구(210opL)가 정의될 수 있다. 중심 트레이스 라인(230t)은 라인 개구(210opL)에 중첩하여 배치될 수 있다. 중심 트레이스 라인(230t)의 적어도 일부는 제1 전극(210)과 유사하게 메쉬 구조를 가질 수 있다. 예를 들어, 중심 트레이스 라인(230t) 중 액티브 영역(1000A, 도 1 참조)에 중첩하는 일부분은 메쉬 구조를 가질 수 있다.
도 13은 도 6b에 도시된 BB' 영역을 확대하여 도시한 평면도이다. 도 14a는 도 6b에 도시된 CC' 영역을 확대하여 도시한 평면도이다.
도 6a, 도 6b, 도 13 및 도 14a를 참조하면, 제1 주변 전극(240)은 복수의 제1 주변 패턴들(241) 및 제1 주변 브릿지 패턴(242)을 포함할 수 있다. 제1 주변 패턴들(241)은 제1 방향(DR1)을 따라 배열될 수 있다. 제1 주변 패턴들(241)각각은 제2 방향(DR2)을 따라 연장할 수 있다.
제2 주변 전극(250)은 복수의 제2 주변 패턴들(251) 및 제2 주변 브릿지 패턴(252)을 포함할 수 있다. 복수의 제2 주변 패턴들(251)은 제2 방향(DR2)을 따라 배열될 수 있다. 제2 주변 패턴들(251)각각은 제2 방향(DR2)을 따라 연장할 수 있다.
하나의 제1 주변 패턴(241)은 제1 개구(210op1)에 배치될 수 있다. 서로 인접한 두 개의 제1 주변 패턴들(241)은 제1 주변 브릿지 패턴(242)에 의해 전기적으로 연결될 수 있다. 하나의 제2 주변 패턴(251)은 제2 개구(210op2)에 배치될 수 있다. 서로 인접한 두 개의 제2 주변 패턴들(251)은 제2 주변 브릿지 패턴(252)에 의해 전기적으로 연결될 수 있다.
제1 주변 패턴들(241) 및 제2 주변 패턴들(251)은 제2 도전층(204, 도 4 참조)에 포함되고, 제1 주변 브릿지 패턴(242) 및 제2 주변 브릿지 패턴(252)은 제1 도전층(202, 도 4 참조)에 포함될 수 있으나, 이에 특별히 제한되는 것은 아니다.
제1 주변 트레이스 라인(240t)은 제1 주변 전극(240)에 전기적으로 연결되고, 제2 주변 트레이스 라인(250t)은 제2 주변 전극(250)에 전기적으로 연결될 수 있다. 제1 주변 트레이스 라인(240t)은 제1 주변 패턴들(241)과 동일한 층 상에 배치될 수 있다. 또한, 제2 주변 트레이스 라인(250t)은 제2 주변 패턴들(251)과 동일한 층 상에 배치될 수 있다. 예를 들어, 제1 주변 트레이스 라인(240t)은 하나의 제1 주변 패턴(241)과 일체의 형상을 가지며, 돌출 연장된 형태를 가질 수 있다. 제2 주변 트레이스 라인(250t)은 하나의 제2 주변 패턴(251)과 일체의 형상을 가지며, 돌출 연장된 형태를 가질 수 있다.
도 6a를 함께 참조하면, 중심 패턴(231, 도 12 참조)의 제2 방향(DR2)의 제1 길이(LT1)는 제1 주변 패턴(241)의 제2 방향(DR2)의 제2 길이(LT2), 및 제2 주변 패턴(251)의 제2 방향(DR2)의 제3 길이(LT3)와 실질적으로 동일할 수 있다.
제1 주변 패턴들(241)의 개수는 제2 주변 패턴들(251)의 개수와 동일할 수 있다. 도 13 및 도 14a에서는 제1 주변 패턴들(241)의 개수 및 제2 주변 패턴들(251)의 개수 각각이 두 개인 것을 예를 들어 도시하였으나, 이에 특별히 제한되는 것은 아니다. 예를 들어, 제1 주변 패턴들(241)의 개수 및 제2 주변 패턴들(251)의 개수는 1개 일 수도 있다. 이 경우, 제1 주변 브릿지 패턴(242) 및 제2 주변 브릿지 패턴(252)은 생략될 수 있다. 또한, 제1 주변 패턴들(241)의 개수 및 제2 주변 패턴들(251)의 개수 각각은 3개 이상일 수도 있다. 이 경우, 제1 주변 패턴들(241)의 개수 및 제2 주변 패턴들(251)의 개수의 증가에 대응하여, 제1 주변 브릿지 패턴(242) 및 제2 주변 브릿지 패턴(252)의 개수도 2 개 이상일 수 있다.
도 14b는 도 6b에 도시된 CC' 영역에 대응하는 본 발명의 일 실시예에 따른 영역을 확대하여 도시한 평면도이다.
도 14b를 참조하면, 제2 주변 트레이스 라인(250ta)은 제2 주변 전극(250)에 전기적으로 연결될 수 있다. 제2 주변 트레이스 라인(250ta)의 적어도 일부는 제2 주변 브릿지 패턴(252)과 동일한 층 상에 배치될 수 있다. 예를 들어, 도 6b를 함께 참조하면, 제2 주변 트레이스 라인(250ta) 전체는 제2 주변 브릿지 패턴(252)과 동일한 층 상에 배치될 수도 있다. 또는, 제1-2 전극(210-2)과 중첩하는 제2 주변 트레이스 라인(250ta)의 일부분은 제1 도전층(202, 도 4 참조)에 포함되고, 제2 주변 트레이스 라인(250ta)의 나머지 일부분은 제2 도전층(204, 도 4 참조)에 포함될 수 있다. 또는, 제2 주변 트레이스 라인(250ta)의 나머지 일부분은 도 8a와 설명된 것과 같은 복층 구조를 가질 수도 있다.
도 14b에서는 제2 주변 트레이스 라인(250ta)에 대해서만 설명하였으나, 도 14b에서 설명된 내용은 제1 주변 트레이스 라인(240t, 도 13 참조)에도 적용될 수 있다.
도 15는 도 6b에 도시된 DD' 영역을 확대하여 도시한 평면도이다.
도 6a, 도 6b 및 도 15를 참조하면, 제3 주변 전극(260)은 복수의 제3 주변 패턴들(261) 및 복수의 제3 주변 브릿지 패턴들(262)을 포함할 수 있다. 제3 주변 패턴들(261)은 제1 방향(DR1)을 따라 배열될 수 있다. 제3 주변 패턴들(261) 각각은 제2 방향(DR2)을 따라 연장할 수 있다.
하나의 제3 주변 패턴(261)은 제3 개구(210op3)에 배치될 수 있다. 서로 인접한 두 개의 제3 주변 패턴들(261)은 제3 주변 브릿지 패턴(262)에 의해 전기적으로 연결될 수 있다. 제3 주변 패턴들(261)은 제2 도전층(204, 도 4 참조)에 포함되고, 제3 주변 브릿지 패턴들(262)은 제1 도전층(202, 도 4 참조)에 포함될 수 있으나, 이에 특별히 제한되는 것은 아니다.
제3 주변 트레이스 라인(260t)은 제3 주변 전극(260)에 전기적으로 연결될 수 있다.
도 16a는 도 6b에 도시된 EE' 영역을 확대하여 도시한 평면도이다.
도 6a, 도 6b 및 도 16a를 참조하면, 제4 주변 전극(270)은 복수의 제4 주변 패턴들(271)을 포함할 수 있다. 제4 주변 패턴들(271)은 제1 방향(DR1)을 따라 배열될 수 있다. 제4 주변 패턴들(271) 각각은 제2 방향(DR2)을 따라 연장할 수 있다. 하나의 제4 주변 패턴(271)은 제5 개구(210op5)에 배치될 수 있다. 제4 주변 패턴들(271)은 제2 도전층(204, 도 4 참조)에 포함될 수 있으나, 이에 특별히 제한되는 것은 아니다
제4 주변 전극(270)은 제3 주변 전극(260)을 사이에 두고 패드들(PD)과 이격될 수 있다. 제4 주변 전극(270)과 연결된 제4 주변 트레이스 라인(270t) 주변에는 다른 트레이스 라인들이 배치되지 않을 수 있다. 따라서, 제4 주변 패턴들(271)은 연결 트레이스 부분(270cp)에 의해 서로 전기적으로 연결될 수 있다. 연결 트레이스 부분(270cp)은 주변 영역(1000NA, 도 1 참조)에 중첩하여 배치될 수 있다. 제4 주변 트레이스 라인(270t)은 연결 트레이스 부분(270cp)을 통해 제4 주변 전극(270)과 전기적으로 연결될 수 있다.
도 12, 도 15 및 도 16a를 함께 참조하면, 제3 주변 패턴들(261)의 개수는 제4 주변 패턴들(271)의 개수와 동일할 수 있다. 또한, 제3 주변 패턴들(261)의 개수 및 제4 주변 패턴들(271)의 개수 각각은 중심 패턴들(231)의 개수와 동일할 수 있다.
도 12, 도 15 및 도 16a 에서, 제3 주변 패턴들(261)의 개수, 제4 주변 패턴들(271)의 개수, 및 중심 패턴들(231)의 개수 각각이 4 개인 것을 예시적으로 도시하였으나, 본 발명이 이에 특별히 제한되는 것은 아니다. 예를 들어, 상기 개수들 각각은 1 개 또는 2 개 이상의 복수 개 일수도 있다.
도 16b는 도 6b에 도시된 EE' 영역에 대응하는 본 발명의 일 실시예에 따른 영역을 확대하여 도시한 평면도이다.
도 16b를 참조하면, 제4 주변 전극(270a)은 제4 주변 패턴들(271) 및 제4 주변 브릿지 패턴들(272)을 포함할 수 있다. 제4 주변 패턴들(271)은 제1 방향(DR1)을 따라 배열될 수 있다. 제4 주변 패턴들(271) 각각은 제2 방향(DR2)을 따라 연장할 수 있다.
서로 인접한 두 개의 제4 주변 패턴들(271)은 제4 주변 브릿지 패턴(272)에 의해 전기적으로 연결될 수 있다. 제4 주변 트레이스 라인(270ta)은 제4 주변 전극(270a)에 직접 연결될 수 있다. 제4 주변 패턴들(271)은 제2 도전층(204, 도 4 참조)에 포함되고, 제4 주변 브릿지 패턴들(272)은 제1 도전층(202, 도 4 참조)에 포함될 수 있으나, 이에 특별히 제한되는 것은 아니다.
도 17은 도 6b에 도시된 AA' 영역에 대응하는 본 발명의 일 실시예에 따른 영역을 확대하여 도시한 평면도이다.
도 17을 참조하면, 중심 전극(230a)은 중심 패턴들(231), 및 중심 브릿지 패턴들(232a)을 포함할 수 있다. 도 17에 도시된 실시예는 도 12에 도시된 실시예와 비교하여, 중심 브릿지 패턴들(232a)의 수가 더 많을 수 있다. 예를 들어, 서로 인접한 두 개의 중심 패턴들(231)은 중심 브릿지 패턴들(232a)에 의해 전기적으로 연결될 수 있다. 도 17에 도시된 실시예는, 도 13, 도 14a, 도 15, 및 도 16b에서 설명된 브릿지 패턴들에도 동일하게 적용될 수 있을 것이다.
도 18은 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 18을 참조하면, 제2 센싱 그룹(200G2a)은 중심 전극(230s) 및 주변 전극들(240, 250, 260, 270)을 포함할 수 있다. 도 18에 도시된 실시예는 도 6b에 도시된 실시예와 비교하여, 중심 전극(230s)의 사이즈가 더 클 수 있다.
중심 전극(230s)의 제1 방향(DR1)의 폭은 제3 주변 전극(260)의 제1 방향(DR1)의 폭 및 제4 주변 전극(270)의 제1 방향(DR1)의 폭 각각보다 클 수 있다. 또한, 중심 전극(230s)의 제2 방향(DR2)의 폭은 제1 주변 전극(240)의 제2 방향(DR2)의 폭 및 제2 주변 전극(250)의 제2 방향(DR2)의 폭 각각보다 클 수 있다.
중심 전극(230s)의 중심 패턴(231s)의 제2 방향(DR2)의 제1 길이(LT1s)는 제1 주변 패턴(241)의 제2 방향(DR2)의 제2 길이(LT2), 및 제2 주변 패턴(251)의 제2 방향(DR2)의 제3 길이(LT3) 각각 보다 클 수 있다. 또한, 제3 주변 패턴들(261)의 개수 및 제4 주변 패턴들(271)의 개수 각각은 중심 패턴들(231s)의 개수보다 적을 수 있다.
도 19는 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 19를 참조하면, 제2 센싱 그룹(200G2b)은 중심 전극(230) 및 주변 전극들(240s, 250s, 260s, 270s)을 포함할 수 있다. 도 19에 도시된 실시예는 도 6b에 도시된 실시예와 비교하여, 주변 전극들(240s, 250s, 260s, 270s) 각각의 사이즈가 더 클 수 있다.
중심 전극(230)의 제1 방향(DR1)의 폭은 제3 주변 전극(260s)의 제1 방향(DR1)의 폭 및 제4 주변 전극(270s)의 제1 방향(DR1)의 폭 각각보다 작을 수 있다. 또한, 중심 전극(210)의 제2 방향(DR2)의 폭은 제1 주변 전극(240s)의 제2 방향(DR2)의 폭 및 제2 주변 전극(250s)의 제2 방향(DR2)의 폭 각각보다 작을 수 있다.
중심 전극(230)의 중심 패턴(231)의 제2 방향(DR2)의 제1 길이(LT1)는 제1 주변 패턴(241s)의 제2 방향(DR2)의 제2 길이(LT2s), 및 제2 주변 패턴(251s)의 제2 방향(DR2)의 제3 길이(LT3s) 각각 보다 작을 수 있다. 또한, 제3 주변 패턴들(261s)의 개수 및 제4 주변 패턴들(271s)의 개수 각각은 중심 패턴들(231)의 개수보다 많을 수 있다.
도 20은 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 20을 참조하면, 제2 센싱 그룹(200G2b)은 중심 전극(230) 및 제1 내지 제4 주변 전극들(240sa, 250sa, 260, 270)을 포함할 수 있다. 도 20에 도시된 실시예는 도 6b에 도시된 실시예와 비교하여, 제1 주변 전극(240sa) 및 제2 주변 전극(250sa) 각각의 사이즈가 더 클 수 있다.
중심 전극(230)과 제1 주변 전극(240sa) 사이에는 하나의 제1 전극(210)이 배치되고, 중심 전극(230)과 제2 주변 전극(250sa) 사이에는 하나의 제1 전극(210)이 배치될 수 있다. 중심 전극(230)과 제3 주변 전극(260) 사이에는 두 개의 제2 전극들(220)이 배치되고, 중심 전극(230)과 제4 주변 전극(270) 사이에는 두 개의 제2 전극들(220)이 배치될 수 있다.
중심 전극(230)과 제1 주변 전극(240sa) 사이의 거리(DT1)는 중심 전극(230)과 제3 주변 전극(260) 사이의 거리(DT2)보다 작을 수 있다. 또한, 중심 전극(230)과 제1 주변 전극(240sa)이 마주하는 부분의 길이(L1)는 중심 전극(230)과 제4 주변 전극(270)이 마주하는 길이(L2)보다 길 수 있다.
본 발명의 일 실시예에 따르면, 중심 전극(230)과 제1 내지 제4 주변 전극들(240sa, 250sa, 260, 270) 각각 사이의 정전 용량을 고려하여, 중심 전극(230)과 제1 내지 제4 주변 전극들(240sa, 250sa, 260, 270) 사이의 거리가 변경될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
1000: 전자 장치 200: 센서층
200G1: 제1 센싱 그룹 200G2: 제2 센싱 그룹
210: 제1 전극들 220: 제2 전극들
230: 중심 전극 230t: 중심 트레이스 라인
240, 250, 260, 270: 제1 내지 제4 주변 전극들
240t, 250t, 260t, 270t: 제1 내지 제4 주변 트레이스 라인들

Claims (20)

  1. 제1 방향을 따라 배열된 복수의 제1 전극들 및 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 제2 전극들을 포함하는 제1 센싱 그룹; 및
    상기 복수의 제1 전극들 중 일부 제1 전극들에 정의된 복수의 개구들에 배치된 중심 전극 및 복수의 주변 전극들을 포함하는 제2 센싱 그룹을 포함하고,
    상기 중심 전극과 상기 복수의 주변 전극들 각각 사이에는 상기 복수의 제1 전극들 중 적어도 하나의 제1 전극 또는 상기 복수의 제2 전극들 중 적어도 하나의 제2 전극이 배치된 전자 장치.
  2. 제1 항에 있어서,
    상기 적어도 하나의 제1 전극에는 상기 복수의 개구들이 정의되지 않은 전자 장치.
  3. 제1 항에 있어서,
    상기 복수의 주변 전극들은 서로 이격된 제1 주변 전극, 제2 주변 전극, 제3 주변 전극, 및 제4 주변 전극을 포함하고,
    상기 제1 주변 전극 및 상기 제2 주변 전극은 상기 중심 전극을 사이에 두고 상기 제1 방향으로 이격되고,
    상기 제3 주변 전극 및 상기 제4 주변 전극은 상기 중심 전극을 사이에 두고 상기 제2 방향으로 이격된 전자 장치.
  4. 제3 항에 있어서,
    상기 중심 전극은 상기 제1 방향을 따라 배열되고, 각각이 상기 제2 방향을 따라 연장하는 복수의 중심 패턴들, 및 상기 복수의 중심 패턴들을 서로 전기적으로 연결하는 중심 브릿지 패턴을 포함하는 전자 장치.
  5. 제4 항에 있어서,
    상기 중심 전극과 전기적으로 연결된 중심 트레이스 라인을 더 포함하고,
    상기 복수의 제1 전극들 중 하나의 제1 전극에는 라인 개구가 정의되고, 상기 중심 트레이스 라인은 상기 라인 개구에 중첩하여 배치된 전자 장치.
  6. 제4 항에 있어서,
    상기 제1 주변 전극은 상기 제1 방향을 따라 배열되고, 각각이 상기 제2 방향을 따라 연장하는 복수의 제1 주변 패턴들, 및 상기 복수의 제1 주변 패턴들을 서로 전기적으로 연결하는 제1 주변 브릿지 패턴을 포함하고,
    상기 제2 주변 전극은 상기 제1 방향을 따라 배열되고, 각각이 상기 제2 방향을 따라 연장하는 복수의 제2 주변 패턴들, 및 상기 복수의 제2 주변 패턴들을 서로 전기적으로 연결하는 제2 주변 브릿지 패턴을 포함하고,
    상기 복수의 제1 주변 패턴들의 개수는 상기 복수의 제2 주변 패턴들의 개수와 동일한 전자 장치.
  7. 제6 항에 있어서,
    상기 복수의 중심 패턴들 각각의 상기 제2 방향의 제1 길이는 상기 복수의 제1 주변 패턴들 각각의 상기 제2 방향의 제2 길이, 및 상기 복수의 제2 주변 패턴들 각각의 상기 제2 방향의 제3 길이 각각과 실질적으로 동일한 전자 장치.
  8. 제4 항에 있어서,
    상기 제3 주변 전극은 상기 제1 방향을 따라 배열되고, 각각이 상기 제2 방향을 따라 연장하는 복수의 제3 주변 패턴들, 및 상기 복수의 제3 주변 패턴들을 서로 전기적으로 연결하는 제3 주변 브릿지 패턴을 포함하고,
    상기 제4 주변 전극은 상기 제1 방향을 따라 배열되고, 각각이 상기 제2 방향을 따라 연장하는 복수의 제4 주변 패턴들을 포함하고,
    상기 복수의 제3 주변 패턴들의 개수는 상기 복수의 제4 주변 패턴들의 개수와 동일한 전자 장치.
  9. 제8 항에 있어서,
    상기 복수의 제3 주변 패턴들의 개수 및 상기 복수의 제4 주변 패턴들의 개수 각각은 상기 복수의 중심 패턴들의 개수와 동일한 전자 장치.
  10. 제8 항에 있어서,
    상기 복수의 제4 주변 패턴들을 서로 전기적으로 연결하는 연결 트레이스 부분을 더 포함하는 전자 장치.
  11. 제10 항에 있어서,
    상기 제1 센싱 그룹 및 상기 제2 센싱 그룹과 전기적으로 연결된 복수의 패드들을 더 포함하고, 상기 제4 주변 전극은 상기 제3 주변 전극을 사이에 두고 상기 복수의 패드들과 이격된 전자 장치.
  12. 제8 항에 있어서,
    상기 복수의 제1 전극들에 각각 전기적으로 연결된 복수의 제1 트레이스 라인들;
    상기 복수의 제2 전극들에 각각 전기적으로 연결된 복수의 제2 트레이스 라인들;
    상기 중심 전극에 전기적으로 연결된 중심 트레이스 라인;
    상기 제1 주변 전극에 전기적으로 연결된 제1 주변 트레이스 라인;
    상기 제2 주변 전극에 전기적으로 연결된 제2 주변 트레이스 라인;
    상기 제3 주변 전극에 전기적으로 연결된 제3 주변 트레이스 라인; 및
    상기 제4 주변 전극에 전기적으로 연결된 제4 주변 트레이스 라인을 더 포함하는 전자 장치.
  13. 제12 항에 있어서,
    상기 제3 주변 트레이스 라인과 상기 중심 트레이스 라인 사이에는 상기 복수의 제1 트레이스 라인들 중 일부 제1 트레이스 라인들이 배치되고,
    상기 중심 트레이스 라인과 상기 제2 주변 트레이스 라인 사이에는 상기 복수의 제1 트레이스 라인들 중 다른 일부 제1 트레이스 라인들 및 상기 복수의 제2 트레이스 라인들 중 일부 제2 트레이스 라인들이 배치되고,
    상기 제2 주변 트레이스 라인과 상기 제4 주변 트레이스 라인 사이에는 상기 복수의 제2 트레이스 라인들 중 다른 일부 제2 트레이스 라인들이 배치되고,
    상기 제1 주변 트레이스 라인과 상기 제3 주변 트레이스 라인 사이에는 상기 복수의 제1 트레이스 라인들 중 또 다른 일부 제1 트레이스 라인들이 배치된 전자 장치.
  14. 제1 항에 있어서,
    외부 입력에 의한 좌표는 상기 제1 센싱 그룹에 의해 감지되고, 제스처는 상기 제2 센싱 그룹에 의해 감지되도록 구성된 전자 장치.
  15. 제1 방향을 따라 배열된 복수의 제1 전극들;
    상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 제2 전극들;
    상기 제2 방향을 따라 연장된 중심 패턴;
    상기 제2 방향을 따라 연장된 제1 주변 패턴;
    상기 제2 방향을 따라 연장된 제2 주변 패턴;
    상기 제2 방향을 따라 연장된 제3 주변 패턴; 및
    상기 제2 방향을 따라 연장된 제4 주변 패턴을 포함하고,
    상기 복수의 제1 전극들은 제1 개구가 정의된 제1-1 전극, 제2 개구가 정의된 제1-2 전극, 상기 제2 방향을 따라 서로 이격된 제3 개구, 제4 개구, 및 제5 개구가 정의된 제1-3 전극을 포함하고,
    상기 제1 주변 패턴은 상기 제1 개구에 배치되고, 상기 제2 주변 패턴은 상기 제2 개구에 배치되고, 상기 제3 주변 패턴은 상기 제3 개구에 배치되고, 상기 중심 패턴은 상기 제4 개구에 배치되고, 상기 제4 주변 패턴은 제5 개구에 배치된 전자 장치.
  16. 제15 항에 있어서,
    상기 제1-1 전극, 상기 제1-3 전극, 및 상기 제1-2 전극은 상기 제1 방향을 따라 배열되고,
    상기 복수의 제1 전극들은 상기 제1-1 전극과 상기 제1-3 전극 사이에 배치된 제1-4 전극을 더 포함하고, 상기 제1-3 전극과 상기 제1-2 전극 사이에 배치된 제1-5 전극을 더 포함하는 전자 장치.
  17. 제16 항에 있어서,
    상기 중심 패턴과 전기적으로 연결된 중심 트레이스 라인을 더 포함하고,
    상기 제1-4 전극 및 상기 제1-5 전극 중 하나에는 라인 개구가 정의되고,
    상기 중심 트레이스 라인은 상기 라인 개구에 배치된 전자 장치.
  18. 제15 항에 있어서,
    상기 중심 패턴의 상기 제2 방향의 제1 길이는 상기 제1 주변 패턴의 상기 제2 방향의 제2 길이, 및 상기 제2 주변 패턴의 상기 제2 방향의 제3 길이 각각과 실질적으로 동일한 전자 장치.
  19. 제15 항에 있어서,
    상기 복수의 제1 전극들에 각각 전기적으로 연결된 복수의 제1 트레이스 라인들;
    상기 복수의 제2 전극들에 각각 전기적으로 연결된 복수의 제2 트레이스 라인들;
    상기 중심 패턴에 전기적으로 연결된 중심 트레이스 라인;
    상기 제1 주변 패턴에 전기적으로 연결된 제1 주변 트레이스 라인;
    상기 제2 주변 패턴에 전기적으로 연결된 제2 주변 트레이스 라인;
    상기 제3 주변 패턴에 전기적으로 연결된 제3 주변 트레이스 라인; 및
    상기 제4 주변 패턴에 전기적으로 연결된 제4 주변 트레이스 라인을 더 포함하고,
    상기 제3 주변 트레이스 라인과 상기 중심 트레이스 라인 사이에는 상기 복수의 제1 트레이스 라인들 중 일부 제1 트레이스 라인들이 배치되고,
    상기 중심 트레이스 라인과 상기 제2 주변 트레이스 라인 사이에는 상기 복수의 제1 트레이스 라인들 중 다른 일부 제1 트레이스 라인들 및 상기 복수의 제2 트레이스 라인들 중 일부 제2 트레이스 라인들이 배치되고,
    상기 제2 주변 트레이스 라인과 상기 제4 주변 트레이스 라인 사이에는 상기 복수의 제2 트레이스 라인들 중 다른 일부 제2 트레이스 라인들이 배치되고,
    상기 제1 주변 트레이스 라인과 상기 제3 주변 트레이스 라인 사이에는 상기 복수의 제1 트레이스 라인들 중 또 다른 일부 제1 트레이스 라인들이 배치된 전자 장치.
  20. 제19 항에 있어서,
    상기 복수의 제1 트레이스 라인들, 상기 복수의 제2 트레이스 라인들, 상기 중심 트레이스 라인, 상기 제1 주변 트레이스 라인, 상기 제2 주변 트레이스 라인, 상기 제3 주변 트레이스 라인, 및 상기 제4 주변 트레이스 라인에 각각 연결된 복수의 패드들; 및
    상기 제4 주변 패턴은 복수로 제공되며, 상기 복수의 제4 주변 패턴들과 상기 제4 주변 트레이스 라인 사이에 배치되어, 상기 복수의 제4 주변 패턴들을 서로 전기적으로 연결하는 연결 트레이스 부분을 더 포함하고,
    상기 복수의 제4 주변 패턴들은 상기 제3 주변 패턴을 사이에 두고 상기 복수의 패드들과 이격된 전자 장치.
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