KR20240053096A - 표시 패널 - Google Patents

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KR20240053096A
KR20240053096A KR1020220132215A KR20220132215A KR20240053096A KR 20240053096 A KR20240053096 A KR 20240053096A KR 1020220132215 A KR1020220132215 A KR 1020220132215A KR 20220132215 A KR20220132215 A KR 20220132215A KR 20240053096 A KR20240053096 A KR 20240053096A
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정인영
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Abstract

본 발명의 표시 패널은 베이스층, 픽셀 회로를 포함하고, 베이스층 상에 배치된 회로층, 및 회로층 상에 배치된 발광소자층을 포함하고, 발광소자층은, 회로층 상에 배치된 제1 전극, 제1 전극 상에 배치된 발광패턴, 발광패턴 상에 배치된 제2 전극, 및 상부 개구부가 정의되고, 회로층 상에 배치된 상부 픽셀 정의막을 포함하고, 상부 픽셀 정의막은, 제2 전극과 전기적으로 연결된 제1 부분, 및 제1 부분과 전기적으로 절연된 제2 부분을 포함하고, 제2 부분은 제1 부분에 의해 에워싸인 것이며, 제2 부분이 커패시터를 구성함으로써 픽셀 회로의 면적을 줄일 수 있다.

Description

표시 패널{DISPLAY PANEL}
본 발명은 표시 패널에 관한 것으로, 보다 상세하게는 픽셀 정의막의 일부를 커패시터 전극으로 활용하여 픽셀 회로 면적을 줄일 수 있는 표시 패널에 관한 것이다.
표시 패널은 사용자에게 영상 정보를 제공하기 위하여 텔레비전, 휴대 전화, 태블릿 컴퓨터, 게임기 등과 같은 다양한 멀티미디어 장치에 사용된다. 표시 패널은 발광소자 및 발광소자의 구동을 위한 픽셀 회로를 포함한다. 표시 패널에 포함된 발광소자들은 픽셀 회로로부터 인가받은 전압에 따라 광을 발광하고 영상을 생성한다.
본 발명은 픽셀 회로 면적이 작은 표시 패널을 제공하는 것을 일 목적으로 한다.
일 실시예에서, 베이스층; 픽셀 회로를 포함하고, 상기 베이스층 상에 배치된 회로층; 및 상기 회로층 상에 배치된 발광소자층; 을 포함하고, 상기 발광소자층은, 상기 회로층 상에 배치된 제1 전극; 상기 제1 전극 상에 배치된 발광패턴; 상기 발광패턴 상에 배치된 제2 전극; 및 상부 개구부가 정의되고, 상기 회로층 상에 배치된 상부 픽셀 정의막; 을 포함하고, 상기 상부 픽셀 정의막은, 상기 제2 전극과 전기적으로 연결된 제1 부분, 및 상기 제1 부분과 전기적으로 절연된 제2 부분을 포함하고, 상기 제2 부분은 상기 제1 부분에 의해 에워싸인 표시 패널을 제공한다.
상기 회로층은, 상기 제2 부분과 전기적으로 연결된 배선 메탈을 더 포함할 수 있다.
상기 발광소자층은, 발광영역이 정의되고, 상기 상부 픽셀 정의막의 하부에 배치된 하부 픽셀 정의막을 더 포함할 수 있다.
상기 회로층은, 평면 상에서 상기 제2 부분의 적어도 일부와 중첩하고, 상기 제2 부분의 하부에 배치된 제1 캡 메탈을 더 포함할 수 있다.
상기 픽셀 회로는, 구동 트랜지스터; 및 상기 구동 트랜지스터의 게이트 전극, 및 구동 전압이 제공되는 구동 전압 라인 사이에 연결된 커패시터; 를 포함하고, 상기 제2 부분 및 상기 제1 캡 메탈은 상기 커패시터를 구성할 수 있다.
상기 회로층은, 상기 제1 전극의 하부 및 상기 하부 픽셀 정의막의 하부에 배치된 적어도 하나의 절연층을 더 포함하고, 상기 적어도 하나의 절연층 및 상기 하부 픽셀 정의막은 각각, 평면 상에서 상기 제2 부분의 적어도 일부와 중첩할 수 있다.
상기 하부 픽셀 정의막에는 개구가 정의되고, 상기 제2 부분은 상기 하부 픽셀 정의막의 상기 개구에 의해 노출된 상기 적어도 하나의 절연층에 접촉할 수 있다.
상기 적어도 하나의 절연층에는 개구가 정의되고, 상기 하부 픽셀 정의막은 상기 적어도 하나의 절연층의 상기 개구에 의해 노출된 상기 제1 캡 메탈과 접촉할 수 있다.
상기 제1 캡 메탈과 상기 제1 부분 사이의 거리는 상기 제1 캡 메탈과 상기 제2 부분 사이의 거리보다 클 수 있다.
상기 회로층은, 평면 상에서 상기 제1 캡 메탈의 적어도 일부와 중첩하고, 상기 제1 캡 메탈의 하부에 배치된 제2 캡 메탈을 더 포함할 수 있다.
상기 제2 캡 메탈 및 상기 제2 부분에는 동일한 신호가 제공될 수 있다.
상기 제1 캡 메탈은 제1-1 캡 메탈, 및 상기 제1-1 캡 메탈에 전기적으로 연결되고, 상기 제1-1 캡 메탈과 다른 층에 배치된 제1-2 캡 메탈을 포함할 수 있다.
유기 봉지막을 포함하고, 발광소자층 상에 배치된 봉지층을 더 포함하고, 상기 유기 봉지막은, 상기 제1 부분 및 상기 제2 부분의 사이를 채우면서 상기 발광소자층을 커버하도록 배치될 수 있다.
상기 상부 픽셀 정의막은 제1 도전막, 및 상기 제1 도전막 상에 배치된 제2 도전막을 포함할 수 있다.
상기 제1 부분 중에서, 상기 제2 도전막의 측면은 상기 제1 도전막의 측면보다 상기 발광영역의 중심 방향으로 돌출될 수 있다.
상기 제1 전극의 상면의 적어도 일부를 커버하는 보호패턴을 더 포함할 수 있다.
일 실시예에서, 베이스층; 픽셀 회로를 포함하고, 상기 베이스층 상에 배치된 회로층; 상기 회로층 상에 배치된 발광소자층; 및 상기 발광소자층 상에 배치된 봉지층; 을 포함하고, 상기 픽셀 회로는, 구동 트랜지스터; 및 상기 구동 트랜지스터의 게이트 전극, 및 구동 전압이 제공되는 구동 전압 라인 사이에 연결된 커패시터; 를 포함하고, 상기 발광소자층은, 상기 회로층 상에 배치되며, 상기 픽셀 회로와 전기적으로 연결된 제1 전극; 상기 제1 전극 상에 배치된 발광패턴; 상기 발광패턴 상에 배치된 제2 전극; 및 상부 개구부가 정의되고, 상기 회로층 상에 배치된 상부 픽셀 정의막; 을 포함하고, 상기 상부 픽셀 정의막은, 상기 제2 전극과 전기적으로 연결된 제1 부분, 및 상기 커패시터를 구성하는 제2 부분을 포함하는 표시 패널을 제공한다.
상기 상부 픽셀 정의막의 상기 제1 부분과 상기 제2 부분 사이에는 슬릿이 정의되고, 평면 상에서 상기 슬릿의 모양은 다각형 또는 링일 수 있다.
상기 봉지층은 유기 봉지막을 포함하고, 상기 슬릿은 유기 봉지막에 의해 채워질 수 있다.
상기 회로층은, 상기 제2 부분과 전기적으로 연결된 배선 메탈을 더 포함할 수 있다.
전술한 바에 따르면 본 발명의 표시 패널은 상부 픽셀 정의막의 제2 부분이 픽셀 회로의 커패시터를 구성함에 따라, 픽셀 회로의 면적을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 결합 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 전자 장치의 블록도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 픽셀의 등가 회로도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 액티브 영역의 일부를 확대한 평면도이다.
도 8a 및 도 8b는 각각 본 발명의 일 실시예에 따른 신호를 나타낸 개략도들이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 12a 및 도 12b는 각각 본 발명의 일 실시예에 따른 신호를 나타낸 개략도들이다.
도 13은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", 연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
한편, 본 출원에서 "직접 배치된다"는 것은 층, 막, 영역, 판 등의 부분과 다른 부분 사이에 추가되는 층, 막, 영역, 판 등이 없는 것을 의미하는 것일 수 있다. 예를 들어, "직접 배치된다"는 것은 두 개의 층 또는 두 개의 부재들 사이에 접착 부재 등의 추가 부재를 사용하지 않고 배치되는 것을 의미하는 것일 수 있다.
동일한 도면 부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소들로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다. 본 명세서에서 "상에 배치되는" 것은 어느 하나의 부재의 상부뿐 아니라 하부에 배치되는 경우도 나타내는 것일 수 있다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안 된다.
이하, 도면들을 참조하여 본 발명의 일 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치(EDE)의 결합 사시도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 전자 장치(EDE)는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 표시면(DS)을 포함할 수 있다. 전자 장치(EDE)는 표시면(DS)을 통해 이미지(IM)를 사용자에게 제공할 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 이미지(IM)를 표시하고, 비표시 영역(NDA)은 이미지(IM)를 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DA)의 형상과 비표시 영역(NDA)의 형상은 변형될 수 있다. 본 발명의 일 실시예에서, 비표시 영역(NDA)은 생략될 수도 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 또한, 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다.
전자 장치(EDE)의 표시 영역(DA) 내에는 센서 영역(ED-SA)이 정의될 수 있다. 도 1에는 하나의 센서 영역(ED-SA)이 예시적으로 도시되었으나, 센서 영역(ED-SA)의 개수가 이에 제한되는 것은 아니다. 센서 영역(ED-SA)은 표시 영역(DA)에 의해 둘러싸일 수 있다. 따라서, 전자 장치(EDE)는 센서 영역(ED-SA)을 통해 영상을 표시하지 않을 수 있다.
센서 영역(ED-SA)과 중첩하는 영역에는 전자모듈이 배치될 수 있다. 전자모듈은 센서 영역(ED-SA)을 통해 전달되는 외부 입력을 수신하거나, 센서 영역(ED-SA)을 통해 출력을 제공할 수 있다. 예를 들어, 전자모듈은 카메라 모듈, 근접 센서와 같이 거리를 측정하는 센서, 사용자의 신체의 일부(예, 지문, 홍채, 또는 얼굴)을 인식하는 센서, 또는 광을 출력하는 소형 램프일 수 있으며, 특별히 이에 제한되는 것은 아니다. 이하에서는, 센서 영역(ED-SA)과 중첩하는 전자모듈이 카메라 모듈인 것을 예로 들어 설명한다.
도 1에서는 바 타입의 전자 장치(EDE)를 예로 들어 설명하였으나, 본 발명의 적용이 이에 한정되는 것은 아니다. 예를 들어, 본 발명은 플렉서블 전자 장치, 예를 들어, 폴더블 전자 장치, 롤러블 전자 장치, 슬라이더블 전자 장치에도 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 전자 장치(EDE)의 분해 사시도이다. 도 3은 본 발명의 일 실시예에 따른 전자 장치(EDE)의 블록도이다.
도 2 및 도 3을 참조하면, 전자 장치(EDE)는 표시 장치(DD), 전자모듈(EM), 전원공급 모듈(PM) 및 하우징(EDC)을 포함할 수 있다.
표시 장치(DD)는 윈도우 모듈(WM) 및 표시 모듈(DM)을 포함한다. 윈도우 모듈(WM)은 전자 장치(EDE)의 전면을 제공할 수 있다. 표시 모듈(DM)은 적어도 표시 패널(DP)을 포함할 수 있다. 표시 모듈(DM)은 이미지를 생성하고 외부 입력을 감지할 수 있다.
도 2에서 표시 모듈(DM)은 표시 패널(DP)과 동일한 것으로 도시하였으나, 실질적으로 표시 모듈(DM)은 표시 패널(DP)을 포함한 복수의 구성이 적층된 적층 구조물일 수 있다.
표시 패널(DP)은 전자 장치(EDE)의 표시 영역(DA, 도 1 참조) 및 비표시 영역(NDA, 도 1 참조)에 각각 대응하는 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)을 포함할 수 있다. 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 중첩한다는 것을 의미하며, 동일한 면적으로 제한되지 않는다.
표시 패널(DP)에는 홀(DP-H)이 정의될 수 있다. 예를 들어, 홀(DP-H)은 표시 패널(DP)의 일부분이 제거되어 정의될 수 있다. 표시 패널(DP)의 표시 영역(DP-DA)은 홀(DP-H)을 둘러쌀 수 있다.
홀(DP-H)은 전자 장치(EDE)의 센서 영역(ED-SA, 도 1 참조)과 중첩 또는 대응될 수 있다. 본 실시예에서, 홀(DP-H)이 원 형상으로 도시되었으나, 다각형, 타원, 적어도 하나의 곡선 변을 가진 도형, 또는 비정형의 형상 등 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 발명의 일 실시예에서, 홀(DP-H)은 생략될 수도 있다. 즉, 센서 영역(ED-SA, 도 1 참조)은 표시 영역(DP-DA)의 일부분일 수 있다. 따라서, 전자 장치(EDE, 도 1 참조)는 센서 영역(ED-SA, 도 1 참조)을 통해 영상을 표시할 수 있다. 이 경우, 카메라 모듈(CMM)과 중첩하는 영역의 투과율은 주변의 영역보다 높은 투과율을 가질 수 있다.
표시 패널(DP)은 표시층(100) 및 센서층(200)을 포함할 수 있다.
표시층(100)은 실질적으로 영상을 생성하는 구성일 수 있다. 표시층(100)은 발광형 표시층일 수 있으며, 예를 들어, 표시층(100)은 유기발광 표시층, 무기발광 표시층, 유기-무기발광 표시층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층일 수 있다.
센서층(200)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
표시 모듈(DM)은 비표시 영역(DP-NDA) 상에 배치된 구동칩(DIC)을 포함할 수 있다. 표시 모듈(DM)은 비표시 영역(DP-NDA)에 결합된 연성회로필름(FCB)을 더 포함할 수 있다.
구동칩(DIC)은 표시 패널(DP)의 픽셀을 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다. 도 2에서는 구동칩(DIC)이 표시 패널(DP) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동칩(DIC)은 연성회로필름(FCB) 상에 실장될 수도 있다.
전원공급 모듈(PM)은 전자 장치(EDE)의 전반적인 동작에 필요한 전원을 공급할 수 있다. 전원공급 모듈(PM)은 통상적인 배터리 모듈을 포함할 수 있다.
전자모듈(EM)은 전자 장치(EDE)를 동작시키기 위한 다양한 기능성 모듈을 포함할 수 있다. 전자모듈(EM)은 표시 패널(DP)과 전기적으로 연결된 마더보드에 직접 실장되거나, 별도의 기판에 실장되어 커넥터(미도시) 등을 통해 마더보드에 전기적으로 연결될 수 있다.
전자모듈(EM)은 제어 모듈(CM), 무선통신 모듈(TM), 영상입력 모듈(IIM), 음향입력 모듈(AIM), 메모리(MM), 외부 인터페이스(IF), 음향출력 모듈(AOM), 발광 모듈(LTM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있다.
제어 모듈(CM)은 전자 장치(EDE)의 전반적인 동작을 제어할 수 있다. 제어 모듈(CM)은 마이크로프로세서일 수 있다. 예를 들어, 제어 모듈(CM)은 표시 패널(DP)을 활성화시키거나, 비활성화시킨다. 제어 모듈(CM)은 표시 패널(DP)로부터 수신된 터치 신호에 근거하여 영상입력 모듈(IIM)이나 음향입력 모듈(AIM) 등의 다른 모듈들을 제어할 수 있다.
무선통신 모듈(TM)은 제1 네트워크(예를 들어, 블루투스, WiFi direct 또는 IrDA(infrared data association) 같은 근거리 통신 네트워크) 또는 제2 네트워크(예를 들어, 셀룰러 네트워크, 인터넷, 또는 컴퓨터 네트워크(예: LAN 또는 WAN)와 같은 원거리 통신 네트워크)를 통하여 외부 전자 장치와 통신할 수 있다. 무선통신 모듈(TM)에 포함된 통신 모듈들은 하나의 구성 요소(예를 들어, 단일 칩)로 통합되거나, 또는 서로 분리된 복수의 구성 요소들(예를 들어, 복수 칩들)로 구현될 수 있다. 무선통신 모듈(TM)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 송신할 신호를 변조하여 송신하는 송신부(TM1)와, 수신되는 신호를 복조하는 수신부(TM2)를 포함할 수 있다.
영상입력 모듈(IIM)은 영상 신호를 처리하여 표시 패널(DP)에 표시 가능한 영상 데이터로 변환할 수 있다. 음향입력 모듈(AIM)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력 받아 전기적인 음성 데이터로 변환할 수 있다.
외부 인터페이스(IF)는 전자 장치(EDE)와 외부 전자 장치를 물리적으로 연결시킬 수 있는 커넥터를 포함할 수 있다. 예를 들어, 외부 인터페이스(IF)는 외부 충전기, 유/무선 데이터 포트, 카드(예를 들어, 메모리 카드, SIM/UIM 카드) 소켓 등에 연결되는 인터페이스 역할을 할 수 있다.
음향출력 모듈(AOM)은 무선통신 모듈(TM)로부터 수신된 음향 데이터 또는 메모리(MM)에 저장된 음향 데이터를 변환하여 외부로 출력할 수 있다.
발광 모듈(LTM)은 광을 생성하여 출력할 수 있다. 발광 모듈(LTM)은 적외선을 출력할 수 있다. 발광 모듈(LTM)은 LED 소자를 포함할 수 있다. 수광 모듈(LRM)은 적외선을 감지할 수 있다. 수광 모듈(LRM)은 소정 레벨 이상의 적외선이 감지된 때 활성화될 수 있다. 수광 모듈(LRM)은 CMOS 센서를 포함할 수 있다. 발광 모듈(LTM)에서 생성된 적외광이 출력된 후, 외부 물체(예컨대 사용자 손가락 또는 얼굴)에 의해 반사되고, 반사된 적외광이 수광 모듈(LRM)에 입사될 수 있다.
카메라 모듈(CMM)은 정지 영상 및 동영상을 촬영할 수 있다. 카메라 모듈(CMM)은 복수로 제공될 수 있다. 그 중 일부 카메라 모듈(CMM)은 홀(DP-H)과 중첩할 수 있다. 외부 입력(예를 들어, 광)은 홀(DP-H)을 통해 카메라 모듈(CMM)로 제공될 수 있다. 예를 들어, 카메라 모듈(CMM)은 홀(DP-H)을 통해 자연 광을 수신하여 외부 이미지를 촬영할 수 있다.
하우징(EDC)은 표시 모듈(DM), 전자모듈(EM), 및 전원공급 모듈(PM)을 수용할 수 있다. 하우징(EDC)은 표시 모듈(DM), 전자모듈(EM), 및 전원공급 모듈(PM) 등 하우징(EDC)에 수용된 구성들을 보호할 수 있다. 하우징(EDC)은 윈도우 모듈(WM)과 결합될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널(DP)의 평면도이다.
도 4을 참조하면, 표시 패널(DP)은 베이스층(110), 픽셀(PX), 주사 구동부(SDV), 데이터 구동부, 및 발광 구동부(EDV)를 포함할 수 있다.
표시 패널(DP)에는 표시 영역(DP-DA) 및 표시 영역(DP-DA) 주변의 비표시 영역(DP-NDA)이 정의될 수 있다. 표시 영역(DP-DA)과 비표시 영역(DP-NDA)은 픽셀(PX)의 배치 유무에 의해 구분될 수 있다. 표시 영역(DP-DA)에는 픽셀(PX)가 배치될 수 있다. 비표시 영역(DP-NDA)에는 주사 구동부(SDV), 데이터 구동부, 및 발광 구동부(EDV)가 배치될 수 있다. 데이터 구동부는 구동칩(DIC)에 구성된 일부 회로일 수 있다.
베이스층(110)에는 제1 영역(110A1) 및 제2 영역(110A2)이 정의될 수 있다. 베이스층(110)의 제1 영역(110A1)은 표시 영역(DP-DA)과 중첩하고, 베이스층(110)의 제2 영역(110A2)은 비표시 영역(DP-NDA)과 중첩할 수 있다. 즉, 베이스층(110)의 제1 영역(110A1)은 표시 영역(DA)에 배치된 구성 요소들이 제공되는 베이스면이고, 베이스층(110)의 제2 영역(110A2)은 비표시 영역(DP-NDA)에 배치된 구성 요소들이 제공되는 베이스 면일 수 있다.
표시 패널(DP)은 제1 방향(DR1)을 따라 정의된 제1 패널 영역(AA1), 벤딩 영역(BA), 및 제2 패널 영역(AA2)을 포함할 수 있다. 제2 패널 영역(AA2) 및 벤딩 영역(BA)은 비표시 영역(DP-NDA)의 일부 영역일 수 있다. 벤딩 영역(BA)은 제1 패널 영역(AA1)과 제2 패널 영역(AA2) 사이에 배치된다.
제1 패널 영역(AA1)은 도 1의 표시면(DS)에 대응하는 영역일 수 있다. 제2 방향(DR2)과 나란한 벤딩 영역(BA)의 폭 및 제2 패널 영역(AA2)의 폭(또는 길이)은 제2 방향(DR2)과 나란한 제1 패널 영역(AA1)의 폭(또는 길이)보다 작을 수 있다. 벤딩축 방향의 길이가 짧은 영역은 좀 더 쉽게 벤딩될 수 있다.
표시 패널(DP)은 픽셀들(PX), 초기화 스캔 라인들(GIL1-GILm), 보상 스캔 라인들(GCL1-GCLm), 기입 스캔 라인들(GWL1-GWLm), 블랙 스캔 라인들(GBL1-GBLm), 발광 제어 라인들(ECL1-ECLm), 데이터 라인들(DL1-DLn), 제1 및 제2 제어 라인들(CSL1, CSL2), 구동 전압 라인(PL), 및 복수의 패드들(PD)을 포함할 수 있다. 여기서, m 및 n은 2 이상의 자연수일 수 있다.
픽셀들(PX)은 초기화 스캔 라인들(GIL1-GILm), 보상 스캔 라인들(GCL1-GCLm), 기입 스캔 라인들(GWL1-GWLm), 블랙 스캔 라인들(GBL1-GBLm), 발광 제어 라인들(ECL1-ECLm), 및 데이터 라인들(DL1-DLn)에 연결될 수 있다.
초기화 스캔 라인들(GIL1-GILm), 보상 스캔 라인들(GCL1-GCLm), 기입 스캔 라인들(GWL1-GWLm), 및 블랙 스캔 라인들(GBL1-GBLm)은 제2 방향(DR2)으로 연장되어 주사 구동부(SDV)에 전기적으로 연결될 수 있다. 데이터 라인들(DL1-DLn)은 제1 방향(DR1)으로 연장되고, 벤딩 영역(BA)을 경유하여 구동칩(DIC)에 전기적으로 연결될 수 있다. 발광 제어 라인들(ECL1-ECLm)은 제2 방향(DR2)으로 연장되어 발광 구동부(EDV)에 전기적으로 연결될 수 있다.
구동 전압 라인(PL)은 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다. 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 구동 전압 라인(PL) 중 제1 방향(DR1)으로 연장된 부분은 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)으로 연장될 수 있다. 구동 전압 라인(PL)은 구동 전압을 픽셀들(PX)에 제공할 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다.
평면 상에서, 패드들(PD)은 제2 패널 영역(AA2)의 하단에 인접하게 배치될 수 있다. 구동칩(DIC), 구동 전압 라인(PL), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 패드들(PD)에 전기적으로 연결될 수 있다. 연성회로필름(FCB)은 이방성 도전 접착층을 통해 패드들(PD)에 전기적으로 연결될 수 있다.
도 5는 본 발명의 일 실시예에 따른 픽셀(PXij)의 등가 회로도이다.
도 5는 복수의 픽셀들(PX, 도 3 참조) 중 하나의 픽셀(PXij)의 등가 회로도가 예시적으로 도시된 것이다. 복수의 픽셀들(PX) 각각은 동일한 회로 구조를 가지므로, 픽셀(PXij)에 대한 회로 구조의 설명으로 나머지 픽셀들(PX)에 대한 구체적인 설명은 생략할 수 있다.
도 4 및 도 5를 참조하면, 픽셀(PXij)는 데이터 라인들(DL1-DLn) 중 i번째 데이터 라인(DLi), 초기화 스캔 라인들(GIL1-GILm) 중 j번째 초기화 스캔 라인(GILj), 보상 스캔 라인들(GCL1-GCLm) 중 j번째 보상 스캔 라인(GCLj), 기입 스캔 라인들(GWL1-GWLm) 중 j번째 기입 스캔 라인(GWLj), 블랙 스캔 라인들(GBL1-GBLm) 중 j번째 블랙 스캔 라인(GBLj), 발광 제어 라인들(ECL1-ECLm) 중 j번째 발광 제어 라인(ECLj), 제1 및 제2 구동 전압 라인들(VL1, VL2), 및 제1 및 제2 초기화 전압 라인들(VL3, VL4)에 접속되리 수 있다. i는 1 이상 n 이하의 정수이고, j는 1 이상, m 이하의 정수일 수 있다.
픽셀(PXij)는 발광 소자(ED) 및 픽셀 회로(PDC)를 포함할 수 있다. 발광 소자(ED)는 발광 다이오드일 수 있다. 본 발명의 일 예로, 발광 소자(ED)는 유기 발광층을 포함하는 유기발광 다이오드일 수 있으나, 이에 특별히 제한되는 것은 아니다. 픽셀 회로(PDC)는 데이터 신호(Di)에 대응하여 발광 소자(ED)에 흐르는 전류량을 제어할 수 있다. 발광 소자(ED)는 픽셀 회로(PDC)로부터 제공되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다.
픽셀 회로(PDC)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 및 제1 내지 제3 커패시터들(Cst, Cbst, Nbst)을 포함할 수 있다. 본 발명에 따른 픽셀 회로(PDC)의 구성은 도 5에 도시된 실시예에 제한되지 않는다. 도 5에 도시된 픽셀 회로(PDC)는 하나의 예시에 불과하고, 픽셀 회로(PDC)의 구성은 변형되어 실시될 수 있다. 예를 들어, 제1 내지 제3 커패시터들(Cst, Cbst, Nbst) 중 제2 커패시터(Cbst) 및 제3 커패시터(Nbst)는 생략될 수도 있다.
제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 저온 폴리 실리콘(low-temperature polycrystalline silicon, LTPS) 반도체층을 갖는 트랜지스터일 수 있다. 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 산화물 반도체층을 갖는 트랜지스터일 수 있다. 예를 들어, 제3 및 제4 트랜지스터들(T3, T4)은 산화물 반도체 트랜지스터이고, 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)은 LTPS 트랜지스터일 수 있다.
구체적으로, 발광 소자(ED)의 밝기에 직접적으로 영향을 미치는 제1 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다. 한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1 트랜지스터(T1)의 게이트 전극과 연결되는 제3 트랜지스터(T3), 및 제4 트랜지스터(T4) 중 적어도 하나를 산화물 반도체로 채용하여 게이트 전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 일부는 P-타입 트랜지스터일 수 있고, 나머지 일부는 N-타입 트랜지스터일 수 있다. 예를 들어, 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)은 P-타입 트랜지스터이고, 제3 및 제4 트랜지스터들(T3, T4)은 N-타입 트랜지스터일 수 있다.
본 발명에 따른 픽셀 회로(PDC)의 구성은 도 5에 도시된 실시예에 제한되지 않는다. 도 5에 도시된 픽셀 회로(PDC)는 하나의 예시에 불과하고 픽셀 회로(PDC)의 구성은 변형되어 실시될 수 있다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 모두가 P-타입 트랜지스터이거나 N-타입 트랜지스터일 수 있다. 또는, 제1, 제2, 제5, 제6 트랜지스터들(T1, T2, T5, T6)은 P-타입 트랜지스터이고, 제3, 제4, 및 제7 트랜지스터들(T3, T4, T7)은 N-타입 트랜지스터일 수도 있다.
j번째 초기화 스캔 라인(GILj), j번째 보상 스캔 라인(GCLj), j번째 기입 스캔 라인(GWLj), j번째 블랙 스캔 라인(GBLj) 및 j번째 발광 제어 라인(ECLj)은 각각 j번째 초기화 스캔 신호(GIj), j번째 보상 스캔 신호(GCj), j번째 기입 스캔 신호(GWj), j번째 블랙 스캔 신호(GBj) 및 j번째 발광 제어 신호(EMj)를 픽셀(PXij)로 전달할 수 있다. i번째 데이터 라인(DLi)은 i번째 데이터 신호(Di)를 픽셀(PXij)로 전달할 수 있다. i번째 데이터 신호(Di)는 표시 장치(DD, 도 2 참조)에 입력되는 영상 신호에 대응하는 전압 레벨을 가질 수 있다.
제1 및 제2 구동 전압 라인들(VL1, VL2)은 제1 구동 전압(ELVDD) 및 제2 구동 전압(ELVSS)을 픽셀(PXij)로 각각 전달할 수 있다. 또한, 제1 및 제2 초기화 전압 라인들(VL3, VL4)은 제1 초기화 전압(VINT) 및 제2 초기화 전압(VAINT)을 픽셀(PXij)로 각각 전달할 수 있다.
제1 트랜지스터(T1)는 제1 구동 전압(ELVDD)을 수신하는 제1 구동 전압 라인(VL1)과 발광 소자(ED) 사이에 접속될 수 있다. 제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 경유하여 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제6 트랜지스터(T6)를 경유하여 발광 소자(ED)의 픽셀 전극(또는, 애노드로 지칭)과 연결된 제2 전극, 제1 커패시터(Cst)의 일단(예를 들어, 제1 노드(N1))과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함할 수 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 i번째 데이터 라인(DLi)이 전달하는 i번째 데이터 신호(Di)를 전달받아 발광 소자(ED)에 구동 전류를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극, 및 j번째 기입 스캔 라인(GWLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함할 수 있다. 제2 트랜지스터(T2)는 j번째 기입 스캔 라인(GWLj)을 통해 전달받은 기입 스캔 신호(GWj)에 따라 턴 온되어 i번째 데이터 라인(DLi)으로부터 전달된 i번째 데이터 신호(Di)를 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다. 제2 커패시터(Cbst)의 일단은 제2 트랜지스터(T2)의 제3 전극에 연결되고, 제2 커패시터(Cbst)의 타단은 제1 노드(N1)에 연결될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속된다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제3 전극과 연결된 제1 전극, 제1 트랜지스터(T1)의 제2 전극과 연결된 제2 전극, 및 j번째 보상 스캔 라인(GCLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함할 수 있다. 제3 트랜지스터(T3)는 j번째 보상 스캔 라인(GCLj)을 통해 전달받은 j번째 보상 스캔 신호(GCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 제3 전극과 제1 트랜지스터(T1)의 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다. 제3 커패시터(Nbst)의 일단은 제3 트랜지스터(T3)의 제3 전극에 연결되고, 제3 커패시터(Nbst)의 타단은 제1 노드(N1)에 연결될 수 있다.
제4 트랜지스터(T4)는 제1 초기화 전압(VINT)이 인가되는 제1 초기화 전압 라인(VL3)과 제1 노드(N1) 사이에 접속될 수 있다. 제4 트랜지스터(T4)는 제1 초기화 전압(VINT)이 전달되는 제1 초기화 전압 라인(VL3)과 연결된 제1 전극, 제1 노드(N1)와 연결된 제2 전극, 및 j번째 초기화 스캔 라인(GILj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함할 수 있다. 제4 트랜지스터(T4)는 j번째 초기화 스캔 라인(GILj)을 통해 전달받은 j번째 초기화 스캔 신호(GIj)에 따라 턴 온될 수 있다. 턴 온된 제4 트랜지스터(T4)는 제1 초기화 전압(VINT)을 제1 노드(N1)에 전달하여 제1 트랜지스터(T1)의 제3 전극의 전위(즉, 제1 노드(N1)의 전위)를 초기화시킨다.
제5 트랜지스터(T5)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 j번째 발광 제어 라인(ECLj)에 연결된 제3 전극(예를 들어, 게이트 전극)을 포함할 수 있다. 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 발광 소자(ED)의 픽셀 전극에 연결된 제2 전극 및 j번째 발광 제어 라인(ECLj)에 연결된 제3 전극(예를 들어, 게이트 전극)을 포함할 수 있다.
제5 및 제6 트랜지스터들(T5, T6)은 j번째 발광 제어 라인(ECLj)을 통해 전달받은 j번째 발광 제어 신호(EMj)에 따라 동시에 턴 온될 수 있다. 턴-온된 제5 트랜지스터(T5)를 통해 인가된 제1 구동 전압(ELVDD)은 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상된 후, 제6 트랜지스터(T6)를 통해 발광 소자(ED)에 전달될 수 있다.
제7 트랜지스터(T7)는 제2 초기화 전압(VAINT)이 전달되는 제2 초기화 전압 라인(VL4)에 연결된 제1 전극, 제6 트랜지스터(T6)의 제2 전극과 연결된 제2 전극 및 블랙 스캔 라인(GBLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함할 수 있다. 제2 초기화 전압(VAINT)은 제1 초기화 전압(VINT)보다 낮거나 같은 전압 레벨을 가질 수 있다.
제1 커패시터(Cst)의 일단은 제1 트랜지스터(T1)의 제3 전극과 연결되어 있고, 제1 커패시터(Cst)의 타단은 제1 구동 전압 라인(VL1)과 연결되어 있다. 발광 소자(ED)의 캐소드는 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다. 제2 구동 전압(ELVSS)은 제1 구동 전압(ELVDD)보다 낮은 전압 레벨을 가질 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 패널(DP)의 단면도이다. 도 7은 본 발명의 일 실시예에 따른 액티브 영역(AA)의 일부를 확대한 평면도이다. 도 8a 및 도 8b는 각각 본 발명의 일 실시예에 따른 신호를 나타낸 개략도들이다.
도 6은 도 4의 I-I'를 따른 절단면을 예시적으로 나타낸 단면도일 수 있다. 또한, 도 6은 도 7의 I-I'를 따른 절단면을 예시적으로 나타낸 단면도일 수 있다.
도 6을 참조하면, 표시 패널(DP)은 표시층(100), 센서층(200), 및 반사 방지층(300)을 포함할 수 있다. 표시층(100)은 베이스층(110), 배리어층(120), 회로층(130), 발광소자층(140), 및 봉지층(150)을 포함할 수 있다.
베이스층(110)은 제1 내지 제3 서브 베이스층들(111, 112, 113)을 포함할 수 있다. 제1 서브 베이스층(111) 및 제3 서브 베이스층(113) 각각은 폴리이미드(polyimide)계 수지, 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "~~" 계 수지는 "~~" 의 작용기를 포함하는 것을 의미한다. 예를 들어, 제1 서브 베이스층(111) 및 제3 서브 베이스층(113) 각각은 폴리이미드를 포함할 수 있다.
제2 서브 베이스층(112)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제2 서브 베이스층(112)은 무기물을 포함할 수 있으며, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및 비정질 실리콘 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 서브 베이스층(112)은 실리콘 옥시나이트라이드 및 그 위에 적층된 실리콘 옥사이드를 포함할 수 있다.
배리어층(120)은 베이스층(110) 위에 배치될 수 있다. 배리어층(120)은 단층 또는 다층 구조를 가질 수 있다. 배리어층(120)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및 비정질 실리콘 중 적어도 하나를 포함할 수 있다.
배리어층(120)은 제1 하부 차광층(BML1)을 더 포함할 수 있다. 예를 들어, 배리어층(120)이 다층 구조를 가지는 경우, 제1 하부 차광층(BML1)은 배리어층(120)을 구성하는 층들 사이에 배치될 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 하부 차광층(BML1)은 베이스층(110)과 배리어층(120) 사이에 배치되거나, 배리어층(120) 위에 배치될 수도 있다. 일 실시예에서, 제1 하부 차광층(BML1)은 생략될 수도 있다. 제1 하부 차광층(BML1)은 제1 하부층, 제1 하부 금속층, 제1 하부 전극층, 제1 하부 차폐층, 제1 차광층, 제1 금속층, 제1 차폐층, 또는 제1 오버랩층으로 지칭될 수 있다.
버퍼층(BFL)은 배리어층(120) 위에 배치될 수 있다. 버퍼층(BFL)은 베이스층(110) 으로부터 금속 원자들이나 불순물들이 제1 반도체 패턴으로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층(BFL)은 제1 반도체 패턴을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1 반도체 패턴이 균일하게 형성되도록 할 수 있다.
버퍼층(BFL)은 복수의 무기층들을 포함할 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘 나이트라이드를 포함하는 제1 서브 버퍼층, 및 상기 제1 서브 버퍼층 위에 배치되고 실리콘 옥사이드를 포함하는 제2 서브 버퍼층을 포함할 수 있다.
발광소자층(140)은 회로층(130) 위에 배치될 수 있다. 픽셀(PX)는 픽셀 회로(PDC) 및 픽셀 회로(PDC)에 전기적으로 연결된 발광 소자(ED)를 포함할 수 있다. 픽셀 회로(PDC)는 회로층(130)에 포함되고, 발광 소자(ED)는 발광소자층(140)에 포함될 수 있다.
도 6에는 픽셀 회로(PDC)의 실리콘 박막트랜지스터(S-TFT) 및 산화물 박막트랜지스터(O-TFT)가 예시적으로 도시되었다. 실리콘 박막트랜지스터(S-TFT)는 도 4에서 설명된 제1, 제2, 제5, 제6, 및 제7 트랜지스터들(T1, T2, T5, T6, T7) 중 하나일 수 있고, 산화물 박막트랜지스터(O-TFT)는 제3, 및 제4 트랜지스터들(T3, T4) 중 하나일 수 있다.
제1 반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴은 저온 폴리 실리콘을 포함할 수 있다.
도 6는 버퍼층(BFL) 위에 배치된 제1 반도체 패턴의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴이 더 배치될 수 있다. 제1 반도체 패턴은 픽셀들에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 박막트랜지스터(S-TFT)의 소스 영역(SE1), 액티브 영역(AC1), 및 드레인 영역(DE1)은 제1 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 액티브 영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
도 6에는 제1 반도체 패턴으로부터 형성된 연결 신호 라인(CSL)의 일부분을 도시하였다. 연결 신호 라인(CSL)은 평면 상에서 제6 트랜지스터(T6, 도 5 참조)의 제2 전극에 연결될 수 있다.
회로층(130)은 복수의 무기층들 및 복수의 유기층들을 포함할 수 있다. 일 실시예에서, 버퍼층(BFL) 상에 순차적으로 적층된 제1 내지 제5 절연층들(10, 20, 30, 40, 50)은 무기층들일 수 있고, 제6 절연층(60)은 유기층일 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 제1 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘 옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(130)의 절연층은 단층 또는 다층 구조를 가질 수 있다.
실리콘 박막트랜지스터(S-TFT)의 게이트 전극(GT1)은 제1 절연층(10) 위에 배치된다. 게이트 전극(GT1)은 금속 패턴의 일부분일 수 있다. 게이트 전극(GT1)은 액티브 영역(AC1)에 중첩한다. 제1 반도체 패턴을 도핑하는 공정에서 게이트 전극(GT1)은 마스크로 기능할 수 있다. 게이트 전극(GT1)은 티타늄, 은, 은을 함유하는 합금, 몰리브데늄, 몰리브데늄을 함유하는 합금, 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 텅스텐, 텅스텐 질화물, 구리, 인듐 주석 산화물, 또는 인듐 아연 산화물 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트 전극(GT1)을 커버할 수 있다. 제2 절연층(20)은 무기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘 옥사이드, 실리콘 나이트라이드, 및 실리콘 옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘 나이트라이드층을 포함하는 단층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 무기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제2 반도체 패턴은 제3 절연층(30) 위에 배치될 수 있다. 제2 반도체 패턴은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 액티브 영역(또는 반도체 영역, 채널)에 해당한다. 다시 말해, 제2 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일 수 있고, 다른 일부분은 트랜지스터의 소스/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달 영역일 수 있다.
산화물 박막트랜지스터(O-TFT)의 소스 영역(SE2), 액티브 영역(AC2), 및 드레인 영역(DE2)은 제2 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SE2) 및 드레인 영역(DE2)은 단면 상에서 액티브 영역(AC2)로부터 서로 반대 방향으로 연장될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 제2 반도체 패턴을 커버할 수 있다. 제4 절연층(40)은 무기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제4 절연층(40)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제4 절연층(40)은 실리콘 옥사이드를 포함하는 단층 구조를 가질 수 있다.
산화물 박막트랜지스터(O-TFT)의 게이트 전극(GT2)은 제4 절연층(40) 위에 배치된다. 게이트 전극(GT2)은 금속 패턴의 일부분일 수 있다. 게이트 전극(GT2)은 액티브 영역(AC2)에 중첩한다. 제2 반도체 패턴을 환원하는 공정에서 게이트 전극(GT2)은 마스크로 기능할 수 있다.
산화물 박막트랜지스터(O-TFT)의 하부에는 제2 하부 차광층(BML2)이 배치될 수 있다. 제2 하부 차광층(BML2)은 제2 절연층(20)과 제3 절연층(30) 사이에 배치될 수 있다.
제5 절연층(50)은 제4 절연층(40) 위에 배치되며, 게이트 전극(GT2)을 커버할 수 있다. 제5 절연층(50)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제5 절연층(50)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE10)은 제5 절연층(50) 위에 배치될 수 있다. 제1 연결 전극(CNE10)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 제1 컨택홀(CH1)을 통해 연결 신호 라인(CSL)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치될 수 있다. 발광소자층(140)의 제1 전극(LE)은 제6 절연층(60) 위에 배치될 수 있다. 제1 전극(LE)은 제6 절연층(60)을 관통하는 제2 컨택홀(CH2)을 통해 제1 연결 전극(CNE10)에 접속될 수 있다.
제6 절연층(60)은 유기층일 수 있다. 예를 들어, 제6 절연층(60)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 블렌드 등을 포함할 수 있다.
발광소자층(140)은 회로층(130) 위에 배치될 수 있다. 발광소자층(140)은 발광 소자(ED), 하부 픽셀 정의막(LDL), 및 상부 픽셀 정의막(UDL)을 포함할 수 있다. 하부 픽셀 정의막(LDL)은 제1 뱅크층, 픽셀 정의막, 또는 제1 뱅크 절연층으로 지칭될 수 있다. 상부 픽셀 정의막(UDL)은 제2 뱅크층, 도전 뱅크층, 격벽, 또는 도전 격벽으로 지칭될 수 있다.
발광 소자(ED)는 제1 전극(LE), 발광패턴(EP), 및 제2 전극(UE)을 포함할 수 있다. 발광패턴(EP)은 발광층 및 기능층들을 포함할 수 있다. 예를 들어, 발광패턴(EP)은 기능층으로 전자주입층, 전자수송층, 정공제어층, 정공주입층, 정공수송층, 및 전자제어층 중에서 선택된 적어도 하나 이상을 포함할 수 있다. 상기 기능층들 및 제2 전극(UE)은 픽셀들(PX)에 공통으로 제공될 수 있다. 제1 전극(LE)은 픽셀 전극 또는 애노드로 지칭될 수 있고, 제2 전극(UE)은 공통 전극 또는 캐소드로 지칭될 수 있다.
제1 전극(LE)은 제6 절연층(60) 위에 배치될 수 있다. 제1 전극(LE)은 제6 절연층(60)을 관통하는 제2 컨택홀(CH2)을 통해 픽셀 회로(PDC)에 전기적으로 연결된 제1 연결 전극(CNE10)에 접속될 수 있다.
제1 전극(LE)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일 실시예로, 제1 전극(LE)은 은, 마그네슘, 알루미늄, 백금, 팔라듐, 금, 니켈, 네오디뮴, 이리듐, 크롬 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물, 인듐 아연 산화물, 인듐갈륨아연산화물, 아연 산화물 또는 인듐 산화물, 및 알루미늄 도핑된 아연 산화물를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 제1 전극(LE)은 인듐 주석 산화물, 은, 인듐 주석 산화물이 순차적으로 적층된 다층 구조를 포함할 수 있다.
하부 픽셀 정의막(LDL)은 제6 절연층(60) 위에 배치될 수 있다. 하부 픽셀 정의막(LDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 하부 픽셀 정의막(LDL)은 블랙의 색상을 가질 수 있다. 하부 픽셀 정의막(LDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
하부 픽셀 정의막(LDL)에는 제1 전극(LE)의 일부분을 노출시키는 개구부가 정의될 수 있고, 상기 개구부는 발광영역(PXA)에 대응될 수 있다. 하부 픽셀 정의막(LDL)은 제1 전극(LE)의 가장자리를 커버할 수 있고, 발광영역(PXA)이 정의될 수 있다.
도 6에서는 제1 내지 제3 발광 개구부들(OPE1, OPE2, OPE3, 도 7 참조) 중에서 제1 발광 개구부(OPE1)만 도시되었다. 제1 내지 제3 발광 개구부들(OPE1, OPE2, OPE3)은 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B)에 대응될 수 있다. 도 6에서는 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B, 도 7 참조)을 대표하여 발광영역(PXA)으로 표시하였다.
상부 픽셀 정의막(UDL)은 회로층(130) 상에 배치될 수 있다. 상부 픽셀 정의막(UDL)에 의해 발광영역(PXA)에 대응되는 상부 개구부(OPU)가 정의될 수 있다.
상부 픽셀 정의막(UDL)은 제2 전극(UE)과 전기적으로 연결된 제1 부분(PT1) 및 제1 부분(PT1)과 전기적으로 절연된 제2 부분(PT2)을 포함할 수 있다. 또한, 제2 부분(PT2)은 도 7에 도시된 것과 같이 제1 부분(PT1)에 의해 에워싸일 수 있다. 제1 부분(PT1)은 제2 구동 전압(ELVSS)이 수신되는 부분으로 구동 전압 전달부, 또는 구동 전압 전달 격벽으로 지칭될 수 있다. 제2 부분(PT2)은 도 5에 도시된 제1 커패시터(Cst)를 구성하는 전극으로 아일랜드 전극 또는 커패시터 전극으로 지칭될 수 있다.
회로층(130)은 제2 부분(PT2)과 전기적으로 연결된 배선 메탈(CNM)을 더 포함할 수 있다. 배선 메탈(CNM)은 제2 부분(PT2)으로 신호를 전달할 수 있다. 하부 픽셀 정의막(LDL)에는 제2 부분(PT2)이 배선 메탈(CNM)과 접촉할 수 있도록 개구를 포함할 수 있다.
회로층(130)은 제2 부분(PT2)의 하부에 배치된 제1 캡 메탈(CPM1)을 더 포함할 수 있다. 도 6에서는 제1 캡 메탈(CPM1)이 제5 절연층(50)의 상면에 배치된 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제4 절연층(40) 및 제5 절연층(50) 사이에 배치되거나, 제3 절연층(30) 및 제4 절연층(40) 사이에 배치될 수도 있다.
제1 캡 메탈(CPM1)은 평면 상에서 상기 제2 부분(PT2)의 적어도 일부와 중첩할 수 있다. 이에 따라, 제2 부분(PT2) 및 제1 캡 메탈(CPM1)은 캡 용량(Cap)을 갖는 제1 커패시터(Cst, 도 5 참조)를 구성할 수 있다.
예를 들어, 도 5 및 도 8a를 함께 참조하면, 제2 부분(PT2)은 구동 전압(ELVDD)이 제공되는 구동 전압 라인(VL1)에 연결된 제1 커패시터 전극(Cst1)이고, 제1 캡 메탈(CPM1)은 제1 노드(N1)를 통해 구동 트랜지스터(T1)의 게이트 전극에 연결된 제2 커패시터 전극(Cst2)일 수 있다.
또한 반대로, 도 5 및 도 8b를 함께 참조하면, 제2 부분(PT2)은 제1 노드(N1)을 통해 구동 트랜지스터(T1)의 게이트 전극에 연결된 제2 커패시터 전극(Cst2)이고, 제1 캡 메탈(CPM1)은 구동 전압(ELVDD)이 제공되는 구동 전압 라인(VL1)에 연결된 제1 커패시터 전극(Cst1)일 수 있다.
본 발명의 일 실시예에 따르면, 상부 픽셀 정의막(UDL)은 도전성 물질을 포함할 수 있다. 따라서, 상부 픽셀 정의막(UDL)의 일부분을 이용하여 픽셀 회로(PDC, 도 5 참조)의 제1 커패시터(Cst, 도 5 참조)를 구성하는 커패시터 전극을 구현할 수 있다. 그에 따라, 픽셀 회로(PDC)가 배치된 영역의 면적이 감소될 수 있다.
한편, 적어도 하나의 절연층에는 개구가 정의될 수 있다. 예를 들어, 도 6에서 도시한 것과 같이, 제6 절연층(60)에 개구(60-OP)가 정의될 수 있다. 하부 픽셀 정의막(LDL)은 제6 절연층(60)에 의해 노출된 제1 캡 메탈(CPM1)과 접촉할 수 있다.
이 경우, 제1 캡 메탈(CPM1)과 제1 부분(PT1) 사이의 거리는 제1 캡 메탈(CPM1)과 제2 부분(PT2) 사이의 거리보다 클 수 있다. 제1 캡 메탈(CPM1)과 제1 부분(PT1) 사이의 거리는 제1 캡 메탈(CPM1) 및 제1 부분(PT1)의 이격 거리 중 가장 멀리 이격된 거리를 의미할 수 있다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 액티브 영역(AA)을 제3 방향(DR3)에서 아래로 내려다본 확대도일 수 있다. 도 7에서는 상부 픽셀 정의막(UDL)을 빗금으로 나타내었다. 상부 픽셀 정의막(UDL)에는 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B)에 대응되는 제1 내지 제3 발광 개구부들(OPE1, OPE2, OPE3)과 중첩하는 상부 개구부들(OPU, 도 6 참조)이 정의될 수 있다.
상부 픽셀 정의막(UDL)은 제1 부분(PT1)과 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B) 사이에 배치된 제2 부분(PT2)을 포함할 수 있다. 상부 픽셀 정의막(UDL)에는 슬릿(SLT)이 정의될 수 있고, 슬릿(SLT)에 의해 제2 부분(PT2)은 제1 부분(PT1)과 이격될 수 있다. 도 7에서는 평면 상에서의 슬릿(SLT)의 모양을 사각형으로 도시하였으나, 이에 한정되지 않는다. 구체적으로, 슬릿(SLT)의 모양은 다각형 또는 링일 수 있다. 예를 들어, 도 7에서와 같이 두 개의 사각형이 겹쳐서 형성된 모양의 슬릿일 수 있다. 또는, 두 개의 원이 겹쳐서 형성된 링 모양의 슬릿일 수도 있다.
제2 부분(PT2)은 슬릿(SLT)에 의해 제1 부분(PT1)과 전기적으로 절연될 수 있다. 슬릿(SLT)은 유기 봉지막(152)에 의해 채워질 수 있다. 또한, 도 7에 도시된 것과 같이, 제1 부분(PT1)은 복수의 이격된 부분으로 나뉘지 않고, 일체로서 배치되어 있다.
액티브 영역(AA)은 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B) 및 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 평면 상에서 제1 부분(PT1), 제2 부분(PT2), 및 슬릿(SLT)에 대응될 수 있다.
한편, 상부 픽셀 정의막(UDL)은 회로층(130) 상에 배치된 제1 도전막(CDL1) 및 제1 도전막(CLD1) 상에 배치된 제2 도전막(CDL2)을 포함할 수 있다. 제2 전극(UE)은 제1 도전막(CDL1)의 측면의 적어도 일부에 접촉할 수 있다. 구체적으로, 제2 전극(UE)은 제1 부분(PT1)의 제1 도전막(CDL1)의 측면의 적어도 일부에 접촉할 수 있다. 이에 따라, 제2 전극(UE)은 제1 도전막(CDL1)에 전기적으로 연결될 수 있다. 제1 부분(PT1)은 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 전기적으로 연결될 수 있다. 제2 전극(UE)은 제1 부분(PT1)을 통해 제2 구동 전압(ELVSS, 도 5 참조)을 수신할 수 있다.
제 1 도전막(CDL1)의 두께는 제2 도전막(CDL2)의 두께보다 두꺼울 수 있다. 제1 부분(PT1)에 대하여, 제2 도전막(CDL2)의 측면은 제1 도전막(CDL1)의 측면보다 발광영역(PXA)의 중심 방향으로 돌출되어 팁(Tip)을 포함할 수 있다.
제1 도전막(CDL1) 및 제2 도전막(CDL2)은 각각 도전성 물질을 포함할 수 있다. 제1 도전막(CDL1)은 제1 도전성을 갖는 물질을 포함하고, 제2 도전막(CDL2)은 제1 도전성보다 낮은 제2 도전성을 갖는 물질을 포함할 수 있다.
구체적으로, 제1 도전막(CDL1) 및 제2 도전막(CDL)은 각각 금속 물질을 포함할 수 있다. 예를 들어, 제1 도전막(CDL1)은 알루미늄(Al)을 포함하고, 제2 도전막(CDL2)은 티타늄(Ti)을 포함할 수 있다.
발광소자층(140)은 보호패턴(TPL)을 더 포함할 수 있다. 보호패턴(TPL)은 제1 전극(LE)의 상면의 적어도 일부를 커버할 수 있다. 보호패턴(TPL)은 하부 픽셀 정의막(LDL)을 패터닝하기 위한 식각 공정 과정에서, 제1 전극(LE)이 손상되는 것을 방지할 수 있다.
발광소자층(140)은 제2 전극(UE) 위에 배치된 캡핑층(CPL)을 더 포함할 수 있다. 캡핑층(CPL)은 보강 간섭의 원리에 의하여 발광 효율을 향상시키는 역할을 할 수 있다. 캡핑층(CPL)은 예를 들어 589nm의 파장을 갖는 광에 대해 1.6 이상의 굴절률을 갖는 물질을 포함할 수 있다. 캡핑층(CPL)은 유기물을 포함한 유기 캡핑층, 무기물을 포함한 무기 캡핑층, 또는 유기물 및 무기물을 포함한 복합 캡핑층일 수 있다. 예컨대, 캡핑층은 카보시클릭 화합물, 헤테로시클릭 화합물, 아민 그룹-함유 화합물, 포르핀 유도체(porphine derivatives), 프탈로시아닌 유도체(phthalocyanine derivatives), 나프탈로시아닌 유도체(naphthalocyanine derivatives), 알칼리 금속 착체, 알칼리 토금속 착체, 또는 이의 임의의 조합을 포함할 수 있다. 카보시클릭 화합물, 헤테로시클릭 화합물 및 아민 그룹-함유 화합물은 선택적으로, O, N, S, Se, Si, F, Cl, Br, I, 또는 이의 임의의 조합을 포함한 치환기로 치환될 수 있다.
한편, 상부 픽셀 정의막(UDL) 상에는 더미패턴이 배치될 수 있다. 더미패턴은 제1 전극(LE) 상에 배치된 발광패턴(EP), 제2 전극(UE), 및 캡핑층(CPL)에 포함된 물질들과 각각 동일한 물질들을 포함하는 층들을 포함할 수 있다.
더미패턴의 적어도 일부는 후술하는 봉지층(150)의 제1 무기 봉지막(151)에 의해 커버될 수 있다. 또한, 더미패턴은 상부 픽셀 정의막(UDL)과 같이 슬릿(SLT)을 포함할 수 있다. 이에 따라, 제1 부분(PT1) 상에 배치된 더미패턴과 제2 부분(PT2) 상에 배치된 더미패턴은 전기적으로 절연될 수 있다.
봉지층(150)은 발광소자층(140) 위에 배치될 수 있다. 봉지층(150)은 순차적으로 적층된 제1 무기 봉지막(151), 유기 봉지막(152), 및 제2 무기 봉지막(153)을 포함할 수 있다. 제1 및 제2 무기 봉지막들(151, 153)은 수분 및 산소로부터 발광소자층(140)을 보호하고, 유기 봉지막(152)은 먼지 입자와 같은 이물질로부터 발광소자층(140)을 보호할 수 있다.
본 발명의 일 실시예에서, 캡핑층(CPL)과 봉지층(150) 사이에 저굴절층(미도시)이 더 배치될 수도 있다. 저굴절층은 플루오린화 리튬을 포함할 수 있다. 저굴절층은 열 증착 법에 의해 형성될 수 있다.
센서층(200)은 표시층(100) 위에 배치될 수 있다. 센서층(200)은 센서, 입력 감지층, 또는 입력 감지 패널로 지칭될 수 있다. 센서층(200)은 센서 베이스층(210), 제1 센서 도전층(220), 센서 절연층(230), 제2 센서 도전층(240), 및 센서 커버층(250)을 포함할 수 있다.
센서 베이스층(210)은 표시층(100) 위에 직접 배치될 수 있다. 센서 베이스층(210)은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및 실리콘 옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 센서 베이스층(210)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 센서 베이스층(210)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 센서 도전층(220) 및 제2 센서 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브데늄, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물, 인듐아연산화물, 산화아연, 또는 인듐아연주석산화물 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
센서 절연층(230)은 제1 센서 도전층(220)과 제2 센서 도전층(240) 사이에 배치될 수 있다. 센서 절연층(230)은 무기막을 포함할 수 있다. 무기막은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
또는 센서 절연층(230)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
센서 커버층(250)은 센서 절연층(230) 위에 배치되며 제2 센서 도전층(240)을 커버할 수 있다. 제2 센서 도전층(240)은 도전 패턴을 포함할 수 있다. 센서 커버층(250)은 도전 패턴을 커버하며, 후속 공정에서 도전 패턴에 데미지가 발생될 확률을 감소 또는 제거할 수 있다. 센서 커버층(250)은 무기물을 포함할 수 있다. 예를 들어, 센서 커버층(250)은 실리콘 나이트라이드를 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다. 본 발명의 일 실시예에서, 센서 커버층(250)은 생략될 수도 있다.
반사 방지층(300)은 센서층(200) 위에 배치될 수 있다. 반사 방지층(300)은 분할층(310), 복수의 컬러 필터들(320), 및 평탄화층(330)를 포함할 수 있다.
분할층(310)은 제2 센서 도전층(240)의 도전 패턴과 중첩하여 배치될 수 있다. 센서 커버층(250)은 분할층(310)과 제2 센서 도전층(240) 사이에 배치될 수 있다. 분할층(310)은 제2 센서 도전층(240)에 의한 외부광 반사를 방지할 수 있다. 분할층(310)을 구성하는 물질은 광을 흡수하는 물질이라면 특별히 한정되지 않는다. 분할층(310)은 블랙컬러를 갖는 층으로, 일 실시예에서 분할층(310)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
분할층(310)에는 분할 개구(310op)가 정의될 수 있다. 분할 개구(310op)는 발광층(EL)과 중첩할 수 있다. 컬러 필터(320)는 분할 개구(310op)에 대응하여 배치될 수 있다. 컬러 필터(320)는 컬러 필터(320)와 중첩하는 발광층(EL)에서 제공되는 광을 투과시킬 수 있다.
평탄화층(330)은 분할층(310) 및 컬러 필터(320)를 커버할 수 있다. 평탄화층(330)은 유기물을 포함할 수 있으며, 평탄화층(330)의 상면에 평탄면을 제공할 수 있다. 일 실시예에서, 평탄화층(330)은 생략될 수도 있다.
본 발명의 일 실시예에서, 반사 방지층(300)은 컬러 필터들(320) 대신 반사 조정층을 포함할 수 있다. 예를 들어, 도 6의 도시에서 컬러 필터(320)가 생략되고, 컬러 필터(320)가 생략된 자리에 반사 조정층이 추가될 수 있다. 반사 조정층은 표시 패널 및/또는 전자 기기 내부에서 반사된 빛 또는 표시 패널 및/또는 전자 기기 외부에서 입사하는 빛 중 일부 대역의 빛을 선택적으로 흡수할 수 있다.
일 예로, 반사 조정층은 490 nm 내지 505 nm의 제1 파장 영역 및 585 nm 내지 600nm의 제2 파장 영역을 흡수하여, 상기 제1 파장 영역 및 상기 제2 파장 영역에서의 광투과율이 40 % 이하로 구비될 수 있다. 반사 조정층은 발광층(EL)에서 방출된 적색, 녹색, 및 청색의 광의 파장 범위에서 벗어난 파장의 빛을 흡수할 수 있다. 이와 같이 반사 조정층은 발광층(EL)에서 방출된 적색, 녹색 또는 청색의 파장 범위에 속하지 않는 파장의 빛을 흡수함으로써, 표시 패널 및/또는 전자 기기의 휘도가 감소되는 것이 방지 또는 최소화될 수 있다. 또한, 동시에 표시 패널 및/또는 전자 기기의 발광 효율이 저하되는 것이 방지 또는 최소화될 수 있고, 시인성이 향상될 수 있다.
반사 조정층은 염료, 안료 또는 이들의 조합을 포함하는 유기물층으로 구비될 수 있다. 반사 조정층은 테트라아자포르피린(Tetraazaporphyrin, TAP)계 화합물, 포피린(Porphyrin)계 화합물, 메탈 포피린(Metal Porphyrin)계 화합물, 옥사진(Oxazine)계 화합물, 스쿠아릴륨(Squarylium)계 화합물, 트리아릴메탄(Triarylmethane)계 화합물, 폴리메틴(Polymethine)계 화합물, 트라퀴논(anthraquinone)계 화합물, 프탈로시아닌(Phthalocyanine)계 화합물, 아조(azo)계 화합물, 페릴렌(perylene)계 화합물, 크산텐(Xanthene)계 화합물, 디이모늄(diimmonium)계　화합물, 디피로메텐계(Dipyrromethene)계 화합물, 시아닌(Cyanine)계 화합물, 및 이들의 조합을 포함할 수 있다.
일 실시예에서, 반사 조정층은 약 64% 내지 72%의 투과율을 가질 수 있다. 반사 조정층의 투과율은 반사 조정층에 포함된 안료 및/또는 염료의 함량에 따라 조절될 수 있다.
본 발명의 일 실시예에서, 반사 방지층(300)은 위상 지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다. 반사 방지층(300)은 적어도 편광필름을 포함할 수 있다. 이 경우, 반사 방지층(300)은 접착층을 통해 센서층(200)에 부착될 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 패널(DP)의 단면도이다. 도 9는 도 4의 I-I'를 따른 절단면의 또 다른 예시를 나타낸 단면도일 수 있다. 또한, 도 9는 도 7의 I-I'를 따른 절단면의 또 다른 예시를 나타낸 단면도일 수 있다.
도 9를 참조하면, 제6 절연층(60) 및 하부 픽셀 정의막(LDL)은 각각 평면 상에서 제2 부분(PT2)의 적어도 일부와 중첩할 수 있다. 절연층(60) 및 하부 픽셀 정의막(LDL)은 제2 부분(PT2)이 배선 메탈(CNM)과 서로 접촉할 수 있도록 하는 개구를 포함할 수 있다. 제2 부분(PT2) 및 제1 캡 메탈(CPM1)은 캡 용량(Cap)을 갖는 제1 커패시터(Cst, 도 5)를 구성할 수 있다.
도 6에서 제1 캡 메탈(CPM1)이 제6 절연층(60)의 개구(60-OP)에 의해 노출되어, 하부 픽셀 정의막(LDL)에 접촉한 경우에 비해, 도 9의 경우가 제2 부분(PT2) 및 제1 캡 메탈(CPM1) 사이의 간격이 클 수 있다. 이에 따라, 캡 용량(Cap)이 작을 수 있다.
픽셀 회로의 신호 전달에 관하여는 도 6에서 함께 전술한 8a 및 8b에 관한 내용이 동일하게 적용될 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 패널(DP)의 단면도이다. 도 10은 도 4의 I-I'를 따른 절단면의 또 다른 예시를 나타낸 단면도일 수 있다. 또한, 도 10은 도 7의 I-I'를 따른 절단면의 또 다른 예시를 나타낸 단면도일 수 있다.
도 10을 참조하면, 하부 픽셀 정의막(LDL)에는 개구(LDL-OP)가 정의될 수 있다. 제2 부분(PT2)은 하부 픽셀 정의막(LDL)의 개구(LDL-OP)에 의해 노출된 적어도 하나의 절연층에 접촉할 수 있다. 예를 들어, 제2 부분(PT2)은 제6 절연층(60)에 접촉할 수 있다.
제2 부분(PT2) 및 제1 캡 메탈(CPM1)은 캡 용량(Cap)을 갖는 제1 커패시터(Cst, 도 5)를 구성할 수 있다. 도 10의 제2 부분(PT2) 및 제1 캡 메탈(CPM1) 사이의 거리는, 도 6 및 도 9에서의 제2 부분(PT2) 및 제1 캡 메탈(CPM1) 사이의 거리와 다를 수 있고, 이에 따라 캡 용량(Cap)도 다를 수 있다.
또한, 제6 절연층(60)에는 제2 부분(PT2)이 배선 메탈(CNM)과 접촉할 수 있도록 개구가 포함될 수 있다.
픽셀 회로의 신호 전달에 관하여는 도 6에서 함께 전술한 8a 및 8b에 관한 내용이 동일하게 적용될 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시 패널(DP)의 단면도이다. 도 11은 도 4의 I-I'를 따른 절단면의 또 다른 예시를 나타낸 단면도일 수 있다. 또한, 도 11은 도 7의 I-I'를 따른 절단면의 또 다른 예시를 나타낸 단면도일 수 있다.
도 11을 참조하면, 회로층(130)은 제1 캡 메탈(CPM1)의 하부에 배치된 제2 캡 메탈(CPM2)을 더 포함할 수 있다. 도 11에서는 제2 캡 메탈(CPM2)이 제1 절연층(10)의 상면에 배치되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제2 절연층(20) 및 제3 절연층(30) 사이에 배치되거나, 제3 절연층(30) 및 제4 절연층(40) 사이에 배치될 수도 있다.
제2 캡 메탈(CPM2)은 평면 상에서 제1 캡 메탈(CPM1)의 적어도 일부와 중첩할 수 있다. 제2 부분(PT2), 제1 캡 메탈(CPM1), 및 제2 캡 메탈(CPM2)은 캡 용량(Cap)을 갖는 제1 커패시터(Cst)를 구성할 수 있다. 이 경우, 캡 용량(Cap)은 제2 부분(PM2) 및 제1 캡 메탈(CPM1)에 의한 제1 캡 용량(Cap1)과 제1 캡 메탈(CPM1) 및 제2 캡 메탈(CPM2)에 의한 제2 캡 용량(Cap2)의 합으로 계산될 수 있다. 즉, 본 실시예에 따르면, 3 중 캡 구조가 적용됨에 따라, 도 6과 비교하여 더 작은 면적으로 동일 캡 용량(Cap)을 구현할 수 있다.
또한, 제6 절연층(60)에는 제2 부분(PT2)이 배선 메탈(CNM)과 접촉할 수 있도록 개구가 포함될 수 있다.
도 12a 및 도 12b는 각각 본 발명의 일 실시예에 따른 신호를 나타낸 개략도들이다. 도 12a 및 도 12b는 각각 도 11의 표시 패널(DP)의 제1 커패시터(Cst)의 신호를 예시적으로 나타낸 개략도들일 수 있다.
도 5 및 도 12a를 함께 참조하면, 제2 부분(PT2) 및 제2 캡 메탈(CPM2)은 각각 구동 전압(ELVDD)이 제공되는 구동 전압 라인(VL1)에 연결된 제1 커패시터 전극(Cst1)이고, 제1 캡 메탈(CPM1)은 제1 노드(N1)를 통해 구동 트랜지스터인 제1 트랜지스터(T1)의 게이트 전극에 연결된 제2 커패시터 전극(Cst2)일 수 있다.
또한 반대로, 도 5 및 도 12b를 함께 참조하면, 제2 부분(PT2) 및 제2 캡 메탈(CPM2)은 제1 노드(N1)을 통해 구동 트랜지스터인 제1 트랜지스터(T1)의 게이트 전극에 연결된 제2 커패시터 전극(Cst2)이고, 제1 캡 메탈(CPM1)은 구동 전압(ELVDD)이 제공되는 구동 전압 라인(VL1)에 연결된 제1 커패시터 전극(Cst1)일 수 있다.
도 13은 본 발명의 일 실시예에 따른 표시 패널(DP)의 단면도이다. 도 13은 도 4의 I-I'를 따른 절단면의 또 다른 예시를 나타낸 단면도일 수 있다. 또한, 도 13은 도 7의 I-I'를 따른 절단면의 또 다른 예시를 나타낸 단면도일 수 있다.
도 13을 참조하면, 제1 캡 메탈(CPM1)은 제1-1 캡 메탈(CPM1-1) 및 제1-1 캡 메탈(CPM1-1)과 다른 층에 배치된 제1-2 캡 메탈(CPM1-2)을 포함할 수 있다. 제1-2 캡 메탈(CPM1-2)은 제1-1 캡 메탈(CPM1-1)과 전기적으로 연결될 수 있다.
제1-2 캡 메탈(CPM1-2)이 제1-1 캡 메탈(CPM1-1)과 다른 층에 배치됨에 따라, 제1 캡 메탈(CPM1)의 실질적인 두께가 두꺼워질 수 있다. 또한, 제1 캡 메탈(CPM1) 및 제2 캡 메탈(CPM2) 사이의 거리가 좁아지고, 제2 캡용량(Cap2)을 증가시킬 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
100 표시층
110 베이스층
120 배리어층
130 회로층
140 발광소자층
150 봉지층
200 센서층
300 반사방지층
UDL 상부 픽셀 정의막
PT1 제1 부분
PT2 제2 부분
LDL 하부 픽셀 정의막
CPM1 제1 캡 메탈
CPM2 제2 캡 메탈
CNM 배선 메탈

Claims (20)

  1. 베이스층;
    픽셀 회로를 포함하고, 상기 베이스층 상에 배치된 회로층; 및
    상기 회로층 상에 배치된 발광소자층; 을 포함하고,
    상기 발광소자층은,
    상기 회로층 상에 배치된 제1 전극;
    상기 제1 전극 상에 배치된 발광패턴;
    상기 발광패턴 상에 배치된 제2 전극; 및
    상부 개구부가 정의되고, 상기 회로층 상에 배치된 상부 픽셀 정의막; 을 포함하고,
    상기 상부 픽셀 정의막은, 상기 제2 전극과 전기적으로 연결된 제1 부분, 및 상기 제1 부분과 전기적으로 절연된 제2 부분을 포함하고, 상기 제2 부분은 상기 제1 부분에 의해 에워싸인 표시 패널.
  2. 제1 항에 있어서,
    상기 회로층은, 상기 제2 부분과 전기적으로 연결된 배선 메탈을 더 포함하는 표시 패널.
  3. 제1 항에 있어서,
    상기 발광소자층은, 발광영역이 정의되고, 상기 상부 픽셀 정의막의 하부에 배치된 하부 픽셀 정의막을 더 포함하는 표시 패널.
  4. 제3 항에 있어서,
    상기 회로층은, 평면 상에서 상기 제2 부분의 적어도 일부와 중첩하고, 상기 제2 부분의 하부에 배치된 제1 캡 메탈을 더 포함하는 표시 패널.
  5. 제4 항에 있어서,
    상기 픽셀 회로는,
    구동 트랜지스터; 및
    상기 구동 트랜지스터의 게이트 전극, 및 구동 전압이 제공되는 구동 전압 라인 사이에 연결된 커패시터; 를 포함하고,
    상기 제2 부분 및 상기 제1 캡 메탈은 상기 커패시터를 구성하는 표시 패널.
  6. 제5 항에 있어서,
    상기 회로층은, 상기 제1 전극의 하부 및 상기 하부 픽셀 정의막의 하부에 배치된 적어도 하나의 절연층을 더 포함하고,
    상기 적어도 하나의 절연층 및 상기 하부 픽셀 정의막은 각각, 평면 상에서 상기 제2 부분의 적어도 일부와 중첩하는 표시 패널.
  7. 제6 항에 있어서,
    상기 하부 픽셀 정의막에는 개구가 정의되고, 상기 제2 부분은 상기 하부 픽셀 정의막의 상기 개구에 의해 노출된 상기 적어도 하나의 절연층에 접촉하는 표시 패널.
  8. 제6 항에 있어서,
    상기 적어도 하나의 절연층에는 개구가 정의되고, 상기 하부 픽셀 정의막은 상기 적어도 하나의 절연층의 상기 개구에 의해 노출된 상기 제1 캡 메탈과 접촉하는 표시 패널.
  9. 제8 항에 있어서,
    상기 제1 캡 메탈과 상기 제1 부분 사이의 거리는 상기 제1 캡 메탈과 상기 제2 부분 사이의 거리보다 큰 표시 패널.
  10. 제4 항에 있어서,
    상기 회로층은, 평면 상에서 상기 제1 캡 메탈의 적어도 일부와 중첩하고, 상기 제1 캡 메탈의 하부에 배치된 제2 캡 메탈을 더 포함하는 표시 패널.
  11. 제10 항에 있어서, 상기 제2 캡 메탈 및 상기 제2 부분에는 동일한 신호가 제공되는 표시 패널.
  12. 제10 항에 있어서, 상기 제1 캡 메탈은 제1-1 캡 메탈, 및 상기 제1-1 캡 메탈에 전기적으로 연결되고, 상기 제1-1 캡 메탈과 다른 층에 배치된 제1-2 캡 메탈을 포함하는 표시 패널.
  13. 제1 항에 있어서,
    유기 봉지막을 포함하고, 발광소자층 상에 배치된 봉지층을 더 포함하고,
    상기 유기 봉지막은, 상기 제1 부분 및 상기 제2 부분의 사이를 채우면서 상기 발광소자층을 커버하도록 배치된 표시 패널.
  14. 제3 항에 있어서,
    상기 상부 픽셀 정의막은 제1 도전막, 및 상기 제1 도전막 상에 배치된 제2 도전막을 포함하는 표시 패널.
  15. 제14 항에 있어서,
    상기 제1 부분 중에서, 상기 제2 도전막의 측면은 상기 제1 도전막의 측면보다 상기 발광영역의 중심 방향으로 돌출된 표시 패널.
  16. 제1 항에 있어서,
    상기 제1 전극의 상면의 적어도 일부를 커버하는 보호패턴을 더 포함하는 표시 패널.
  17. 베이스층;
    픽셀 회로를 포함하고, 상기 베이스층 상에 배치된 회로층;
    상기 회로층 상에 배치된 발광소자층; 및
    상기 발광소자층 상에 배치된 봉지층; 을 포함하고,
    상기 픽셀 회로는,
    구동 트랜지스터; 및
    상기 구동 트랜지스터의 게이트 전극, 및 구동 전압이 제공되는 구동 전압 라인 사이에 연결된 커패시터; 를 포함하고,
    상기 발광소자층은,
    상기 회로층 상에 배치되며, 상기 픽셀 회로와 전기적으로 연결된 제1 전극;
    상기 제1 전극 상에 배치된 발광패턴;
    상기 발광패턴 상에 배치된 제2 전극; 및
    상부 개구부가 정의되고, 상기 회로층 상에 배치된 상부 픽셀 정의막; 을 포함하고,
    상기 상부 픽셀 정의막은, 상기 제2 전극과 전기적으로 연결된 제1 부분, 및 상기 커패시터를 구성하는 제2 부분을 포함하는 표시 패널.
  18. 제17 항에 있어서,
    상기 상부 픽셀 정의막의 상기 제1 부분과 상기 제2 부분 사이에는 슬릿이 정의되고, 평면 상에서 상기 슬릿의 모양은 다각형 또는 링인 표시 패널.
  19. 제18 항에 있어서,
    상기 봉지층은 유기 봉지막을 포함하고,
    상기 슬릿은 유기 봉지막에 의해 채워진 표시 패널.
  20. 제17 항에 있어서,
    상기 회로층은, 상기 제2 부분과 전기적으로 연결된 배선 메탈을 더 포함하는 표시 패널.
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