KR20240055225A - 표시 장치 - Google Patents

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KR20240055225A
KR20240055225A KR1020220135161A KR20220135161A KR20240055225A KR 20240055225 A KR20240055225 A KR 20240055225A KR 1020220135161 A KR1020220135161 A KR 1020220135161A KR 20220135161 A KR20220135161 A KR 20220135161A KR 20240055225 A KR20240055225 A KR 20240055225A
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encapsulation layer
disposed
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문병록
슈고 니시자키
김재현
이제호
조원제
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삼성디스플레이 주식회사
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Abstract

표시 장치는 제1 영역 및 제2 영역이 정의된 베이스층, 상기 제1 영역에 배치되며, 화소 회로 및 제1 전극, 발광층, 및 제2 전극을 포함하는 발광 소자를 포함하는 화소, 상기 제2 영역에 배치되며, 상기 화소 회로로 제1 구동 전압을 제공하는 제1 전원 전극, 상기 제2 영역에 배치되며, 상기 제2 전극으로 제2 구동 전압을 제공하는 제2 전원 전극, 및 상기 베이스층과 상기 제1 전극 사이에 배치되며, 상기 제1 영역으로부터 상기 제2 영역으로 연장하며, 상기 제1 전원 전극과 중첩하는 절연층을 포함하고, 상기 제2 전극은 상기 제1 영역으로부터 상기 제2 영역을 향해 연장하고, 상기 절연층은 상기 제2 전극과 중첩하는 상기 제1 전원 전극의 중첩 부분을 모두 커버할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 광 효율 및 제품 신뢰성이 향상된 표시 장치에 관한 것이다.
텔레비전, 휴대폰, 내비게이션, 태블릿 등과 같이 멀티 미디어 장치에 사용되는 다양한 표시 장치들이 개발되고 있다. 표시 장치는 유기 발광 소자를 포함할 수 있다. 유기 발광 소자는 애노드 전극과 캐소드 전극 사이에 유기물로 이루어진 발광층을 가진 표시 소자이다. 애노드 전극으로부터 제공된 정공과 캐소드 전극으로부터 제공된 전자가 발광층에서 결합하여 여기자를 형성한 후, 여기자로부터 정공과 전자 사이의 에너지에 해당하는 광을 생성한다.
본 발명은 광 효율 및 제품 신뢰성이 향상된 표시 장치를 제공하는 것을 일 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 제1 영역 및 제2 영역이 정의된 베이스층, 상기 제1 영역에 배치되며, 화소 회로 및 제1 전극, 발광층, 및 제2 전극을 포함하는 발광 소자를 포함하는 화소, 상기 제2 영역에 배치되며, 상기 화소 회로로 제1 구동 전압을 제공하는 제1 전원 전극, 상기 제2 영역에 배치되며, 상기 제2 전극으로 제2 구동 전압을 제공하는 제2 전원 전극, 및 상기 베이스층과 상기 제1 전극 사이에 배치되며, 상기 제1 영역으로부터 상기 제2 영역으로 연장하며, 상기 제1 전원 전극과 중첩하는 절연층을 포함하고, 상기 제2 전극은 상기 제1 영역으로부터 상기 제2 영역을 향해 연장하고, 상기 절연층은 상기 제2 전극과 중첩하는 상기 제1 전원 전극의 중첩 부분을 모두 커버할 수 있다.
상기 절연층은 유기물을 포함할 수 있다.
상기 제1 전원 전극의 상기 중첩 부분을 커버하는 상기 절연층의 일부분의 두께는 0.7 마이크로미터 이상일 수 있다.
상기 표시 장치는 상기 절연층 위에 배치되며, 상기 제1 전극의 일부분을 노출하는 개구가 정의된 화소 정의막을 더 포함하고, 상기 화소 정의막은 상기 제1 전원 전극의 상기 중첩 부분과 중첩할 수 있다.
상기 제1 전원 전극의 상기 중첩 부분과 중첩하는 상기 화소 정의막의 일부분은 평탄한 상면을 가질 수 있다.
상기 제1 전원 전극의 상기 중첩 부분과 중첩하는 상기 화소 정의막의 상면에는 오목한 홈이 정의될 수 있다.
상기 제1 전원 전극의 상기 중첩 부분을 커버하는 상기 절연층의 일부분은 평탄한 상면을 가질 수 있다.
상기 제2 전극 위에 배치된 캡핑층을 더 포함할 수 있다.
상기 표시 장치는 상기 화소, 상기 제1 전원 전극의 적어도 일부, 및 상기 제2 전원 전극의 적어도 일부를 커버하며, 상기 제1 영역 및 상기 제2 영역 위에 배치된 봉지층을 더 포함하고, 상기 봉지층은 제1 무기 봉지층, 상기 제1 무기 봉지층 위에 배치된 유기 봉지층, 및 상기 유기 봉지층 위에 배치된 제2 무기 봉지층을 포함할 수 있다.
상기 제1 무기 봉지층은 제1 굴절률을 갖는 제1 서브 무기 봉지층, 상기 제1 서브 무기 봉지층 위에 배치되며, 상기 제1 굴절률과 상이한 제2 굴절률을 갖는 제2 서브 무기 봉지층, 및 상기 제2 서브 무기 봉지층 위에 배치되며, 상기 제1 및 제2 굴절률들과 상이한 제3 굴절률을 갖는 제3 서브 무기 봉지층을 포함하고, 상기 제1 굴절률은 상기 제2 굴절률 및 상기 제3 굴절률 각각보다 낮을 수 있다.
상기 제3 굴절률은 상기 제2 굴절률보다 낮을 수 있다.
상기 제1 서브 무기 봉지층의 두께는 상기 제2 서브 무기 봉지층의 두께보다 작고, 상기 제3 서브 무기 봉지층의 두께보다 클 수 있다.
상기 제2 무기 봉지층의 굴절률은 상기 제2 서브 무기 봉지층의 상기 제2 굴절률과 동일할 수 있다.
상기 제1 전원 전극은 티타늄/알루미늄/티타늄의 3층 구조를 갖는 전극층을 포함하고, 상기 제1 전극은 인듐 주석 산화물/은/인듐 주석 산화물의 3층 구조를 갖는 전극층을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역이 정의된 표시 패널을 포함하고, 상기 표시 패널은 베이스층, 상기 베이스층 위에 배치되며, 화소 회로, 제1 전원 전극, 제2 전원 전극, 및 상기 화소 회로, 상기 제1 전원 전극, 및 상기 제2 전원 전극을 커버하는 절연층을 포함하는 회로층, 상기 회로층 위에 배치되며, 상기 화소 회로와 전기적으로 연결되며, 제1 전극, 발광층, 및 제2 전극을 포함하는 발광 소자를 포함하는 소자층, 및 상기 소자층을 커버하는 봉지층을 포함하고, 상기 봉지층은 서로 다른 굴절률을 갖는 복수의 서브 무기 봉지층들을 포함하는 제1 무기 봉지층, 상기 제1 무기 봉지층 위에 배치된 유기 봉지층, 및 상기 유기 봉지층 위에 배치된 제2 무기 봉지층을 포함하고, 상기 비표시 영역에서, 상기 제2 전극과 중첩하는 상기 제1 전원 전극의 일부분은 상기 절연층에 의해 모두 커버될 수 있다.
상기 복수의 서브 무기 봉지층들은 상기 소자층 위에 배치되며 제1 굴절률을 갖는 제1 서브 무기 봉지층, 상기 제1 서브 무기 봉지층 위에 배치되며, 상기 제1 굴절률보다 높은 제2 굴절률을 갖는 제2 서브 무기 봉지층, 및 상기 제2 서브 무기 봉지층 위에 배치되며, 상기 제1 굴절률보다 높고, 상기 제2 굴절률보다 낮은 제3 굴절률을 갖는 제3 서브 무기 봉지층을 포함할 수 있다.
상기 제1 전원 전극은 상기 화소 회로로 제1 구동 전압을 전달하고, 상기 제2 전원 전극은 상기 제2 전극으로 제2 구동 전압을 전달할 수 있다.
상기 절연층은 유기물이고, 상기 제2 전극과 상기 제1 전원 전극 사이의 상기 절연층의 두께는 0.7 마이크로미터 이상일 수 있다.
상기 표시 패널은 상기 회로층 위에 배치되며, 상기 제1 전극의 일부분을 노출하는 개구가 정의된 화소 정의막을 더 포함하고, 상기 화소 정의막은 상기 제1 전원 전극의 상기 중첩 부분과 중첩할 수 있다.
상기 제1 전원 전극의 상기 중첩 부분과 중첩하는 상기 화소 정의막의 일부분은 평탄한 상면을 가질 수 있다.
상기 제1 전원 전극의 상기 중첩 부분과 중첩하는 상기 화소 정의막의 상면에는 오목한 홈이 정의될 수 있다.
상기 제1 전원 전극은 티타늄/알루미늄/티타늄의 3층 구조를 갖는 전극층을 포함하고, 상기 제1 전극은 인듐 주석 산화물/은/인듐 주석 산화물의 3층 구조를 갖는 전극층을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 영역 및 제2 영역이 정의된 베이스층, 상기 제1 영역에 배치되며, 화소 회로 및 제1 전극, 발광층, 및 제2 전극을 포함하는 발광 소자를 포함하는 화소, 상기 제2 영역에 배치되며, 상기 화소 회로로 제1 구동 전압을 제공하는 제1 전원 전극, 상기 제2 영역에 배치되며, 상기 제2 전극으로 제2 구동 전압을 제공하는 제2 전원 전극, 및 상기 베이스층과 상기 제1 전극 사이에 배치되며, 상기 제1 영역으로부터 상기 제2 영역으로 연장하며, 상기 제1 전원 전극과 중첩하는 절연층을 포함하고, 상기 제1 영역과 상기 제2 영역의 경계와 상기 제2 전극의 엣지 사이의 상기 제2 전극의 일부분은 상기 절연층과 모두 중첩하고, 상기 제2 전극의 상기 일부분은 상기 절연층을 사이에 두고 상기 제1 전원 전극과 이격될 수 있다.
상기 표시 장치는 상기 화소, 상기 제1 전원 전극의 적어도 일부, 및 상기 제2 전원 전극의 적어도 일부를 커버하며, 상기 제1 영역 및 상기 제2 영역 위에 배치된 봉지층을 더 포함하고, 상기 봉지층은 서로 다른 굴절률을 갖는 복수의 서브 무기 봉지층들을 포함하는 제1 무기 봉지층, 상기 제1 무기 봉지층 위에 배치된 유기 봉지층, 및 상기 유기 봉지층 위에 배치된 제2 무기 봉지층을 포함하고, 상기 복수의 서브 무기 봉지층들은 제1 굴절률을 갖는 제1 서브 무기 봉지층, 상기 제1 서브 무기 봉지층 위에 배치되며, 상기 제1 굴절률보다 높은 제2 굴절률을 갖는 제2 서브 무기 봉지층, 및 상기 제2 서브 무기 봉지층 위에 배치되며, 상기 제1 굴절률보다 높고, 상기 제2 굴절률보다 낮은 제3 굴절률을 갖는 제3 서브 무기 봉지층을 포함할 수 있다.
상술한 바에 따르면, 발광 소자의 제1 전극 아래에 배치된 절연층은 제1 전원 전극의 일부를 완전히 커버할 수 있다. 특히, 발광 소자의 제2 전극과 중첩하는 제1 전원 전극의 일부분이 절연층에 의해 완전히 커버될 수 있다. 따라서, 세정 공정 중 은 파티클이 제1 전원 전극과 중첩하는 영역으로 전이되더라도, 절연층에 의해 은 파티클과 제1 전원 전극은 전기적으로 절연될 수 있다. 은 파티클이 산화되어 부피가 팽창되더라도, 은 파티클은 제1 전원 전극 및 제2 전극과 절연될 수 있다. 따라서, 제1 전원 전극 및 제2 전극에 전압이 인가되더라도, 전기장에 의한 번트 불량은 감소되거나 제거될 수 있다. 따라서, 표시 장치의 제품 신뢰성이 향상될 수 있다.
또한, 봉지층은 제1 무기 봉지층, 유기층, 및 제2 무기 봉지층을 포함할 수 있다. 제1 무기 봉지층은 저굴절, 고굴절, 및 저굴절의 다층 구조를 가질 수 있다. 봉지층이 강공진 구조를 가짐에 따라, 발광층에서 출사된 광의 출광 효율이 향상되고, 그에 따라 표시 장치의 소비 전력이 개선되는 효과가 있다. 또한, 광 추출 효율이 향상되기 때문에, 상온에서 표시 장치의 수명이 개선될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널 중 일부 영역을 확대하여 도시한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 봉지층의 개략적인 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 패널의 제조 공정 중 일부를 개략적으로 도시한 도면이다.
도 12a는 본 발명의 비교예에 따른 제조 공정 중의 표시 패널을 도시한 단면도이다.
도 12b는 본 발명의 일 실시예에 따른 제조 공정 중의 표시 패널을 도시한 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(1000)의 사시도이다.
도 1을 참조하면, 표시 장치(1000)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 표시 장치(1000)는 휴대폰, 태블릿, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다. 도 1에서는 표시 장치(1000)가 휴대폰인 것을 예시적으로 도시하였다.
표시 장치(1000)는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 표시면(DSF)을 포함할 있다. 표시 장치(1000)는 표시면(DSF)을 통해 이미지(IM)를 사용자에게 제공할 수 있다. 표시면(DSF)은 표시 영역(1000A) 및 표시 영역(1000A) 주변의 비표시 영역(1000NA)을 포함할 수 있다. 표시 영역(1000A)은 이미지(IM)를 표시하고, 비표시 영역(1000NA)은 이미지(IM)를 표시하지 않을 수 있다. 비표시 영역(1000NA)은 표시 영역(1000A)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시 영역(1000A)의 형상과 비표시 영역(1000NA)의 형상은 변형될 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 제3 방향(DR3)은 각 부재들의 전면과 배면을 구분하는 기준이 된다. 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치(1000)의 개략적인 단면도이다.
도 2를 참조하면, 표시 장치(1000)는 표시 패널(1100), 윈도우(1200) 및 하부 필름(1300)을 포함할 수 있다. 표시 장치(1000)는 윈도우(1200), 표시 패널(1100) 및 하부 필름(1300)은 순차적으로 적층된 구조를 포함할 수 있다. 본 발명의 일 실시예에서, 상술한 구성들 중 일부는 생략되거나, 다른 구성들이 더 추가될 수 있다. 상기 부재들 사이에는 필요에 따라 접착층이 배치될 수 있다. 상기 접착층은 광학 투명 접착부재(OCA, Optically Clear Adhesive), 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)일 수 있으나, 특별히 이에 한정되는 것은 아니다. 이하에서 설명되는 접착층들 역시 이와 동일한 물질, 통상의 접착제를 포함할 수 있다.
표시 패널(1100)은 영상을 표시하며, 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 표시 장치(1000)의 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다. 예를 들어, 외부 입력은 사용자의 손 등 신체의 일부에 의한 접촉은 물론 표시 장치(1000)와 근접하거나, 소정의 거리로 인접하여 인가되는 외부 입력(예를 들어, 호버링)을 포함할 수 있다. 또한, 외부 입력은 힘, 압력, 온도, 광 등 다양한 형태를 가질 수 있다. 외부 입력은 별도의 장치, 예를 들어, 액티브 펜 또는 디지타이저 펜에 의해 제공될 수도 있다.
윈도우(1200)는 표시 패널(1100) 위에 배치될 수 있다. 윈도우(1200)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(1200)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(1200)는 다층 구조 또는 단층 구조를 가질 수 있다. 예를 들어, 윈도우(1200)는 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
하부 필름(1300)은 표시 패널(1100) 아래에 배치될 수 있다. 예를 들어, 하부 필름(1300)은 표시 패널(1100)에 입사되는 광을 차단 또는 흡수하는 보호층일 수 있다. 예를 들어, 하부 필름(1300)은 유색의 필름일 수 있다. 다만, 이에 특별히 제한되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 표시 패널(1100)의 평면도이다.
도 3을 참조하면, 표시 패널(1100)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(1100)은 베이스층(110), 표시 영역(DA) 에 배치된 복수의 화소들(PX), 비표시 영역(NDA)에 배치된 제1 전원 전극(PE1), 및 비표시 영역(NDA)에 배치된 제2 전원 전극(PE2)을 포함할 수 있다.
베이스층(110)에는 제1 영역(110A1) 및 제2 영역(110A2)이 정의될 수 있다. 베이스층(110)의 제1 영역(110A1)은 표시 영역(DA)과 중첩하고, 베이스층(110)의 제2 영역(110A2)은 비표시 영역(NDA)과 중첩할 수 있다. 즉, 베이스층(110)의 제1 영역(110A1)은 표시 영역(DA)에 배치된 구성 요소들이 제공되는 베이스면이고, 베이스층(110)의 제2 영역(110A2)은 비표시 영역(NDA)에 배치된 구성 요소들이 제공되는 베이스 면일 수 있다.
복수의 화소들(PX)은 표시 영역(DA)에 배치될 수 있다. 복수의 화소들(PX)은 제1 영역(110A1) 위에 배치될 수 있다. 복수의 배선들(SGL)은 베이스층(110) 위에 배치되며, 화소들(PX)과 전기적으로 연결될 수 있다. 평면 상에서 보았을 때, 복수의 배선들(SGL)은 제1 영역(110A1)으로부터 제2 영역(110A2)을 향해 연장될 수 있다.
제1 전원 전극(PE1)은 제2 영역(110A2)에 배치되며, 화소들(PX)로 제1 구동 전압(ELVDD, 도 4 참조)을 제공할 수 있다. 제1 전원 전극(PE1)은 후술될 제1 구동 전압 라인(VL1, 도 4 참조)과 전기적으로 연결될 수 있다. 제1 전원 전극(PE1)은 화소 회로(PDC, 도 4 참조)로 제1 구동 전압(ELVDD)을 제공할 수 있다. 제1 전원 전극(PE1)은 제1 도전 패턴, 또는 제1 도전부로 지칭될 수 있다.
제2 전원 전극(PE2)은 제2 영역(110A2)에 배치되며, 화소들(PX)로 제2 구동 전압(ELVSS, 도 4 참조)을 제공할 수 있다. 제2 전원 전극(PE2)은 후술될 제2 구동 전압 라인(VL2, 도 4 참조)과 전기적으로 연결될 수 있다. 제2 전원 전극(PE2)은 발광 소자(ED)로 제2 구동 전압(ELVSS)을 제공할 수 있다. 제2 전원 전극(PE2)은 제2 도전 패턴, 또는 제2 도전부로 지칭될 수 있다.
표시 패널(1100)에는 구동칩(DIC)이 실장될 수 있다. 예를 들어, 구동칩(DIC)은 비표시 영역(NDA) 및 제2 영역(110A2)과 중첩하는 영역에 실장될 수 있다. 다만, 이에 제한되는 것은 아니다. 예를 들어, 구동칩(DIC)은 표시 패널(1100)에 실장되지 않을 수도 있다.
복수의 패드들(PD)은 비표시 영역(NDA) 및 제2 영역(110A2)에 배치될 수 있다. 복수의 패드들(PD)은 표시 패널(1100)에 필요한 신호 또는 전압을 수신할 수 있다.
도 4는 본 발명의 일 실시예에 따른 화소(PXij)의 등가회로도이다.
도 4를 참조하면, 복수의 화소들(PX, 도 3 참조) 중 하나의 화소(PXij)의 등가 회로도가 예시적으로 도시된다. 복수의 화소들(PX) 각각은 동일한 회로 구조를 가지므로, 화소(PXij)에 대한 회로 구조의 설명으로 나머지 화소들(PX)에 대한 구체적인 설명은 생략한다.
도 4를 참조하면, 화소(PXij)는 i번째 데이터 라인(DLi), j번째 초기화 스캔 라인(GILj), j번째 보상 스캔 라인(GCLj), j번째 기입 스캔 라인(GWLj), j번째 블랙 스캔 라인(GBLj), j번째 발광 제어 라인(ECLj), 제1 및 제2 구동 전압 라인들(VL1, VL2), 및 제1 및 제2 초기화 전압 라인들(VL3, VL4)에 접속될 수 있다. i는 1 이상의 정수, j는 1 이상의 정수이다.
화소(PXij)는 발광 소자(ED) 및 화소 회로(PDC)를 포함한다. 발광 소자(ED)는 발광 다이오드일 수 있다. 본 발명의 일 예로, 발광 소자(ED)는 유기 발광층을 포함하는 유기발광 다이오드일 수 있으나, 이에 특별히 제한되는 것은 아니다. 화소 회로(PDC)는 데이터 신호(Di)에 대응하여 발광 소자(ED)에 흐르는 전류량을 제어할 수 있다. 발광 소자(ED)는 화소 회로(PDC)로부터 제공되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다.
화소 회로(PDC)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 하나의 및 제1 내지 제3 커패시터들(Cst, Cbst, Nbst)을 포함할 수 있다. 본 발명에 따라 화소 회로(PDC)의 구성은 도 4에 도시된 실시예에 제한되지 않는다. 도 4에 도시된 화소 회로(PDC)는 하나의 예시에 불과하고, 화소 회로(PDC)의 구성은 변형되어 실시될 수 있다.
제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 저온 폴리 실리콘(low-temperature polycrystalline silicon, LTPS) 반도체층을 갖는 트랜지스터일 수 있다. 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 산화물 반도체층을 갖는 트랜지스터일 수 있다. 예를 들어, 제3 및 제4 트랜지스터들(T3, T4)은 산화물 반도체 트랜지스터이고, 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)은 LTPS 트랜지스터일 수 있다.
구체적으로, 발광 소자(ED)의 밝기에 직접적으로 영향을 미치는 제1 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다. 한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1 트랜지스터(T1)의 게이트 전극과 연결되는 제3 트랜지스터(T3), 및 제4 트랜지스터(T4) 중 적어도 하나를 산화물 반도체로 채용하여 게이트 전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 일부는 P-타입 트랜지스터일 수 있고, 나머지 일부는 N-타입 트랜지스터일 수 있다. 예를 들어, 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)은 P-타입 트랜지스터이고, 제3 및 제4 트랜지스터들(T3, T4)은 N-타입 트랜지스터일 수 있다.
본 발명에 따른 화소 회로(PDC)의 구성은 도 4에 도시된 실시예에 제한되지 않는다. 도 5에 도시된 화소 회로(PDC)는 하나의 예시에 불과하고 화소 회로(PDC)의 구성은 변형되어 실시될 수 있다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 모두가 P-타입 트랜지스터이거나 N-타입 트랜지스터일 수 있다. 또는, 제1, 제2, 제5, 제6 트랜지스터들(T1, T2, T5, T6)은 P-타입 트랜지스터이고, 제3, 제4, 및 제7 트랜지스터들(T3, T4, T7)은 N-타입 트랜지스터일 수도 있다.
j번째 초기화 스캔 라인(GILj), j번째 보상 스캔 라인(GCLj), j번째 기입 스캔 라인(GWLj), j번째 블랙 스캔 라인(GBLj) 및 j번째 발광 제어 라인(ECLj)은 각각 j번째 초기화 스캔 신호(GIj), j번째 보상 스캔 신호(GCj), j번째 기입 스캔 신호(GWj), j번째 블랙 스캔 신호(GBj) 및 j번째 발광 제어 신호(EMj)를 화소(PXij)로 전달할 수 있다. i번째 데이터 라인(DLi)은 i번째 데이터 신호(Di)를 화소(PXij)로 전달한다. i번째 데이터 신호(Di)는 표시 장치(1000, 도 1 참조)에 입력되는 영상 신호에 대응하는 전압 레벨을 가질 수 있다.
제1 및 제2 구동 전압 라인들(VL1, VL2)은 제1 구동 전압(ELVDD) 및 제2 구동 전압(ELVSS)을 화소(PXij)로 각각 전달할 수 있다. 또한, 제1 및 제2 초기화 전압 라인들(VL3, VL4)은 제1 초기화 전압(VINT) 및 제2 초기화 전압(VAINT)을 화소(PXij)로 각각 전달할 수 있다.
제1 트랜지스터(T1)는 제1 구동 전압(ELVDD)을 수신하는 제1 구동 전압 라인(VL1)과 발광 소자(ED) 사이에 접속된다. 제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 경유하여 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제6 트랜지스터(T6)를 경유하여 발광 소자(ED)의 제1 전극(또는, 애노드로 지칭)과 연결된 제2 전극, 제1 커패시터(Cst)의 일단(예를 들어, 제1 노드(N1))과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 i번째 데이터 라인(DLi)이 전달하는 i번째 데이터 신호(Di)를 전달받아 발광 소자(ED)에 구동 전류를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극, 및 j번째 기입 스캔 라인(GWLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제2 트랜지스터(T2)는 j번째 기입 스캔 라인(GWLj)을 통해 전달받은 기입 스캔 신호(GWj)에 따라 턴 온되어 i번째 데이터 라인(DLi)으로부터 전달된 i번째 데이터 신호(Di)를 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다. 제2 커패시터(Cbst)의 일단은 제2 트랜지스터(T2)의 제3 전극에 연결되고, 제2 커패시터(Cbst)의 타단은 제1 노드(N1)에 연결될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속된다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제3 전극과 연결된 제1 전극, 제1 트랜지스터(T1)의 제2 전극과 연결된 제2 전극, 및 j번째 보상 스캔 라인(GCLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제3 트랜지스터(T3)는 j번째 보상 스캔 라인(GCLj)을 통해 전달받은 j번째 보상 스캔 신호(GCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 제3 전극과 제1 트랜지스터(T1)의 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다. 제3 커패시터(Nbst)의 일단은 제3 트랜지스터(T3)의 제3 전극에 연결되고, 제3 커패시터(Nbst)의 타단은 제1 노드(N1)에 연결될 수 있다.
제4 트랜지스터(T4)는 제1 초기화 전압(VINT)이 인가되는 제1 초기화 전압 라인(VL3)과 제1 노드(N1) 사이에 접속된다. 제4 트랜지스터(T4)는 제1 초기화 전압(VINT)이 전달되는 제1 초기화 전압 라인(VL3)과 연결된 제1 전극, 제1 노드(N1)와 연결된 제2 전극, 및 j번째 초기화 스캔 라인(GILj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제4 트랜지스터(T4)는 j번째 초기화 스캔 라인(GILj)을 통해 전달받은 j번째 초기화 스캔 신호(GIj)에 따라 턴 온된다. 턴 온된 제4 트랜지스터(T4)는 제1 초기화 전압(VINT)을 제1 노드(N1)에 전달하여 제1 트랜지스터(T1)의 제3 전극의 전위(즉, 제1 노드(N1)의 전위)를 초기화시킨다.
제5 트랜지스터(T5)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 j번째 발광 제어 라인(ECLj)에 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 발광 소자(ED)의 제1 전극에 연결된 제2 전극 및 j번째 발광 제어 라인(ECLj)에 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다.
제5 및 제6 트랜지스터들(T5, T6)은 j번째 발광 제어 라인(ECLj)을 통해 전달받은 j번째 발광 제어 신호(EMj)에 따라 동시에 턴 온된다. 턴-온된 제5 트랜지스터(T5)를 통해 인가된 제1 구동 전압(ELVDD)은 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상된 후, 제6 트랜지스터(T6)를 통해 발광 소자(ED)에 전달될 수 있다.
제7 트랜지스터(T7)는 제2 초기화 전압(VAINT)이 전달되는 제2 초기화 전압 라인(VL4)에 연결된 제1 전극, 제6 트랜지스터(T6)의 제2 전극과 연결된 제2 전극 및 블랙 스캔 라인(GBLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제2 초기화 전압(VAINT)은 제1 초기화 전압(VINT)보다 낮거나 같은 전압 레벨을 가질 수 있다.
제1 커패시터(Cst)의 일단은 제1 트랜지스터(T1)의 제3 전극과 연결되어 있고, 제1 커패시터(Cst)의 타단은 제1 구동 전압 라인(VL1)과 연결되어 있다. 발광 소자(ED)의 캐소드는 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다. 제2 구동 전압(ELVSS)은 제1 구동 전압(ELVDD)보다 낮은 전압 레벨을 가질 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 패널(1100) 중 일부 영역을 확대하여 도시한 평면도이다.
도 5를 참조하면, 표시 패널(1100)은 표시층(100), 센서층(200), 및 반사 방지층(300)을 포함할 수 있다. 표시층(100)은 베이스층(110), 배리어층(120), 회로층(130), 소자층(140), 및 봉지층(150)을 포함할 수 있다.
베이스층(110)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 폴리이미드(polyimide)계 수지, 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지, 페릴렌(perylene)계 수지, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및 비정질 실리콘 중 적어도 하나를 포함할 수 있다. 본 명세서에서 "~~" 계 수지는 "~~" 의 작용기를 포함하는 것을 의미한다.
배리어층(120)은 베이스층(110) 위에 배치될 수 있다. 배리어층(120)은 단층 또는 다층 구조를 가질 수 있다. 배리어층(120)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및 비정질 실리콘 중 적어도 하나를 포함할 수 있다.
배리어층(120)은 제1 하부 차광층(BML1)을 더 포함할 수 있다. 예를 들어, 배리어층(120)이 다층 구조를 가지는 경우, 제1 하부 차광층(BML1)은 배리어층(120)을 구성하는 층들 사이에 배치될 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 하부 차광층(BML1)은 베이스층(110)과 배리어층(120) 사이에 배치되거나, 배리어층(120) 위에 배치될 수도 있다. 일 실시예에서, 제1 하부 차광층(BML1)은 생략될 수도 있다. 제1 하부 차광층(BML1)은 제1 하부층, 제1 하부 금속층, 제1 하부 전극층, 제1 하부 차폐층, 제1 차광층, 제1 금속층, 제1 차폐층, 또는 제1 오버랩층으로 지칭될 수 있다.
버퍼층(BFL)은 배리어층(120) 위에 배치될 수 있다. 버퍼층(BFL)은 베이스층(110) 으로부터 금속 원자들이나 불순물들이 제1 반도체 패턴으로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층(BFL)은 제1 반도체 패턴을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1 반도체 패턴이 균일하게 형성되도록 할 수 있다.
버퍼층(BFL)은 복수의 무기층들을 포함할 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘 나이트라이드를 포함하는 제1 서브 버퍼층, 및 상기 제1 서브 버퍼층 위에 배치되고 실리콘 옥사이드를 포함하는 제2 서브 버퍼층을 포함할 수 있다.
회로층(130)은 버퍼층(BFL) 위에 배치될 수 있고, 소자층(140)은 회로층(130) 위에 배치될 수 있다. 화소(PX)는 화소 회로(PDC) 및 화소 회로(PDC)에 전기적으로 연결된 발광 소자(ED)를 포함할 수 있다. 화소 회로(PDC)는 회로층(130)에 포함되고, 발광 소자(ED)는 소자층(140)에 포함될 수 있다.
도 5에는 화소 회로(PDC)의 실리콘 박막트랜지스터(S-TFT) 및 산화물 박막트랜지스터(O-TFT)가 예시적으로 도시되었다. 실리콘 박막트랜지스터(S-TFT)는 도 4에서 설명된 제1, 제2, 제5, 제6, 및 제7 트랜지스터들(T1, T2, T5, T6, T7) 중 하나일 수 있고, 산화물 박막트랜지스터(O-TFT)는 제3, 및 제4 트랜지스터들(T3, T4) 중 하나일 수 있다.
제1 반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴은 저온 폴리 실리콘을 포함할 수 있다.
도 5는 버퍼층(BFL) 위에 배치된 제1 반도체 패턴의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴이 더 배치될 수 있다. 제1 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 박막트랜지스터(S-TFT)의 소스 영역(SE1), 액티브 영역(AC1), 및 드레인 영역(DE1)은 제1 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 액티브 영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
도 5에는 제1 반도체 패턴으로부터 형성된 연결 신호 라인(CSL)의 일부분을 도시하였다. 연결 신호 라인(CSL)은 평면 상에서 제6 트랜지스터(T6, 도 4 참조)의 제2 전극에 연결될 수 있다.
회로층(130)은 복수의 무기층들 및 복수의 유기층들을 포함할 수 있다. 일 실시예에서, 버퍼층(BFL) 상에 순차적으로 적층된 제1 내지 제5 절연층들(10, 20, 30, 40, 50)은 무기층들일 수 있고, 제6 내지 제8 절연층들(60, 70, 80)은 유기층들일 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 제1 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘 옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(130)의 절연층은 단층 또는 다층 구조를 가질 수 있다.
실리콘 박막트랜지스터(S-TFT)의 게이트 전극(GT1)은 제1 절연층(10) 위에 배치된다. 게이트 전극(GT1)은 금속 패턴의 일부분일 수 있다. 게이트 전극(GT1)은 액티브 영역(AC1)에 중첩한다. 제1 반도체 패턴을 도핑하는 공정에서 게이트 전극(GT1)은 마스크로 기능할 수 있다. 게이트 전극(GT1)은 티타늄, 은, 은을 함유하는 합금, 몰리브데늄, 몰리브데늄을 함유하는 합금, 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 텅스텐, 텅스텐 질화물, 구리, 인듐 주석 산화물, 또는 인듐 아연 산화물 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트 전극(GT1)을 커버할 수 있다. 제2 절연층(20)은 무기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘 옥사이드, 실리콘 나이트라이드, 및 실리콘 옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘 나이트라이드층을 포함하는 단층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 무기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함하는 다층 구조를 가질 수 있다. 제2 절연층(20)과 제3 절연층(30) 사이에는 제1 커패시터(Cst, 도 4 참조)의 하나의 전극(Csta)이 배치될 수 있다. 또한, 제1 커패시터(Cst)의 다른 하나의 전극은 제1 절연층(10)과 제2 절연층(20) 사이에 배치될 수 있다.
제2 반도체 패턴은 제3 절연층(30) 위에 배치될 수 있다. 제2 반도체 패턴은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 액티브 영역(또는 반도체 영역, 채널)에 해당한다. 다시 말해, 제2 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일 수 있고, 다른 일부분은 트랜지스터의 소스/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달 영역일 수 있다.
산화물 박막트랜지스터(O-TFT)의 소스 영역(SE2), 액티브 영역(AC2), 및 드레인 영역(DE2)은 제2 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SE2) 및 드레인 영역(DE2)은 단면 상에서 액티브 영역(AC2)로부터 서로 반대 방향으로 연장될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 제2 반도체 패턴을 커버할 수 있다. 제4 절연층(40)은 무기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제4 절연층(40)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제4 절연층(40)은 실리콘 옥사이드를 포함하는 단층 구조를 가질 수 있다.
산화물 박막트랜지스터(O-TFT)의 게이트 전극(GT2)은 제4 절연층(40) 위에 배치된다. 게이트 전극(GT2)은 금속 패턴의 일부분일 수 있다. 게이트 전극(GT2)은 액티브 영역(AC2)에 중첩한다. 제2 반도체 패턴을 환원하는 공정에서 게이트 전극(GT2)은 마스크로 기능할 수 있다.
산화물 박막트랜지스터(O-TFT)의 하부에는 제2 하부 차광층(BML2)이 배치될 수 있다. 제2 하부 차광층(BML2)은 제2 절연층(20)과 제3 절연층(30) 사이에 배치될 수 있다. 제2 하부 차광층(BML2)은 제1 커패시터(Cst, 도 4 참조)의 하나의 전극(Csta)과 동일한 물질을 포함하며, 동일한 공정을 통해 형성될 수 있다.
제5 절연층(50)은 제4 절연층(40) 위에 배치되며, 게이트 전극(GT2)을 커버할 수 있다. 제5 절연층(50)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제5 절연층(50)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE10)은 제5 절연층(50) 위에 배치될 수 있다. 제1 연결 전극(CNE10)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 제1 컨택홀(CH1)을 통해 연결 신호 라인(CSL)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE20)은 제6 절연층(60) 위에 배치될 수 있다. 제2 연결 전극(CNE20)은 제6 절연층(60)을 관통하는 제2 컨택홀(CH2)을 통해 제1 연결 전극(CNE10)에 접속될 수 있다.
제7 절연층(70)은 제6 절연층(60) 위에 배치되며, 제2 연결 전극(CNE20)을 커버할 수 있다.
제3 연결 전극(CNE30)은 제7 절연층(70) 위에 배치될 수 있다. 제3 연결 전극(CNE30)은 제7 절연층(70)을 관통하는 제3 컨택홀(CH3)을 통해 제2 연결 전극(CNE20)에 접속될 수 있다.
제8 절연층(80)은 제7 절연층(70) 위에 배치되며, 제3 연결 전극(CNE30)을 커버할 수 있다.
제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80)은 유기층일 수 있다. 예를 들어, 제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 블렌드 등을 포함할 수 있다.
발광 소자(ED)는 제1 전극(AE), 제1 기능층(HFL), 발광층(EL), 제2 기능층(EFL), 및 제2 전극(CE)을 포함할 수 있다. 제1 기능층(HFL), 제2 기능층(EFL), 및 제2 전극(CE)은 화소들(PX, 도 3 참조)에 공통으로 제공될 수 있다. 제1 기능층(HFL), 발광층(EL), 및 제2 기능층(EFL)은 중간층으로 지칭될 수 있다. 제1 전극(AE)은 화소 전극 또는 애노드로 지칭될 수 있고, 제2 전극(CE)은 공통 전극 또는 캐소드로 지칭될 수 있다.
제1 전극(AE)은 제8 절연층(80) 위에 배치될 수 있다. 제1 전극(AE)은 제8 절연층(80)을 관통하는 제4 컨택홀(CH4)을 통해 화소 회로(PDC)에 전기적으로 연결된 제3 연결 전극(CNE30)에 접속될 수 있다.
제1 전극(AE)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일 실시예로, 제1 전극(AE)은 은, 마그네슘, 알루미늄, 백금, 팔라듐, 금, 니켈, 네오디뮴, 이리듐, 크롬 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물, 인듐 아연 산화물, 인듐갈륨아연산화물, 아연 산화물 또는 인듐 산화물, 및 알루미늄 도핑된 아연 산화물를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 제1 전극(AE)은 인듐 주석 산화물, 은, 인듐 주석 산화물이 순차적으로 적층된 다층 구조를 포함할 수 있다.
화소 정의막(PDL)은 제8 절연층(80) 위에 배치될 수 있다. 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
화소 정의막(PDL)에는 제1 전극(AE)의 일부분을 노출시키는 개구(PDLop)가 정의될 수 있다. 즉, 화소 정의막(PDL)은 제1 전극(AE)의 가장자리를 커버할 수 있다. 화소 정의막(PDL)에 의해 발광 영역(PXA)이 정의될 수 있다.
스페이서(HSPC)는 화소 정의막(PDL) 위에 배치될 수 있다. 돌출 스페이서(SPC)는 스페이서(HSPC) 위에 배치될 수 있다. 스페이서(HSPC)와 돌출 스페이서(SPC)는 일체의 형상을 가질 수 있으며, 동일한 물질로 형성될 수 있다. 예를 들어, 스페이서(HSPC)와 돌출 스페이서(SPC)는 하프톤 마스크에 의해 동일한 공정을 통해 형성될 수 있다. 다만, 이는 일 예일뿐 이에 한정되는 것은 아니다. 예를 들어, 스페이서(HSPC)와 돌출 스페이서(SPC)는 서로 다른 물질을 포함할 수도 있고, 별개의 공정에 의해 형성될 수도 있다.
제1 기능층(HFL)은 제1 전극(AE), 화소 정의막(PDL), 스페이서(HSPC), 및 돌출 스페이서(SPC) 위에 배치될 수 있다. 제1 기능층(HFL)은 정공 수송층(HTL: Hole Transport Layer)을 포함하거나, 정공 주입층(HIL: Hole Injection Layer)을 포함하거나, 정공 수송층 및 정공 주입층을 모두 포함할 수 있다. 제1 기능층(HFL)은 표시 영역(DA, 도 3 참조) 전체에 배치될 수 있다.
발광층(EL)은 제1 기능층(HFL) 위에 배치되며, 화소 정의막(PDL)의 개구(PDLop)와 대응하는 영역에 배치될 수 있다. 발광층(EL)은 소정의 색상의 광을 방출하는 유기물, 무기물, 또는 유-무기물을 포함할 수 있다.
제2 기능층(EFL)은 제1 기능층(HFL) 위에 배치되며, 발광층(EL)을 커버할 수 있다. 제2 기능층(EFL)은 전자 수송층(ETL: Electron Transport Layer)을 포함하거나, 전자 주입층(EIL: Electron Injection Layer)을 포함하거나, 전자 수송층 및 전자 주입층을 모두 포함할 수 있다. 제2 기능층(EFL)은 표시 영역(DA, 도 3 참조) 전체에 배치될 수 있다.
제2 전극(CE)은 제2 기능층(EFL) 위에 배치될 수 있다. 제2 전극(CE)은 표시 영역(DA, 도 3 참조)에 배치될 수 있다.
소자층(140)은 제2 전극(CE) 위에 배치된 캡핑층(CPL)을 더 포함할 수 있다. 캡핑층(CPL)은 보강 간섭의 원리에 의하여 발광 효율을 향상시키는 역할을 할 수 있다. 캡핑층(CPL)은 예를 들어 589nm의 파장을 갖는 광에 대해 1.6 이상의 굴절률을 갖는 물질을 포함할 수 있다. 캡핑층(CPL)은 유기물을 포함한 유기 캡핑층, 무기물을 포함한 무기 캡핑층, 또는 유기물 및 무기물을 포함한 복합 캡핑층일 수 있다. 예컨대, 캡핑층은 카보시클릭 화합물, 헤테로시클릭 화합물, 아민 그룹-함유 화합물, 포르핀 유도체(porphine derivatives), 프탈로시아닌 유도체(phthalocyanine derivatives), 나프탈로시아닌 유도체(naphthalocyanine derivatives), 알칼리 금속 착체, 알칼리 토금속 착체, 또는 이의 임의의 조합을 포함할 수 있다. 카보시클릭 화합물, 헤테로시클릭 화합물 및 아민 그룹-함유 화합물은 선택적으로, O, N, S, Se, Si, F, Cl, Br, I, 또는 이의 임의의 조합을 포함한 치환기로 치환될 수 있다.
봉지층(150)은 소자층(140) 위에 배치될 수 있다. 도 3을 함께 참조하면, 봉지층(150)은 화소들(PX), 제1 전원 전극(PE1)의 일부분, 및 제2 전원 전극(PE2)의 일부분을 커버하며, 제1 영역(110A1) 및 제2 영역(110A2) 위에 배치될 수 있다.
봉지층(150)은 순차적으로 적층된 제1 무기 봉지층(151), 유기 봉지층(152), 및 제2 무기 봉지층(153)을 포함할 수 있다. 제1 및 제2 무기 봉지층들(151, 153)은 수분 및 산소로부터 소자층(140)을 보호하고, 유기 봉지층(152)은 먼지 입자와 같은 이물질로부터 소자층(140)을 보호할 수 있다.
본 발명의 일 실시예에서, 캡핑층(CPL)과 봉지층(150) 사이에 저굴절층이 더 배치될 수도 있다. 저굴절층은 플루오린화 리튬을 포함할 수 있다. 저굴절층은 열 증착 법에 의해 형성될 수 있다.
센서층(200)은 표시층(100) 위에 배치될 수 있다. 센서층(200)은 센서, 입력 감지층, 또는 입력 감지 패널로 지칭될 수 있다. 센서층(200)은 센서 베이스층(210), 제1 센서 도전층(220), 센서 절연층(230), 제2 센서 도전층(240), 및 센서 커버층(250)을 포함할 수 있다.
센서 베이스층(210)은 표시층(100) 위에 직접 배치될 수 있다. 센서 베이스층(210)은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및 실리콘 옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 센서 베이스층(210)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 센서 베이스층(210)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 센서 도전층(220) 및 제2 센서 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브데늄, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물, 인듐아연산화물, 산화아연, 또는 인듐아연주석산화물 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
센서 절연층(230)은 제1 센서 도전층(220)과 제2 센서 도전층(240) 사이에 배치될 수 있다. 센서 절연층(230)은 무기막을 포함할 수 있다. 무기막은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
또는 센서 절연층(230)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
센서 커버층(250)은 센서 절연층(230) 위에 배치되며 제2 센서 도전층(240)을 커버할 수 있다. 제2 센서 도전층(240)은 도전 패턴을 포함할 수 있다. 센서 커버층(250)은 도전 패턴을 커버하며, 후속 공정에서 도전 패턴에 데미지가 발생될 확률을 감소 또는 제거할 수 있다. 센서 커버층(250)은 무기물을 포함할 수 있다. 예를 들어, 센서 커버층(250)은 실리콘 나이트라이드를 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다. 본 발명의 일 실시예에서, 센서 커버층(250)은 생략될 수도 있다.
반사 방지층(300)은 센서층(200) 위에 배치될 수 있다. 반사 방지층(300)은 분할층(310), 복수의 컬러 필터들(320), 및 평탄화층(330)를 포함할 수 있다.
분할층(310)은 제2 센서 도전층(240)의 도전 패턴과 중첩하여 배치될 수 있다. 센서 커버층(250)은 분할층(310)과 제2 센서 도전층(240) 사이에 배치될 수 있다. 분할층(310)은 제2 센서 도전층(240)에 의한 외부광 반사를 방지할 수 있다. 분할층(310)을 구성하는 물질은 광을 흡수하는 물질이라면 특별히 한정되지 않는다. 분할층(310)은 블랙컬러를 갖는 층으로, 일 실시예에서 분할층(310)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
분할층(310)에는 분할 개구(310op)가 정의될 수 있다. 분할 개구(310op)는 발광층(EL)과 중첩할 수 있다. 컬러 필터(320)는 분할 개구(310op)에 대응하여 배치될 수 있다. 컬러 필터(320)는 컬러 필터(320)와 중첩하는 발광층(EL)에서 제공되는 광을 투과시킬 수 있다.
평탄화층(330)은 분할층(310) 및 컬러 필터(320)를 커버할 수 있다. 평탄화층(330)은 유기물을 포함할 수 있으며, 평탄화층(330)의 상면에 평탄면을 제공할 수 있다. 일 실시예에서, 평탄화층(330)은 생략될 수도 있다.
본 발명의 일 실시예에서, 반사 방지층(300)은 컬러 필터들(320) 대신 반사 조정층을 포함할 수 있다. 예를 들어, 도 5의 도시에서 컬러 필터(320)가 생략되고, 컬러 필터(320)가 생략된 자리에 반사 조정층이 추가될 수 있다. 반사 조정층은 표시 패널 및/또는 전자 기기 내부에서 반사된 빛 또는 표시 패널 및/또는 전자 기기 외부에서 입사하는 빛 중 일부 대역의 빛을 선택적으로 흡수할 수 있다.
일 예로, 반사 조정층은 490 nm 내지 505 nm의 제1 파장 영역 및 585 nm 내지 600nm의 제2 파장 영역을 흡수하여, 상기 제1 파장 영역 및 상기 제2 파장 영역에서의 광투과율이 40 % 이하로 구비될 수 있다. 반사 조정층은 발광층(EL)에서 방출된 적색, 녹색, 및 청색의 광의 파장 범위에서 벗어난 파장의 빛을 흡수할 수 있다. 이와 같이 반사 조정층은 발광층(EL)에서 방출된 적색, 녹색 또는 청색의 파장 범위에 속하지 않는 파장의 빛을 흡수함으로써, 표시 패널 및/또는 전자 기기의 휘도가 감소되는 것이 방지 또는 최소화될 수 있다. 또한, 동시에 표시 패널 및/또는 전자 기기의 발광 효율이 저하되는 것이 방지 또는 최소화될 수 있고, 시인성이 향상될 수 있다.
반사 조정층은 염료, 안료 또는 이들의 조합을 포함하는 유기물층으로 구비될 수 있다. 반사 조정층은 테트라아자포르피린(Tetraazaporphyrin, TAP)계 화합물, 포피린(Porphyrin)계 화합물, 메탈 포피린(Metal Porphyrin)계 화합물, 옥사진(Oxazine)계 화합물, 스쿠아릴륨(Squarylium)계 화합물, 트리아릴메탄(Triarylmethane)계 화합물, 폴리메틴(Polymethine)계 화합물, 트라퀴논(anthraquinone)계 화합물, 프탈로시아닌(Phthalocyanine)계 화합물, 아조(azo)계 화합물, 페릴렌(perylene)계 화합물, 크산텐(Xanthene)계 화합물, 디이모늄(diimmonium)계　화합물, 디피로메텐계(Dipyrromethene)계 화합물, 시아닌(Cyanine)계 화합물, 및 이들의 조합을 포함할 수 있다.
일 실시예에서, 반사 조정층은 약 64% 내지 72%의 투과율을 가질 수 있다. 반사 조정층의 투과율은 반사 조정층에 포함된 안료 및/또는 염료의 함량에 따라 조절될 수 있다.
본 발명의 일 실시예에서, 반사 방지층(300)은 위상 지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다. 반사 방지층(300)은 적어도 편광필름을 포함할 수 있다. 이 경우, 반사 방지층(300)은 접착층을 통해 센서층(200)에 부착될 수 있다.
도 6은 본 발명의 일 실시예에 따른 봉지층(150)의 개략적인 단면도이다.
도 6을 참조하면, 봉지층(150)은 제1 무기 봉지층(151), 유기 봉지층(152), 및 제2 무기 봉지층(153)을 포함할 수 있다.
제1 무기 봉지층(151)은 서로 다른 굴절률을 갖는 복수의 서브 무기 봉지층들(1511, 1512, 1513)을 포함할 수 있다. 복수의 서브 무기 봉지층들(1511, 1512, 1513)은 제1 서브 무기 봉지층(1511), 제2 서브 무기 봉지층(1512), 및 제3 서브 무기 봉지층(1513)을 포함할 수 있다.
제1 서브 무기 봉지층(1511)은 제1 굴절률을 가질 수 있다. 제2 서브 무기 봉지층(1512)은 제1 굴절률과 상이한 제2 굴절률을 가지며, 제1 서브 무기 봉지층(1511) 위에 배치될 수 있다. 제3 서브 무기 봉지층(1513)은 제1 및 제2 굴절률들과 상이한 제3 굴절률을 가지며, 제2 서브 무기 봉지층(1512) 위에 배치될 수 있다. 예를 들어, 제1 굴절률은 제2 굴절률 및 제3 굴절률 각각보다 낮을 수 있고, 제3 굴절률은 제2 굴절률보다 낮을 수 있다.
제1 서브 무기 봉지층(1511)은 1.7 이하의 굴절률을 가질 수 있다. 예를 들어, 제1 서브 무기 봉지층(1511)의 제1 굴절률은 1.48 또는 1.57일 수 있으나, 특별히 이에 제한되는 것은 아니다. 제1 서브 무기 봉지층(1511)은 실리콘 옥시나이트라이드를 포함할 수 있다. 제1 서브 무기 봉지층(1511)은 출광 효율을 증가시키는 광학층일 수 있다.
제2 서브 무기 봉지층(1512)은 제1 내지 제3 서브 무기 봉지층들(1511, 1512, 1513) 중 가장 높은 굴절률을 가질 수 있다. 예를 들어, 제2 서브 무기 봉지층(1512)의 제2 굴절률은 1.89일 수 있으나, 특별히 이에 제한되는 것은 아니다. 제2 서브 무기 봉지층(1512)은 실리콘 나이트라이드를 포함할 수 있다. 제2 서브 무기 봉지층(1512)은 제1 내지 제3 서브 무기 봉지층들(1511, 1512, 1513) 사이의 굴절률 차이를 증가시키는 역할을 할 수 있다. 또한, 제2 서브 무기 봉지층(1512)은 배리어층으로 기능할 수 있다. 예를 들어, 제2 서브 무기 봉지층(1512)은 산소 또는 수분의 투습을 방지하는 기능을 할 수 있다.
제3 서브 무기 봉지층(1513)의 제3 굴절률은 1.70일 수 있으나, 특별히 이에 제한되는 것은 아니다. 제3 서브 무기 봉지층(1513)은 실리콘 옥시 나이트라이드를 포함할 수 있다. 제3 서브 무기 봉지층은 광학 산포를 조정하는 층일 수 있다.
본 발명의 일 실시예에 따르면, 제1 무기 봉지층(151)은 저굴절, 고굴절, 및 저굴절의 다층 구조를 가질 수 있다. 봉지층(150)이 강공진 구조를 가짐에 따라, 발광층(EL, 도 5 참조)에서 출사된 광의 출광 효율이 향상되고, 그에 따라 표시 장치(1000, 도 1 참조)의 소비 전력이 개선되는 효과가 있다. 또한, 광 추출 효율이 향상되기 때문에, 상온에서 표시 장치(1000, 도 1 참조)의 수명이 개선될 수 있다.
본 발명의 일 실시예에서, 제1 서브 무기 봉지층(1511)의 Si, O, N의 조성비는 atom%로, Si: 40% 내지 42%, O: 48% 내지 51%, N: 15% 이하일 수 있다. 제2 서브 무기 봉지층(1512)의 Si, O, N의 조성비는 atom%로, Si: 63% 내지 65%, O: 3% 이하, N: 30% 내지 32%일 수 있다. 제3 서브 무기 봉지층(1513)의 Si, O, N의 조성비는 atom%로, Si: 53% 내지 56%, O: 15% 내지 16%, N: 26% 내지 27%일 수 있다.
제1 내지 제3 서브 무기 봉지층들(1511, 1512, 1513)의 조성비를 보면, 굴절률이 낮을수록 산소 조성비가 높아지는 경향성을 가질 수 있다. 따라서, 제1 서브 무기 봉지층(1511)은 제2 서브 무기 봉지층(1512) 및 제3 서브 무기 봉지층(1513) 각각보다 상대적으로 높은 산소 비율의 환경에서 화학기상증착법을 통해 형성될 수 있다.
제1 서브 무기 봉지층(1511)의 두께(TK1)는 제2 서브 무기 봉지층(1512)의 두께(TK2)보다 작고, 제3 서브 무기 봉지층(1513)의 두께보다 클 수 있다. 예를 들어, 제1 서브 무기 봉지층(1511)의 두께(TK1)는 약 1100 옹스트롬 내지 약 1400 옹스트롬일 수 있고, 제2 서브 무기 봉지층(1512)의 두께(TK2)는 9000 옹스트롬일 수 있고, 제3 서브 무기 봉지층(1513)의 두께(TK3)는 650 옹스트롬일 수 있다. 다만, 각 층들의 두께가 상술된 예에 반드시 제한되는 것은 아니다.
유기 봉지층(152)은 제1 무기 봉지층(151) 위에 배치될 수 있다. 유기 봉지층(152)은 모노머를 포함하며, 하부 층들의 굴곡을 평탄화하고, 파티클을 커버하는 역할을 할 수 있다. 유기 봉지층(152)의 두께는 수마이크로미터일 수 있다. 예를 들어, 8.8 마이크로미터일 수 있으나, 특별히 제한되는 것은 아니다. 유기 봉지층(152)은 플래시 증착(Flash-Evaporation) 또는 잉크젯 공정에 의해 형성될 수 있다.
제2 무기 봉지층(153)은 유기 봉지층(152) 위에 배치될 수 있다. 제2 무기 봉지층(153)의 굴절률은 제2 서브 무기 봉지층(1512)의 굴절률과 실질적으로 동일할 수 있다. 예를 들어, 제2 무기 봉지층(153)의 굴절률은 1.89일 수 있다. 제2 무기 봉지층(153)의 두께는 5000 옹스트롬일 수 있으며, 제2 무기 봉지층(153)은 실리콘 나이트라이드를 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
도 7은 본 발명의 일 실시예에 따른 표시 패널(1100)의 단면도이다. 도 7은 도 3의 I-I'을 따라 절단한 본 발명의 일 실시예에 따른 표시 패널(1100)의 일부 구성을 도시한 단면도이다.
도 5 및 도 7을 참조하면, 제1 전원 전극(PE1)은 제1 전극층(PE1a) 및 제2 전극층(PE1b)을 포함할 수 있다. 제1 전극층(PE1a)은 제5 절연층(50)과 제6 절연층(60) 사이에 배치될 수 있다. 제2 전극층(PE1b)은 제6 절연층(60) 위에 배치될 수 있다. 제1 전극층(PE1a)과 제2 전극층(PE1b)은 서로 전기적으로 연결될 수 있다.
제2 전극층(PE1b)위에는 절연층(OIL)이 배치될 수 있다. 절연층(OIL)은 유기물을 포함할 수 있다. 예를 들어, 절연층(OIL)은 벤조시클로부텐(Benzocyclobutene, BCB), 폴리이미드(polyimide), 헥사메틸디실록산(Hexamethyldisiloxane, HMDSO), 폴리메틸메타아크릴레이트(Polymethylmethacrylate, PMMA)나, 폴리스타이렌(Polystyrene, PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 블렌드 등을 포함할 수 있다.
절연층(OIL)은 베이스층(110)과 제1 전극(AE) 사이에 배치된 층들 중 적어도 일부를 포함할 수 있다. 구체적으로, 절연층(OIL)은 제1 전원 전극(PE1)과 제1 전극(AE) 사이에 있는 층들 중 적어도 일부를 포함할 수 있다. 예를 들어, 절연층(OIL)은 제7 절연층(70)을 포함하거나, 제8 절연층(80)을 포함하거나, 제7 절연층(70) 및 제8 절연층(80)을 모두 포함할 수 있다.
절연층(OIL)은 제1 영역(110A1)으로부터 제2 영역(110A2)으로 연장하며, 제1 전원 전극(PE1)과 중첩할 수 있다. 절연층(OIL)은 제2 전극(CE)과 중첩하는 제1 전원 전극(PE1)의 중첩 부분(OLP)을 모두 커버할 수 있다. 또한, 제1 영역(110A1)과 제2 영역(110A2)의 경계(CE_B)와 제2 전극(CE)의 엣지(CE_E) 사이의 제2 전극(CE)의 일부분(CE_P)도 절연층(OIL)과 모두 중첩할 수 있다. 제2 전극(CE)의 일부분(CE_P)은 절연층(OIL)을 사이에 두고 제1 전원 전극(PE)의 중첩 부분(OLP)과 이격될 수 있다.
제1 전원 전극(PE1)의 중첩 부분(OLP)을 커버하는 절연층(OIL)의 일부분은 평탄한 상면(OILup)을 가질 수 있다. 제1 전원 전극(PE1)의 중첩 부분(OLP)을 커버하는 절연층(OIL)의 일부분의 두께(TK)는 0.7 마이크로미터 이상, 3 마이크로미터 이하일 수 있다. 제1 전원 전극(PE1)과 제2 전극(CE) 사이에 배치된 파티클, 예를 들어, 은 파티클이 산화되어 부피가 팽창되더라도, 은 파티클과 제2 전극(CE) 사이에 발생하는 전기장은 수십 MV/m 미만일 수 있다. 따라서, 은 파티클에 의해 야기되는 전기장에 의한 번트 불량이 감소될 수 있다. 또한, 번트 불량에 의해 발생되는 봉지층(150)의 탈막 현상이 감소될 수 있다. 따라서, 표시 장치(1000, 도 1 참조)의 제품 신뢰성이 향상될 수 있다.
화소 정의막(PDL)은 제1 영역(110A1) 및 제2 영역(110A2)에 배치될 수 있다. 화소 정의막(PDL)은 제1 전원 전극(PE1)의 중첩 부분(OLP)과 중첩할 수 있다. 제1 전원 전극(PE1)의 중첩 부분(OLP)과 중첩하는 화소 정의막(PDL)의 일부분은 평탄한 상면(PDLup)을 가질 수 있다.
제2 전극층(PE1b)은 제1 전극층(PE1a)보다 더 연장될 수 있다. 제1 전극층(PE1a) 위에는 복수의 댐들(DM1, DM2, DM3)이 배치될 수 있다. 도 7에서는 3 개의 댐들(DM1, DM2, DM3)을 예시적으로 도시하였으나, 이에 특별히 제한되는 것은 아니다. 3 개의 댐들(DM1, DM2, DM3) 중 일부가 생략될 수도 있고, 더 많은 댐들이 배치될 수도 있다.
도 8은 본 발명의 일 실시예에 따른 표시 패널(1100)의 단면도이다. 도 8을 설명함에 있어서, 도 7과 동일한 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 8을 참조하면, 제1 전원 전극(PE1)의 중첩 부분(OLP)과 중첩하는 화소 정의막(PDL)의 상면(PDLup1)에는 오목한 홈(PDLhm)이 정의될 수 있다. 홈(PDLhm)에는 유기 봉지층(152)을 형성하는 공정 중에 모노머의 일부가 수용될 수 있다. 따라서, 모노머의 흐름이 홈(PDLhm)에 의해 1차적으로 제어될 수 있다.
도 8에서는 중첩하는 화소 정의막(PDL)의 상면(PDLup1)에 하나의 홈(PDLhm)이 정의된 것을 예시적으로 도시하였으나, 이에 특별히 제한되는 것은 아니다. 예를 들어, 화소 정의막(PDL)의 상면(PDLup1)에는 하나 이상의 홈(PDLhm)이 정의될 수도 있다.
도 9는 본 발명의 일 실시예에 따른 표시 패널(1100)의 단면도이다. 도 9를 설명함에 있어서, 도 7과 동일한 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 9를 참조하면, 제1 전원 전극(PE1)의 중첩 부분(OLP)과 중첩하는 화소 정의막(PDL)에는 개구(PDLhop)가 정의될 수 있다. 개구(PDLhop)에는 유기 봉지층(152)을 형성하는 공정 중에 모노머의 일부가 수용될 수 있다. 따라서, 모노머의 흐름이 개구(PDLhop)에 의해 1차적으로 제어될 수 있다.
도 9에서는 중첩하는 화소 정의막(PDL)에 하나의 개구(PDLhop)가 정의된 것을 예시적으로 도시하였으나, 이에 특별히 제한되는 것은 아니다. 예를 들어, 화소 정의막(PDL)에는 하나 이상의 개구(PDLhop)가 정의될 수도 있다.
도 10은 본 발명의 일 실시예에 따른 표시 패널(1100)의 단면도이다. 도 10을 설명함에 있어서, 도 7과 동일한 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 10을 참조하면, 절연층(OIL)의 상면(OILup1)에는 오목한 홈(OILhm)이 정의될 수 있다. 절연층(OIL)의 상면(OILup1)의 형상에 대응하여 화소 정의막(PDL)의 상면(PDLup3)에도 홈(PDLhm1)이 정의될 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시 패널의 제조 공정 중 일부를 개략적으로 도시한 도면이다.
도 3, 도 5, 및 도 11을 참조하면, 제1 전극(AE)은 3층 구조를 가질 수 있다. 예를 들어, 제1 전극(AE)은 인듐 주석 산화물을 포함하는 제1 전극층(AEa), 은을 포함하는 제2 전극층(AEb), 및 인듐 주석 산화물을 포함하는 제3 전극층(AEc)을 포함할 수 있다.
패드(PD)는 3층 구조를 가질 수 있다. 패드(PD)는 제2 전극층(PE1b)과 동일한 적층 구조를 가질 수 있다. 예를 들어, 패드(PD)는 티타늄을 포함하는 제1 전극층(PDa), 알루미늄을 포함하는 제2 전극층(PDb), 및 티타늄을 포함하는 제3 전극층(PDc)을 포함할 수 있다.
도 11은 제1 전극(AE)을 패터닝하는 공정 중에 놓인 제1 전극(AE) 및 패드(PD)를 도시한 것이다. 도전층 위에는 포토레지스트층(PR)이 배치되고, 도전층을 패터닝하여 제1 전극(AE)이 형성될 수 있다. 도전층을 패터닝하기 위해 에천트(ECH)가 제공될 수 있다. 에천트(ECH)는 산화제, 해리제, 첨가제, 및 CH3COOH를 포함할 수 있다. 예를 들어, 산화제는 HNO3일 수 있고, 해리제는 H3PO4일 수 있다.
제1 전극(AE)이 형성될 때, 패드(PD)는 에천트(ECH)에 함께 노출되어 갈바닉 반응이 발생될 수 있다. 예를 들어, 수화물 상태의 은(Ag+)이 제2 전극층(PDb)에 포함된 알루미늄(Al)의 전자(e-)를 받아, 은(Ag)으로 환원되어, 은 파티클(AG)이 석출될 수 있다. 은 파티클(AG)은 제3 전극층(PDc)에 흡착될 수 있다. 이 후, 세정 공정 진행 시, 패드(PD)에 부착된 은 파티클(AG)은 패턴 내로 전이될 수 있다.
도 12a는 본 발명의 비교예에 따른 제조 공정 중의 표시 패널(1100B-C)을 도시한 단면도이다. 도 12b는 본 발명의 일 실시예에 따른 제조 공정 중의 표시 패널(1100B)을 도시한 단면도이다.
도 12a에는 비교예에 따른 제조 공정 중의 표시 패널(1100B-C)의 제1 전원 전극(PE1) 위로 은 파티클(AG)이 전이된 상태가 도시되었다. 도 12b는 본 발명의 실시예에 따른 제조 공정 중의 표시 패널(1100-B)의 제1 전원 전극(PE1)과 중첩하는 영역으로 은 파티클(AG)이 전이된 상태가 도시되었다.
도 7, 도 12a, 및 도 12b를 함께 참조하면, 제1 전원 전극(PE1)과 중첩하는 영역으로 전이된 은 파티클(AG)은 화소 정의막(PDL), 제2 전극(CE), 및 캡핑층(CPL)에 의해 충분히 커버되지 않을 수 있다. 이 경우, 은 파티클(AG)은 제1 서브 무기 봉지층(1511, 도 6 참조)을 형성할 때도 노출된 상태를 가질 수 있다.
제1 서브 무기 봉지층(1511)은 제2 서브 무기 봉지층(1512) 및 제3 서브 무기 봉지층(1513) 각각보다 상대적으로 높은 산소 비율의 환경에서 화학기상 증착법을 통해 형성될 수 있다. 제1 서브 무기 봉지층(1511)이 형성되는 공정 중에, 노출된 은 파티클(AG)이 산화되어, 은 파티클(AG)의 부피가 팽창될 수 있다.
도 12a에 도시된 비교예에 따르면, 표시 패널(1100B-C)의 제1 전원 전극(PE1)은 절연층(OIL-C)에 의해 완전히 커버되지 않고 일부 노출될 수 있다. 제1 전원 전극(PE1)의 제2 전극층(PE1b)은 패드(PD)와 동일한 적층 구조를 가질 수 있다. 즉, 제2 전극층(PE1b)은 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 세정 공정 진행 시, 패드(PD)에 부착되어 있던 은 파티클(AG)이 제1 전원 전극(PE1) 위로 전이될 수 있다.
본 발명의 비교예에 따르면, 은 파티클(AG)은 제1 전원 전극(PE1)과 전기적으로 연결될 수 있다. 은 파티클(AG)이 제1 전원 전극(PE1)과 접촉되어 있기 때문에, 은 파티클(AG)의 부피 팽창은 제1 전원 전극(PE1)과 제2 전극(CE)의 거리가 가까워지는 현상을 야기할 수 있다. 따라서, 거리 감소에 따른 전기장 증가로 제1 전원 전극(PE1)과 제2 전극(CE)이 단락되는 불량이 발생될 수 있다. 또한, 단락에 의한 번트 발생은 제1 서브 무기 봉지층(1511)의 탈막을 야기할 수 있다.
도 12b에 도시된 본 발명의 실시예에 따르면, 제1 전원 전극(PE1) 중 특히, 제2 전극(CE)과 중첩하는 영역은 절연층(OIL)에 의해 완전히 커버될 수 있다. 따라서, 세정 공정 중 은 파티클(AG)이 제1 전원 전극(PE1)과 중첩하는 영역으로 전이되더라도, 절연층(OIL)에 의해 은 파티클(AG)과 제1 전원 전극(PE1)은 전기적으로 절연될 수 있다. 즉, 은 파티클(AG)이 산화되어 부피가 팽창되더라도, 은 파티클(AG)은 제1 전원 전극(PE1) 및 제2 전극(CE)과 절연될 수 있다. 따라서, 제1 전원 전극(PE1) 및 제2 전극(CE)에 전압이 인가되더라도, 단락 및 번트 불량은 감소되거나 제거될 수 있다. 따라서, 표시 장치(1000, 도 1 참조)의 제품 신뢰성이 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
1000: 표시 장치 1100: 표시 패널
ED: 발광 소자 AE: 제1 전극
EL: 발광층 CE: 제2 전극
PE1: 제1 전원 전극 PE2: 제2 전원 전극
ELVDD: 제1 구동 전압 ELVSS: 제2 구동 전압
OIL: 절연층

Claims (24)

  1. 제1 영역 및 제2 영역이 정의된 베이스층;
    상기 제1 영역에 배치되며, 화소 회로 및 제1 전극, 발광층, 및 제2 전극을 포함하는 발광 소자를 포함하는 화소;
    상기 제2 영역에 배치되며, 상기 화소 회로로 제1 구동 전압을 제공하는 제1 전원 전극;
    상기 제2 영역에 배치되며, 상기 제2 전극으로 제2 구동 전압을 제공하는 제2 전원 전극; 및
    상기 베이스층과 상기 제1 전극 사이에 배치되며, 상기 제1 영역으로부터 상기 제2 영역으로 연장하며, 상기 제1 전원 전극과 중첩하는 절연층을 포함하고,
    상기 제2 전극은 상기 제1 영역으로부터 상기 제2 영역을 향해 연장하고, 상기 절연층은 상기 제2 전극과 중첩하는 상기 제1 전원 전극의 중첩 부분을 모두 커버하는 표시 장치.
  2. 제1 항에 있어서,
    상기 절연층은 유기물을 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 전원 전극의 상기 중첩 부분을 커버하는 상기 절연층의 일부분의 두께는 0.7 마이크로미터 이상인 표시 장치.
  4. 제1 항에 있어서,
    상기 절연층 위에 배치되며, 상기 제1 전극의 일부분을 노출하는 개구가 정의된 화소 정의막을 더 포함하고,
    상기 화소 정의막은 상기 제1 전원 전극의 상기 중첩 부분과 중첩하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 전원 전극의 상기 중첩 부분과 중첩하는 상기 화소 정의막의 일부분은 평탄한 상면을 갖는 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 전원 전극의 상기 중첩 부분과 중첩하는 상기 화소 정의막의 상면에는 오목한 홈이 정의된 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 전원 전극의 상기 중첩 부분을 커버하는 상기 절연층의 일부분은 평탄한 상면을 갖는 표시 장치.
  8. 제1 항에 있어서,
    상기 제2 전극 위에 배치된 캡핑층을 더 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 화소, 상기 제1 전원 전극의 적어도 일부, 및 상기 제2 전원 전극의 적어도 일부를 커버하며, 상기 제1 영역 및 상기 제2 영역 위에 배치된 봉지층을 더 포함하고,
    상기 봉지층은,
    제1 무기 봉지층;
    상기 제1 무기 봉지층 위에 배치된 유기 봉지층; 및
    상기 유기 봉지층 위에 배치된 제2 무기 봉지층을 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 무기 봉지층은,
    제1 굴절률을 갖는 제1 서브 무기 봉지층;
    상기 제1 서브 무기 봉지층 위에 배치되며, 상기 제1 굴절률과 상이한 제2 굴절률을 갖는 제2 서브 무기 봉지층; 및
    상기 제2 서브 무기 봉지층 위에 배치되며, 상기 제1 및 제2 굴절률들과 상이한 제3 굴절률을 갖는 제3 서브 무기 봉지층을 포함하고,
    상기 제1 굴절률은 상기 제2 굴절률 및 상기 제3 굴절률 각각보다 낮은 표시 장치.
  11. 제10 항에 있어서,
    상기 제3 굴절률은 상기 제2 굴절률보다 낮은 표시 장치.
  12. 제10 항에 있어서,
    상기 제1 서브 무기 봉지층의 두께는 상기 제2 서브 무기 봉지층의 두께보다 작고, 상기 제3 서브 무기 봉지층의 두께보다 큰 표시 장치.
  13. 제10 항에 있어서,
    상기 제2 무기 봉지층의 굴절률은 상기 제2 서브 무기 봉지층의 상기 제2 굴절률과 동일한 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 전원 전극은 티타늄/알루미늄/티타늄의 3층 구조를 갖는 전극층을 포함하고,
    상기 제1 전극은 인듐 주석 산화물/은/인듐 주석 산화물의 3층 구조를 갖는 전극층을 포함하는 표시 장치.
  15. 표시 영역 및 비표시 영역이 정의된 표시 패널을 포함하고,
    상기 표시 패널은,
    베이스층;
    상기 베이스층 위에 배치되며, 화소 회로, 제1 전원 전극, 제2 전원 전극, 및 상기 화소 회로, 상기 제1 전원 전극, 및 상기 제2 전원 전극을 커버하는 절연층을 포함하는 회로층;
    상기 회로층 위에 배치되며, 상기 화소 회로와 전기적으로 연결되며, 제1 전극, 발광층, 및 제2 전극을 포함하는 발광 소자를 포함하는 소자층; 및
    상기 소자층을 커버하는 봉지층을 포함하고,
    상기 봉지층은 서로 다른 굴절률을 갖는 복수의 서브 무기 봉지층들을 포함하는 제1 무기 봉지층, 상기 제1 무기 봉지층 위에 배치된 유기 봉지층, 및 상기 유기 봉지층 위에 배치된 제2 무기 봉지층을 포함하고,
    상기 비표시 영역에서, 상기 제2 전극과 중첩하는 상기 제1 전원 전극의 일부분은 상기 절연층에 의해 모두 커버되는 표시 장치.
  16. 제15 항에 있어서,
    상기 복수의 서브 무기 봉지층들은,
    상기 소자층 위에 배치되며 제1 굴절률을 갖는 제1 서브 무기 봉지층;
    상기 제1 서브 무기 봉지층 위에 배치되며, 상기 제1 굴절률보다 높은 제2 굴절률을 갖는 제2 서브 무기 봉지층; 및
    상기 제2 서브 무기 봉지층 위에 배치되며, 상기 제1 굴절률보다 높고, 상기 제2 굴절률보다 낮은 제3 굴절률을 갖는 제3 서브 무기 봉지층을 포함하는 표시 장치.
  17. 제15 항에 있어서,
    상기 제1 전원 전극은 상기 화소 회로로 제1 구동 전압을 전달하고,
    상기 제2 전원 전극은 상기 제2 전극으로 제2 구동 전압을 전달하는 표시 장치.
  18. 제15 항에 있어서,
    상기 절연층은 유기물이고,
    상기 제2 전극과 상기 제1 전원 전극 사이의 상기 절연층의 두께는 0.7 마이크로미터 이상인 표시 장치.
  19. 제15 항에 있어서,
    상기 표시 패널은 상기 회로층 위에 배치되며, 상기 제1 전극의 일부분을 노출하는 개구가 정의된 화소 정의막을 더 포함하고, 상기 화소 정의막은 상기 제1 전원 전극의 상기 중첩 부분과 중첩하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 전원 전극의 상기 중첩 부분과 중첩하는 상기 화소 정의막의 일부분은 평탄한 상면을 갖는 표시 장치.
  21. 제19 항에 있어서,
    상기 제1 전원 전극의 상기 중첩 부분과 중첩하는 상기 화소 정의막의 상면에는 오목한 홈이 정의된 표시 장치.
  22. 제15 항에 있어서,
    상기 제1 전원 전극은 티타늄/알루미늄/티타늄의 3층 구조를 갖는 전극층을 포함하고, 상기 제1 전극은 인듐 주석 산화물/은/인듐 주석 산화물의 3층 구조를 갖는 전극층을 포함하는 표시 장치.
  23. 제1 영역 및 제2 영역이 정의된 베이스층;
    상기 제1 영역에 배치되며, 화소 회로 및 제1 전극, 발광층, 및 제2 전극을 포함하는 발광 소자를 포함하는 화소;
    상기 제2 영역에 배치되며, 상기 화소 회로로 제1 구동 전압을 제공하는 제1 전원 전극;
    상기 제2 영역에 배치되며, 상기 제2 전극으로 제2 구동 전압을 제공하는 제2 전원 전극; 및
    상기 베이스층과 상기 제1 전극 사이에 배치되며, 상기 제1 영역으로부터 상기 제2 영역으로 연장하며, 상기 제1 전원 전극과 중첩하는 절연층을 포함하고,
    상기 제1 영역과 상기 제2 영역의 경계와 상기 제2 전극의 엣지 사이의 상기 제2 전극의 일부분은 상기 절연층과 모두 중첩하고,
    상기 제2 전극의 상기 일부분은 상기 절연층을 사이에 두고 상기 제1 전원 전극과 이격된 표시 장치.
  24. 제23 항에 있어서,
    상기 화소, 상기 제1 전원 전극의 적어도 일부, 및 상기 제2 전원 전극의 적어도 일부를 커버하며, 상기 제1 영역 및 상기 제2 영역 위에 배치된 봉지층을 더 포함하고,
    상기 봉지층은 서로 다른 굴절률을 갖는 복수의 서브 무기 봉지층들을 포함하는 제1 무기 봉지층, 상기 제1 무기 봉지층 위에 배치된 유기 봉지층, 및 상기 유기 봉지층 위에 배치된 제2 무기 봉지층을 포함하고,
    상기 복수의 서브 무기 봉지층들은 제1 굴절률을 갖는 제1 서브 무기 봉지층, 상기 제1 서브 무기 봉지층 위에 배치되며, 상기 제1 굴절률보다 높은 제2 굴절률을 갖는 제2 서브 무기 봉지층, 및 상기 제2 서브 무기 봉지층 위에 배치되며, 상기 제1 굴절률보다 높고, 상기 제2 굴절률보다 낮은 제3 굴절률을 갖는 제3 서브 무기 봉지층을 포함하는 표시 장치.
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