KR20230050539A - 표시 장치 - Google Patents

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transistors
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김재청
이승찬
임재익
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Abstract

표시 장치는, 베이스층, 상기 베이스층 상에 배치된 보강층, 상기 보강층 상에 배치되고 각각이 소스, 액티브, 드레인, 게이트를 포함하는 반도체 패턴을 포함하는 트랜지스터들을 포함하는 소자층, 상기 트랜지스터들에 연결된 발과 다이오드를 포함하는 표시층을 포함하고, 상기 보강층은, 상기 트랜지스터들에 포함된 액티브들 중 세 개 이상의 액티브와 중첩한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 발명이다. 보다 상세하게는, 내구성이 향상된 표시 장치에 관한 것이다.
표시 장치는 전기적 신호에 따라 활성화된다. 표시 장치는 영상을 표시하는 표시 패널이나, 외부 입력을 감지하는 입력 감지층과 같이 다양한 층들로 구성될 수 있다. 표시 장치는 다양하게 배열된 신호 라인들에 의해 전기적으로 서로 연결될 수 있다.
본 발명은 내구성이 향상된 표시 패널을 포함하는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 표시 장치는, 베이스층, 상기 베이스층 상에 배치된 보강층, 상기 보강층 상에 배치되고 각각이 소스, 액티브, 드레인, 및 게이트를 포함하는 반도체 패턴을 포함하는 트랜지스터들을 포함하는 소자층, 상기 트랜지스터들에 연결된 발광 다이오드를 포함하는 표시층을 포함하고, 상기 반도체 패턴들 중 일부는 폴리 실리콘을 포함하고, 상기 반도체 패턴들 중 나머지 일부는 산화물을 포함하고, 상기 보강층은, 상기 액티브들 중 세 개 이상의 액티브와 중첩하고, 상기 보강층에서부터 상기 폴리 실리콘을 포함하는 반도체 패턴까지의 거리는, 상기 보강층에서부터 상기 산화물을 포함하는 반도체 패턴까지의 거리보다 작다.
상기 소자층은, 상기 베이스층과 상기 보강층 사이에 배치된 배리어층, 상기 보강층 상에 배치된 버퍼층, 상기 버퍼층 상에 순차 적층된 제1 내지 제7 절연층들을 포함하는 것을 특징으로 할 수 있다.
상기 트랜지스터들은, 제1 내지 제7 트랜지스터들을 포함하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 및 상기 제7 트랜지스터 각각에 포함된 반도체 패턴은 상기 버퍼층 상에 배치되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각에 포함된 반도체 패턴은 제3 절연층 상에 배치되는 것을 특징으로 할 수 있다.
상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 제6 트랜지스터, 및 상기 제7 트랜지스터 각각의 반도체 패턴은 상기 폴리 실리콘을 포함하는 것을 특징으로 할 수 있다.
상기 제3 트랜지스터, 및 상기 제4 트랜지스터 각각의 반도체 패턴은 상기 산화물을 것을 특징으로 할 수 있다.
상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 제6 트랜지스터, 및 상기 제7 트랜지스터는, P타입 트랜지스터이고, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는, N타입 트랜지스터인 것을 특징으로 할 수 있다.
상기 보강층은, 일 방향으로 배열된 제1 내지 제3 패턴을 포함하고, 상기 제1 패턴 및 상기 제2 패턴 각각은, 상기 P타입 트랜지스터 중 어느 하나와 중첩하고, 상기 제3 패턴은, 상기 N타입 트랜지스터 중 어느 하나와 중첩하는 것을 특징으로 할 수 있다.
상기 보강층은, 상기 제2 트랜지스터, 제3 트랜지스터, 상기 제5 트랜지스터, 및 제7 트랜지스터 중 적어도 어느 하나와 비중첩 하는 것을 특징으로 할 수 있다.
상기 제1 트랜지스터는, 구동 트랜지스터인 것을 특징으로 할 수 있다.
상기 발광 다이오드는, 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하고, 상기 표시층은, 상기 제1 전극의 적어도 일부를 노출시키는 개구부가 정의된 화소 정의막을 포함하고, 상기 보강층은, 상기 개구부의 일부 영역과 중첩하는 것을 특징으로 할 수 있다.
상기 표시층은, 상기 발광 다이오드를 커버하는 박막 봉지층을 포함하고, 상기 박막 봉지층은, 적어도 하나의 무기층들 및 상기 무기층들 사이에 배치된 유기층을 포함하는 것을 특징으로 할 수 있다.
상기 박막 봉지층 상에 배치된 입력 감지층을 더 포함하고, 상기 입력 감지층은, 복수의 감지 절연층들 및 상기 개구부와 이격되고 상기 화소 정의막과 중첩하는 도전 패턴들을 포함하는 것을 특징으로 할 수 있다.
상기 보강층은, 금속을 포함하는 것을 특징으로 할 수 있다.
본 발명에 따른 표시 장치는, 베이스층, 상기 베이스층 상에 배치된 보강층, 상기 보강층 상에 배치된 복수의 절연층들, 상기 절연층들 사이에 배치되고, 각각이 각이 소스, 액티브, 드레인, 및 게이트를 포함하는 반도체 패턴을 포함하고, 적어도 어느 하나는 P타입이고, 나머지는 N 타입인 복수의 트랜지스터들, 및 상기 트랜지스터들과 연결된 발광 다이오드를 포함하고, 상기 보강층과 중첩하는 P타입 트랜지스터들의 액티브 개수는, 상기 보강층과 중첩하는 N타입 트랜지스터의 액티브 개수보다 많다.
상기 P타입 트랜지스터들에 포함된 반도체 패턴과 상기 N타입 트랜지스터들에 포함된 반도체 패턴은 서로 다른 절연층 상에 배치되는 것을 특징으로 할 수 있다.
상기 트랜지스터들은, 제1 내지 제7 트랜지스터들을 포함하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 제6 트랜지스터, 및 상기 제7 트랜지스터는 P타입 트랜지스터이고, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 N타입 트랜지스터인 것을 특징으로 할 수 있다.
상기 P타입 트랜지스터들에 포함된 각각의 반도체 패턴은 폴리 실리콘을 포함하고, 상기 N타입 트랜지스터들에 포함된 각각의 반도체 패턴은 산화물을 포함하는 것을 특징으로 할 수 있다.
상기 보강층은, 상기 제2 트랜지스터, 제3 트랜지스터, 상기 제5 트랜지스터, 및 제7 트랜지스터 중 적어도 어느 하나와 비중첩 하는 것을 특징으로 할 수 있다.
상기 보강층은, 금속을 포함하는 것을 특징으로 할 수 있다.
상기 트랜지스터들 및 상기 발광 다이오드는 하나의 화소로 정의되고, 인접한 화소들에 배치된 상기 보강층의 형상은, 서로 대칭인 것을 특징으로 할 수 있다.
본 발명에 따르면, 표시 모듈에 인가되는 충격 중 응력이 작용하지 않는 중립면이 입력 감지층에 형성될 경우, 보강층은 중립면이 보다 하부에 배치됨에 따라, 입력 감지층과 보강층 사이에 배치된 도전층들에 미치는 인장 응력을 감소 시킬 수 있다.
또한, 보강층은 P타입 트랜지스터와 N타입 트랜지스터에 포함된 액티브 각각에 중첩하도록 배치됨에 따라, 내구성이 향상된 표시 장치를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치의 펼쳐진 상태의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 표시 장치의 폴딩된 상태의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 5는 본 발명의 일 실시예에 따른 전자 모듈의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 인접한 화소들의 평면도이다.
도 7a 내지 도 7h는 본 발명의 일 실시예에 따른 인접한 화소들에 포함된 패턴들의 적층순서에 따른 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치의 펼쳐진 상태의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 표시 장치의 폴딩된 상태의 사시도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 표시 장치(DD)는 휴대폰, 태블릿, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다. 도 1a에서는 표시 장치(DD)가 휴대폰인 것을 예시적으로 도시하였다.
표시 장치(DD)는 액티브 영역(AA)을 통해 영상을 표시하고 외부 입력을 감지할 수 있다. 표시 장치(DD)가 언폴딩된(펼처진) 상태에서, 액티브 영역(AA)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 포함할 수 있다. 표시 장치(DD)의 두께 방향은, 제1 방향(DR1) 및 제2 방향(DR2) 각각에 수직한 제3 방향(DR3)으로 정의될 수 있다. 따라서, 표시 장치(DD)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 기준으로 정의될 수 있다.
주변 영역(NAA)은 액티브 영역(AA)의 적어도 일부를 둘러쌀 수 있다. 주변 영역(NAA)은 윈도우에 인쇄되거나 테이프 형태로 제공된 배젤 패턴에 의해 정의되는 영역일 수 있다. 배젤 패턴은 소정의 컬러를 포함할 수 있다.
도 1a는 액티브 영역(AA)의 네 측면을 둘러싼 주변 영역(NAA)을 예시적으로 도시하였으나, 이에 한정되는 것은 아니며, 액티브 영역(AA)의 적어도 어느 하나의 측면에는 주변 영역(NAA)이 배치되지 않거나, 주변 영역(NAA)은 생략될 수 있다.
본 발명에 따른 표시 장치(DD)는 폴딩 영역(FA) 및 폴딩 영역(FA)을 사이에 두고 제2 방향(DR2)을 따라 이격된 비폴딩 영역들(NFA1, NFA2)을 포함할 수 있다. 폴딩 영역(FA)은 제1 방향(DR1)을 따라 연장된 가상의 폴딩 축(FX)을 기준으로 폴딩될 수 있다.
표시 장치(DD)가 폴딩되면, 제1 비폴딩 영역(NFA1)과 제2 비폴딩 영역(NFA2)은 서로 마주할 수 있다. 따라서, 완전히 폴딩된 상태에서, 액티브 영역(AA)은 외부로 노출되지 않을 수 있으며, 이는 인-폴딩(in-folding)으로 지칭될 수 있다. 다만, 이는 예시적인 것으로 표시 장치(DD)의 동작이 이에 제한되는 것은 아니다.
예를 들어, 본 발명의 일 실시예에서, 표시 장치(DD)가 폴딩되면, 제1 비폴딩 영역(NFA1)과 제2 비폴딩 영역(NFA2)은 서로 대향(opposing)할 수 있다. 따라서, 폴딩된 상태에서, 액티브 영역(AA)은 외부로 노출될 수 있으며, 이는 아웃-폴딩(out-folding)으로 지칭될 수 있다.
표시 장치(DD)는 인-폴딩 또는 아웃-폴딩 중 어느 하나의 동작만 가능할 수 있다. 또는 표시 장치(DD)는 인-폴딩 동작 및 아웃-폴딩 동작이 모두 가능할 수 있다. 이 경우, 표시 장치(DD)의 동일한 영역, 예를 들어, 폴딩 영역(FA)이 인-폴딩 및 아웃 폴딩될 수 있다. 또는, 표시 장치(DD)의 일부 영역은 인-폴딩되고, 다른 일부 영역은 아웃-폴딩될 수도 있다.
도 1a 및 도 1b에서는 하나의 폴딩 영역(FA)과 두 개의 비폴딩 영역들(NFA1, NFA2)이 예를 들어 도시되었으나, 폴딩 영역과 비폴딩 영역의 개수가 이에 제한되는 것은 아니다. 예를 들어, 표시 장치(DD)는 2개보다 많은 복수 개의 비폴딩 영역들 및 서로 인접한 비폴딩 영역들 사이에 배치된 복수의 폴딩 영역들을 포함할 수 있다.
도 1a 및 도 1b에서는 폴딩축(FX)이 표시 장치(DD) 중 제1 방향(DR1)으로 연장된단축과 나란한 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 폴딩축(FX)은 표시 장치(DD)중 제2 방향(DR2)으로 연장된 장축과 나란한 방향을 따라 연장할 수도 있다. 이 경우, 제1 비폴딩 영역(NFA1), 폴딩 영역(FA), 및 제2 비폴딩 영역(NFA2)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다.
표시 장치(DD)의 외관은 케이스와 윈도우(WM)의 결합에 의해 정의될 수 있다. 케이스는 비폴딩 영역들의 개수에 따라 복수 개로 제공될 수 있으며, 케이스들을 연결하고 폴딩 영역에 중첩하여 표시 장치의 폴딩을 용이하게 할 수 있는 힌지 구조물을 더 포함할 수 있다.
표시 장치(DD)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 표시 장치(DD)의 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다. 예를 들어, 외부 입력은 사용자의 손 등 신체의 일부에 의한 접촉은 물론 표시 장치(DD)와 근접하거나, 소정의 거리로 인접하여 인가되는 외부 입력(예를 들어, 호버링)을 포함할 수 있다. 또한, 외부 입력은 힘, 압력, 온도, 광 등 다양한 형태를 가질 수 있다.
도 2를 참조하면, 표시 장치(DD)는 윈도우(WM) 및 표시 모듈(DM)을 포함할 수 있다. 표시 모듈(DM)은 표시 패널(DP), 입력 감지층(ISL), 및 필터층(CFL)을 포함할 수 있다. 윈도우(WM)와 표시 모듈(DM)은 윈도우(WM)와 표시 모듈(DM) 사이에 배치된 접착층(AL)을 통해 결합될 수 있다. 접착층(AL)은 광학 투명 접착제(Optical Clear Adhesive), 광학 투명 접착 수지(Optically Clear Adhesive Resin) 또는 감압 접착제(PSA, Pressure Sensitive Adhesive) 중 적어도 어느 하나를 포함할 수 있다.
윈도우(WM)의 전면은 표시 장치(DD)의 액티브 영역(AA)을 정의한다. 윈도우(WM)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WM)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(WM)는 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(WM)는 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
표시 패널(DP)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시 패널(DP)은 발광형 표시 패널일 수 있으며, 예를 들어, 표시 패널(DP)은 유기발광 표시 패널, 무기발광 표시 패널, 유기-무기발광 표시 패널, 퀀텀닷 표시 패널, 마이크로 엘이디 표시 패널, 또는 나노 엘이디 표시 패널일 수 있다.
표시 패널(DP)은 베이스층(BL), 회로층(DP-CL), 소자층(DP-ED), 및 봉지층(TFE)을 포함할 수 있다.
베이스층(BL)은 표시 패널(DP)의 나머지 구성들이 배치되는 기저층일 수 있다. 베이스층(BL)은 플렉서블한 재질로 구성될 수 있다.
회로층(DP-CL)은 베이스층(BL) 상에 배치된다. 회로층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 절연층은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함한다. 회로 소자는 영상을 표시하기 위한 복수개의 화소들 각각에 포함된 화소 구동 회로 등을 포함할 수 있다. 소자층(DP-ED)은 회로층(DP-CL)에 연결된 발광 다이오드를 포함할 수 있다.
본 발명에 따른 회로층(DP-CL)은 표시 장치(DD)의 강성을 보완하기 위한 금속층이 포함될 수 있다. 상기 금속층은 외부 압력에 의해 중립면이 표시 모듈(DM) 중 입력 감지층(ISL)에 형성될 때, 외부 압력에 의해 인장 응력이 미치는 층 하부에 배치되어 표시 장치(DD)의 강성을 향상시킬 수 있다. 상세한 설명은 후술한다.
봉지층(TFE)은 소자층(DP-ED)을 밀봉한다. 봉지층(TFE)은 적어도 하나의 유기막 및 유기막을 밀봉하는 무기막들을 포함할 수 있다. 무기막은 무기 물질을 포함하고, 수분/산소로부터 소자층(DP-ED)을 보호할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있으나, 이에 특별히 제한되지 않는다. 유기막은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 소자층(DP-ED)을 보호할 수 있다. 유기막은 아크릴 계열 유기 물질을 포함할 수 있으나, 이에 특별히 제한되지 않는다.
입력 감지층(ISL)은 표시 패널(DP) 위에 배치될 수 있다. 입력 감지층(ISL)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
입력 감지층(ISL)은 연속된 공정을 통해 표시 패널(DP) 위에 형성될 수 있다. 이 경우, 입력 감지층(ISL)은 표시 패널(DP) 위에 직접 배치된다고 표현될 수 있다.
'직접 배치'된다는 것은 입력 감지층(ISL)과 표시 패널(DP) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 입력 감지층(ISL)과 표시 패널(DP) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 또는, 입력 감지층(ISL)은 표시 패널(DP) 과 접착 부재를 통해 서로 결합될 수 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다.
필터층(CFL)은 입력 감지층(ISL) 상에 배치될 수 있다. 필터층(CFL)은 표시 장치(DD)의 외부로부터 입사되는 외부광의 반사율을 감소시키는 반사 방지층을 포함할 수 있다. 다만, 이에 한정되는 것은 아니고, 필터층(CFL)은 표시 패널(DP)에서 제공되는 광에 대응되는 광을 선택적으로 투과시킬 수 있는 컬러 필터를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
표시 패널(DP)는 타이밍 제어부(TC), 주사 구동회로(SDC), 데이터 구동회로(DDC), 및 액티브 영역(AA)과 중첩하는 화소(PX)를 포함 할 수 있다. 본 실시예에서 표시 패널(DP)은 발광형 표시 패널 중 유기발광 표시 패널로 설명된다.
타이밍 제어부(TC)는 입력 영상신호들을 수신하고, 주사 구동회로(SDC)와의 인터페이스 사양에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(D-RGB)을 생성한다. 타이밍 제어부(TC)는 영상 데이터들(D-RGB)과 각종 제어 신호들(DCS, SCS)을 출력한다.
주사 구동회로(SDC)는 타이밍 제어부(TC)로부터 주사 제어 신호(SCS)를 수신한다.　주사 제어 신호(SCS)는 주사 구동회로(SDC)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭신호 등을 포함할 수 있다. 주사 구동회로(SDC)는 복수 개의 스캔 신호들을 생성하고, 대응하는 신호 라인들(SL1 내지 SLn, GL1 내지 GLn)에 순차적으로 출력한다.　또한, 주사 구동회로(SDC)는 주사 제어 신호(SCS)에 응답하여 복수 개의 발광 제어 신호들을 생성하고, 대응하는 발광 라인들(EL1 내지 ELn)에 복수 개의 발광 제어 신호들을 출력한다.
도 3에서 복수 개의 스캔 신호들과 복수 개의 발광 제어 신호들이 하나의 주사 구동회로(SDC)로부터 출력되는 것으로 도시하였지만, 본 발명은 이에 한정되는 것은 아니다. 본 발명의 일 실시예에서, 복수 개의 주사 구동회로가 스캔 신호들을 분할하여 생성 후 출력하고, 복수 개의 발광 제어 신호들을 분할하여 생성 후 출력할 수 있다. 또한, 본 발명의 일 실시예에서, 복수 개의 스캔 신호들을 생성하여 출력하는 구동회로와 복수 개의 발광 제어 신호들을 생성하여 출력하는 구동회로는 별개로 구분될 수 있다.
데이터 구동회로(DDC)는 타이밍 제어부(TC)로부터 데이터 제어 신호(DCS) 및 영상 데이터들(D-RGB)을 수신한다. 데이터 구동회로(DDC)는 영상 데이터들(D-RGB)을 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1 내지 DLm)에 출력한다. 데이터 신호들은 영상 데이터들(D-RGB)의 계조값에 대응하는 아날로그 전압들이다.
표시 패널(DP)은 제1 그룹의 주사 라인들(SL1 내지 SLn), 제2 그룹의 주사 라인들(GL1 내지 GLn), 제3 그룹의 주사 라인들(HL1 내지 HLn), 발광 라인들(EL1 내지 ELn), 데이터 라인들(DL1 내지 DLm), 제1 전압라인(PL), 제2 전압라인(RL), 및 복수 개의 화소들(PX)을 포함한다. 제1 그룹의 주사 라인들(SL1 내지 SLn), 제2 그룹의 주사 라인들(GL1 내지 GLn), 제3 그룹의 주사 라인들(HL1 내지 HLn), 및 발광 라인들(EL1 내지 ELn)은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 나열된다.
복수 개의 데이터 라인들(DL1 내지 DLm)은 제1 그룹의 주사 라인들(SL1 내지 SLn), 제2 그룹의 주사 라인들(GL1 내지 GLn), 제3 그룹의 주사 라인들(HL1 내지 HLn), 및 발광 라인들(EL1 내지 ELn)에 절연되게 교차한다. 복수 개의 화소들(PX) 각각은 상기 신호 라인들 중 대응하는 신호 라인들에 접속된다. 화소들(PX)의 구동회로의 구성에 따라 화소들(PX)과 신호 라인들의 연결 관계는 변경될 수 있다.
제1 전압라인(PL)은 제1 전원 전압(ELVDD)을 수신한다. 제2 전압라인(RL)은 초기화 전압(Vint)을 수신한다. 초기화 전압(Vint)은 제1 전원 전압(ELVDD)보다 낮은 레벨을 갖는다. 발광 다이오드(OLED, 도 4 참조)에는 제2 전원 전압(ELVSS)이 인가된다. 제2 전원 전압(ELVSS)은 제1 전원 전압(ELVDD)보다 낮은 레벨을 갖는다.
복수 개의 화소들(PX)은 서로 다른 컬러광을 생성하는 복수 개의 그룹을 포함할 수 있다. 예컨대, 레드 컬러광을 생성하는 레드 화소들, 그린 컬러광을 생성하는 그린 화소들, 및 블루 컬러광을 생성하는 블루 화소들을 포함할 수 있다. 레드 화소의 발광 다이오드, 그린 화소의 발광 다이오드, 및 블루 화소의 발광 다이오드는 서로 다른 물질의 발광층을 포함할 수 있다.
화소 구동회로는 복수 개의 트랜지스터와 트랜지스터에 전기적으로 연결된 커패시터를 포함할 수 있다. 주사 구동회로(SDC)와 데이터 구동회로(DDC) 중 적어도 어느 하나는 화소 구동회로와 동일한 공정을 통해 형성된 복수 개의 트랜지스터들을 포함할 수 있다.
복수 회의 포토리소그래피 공정을 통해 베이스 기판 상에 상술한 신호 라인들, 복수 개의 화소들(PX), 주사 구동회로(SDC), 및 데이터 구동회로(DDC)을 형성할 수 있다. 복수 회의 증착공정 또는 코팅공정을 통해 베이스 기판 상에 복수 개의 절연층들을 형성할 수 있다. 복수 개의 절연층들은 복수 개의 화소들(PX)에 대응하도록 배치된 박막일 수 있고, 복수 개의 절연층들 중 일부는 특정한 도전 패턴에만 중첩하는 절연 패턴을 포함할 수 있다. 절연층들은 유기층 및/또는 무기층을 포함한다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4에는 제1 그룹의 주사 라인들(SL1 내지 SLn) 중 i번째 주사 라인(SLi)에 연결되고, 복수 개의 데이터 라인들(DL1 내지 DLm) 중 j번째 데이터 라인(DLj)에 연결된 화소(PXij)를 예시적으로 도시하였다.
본 실시예에서 화소 구동회로는 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 커패시터(Cst)를 포함할 수 있다. 본 실시예에서 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제5 트랜지스터(T5) 내지 제7 트랜지스터(T7)은 P타입의 트랜지스터이고, 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)는 N타입 트랜지스터인 것으로 설명된다. 다만, 이에 제한되지 않고, 제1 내지 제7 트랜지스터들(T1 내지 T7)은 P타입의 트랜지스터 또는 N타입 트랜지스터 중 어느 하나로 구현할 수 있다. 또한, 본 발명의 일 실시예에서 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 생략될 수 있다.
본 실시예에서 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 커패시터(Cst)는 제1 전원 전압(ELVDD)을 수신하는 제1 전압라인(PL)과 기준 노드(RD) 사이에 접속된다. 커패시터(Cst)는 기준 노드(RD)에 접속하는 제1 전극(Cst1) 및 제1 전압라인(PL)에 접속하는 제2 전극(Cst2)을 포함한다.
제1 트랜지스터(T1)는 제1 전압라인(PL)과 발광 다이오드(OLED)의 하나의 전극 사이에 접속된다. 제1 트랜지스터(T1)의 소스(S1)는 제1 전압라인(PL)과 전기적으로 연결된다. 제1 트랜지스터(T1)의 소스(S1)와 제1 전압라인(PL) 사이에는 다른 트랜지스터가 배치되거나 생략될 수 있다.
제1 트랜지스터(T1)의 드레인(D1)은 발광 다이오드(OLED)의 제1 전극(AE)과 전기적으로 연결된다. 제1 트랜지스터(T1)의 드레인(D1)과 발광 다이오드(OLED)의 제1 전극(AE)사이에는 다른 트랜지스터가 배치되거나 생략될 수 있다. 제1 트랜지스터(T1)의 게이트(G1)는 기준 노드(RD)에 전기적으로 연결된다.
제2 트랜지스터(T2)는 j번째 데이터 라인(DLj)과 제1 트랜지스터(T1)의 소스(S1) 사이에 접속된다. 제2 트랜지스터(T2)의 소스(S2)는 j번째 데이터 라인(DLj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 드레인(D2)은 제1 트랜지스터(T1)의 소스(S1)에 전기적으로 연결된다. 본 실시예에서 제2 트랜지스터(T2)의 게이트(G2)는 제1 그룹의 i번째 주사 라인(SLi)에 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 기준 노드(RD)와 제1 트랜지스터(T1)의 드레인(D1) 사이에 접속된다. 제3 트랜지스터(T3)의 드레인(D3)은 제1 트랜지스터(T1)의 드레인(D1)에 전기적으로 연결되고, 제3 트랜지스터(T3)의 소스(S3)는 기준 노드(RD)에 전기적으로 연결된다. 본 실시예에서 제3 트랜지스터(T3)의 게이트(G3)는 제2 그룹의 i번째 주사 라인(GLi)에 전기적으로 연결될 수 있다.
제4 트랜지스터(T4)는 기준 노드(RD)와 제2 전압라인(RL) 사이에 접속된다. 제4 트랜지스터(T4)의 드레인(D4)은 기준 노드(RD)에 전기적으로 연결되고, 제4 트랜지스터(T4)의 소스(S4)는 제2 전압라인(RL)에 전기적으로 연결된다. 본 실시예에서 제4 트랜지스터(T4)의 게이트(G4)는 제3 그룹의 i번째 주사 라인(HLi)에 전기적으로 연결될 수 있다.
제5 트랜지스터(T5)는 제1 전압라인(PL)과 제1 트랜지스터(T1)의 소스(S1) 사이에 접속된다. 제5 트랜지스터(T5)의 소스(S5)는 제1 전압라인(PL)에 전기적으로 연결되고, 제5 트랜지스터(T5)의 드레인(D5)은 제1 트랜지스터(T1)의 소스(S1)에 전기적으로 연결된다. 제5 트랜지스터(T5)의 게이트(G5)는 i번째 발광 라인(ELi)에 전기적으로 연결될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 드레인(D1)과 발광 다이오드(OLED) 사이에 접속된다. 제6 트랜지스터(T6)의 소스(S6)는 제1 트랜지스터(T1)의 드레인(D1)에 전기적으로 연결되고, 제6 트랜지스터(T6)의 드레인(D5)은 발광 다이오드(OLED)의 제1 전극(AE)에 전기적으로 연결된다. 제6 트랜지스터(T6)의 게이트(G6)는 i번째 발광 라인(ELi)에 전기적으로 연결될 수 있다.
제7 트랜지스터(T7)는 제6 트랜지스터(T6)의 드레인(D6)과 제2 전압라인(RL) 사이에 접속된다. 제7 트랜지스터(T7)의 소스(S7)는 제6 트랜지스터(T6)의 드레인(D6)에 전기적으로 연결되고, 제7 트랜지스터(T7)의 드레인(D7)은 제2 전압라인(RL)에 전기적으로 연결된다. 제7 트랜지스터(T7)의 게이트(G7)는 제1 그룹의 i+1번째 주사 라인(SLi+1)에 전기적으로 연결될 수 있다.
도 5는 본 발명의 일 실시예에 따른 전자 모듈의 단면도이다.
도 5에는 도 4에서 설명한 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)과 대응되는 부분의 단면을 도시하였다.
표시 모듈(DM)은 표시 패널(DP), 입력 감지층(ISL), 및 필터층(CFL)을 포함할 수 있다. 표시 패널(DP)은 베이스층(BL), 회로층(DP-CL), 소자층(DP-ED), 및 봉지층(TFE)을 포함할 수 있다.
표시 패널(DP)은 반사 방지층, 굴절률 조절층 등과 같은 기능성층들을 더 포함할 수 있다. 소자층(DP-ED)은 적어도 복수 개의 절연층들과 회로 소자를 포함한다. 이하, 절연층들은 유기층 및/또는 무기층을 포함할 수 있다.
코팅, 증착 등의 방식으로 의한 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층 및 도전층을 선택적으로 패턴닝할 수 있다. 이러한 방식으로 반도체 패턴, 도전 패턴, 신호 라인 등을 형성한다.
베이스층(BL)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BL)은 유기층들 및 무기층들이 교번 적층된 형태로 제공될 수 있다. 예를 들어, 폴리이미드를 포함하는 제1 유기층, 제1 무기층, 폴리이미드를 포함하는 제2 유기층, 및 제2 무기층이 교번 적층된 구조로 제공될 수 있으며 어느 하나의 실시예로 한정되지 않는다.
회로층(DP-CL)은 복수의 절연층들(BI-70) 및 트랜지스터들에 포함된 도전 패턴들을 포함할 수 있다.
배리어층(BI)은 베이스층(BL) 상에 배치될 수 있다. 배리어층(BI)은 무기 무질을 포함할 수 있다. 예를 들어, 배리어층(BI)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 배리어층(BI)은 다층으로 형성될 수 있다.
배리어층(BI)은 베이스층(BL)을 통해 유입되는 산소나 수분이 화소(PX)에 침투되는 것을 방지할 수 있다.
다만, 일 실시예에 따른 회로층(DP-CL)은 배리어층(BI)이 생략될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
보강층(BML)은 배리어층(BI) 상에 배치될 수 있다. 보강층(BML)은 배리어층(BI)이 생략될 경우, 베이스층(BL) 상에 직접 배치될 수 있다. 본 실시예에 따른 보강층(BML)은 몰리브덴을 포함할 수 있다.
본 발명에 따른 보강층(BML)은 차폐 기능을 할 수 있다. 또한, 보강층(BML) 상에 배치된 절연층들 간의 분극 현상으로 인한 전기 퍼텐셜(Electric potential)이 제1 내지 제7 트랜지스터들(T1-T7)에 영향을 미치는 것을 차단할 수 있다.
본 발명에 따른 보강층(BML)은 제1 내지 제7 트랜지스터들(T1-T7) 중 외부 충격에 취약한 영역에 배치되어 표시 패널(DP)의 내구성을 향상 시킬 수 있다. 예를 들어, 표시 모듈(DM)에 인가되는 충격 중 응력이 작용하지 않는 중립면이 입력 감지층(ISL)에 형성될 경우, 보강층(BML)은 중립면이 보다 하부에 배치됨에 따라, 입력 감지층(ISL)과 보강층(BML) 사이에 배치된 도전층들에 미치는 인장 응력을 감소 시킬 수 있다. 이에 따라, 내구성이 향상된 표시 장치(DD)를 제공할 수 있다. 보강층(BML)이 배치되는 영역은 후술하도록 한다.
버퍼층(BFL)은 보강층(BML) 상에 배치된다. 버퍼층(BFL)은 무기 무질을 포함할 수 있다. 예를 들어, 버퍼층(BFL)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 다층으로 형성될 수 있다. 버퍼층(BFL)은 화소(PX)가 베이스층(BL) 상에 안정적으로 형성되도록 베이스층(BL)의 표면 에너지를 감소시킬 수 있다.
제1 트랜지스터(T1)의 제1 반도체 패턴은 버퍼층(BFL) 상에 배치된다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 제1 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 제1 반도체 패턴은 비정질실리콘을 포함할 수도 있다.
도 5에는 제1 반도체 패턴의 일부분을 도시한 것일 뿐 화소(PXij, 도 4 참조)의 다른 영역에 제1 반도체 패턴이 더 배치될 수 있다. 제1 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 제1 반도체 패턴은 도핑영역과 비-도핑영역을 포함할 수 있다. 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다.
제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 드레인(D1)이 제1 반도체 패턴으로부터 형성된다. 제1 트랜지스터(T1)의 소스(S1) 및 드레인(D1)은 액티브(A1)를 사이에 두고 서로 이격되어 형성된다.
버퍼층(BFL) 상에는 연결 신호 라인(SCL)이 배치될 수 있다. 연결 신호 라인(SCL)은 평면 상에서 제6 트랜지스터(T6, 도 3 참조)와 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 상에 배치되어 제1 반도체 패턴 및 연결 신호 라인(SCL)을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
후술하는 소자층(DP-ED)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.
제1 절연층(10) 상에 제1 트랜지스터(T1)의 게이트(G1)가 배치된다. 게이트(G1)는 금속패턴의 일부일 수 있다. 제1 트랜지스터(T1)의 게이트(G1)는 제1 트랜지스터(T1)의 액티브(A1)에 중첩한다. 제1 반도체 패턴을 도핑하는 공정에서 제1 트랜지스터(T1)의 게이트(G1)는 마스크와 같다.
제2 절연층(20)은 제1 절연층(10) 상에 배치되어 게이트(G1)를 커버한다. 제2 절연층(20)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
상부 전극(UE)은 제2 절연층(20) 상에 배치될 수 있다. 상부 전극(UE)은 게이트(G1)와 중첩할 수 있다. 상부 전극(UE)은 금속 패턴의 일부분이거나 도핑된 반도체 패턴의 일부분일 수 있다. 게이트(G1)의 일부분과 그에 중첩하는 상부 전극(UE)은 커패시터(Cst, 도 4 참조)를 정의할 수 있다. 일 실시예에서 상부 전극(UE)은 생략될 수도 있다.
도 5에서 제2 절연층(20)은 액티브 영역(AA)의 전 영역에 배치된 것을 도시하였으나, 이에 한정되는 것은 아니며, 제2 절연층(20)은 절연패턴으로 대체될 수 있다. 이때, 절연패턴 상에 상부 전극(UE)이 배치된다. 상부 전극(UE)은 제2 절연층(20)으로부터 절연패턴을 형성하는 마스크 역할을 할 수 있다.
별도로 도시하지 않았으나, 커패시터(Cst, 도 4 참조)의 제1 전극(Cst1)과 제2 전극(Cst2)는 게이트(G1) 및 상부 전극(UE)과 동일한 공정을 통해 형성될 수 있다. 제1 절연층(10) 상에 제1 전극(Cst1)이 배치될 수 있다. 제1 전극(Cst1)은 게이트(G1)와 전기적으로 연결될 수 있다. 제1 전극(Cst1)은 게이트(G1)와 일체의 형상을 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 상에 배치되어, 상부 전극(UE)을 커버할 수 있다. 본 실시예에서 제3 절연층(30)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
별도로 도시하지 않았으나, 제2, 제5, 제6, 제7 트랜지스터(T2, T5, T6, T7, 도 4 참조)의 소스(S2, S5, S6, S7) 및 드레인(D2, D5, D6, D7)은 제1 트랜지스터(T1)의 소스(S1) 및 드레인(D1)와 동일 공정에 의해 형성되고, 게이트(G2, G5, G6, G7)는 게이트(G1)과 동일한 공정을 통해서 형성될 수 있다. 동일 공정에 의해 형성된 패턴들은 동일층 상에 배치될 수 있다.
제2 반도체 패턴은 제3 절연층(30) 상에 배치된다. 제2 반도체 패턴은 금속 산화물을 포함할 수 있다. 산화물 반도체는 결정질 또는 비정질 산화물 반도체를 포함할 수 있다.
예를 들어, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다.
예를 들어, 산화물 반도체는 인듐-주석 산화물(ITO), 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐-아연 산화물(IZnO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-아연-주석 산화물(IZTO), 및 아연-주석 산화물(ZTO) 중 어느 하나를 포함할 수 있다.
도 5에 도시된 것과 같이, 제3 트랜지스터(T3)의 소스(S3), 액티브(A3), 드레인(D3)이 제2 반도체 패턴으로부터 형성된다. 소스(S3) 및 드레인(D3)은 금속 산화물 반도체로부터 환원된 금속을 포함한다. 소스(S3) 및 드레인(D3)은 제2 반도체 패턴의 상면으로부터 소정의 두께를 갖고, 상기 환원된 금속을 포함하는 금속층을 포함할 수 있다.
제4 절연층(40)은 제3 절연층(30) 상에 배치되어, 제2 반도체 패턴을 커버한다. 본 실시예에서 제4 절연층(40)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다. 제4 절연층(40)은 교번하게 적층된 복수 개의 실리콘 옥사이드층들과 실리콘 나이트라이드층들을 포함할 수 있다.
제4 절연층(40) 상에 제3 트랜지스터(T3)의 게이트(G3)가 배치된다. 게이트(G3)는 금속패턴의 일부일 수 있다. 제3 트랜지스터(T3)의 게이트(G3)는 제3 트랜지스터(T3)의 액티브(A3)에 중첩한다.
도 5에는 제4 절연층(40)이 액티브 영역(AA)의 전 영역에 배치된 것을 도시하였으나, 이에 한정되는 것은 아니며, 제4 절연층(40)은 절연패턴으로 대체될 수 있다. 절연패턴 상에 제3 트랜지스터(T3)의 게이트(G3)가 배치된다. 본 실시예에서 게이트(G3)는 절연패턴과 평면상에서 동일한 형상을 가질 수 있다.
제5 절연층(50)은 제4 절연층(40) 상에 배치되어, 게이트(G3)를 커버할 수 있다. 본 실시예에서 제5 절연층(50)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다. 제5 절연층(50)은 교번하게 적층된 복수 개의 실리콘 옥사이드층들과 실리콘 나이트라이드층들을 포함할 수 있다.
별도로 도시하지 않았으나, 제4 트랜지스터(T4, 도 3 참조)의 소스(S4) 및 드레인(D4)은 제3 트랜지스터(T3)의 소스(S3) 및 드레인(D3)과 동일 공정을 통해 형성되고, 게이트(G4)는 제3 트랜지스터(T3)의 게이트(G3)와 동일한 공정을 통해서 형성될 수 있다.
제5 절연층(50) 상에 적어도 하나의 절연층이 더 배치된다. 본 실시예와 같이 제6 절연층(60)과 제7 절연층(70)이 제5 절연층(50) 상에 배치될 수 있다. 제6 절연층(60) 및 제7 절연층(70)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제6 절연층(60) 및 제7 절연층(70)은 단층의 폴리이미드계 수지층일 수 있다.
이에 제한되지 않고, 제6 절연층(60) 및 제7 절연층(70)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수도 있다.
제5 절연층(50) 상에 제1 연결전극(CNE1)이 배치될 수 있다. 제1 연결전극(CNE1)은 제1 내지 제5 절연층(10 내지 50)을 관통하는 제1 컨택홀(CH1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제6 절연층(60) 상에 제2 연결전극(CNE2)이 배치될 수도 있다. 제2 연결전극(CNE2)은 제6 절연층(60)을 관통하는 제2 컨택홀(CH-60)을 통해 제1 연결전극(CNE1)과 연결된다.
제7 절연층(70)은 제6 절연층(60) 상에 배치되어, 제2 연결전극(CNE2)을 커버할 수 있다.
발광 다이오드(OLED)의 구성들은 제7 절연층(70) 상에 배치될 수 있다. 발광 다이오드(OLED)의 제1 전극(AE)이 제7 절연층(70) 상에 배치된다. 화소 정의막(PDL)은 제7 절연층(70) 상에 배치된다. 화소 정의막(PDL)은 제1 전극(AE)의 적어도 일부를 노출시키는 개구부(OP)가 정의될 수 있다. 본 실시예에서 화소 정의막(PDL)은 소정의 컬러를 가지고, 광 흡수 물질을 포함할 수 있다. 예를 들어 화소 정의막(PDL)은 블랙 컬러를 가질 수 있다.
발광 다이오드(OLED)와 연결된 제1 내지 제7 트랜지스터들(T1 내지 T7, 도 3 참조)은 하나의 화소(PXij, 도 4 참조)를 구성할 수 있다.
화소 정의막(PDL)의 개구부(OP)는 발광영역(PXA)을 정의할 수 있다. 예컨대, 복수 개의 화소들(PXij, 도 3 참조)은 표시 패널(DP)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수 개의 화소들(PXij)이 배치된 영역은 액티브 영역(AA, 도 1a 참조)으로 정의될 수 있고, 액티브 영역(AA)은 복수의 발광영역들과 발광영역들에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워 쌓을 수 있다.
제1 전극(AE)은 제7 절연층(70) 상에 배치된다. 제1 전극(AE)은 제7 절연층(70)을 관통하는 제3 컨택홀(CH-70)을 통해 제2 연결전극(CNE2)에 연결된다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PXij)에 공통으로 형성될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
발광층(EML)은 정공 제어층(HCL) 상에 배치된다. 발광층(EML)은 개구부(OP)와 중첩할 수 있다. 발광층(EML)은 복수 개의 화소들(PXij) 각각에 분리되어 형성될 수 있다.
본 실시예에서 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 복수 개의 화소들(PXij)에 공통적으로 배치될 수 있다. 이때, 발광층(EML)은 백색 광 또는 청색 광을 생성할 수 있다. 또한, 발광층(EML)은 다층구조를 가질 수 있다.
전자 제어층(ECL)은 발광층(EML) 상에 배치된다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다. 제2 전극(CE)은 전자 제어층(ECL) 상에 배치된다. 전자 제어층(ECL) 및 제2 전극(CE)는 복수 개의 화소들(PXij)에 공통적으로 배치된다.
제2 전극(CE) 상에 박막 봉지층(80, 도 2의 TFE와 대응)이 배치된다. 박막 봉지층(80)은 복수 개의 화소들(PXij)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(80)은 제2 전극(CE)를 직접 커버한다. 박막 봉지층(80)은 제1 무기층(81), 유기층(82), 및 제2 무기층(83)을 포함할 수 있다. 다만 이에 한정되지 않고, 박막 봉지층(80)은 복수의 무기층들 및 유기층들을 더 포함할 수 있다.
제1 무기층(81)은 제2 전극(CE)와 접촉할 수 있다. 제1 무기층(81)은 외부 수분이나 산소가 발광층(EML)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 무기층(81)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 무기층(81)은 증착 공정을 통해 형성될 수 있다.
유기층(82)은 제1 무기층(81) 상에 배치되어 제1 무기층(81)에 접촉할 수 있다. 유기층(82)은 제1 무기층(81) 상에 평탄면을 제공할 수 있다. 제1 무기층(81) 상면에 형성된 굴곡이나 제1 무기층(81) 상에 존재하는 파티클(particle) 등은 유기층(82)에 의해 커버되어, 제1 무기층(81)의 상면의 표면 상태가 유기층(82) 상에 형성되는 구성들에 미치는 영향을 차단할 수 있다. 유기층(82)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.
제2 무기층(83)은 유기층(82) 상에 배치되어 유기층(82)을 커버한다. 제2 무기층(83)은 제1 무기층(81) 상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 무기층(83)은 수분이나 산소 등이 발광층(EML)으로 유입되는 것을 방지한다. 제2 무기층(83)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 무기층(83)은 증착 공정을 통해 형성될 수 있다.
입력 감지층(90, 도 2의 ISL와 대응)은 박막 봉지층(80) 상에 직접 형성될 수 있다. 입력 감지층(90)은 복수의 도전 패턴들(MS1, MS2), 및 감지 절연층들을 포함할 수 있다. 감지 절연층들은 제1 감지 절연층(91), 제2 감지 절연층(92), 및 제3 감지 절연층(93)을 포함할 수 있다.
제1 감지 절연층(91)은 박막 봉지층(80) 상에 배치된다. 제1 도전 패턴들(MS1)은 제1 감지 절연층(91) 상에 배치되고, 제2 감지 절연층(92)에 의해 커버될 수 있다. 제2 도전 패턴들(MS2)은 제2 감지 절연층(92) 상에 배치되고, 제3 감지 절연층(93)에 의해 커버될 수 있다.
도전 패턴들(MS1, MS2) 각각은 도전성을 가진다. 도전 패턴들(MS1, MS2) 각각은 단일의 층으로 제공되거나, 복수의 층으로 제공될 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 본 발명에 따른 도전 패턴들(MS1, MS2) 중 적어도 어느 하나의 도전 패턴들은 평면상에서 메쉬라인들로 제공될 수 있다.
도전 패턴들(MS1, MS2)을 구성하는 메쉬 라인들은 평면상에서 발광층(EML)과 이격될 수 있다. 따라서, 입력 감지층(90)이 표시 패널(DP) 상에 직접 형성되더라도, 표시 패널(DP)의 화소들(PXij, 도 4 참조)에서 형성된 광이 입력 감지층(90)의 간섭없이 사용자에게 제공될 수 있다.
필터층(CFL)은 컬러 필터(100), 블랙 매트릭스(BM), 및 오버 코트층(OC)을 포함할 수 있다.
컬러 필터(100)는 고분자 감광수지와 안료 또는 염료를 포함하는 것일 수 있다. 예를들어, 청색 광을 제공하는 발광층(EML)과 중첩하는 컬러 필터(100)는 청색 안료 또는 염료를 포함하고, 녹색 광을 제공하는 발광층(EML)과 중첩하는 컬러 필터(100)는 녹색 안료 또는 염료를 포함하고, 적색 광을 제공하는 발광층(EML)과 중첩하는 컬러 필터(100)는 적색 안료 또는 염료를 포함할 수 있다.
다만, 이에 한정되는 것은 아니며, 청색 광을 제공하는 발광층(EML)과 중첩하는 컬러 필터(100)는 안료 또는 염료를 포함하지 않는 것일 수 있다. 이때, 컬러 필터(100)는 투명한 것일 수 있으며, 컬러 필터(100)는 투명 감광수지로 형성된 것일 수 있다.
블랙 매트릭스(BM)는 서로 다른 광을 제공하는 컬러 필터들 사이에 배치될 수 있다. 블랙 매트릭스(BM)는 블랙 색상을 갖는 패턴으로, 격자 형상의 매트릭스일 수 있다. 블랙 매트릭스(BM)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
오버 코트층(OC)은 컬러 필터(100) 및 블랙 매트릭스(BM) 상에 배치된 것일 수 있다. 오버 코트층(OC)은 컬러 필터(100)와 블랙 매트릭스(BM)의 형성 과정에서 생성된 요철을 감싸고 평탄면을 제공하는 층일 수 있다. 즉, 오버 코트층(OC)은 평탄화층일 수 있다. 도 2에서 설명한 윈도우(WM)는 접착층(AL)에 의해 오버 코트층(OC)과 결합될 수 있다.
도 6은 본 발명의 일 실시예에 따른 인접한 화소들의 평면도이다. 도 7a 내지 도 7h는 본 발명의 일 실시예에 따른 인접한 화소들에 포함된 패턴들의 적층순서에 따른 평면도이다. 이하, 도 1a 내지 도 5를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 6에는 인접한 화소들(PX1, PX2) 평면도를 도시하였다. 화소들(PX1, PX2) 각각은 도 4의 등가회로를 가질 수 있다. 따라서, 화소들(PX1, PX2) 각각은 제1 내지 제7 트랜지스터들(T1-T7)을 포함할 수 있다. 화소들(PX1, PX2) 각각에 포함된 도전 패턴들 및 반도체 패턴들 각각은 소정의 규칙으로 반복 배열된 구조를 가질 수 있다.
이하, 설명의 편의를 위하여 화소들(PX1, PX2) 각각에 배치된 구성들 중 동일한 구성에 대한 참조 부호는 생략한다.
도 7a 내지 도 7h에 도시된 화소들(PX1, PX2)의 평면도는 도 4의 등가회로도와 도 5에 도시된 표시 모듈(DM)의 단면도와 같이 설명하도록 한다.
도 7a 및 도 5를 참조하면, 보강층(BML)은 배리어층(BI) 및 버퍼층(BFL) 사이에 배치될 수 있다. 보강층(BML)은 금속을 포함할 수 있다. 예를 들어, 보강층(BML)은 몰리브덴을 포함할 수 있다.
본 발명에 따른 보강층(BML)은 제1 내지 제3 패턴들(BM1, BM2, BM3)을 포함할 수 있다. 제1 및 제2 패턴들(BM1, BM2)은 제1 내지 제7 트랜지스터들(T1-T7) 중 P타입 트랜지스터의 액티브와 중첩할 수 있고, 제3 패턴(BM3)은 제1 내지 제7 트랜지스터들(T1-T7) 중 N타입 트랜지스터의 액티브와 중첩할 수 있다.
제1 내지 제3 패턴들(BM1, BM2, BM3)은 실질적으로 하나의 패턴이나, 제1 내지 제7 트랜지스터들(T1-T7)에 포함된 액티브와의 배치 관계를 설명하기 위해 편의상 구분하여 설명하도록 한다.
보강층(BML)은 제1 내지 제7 트랜지스터들(T1-T7) 각각에 포함된 반도체 패턴보다 아래에 배치됨에 따라, 외부로부터 입사되는 광을 차폐시키는 기능을 할 수 있다. 또한, 보강층(BML) 상에 배치된 절연층들(BI-70) 간의 분극 현상으로 인한 전기 퍼텐셜(Electric potential)이 제1 내지 제7 트랜지스터들(T1-T7)에 포함된 반도체 패턴에 영향을 미치는 것을 차단할 수 있다.
본 발명에 따른 보강층(BML)은 제1 내지 제7 트랜지스터들(T1-T7) 중 외부 충격에 취약한 영역에 배치되어 표시 패널(DP)의 내구성을 향상 시킬 수 있다. 예를 들어, 표시 모듈(DM)에 인가되는 충격 중 응력이 작용하지 않는 중립면이 입력 감지층(ISL, 도 2 참조)에 형성될 경우, 보강층(BML)은 중립면이 보다 하부에 배치됨에 따라, 입력 감지층(ISL)과 보강층(BML) 사이에 배치된 도전층들에 미치는 인장 응력을 감소 시킬 수 있다. 이에 따라, 내구성이 향상된 표시 장치(DD)를 제공할 수 있다. 제1 내지 제7 트랜지스터들(T1-T7)에 포함된 반도체 패턴과 보강층(BML)의 중첩 관계는 후술하도록 한다.
도 7b, 도 7c, 도 4, 및 도 5를 참조하면, 제1 반도체 패턴(SCP1)은 버퍼층(BFL) 및 제1 절연층(10) 사이에 배치될 수 있다. 제1 반도체 패턴(SCP1)은 도핑 농도가 다른 복수 개의 영역을 포함할 수 있다.
도 7b를 참조하면, 제1 반도체 패턴(SCP1)은 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7) 각각의 반도체 패턴을 포함할 수 있다. 각각의 반도체 패턴은 소스(S1, S2, S5, S6, S7), 액티브(A1, A2, A5, A6, A7), 및 드레인(D1, D2, D5, D6, D7)을 포함할 수 있다. 액티브(A1, A2, A5, A6, A7)는 후술하는 제1 금속 패턴(MP1)과 중첩하는 영역으로 정의될 수 있다.
본 발명에 따른 제1 반도체 패턴(SCP1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SCP1)은 저온 폴리 실리콘((low-temperature polycrystalline silicon, LTPS)을 포함할 수 있다.
본 발명에 따르면, 제1 반도체 패턴(SCP1)에 포함된 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)은 P타입 트랜지스터일 수 있고, 제3, 제4 트랜지스터들(T3, T4)는 N타입 트랜지스터일 수 있다.
구체적으로, 표시 장치(DD)의 밝기에 직접적으로 영향을 미치는 제1 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체 패턴을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치(DD)를 구현할 수 있다.
도 5에서 설명한 연결 신호 라인(SCL)은 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7) 사이에 연장된 패턴의 일 부분으로 정의될 수 있다.
도 7c를 참조하면, 제1 금속 패턴(MP1)은 제1 절연층(10) 및 제2 절연층(20) 사이에 배치된다. 제1 금속 패턴(MP1)은 제1 주사 라인(SL1) 및 제2 주사 라인(SL2), 및 게이트 패턴(SL-P)을 포함할 수 있다. 제1 반도체 패턴(SCP1)은 제1 금속 패턴(MP1)을 마스크로 도핑 공정이 진행될 수 있다. 따라서, 제1 반도체 패턴(SCP1) 중 제1 금속 패턴(MP1)과 중첩하는 부분은 액티브(A1, A2, A5, A6, A7)로 정의될 수 있다.
제1 주사 라인(SL1) 중 제2 트랜지스터(T2)의 액티브(A2)와 중첩하는 부분은 게이트(G2)일 수 있고, 제1 주사 라인(SL1) 중 제7 트랜지스터(T7)의 액티브(A7)와 중첩하는 부분은 게이트(G7)일 수 있다. 게이트 패턴(SL-P)과 중첩하는 제1 반도체 패턴(SCP1)은 게이트(G1)일 수 있다. 제2 주사 라인(SL2) 중 제5 트랜지스터(T5)의 액티브(A5)와 중첩하는 부분은 게이트(G5)일 수 있고, 제2 주사 라인(SL2) 중 제6 트랜지스터(T6)의 액티브(A6)와 중첩하는 부분은 게이트(G6)일 수 있다.
일 실시예에 따른 제1 금속 패턴(MP1)은 제1 더미 패턴(DM1)을 포함할 수 있다. 제1 더미 패턴(DM1)은 제1 금속 패턴(MP1)과 플로팅된 상태일 수 있다.
도 7d, 도 4, 및 도 5를 참조하면, 제2 금속 패턴(MP2)은 제2 절연층(20) 및 제3 절연층(30) 사이에 배치된다. 제2 금속 패턴(MP2)은 제1 보상 패턴(SL3), 제2 보상 패턴(SL4), 및 상부 전극 패턴(CS)을 포함할 수 있다.
제2 금속 패턴(MP2)은 상부 전극 패턴(CS) 중 게이트(G1)와 중첩하는 부분은, 도 5에서 설명한 상부 전극(UE)일 수 있다. 상부 전극 패턴(CS)의 나머지 부분은 제1 트랜지스터(T1)의 게이트(G1)과 함께 커패시터(Cst)를 정의할 수 있다.
상부 전극 패턴(CS)은 상부 전극 패턴(CS)을 관통하는 전극 개구부(CS-OP)가 형성될 수 있으며, 게이트 패턴(SL-P)은 전극 개구부(CS-OP)를 통해 노출될 수 있다.
제1 보상 패턴(SL3) 및 제2 보상 패턴(SL4)은 후술하는 제3 주사 라인(SL5) 및 제4 주사 라인(SL6)과 중첩하고, 컨택홀을 통해 연결되어 제3 주사 라인(SL5) 및 제4 주사 라인(SL6)의 저항을 감소시킬 수 있다. 또한, 제3 주사 라인(SL5) 및 제4 주사 라인(SL6)으로 입사되는 광을 차광시키는 역할을 할 수 있다.
일 실시례에 따른 제2 금속 패턴(MP2)은 제2 더미 패턴(DM2)을 더 포함할 수 있다. 제2 더미 패턴(DM2)은 제1 더미 패턴(DM1)과 중첩할 수 있다.
도 7e, 도 4, 및 도 5를 참조하면, 제2 반도체 패턴(SCP2)은 제3 절연층(30) 및 제4 절연층(40) 사이에 배치될 수 있다. 제2 반도체 패턴(SCP2)은 금속 산화물이 환원 되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다.
제2 반도체 패턴(SCP2)은 제3 및 제4 트랜지스터(T3, T4) 각각의 반도체 패턴을 포함할 수 있다. 각각의 반도체 패턴은 소스(S3, S4), 액티브(A3, A4), 및 드레인(D3, D4)을 포함할 수 있다. 액티브(A3, A4)는 후술하는 제3 금속 패턴(MP3)과 중첩하는 영역으로 정의될 수 있다. 제4 트랜지스터(T4)의 액티브(A4)는 제3 트랜지스터(T3)의 액티브(A3)로부터 연장된다.
제2 반도체 패턴(SCP2) 중 제3 및 제4 트랜지스터(T3, T4) 이외의 영역은 연결 신호 라인으로 정의될 수 있다. 어느 하나의 연결 신호 라인은 제3 트랜지스터(T3)의 소스(S3) 및/또는 제4 트랜지스터(T4)의 드레인(D4)으로부터 연장된다. 연결 신호 라인은 제3 절연층(30)에 정의된 컨택홀을 통해 제1 트랜지스터(T1)의 게이트(G1)에 접속된다.
제3 트랜지스터(T3)의 드레인(D3)은 제3 절연층(30)에 정의된 컨택홀을 통해 제6 트랜지스터(T6)의 소스(S6)에 연결된다.
도 7f를 참조하면, 제3 금속 패턴(MP3)은 제4 절연층(40) 및 제5 절연층(50) 사이에 배치된다. 제3 금속 패턴(MP3)은 제3 주사 라인(SL5) 및 제4 주사 라인(SL6)을 포함할 수 있다.
제2 반도체 패턴(SCP2)은 제2 금속 패턴(MP2)을 마스크로 도핑 공정이 진행될 수 있다. 따라서, 제2 반도체 패턴(SCP2) 중 제2 금속 패턴(MP2)과 중첩하는 부분은 액티브(A3, A4)로 정의될 수 있다.
제3 주사 라인(SL5) 중 제3 트랜지스터(T3)의 액티브(A3)와 중첩하는 부분은 게이트(G3)일 수 있고, 제4 주사 라인(SL6) 중 제4 트랜지스터(T4)의 액티브(A4)와 중첩하는 부분은 게이트(G4)일 수 있다. 제3 주사 라인(SL5)은 도 4의 제2 그룹의 i번째 주사 라인(GLi)에 대응될 수 있으며, 제4 주사 라인(SL6)은 제3 그룹의 i번째 주사 라인(HLi)과 대응될 수 있다.
본 발명에서 제2 반도체 패턴(SCP2)은 산화물 반도체를 포함할 수 있다. 제3, 제4 트랜지스터들(T3, T4)는 N타입 트랜지스터일 수 있다. 산화물 반도체 패턴은 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체 패턴의 경우 누설전류가 적은 이점을 갖기에, 제1 트랜지스터(T1)의 구동 게이트 전극과 연결되는 제3 트랜지스터(T3), 제4 트랜지스터(T4) 중 적어도 하나를 산화물 반도체 패턴으로 채용하여 구동 게이트 전극으로 흘러갈 수 있는 누설 전류를 방지하는 동시에 소비전력을 줄일 수 있다.
다시, 도 7a를 참조하면, 본 발명에 따른 보강층(BML)은 제1 내지 제7 트랜지스터들(T1-T7)에 액티브(A1, A2, A3, A4, A5, A6, A7) 중 적어도 어느 하나와 중첩할 수 있다.
예를 들어, 보강층(BML)은 제1 내지 제7 트랜지스터들(T1-T7)에 액티브(A1, A2, A3, A4, A5, A6, A7) 중 3개 이상의 액티브와 중첩할 수 있다.
제1 패턴(BM1)은 제6 트랜지스터(T6)의 액티브(A6)와 중첩하고, 제2 패턴(BM2)은 제1 트랜지스터(T1)의 액티브(A1)과 중첩하고, 제3 패턴(BM3)은 제4 트랜지스터(T4)의 액티브(A4)와 중첩할 수 있다. 제1 패턴(BM1) 및 제2 패턴(BM2)은 P타입 트랜지스터에 포함된 액티브(A6, A1)와 중첩하고, 제3 패턴(BM3)은 N타입 트랜지스터에 포함된 액티브(A4)와 중첩할 수 있다. 따라서, 일 실시예에 따른 보강층(BML)은 세 개의 액티브(A6, A1, A4)와 중첩할 수 있다.
따라서, 보강층(BML)에서부터 제1 및 제2 반도체 패턴들(SCP1, SCP2)까지의 거리는 서로 상이할 수 있다. 예를 들어, 보강층(BML)에서부터 제1 반도체 패턴(SCP1) 중 액티브(A1) 및 액티브(A6)까지의 거리는, 보강층(BML)에서부터 제2 반도체 패턴(SCP2) 중 액티브(A4)까지의 거리보다 작을 수 있다.
본 발명에 따르면, 표시 모듈(DM)에 인가되는 충격 중 응력이 작용하지 않는 중립면이 입력 감지층(ISL)에 형성될 경우, 보강층(BML)은 중립면이 보다 하부에 배치됨에 따라, 입력 감지층(ISL)과 보강층(BML) 사이에 배치된 도전층들에 미치는 인장 응력을 감소 시킬 수 있다. 또한, 보강층(BML)은 P타입 트랜지스터와 N타입 트랜지스터에 포함된 액티브 각각에 중첩하도록 배치됨에 따라, 내구성이 향상된 표시 장치(DD)를 제공할 수 있다.
도 7g를 참조하면, 제4 금속 패턴(SD1)은 제5 절연층(50) 및 제6 절연층(60) 사이에 배치된다. 제4 금속 패턴(SD1)은 제3 주사 라인(SL5) 및 제4 주사 라인(SL6)을 포함할 수 있다.
제1 전압 라인(RL1), 제2 전압 라인(RL2), 제1 전달 패턴(IP1), 제2 전달 패턴(IP2), 제3 전달 패턴(IP3), 제4 전달 패턴(IP4), 및 제5 전달 패턴(IP5)을 포함할 수 있다. 제4 금속 패턴(SD1)은 제4 금속 패턴(SD1)이 관통되어 정의된 복수의 제1 컨택홀들(CNT1)을 포함할 수 있다.
제1 전압 라인(RL1)과 제2 전압 라인(RL2)은 서로 동일한 신호를 제공 받을 수 있다. 예를 들어, 제1 전압 라인(RL1)과 제2 전압 라인(RL2) 각각은 도 4에서 설명한 제2 전압라인(RL)에 대응되고 초기화 전압(Vint)을 수신할 수 있다.
다만, 이에 한정되는 것은 아니고, 제1 전압 라인(RL1)과 제2 전압 라인(RL2)은 서로 상이한 레벨을 갖는 초기화 전압을 수신할 수 있다.
제1 전달 패턴(IP1)은 제1 컨택홀(CNT1)을 통해 제1 반도체 패턴(SCP1)과 접촉할 수 있다. 후술하는 데이터 라인(DL)은 제1 전달 패턴(IP1)을 통해 제1 반도체 패턴(SCP1)으로 데이터 신호를 전달할 수 있다.
제2 전달 패턴(IP2)은 일측 및 타측에 각각 형성된 제1 컨택홀(CNT1)을 통해 게이트 패턴(SL-P) 및 제2 반도체 패턴(SCP2)에 연결될 수 있다.
제3 전달 패턴(IP3)은 일측 및 타측에 각각 형성된 제1 컨택홀(CNT1)을 통해 제1 반도체 패턴(SCP1)과 제2 반도체 패턴(SCP2)에 연결될 수 있다.
제4 전달 패턴(IP4)은 제1 컨택홀(CNT1)을 제1 반도체 패턴(SCP1)에 연결될 수 있다. 제4 전달 패턴(IP4)은 제1 반도체 패턴(SCP1)으로부터 구동 전류 또는 초기화 전압(Vint)를 발광 다이오드(OLED)로 전달할 수 있다.
제5 전달 패턴(IP5)은 일측 및 타측에 각각 형성된 제1 컨택홀(CNT1)을 통해 제1 반도체 패턴(SCP1) 및 상부 전극 패턴(CS)과 접촉할 수 있다. 제1 전원 전압(ELVDD)은 제5 전달 패턴(IP5)을 통해 제1 반도체 패턴(SCP1)으로 전달될 수 있다.
도 7h를 참조하면, 제5 금속 패턴(SD2)은 제6 절연층(60) 및 제7 절연층(70) 사이에 배치된다. 제5 금속 패턴(SD2)은 데이터 라인(DL), 전압라인(PL), 및 제6 전달 패턴(IP6)을 포함할 수 있다. 제5 금속 패턴(SD2)은 제5 금속 패턴(SD2)이 관통되어 정의된 복수의 제2 컨택홀들(CNT2)을 포함할 수 있다.
데이터 라인(DL)은 도 4의 j번째 데이터 라인(DLj)과 대응되고, 전압라인(PL)은 제1 전압라인(PL)과 대응될 수 있다.
제6 전달 패턴(IP6)은 제2 컨택홀(CNT2)을 통해 제4 전달 패턴(IP4)에 연결되고, 발광 다이오드(OLED)의 제1 전극(AE)은 제6 전달 패턴(IP6)을 통해 제1 반도체 패턴(SCP1)과 연결될 수 있다. 전압라인(PL)은 제2 컨택홀(CNT2)을 통해 제5 전달 패턴(IP5)에 연결될 수 있다. 데이터 라인(DL)은 제2 컨택홀(CNT2)을 통해 제1 전달 패턴(IP1)에 연결될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
10 내지 70: 제1 내지 제7 절연층
BML: 보강층
A1 내지 A7: 액티브
BL: 베이스층
CNE: 연결전극
Cst: 커패시터
D1 내지 D7: 드레인
DL1 내지 DLm: 데이터 라인
DP-CL: 소자층
DP-OL: 표시층
DP: 표시패널
EL1 내지 ELn: 발광 라인
Eli: i번째 발광 라인
ELVDD: 제1 전원 전압
ELVSS: 제2 전원 전압
EML: 발광층
G1 내지 G7: 게이트
SL1 내지 SLn: 제1 그룹의 주사 라인들
GL1 내지 GLn: 제2 그룹의 주사 라인들
HL1 내지 HLn: 제3 그룹의 주사 라인들,
EL1 내지 ELn: 발광 라인들

Claims (20)

  1. 베이스층;
    상기 베이스층 상에 배치된 보강층, 상기 보강층 상에 배치되고 각각이 소스, 액티브, 드레인, 및 게이트를 포함하는 반도체 패턴을 포함하는 트랜지스터들을 포함하는 소자층; 및
    상기 트랜지스터들에 연결된 발광 다이오드를 포함하는 표시층을 포함하고,
    상기 반도체 패턴들 중 일부는 폴리 실리콘을 포함하고, 상기 반도체 패턴들 중 나머지 일부는 산화물을 포함하고,
    상기 보강층은,
    상기 액티브들 중 세 개 이상의 액티브와 중첩하고,
    상기 보강층에서부터 상기 폴리 실리콘을 포함하는 반도체 패턴까지의 거리는, 상기 보강층에서부터 상기 산화물을 포함하는 반도체 패턴까지의 거리보다 작은 표시 장치.
  2. 제1 항에 있어서,
    상기 소자층은, 상기 베이스층과 상기 보강층 사이에 배치된 배리어층, 상기 보강층 상에 배치된 버퍼층, 상기 버퍼층 상에 순차 적층된 제1 내지 제7 절연층들을 포함하는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서,
    상기 트랜지스터들은, 제1 내지 제7 트랜지스터들을 포함하고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 및 상기 제7 트랜지스터 각각에 포함된 반도체 패턴은 상기 버퍼층 상에 배치되고,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각에 포함된 반도체 패턴은 제3 절연층 상에 배치되는 것을 특징으로 하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 제6 트랜지스터, 및 상기 제7 트랜지스터 각각의 반도체 패턴은 상기 폴리 실리콘을 포함하는 것을 특징으로 하는 표시 장치.
  5. 제3 항에 있어서,
    상기 제3 트랜지스터, 및 상기 제4 트랜지스터 각각의 반도체 패턴은 상기 산화물을 것을 특징으로 하는 표시장치.
  6. 제3 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 제6 트랜지스터, 및 상기 제7 트랜지스터는, P타입 트랜지스터이고,
    상기 제3 트랜지스터, 및 상기 제4 트랜지스터는, N타입 트랜지스터인 것을 특징으로 하는 표시 장치.
  7. 제6 항에 있어서,
    상기 보강층은, 일 방향으로 배열된 제1 내지 제3 패턴을 포함하고,
    상기 제1 패턴 및 상기 제2 패턴 각각은, 상기 P타입 트랜지스터 중 어느 하나와 중첩하고,
    상기 제3 패턴은, 상기 N타입 트랜지스터 중 어느 하나와 중첩하는 것을 특징으로 하는 표시 장치.
  8. 제3 항에 있어서,
    상기 보강층은,
    상기 제2 트랜지스터, 제3 트랜지스터, 상기 제5 트랜지스터, 및 제7 트랜지스터 중 적어도 어느 하나와 비중첩 하는 것을 특징으로 하는 표시 장치.
  9. 제3 항에 있어서,
    상기 제1 트랜지스터는, 구동 트랜지스터인 것을 특징으로 하는 표시 장치.
  10. 제1 항에 있어서,
    상기 발광 다이오드는,
    제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하고,
    상기 표시층은,
    상기 제1 전극의 적어도 일부를 노출시키는 개구부가 정의된 화소 정의막을 포함하고,
    상기 보강층은, 상기 개구부의 일부 영역과 중첩하는 것을 특징으로 하는 표시 장치.
  11. 제10 항에 있어서,
    상기 표시층은, 상기 발광 다이오드를 커버하는 박막 봉지층을 포함하고,
    상기 박막 봉지층은, 적어도 하나의 무기층들 및 상기 무기층들 사이에 배치된 유기층을 포함하는 것을 특징으로 하는 표시 장치.
  12. 제11 항에 있어서,
    상기 박막 봉지층 상에 배치된 입력 감지층을 더 포함하고,
    상기 입력 감지층은, 복수의 감지 절연층들 및 상기 개구부와 이격되고 상기 화소 정의막과 중첩하는 도전 패턴들을 포함하는 것을 특징으로 하는 표시 장치.
  13. 제12 항에 있어서,
    상기 보강층은, 금속을 포함하는 것을 특징으로 하는 표시 장치.
  14. 베이스층;
    상기 베이스층 상에 배치된 보강층;
    상기 보강층 상에 배치된 복수의 절연층들;
    상기 절연층들 사이에 배치되고, 각각이 각이 소스, 액티브, 드레인, 및 게이트를 포함하는 반도체 패턴을 포함하고, 적어도 어느 하나는 P타입이고, 나머지는 N 타입인 복수의 트랜지스터들; 및
    상기 트랜지스터들과 연결된 발광 다이오드를 포함하고,
    상기 보강층과 중첩하는 P타입 트랜지스터들의 액티브 개수는,
    상기 보강층과 중첩하는 N타입 트랜지스터의 액티브 개수보다 많은 표시 장치.
  15. 제14 항에 있어서,
    상기 P타입 트랜지스터들에 포함된 반도체 패턴과 상기 N타입 트랜지스터들에 포함된 반도체 패턴은 서로 다른 절연층 상에 배치되는 것을 특징으로 하는 표시 장치.
  16. 제15 항에 있어서,
    상기 트랜지스터들은, 제1 내지 제7 트랜지스터들을 포함하고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 제6 트랜지스터, 및 상기 제7 트랜지스터는 P타입 트랜지스터이고,
    상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 N타입 트랜지스터인 것을 특징으로 하는 표시 장치.
  17. 제16 항에 있어서,
    상기 P타입 트랜지스터들에 포함된 각각의 반도체 패턴은 폴리 실리콘을 포함하고,
    상기 N타입 트랜지스터들에 포함된 각각의 반도체 패턴은 산화물을 포함하는 것을 특징으로 하는 표시 장치.
  18. 제16 항에 있어서,
    상기 보강층은,
    상기 제2 트랜지스터, 제3 트랜지스터, 상기 제5 트랜지스터, 및 제7 트랜지스터 중 적어도 어느 하나와 비중첩 하는 것을 특징으로 하는 표시 장치.
  19. 제14 항에 있어서,
    상기 보강층은, 금속을 포함하는 것을 특징으로 하는 표시 장치.
  20. 제14 항에 있어서,
    상기 트랜지스터들 및 상기 발광 다이오드는 하나의 화소로 정의되고,
    인접한 화소들에 배치된 상기 보강층의 형상은, 서로 대칭인 것을 특징으로 하는 표시 장치.
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