KR20220021977A - 표시장치 - Google Patents

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KR20220021977A
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center
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최재욱
김윤호
김철
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삼성디스플레이 주식회사
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Abstract

표시장치는 표시패널 및 입력센서를 포함한다. 입력센서는 교차하는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 교차영역에 배치된 적어도 하나의 브릿지 패턴을 포함한다. 상기 제1 전극과 상기 제2 전극 중 어느 하나는, 각각이 제1 개구부를 제공하는 복수 개의 중심 패턴들, 상기 복수 개의 중심 패턴들의 일측에 배치되고 각각이 제2 개구부를 제공하는 복수 개의 제1 패턴들, 복수 개의 중심 패턴들의 타측에 배치되고 각각이 제3 개구부를 제공하는 복수 개의 제2 패턴들, 및 상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 및 상기 복수 개의 제2 패턴들 중 인접한 2개의 패턴들을 전기적으로 연결하는 복수 개의 제3 패턴들을 포함한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 상세하게는 센싱 성능이 개선된 표시장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 내비게이션, 게임기 등과 같은 멀티미디어 전자장치들은 영상을 표시하기 위한 표시장치를 구비한다. 전자장치들은 버튼, 키보드, 마우스 등의 통상적인 입력 방식 외에 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력 방식을 제공할 수 있는 입력센서를 구비할 수 있다.
입력센서는 사용자의 신체를 이용한 터치나 압력을 감지할 수 있다. 한편 필기구를 이용한 정보 입력이 익숙한 사용자 또는 특정 응용 프로그램(예를 들면, 스케치 또는 드로잉을 위한 응용 프로그램)을 위한 세밀한 터치 입력을 위한 액티브 펜의 사용 요구가 증가하고 있다.
본 발명은 패시브 타입의 입력과 액티브 타입의 입력 모두에 대한 센싱 성능이 개선된 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 표시패널 및 입력센서를 포함한다. 상기 입력센서는 상기 표시패널 상에 배치되고, 제1 방향으로 연장된 제1 전극 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 교차영역에 배치된 적어도 하나의 브릿지 패턴을 포함한다. 상기 제1 전극과 상기 제2 전극 중 어느 하나는, 복수 개의 중심 패턴들, 복수 개의 제1 패턴들, 복수 개의 제2 패턴들, 및 복수 개의 제3 패턴들을 포함한다. 상기 복수 개의 중심 패턴들은 상기 제2 방향으로 배열되고, 각각이 제1 개구부를 제공한다. 상기 복수 개의 제1 패턴들은 상기 제1 방향 내에서, 상기 복수 개의 중심 패턴들의 일측에 배치되고, 상기 제2 방향으로 배열되고, 각각이 제2 개구부를 제공한다. 상기 제2 패턴들은 상기 제1 방향 내에서 상기 복수 개의 중심 패턴들의 타측에 배치되고, 상기 제2 방향으로 배열되고, 각각이 제3 개구부를 제공한다. 상기 제3 패턴들은 상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 및 상기 복수 개의 제2 패턴들 중 인접한 2개의 패턴들을 전기적으로 연결한다. 상기 제1 전극과 상기 제2 전극 중 다른 하나는, 상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 및 상기 복수 개의 제2 패턴들 중 인접한 2개의 패턴들 사이의 영역 중 적어도 일부에 배치된 복수 개의 라인-성분들을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 전극의 상기 제1 방향의 너비는 실질적으로 균일하고, 상기 제2 전극의 상기 제2 방향의 너비는 실질적으로 균일할 수 있다.
본 발명의 일 실시예에 따르면, 상기 복수 개의 중심 패턴들은 서로 동일한 형상의 제1 그룹의 중심 패턴들 및 상기 제1 그룹의 중심 패턴들과 형상이 상이한 적어도 하나의 제2 그룹의 중심 패턴을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 그룹의 중심 패턴들은 마름모 형상을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 복수 개의 제1 패턴들은 서로 동일한 형상의 제1 그룹의 제1 패턴들 및 상기 제1 그룹의 제1 패턴들과 형상이 상이한 적어도 하나의 제2 그룹의 제1 패턴을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 그룹의 제1 패턴들은 직사각 형상일 수 있다.
본 발명의 일 실시예에 따르면, 상기 복수 개의 제2 패턴들은 서로 동일한 형상의 제1 그룹의 제2 패턴들 및 상기 제1 그룹의 제2 패턴들과 형상이 상이한 적어도 하나의 제2 그룹의 제2 패턴을 포함할 수 있다. 상기 제1 그룹의 제1 패턴들은 상기 제1 방향 및 상기 제2 방향에 교차하는 방향으로 연장되고, 상기 제1 그룹의 제1 패턴들과 상기 제1 그룹의 제2 패턴들은 서로 교차하는 방향으로 연장될 수 있다.
본 발명의 일 실시예에 따르면, 상기 복수 개의 제1 패턴들과 상기 복수 개의 제2 패턴들은 상기 복수 개의 중심패턴들을 기준으로 대칭일 수 있다.
본 발명의 일 실시예에 따르면, 상기 복수 개의 제1 패턴들은 상기 제1 방향으로 나열된 복수 개의 제1 패턴 행들을 정의할 수 있다. 상기 복수 개의 제2 패턴들은 상기 제1 방향으로 나열된 복수 개의 제2 패턴 행들을 정의할 수 있다.
본 발명의 일 실시예에 따르면, 상기 브릿지 패턴은 제1 브릿지 패턴을 포함할 수 있다. 상기 제2 전극은 서로 이격된 제1 부분 및 제2 부분을 포함하고, 상기 제1 브릿지 패턴은 상기 제1 부분과 상기 제2 부분을 전기적으로 연결할 수 있다. 상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 상기 복수 개의 제2 패턴들; 및 상기 복수 개의 제3 패턴들은 상기 제1 부분과 상기 제2 부분을 정의할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 브릿지 패턴은 상기 제2 전극의 전류 경로에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 브릿지 패턴은 제2 브릿지 패턴을 포함할 수 있다. 상기 제1 전극은 서로 이격된 제1 부분 및 제2 부분을 포함하고, 상기 제1 브릿지 패턴은 상기 제1 부분과 상기 제2 부분을 전기적으로 연결할 수 있다.
본 발명의 일 실시예에 따르면, 상기 입력센서는 절연층을 더 포함할 수 있다. 상기 브릿지 패턴은 상기 절연층의 하측에 배치되고, 상기 제1 전극과 상기 제2 전극은 상기 절연층의 상측에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 복수 개의 라인-성분들은 상기 제1 교차방향으로 연장된 제1 라인-성분들 및 상기 제2 교차방향으로 연장된 제2 라인-성분들을 포함할 수 있다. 상기 제1 라인-성분들 중 적어도 하나의 제1 라인-성분에는 상기 제3 패턴들 중 대응하는 제3 패턴이 통과하는 제1 오픈 영역이 정의될 수 있다. 상기 제2 라인-성분들 중 적어도 하나의 제2 라인-성분에는 상기 제3 패턴들 중 대응하는 제3 패턴이 통과하는 제2 오픈 영역이 정의될 수 있다.
본 발명의 일 실시예에 따르면, 상기 복수 개의 라인-성분들은 상기 제1 교차방향으로 연장된 제1 라인-성분들 및 상기 제2 교차방향으로 연장된 제2 라인-성분들을 포함할 수 있다. 상기 제1 라인-성분들 중 일부와 상기 제2 라인-성분들 중 일부는 상기 제1 전극과 상기 제2 전극의 교차영역 내에서 일체의 형상을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 표시패널은, 복수 개의 발광영역들과 상기 복수 개의 발광영역들에 인접한 비발광영역들을 포함할 수 있다. 상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 상기 복수 개의 제2 패턴들 및 상기 복수 개의 라인-성분들은 상기 비발광영역에 중첩할 수 있다.
본 발명의 일 실시예에 따르면, 상기 복수 개의 발광영역들은 복수 개의 유닛 발광영역들을 정의하고, 상기 복수 개의 유닛 발광영역들 각각은 제1 색광을 생성하는 제1 발광영역, 제2 색광을 생성하는 제2 발광영역, 및 제3 색광을 각각 생성하는 제3 발광영역 및 제4 발광영역을 포함할 수 있다. 상기 제1 개구부의 내측에 상기 복수 개의 유닛 발광영역들 중 대응하는 유닛 발광영역이 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 개구부 및 상기 제3 개구부 각각의 면적은 상기 제1 개구부의 면적보다 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 입력센서에 구동신호를 제공하는 입력장치를 더 포함할 수 있다. 상기 입력센서는 제1 모드에서 상기 제1 전극과 상기 제2 전극 사이의 정전용량의 변화를 통해 사용자 입력을 감지하고, 제2 모드에서 상기 구동신호에 근거하여 상기 입력장치의 입력을 감지할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 영상을 표시하는 표시패널 및 상기 표시패널 상에 배치되고, 교차하는 제1 방향과 제2 방향이 정의하는 매트릭스 형태로 배치된 복수 개의 유닛 감지영역들을 포함하는 감지 영역을 포함하는 입력센서를 포함한다. 각각의 상기 복수 개의 유닛 감지영역들 내에서 상기 입력센서는 복수 개의 중심 패턴들, 복수 개의 제1 패턴들, 복수 개의 제2 패턴들, 복수 개의 제3 패턴들, 복수 개의 라인-성분들 브릿지 패턴을 포함한다. 상기 복수 개의 중심 패턴들은 상기 제2 방향으로 배열되고, 각각이 제1 개구부를 제공한다. 상기 복수 개의 제1 패턴들은 상기 제1 방향 내에서, 상기 복수 개의 중심 패턴들의 일측에 배치되고, 상기 제2 방향으로 배열되고, 각각이 제2 개구부를 제공한다. 상기 제2 패턴들은 상기 제1 방향 내에서 상기 복수 개의 중심 패턴들의 타측에 배치되고, 상기 제2 방향으로 배열되고, 각각이 제3 개구부를 제공한다. 상기 제3 패턴들은 상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 및 상기 복수 개의 제2 패턴들 중 인접한 2개의 패턴들을 전기적으로 연결한다. 상기 복수 개의 라인-성분들은 상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 및 상기 복수 개의 제2 패턴들 중 인접한 2개의 패턴들 사이의 영역 중 적어도 일부에 배치된다. 상기 브릿지 패턴은 상기 복수 개의 라인-성분들 중 적어도 하나의 라인-성분에 정의된 제1 오픈영역 및 상기 제3 패턴들 중 적어도 하나의 제3 패턴에 정의된 제2 오픈영역 중 적어도 하나를 연결한다.
본 발명의 일 실시예에 따르면, 상기 복수 개의 유닛 감지영역들 중 상기 제1 방향에 인접한 2개의 유닛 감지영역들의 경계에 배치되고, 각각이 제4 개구부를 제공하는 복수 개의 제4 패턴들을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 복수 개의 제4 패턴들 각각은 상기 제2 방향을 기준으로 대칭일 수 있다.
본 발명의 일 실시예에 따르면, 상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 상기 복수 개의 제2 패턴들, 및 상기 제3 패턴들은 상기 제1 방향과 상기 제2 방향 중 어느 하나의 방향으로 전류패스를 형성하도록 전기적으로 연결되고, 상기 복수 개의 라인-성분들은 상기 제1 방향과 상기 제2 방향 중 다른 하나의 방향으로 전류패스를 형성하도록 전기적으로 연결되고, 상기 복수 개의 라인-성분들은 상기 복수 개의 중심 패턴들과 전기적으로 절연될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 영상을 표시하는 표시패널 및 상기 표시패널 상에 배치되고, 교차하는 제1 방향과 제2 방향이 정의하는 매트릭스 형태로 배치된 복수 개의 유닛 감지영역들을 포함하는 감지 영역을 포함하는 입력센서를 포함한다. 각각의 상기 복수 개의 유닛 감지영역들 내에서 상기 입력센서는, 복수 개의 중심 패턴들, 복수 개의 제1 패턴들, 복수 개의 제2 패턴들, 복수 개의 제3 패턴들, 복수 개의 라인-성분들 브릿지 패턴을 포함한다. 상기 복수 개의 중심 패턴들은 상기 제2 방향으로 배열되고, 각각이 제1 개구부를 제공한다. 상기 복수 개의 제1 패턴들은 상기 제1 방향 내에서, 상기 복수 개의 중심 패턴들의 일측에 배치되고, 상기 제2 방향으로 배열되고, 각각이 제2 개구부를 제공한다. 상기 복수 개의 제2 패턴들은 상기 제1 방향 내에서 상기 복수 개의 중심 패턴들의 타측에 배치되고, 상기 제2 방향으로 배열되고, 각각이 제3 개구부를 제공한다. 상기 복수 개의 제3 패턴들은 상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 및 상기 복수 개의 제2 패턴들 중 인접한 2개의 패턴들을 전기적으로 연결한다. 상기 복수 개의 라인-성분들은 상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 및 상기 복수 개의 제2 패턴들 중 인접한 2개의 패턴들 사이의 영역 중 적어도 일부에 배치된다. 상기 브릿지 패턴은 상기 복수 개의 제1 패턴들 중 인접한 2개의 제1 패턴들 또는 상기 복수 개의 제2 패턴들 중 인접한 2개의 제2 패턴들 연결한다.
상술한 바에 따르면, 제1 전극과 제2 전극 사이의 간격이 좁아지고, 제1 전극과 제2 전극의 마주하는 길이가 증가함으로써 제1 전극과 제2 전극 사이의 정전용량이 증가된다. 또한, 패시브 타입의 입력수단의 입력 전과 후 사이의 정전용량 변화량도 증가한다. 패시브 타입의 입력수단의 센싱 감도가 향상될 수 있다.
제1 전극 및 제2 전극에 개구부의 면적을 증가시킴으로써 표시패널과 제1 전극 및 제2 전극 사이의 로드 커패시턴스(또는 베이스 커패시턴스)를 감소시킬 수 있다. 대한 제1 및 제2 전극들의 로드 커패시턴스가 감소됨으로써 액티브 타입의 입력수단의 센싱 감도가 향상될 수 있다.
제1 전극과 제2 전극의 교차영역 내에서 브릿지 패턴의 개수를 감소시킴으로써 제조 불량의 감소시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다.
도 2a 및 도 2b는 도 1b에 도시된 I-I`에 따른 전자장치의 단면도들이다.
도 2c 및 도 2d는 도 1b에 도시된 I-I`에 따른 표시장치의 단면도들이다.
도 3a는 본 발명의 일 실시예에 따른 전자장치의 동작을 설명하기 위한 블럭도이다.
도 3b는 도 3a에 도시된 입력장치의 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 표시장치의 확대된 단면도이다.
도 5는 본 발명의 일 실시예에 따른 입력센서를 도시한 평면도이다.
도 6은 입력센서의 제1 모드 동작을 설명하기 위한 도면이다.
도 7a 및 도 7b는 제 입력센서의 제2 모드 동작을 설명하기 위한 도면이다.
도 8a는 도 5에 도시된 입력센서를 간략히 도시한 평면도이다.
도 8b는 도 8a에 도시된 4개의 유닛 감지영역들을 확대한 평면도이다.
도 8c는 도 8b에 도시된 1개의 유닛 감지영역을 확대한 평면도이다.
도 8d는 도 8c에 도시된 제1 영역의 일 예를 도시한 평면도이다.
도 8e는 도 8c에 도시된 제2 영역의 일 예를 도시한 평면도이다.
도 8f는 도 8c에 도시된 제3 영역의 일 예를 도시한 평면도이다.
도 8g는 본 발명의 일 실시예에 따른 제4 영역의 일 예를 도시한 평면도이다.
도 8h는 도 8f의 II-II'에 대응하는 단면도이다.
도 8i 및 도 8j는 도 8c에 도시된 제3 영역의 일 예를 도시한 평면도이다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 유닛 감지영역의 일부분을 확대한 평면도이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 유닛 감지영역을 확대한 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전자장치(ELD)의 사시도이고, 도 1b는 본 발명의 일 실시예에 따른 전자장치(ELD)의 분해 사시도이다. 도 2a 및 도 2b는 도 1b에 도시된 절단선 I-I`에 따라 절단한 전자장치(ELD)의 단면도들이다. 도 2c 및 도 2d는 도 1b에 도시된 I-I`에 따른 표시장치(DD)의 단면도들이다
도 1a 내지 도 1b를 참조하면, 전자장치(ELD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자장치(ELD)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자장치(ELD)는 스마트 폰, 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등에 적용될 수 있다.
전자장치(ELD)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(IS)에 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)이 표시되는 표시면(IS)은 전자장치(ELD)의 전면(front surface)과 대응될 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다.
본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다.
제3 방향(DR3)에서의 전면과 배면 사이의 이격 거리는, 전자장치(ELD)의 제3 방향(DR3)에서의 두께와 대응될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 도 1a에서 정의된 것과 다르게 정의될 수 도 있다.
전자장치(ELD)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 전자장치(ELD)의 외부에서 제공되는 다양한 입력들을 포함할 수 있다. 본 실시예에 따른 전자장치(ELD)는 외부에서 인가되는 제1 입력(TC1)을 감지할 수 있다. 제1 입력(TC1)은 패시브 타입의 입력수단에 의한 입력으로써, 사용자(US)의 신체에 의한 입력일 수 있고, 정전용량에 변화를 줄 수 있는 입력을 모두 포함할 수 있다. 전자장치(ELD)는 전자장치(ELD)의 구조에 따라 전자장치(ELD)의 측면이나 배면에 인가되는 사용자(US)의 제1 입력(TC1)을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
또한, 본 실시예에 따른 전자장치(ELD)는 제1 입력(TC1)과 다른 타입의 제2 입력(TC2)을 감지할 수 있다. 제2 입력(TC2)은 액티브 타입의 입력수단(AP)에 의한 입력일 수 있다. 입력수단(AP)은 입력센서(ISP)에 구동신호를 제공할 수 있다.
전자장치(ELD)의 전면은 이미지 영역(IA) 및 베젤 영역(BZA)을 포함할 수 있다. 이미지 영역(IA)은 영상(IM)이 표시되는 영역일 수 있다. 사용자는 이미지 영역(IA)을 통해 영상(IM)을 시인한다. 본 실시예에서, 이미지 영역(IA)은 꼭지점들이 둥근 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 이미지 영역(IA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
베젤 영역(BZA)은 이미지 영역(IA)에 인접한다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 이미지 영역(IA)을 에워쌀 수 있다. 이에 따라, 이미지 영역(IA)의 형상은 실질적으로 베젤 영역(BA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 이미지 영역(IA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자장치(ELD)는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 1b에 도시된 바와 같이, 전자장치(ELD)는 표시장치(DD), 광학부재(AF), 윈도우(WM), 전자모듈(EM), 전원모듈(PSM) 및 케이스(EDC)을 포함할 수 있다. 표시장치(DD)은 이미지를 생성하고 외부입력을 감지한다. 표시장치(DD)은 표시패널(DP) 및 입력센서(ISP)를 포함할 수 있다. 표시장치(DD)은 전자장치(ELD)의 이미지 영역(IA, 도 1a 참조) 및 베젤 영역(BZA, 도 1a 참조) 에 대응하는 액티브 영역(AA) 및 주변 영역(NAA)을 포함한다.
표시패널(DP)은 특별히 한정되는 것은 아니며 예를 들어, 유기발광표시패널(organic light emitting display panel) 또는 퀀텀닷 발광표시패널과 같은 발광형 표시패널일 수 있다. 입력센서(ISP)에 대한 상세한 설명은 후술한다.
표시장치(DD)은 메인회로기판(MCB), 연성회로필름(FCB) 및 구동칩(DIC)을 포함할 수 있다. 이들 중 어느 하나 이상은 생략될 수도 있다. 메인회로기판(MCB)은 연성회로필름(FCB)과 접속되어 표시패널(DP)과 전기적으로 연결될 수 있다. 메인회로기판(MCB)은 복수 개의 구동 소자를 포함할 수 있다. 복수 개의 구동 소자는 표시패널(DP)을 구동하기 위한 집적칩을 포함할 수 있다. 메인회로기판(MCB)은 커넥터를 통해 전자모듈(EM)과 전기적으로 연결될 수 있다.
연성회로필름(FCB)은 표시패널(DP)에 접속되어 표시패널(DP)과 메인회로기판(MCB)을 전기적으로 연결한다. 연성회로필름(FCB)은 메인회로기판(MCB)이 표시장치(DD)의 배면에 마주하도록 밴딩될 수 있다. 연성회로필름(FCB) 상에는 구동칩(DIC)이 실장될 수 있다. 구동칩(DIC)은 표시패널(DP)의 화소를 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다. 도 1b에서는 구동칩(DIC)이 연성회로필름(FCB) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동칩(DIC)은 표시패널(DP) 상에 직접 실장될 수 있다. 표시패널(DP)의 일부분은 밴딩될 수 있고, 구동칩(DIC)이 실장된 부분은 표시장치(DD)의 배면에 마주하도록 배치될 수 있다.
도시하지 않았으나, 입력센서(ISP)는 추가적인 연성회로필름을 통해 메인회로기판(MCB)과 전기적으로 연결될 수 있다. 그러나, 본 발명의 실시예는 이에 한정되지 않는다. 입력센서(ISP)는 표시패널(DP)에 전기적으로 연결되고, 연성회로필름(FCB)을 통해 메인회로기판(MCB)과 전기적으로 연결될 수도 있다.
광학부재(AF)는 외부광 반사율을 낮춘다. 광학부재(AF)는 편광자 및 리타더를 포함할 수 있다. 편광자 및 리타더는 연신형 또는 코팅형일 수 있다. 코팅형 광학필름은 기능성필름의 연신방향에 따라 광학축이 정의된다. 코팅형 광학필름은 베이스 필름 상에 배열된 액정분자들을 포함할 수 있다.
본 발명의 일 실시예에서 광학부재(AF)는 생략될 수 있다. 이때, 표시장치(DD)은 광학부재(AF)를 대체하는 컬러필터 및 블랙매트릭스를 더 포함할 수 있다. 윈도우(WM)는 전자장치(ELD)의 외면을 제공한다. 윈도우(WM)는 베이스 기판을 포함하고, 반사 방지층, 지문 방지층과 같은 기능층들을 더 포함할 수 있다.
별도로 도시되지 않았으나, 표시장치(DD)는 적어도 하나의 접착층을 더 포함할 수 있다. 접착층은 표시장치(DD)의 인접한 구성들을 결합시킬 수 있다. 접착층은 광학투명접착층 또는 감압접착층일 수 있다.
전자모듈(EM)은 적어도 메인 컨트롤러를 포함한다. 전자모듈(EM)은 무선통신 모듈, 영상입력 모듈, 음향입력 모듈, 음향출력 모듈, 메모리, 및 외부 인터페이스 모듈 등을 포함할 수 있다. 상기 모듈들은 상기 회로기판에 실장되거나, 플렉서블 회로기판을 통해 전기적으로 연결될 수 있다. 전자모듈(EM)은 전원모듈(PSM)과 전기적으로 연결된다.
메인 컨트롤러는 전자장치(ELD)의 전반적인 동작을 제어한다. 예를 들어 메인 컨트롤러는 사용자 입력에 부합하게 표시장치(DD)을 활성화 시키거나, 비활성화 시킨다. 메인 컨트롤러는 표시장치(DD), 무선통신 모듈, 영상입력 모듈, 음향입력 모듈, 및 음향출력 모듈등의 동작을 제어할 수 있다. 메인 컨트롤러는 적어도 하나의 마이크로 프로세서를 포함할 수 있다.
케이스(EDC)는 윈도우(WM)와 결합될 수 있다. 케이스(EDC)는 외부로부터 가해지는 충격을 흡수하며 표시장치(DD)로 침투되는 이물질/수분 등을 방지하여 케이스(EDC)에 수용된 구성들을 보호한다. 한편, 본 발명의 일 실시예에서, 케이스(EDC)는 복수 개의 수납 부재들이 결합된 형태로 제공될 수 있다.
도 2a를 참조하면, 입력센서(ISP)는 표시패널(DP) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에 따르면, 입력센서(ISP)는 연속공정에 의해 표시패널(DP) 상에 형성될 수 있다. 즉, 입력센서(ISP)가 표시패널(DP) 상에 직접 배치되는 경우, 접착층이 입력센서(ISP)와 표시패널(DP) 사이에 배치되지 않는다. 그러나, 도 2b에 도시된 바와 같이, 입력센서(ISP)와 표시패널(DP) 사이에 접착층(ADL)이 배치될 수 있다. 이 경우, 입력센서(ISP)는 표시패널(DP)과 연속 공정에 의해 제조되지 않으며, 표시패널(DP)과 별도의 공정을 통해 제조된 후, 접착층(ADL)에 의해 표시패널(DP)의 상면에 고정될 수 있다. 도 2a 및 도 2b 있어서, 도 1b에 도시된 광학부재(AF)는 미-도시되었다. 또한, 표시장치(DD)의 하측에 배치된 구성 미-도시되었다.
도 2a에 도시된 것과 같이, 윈도우(WM)는 베젤 영역(BZA, 도 1a 참고)을 정의하기 위한 차광패턴(WBM)을 포함할 수 있다. 차광패턴(WBM)은 유색의 유기막으로써 예컨대, 코팅 방식으로 베이스층(WM-BS)의 일면 상에 형성될 수 있다.
도 2c에 도시된 것과 같이, 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 봉지기판(EC) 및 베이스층(BL)과 봉지기판(EC)을 결합하는 실런트(SM)를 포함한다.
베이스층(BL)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(BL)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 본 실시예에서 베이스층(BL)은 수십 내지 수백 마이크로미터 두께를 갖는 박막 유리 기판일 수 있다. 베이스층(BL)은 다층 구조를 가질 수 있다. 예컨대, 폴리이미드 필름/적어도 하나의 무기층/폴리이미드 필름을 포함할 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 상기 회로 소자는 신호라인들, 화소의 구동회로 등을 포함한다. 이에 대한 상세한 설명은 후술한다.
표시 소자층(DP-OLED)은 적어도 발광소자를 포함한다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기층을 더 포함할 수 있다.
봉지기판(EC)은 표시 소자층(DP-OLED)으로부터 소정의 갭(GP)을 두고 이격될 수 있다. 베이스층(BL) 및 봉지기판(EC)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 실런트(SM)는 유기 접착제 또는 프릿 등을 포함할 수 있다. 갭(GP)에는 소정의 물질이 충진될 수 도 있다. 흡습제 또는 수지물질이 갭(GP)에 충진될 수 있다.
도 2d에 도시된 것과 같이, 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 상부 절연층(TFL)을 포함한다. 상부 절연층(TFL)은 복수 개의 박막들을 포함한다. 상부 절연층(TFL)은 발광소자를 보호하기 위한 보호층을 포함할 수 있다. 상부 절연층(TFL)은 적어도 무기층/유기층/무기층을 포함하는 박막 봉지층을 포함할 수 있다. 박막 봉지층은 보호층 상에 배치될 수 있다.
도 3a는 본 발명의 일 실시예에 따른 전자장치(ELD)의 동작을 설명하기 위한 블럭도이고, 도 3b는 도 3a에 도시된 입력수단(AP)의 블럭도이다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 전자장치(ELD)는 표시장치(DD)의 구동을 제어하기 위한 메인 컨트롤러(200) 및 입력센서(ISP)에 연결된 센서 컨트롤러(100)를 포함할 수 있다. 메인 컨트롤러(200)는 센서 컨트롤러(100)의 구동을 제어할 수 있다. 본 발명의 일 실시예에서, 메인 컨트롤러(200) 및 센서 컨트롤러(100)는 메인회로기판(MCB, 도 1b에 도시됨)에 실장될 수 있다. 본 발명의 일 실시예에서 센서 컨트롤러(100)는 구동칩(DIC, 도 1b에 도시됨)에 내장될 수 있다.
입력센서(ISP)는 센싱 전극들을 포함할 수 있다. 센싱 전극들은 제1 센싱 전극들과 제2 센싱 전극들을 포함할 수 있다. 입력센서(ISP)의 구조에 대해서는 후술하기로 한다.
센서 컨트롤러(100)는 입력센서(ISP)의 센싱 전극들에 연결될 수 있다. 센서 컨트롤러(100)는 제1 입력(TC1, 도 1a 참고)을 감지하도록 입력센서(ISP)를 제1 모드로 동작시킬 수 있고, 제2 입력(TC2, 도 1a 참고)을 감지하기 위해 입력센서(ISP)를 제2 모드로 동작시킬 수 있다. 제1 모드와 제2 모드의 동작은 교번하게 수행되거나, 기 설정된 방식에 의해 서로 다른 구간에 수행될 수 있다.
도 3b에 도시된 바와 같이, 입력수단(AP)는 하우징(11), 전도성 팁(12) 및 통신 모듈(13)을 포함할 수 있다. 하우징(11)은 펜 형상을 가질 수 있고, 내부에 수용공간이 형성될 수 있다. 전도성 팁(12)은 하우징(11)의 개구된 일측에서 외부로 돌출될 수 있다. 전도성 팁(12)은 입력수단(AP)에서 입력센서(ISP)와 직접적으로 접촉되는 부분일 수 있다.
통신 모듈(13)은 송신 회로(13a) 및 수신 회로(13b)를 포함할 수 있다. 송신 회로(13a)는 다운 링크 신호를 센서 컨트롤러(100)로 송신할 수 있다. 다운 링크 신호는 입력수단(AP)의 위치, 입력수단(AP)의 기울기, 상태 정보 등을 포함할 수 있다. 센서 컨트롤러(100)는 입력수단(AP)가 입력센서(ISP)에 접촉될 때, 입력센서(ISP)를 통해 다운 링크 신호를 수신할 수 있다.
수신 회로(13b)는 센서 컨트롤러(100)로부터 업 링크 신호를 수신할 수 있다. 업 링크 신호는 패널 정보, 프로토콜 버전 등의 정보를 포함할 수 있다. 센서 컨트롤러(100)는 입력센서(ISP)로 업 링크 신호를 공급하고, 입력수단(AP)는 입력센서(ISP)와의 접촉을 통해 업 링크 신호를 수신할 수 있다.
입력수단(AP)는 입력수단(AP)의 구동을 제어하는 입력 컨트롤러(14)를 더 포함한다. 입력 컨트롤러(14)는 규정된 프로그램에 따라서 동작하도록 구성될 수 있다. 송신 회로(13a)는 입력 컨트롤러(14)로부터 공급된 신호를 수신하여, 입력센서(ISP)에 의해 센싱 가능한 신호로 변조하고, 수신 회로(13b)는 입력센서(ISP)를 통해 수신된 신호를 입력 컨트롤러(14)에 의해 처리 가능한 신호로 변조한다. 입력수단(AP)는 입력수단(AP)에 전원을 공급하기 위한 전원 모듈(15)을 더 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시장치(DD)의 확대된 단면도이다. 도 4는 도 2d의 표시장치(DD)를 기준으로 도시하였다.
도 4를 참조하면, 표시장치(DD)는 표시패널(DP) 및 표시패널(DP) 위에 직접 배치된 입력센서(ISP)를 포함할 수 있다. 표시패널(DP)은 베이스층(BL), 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 상부 절연층(TFL)을 포함할 수 있다.
베이스층(BL)은 회로 소자층(DP-CL)이 배치되는 베이스 면을 제공할 수 있다. 회로 소자층(DP-CL)은 베이스층(BL) 위에 배치될 수 있다. 회로 소자층(DP-CL)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(BL) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이후, 회로 소자층(DP-CL)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.
베이스층(BL)의 상면에 적어도 하나의 무기층이 형성된다. 본 실시예에서 표시패널(DP)은 버퍼층(BFL)을 포함하는 것으로 도시되었다. 버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있으며, 실리콘옥사이드층과 실리콘나이트라이드층은 교대로 적층될 수 있다.
반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.
도 4는 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다. 제2 영역은 비-도핑영역이거나, 제1 영역 대비 낮은 농도로 도핑될 수 있다.
제1 영역의 전도성은 제2 영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 제2 영역은 실질적으로 트랜지스터(TR)의 액티브 영역(또는 채널 영역)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 영역 또는 드레인 영역일 수 있다.
화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광소자를 포함하는 등가 회로를 가질 수 있으며, 화소의 등가 회로도는 다양한 형태로 변형될 수 있다. 도 4에서는 화소에 포함되는 하나의 트랜지스터(TR) 및 발광소자(ED)를 예시적으로 도시하였다.
트랜지스터(TR)의 소스 영역(SR), 채널 영역(CHR), 및 드레인 영역(DR)이 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SR) 및 드레인 영역(DR)은 단면 상에서 채널 영역(CHR)으로부터 서로 반대 방향에 제공될 수 있다. 도 4에는 반도체 패턴의 제1 영역으로 형성된 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 신호 라인(SCL)은 평면 상에서 트랜지스터(TR)와 전기적으로 연결될 수 있다.
제1 절연층(IL1)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(IL1)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(IL1)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(IL1)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(IL1)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(IL1)뿐만 아니라 후술하는 회로 소자층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
트랜지스터(TR)의 게이트(GE)는 제1 절연층(IL1) 위에 배치된다. 게이트(GE)는 금속 패턴의 일부분일 수 있다. 게이트(GE)는 채널 영역(CHR)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GE)는 마스크로써 기능할 수 있다.
제2 절연층(IL2)은 제1 절연층(IL1) 위에 배치되며, 게이트(GE)를 커버할 수 있다. 제2 절연층(IL2)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(IL2)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(IL2)은 단층의 실리콘옥사이드층일 수 있다.
제3 절연층(IL3)은 제2 절연층(IL2) 위에 배치될 수 있으며, 본 실시예에서 제3 절연층(IL3)은 단층의 실리콘옥사이드층일 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(IL3) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층(IL1, IL2, IL3)을 관통하는 컨택홀(CNT1)을 통해 신호 라인(SCL)에 접속될 수 있다.
제4 절연층(IL4)은 제3 절연층(IL3) 위에 배치될 수 있다. 제4 절연층(IL4)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(IL5)은 제4 절연층(IL4) 위에 배치될 수 있다. 제5 절연층(IL5)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(IL5) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(IL4) 및 제5 절연층(IL5)을 관통하는 컨택홀(CNT2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(IL6)은 제5 절연층(IL5) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(IL6)은 유기층일 수 있다. 표시 소자층(DP-OLED)은 회로 소자층(DP-CL) 위에 배치될 수 있다. 표시 소자층(DP-OLED)은 발광소자(ED)를 포함할 수 있다. 발광소자(ED)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다. 예를 들어, 발광층(EL)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
제1 전극(AE)은 제6 절연층(IL6) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(IL6)을 관통하는 컨택홀(CNT3)을 통해 제2 연결 전극(CNE2)에 연결될 수 있다.
화소 정의막(IL7)은 제6 절연층(IL6) 위에 배치되며, 제1 전극(AE)의 일부분을 커버할 수 있다. 화소 정의막(IL7)에는 개구부(OP7)가 정의된다. 화소 정의막(IL7)의 개구부(OP7)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 본 실시예에서 발광영역(PXA)은 개구부(OP7)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다. 비발광영역(NPXA)은 발광영역(PXA)을 에워쌀 수 있다.
발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 개구부(OP7)에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
제2 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치될 수 있다. 제2 전극(CE)에는 공통 전압이 제공될 수 있으며, 제2 전극(CE)은 공통 전극으로 지칭될 수 있다.
도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 화소들에 공통으로 형성될 수 있다.
입력센서(ISP)는 연속된 공정을 통해 상부 절연층(TFL)의 상면에 직접 형성될 수 있다. 입력센서(ISP)는 제1 센서 절연층(IIL1), 제1 도전층(ICL1), 제2 센서 절연층(IIL2), 제2 도전층(ICL2), 및 제3 센서 절연층(IIL3)을 포함할 수 있다. 본 발명의 일 실시예에서, 제1 센서 절연층(IIL1)은 생략될 수 도 있다.
제1 도전층(ICL1) 및 제2 도전층(ICL2) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 갖는 복수 개의 패턴들을 포함할 수 있다. 단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
제2 센서 절연층(IIL2)은 제1 도전층(ICL1)을 커버하고, 제3 센서 절연층(IIL3)은 제2 도전층(ICL2)을 커버한다. 제1 센서 절연층(IIL1) 내지 제3 센서 절연층(IIL3)이 단층으로 도시되었으나, 이에 제한되지 않는다.
제1 센서 절연층(IIL1) 및 제2 센서 절연층(IIL2) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
제3 센서 절연층(IIL3)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
표시 소자층(DP-OLED)과 입력센서(ISP) 사이의 거리가 가까워질수록, 입력센서(ISP)는 표시 소자층(DP-OLED)으로부터 제공되는 신호에 의한 영향을 크게 받을 수 있다. 제1 도전층(ICL1) 및/또는 제2 도전층(ICL2)과 제2 전극(CE) 사이에 형성된 로드 커패시터(Cb)의 커패시턴스는 표시 소자층(DP-OLED)의 동작에 따라 변화된다. 표시 소자층(DP-OLED)으로부터 간섭 받는 신호는 입력센서(ISP)의 관점에서 노이즈로 작용될 수 있다.
도 5는 본 발명의 일 실시예에 따른 입력센서(ISP)를 도시한 평면도이다. 도 6은 입력센서(ISP)의 제1 모드 동작을 설명하기 위한 도면이다. 도 7a 및 도 7b는 입력센서(ISP)의 제2 모드 동작을 설명하기 위한 도면이다. 이하, 도 3a를 추가적으로 참조하여 입력센서(ISP)에 대해 설명한다.
도 3a 및 도 5를 참조하면, 입력센서(ISP)는 감지 영역(ISA) 및 비감지 영역(NSA)을 포함할 수 있다. 감지 영역(ISA) 및 비감지 영역(NSA)은 도 1b에 도시된 표시장치(DD)는 액티브 영역(AA) 및 주변 영역(NAA)에 각각 대응하는 영역일 수 있다.
입력센서(ISP)는 제1 센싱 전극들(SE1_1~SE1_n, 이하 제1 전극들(SE1)) 및 제2 센싱 전극들(SE2_1~SE2_m, 이하 제2 전극들(SE2))을 포함한다. 제1 전극들(SE1) 및 제2 전극들(SE2)은 서로 전기적으로 절연되고, 서로 교차한다. 제1 전극들(SE1)과 제2 전극들(SE2)이 교차하는 영역은 교차영역(ECA)으로 정의될 수 있다. 제1 전극들(SE1)과 제2 전극들(SE2)이 교차하지 않는 영역은 비-교차영역(N-CA)으로 정의될 수 있다. 제1 전극들(SE1)과 제2 전극들(SE2)의 너비가 증가될수록 비-교차영역(N-CA)은 감소된다. 본 실시예에서, 제1 전극들(SE1)은 제2 전극들(SE2)보다 더 짧고, 많은 개수로 제공되나 이에 제한되지 않는다.
제1 전극들(SE1) 각각은 바(bar) 형상 또는 스트라이프 형상을 갖고, 제2 방향(DR2)으로 연장될 수 있다. 제1 전극들(SE1)은 제1 방향(DR1)으로 이격되어 배열될 수 있다. 제1 전극들(SE1)은 제1 방향(DR1) 내에서 실질적으로 일정한 너비(W1)를 가질 수 있다. 제1 전극들(SE1)은 교차영역(ECA) 및 비-교차영역(N-CA) 내에서 균일한 너비(W1)를 가질 수 있다. 제1 전극들(SE1) 사이의 제1 방향(DR1) 내에서의 이격 거리는 일정할 수 있다.
제2 전극들(SE2) 각각은 또는 스트라이프 형상으로 제1 방향(DR1)으로 연장될 수 있다. 제2 전극들(SE2)은 제2 방향(DR2) 내에서 이격되어 배열될 수 있다. 제2 전극들(SE2)은 제2 방향(DR2) 상에서 내에서 실질적으로 일정한 너비(W2)를 가질 수 있다. 제2 전극들(SE2)의 제2 방향(DR2) 상에서의 이격 거리는 일정할 수 있다.
입력센서(ISP)는 복수 개의 제1 센싱 신호라인들(SL1_1~SL1_n, 이하 제1 신호라인들(SL1))및 복수 개의 제2 신호라인들(SL2_1~SL2_m, 이하 제2 신호라인들(SL2))을 더 포함할 수 있다. 제1 신호라인(SL1) 및 제2 신호라인(SL2)은 비감지 영역(NSA)에 배치될 수 있다. 제1 전극들(SE1)의 양측 중 적어도 일측에 제1 신호라인들(SL1)이 각각 전기적으로 연결되고, 제2 전극들(SE2)의 일측에 제2 신호라인들(SL2)이 전기적으로 연결될 수 있다.
제1 전극들(SE1)은 제1 신호라인들(SL1)을 통해 센서 컨트롤러(100, 도 3a 참조)에 전기적으로 연결되고, 제2 전극들(SE2)은 제2 신호라인들(SL2)을 통해 센서 컨트롤러(100)에 전기적으로 연결된다.
본 발명의 일 실시예에서 제1 모드에서 제1 전극들(SE1)과 제2 전극들(SE2) 중 어느 하나는 전송 전극으로 동작할 수 있고, 다른 하나는 수신 전극으로 동작할 수 있다. 입력센서(ISP)는 제1 전극들(SE1)과 제2 전극들(SE2) 사이의 상호정전용량의 변화를 통해 제1 입력(TC1, 도 3a 참고)에 대한 정보를 획득하는 제1 모드, 또는 제1 전극들(SE1) 및 제2 전극들(SE2) 각각의 정전용량의 변화를 통해 제2 입력(TC2, 도 3a 참고)을 감지하는 제2 모드로 동작할 수 있다.
도 6 내지 도 7b는 제1 전극들(SE1) 중 2개의 제1 전극(SE1_1~SE1_2)과 제2 전극들(SE2) 중 2개의 제2 전극(SE2_1~SE2_2)이 간략히 도시되었다. 도 6에서 제2 전극들(SE2_1~SE2_2)은 수신 전극으로 도시되었다.
도 6을 참조하면, 제1 모드에서 센서 컨트롤러(100)는 제1 전극들(SE1_1~SE1_2)로 구동 신호(TS1, TS2)를 제공할 수 있다. 구동 신호(TS1, TS2)가 제1 전극들(SE1_1~SE1_2)의 일단으로 제공되는 것으로 도시되었으나, 대응하는 구동 신호(TS1, TS2)가 제1 전극들(SE1_1~SE1_2) 각각의 양단으로 동시에 제공될 수 있다. 제1 모드에서 센서 컨트롤러(100)는 제2 전극들(SE2_1~SE2_2)로부터 센싱 신호(RS1, RS2)를 수신할 수 있다. 따라서, 센서 컨트롤러(100)는 구동 신호(TS1, TS2)와 이에 대응하는 센싱 신호(RS1, RS2)를 비교하고, 이들의 변화량을 기초로 제1 입력(TC1)이 제공된 위치에 대한 좌표값을 생성할 수 있다.
도 7a 및 도 7b를 참조하면, 입력수단(AP)가 입력센서(ISP)에 근접하면, 입력센서(ISP)는 제2 입력(TC2)을 감지하기 위한 제2 모드로 진입할 수 있다. 입력수단(AP)는 입력센서(ISP)를 통해 센서 컨트롤러(100)와 데이터를 송수신할 수 있다.
제2 모드에서, 제1 전극들(SE1_1~SE1_2) 및 제2 전극들(SE2_1~SE2_2) 중 적어도 어느 하나는 센서 컨트롤러(100)로부터 제공된 업 링크 신호들(TSa, TSb, TSc, TSd)을 입력수단(AP)으로 제공하기 위한 전송 전극으로 활용될 수 있다. 제2 모드에서, 제1 전극들(SE1_1~SE1_2) 및 제2 전극들(SE2_1~SE2_2) 각각은 입력수단(AP)로부터 제공된 다운 링크 신호들(RSa, RSb, RSc, RSd)을 센서 컨트롤러(100)로 제공하기 위한 수신 전극으로 활용될 수 있다. 즉, 제2 모드에서 제1 전극들(SE1_1~SE1_2) 및 제2 전극들(SE2_1~SE2_2)은 모두 전송 전극으로 활용되거나, 모두 수신 전극으로 활용될 수 있다.
제1 전극들(SE1_1~SE1_2) 및 제2 전극들(SE2_1~SE2_2) 각각이 바 형상을 가짐으로써, 제1 전극들(SE1_1~SE1_2) 및 제2 전극들(SE2_1~SE2_2) 사이의 상호정전용량의 변화량은 입력수단(AP)의 이동이 일어나도 실질적으로 일정하게 유지될 수 있다. 따라서, 제2 모드에서, 제2 입력(TC2)이 이동하더라도 그 이동을 정확하게 센싱할 수 있다. 즉, 입력수단(AP)를 이용하여 글자를 쓰거나 그림을 그릴 경우와 같이, 선(line) 형상으로 제공되는 제2 입력(TC2)이 왜곡되지 않는다. 결과적으로 제2 입력(TC2)의 선형성(Linearity )이 향상될 수 있다.
도 8a는 도 5에 도시된 입력센서(ISP)를 간략히 도시한 평면도이다. 도 8b는 도 8a에 도시된 4개의 유닛 감지영역들(UA)을 확대한 평면도이다. 도 8c는 도 8b에 도시된 1개의 유닛 감지영역(UA)을 확대한 평면도이다. 도 8d는 도 8c에 도시된 제1 영역(CA1)의 일 예를 도시한 평면도이다. 도 8e는 도 8c에 도시된 제2 영역(CA2)의 일 예를 도시한 평면도이다. 도 8f는 도 8c에 도시된 제3 영역(CA3)의 일 예를 도시한 평면도이다. 도 8g는 본 발명의 일 실시예에 따른 제4 영역(CA4)의 일 예를 도시한 평면도이다. 도 8h는 도 8f의 II-II'에 대응하는 단면도이다. 도 8i 및 도 8j는 도 8c에 도시된 제3 영역(CA3)의 일 예를 도시한 평면도이다.
도 8a를 참조하면, 감지 영역(ISA)은 복수 개의 유닛 감지영역들(UA)을 포함한다. 복수 개의 유닛 감지영역들(UA)은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 매트릭스 형태로 배열된다. 유닛 감지영역들(UA)은 제1 방향(DR1)으로 연장된 감지 행과 제2 방향(DR2)으로 연장된 감지 열을 이룰 수 있다. 감지 영역(ISA) 전체가 유닛 감지영역들(UA)만으로 이루어진 입력센서(ISP)를 예시적으로 도시하였으나, 이에 제한되지 않는다. 본 발명의 일 실시예에서, 입력센서(ISP)는 구별되는 제1 감지 영역과 제2 감지 영역을 포함할 수 있다. 제1 감지 영역은 유닛 감지영역들(UA)만으로 이루어지고, 제1 감지 영역의 외측에 배치된 제2 감지 영역은 유닛 감지영역(UA) 이외의 영역을 포함하거나, 유닛 감지영역(UA)과 다른 유닛 감지영역을 포함할 수 있다. 다시 말해, 감지 영역(ISA) 중 적어도 일부의 영역은 유닛 감지영역들(UA)로 균일하게 구분될 수 있다.
유닛 감지영역들(UA)은 적어도 도 5에 도시된 교차영역(ECA)을 포함한다. 제1 전극들(SE1)과 제2 전극들(SE2)의 교차하는 면적비율에 따라 유닛 감지영역들(UA)은 교차영역(ECA)만을 포함하거나, 제1 전극들(SE1)과 제2 전극들(SE2)의 비-교차영역(N-CA)을 더 포함할 수 있다.
도 8b를 참조하면, 4개의 유닛 감지영역들(UA)에 배치된 2개의 제1 전극들(SE1)과 2개의 제2 전극들(SE2)을 도시하였다. 교차영역(ECA) 내의 제1 전극들(SE1)의 너비(W1)는 비-교차영역(N-CA) 내의 제1 전극들(SE1)의 너비(W1)와 실질적으로 동일하고, 교차영역(ECA) 내의 제2 전극들(SE2)의 너비(W2)는 비-교차영역(N-CA) 내의 제2 전극들(SE2)의 너비(W2)와 실질적으로 동일하다.
제1 전극(SE1)과 제2 전극(SE2) 각각은 패턴의 굴곡에 의해 상대적으로 너비가 큰 영역과 너비가 큰 영역을 포함할 수 있으나, 교차영역(ECA)과 비-교차영역(N-CA)을 비교하여 패턴의 굴곡이 동일한 지점을 기준으로 너비를 측정한다. 교차영역(ECA)과 비-교차영역(N-CA)의 너비가 실질적으로 동일하기 때문에 제1 전극들(SE1)과 제2 전극들(SE2)의 형상은 바 형상 또는 스트라이프 형상으로 정의될 수 있다. 별도로 도시하지 않았으나, 본 실시예에 따른 입력센서(ISP)는 제1 전극들(SE1)과 제2 전극들(SE2)이 배치되지 않은 영역과 배치된 영역의 시인성 차이를 제거하기 위해 더미 전극들이 더 배치될 수도 있다.
도 8c를 참조하면, 제1 전극(SE1)과 제2 전극(SE2)은 메쉬 형상을 갖는다. 제1 전극(SE1)과 제2 전극(SE2)은 실질적으로 제1 방향(DR1) 및 제2 방향(DR2)에 교차하는 제1 교차방향(CDR1)으로 연장된 복수 개의 제1 라인-성분들(LE1, first line elements)과 제1 교차방향(CDR1)과 교차하는 제2 교차방향(CDR2)으로 연장된 복수 개의 제2 라인-성분들(LE2)을 포함한다. 제1 라인-성분들(LE1)과 제2 라인-성분들(LE2)은 제1 전극(SE1)과 제2 전극(SE2)을 구성하는 패턴들을 정의한다.
도 8c를 참조하면, 유닛 감지영역(UA) 내에서 제2 전극(SE2)은 복수 개의 중심 패턴들(CP), 복수 개의 제1 패턴들(P1), 복수 개의 제2 패턴들(P2), 및 복수 개의 제3 패턴들(P3)을 포함한다. 교차영역(ECA) 내에서 제1 전극(SE1)의 라인-성분들(LE1, LE2)은 복수 개의 중심 패턴들(CP), 복수 개의 제1 패턴들(P1), 복수 개의 제2 패턴들(P2), 및 복수 개의 제3 패턴들(P3) 중 인접한 2개의 패턴들 사이의 영역 중 적어도 일부에 배치된다. 제1 전극(SE1)의 라인-성분들(LE1, LE2)과 제2 전극(SE2)의 라인-성분들(LE1, LE2) 사이의 간격이 좁아지고, 제1 전극(SE1)의 라인-성분들(LE1, LE2)과 제2 전극(SE2)의 라인-성분들(LE1, LE2)의 마주하는 길이가 증가함으로써 제1 전극(SE1)과 제2 전극(SE2) 사이의 상호정전용량이 증가된다. 이는 패시브 타입의 입력수단의 입력 전과 후 사이의 정전용량 변화량도 증가시킨다. 결과적으로 패시브 타입의 입력 감도가 향상된다.
중심 패턴들(CP)은 제2 방향(DR2)으로 배열되고, 각각이 제1 개구부(OP1)를 제공한다. 8개의 중심 패턴들(CP)을 예시적으로 도시하였다. 본 실시예에서 2개 그룹의 중심 패턴들(CP)을 도시하였다. 제1 그룹의 중심 패턴들(CP1)은 서로 동일한 형상을 갖고, 제2 그룹의 중심 패턴들(CP2)은 제1 그룹의 중심 패턴들(CP1)과 다른 형상을 가질 수 있다. 제1 그룹의 중심 패턴들(CP1)은 사각형상을 가질 수 있다. 본 실시예에서 마름모 형상의 제1 그룹의 중심 패턴들(CP1)을 예시적으로 도시하였다. 본 실시예에서 제1 그룹의 중심 패턴들(CP1)은 정사각형상을 가질 수 있다.
제2 그룹의 중심 패턴들(CP2)은 제1 그룹의 중심 패턴들(CP1)의 일부분이 제거된 형상을 가질 수 있다. 본 실시예에서 제1 그룹의 중심 패턴들(CP1)의 양측에 각각 배치된 2개의 서로 다른 형상을 갖는 제2 그룹의 중심 패턴들(CP2)을 예시적으로 도시하였다. 본 발명의 일 실시예에서 중심 패턴들(CP)은 모두 동일한 형상을 가질 수 도 있다.
제1 패턴들(P1)은 제1 방향(DR1) 내에서, 중심 패턴들(CP)의 일측에 배치된다. 제1 패턴들(P1)은 복수 개의 제1 패턴 행들(PL1)을 정의할 수 있다. 제1 패턴 행들(PL1)은 제1 방향(DR1)을 따라 배열된다. 각각의 제1 패턴 행들(PL1) 내에서, 제1 패턴들(P1)은 제2 방향(DR2)으로 배열되고, 각각이 제2 개구부(OP2)를 제공할 수 있다.
본 실시예에서 2개 그룹의 제1 패턴들(P1)을 도시하였다. 제1 그룹의 제1 패턴들(P1-1)은 서로 동일한 형상을 갖고, 제2 그룹의 제1 패턴들(P1-2)은 제1 그룹의 제1 패턴들(P1-1)과 다른 형상을 가질 수 있다. 제1 그룹의 제1 패턴들(P1-1)은 사각형상을 가질 수 있다. 본 실시예에서 직사각 형상의 제1 그룹의 제1 패턴들(P1-1)을 예시적으로 도시하였다. 제1 그룹의 제1 패턴들(P1-1)은 제2 교차방향(CDR2)으로 연장된 형상을 가질 수 있다.
제2 그룹의 제1 패턴들(P1-2)은 제1 그룹의 제1 패턴들(P1-1)의 일부분이 제거된 형상을 가질 수 있다. 본 실시예에서 제1 패턴 행(PL1)의 양측에 배치되고, 서로 다른 형상을 갖는 2개의 제2 그룹의 제1 패턴들(P1-2)을 예시적으로 도시하였다. 본 발명의 일 실시예에서 제1 패턴들(P1)은 모두 동일한 형상을 가질 수 도 있다.
제2 패턴들(P2)은 제1 방향(DR1) 내에서, 중심 패턴들(CP)의 타측에 배치된다. 제2 패턴들(P2)은 복수 개의 제2 패턴 행들(PL2)을 정의할 수 있다. 제2 패턴 행들(PL2)은 제1 방향(DR1)을 따라 배열된다. 각각의 제2 패턴 행들(PL2) 내에서, 제2 패턴들(P2)은 제2 방향(DR2)으로 배열되고, 각각이 제3 개구부(OP3)를 제공할 수 있다.
본 실시예에서 2개 그룹의 제2 패턴들(P2)을 도시하였다. 제1 그룹의 제2 패턴들(P2-1)은 서로 동일한 형상을 갖고, 제2 그룹의 제2 패턴들(P2-2)은 제1 그룹의 제2 패턴들(P2-1)과 다른 형상을 가질 수 있다. 제1 그룹의 제2 패턴들(P2-1)은 사각형상을 가질 수 있다. 본 실시예에서 직사각 형상의 제1 그룹의 제2 패턴들(P2-1)을 예시적으로 도시하였다. 제1 그룹의 제2 패턴들(P2-1)은 제1 교차방향(CDR1)으로 연장된 형상을 가질 수 있다.
제2 그룹의 제2 패턴들(P2-2)은 제1 그룹의 제2 패턴들(P2-1)의 일부분이 제거된 형상을 가질 수 있다. 본 실시예에서 제2 패턴 행(PL2)의 양측에 배치되고, 서로 다른 형상을 갖는 2개의 제2 그룹의 제2 패턴들(P2-2)을 예시적으로 도시하였다. 본 발명의 일 실시예에서 제2 패턴들(P2)은 모두 동일한 형상을 가질 수 도 있다.
제1 패턴들(P1)과 제2 패턴들(P2)은 중심 패턴들(CP)을 기준으로 대칭일 수 있다. 다시 말해, 제2 방향(DR2)에 평행하고 중심 패턴들(CP)에 중첩하는 가상의 기준축을 중심으로, 제1 그룹의 제1 패턴들(P1-1)과 제1 그룹의 제2 패턴들(P2-1)은 서로 대칭이고, 제2 그룹의 제1 패턴들(P1-2)과 제2 그룹의 제2 패턴들(P2-2)은 서로 대칭일 수 있다. 제2 개구부(OP2)와 제3 개구부(OP3)는 동일한 면적을 가질 수 있다. 제2 개구부(OP2)와 제3 개구부(OP3)는 제1 개구부(OP1)가 정의하는 면적보다 큰 면적을 정의한다. 제2 전극(SE2) 내에 제2 개구부(OP2)와 제3 개구부(OP3)의 비율을 증가시켜 로드 커패시터(Cb)의 커패시턴스를 감소시키기 위함이다. 이에 대한 상세한 설명은 후술한다.
제3 패턴들(P3)은 복수 개의 중심 패턴들(CP), 복수 개의 제1 패턴들(P1), 복수 개의 제2 패턴들(P2) 중 인접한 2개의 패턴들을 전기적으로 연결한다. 실질적으로 복수 개의 중심 패턴들(CP), 복수 개의 제1 패턴들(P1), 복수 개의 제2 패턴들(P2), 및 복수 개의 제3 패턴들(P3)은 일체의 형상을 갖는다. 도전층을 에칭하여 메쉬형상의 제2 전극(SE2)을 형성한 것이다.
본 실시예에서 중심 패턴들(CP) 각각을 주변의 패턴들과 전기적으로 연결하기 위한 3개의 제3 패턴들(P3)이 예시적으로 도시되었다. 제1 패턴들(P1)과 제2 패턴들(P2) 각각을 주변의 패턴들과 전기적으로 연결하기 위한 4개의 제3 패턴들(P3)이 예시적으로 도시되었다. 중심 패턴들(CP) 각각에 연결된 제3 패턴들(P3)의 개수가 반드시 동일한 것으로 제한되지 않는다. 제1 패턴들(P1)과 제2 패턴들(P2) 각각에 연결된 제3 패턴들(P3)의 개수가 반드시 동일한 것으로 제한되지 않는다. 제3 패턴들(P3)은 후술하는 제1 전극(SE1)의 라인-성분들(LE1, LE2)을 단절시키고, 제1 전극(SE1)을 복수 개의 부분으로 분할할 수 있다. 제1 전극(SE1)을 구성하는 부분들의 개수를 조절하기 위해 상기 중심 패턴들(CP), 제1 패턴들(P1), 및 제2 패턴들(P2)에 연관된 제3 패턴들(P3) 중 일부는 제거되거나 단절될 수 있다.
제3 패턴들(P3)은 2개의 그룹을 포함할 수 있다. 제1 그룹의 제3 패턴들(P3-1)은 제1 교차방향(CDR1)으로 연장되고, 제2 그룹의 제3 패턴들(P3-2)은 제2 교차방향(CDR2)으로 연장된다.
제1 전극(SE1)의 일부의 제1 라인-성분들(LE1)과 일부의 제2 라인-성분들(LE2)은 일체의 형상을 갖는다. 제1 전극(SE1)의 일부의 제1 라인-성분들(LE1)과 일부의 제2 라인-성분들(LE2)은 복수 개의 오픈영역들(SE1-OP)을 포함할 수 있다.
도 8d에 도시된 것과 같이, 제1 영역(CA1) 내에, 제1 전극(SE1)의 제1 라인-성분(LE1)에 오픈영역(SE1-OP)이 정의될 수 있다. 오픈영역(SE1-OP)으로 제2 그룹의 제3 패턴(P3-2)이 통과할 수 있다.
도 8e에 도시된 것과 같이, 제2 영역(CA2) 내에, 제1 전극(SE1)의 제2 라인-성분(LE2)에 오픈영역(SE1-OP)이 정의될 수 있다. 오픈영역(SE1-OP)으로 제1 그룹의 제3 패턴 (P3-1)이 통과할 수 있다.
도 8c를 다시 참조하면, 제1 전극(SE1)에 복수 개의 오픈영역(SE1-OP)이 형성되고 복수 개의 분리된 부분들을 포함하더라도, 제1 전극(SE1)의 라인-성분들(LE1, LE2)은 교차영역(ECA) 내에서 제2 방향(DR2)으로 가로지르는 제1 전류패스(1000)를 형성할 수 있다.
도 8c에는 하나의 제1 전류패스(1000)가 점선의 화살표로 표시되었다. 제1 전류패스(1000) 내에 도 8f에 확대 도시된 제3 영역(CA3)이 배치된다. 제3 영역(CA3)은 브릿지 패턴(BRP)이 배치되는 영역이다. 본 실시예에서 중심 패턴들(CP)의 상측에 형성된 제1 전류패스(1000)를 예시적으로 도시하였으나, 제1 전류패스(1000)는 중심 패턴들(CP)의 하측에 형성될 수도 있고, 제1 전류패스(1000)는 중심 패턴들(CP)의 상측에서 하측으로 가로지르도록 형성될 수 도 있다.
도 8f를 참조하면, 제2 그룹의 제3 패턴(P3-2)에 오픈영역(P3-OP)이 형성된다. 오픈영역(P3-OP)으로 제1 전극(SE1)의 제1 라인-성분(LE1)이 통과한다.
도 8g를 참조하면, 제4 영역(CA4) 내에서도 제2 그룹의 제3 패턴(P3-2)에 오픈영역(P3-OP)이 형성되고, 오픈영역(P3-OP)으로 제1 전극(SE1)의 제1 라인-성분(LE1)이 통과하였다. 제4 영역(CA4)에는 브릿지 패턴(BRP)이 미-배치된다.
도 8c에 도시된 실시예에 따르면, 제2 전극(SE2)은 제1 전류패스(1000)를 기준으로 상측과 하측에 분리된 2개의 부분(SE2-P1, SE2-P2)을 포함한다. 제2 전극(SE2)의 제1 부분(SE2-P1)과 제2 전극(SE2)의 제2 부분(SE2-P2)을 전기적으로 연결하기 위해 1개의 브릿지 패턴(BRP)이 배치된 실시예를 예시적으로 도시하였다. 브릿지 패턴(BRP)의 개수를 줄여 제조공정의 불량을 감소시키기 위해, 제1 전류패스(1000) 내에 1개의 제3 영역(CA3)과 7개의 제4 영역(CA4)을 적용한 것이다. 본 발명의 일 실시예에서 일부의 제4 영역(CA4)은 제3 영역(CA3)으로 대체될 수도 있다.
도 8c와 도 8f를 참고하면, 제2 전극(SE2) 내에 교차영역(ECA)을 제1 방향(DR1)으로 가로지르는 제2 전류패스(2000)가 형성된다. 브릿지 패턴(BRP)은 제2 전류패스(2000)를 구성한다. 한편, 도 8c에 도시된 제2 전류패스(2000)는 하나의 일 예일 뿐이다. 복수 개의 전류패스들이 브릿지 패턴(BRP)으로 수렴한 후 브릿지 패턴(BRP)을 통과한 후 복수 개의 전류패스들로 확장될 수 있다.
도 8h를 참조하면, 브릿지 패턴(BRP)이 제1 센서 절연층(IIL1) 상에 배치될 수 있다. 제2 센서 절연층(IIL2)은 브릿지 패턴(BRP)을 커버한다. 제2 그룹의 제3 패턴(P3-2)은 컨택홀들(CH)을 통해 브릿지 패턴(BRP)에 연결된다. 실질적으로 제1 전극(SE1)과 제2 전극(SE2)은 동일한 층 상에 배치되고, 브릿지 패턴(BRP)은 제1 전극(SE1)과 다른 층 상에 배치된다. 미-도시되었으나, 본 발명의 일 실시예에서, 브릿지 패턴(BRP) 제2 센서 절연층(IIL2) 상에 배치되고, 제1 전극(SE1)과 제2 전극(SE2)이 제1 센서 절연층(IIL1) 상에 배치될 수 도 있다.
도 8i는 본 발명의 일 실시예에 따른 제3 영역(CA3)을 도시하였다. 제3 영역(CA3) 내에 제2 그룹의 제3 패턴(P3-2)이 미-배치된다. 브릿지 패턴(BRP)의 연결 대상이 도 8f에 도시된 브릿지 패턴(BRP)과 상이한 것을 알 수 있다. 브릿지 패턴(BRP)은 인접한 제1 패턴들(P1)을 전기적으로 연결시킬 수 있다.
도 8j는 본 발명의 일 실시예에 따른 제3 영역(CA3)을 도시하였다. 브릿지 패턴(BRP)의 연결 대상이 도 8f에 도시된 브릿지 패턴(BRP)과 상이한 것을 알 수 있다. 제1 전극(SE1)의 제1 라인-성분(LE1)에 오픈영역(SE1-OP)이 형성되고, 오픈영역(SE1-OP)으로 제2 그룹의 제3 패턴 (P3-2)이 통과할 수 있다. 브릿지 패턴(BRP)은 제1 라인-성분(LE1)의 오픈영역(SE1-OP)을 다른 층 상에서 전기적으로 연결할 수 있다. 브릿지 패턴(BRP)은 도 8c의 제1 전류패스(1000)를 구성한다.
다시, 도 8b를 참조하면 제2 전극(SE2)은 제4 패턴(P4)을 더 포함할 수 있다. 제4 패턴(P4)은 복수 개의 유닛 감지영역들(UA) 중 제1 방향(DR1)에 인접한 2개의 유닛 감지영역들(UA)의 경계에 배치된다. 제4 패턴(P4)은 제4 개구부(OP4)를 제공한다.
제4 패턴(P4)은 복수 개로 제공되고, 제4 패턴들(P4)은 제2 방향(DR2)을 따라 배열된다. 제4 패턴들(P4) 각각은 제2 방향(DR2)을 기준으로 대칭인 형상을 가질 수 있다. 제2 방향(DR2)으로 연장된, 인접한 2개의 유닛 감지영역들(UA)의 경계선을 기준으로 제4 패턴(P4)은 대칭인 형상을 가질 수 있다.
제4 패턴(P4)은 제3 패턴을(P3)을 통해서 인접한 제1 패턴(P1) 및 제2 패턴(P2)과 전기적으로 연결된다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 유닛 감지영역(UA)의 일부분을 확대한 평면도이다.
도 9a에는 도 4에 도시된 발광영역(PXA)에 대응하는 발광영역들(PXA-R, PXA-B, PXA-G1, PXA-G2)이 도시되었다. 서로 다른 형상의 4종의 발광영역들(PXA-R, PXA-B, PXA-G1, PXA-G2)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 본 실시예에서 4종의 발광영역들(PXA-R, PXA-B, PXA-G1, PXA-G2) 중 2종의 발광영역들은 동일한 색의 광을 생성하는 것으로 도시되었으나, 이에 제한되지 않는다.
제1 발광영역(PXA-R)은 제1 색 화소의 발광영역이고, 제2 발광영역(PXA-B)은 제2 색 화소의 발광영역이고, 제3 및 제4 발광영역(PXA-G1, PXA-G2)은 제3 색 화소의 발광영역이다. 제1 색광은 적색 광이고, 제2 색광은 청색 광이고, 제3 색광은 녹색 광일 수 있으나, 상기 제1 색광 내지 제3 색광은 또 다른 3개의 주요색 광으로 변경될 수 있다. 본 발명의 일 실시예에서, 제3 및 제4 발광영역(PXA-G1, PXA-G2)은 동일한 형상을 가질 수도 있다.
발광영역들(PXA-R, PXA-B, PXA-G1, PXA-G2)은 복수 개의 유닛 발광영역들(PUA)을 정의할 수 있다. 유닛 발광영역들(PUA) 각각은 복수 개의 발광영역들을 포함하고, 유닛 발광영역들(PUA)은 서로 동일한 개수의 발광영역들을 포함할 수 있다. 유닛 발광영역들(PUA)은 서로 동일한 발광영역들의 배치를 가질 수 있다. 복수 개의 유닛 발광영역들(PUA)은 평면 상에서 동일한 면적을 가질 수 있다.
유닛 발광영역들(PUA) 각각은 제1 발광영역(PXA-R), 제2 발광영역(PXA-B), 제3 발광영역(PXA-G1), 및 제4 발광영역(PXA-G2)을 포함한다. 제1 발광영역(PXA-R)과 제2 발광영역(PXA-B)은 제1 방향(DR1) 내에서 마주보고, 제3 발광영역(PXA-G1)과 제4 발광영역(PXA-G2)은 제2 방향(DR2) 내에서 마주보도록 배치될 수 있다.
제1 전극(SE1)과 제2 전극(SE2)을 구성하는 제1 라인-성분들(LE1)과 제2 라인-성분들(LE2)은 비발광영역(NPXA)에 배치된다. 다시 말해, 복수 개의 중심 패턴들(CP), 복수 개의 제1 패턴들(P1), 복수 개의 제2 패턴들(P2), 및 복수 개의 제3 패턴들(P3)은 비발광영역(NPXA)에 중첩한다. 제1 개구부(OP1)의 내측에 하나의 유닛 발광영역(PUA)이 배치될 수 있다. 면적이 더 큰 제2 개구부(OP2) 및 제3 개구부(OP3)의 내측에는 두개의 유닛 발광영역(PUA)이 배치될 수 있다. 제1 개구부(OP1), 제2 개구부(OP2) 및 제3 개구부(OP3)의 면적이 증가될수록 제2 전극(SE2)의 제1 라인-성분들(LE1) 및 제2 라인-성분들(LE2)이 표시패널(DP)에 중첩하는 면적이 감소되기 때문에 제2 전극(SE2)에 의한 로드 커패시턴스를 감소시킬 수 있다. 교차영역(ECA, 도 8b 참조) 내에서 제1 전극(SE1)의 면적은 제2 전극(SE2)의 면적에 비례하는데, 제2 전극(SE2)의 면적이 감소됨으로써 제1 전극(SE1)의 면적도 감소되고, 결과적으로 표시패널(DP)과 제1 전극(SE1) 사이의 로드 커패시턴스를 감소시킬 수 있다. 표시패널에 대한 제1 및 제2 전극들의 로드 커패시턴스가 감소됨으로써 액티브 타입의 입력수단의 센싱 감도가 향상될 수 있다.
도 9b를 참고하면, 유닛 발광영역들(PUA) 각각은 제1 발광영역(PXA-R), 제2 발광영역(PXA-B), 및 제3 발광영역(PXA-G)을 포함한다. 제3 발광영역(PXA-G)이 제1 발광영역(PXA-R)과 제2 발광영역(PXA-B) 사이에 배치된 유닛 발광영역들(PUA)을 도시하였으나, 발광영역들의 배치는 변경될 수 있다. 제1 발광영역(PXA-R), 제2 발광영역(PXA-B), 및 제3 발광영역(PXA-G) 각각은 제1 교차방향(CDR1)으로 연장된 형상을 가질 수 있다. 제1 발광영역(PXA-R), 제2 발광영역(PXA-B), 및 제3 발광영역(PXA-G)은 서로 동일한 면적을 가질 수 있다.
도 9c를 참고하면, 유닛 발광영역들(PUA) 각각은 제1 발광영역(PXA-R), 제2 발광영역(PXA-B), 및 제3 발광영역(PXA-G)을 포함한다. 제2 발광영역(PXA-B)은 가장 큰 면적을 갖는다. 제1 발광영역(PXA-R)과 제3 발광영역(PXA-G)은 제2 발광영역(PXA-B)의 일측에 배치될 수 있다. 제1 발광영역(PXA-R)과 제3 발광영역(PXA-G)은 서로 동일한 면적을 가질 수 있다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 유닛 감지영역(UA)을 확대한 평면도이다. 이하, 도 1 내지 도 9c를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 10을 참조하면, 제2 전극(SE2)은 제1 전류패스(1000)를 기준으로 상측과 하측에 분리된 2개의 부분(SE2-P1, SE2-P2)을 포함한다. 제2 전극(SE2)의 제1 부분(SE2-P1)과 제2 전극(SE2)의 제2 부분(SE2-P2)을 전기적으로 연결하기 위해 1개의 제1 브릿지 패턴(BRP1)이 배치된 실시예를 예시적으로 도시하였다. 제1 전류패스(1000)는 도 8c에 도시된 제1 전류패스(1000)와 경로가 상이한 것을 알 수 있다. 제1 브릿지 패턴(BRP1)의 위치가 도 8c의 브릿지 패턴(BRP)의 위치와 상이하기 때문이다.
제1 전극(SE1) 역시 복수 개의 부분들을 포함할 수 있다. 2개의 부분(SE1-P1, SE1-P2)을 포함하는 제1 전극(SE1)이 예시적으로 도시되었다. 제1 전극(SE1)의 제1 부분(SE1-P1)과 제1 전극(SE1)의 제2 부분(SE1-P2)을 전기적으로 연결하기 위해 1개의 제2 브릿지 패턴(BRP2)이 배치된 실시예를 예시적으로 도시하였다. 도 10에는 2개 경로의 제2 전류패스(2000-1, 2000-2)를 예시적으로 도시하였다. 2개 경로의 제2 전류패스(2000-1, 2000-1)는 모두 제1 브릿지 패턴(BRP1)을 통과한다. 제1 전극(SE1)의 제2 부분(SE1-P2)은 2개 경로의 제2 전류패스(2000-1, 2000-2)의 내측에 배치된다.
도 11을 참조하면, 유닛 감지영역(UA) 내에서 제1 전극(SE1)은 복수 개의 중심 패턴들(CP), 복수 개의 제1 패턴들(P1), 복수 개의 제2 패턴들(P2), 및 복수 개의 제3 패턴들(P3)을 포함한다. 교차영역(ECA) 내에서 제2 전극(SE2)의 라인-성분들(LE1, LE2)은 복수 개의 중심 패턴들(CP), 복수 개의 제1 패턴들(P1), 복수 개의 제2 패턴들(P2), 및 복수 개의 제3 패턴들(P3) 중 인접한 2개의 패턴들 사이의 영역 중 적어도 일부에 배치된다.
서로 교차하는 1개의 제1 전류패스(1000)와 1개의 제2 전류패스(2000)가 형성된 유닛 감지영역(UA)을 예시적으로 도시하였다. 제1 전극(SE1)은 제2 전류패스(2000)를 기준으로 분리된 2개의 부분(SE1-P1, SE1-P2)을 포함할 수 있다. 본 실시예에서, 제1 전극(SE1)의 제1 부분(SE1-P1)과 제1 전극(SE1)의 제2 부분(SE1-P2)을 연결하는 3개의 브릿지 패턴(BRP)을 예시적으로 도시하였다. 제1 전류패스(1000)가 3개의 브릿지 패턴(BRP) 중 좌측의 1개의 브릿지 패턴(BRP)을 통과하는 유닛 감지영역(UA)을 예시적으로 도시하였다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
1000 제1 전류패스
2000 제2 전류패스
AP 입력수단
BA 베젤 영역
BRP 브릿지 패턴
CA1 제1 영역
CA2 제2 영역
CA3 제3 영역
CA4 제4 영역
Cb 로드 커패시터
CDR1 제1 교차방향
CDR2 제2 교차방향
CE 제2 전극
CH 컨택홀
CP, CP1, CP2 중심 패턴
DD 표시장치
DP 표시패널
EC 봉지기판
ECA 교차영역
ED 발광소자
EL 발광층
ELD 전자장치
IA 이미지 영역
ICL1 제1 도전층
ICL2 제2 도전층
ISP 입력 센서
LE1 제1 라인-성분
LE2 제2 라인-성분
N-CA 비-교차영역
NAA 주변 영역
NPXA 비발광영역
NSA 비감지 영역
OP1 제1 개구부
OP2 제2 개구부
OP3 제3 개구부
OP4 제4 개구부
P1-1, P1-2, P1 제1 패턴
P2-1, P2-2, P2 제2 패턴
P3-1, P3-2, P3 제3 패턴
P3-OP 오픈영역
P4 제4 패턴
PL1 제1 패턴 행
PL2 제2 패턴 행
PUA 유닛 발광영역
PXA-B 제2 발광영역
PXA-G 제3 발광영역
PXA-G1 제3 발광영역
PXA-G2 제4 발광영역
PXA-R 제1 발광영역
PXA 발광영역
RS1, RS2 센싱 신호
SCL 신호 라인
SE1-P1, SE2-P1 제1 부분
SE1-P1, SE2-P2 제2 부분
SE1-OP 오픈영역
SE1 제1 전극
SE2 제2 전극
TC1 제1 입력
TC2 제2 입력
TFL 상부 절연층
TR 트랜지스터
TS1, TS2 구동 신호
UA 유닛 감지영역
W1, W2 너비

Claims (24)

  1. 표시패널; 및
    상기 표시패널 상에 배치되고, 제1 방향으로 연장된 제1 전극 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 교차영역에 배치된 적어도 하나의 브릿지 패턴을 포함하는 입력센서를 포함하고,
    상기 제1 전극과 상기 제2 전극 중 어느 하나는,
    상기 제2 방향으로 배열되고, 각각이 제1 개구부를 제공하는 복수 개의 중심 패턴들;
    상기 제1 방향 내에서, 상기 복수 개의 중심 패턴들의 일측에 배치되고, 상기 제2 방향으로 배열되고, 각각이 제2 개구부를 제공하는 복수 개의 제1 패턴들;
    상기 제1 방향 내에서 상기 복수 개의 중심 패턴들의 타측에 배치되고, 상기 제2 방향으로 배열되고, 각각이 제3 개구부를 제공하는 복수 개의 제2 패턴들; 및
    상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 및 상기 복수 개의 제2 패턴들 중 인접한 2개의 패턴들을 전기적으로 연결하는 복수 개의 제3 패턴들을 포함하고,
    상기 제1 전극과 상기 제2 전극 중 다른 하나는, 상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 및 상기 복수 개의 제2 패턴들 중 인접한 2개의 패턴들 사이의 영역 중 적어도 일부에 배치된 복수 개의 라인-성분들을 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 제1 전극의 상기 제1 방향의 너비는 실질적으로 균일하고, 상기 제2 전극의 상기 제2 방향의 너비는 실질적으로 균일한 표시장치.
  3. 제1 항에 있어서,
    상기 복수 개의 중심 패턴들은 서로 동일한 형상의 제1 그룹의 중심 패턴들 및 상기 제1 그룹의 중심 패턴들과 형상이 상이한 적어도 하나의 제2 그룹의 중심 패턴을 포함하는 표시장치.
  4. 제3 항에 있어서,
    상기 제1 그룹의 중심 패턴들은 마름모 형상인 표시장치.
  5. 제1 항에 있어서,
    상기 복수 개의 제1 패턴들은 서로 동일한 형상의 제1 그룹의 제1 패턴들 및 상기 제1 그룹의 제1 패턴들과 형상이 상이한 적어도 하나의 제2 그룹의 제1 패턴을 포함하는 표시장치.
  6. 제5 항에 있어서,
    상기 제1 그룹의 제1 패턴들은 직사각 형상인 표시장치.
  7. 제5 항에 있어서,
    상기 복수 개의 제2 패턴들은 서로 동일한 형상의 제1 그룹의 제2 패턴들 및 상기 제1 그룹의 제2 패턴들과 형상이 상이한 적어도 하나의 제2 그룹의 제2 패턴을 포함하고,
    상기 제1 그룹의 제1 패턴들은 상기 제1 방향 및 상기 제2 방향에 교차하는 방향으로 연장되고, 상기 제1 그룹의 제1 패턴들과 상기 제1 그룹의 제2 패턴들은 서로 교차하는 방향으로 연장된 표시장치.
  8. 제1 항에 있어서,
    상기 복수 개의 제1 패턴들과 상기 복수 개의 제2 패턴들은 상기 복수 개의 중심패턴들을 기준으로 대칭인 표시장치.
  9. 제1 항에 있어서,
    상기 복수 개의 제1 패턴들은 상기 제1 방향으로 나열된 복수 개의 제1 패턴 행들을 정의하고,
    상기 복수 개의 제2 패턴들은 상기 제1 방향으로 나열된 복수 개의 제2 패턴 행들을 정의하는 표시장치.
  10. 제1 항에 있어서,
    상기 브릿지 패턴은 제1 브릿지 패턴을 포함하고,
    상기 제2 전극은 서로 이격된 제1 부분 및 제2 부분을 포함하고, 상기 제1 브릿지 패턴은 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하고,
    상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 상기 복수 개의 제2 패턴들; 및 상기 복수 개의 제3 패턴들은 상기 제1 부분과 상기 제2 부분을 정의하는 표시장치.
  11. 제10 항에 있어서,
    상기 제1 브릿지 패턴은 상기 제2 전극의 전류 경로에 배치된 표시장치.
  12. 제1 항에 있어서,
    상기 브릿지 패턴은 제2 브릿지 패턴을 포함하고,
    상기 제1 전극은 서로 이격된 제1 부분 및 제2 부분을 포함하고, 상기 제1 브릿지 패턴은 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하는 표시장치.
  13. 제1 항에 있어서,
    상기 입력센서는 절연층을 더 포함하고,
    상기 브릿지 패턴은 상기 절연층의 하측에 배치되고, 상기 제1 전극과 상기 제2 전극은 상기 절연층의 상측에 배치된 표시장치.
  14. 제1 항에 있어서,
    상기 복수 개의 라인-성분들은 상기 제1 교차방향으로 연장된 제1 라인-성분들 및 상기 제2 교차방향으로 연장된 제2 라인-성분들을 포함하고,
    상기 제1 라인-성분들 중 적어도 하나의 제1 라인-성분에는 상기 제3 패턴들 중 대응하는 제3 패턴이 통과하는 제1 오픈 영역이 정의되고,
    상기 제2 라인-성분들 중 적어도 하나의 제2 라인-성분에는 상기 제3 패턴들 중 대응하는 제3 패턴이 통과하는 제2 오픈 영역이 정의된 표시장치.
  15. 제1 항에 있어서,
    상기 복수 개의 라인-성분들은 상기 제1 교차방향으로 연장된 제1 라인-성분들 및 상기 제2 교차방향으로 연장된 제2 라인-성분들을 포함하고,
    상기 제1 라인-성분들 중 일부와 상기 제2 라인-성분들 중 일부는 상기 제1 전극과 상기 제2 전극의 교차영역 내에서 일체의 형상을 갖는 표시장치.
  16. 제1 항에 있어서,
    상기 표시패널은, 복수 개의 발광영역들과 상기 복수 개의 발광영역들에 인접한 비발광영역들을 포함하고,
    상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 상기 복수 개의 제2 패턴들 및 상기 복수 개의 라인-성분들은 상기 비발광영역에 중첩하는 표시장치.
  17. 제1 항에 있어서,
    상기 복수 개의 발광영역들은 복수 개의 유닛 발광영역들을 정의하고, 상기 복수 개의 유닛 발광영역들 각각은 제1 색광을 생성하는 제1 발광영역, 제2 색광을 생성하는 제2 발광영역, 및 제3 색광을 각각 생성하는 제3 발광영역 및 제4 발광영역을 포함하고,
    상기 제1 개구부의 내측에 상기 복수 개의 유닛 발광영역들 중 대응하는 유닛 발광영역이 배치된 표시장치.
  18. 제1 항에 있어서,
    상기 제2 개구부 및 상기 제3 개구부 각각의 면적은 상기 제1 개구부의 면적보다 큰 표시장치.
  19. 제1 항에 있어서,
    상기 입력센서에 구동신호를 제공하는 입력장치를 더 포함하고,
    상기 입력센서는 제1 모드에서 상기 제1 전극과 상기 제2 전극 사이의 정전용량의 변화를 통해 사용자 입력을 감지하고, 제2 모드에서 상기 구동신호에 근거하여 상기 입력장치의 입력을 감지하는 표시장치.
  20. 영상을 표시하는 표시패널; 및
    상기 표시패널 상에 배치되고, 교차하는 제1 방향과 제2 방향이 정의하는 매트릭스 형태로 배치된 복수 개의 유닛 감지영역들을 포함하는 감지 영역을 포함하는 입력센서를 포함하고,
    각각의 상기 복수 개의 유닛 감지영역들 내에서 상기 입력센서는,
    상기 제2 방향으로 배열되고, 각각이 제1 개구부를 제공하는 복수 개의 중심 패턴들;
    상기 제1 방향 내에서, 상기 복수 개의 중심 패턴들의 일측에 배치되고, 상기 제2 방향으로 배열되고, 각각이 제2 개구부를 제공하는 복수 개의 제1 패턴들;
    상기 제1 방향 내에서 상기 복수 개의 중심 패턴들의 타측에 배치되고, 상기 제2 방향으로 배열되고, 각각이 제3 개구부를 제공하는 복수 개의 제2 패턴들;
    상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 및 상기 복수 개의 제2 패턴들 중 인접한 2개의 패턴들을 전기적으로 연결하는 제3 패턴들;
    상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 및 상기 복수 개의 제2 패턴들 중 인접한 2개의 패턴들 사이의 영역 중 적어도 일부에 배치된 복수 개의 라인-성분들; 및
    상기 복수 개의 라인-성분들 중 적어도 하나의 라인-성분에 정의된 제1 오픈영역 및 상기 제3 패턴들 중 적어도 하나의 제3 패턴에 정의된 제2 오픈영역 중 적어도 하나를 연결하는 브릿지 패턴을 포함하는 표시장치.
  21. 제20 항에 있어서,
    상기 복수 개의 유닛 감지영역들 중 상기 제1 방향에 인접한 2개의 유닛 감지영역들의 경계에 배치되고, 각각이 제4 개구부를 제공하는 복수 개의 제4 패턴들을 더 포함하는 표시장치.
  22. 제21 항에 있어서,
    상기 복수 개의 제4 패턴들 각각은 상기 제2 방향을 기준으로 대칭인 표시장치.
  23. 제20 항에 있어서,
    상기 복수 개의 중심 패턴들, 상기 복수 개의 제1 패턴들, 상기 복수 개의 제2 패턴들, 및 상기 제3 패턴들은 상기 제1 방향과 상기 제2 방향 중 어느 하나의 방향으로 전류패스를 형성하도록 전기적으로 연결되고,
    상기 복수 개의 라인-성분들은 상기 제1 방향과 상기 제2 방향 중 다른 하나의 방향으로 전류패스를 형성하도록 전기적으로 연결되고,
    상기 복수 개의 라인-성분들은 상기 복수 개의 중심 패턴들과 전기적으로 절연된 표시장치.
  24. 영상을 표시하는 표시패널; 및
    상기 표시패널 상에 배치되고, 교차하는 제1 방향과 제2 방향이 정의하는 매트릭스 형태로 배치된 복수 개의 유닛 감지영역들을 포함하는 감지 영역을 포함하는 입력센서를 포함하고,
    각각의 상기 복수 개의 유닛 감지영역들 내에서 상기 입력센서는,
    상기 제2 방향으로 배열되고, 각각이 제1 개구부를 제공하는 복수 개의 중심 패턴들;
    상기 제1 방향 내에서, 상기 복수 개의 중심 패턴들의 일측에 배치되고, 상기 제2 방향으로 배열되고, 각각이 제2 개구부를 제공하는 복수 개의 제1 패턴들;
    상기 제1 방향 내에서 상기 복수 개의 중심 패턴들의 타측에 배치되고, 상기 제2 방향으로 배열되고, 각각이 제3 개구부를 제공하는 복수 개의 제2 패턴들;
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