KR20220136555A

KR20220136555A - 전자 장치

Info

Publication number: KR20220136555A
Application number: KR1020210041465A
Authority: KR
Inventors: 임상현; 김가영; 박영민; 전현지
Original assignee: 삼성디스플레이 주식회사
Priority date: 2021-03-30
Filing date: 2021-03-30
Publication date: 2022-10-11
Also published as: US20220317817A1; CN115145427A; US11714514B2

Abstract

전자 장치는 액티브 영역에 배치된 제1 감지 전극, 액티브 영역에 배치되고 상기 제1 감지 전극과 정전 용량을 형성하는 제2 감지 전극, 및 액티브 영역에 인접하는 주변 영역에 배치되고 상기 제1 감지 전극 및 제2 감지 전극에 각각 연결된 복수의 감지 라인들을 포함하고, 상기 제1 감지 전극은, 메인 영역에 배치된 복수의 제1 패턴들, 에지 영역에 배치된 제1 에지 패턴 및 제2 에지 패턴을 포함하고, 제1 및 제2 에지 패턴들 각각의 평면적은 상기 제1 패턴들 각각의 평면적보다 작다.

Description

전자 장치{ELECTRONIC DEVICE}

본 발명은 펜 입력 장치에 의한 입력을 감지하는 전자 장치에 관한 것이다.

전자 장치는 전자 장치의 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다. 전자 장치는 전자기 공명(electromagnetic resonance, EMR) 방식을 이용하여 펜의 좌표를 인식하거나, 능동 정전기(active electrostatic, AES) 방식을 이용하여 펜의 좌표를 인식할 수 있다.

본 발명은 입력 장치에 의한 입력을 감지하는 전자 장치를 제공하는 것을 목적으로 한다.

본 발명의 일 실시예에 따른 전자 장치는 액티브 영역에 배치된 제1 감지 전극, 상기 액티브 영역에 배치되고 상기 제1 감지 전극과 정전 용량을 형성하는 제2 감지 전극, 및 상기 액티브 영역에 인접하는 주변 영역에 배치되고 상기 제1 감지 전극 및 상기 제2 감지 전극에 각각 연결된 복수의 감지 라인들을 포함하고, 상기 제1 감지 전극은, 상기 액티브 영역 중 메인 영역에 배치되고, 제1 방향을 따라 배열되고 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 복수의 제1 패턴들, 상기 액티브 영역 중 상기 메인 영역과 상기 주변 영역 사이에 정의되는 에지 영역에 배치되고, 상기 제1 방향에서 상기 제1 패턴들로부터 이격되고 상기 제2 방향을 따라 연장된 제1 에지 패턴, 및 상기 에지 영역에 배치되고, 상기 제1 방향에서 상기 제1 에지 패턴으로부터 이격되고 상기 제2 방향을 따라 연장된 제2 에지 패턴을 포함하고, 상기 제1 및 제2 에지 패턴들 각각의 평면적은 상기 제1 패턴들 각각의 평면적보다 작다.

상기 제2 감지 전극은 상기 메인 영역에 배치되고 상기 제1 패턴들, 상기 제1 에지 패턴들, 및 상기 제2 에지 패턴들 각각에 대해 정전 용량을 형성하는 복수의 제2 패턴들을 포함할 수 있다.

상기 감지 라인들은 상기 제1 패턴들, 상기 제2 패턴들, 상기 제1 에지 패턴, 및 상기 제2 에지 패턴에 각각 연결될 수 있다.

상기 제2 감지 전극은 상기 에지 영역에 배치되고 상기 제2 패턴들로부터 이격되고 상기 제2 패턴들 각각의 평면적보다 작은 평면적을 가진 제3 에지 패턴 및 제4 에지 패턴을 더 포함할 수 있다.

상기 제1 에지 패턴은 상기 제2 에지 패턴과 상이한 형상을 가질 수 있다.

상기 제1 패턴들 각각은 상기 제2 방향을 따라 배열된 복수의 제1 센서부들 및 상기 제1 센서부들을 연결하는 복수의 제1 연결부들을 포함하고, 상기 제1 에지 패턴은 상기 제2 방향을 따라 배열된 복수의 제1 에지 센서부들 및 상기 제1 에지 센서부들을 연결하는 복수의 제1 에지 연결부들을 포함하고 상기 제2 에지 패턴은 상기 제2 방향을 따라 배열된 복수의 제2 에지 센서부들 및 상기 제2 에지 센서부들을 연결하는 복수의 제2 에지 연결부들을 포함하고 상기 제1 에지 센서부들 중 하나의 제1 에지 센서부의 상기 제1 방향에서의 너비와 상기 제2 에지 센서부들 중 하나의 제2 에지 센서부의 상기 제1 방향에서의 너비의 합은 상기 제1 센서부들 중 하나의 제1 센서부의 상기 제1 방향에서의 너비와 실질적으로 동일할 수 있다.

상기 제1 센서부들과 상기 제1 연결부들은 동일한 층 상에 배치될 수 있다.

상기 제1 센서부들과 상기 제1 연결부들은 상이한 층 상에 배치되어 컨택홀을 통해 연결될 수 있다.

상기 감지 라인들은 상기 제1 패턴들의 일 단들, 상기 제1 에지 패턴의 일 단, 및 상기 제2 에지 패턴의 일 단에 각각 연결될 수 있다.

상기 제1 감지 전극 및 상기 제2 감지 전극 각각은 메쉬 형상의 도전 패턴을 포함할 수 있다.

본 발명의 일 실시예에 따른 전자 장치는 상기 액티브 영역에 중첩하는 복수의 화소들을 포함하는 표시 패널을 더 포함할 수 있다.

본 발명의 일 실시예에 따른 전자 장치는 복수의 화소들을 포함하는 표시 패널; 및 외부 입력을 감지하고, 상기 화소들과 평면상에서 중첩하여 서로 정전 용량을 형성하는 제1 감지 전극 및 제2 감지 전극을 포함하는 입력 센서를 포함하고, 상기 제1 감지 전극은, 제1 방향을 따라 배열되고 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 제1 패턴들, 상기 제1 방향에서 상기 제1 패턴들과 이격되어 배치되고 상기 제1 패턴들로부터 독립적인 신호를 받는 제1 에지 패턴, 및 상기 제1 방향에서 상기 제1 에지 패턴과 이격되어 배치되고 상기 제1 에지 패턴과 독립적인 신호를 받는 제2 에지 패턴을 포함하고, 상기 제1 에지 패턴과 상기 제2 에지 패턴이 배치된 영역의 상기 제1 방향에서의 너비는 상기 제1 패턴들 중 하나의 제1 패턴이 배치된 영역의 상기 제1 방향에서의 너비와 실질적으로 동일하다.

상기 외부 입력은 사용자의 손 및 전자기 펜 중 적어도 어느 하나를 포함할 수 있다.

상기 제2 감지 전극은 상기 제2 방향을 따라 배열되고 상기 제1 방향을 따라 연장된 복수의 제2 패턴들을 포함할 수 있다.

상기 제2 감지 전극은, 상기 제2 방향에서 상기 제2 패턴들과 이격되고 상기 제1 방향을 따라 연장되며 상기 제2 패턴들로부터 독립적인 신호를 받는 제3 에지 패턴, 및 상기 제2 방향에서 상기 제3 에지 패턴과 이격되고 상기 제1 방향을 따라 연장되며 상기 제3 에지 패턴과 독립적인 신호를 받는 제4 에지 패턴을 더 포함할 수 있다.

상기 제1 에지 센서부와 상기 제2 에지 센서부는 서로 상이한 형상을 가질 수 있다.

상기 제1 에지 센서부의 평면적과 상기 제2 에지 센서부의 평면적은 상기 제1 센서부의 평면적보다 작을 수 있다.

본 발명에 따르면, 에지 영역에서의 감도가 향상된 전자 장치가 제공될 수 있다. 또한, 본 발명에 따르면 액티브 영역 전체에 대해 고른 감도를 제공할 수 있다.

도 1a 내지 도 1c 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 전자 장치의 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 전자 장치와 입력 장치를 개략적으로 도시한 블록도이다.
도 4는 본 발명의 일 실시예에 다른 전자 장치의 일부를 도시한 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 입력 센서의 평면도이다.
도 5b는 도 5a에 도시된 AA'영역을 확대하여 도시한 평면도이다.
도 6a는 비교 실시예에 따른 입력 센서의 일부 영역을 도시한 평면도이다.
도 6b는 비교 실시예에 따른 입력 센서의 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 입력 센서의 일부 영역을 도시한 평면도이다.
도 7b는 입력 센서의 모식도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 입력 센서의 일부를 도시한 평면도들이다.
도 9는 본 발명의 일 실시예에 따른 입력 센서의 평면도이다.

본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.

"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.

다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의될 수 있다.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.

도 1a 내지 도 1c 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.

도 1a를 참조하면, 전자 장치(ELD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 전자 장치(ELD)는 휴대폰, 태블릿, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다. 도 1a에서는 전자 장치(ELD)가 휴대폰인 것을 예시적으로 도시하였다.

전자 장치(ELD)는 액티브 영역(AA)을 통해 영상을 표시할 수 있다. 액티브 영역(AA)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 면을 포함할 수 있다. 전자 장치(ELD)의 두께 방향은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제3 방향(DR3)과 나란할 수 있다. 따라서, 전자 장치(ELD)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 기준으로 정의될 수 있다.

전자 장치(ELD)는 전자 장치(ELD)의 외부에서 인가되는 입력들을 감지할 수 있다. 외부 입력은 다양한 방식을 포함한다. 예를 들어, 외부 입력은 사용자 신체의 일부(이하, 터치), 입력 장치(PN), 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있고, 액티브 영역(AA)에 직접 접촉하여 인가되거나 및 소정 거리 이격되어 인가되는 경우를 포함할 수 있다. 한편, 본 실시예에서의 외부 입력은 사용자에 의한 입력일 수 있다.

도 1a에 도시된 전자 장치(ELD)는 사용자의 터치에 의한 입력 및 입력 장치(PN)에 의한 입력을 감지할 수 있다. 입력 장치(PN)는 사용자의 신체 이외의 장치를 의미할 수 있다. 예를 들어, 입력 장치(PN)는 액티브 펜, 스타일러스 펜, 터치 펜, 또는 전자 펜일 수 있다. 이하에서는 입력 장치(PN)가 액티브 펜인 경우를 예로 들어 설명한다.

전자 장치(ELD)와 입력 장치(PN)는 양방향 통신이 가능할 수 있다. 전자 장치(ELD)는 입력 장치(PN)로 업 링크 신호를 제공할 수 있다. 예를 들어, 업 링크 신호는 동기화 신호 또는 전자 장치(ELD)의 정보를 포함할 수 있으나, 특별히 이에 제한되는 것은 아니다. 입력 장치(PN)는 전자 장치(ELD)로 다운 링크 신호를 제공할 수 있다. 다운 링크 신호는 동기화 신호 또는 입력 장치(PN)의 상태 정보를 포함할 수 있다. 예를 들어, 다운 링크 신호는 입력 장치의 좌표 정보, 입력 장치의 배터리 정보, 입력 장치의 기울기 정보, 및/또는 입력 장치에 저장된 다양한 정보 등을 포함할 수 있으나, 특별히 이에 제한되는 것은 아니다.

도 1b 및 도 1c를 참조하면, 전자 장치(ELD_1)는 폴딩되거나 언폴딩될 수 있다. 이에 따라, 영상이 표시되는 액티브 영역(AA_1)도 폴딩되거나 언폴딩될 수 있다. 전자 장치(ELD_1)가 언폴딩된 상태에서, 액티브 영역(AA_1)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 포함할 수 있다.

액티브 영역(AA_1)은 제1 영역(AA1), 제2 영역(AA2), 및 제3 영역(AA3)을 포함할 수 있다. 제2 영역(AA2)은 제2 방향(DR2)을 따라 연장하는 폴딩축(FX)을 기준으로 휘어질 수 있다. 따라서, 제1 영역(AA1) 및 제3 영역(AA3)은 비폴딩 영역들로 지칭될 수 있고, 제2 영역(AA2)은 폴딩 영역으로 지칭될 수 있다.

전자 장치(ELD_1)가 폴딩되면, 제1 영역(AA1)과 제3 영역(AA3)은 서로 마주할 수 있다. 따라서, 완전히 폴딩된 상태에서, 액티브 영역(AA_1)은 외부로 노출되지 않을 수 있으며, 이는 인-폴딩(in-folding)으로 지칭될 수 있다. 다만, 이는 예시적인 것으로 전자 장치(ELD_1)의 동작이 이에 제한되는 것은 아니다.

예를 들어, 본 발명의 일 실시예에서, 전자 장치(ELD_1)가 폴딩되면, 제1 영역(AA1)과 제3 영역(AA3)은 서로 대향(opposing)할 수 있다. 따라서, 폴딩된 상태에서, 액티브 영역(AA_1)은 외부로 노출될 수 있으며, 이는 아웃-폴딩(out-folding)으로 지칭될 수 있다.

전자 장치(ELD_1)는 인-폴딩 또는 아웃-폴딩 중 어느 하나의 동작만 가능할 수 있다. 또는 전자 장치(ELD_1)는 인-폴딩 동작 및 아웃-폴딩 동작이 모두 가능할 수 있다. 이 경우, 전자 장치(ELD_1)의 동일한 영역, 예를 들어, 제2 영역(AA2)이 인-폴딩 및 아웃 폴딩될 수 있다.

도 1b 및 도 1c에서는 하나의 폴딩 영역과 두 개의 비폴딩 영역이 예를 들어 도시되었으나, 폴딩 영역과 비폴딩 영역의 개수가 이에 제한되는 것은 아니다. 예를 들어, 전자 장치(ELD_1)는 2개보다 많은 복수 개의 비폴딩 영역들 및 서로 인접한 비폴딩 영역들 사이에 배치된 복수의 폴딩 영역들을 포함할 수 있다.

도 1b 및 도 1c에서는 폴딩축(FX)이 제2 방향(DR2)으로 연장된 것을 예시적으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 폴딩축(FX)은 제1 방향(DR1)과 나란한 방향을 따라 연장할 수도 있다. 이 경우, 제1 영역(AA1), 제2 영역(AA2), 및 제3 영역(AA3)은 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다.

액티브 영역(AA_1)은 적어도 하나의 전자 모듈들과 중첩될 수 있다. 예를 들어, 전자 모듈들은 카메라 모듈 및 근접 조도 센서 등을 포함할 수 있다. 전자 모듈들은 액티브 영역(AA_1)을 통해 전달되는 외부 입력을 수신하거나, 액티브 영역(AA_1)을 통해 출력을 제공할 수 있다. 카메라 모듈 및 근접 조도 센서 등과 중첩하는 액티브 영역(AA_1)의 일부분은 액티브 영역(AA_1)의 다른 일부분보다 높은 투과율을 가질 수 있다. 따라서, 복수의 전자 모듈들이 배치될 영역을 액티브 영역(AA_1) 주변의 주변 영역(NA)에 제공하지 않아도 된다. 그 결과, 전자 장치(ELD_1)의 전면 대비 액티브 영역(AA_1)의 면적 비율은 증가될 수 있다.

전자 장치(ELD_1)와 입력 장치(PN)는 양방향 통신이 가능할 수 있다. 전자 장치(ELD_1)는 입력 장치(PN)로 업 링크 신호를 제공할 수 있다. 입력 장치(PN)는 전자 장치(ELD_1)로 다운 링크 신호를 제공할 수 있다. 전자 장치(ELD_1)는 입력 장치(PN)로부터 제공되는 신호를 이용하여 입력 장치(PN)의 좌표를 감지할 수 있다. 다만, 이는 예시적으로 설명한 것이고, 입력 장치(PN)는 전자 장치(ELD_1)를 향하는 일 방향 통신을 통한 방식으로 동작될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 전자 장치의 단면도들이다. 이하, 도 2a 내지 도 2d를 참조하여 본 발명에 대해 설명한다.

도 2a에 도시된 것과 같이, 전자 장치(ELD)는 표시 패널(DP), 입력 센서(IS), 및 윈도우(WM)를 포함할 수 있다. 윈도우(WM)는 표시 패널(DP) 및 입력 센서(IS) 상에 배치되어 접착층(ADL)을 통해 결합될 수 있다.

윈도우(WM)는 베이스층(WM-BS) 및 차광패턴(WBM)을 포함할 수 있다. 베이스층(WM-BS)은 광학적으로 투명할 수 있다. 예를 들어, 베이스층(WM-BS)은 유리, 플라스틱, 필름을 포함할 수 있다.

차광패턴(WBM)은 유색의 유기막으로써 예컨대, 코팅 방식으로 베이스층(WM-BS)의 일면 상에 형성될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 차광패턴(WBM)은 베이스층(WM-BS) 내부에 삽입되거나 생략될 수도 있다.

표시 패널(DP)은 영상을 생성할 수 있다. 영상은 정지 영상과 동적 영상을 포함한다. 표시패널(DP)은 특별히 한정되는 것은 아니며 예를 들어, 유기발광표시패널(organic light emitting display panel) 또는 퀀텀닷 발광표시패널과 같은 발광형 표시패널일 수 있다.

도 2a를 참조하면, 입력센서(IS)는 표시패널(DP) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에 따르면, 입력센서(ISP)는 연속공정에 의해 표시패널(DP) 상에 형성될 수 있다. 즉, 입력센서(IS)가 표시패널(DP) 상에 직접 배치되는 경우, 접착층이 입력센서(ISP)와 표시패널(DP) 사이에 배치되지 않는다.

또는, 도 2b에 도시된 바와 같이, 입력센서(IS)와 표시패널(DP) 사이에 접착층(ADL)이 배치될 수 있다. 이 경우, 입력센서(IS)는 표시패널(DP)과 연속 공정에 의해 제조되지 않으며, 표시패널(DP)과 별도의 공정을 통해 제조된 후, 접착층(ADL)에 의해 표시패널(DP)의 상면에 고정될 수 있다.

도 2c에 도시된 것과 같이, 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 봉지기판(EC) 및 베이스층(BL)과 봉지기판(EC)을 결합하는 실런트(SM)를 포함할 수도 있다.

베이스층(BL)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(BL)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 본 실시예에서 베이스층(BL)은 수십 내지 수백 마이크로미터 두께를 갖는 박막 유리 기판일 수 있다. 베이스층(BL)은 다층 구조를 가질 수 있다. 예컨대, 폴리이미드 필름/적어도 하나의 무기층/폴리이미드 필름을 포함할 수 있다.

회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 상기 회로 소자는 신호라인들, 화소의 구동회로 등을 포함한다. 이에 대한 상세한 설명은 후술한다.

표시 소자층(DP-OLED)은 적어도 발광소자를 포함한다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기층을 더 포함할 수 있다.

봉지기판(EC)은 표시 소자층(DP-OLED)으로부터 소정의 갭(GP)을 두고 이격될 수 있다. 베이스층(BL) 및 봉지기판(EC)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 실런트(SM)는 유기 접착제 또는 프릿 등을 포함할 수 있다. 갭(GP)에는 소정의 물질이 충진될 수 도 있다. 흡습제 또는 수지물질이 갭(GP)에 충진될 수 있다.

도 2d에 도시된 것과 같이, 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 상부 절연층(TFL)을 포함한다. 상부 절연층(TFL)은 복수 개의 박막들을 포함할 수도 있다. 상부 절연층(TFL)은 발광소자를 보호하기 위한 보호층을 포함할 수 있다. 상부 절연층(TFL)은 적어도 무기층/유기층/무기층을 포함하는 박막 봉지층을 포함할 수 있다. 박막 봉지층은 보호층 상에 배치될 수 있다.

도 3은 본 발명의 일 실시예에 따른 전자 장치와 입력 장치를 개략적으로 도시한 블록도이다. 도 3을 참조하면, 전자 장치(ELD)는 표시 패널(DP), 입력 센서(IS), 및 센서 제어 회로(200)를 포함할 수 있다.

입력 센서(IS)는 시분할 구동될 수 있다. 예를 들어, 입력 센서(IS)는 제1 모드 및 제2 모드로 교대로 반복되어 구동될 수 있다. 상기 제1 모드는 터치(TC)에 의한 입력을 감지하는 모드일 수 있고, 상기 제2 모드는 입력 장치(PN)에 의한 입력을 감지하는 모드일 수 있다. 상기 제1 모드는 상호 정전 용량의 변화를 근거로 터치(TC)를 감지하는 모드일 수 있고, 상기 제2 모드는 정전 용량의 변화를 근거로 입력 장치(PN)에 의한 입력을 감지하는 모드일 수 있다.

센서 제어 회로(200)는 입력 센서(IS)로 신호를 제공하거나, 입력 센서(IS)로부터 감지 신호를 수신할 수 있다. 센서 제어 회로(200)는 제어 회로(210), 신호 생성 회로(220), 터치 검출 회로(230), 및 입력 장치 검출 회로(240)를 포함할 수 있다.

제어 회로(210), 신호 생성 회로(220), 터치 검출 회로(230), 및 입력 장치 검출 회로(240)는 동작에 따라 구성 요소의 명칭을 정의한 것이다. 따라서, 제어 회로(210), 신호 생성 회로(220), 터치 검출 회로(230), 및 입력 장치 검출 회로(240)는 단일의 칩 내에 구현되거나, 제어 회로(310), 신호 생성 회로(220), 터치 검출 회로(230), 및 입력 장치 검출 회로(240) 중 일부와 다른 일부는 서로 다른 칩 내에 구현될 수도 있다.

제어 회로(210)는 신호 생성 회로(220), 터치 검출 회로(230), 및 입력 장치 검출 회로(240)의 동작을 제어할 수 있다. 신호 생성 회로(220)는 신호를 입력 센서(IS)로 제공할 수 있다. 터치 검출 회로(230)는 상기 제1 모드에서 센서층(200)으로부터 감지 신호를 수신할 수 있다. 입력 장치 검출 회로(240)는 상기 제2 모드에서 입력 센서(IS)로부터 감지 신호를 수신할 수 있다.

상기 제2 모드가 시작될 때, 입력 센서(IS)는 입력 장치(PN)로 업링크 신호(ULS)를 제공할 수 있다. 입력 장치(PN)는 업링크 신호(ULS)를 수신하여 전자 장치(ELD)와 동기화되는 경우, 입력 장치(PN)는 입력 센서(IS)를 향해 다운 링크 신호(DLS)를 제공할 수 있다.

입력 장치(PN)는 전원(110), 메모리(120), 제어부(130), 송신부(140), 수신부(150), 및 펜 팁(160)을 포함할 수 있다. 다만, 입력 장치(PN)을 구성하는 구성 요소들이 상기 나열된 구성 요소들에 제한되는 것은 아니다. 예를 들어, 입력 장치(PN)은 펜 팁(160)을 신호 송신 모드 또는 신호 수신 모드로 전환하는 전극 스위치, 압력을 감지하는 압력 센서, 또는 회전을 감지하는 회전 센서 등을 더 포함할 수도 있다.

전원(110)은 입력 장치(PN)에 전원을 공급하는 배터리 또는 고용량 커패시터를 포함할 수 있다. 메모리(120)는 입력 장치(PN)의 기능 정보를 저장할 수 있다. 제어부(130)는 입력 장치(PN)의 동작을 제어할 수 있다. 송신부(140) 및 수신부(150) 각각은 펜 팁(160)을 통해 전자 장치(ELD)와 통신할 수 있다. 송신부(140)는 신호 발생기 또는 송신 회로로 지칭될 수 있고, 수신부(150)는 신호 수신기 또는 수신 회로로 지칭될 수 있다. 한편, 이는 예시적으로 설명한 것이고, 입력 장치(PN)를 구성하는 구성들 중 적어도 어느 하나는 생략될 수도 있다. 또는, 입력 장치(PN)는 도시된 구성들 외에 다른 구성을 더 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 4는 본 발명의 일 실시예에 다른 전자 장치의 일부를 도시한 단면도이다.

도 4를 참조하면, 전자 장치(ELD)는 표시패널(DP) 및 표시패널(DP) 위에 직접 배치된 입력센서(ISP)를 포함할 수 있다. 표시패널(DP)은 베이스층(BL), 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 상부 절연층(TFL)을 포함할 수 있다.

베이스층(BL)은 회로 소자층(DP-CL)이 배치되는 베이스 면을 제공할 수 있다. 회로 소자층(DP-CL)은 베이스층(BL) 위에 배치될 수 있다. 회로 소자층(DP-CL)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(BL) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이후, 회로 소자층(DP-CL)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.

베이스층(BL)의 상면에 적어도 하나의 무기층이 형성된다. 본 실시예에서 표시패널(DP)은 버퍼층(BFL)을 포함하는 것으로 도시되었다. 버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있으며, 실리콘옥사이드층과 실리콘나이트라이드층은 교대로 적층될 수 있다.

반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.

도 4는 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도펀트 또는 P형 도펀트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도펀트로 도핑된 도핑영역을 포함한다. 제2 영역은 비-도핑영역이거나, 제1 영역 대비 낮은 농도로 도핑될 수 있다.

제1 영역의 전도성은 제2 영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 제2 영역은 실질적으로 트랜지스터(TR)의 액티브 영역(또는 채널 영역)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 영역 또는 드레인 영역일 수 있다.

화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광소자를 포함하는 등가 회로를 가질 수 있으며, 화소의 등가 회로도는 다양한 형태로 변형될 수 있다. 도 4에서는 화소에 포함되는 하나의 트랜지스터(TR) 및 발광소자(ED)를 예시적으로 도시하였다.

트랜지스터(TR)의 소스 영역(SR), 채널 영역(CHR), 및 드레인 영역(DR)이 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SR) 및 드레인 영역(DR)은 단면 상에서 채널 영역(CHR)으로부터 서로 반대 방향에 제공될 수 있다. 도 4에는 반도체 패턴의 제1 영역으로 형성된 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 신호 라인(SCL)은 평면 상에서 트랜지스터(TR)와 전기적으로 연결될 수 있다.

제1 절연층(IL1)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(IL1)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(IL1)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(IL1)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(IL1)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(IL1)뿐만 아니라 후술하는 회로 소자층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.

트랜지스터(TR)의 게이트(GE)는 제1 절연층(IL1) 위에 배치된다. 게이트(GE)는 금속 패턴의 일부분일 수 있다. 게이트(GE)는 채널 영역(CHR)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GE)는 마스크로써 기능할 수 있다.

제2 절연층(IL2)은 제1 절연층(IL1) 위에 배치되며, 게이트(GE)를 커버할 수 있다. 제2 절연층(IL2)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(IL2)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(IL2)은 단층의 실리콘옥사이드층일 수 있다.

제3 절연층(IL3)은 제2 절연층(IL2) 위에 배치될 수 있으며, 본 실시예에서 제3 절연층(IL3)은 단층의 실리콘옥사이드층일 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(IL3) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층(IL1, IL2, IL3)을 관통하는 컨택홀(CNT1)을 통해 신호 라인(SCL)에 접속될 수 있다.

제4 절연층(IL4)은 제3 절연층(IL3) 위에 배치될 수 있다. 제4 절연층(IL4)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(IL5)은 제4 절연층(IL4) 위에 배치될 수 있다. 제5 절연층(IL5)은 유기층일 수 있다.

제2 연결 전극(CNE2)은 제5 절연층(IL5) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(IL4) 및 제5 절연층(IL5)을 관통하는 컨택홀(CNT2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.

제6 절연층(IL6)은 제5 절연층(IL5) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(IL6)은 유기층일 수 있다. 표시 소자층(DP-OLED)은 회로 소자층(DP-CL) 위에 배치될 수 있다. 표시 소자층(DP-OLED)은 발광소자(ED)를 포함할 수 있다. 발광소자(ED)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다. 예를 들어, 발광층(EL)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.

제1 전극(AE)은 제6 절연층(IL6) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(IL6)을 관통하는 컨택홀(CNT3)을 통해 제2 연결 전극(CNE2)에 연결될 수 있다.

화소 정의막(IL7)은 제6 절연층(IL6) 위에 배치되며, 제1 전극(AE)의 일부분을 커버할 수 있다. 화소 정의막(IL7)에는 개구부(OP7)가 정의된다. 화소 정의막(IL7)의 개구부(OP7)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 본 실시예에서 발광영역(PXA)은 개구부(OP7)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다. 비발광영역(NPXA)은 발광영역(PXA)을 에워쌀 수 있다.

발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 개구부(OP7)에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.

제2 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치될 수 있다. 제2 전극(CE)에는 공통 전압이 제공될 수 있으며, 제2 전극(CE)은 공통 전극으로 지칭될 수 있다.

도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 화소들에 공통으로 형성될 수 있다.

입력센서(ISP)는 연속된 공정을 통해 상부 절연층(TFL)의 상면에 직접 형성될 수 있다. 입력센서(ISP)는 제1 센서 절연층(IIL1), 제1 도전층(ICL1), 제2 센서 절연층(IIL2), 제2 도전층(ICL2), 및 제3 센서 절연층(IIL3)을 포함할 수 있다. 본 발명의 일 실시예에서, 제1 센서 절연층(IIL1)은 생략될 수 도 있다.

제1 도전층(ICL1) 및 제2 도전층(ICL2) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 갖는 복수 개의 패턴들을 포함할 수 있다. 단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.

다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.

제2 센서 절연층(IIL2)은 제1 도전층(ICL1)을 커버하고, 제3 센서 절연층(IIL3)은 제2 도전층(ICL2)을 커버한다. 제1 센서 절연층(IIL1) 내지 제3 센서 절연층(IIL3)이 단층으로 도시되었으나, 이에 제한되지 않는다.

제1 센서 절연층(IIL1) 및 제2 센서 절연층(IIL2) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.

제3 센서 절연층(IIL3)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.

표시 소자층(DP-OLED)과 입력센서(ISP) 사이의 거리가 가까워질수록, 입력센서(ISP)는 표시 소자층(DP-OLED)으로부터 제공되는 신호에 의한 영향을 크게 받을 수 있다. 제1 도전층(ICL1) 및/또는 제2 도전층(ICL2)과 제2 전극(CE) 사이에 형성된 로드 커패시터(Cb)의 커패시턴스는 표시 소자층(DP-OLED)의 동작에 따라 변화된다. 표시 소자층(DP-OLED)으로부터 간섭 받는 신호는 입력센서(ISP)의 관점에서 노이즈로 작용될 수 있다.

도 5a는 본 발명의 일 실시예에 따른 입력 센서의 평면도이다. 도 5b는 도 5a에 도시된 AA영역을 확대하여 도시한 평면도이다. 이하, 도 5a 및 도 5b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 4에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 5a에 도시된 것과 같이, 입력 센서(IS)는 베이스 기판(BS), 제1 감지 전극(TE1), 제2 감지 전극(TE2), 복수의 감지 라인들(TL1, TL2, TL3), 및 감지 패드들(T1, T2, T3)을 포함할 수 있다.

베이스 기판(BS)은 투명 기판, 절연 기판, 필름, 유리 등 도전 패턴이 형성될 수 있는 기저층이라면 다양한 물질이 적용될 수 있다. 또는 베이스 기판(BS)은 표시 패널(DP: 도 2c 참조)일 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 감지 전극(TE1) 및 제2 감지 전극(TE2)은 액티브 영역(IS_AA)에 배치된다. 감지 유닛(220)은 제1 감지 전극(TE1) 및 제2 감지 전극(TE2) 사이의 정전 용량의 변화를 통해 외부 입력(TC)에 대한 정보를 얻을 수 있다.

액티브 영역(IS_AA)은 메인 영역(MR)과 에지 영역(ER)을 포함할 수 있다. 메인 영역(MR)은 에지 영역(ER)에 비해 상대적으로 입력 센서(IS)의 중심에 정의되는 영역일 수 있다. 메인 영역(MR)은 센싱 피치(PT)가 3개 이상 존재하고, 센싱 피치들(PT)이 서로 동일한 크기로 유지되는 영역일 수 있다.

본 실시예에서, 하나의 센싱 피치(PT)는 단위 센싱 영역의 너비와 대응될 수 있다. 예를 들어, 본 실시예에서 단위 센싱 영역(UC)은 도 5a에 있어서 제1 감지 전극(TE1)과 제2 감지 전극(TE2)이 교차하는 영역 중 대응되는 영역에 사각 형상으로 표시되었다.

단위 센싱 영역(UC)에 있어서, 제1 방향(DR1)에서의 센싱 피치는 제1 센서부(SP1)의 제1 방향(DR1)에서의 너비로 정의될 수 있고, 제2 방향(DR2)에서의 센싱 피치는 제2 센서부(SP2)의 제2 방향(DR2)의 너비로 정의될 수 있다. 본 실시예에서 센싱 피치들(PT, PT_E1, PT_E2)은 제1 방향(DR1)에서의 센싱 피치들일 수 있다.

한편, 본 실시예에서 단위 센싱 영역(UC)은 제1 전극(TE1)과 제2 전극(TE2)의 교차부를 중심으로 도시되었으나, 이는 예시적으로 도시한 것이고, 단위 센싱 영역(UC)은 제1 전극(TE1)과 제2 전극(TE2)의 가장 자리가 마주하는 영역에 정의될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

에지 영역(ER)은 메인 영역(MR)을 에워싸는 영역일 수 있다. 에지 영역(ER)은 하나의 메인 센싱 피치(PT)와 대응되는 너비를 가진 영역일 수 있다. 에지 영역(ER)에는 센싱 피치(PT_E1, PT_E2)가 2개 존재하고, 센싱 피치들(PT_E1, PT_E2)이 서로 동일하거나 상이한 크기를 가질 수 있다. 에지 영역(ER)의 센싱 피치들(PT_E1, PT_E2)은 메인 영역(MR)의 센싱 피치들(PT)보다 상대적으로 작은 크기를 가질 수 있다.

제1 감지 전극(TE1)은 복수의 제1 패턴들(P1), 제1 에지 패턴(P1_E1), 및 제2 에지 패턴(P1_E2)을 포함할 수 있다. 복수의 제1 패턴들(P1), 제1 에지 패턴(P1_E1), 및 제2 에지 패턴(P1_E2)은 제1 방향(DR1)을 따라 배열되고 각각이 제2 방향(DR2)을 따라 연장된다.

제1 패턴들(P1)은 액티브 영역(IS_AA) 중 메인 영역(MR)에 배치된다. 제1 패턴들(P1) 각각은 제1 센서부들(SP1) 및 제1 연결부들(CP1)을 포함한다. 제1 센서부들(SP1)은 제2 방향(DR2)을 따라 이격되어 배치된다.

제1 센서부들(SP1)은 제2 감지 전극(TE2)과 마주하는 복수의 변들을 가진다. 본 실시예에서, 제1 센서부들(SP1) 각각의 형상은 네 변들을 가진 마름모 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제1 센서부들(SP1)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 연결부들(CP1)은 각각 제2 방향(DR2)을 따라 연장된다. 제1 연결부들(CP1)은 두 개의 제1 센서부들(SP1) 사이에 배치되어 두 개의 제1 센서부들(SP1)을 전기적으로 연결한다. 본 실시예에서, 제1 연결부들(CP1)은 제1 센서부들(SP1)과 일체의 형상을 가진 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 입력 센서(IS)에 있어서, 제1 연결부들(CP1)은 제1 센서부들(SP1)로부터 독립적인 공정을 통해 형성되거나, 다른 층 상에 배치되어 컨택홀 등을 통해 연결될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 에지 패턴(P1_E1) 및 제2 에지 패턴(P1_E2)은 제1 패턴들(P1)의 외측에 배치된다. 제1 에지 패턴(P1_E1) 및 제2 에지 패턴(P1_E2)은 제1 패턴들(P1)과 상이한 형상 및 상이한 평면적을 가진다. 제1 에지 패턴(P1_E1) 및 제2 에지 패턴(P1_E2) 각각의 평면적은 제1 패턴들(P1) 각각의 평면적보다 작을 수 있다.

제1 에지 패턴(P1_E1)은 복수의 제1 에지 센서부들(SE1) 및 복수의 제1 에지 연결부들(CE1)을 포함할 수 있다. 제1 에지 센서부들(SE1)은 제2 방향(DR2)을 따라 이격되어 배치된다.

제1 에지 센서부들(SE1)은 제2 감지 전극(TE2)과 마주하는 변 및 제2 에지 센서부들(SE2)과 마주하는 변들을 가진다. 예를 들어, 본 실시예에서, 제1 에지 센서부들(SE1) 각각은 제2 감지 전극(TE2)과 마주하는 두 변들 및 제2 에지 센서부들(SE2)과 마주하는 한 변을 포함하는 다각형 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제1 에지 센서부들(SE1)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 에지 센서부들(SE1) 각각의 평면적은 제1 센서부들(SP1) 각각의 평면적보다 작을 수 있다. 제1 에지 센서부들(SE1) 각각의 너비는 제1 센서부들(SP1) 각각의 너비보다 작을 수 있다.

제1 에지 연결부들(CE1)은 각각 제2 방향(DR2)을 따라 연장된다. 제1 에지 연결부들(CE1)은 두 개의 제1 에지 센서부들(SE1) 사이에 배치되어 인접하는 두 개의 제1 에지 센서부들(SE1)을 전기적으로 연결한다. 본 실시예에서, 제1 에지 연결부들(CE1)은 제1 에지 센서부들(SE1)과 일체의 형상을 가진 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 입력 센서(IS)에 있어서, 제1 에지 연결부들(CE1)은 제1 에지 센서부들(SE1)로부터 독립적인 공정을 통해 형성되거나, 다른 층 상에 배치되어 컨택홀 등을 통해 연결될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

제2 에지 패턴(P1_E2)은 복수의 제2 에지 센서부들(SE2) 및 복수의 제1 에지 연결부들(CE2)을 포함할 수 있다. 제1 에지 센서부들(SE2)은 제2 방향(DR2)을 따라 이격되어 배치된다.

제1 에지 센서부들(SE2)은 제2 감지 전극(TE2)과 마주하는 변 및 제1 에지 센서부들(SE1)과 마주하는 변들을 가진다. 예를 들어, 본 실시예에서, 제2 에지 센서부들(SE2) 각각은 제2 감지 전극(TE2)과 마주하는 두 변들 및 제1 에지 센서부들(SE1)과 마주하는 한 변을 포함하는 다각형 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제2 에지 센서부들(SE2)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제2 에지 센서부들(SE2) 각각의 평면적은 제1 센서부들(SP1) 각각의 평면적보다 작을 수 있다. 제2 에지 센서부들(SE2) 각각의 너비는 제1 센서부들(SP1) 각각의 너비보다 작을 수 있다. 본 실시예에서 센서부의 너비는 센싱 피치와 대응될 수 있다.

제2 에지 연결부들(CE2)은 각각 제2 방향(DR2)을 따라 연장된다. 제2 에지 연결부들(CE2)은 두 개의 제2 에지 센서부들(SE2) 사이에 배치되어 인접하는 두 개의 제2 에지 센서부들(SE2)을 전기적으로 연결한다. 본 실시예에서, 제2 에지 연결부들(CE2)은 제2 에지 센서부들(SE2)과 일체의 형상을 가진 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 입력 센서(IS)에 있어서, 제2 에지 연결부들(CE2)은 제2 에지 센서부들(SE2)로부터 독립적인 공정을 통해 형성되거나, 다른 층 상에 배치되어 컨택홀 등을 통해 연결될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 에지 센서부들(SE1) 및 제2 에지 센서부들(SE2)은 제1 센서부들(SP1)과 상이한 형상을 가진다. 제1 에지 센서부들(SE1) 및 제2 에지 센서부들(SE2)은 제1 센서부들(SP1)보다 작은 평면적을 가진 형상일 수 있다. 본 실시예에서, 하나의 제1 에지 센서부(SE1) 및 하나의 제2 에지 센서부(SE2)는 하나의 제1 센서부(SP1)로부터 분할된 형상을 가질 수 있다. 즉, 하나의 제1 에지 센서부(SE1)와 하나의 제2 에지 센서부(SE2)가 합쳐진 형상은 하나의 제1 센서부(SP1)와 대응되는 형상일 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제1 에지 센서부들(SE1)과 제2 에지 센서부들(SE2)은 에지 영역(ER)에 배치되어 제2 감지 전극(TE2)과 전계를 형성할 수 있다면 다양한 형상들을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제2 감지 전극(TE2)은 복수의 제2 패턴들(P2)을 포함할 수 있다. 제2 패턴들(P2)은 제2 방향(DR2)을 따라 배열되고 각각이 제1 방향(DR1)을 따라 연장된다. 제2 패턴들(P2)은 메인 영역(MR) 및 에지 영역(ER)에 모두 중첩하여 배치된다. 제2 패턴들(P2) 각각은 제2 센서부들(SP2) 및 제2 연결부들(CP2)을 포함한다. 제2 센서부들(SP2)은 제1 방향(DR2)을 따라 이격되어 배치된다.

제2 센서부들(SP2)은 제1 감지 전극(TE1)과 마주하는 복수의 변들을 가진다. 본 실시예에서, 제1 센서부들(SP1) 각각의 형상은 제1 센서부들(SP1)과 대응되는 마름모 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제2 센서부들(SP2)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제2 연결부들(CP2)은 각각 제1 방향(DR1)을 따라 연장된다. 제2 연결부들(CP2)은 두 개의 제2 센서부들(SP2) 사이에 배치되어 인접하는 두 개의 제2 센서부들(SP2)을 전기적으로 연결한다. 본 실시예에서, 제2 연결부들(CP2)은 제1 센서부들(SP2)과 일체의 형상을 가진 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 입력 센서(IS)에 있어서, 제2 연결부들(CP2)은 제2 센서부들(SP2)로부터 독립적인 공정을 통해 형성되거나, 다른 층 상에 배치되어 컨택홀 등을 통해 연결될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

감지 라인들(TL1, TL2, TL3)은 주변 영역(NAA)에 배치된다. 감지 라인들(TL1, TL2, TL3)은 제1 감지 라인들(TL1), 제2 감지 라인들(TL2), 및 제3 감지 라인들(TL3)을 포함할 수 있다.

제1 감지 라인들(TL1)은 제1 감지 전극들(TE1) 중 제1 패턴들(P1)에 각각 연결된다. 본 실시예에서, 제1 감지 라인들(TL1)은 제1 패턴들(P1)의 양단들 중 하측 단들에 각각 연결된다. 제2 감지 라인들(TL2)은 제2 감지 전극들(TE2)의 일 단 들에 각각 연결된다. 본 실시예에서, 제2 감지 라인들(TL2)은 제2 감지 전극들(TE2)의 양단들 중 좌측 단들에 각각 연결된다. 제3 감지 라인들(TL3)은 제1 감지 전극들(TE1) 중 제1 및 제2 에지 패턴들(P1_E1, P1_E2)에 각각 연결된다.

감지 패드들(T1, T2, T3)은 주변 영역(NAA)에 배치된다. 감지 패드들(T1, T2, T3)은 제1 감지 패드들(T1), 제2 감지 패드들(T2), 및 제3 감지 패드들(T3)를 포함할 수 있다. 제1 감지 패드들(T1)은 제1 감지 라인들(TL1)에 각각 연결되고 제2 감지 패드들(T2)은 제2 감지 라인들(TL2)에 각각 연결되며, 제3 감지 패드들(T3)은 제3 감지 라인들(TL3)에 각각 연결된다. 제1 감지 전극(TE1)은 제1 및 제3 감지 패드들(T1, T3)을 통해 외부 신호를 인가 받거나 감지 신호를 외부로 출력할 수 있다. 마찬가지로, 제2 감지 전극(TE2)은 제2 및 감지 패드들(T2)을 통해 외부 신호를 인가 받거나 감지 신호를 외부로 출력할 수 있다.

상술한 바와 같이, 입력 센서(IS)는 제1 전극(TE1)과 제2 전극(TE2) 사이의 정전 용량 변화를 통해 외부 입력을 감지한다. 본 발명에 있어서, 메인 영역(MR)에서의 외부 입력 감지는 제1 패턴들(P1) 및 제2 패턴들(P2) 사이의 정전 용량을 통해 감지될 수 있다. 메인 영역(MR)은 전 영역에 대해 실질적으로 동일한 센싱 피치들(PT)이 정의되고 전 영역에 대해 고른 감도를 제공할 수 있다.

에지 영역(ER)에서의 외부 입력 감지는 제1 에지 패턴들(P1_E1)과 제2 패턴들(P2) 사이 및 제2 에지 패턴들(P1_E2)과 제2 패턴들(P2) 사이의 정전 용량을 통해 감지될 수 있다. 에지 영역(ER)에는 적어도 2 개의 센싱 피치들(PT_E1, PT_E2)이 정의될 수 있다. 에지 영역(ER)에서의 센싱 피치들(PT_E1, PT_E2)은 실질적으로 메인 영역(MR)에서의 센싱 피치들(PT)보다 작을 수 있다. 본 실시예에서 에지 영역(ER)에서의 센싱 피치들(PT_E1, PT_E2)의 합은 실질적으로 메인 영역(MR)에서의 하나의 센싱 피치(PT)와 대응될 수 있다.

본 발명에 따르면, 에지 영역(ER)에 제공되는 센싱 피치는 2 개 이상으로 분할하여 제공될 수 있다. 에지 영역(ER)에서의 센싱 영역은 제1 에지 패턴(P1_E1)과 제2 전극(TE2)의 가장자리들이 마주하는 영역일 수 있다. 에지 영역(ER)에서의 센싱 피치들(PT_E1, PT_E2)은 메인 영역에서의 센싱 피치(PT)보다 작을 수 있다. 다만, 동일 면적 내에서 메인 영역(MR) 대비 더 많은 센싱 피치들(PT_E1, PT_E2)이 확보될 수 있다. 본 발명에 따르면, 동일 영역 내에서 센싱을 위한 전극을 분할함으로써, 센싱 피치가 세분화될 수 있고, 이에 따라 에지 영역에서의 감도의 정확도가 향상될 수 있다.

도 6a는 비교 실시예에 따른 입력 센서의 일부 영역을 도시한 평면도이다. 도 6b는 비교 실시예에 따른 입력 센서의 단면도이다. 도 7a는 본 발명의 일 실시예에 따른 입력 센서의 일부 영역을 도시한 평면도이다. 도 7b는 입력 센서의 모식도이다. 이하, 도 6a 내지 도 7b를 참조하여 본 발명에 대해 설명한다.

도 6a 및 도 6b에 도시된 것과 같이, 비교 실시예(RS)는 본 발명의 제1 전극(TE1) 및 제2 전극(TE2)에 대응되는 제1 및 제2 전극들(TE1_R, TE2_R)을 포함하고, 제1 에지 패턴(P1_E1)이나 제2 에지 패턴(P1_E2)을 포함하지 않는다. 즉, 비교 실시예(RS)의 제1 전극(TE1_R)은 복수의 제1 패턴들(P1)만을 포함하고, 제2 전극(TE2_R)은 복수의 제2 패턴들(P2)만을 포함한다.

비교 실시예(RS)는 에지 영역(ER)에서 하나의 센싱 피치(PT)를 가질 수 있다. 이때, 에지 영역(ER)에서의 센싱 피치(PT)는 메인 영역(MR)에서의 센싱 피치(PT)와 실질적으로 동일할 수 있다.

도 6b에는 외부 입력이 펜에 의해 가해지는 경우를 도시하였다. 메인 영역(MR)에 입력된 펜(PN_A)은 감지 전극들(TE)과 정전 용량을 형성하고, 이렇게 형성된 정전 용량을 통해 펜(PN_A)이 입력된 위치 좌표가 산출될 수 있다. 이와 달리, 펜의 입력이 이동되어 에지 영역(ER)에 입력된 펜(PN_B)도 감지 전극들(TE)과 정전 용량을 형성할 수 있으나, 정전 용량을 형성하는 패턴들의 수가 상대적으로 적게 된다. 예를 들어, 도 6b에 도시된 바와 같이, 메인 영역(MR)에 입력된 펜(PN_A)은 3 개의 패턴들과 정전 용량을 형성하지만, 에지 영역(ER)에 입력된 펜(PN_B)은 2 개의 패턴들과 정전 용량을 형성하게 된다. 이에 따라, 에지 영역(ER)에 입력된 펜(PN_B)의 좌표 정보를 얻기 위한 정전 용량 정보가 메인 영역(MR)에 비해 부족할 수 있다.

도 6b에는 입력 센서에 인가된 외부 입력의 물리적인 위치들(PS_R)이 점(point)으로 도시되고, 이를 통해 계산된 위치들(PS_C)이 삼각형으로 도시되었다. 이에 따르면, 메인 영역(MR)에서 얻어진 계산 값들(V_M)은 실질적으로 외부 입력의 물리적인 위치들(PS_R)과 일치하는 값으로 얻어지지만, 에지 영역(ER)에서 얻어진 계산 값들(V_E)은 실질적으로 외부 입력의 물리적인 위치들(PS_R)과 상이한 값으로 얻어질 수 있다. 즉, 물리적인 위치들(PS_R) 중 에지 영역(ER)에 인가되는 외부 입력(PS_RE)에 대한 좌표값 산출에 오류나 왜곡이 발생될 수 있다.

도 7a에 도시된 것과 같이, 본 발명의 일 실시예에 따른 입력 센서(IS)는 에지 영역(ER)에서 2 이상으로 분할된 센싱 피치들(PT_E1, PT_E2)을 제공할 수 있다. 동일 영역 내에서 비교 실시예(RS)의 제1 전극들(TE1_R)은 4 개의 감지 라인들(TL1a~TL1d)에 연결되고, 본 발명의 일 실시예에 따른 입력 센서(IS)의 제1 전극들(TE1)은 5 개의 감지 라인들(TL1a, TL1b, TL1c, TL1d, TL31, TL32)에 연결될 수 있다. 이에 따라, 동일 영역 내에서 입력 센서(IS)는 5 개 지점에서의 외부 입력을 감지할 수 있는 것과 같은 효과를 낼 수 있다. 즉, 동일 영역 내에서의 감도가 세분화될 수 있다.

구체적으로, 에지 영역(ER)에 입력되는 위치 정보에 대해 2 가지의 위치들(PS_RE1, PS_RE2)이 서로 구별되어 감지될 수 있다. 에지 영역(ER)에서의 감지 패턴 분할로 인해, 에지 영역(ER)에서의 센싱 피치 수가 증가된다. 이에 따라, 에지 영역(ER)에서의 감도가 향상될 수 있다.

도 7b를 참조하면, 입력 센서(IS)는 용이한 비교를 위해 비교 실시예(RS)와 대응되게 도시되었다. 도 7b에는 외부 입력의 실제 이동 경로(RT_R), 비교 실시예(RS)에서 계산된 좌표 정보(RT_C), 및 본 발명의 일 실시예에 따른 입력 센서에서 계산된 좌표 정보(RT_E)를 함께 도시하였다. 도 7b에 도시된 바와 같이, 외부 입력의 실제 이동 경로(RT_R)가 화살표 방향을 따라 진행된다고 할 때, 비교 실시예(RS)에서 계산된 좌표 정보(RT_C)는 에지 영역(ER)에서 외부 입력의 실제 이동 경로(RT_R)와 큰 차이를 보이며 왜곡되게 나타나는 것을 알 수 있다. 이와 달리, 본 발명의 일 실시예에 따른 입력 센서에서 계산된 좌표 정보(RT_E)는 에지 영역(ER)에서 외부 입력의 실제 이동 경로(RT_R)와 실질적으로 유사하게 나타나는 것을 알 수 있다.

본 발명에 따르면, 에지 영역(ER)에서 외부 입력 감지를 위한 전극 패턴을 세분화하고, 센싱 피치 수를 증가시킴으로써, 에지 영역(ER)에서의 감도를 향상시킬 수 있다. 이에 따라, 메인 영역(MR)과 에지 영역(ER)에서 고른 감도를 제공하는 전자 장치가 제공될 수 있다.

도 8a 및 도 8b는 본 발명의 일 실시예에 따른 입력 센서의 일부를 도시한 평면도들이다. 도 8a 및 도 8b에는 도 7a와 대응되는 영역을 도시하였다. 이하, 도 8a 및 도 8b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 7b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 8a에 도시된 것과 같이, 입력 센서(IS_A)에 있어서, 제1 에지 패턴(PT_E1)과 제2 에지 패턴(PT_E2)은 서로 상이한 형상을 가질 수 있다. 이에 따라, 제1 에지 패턴(PT_E1)과 제2 전극(TE2) 사이의 센싱 영역의 형상은 제2 에지 패턴(PT_E2)과 제2 전극(TE2) 사이의 센싱 영역의 형상과 상이할 수 있다. 제2 감지 전극(TE2)과 마주하며 형성되는 센싱 영역이 증가될수록 외부 입력의 감도는 향상될 수 있다. 본 발명에 따르면, 제1 에지 패턴(PT_E1)과 제2 에지 패턴(PT_E2)의 형상을 독립적으로 설계함으로써, 에지 영역(ER)에서의 감도를 용이하게 제어할 수 있다.

또는, 도 8b에 도시된 것과 같이, 입력 센서(IS_B)는 다양한 형상의 제1 전극(TE1)과 제2 전극(TE2)을 포함할 수 있다. 제1 전극(TE1)은 복수의 제1 패턴들(P1B), 제1 에지 패턴(P1_E1B), 및 제2 에지 패턴(P1_E2B)을 포함할 수 있다. 제2 전극(TE2)은 복수의 제2 패턴들(P2B)을 포함할 수 있다. 제2 패턴들(P2B) 각각은 액티브 영역(IS_AA)에서 서로 분리되어 배치되고 액티브 영역(IS_AA) 밖에서 서로 연결되는 복수의 서브 패턴들(P2B1, P2B2)을 포함할 수 있다. 입력 센서(IS_B)는 서브 패턴들(P2B1, P2B2)을 포함하는 제2 전극(TE2)을 포함함으로써, 메인 영역(MR)에서의 센싱 영역을 증가시킬 수 있다.

제1 에지 패턴(P1_E1B) 및 제2 에지 패턴(P1_E2B)은 제1 전극(TE1)이나 제2 전극(TE2)의 형상에 관계없이 적용될 수 있다. 제1 에지 패턴(P1_E1B) 및 제2 에지 패턴(P1_E2B)은 에지 영역(ER)에서의 센싱 피치 수를 메인 영역(MR)에 비해 증가시킬 수 있다면 다양한 형상 및 다양한 수로 제공될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 9은 본 발명의 일 실시예에 따른 입력 센서의 평면도이다. 도 9에는 도 5a와 대응되는 영역을 도시하였다. 이하, 도 9을 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 8b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 9에 도시된 것과 같이, 입력 센서(IS_1)는 제1 감지 전극(TE1_1) 및 제2 감지 전극(TE2_1)을 포함할 수 있다. 제1 감지 전극(TE1_1)은 메인 영역(MR)에 배치되는 복수의 제1 패턴들(P1), 에지 영역(ER)에 배치되는 제1 에지 패턴(P1_E1), 및 제2 에지 패턴(P1_E2)을 포함할 수 있다. 제1 에지 패턴(P1_E1) 및 제2 에지 패턴(P1_E2)은 각각 복수로 제공되어 메인 영역(MR)을 기준으로 좌우에 존재하는 에지 영역(ER)에 각각 배치될 수 있다.

제2 감지 전극(TE2_2)은 메인 영역(MR)에 배치되는 복수의 제2 패턴들(P2), 에지 영역(ER)에 배치되는 제3 에지 패턴(P2_E1), 및 제4 에지 패턴(P2_E2)을 포함할 수 있다. 제3 에지 패턴(P2_E1) 및 제4 에지 패턴(P2_E2)은 각각 복수로 제공되어 메인 영역(MR)을 기준으로 상하에 존재하는 에지 영역(ER)에 각각 배치될 수 있다.

본 발명에 따르면, 입력 센서(IS_1)는 에지 영역(ER) 전 영역에 배치된 에지 패턴들(P1_E1, P1_E2, P2_E1, P2_E2)을 포함할 수 있다. 이에 따라, 에지 영역(ER) 전체에서 메인 영역(MR)에 비해 세분화된 센싱 피치들이 제공될 수 있고, 에지 영역(ER)의 감도가 향상될 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

ELD: 전자 장치 IS: 입력 센서
TE1: 제1 감지 전극 TE2: 제2 감지 전극
MR: 메인 영역 ER: 에지 영역
P1_E1: 제1 에지 패턴 P1_E2: 제2 에지 패턴

Claims

액티브 영역에 배치된 제1 감지 전극;
상기 액티브 영역에 배치되고 상기 제1 감지 전극과 정전 용량을 형성하는 제2 감지 전극; 및
상기 액티브 영역에 인접하는 주변 영역에 배치되고 상기 제1 감지 전극 및 상기 제2 감지 전극에 각각 연결된 복수의 감지 라인들을 포함하고,
상기 제1 감지 전극은,
상기 액티브 영역 중 메인 영역에 배치되고, 제1 방향을 따라 배열되고 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 복수의 제1 패턴들;
상기 액티브 영역 중 상기 메인 영역과 상기 주변 영역 사이에 정의되는 에지 영역에 배치되고, 상기 제1 방향에서 상기 제1 패턴들로부터 이격되고 상기 제2 방향을 따라 연장된 제1 에지 패턴; 및
상기 에지 영역에 배치되고, 상기 제1 방향에서 상기 제1 에지 패턴으로부터 이격되고 상기 제2 방향을 따라 연장된 제2 에지 패턴을 포함하고,
상기 제1 및 제2 에지 패턴들 각각의 평면적은 상기 제1 패턴들 각각의 평면적보다 작은 전자 장치.
제1 항에 있어서,
상기 제2 감지 전극은 상기 메인 영역에 배치되고 상기 제1 패턴들, 상기 제1 에지 패턴들, 및 상기 제2 에지 패턴들 각각에 대해 정전 용량을 형성하는 복수의 제2 패턴들을 포함하는 전자 장치.
제2 항에 있어서,
상기 감지 라인들은 상기 제1 패턴들, 상기 제2 패턴들, 상기 제1 에지 패턴, 및 상기 제2 에지 패턴에 각각 연결되는 전자 장치.
제2 항에 있어서,
상기 제2 감지 전극은 상기 에지 영역에 배치되고 상기 제2 패턴들로부터 이격되고 상기 제2 패턴들 각각의 평면적보다 작은 평면적을 가진 제3 에지 패턴 및 제4 에지 패턴을 더 포함하는 전자 장치.
제1 항에 있어서,
상기 제1 에지 패턴은 상기 제2 에지 패턴과 상이한 형상을 가진 전자 장치.
제1 항에 있어서,
상기 제1 패턴들 각각은 상기 제2 방향을 따라 배열된 복수의 제1 센서부들 및 상기 제1 센서부들을 연결하는 복수의 제1 연결부들을 포함하고,
상기 제1 에지 패턴은 상기 제2 방향을 따라 배열된 복수의 제1 에지 센서부들 및 상기 제1 에지 센서부들을 연결하는 복수의 제1 에지 연결부들을 포함하고
상기 제2 에지 패턴은 상기 제2 방향을 따라 배열된 복수의 제2 에지 센서부들 및 상기 제2 에지 센서부들을 연결하는 복수의 제2 에지 연결부들을 포함하고
상기 제1 에지 센서부들 중 하나의 제1 에지 센서부의 상기 제1 방향에서의 너비와 상기 제2 에지 센서부들 중 하나의 제2 에지 센서부의 상기 제1 방향에서의 너비의 합은 상기 제1 센서부들 중 하나의 제1 센서부의 상기 제1 방향에서의 너비와 실질적으로 동일한 전자 장치.
제6 항에 있어서,
상기 제1 센서부들과 상기 제1 연결부들은 동일한 층 상에 배치되는 전자 장치.
제6 항에 있어서,
상기 제1 센서부들과 상기 제1 연결부들은 상이한 층 상에 배치되어 컨택홀을 통해 연결되는 전자 장치.
제1 항에 있어서,
상기 감지 라인들은 상기 제1 패턴들의 일 단들, 상기 제1 에지 패턴의 일 단, 및 상기 제2 에지 패턴의 일 단에 각각 연결된 전자 장치.
제1 항에 있어서,
상기 제1 감지 전극 및 상기 제2 감지 전극 각각은 메쉬 형상의 도전 패턴을 포함하는 전자 장치.
제1 항에 있어서,
상기 액티브 영역에 중첩하는 복수의 화소들을 포함하는 표시 패널을 더 포함하는 전자 장치.
복수의 화소들을 포함하는 표시 패널; 및
외부 입력을 감지하고, 상기 화소들과 평면상에서 중첩하여 서로 정전 용량을 형성하는 제1 감지 전극 및 제2 감지 전극을 포함하는 입력 센서를 포함하고,
상기 제1 감지 전극은,
제1 방향을 따라 배열되고 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 제1 패턴들;
상기 제1 방향에서 상기 제1 패턴들과 이격되어 배치되고 상기 제1 패턴들로부터 독립적인 신호를 받는 제1 에지 패턴; 및
상기 제1 방향에서 상기 제1 에지 패턴과 이격되어 배치되고 상기 제1 에지 패턴과 독립적인 신호를 받는 제2 에지 패턴을 포함하고,
상기 제1 에지 패턴과 상기 제2 에지 패턴이 배치된 영역의 상기 제1 방향에서의 너비는 상기 제1 패턴들 중 하나의 제1 패턴이 배치된 영역의 상기 제1 방향에서의 너비와 실질적으로 동일한 전자 장치.
제12 항에 있어서,
상기 외부 입력은 사용자의 손 및 전자기 펜 중 적어도 어느 하나를 포함하는 전자 장치.
제12 항에 있어서,
상기 제2 감지 전극은 상기 제2 방향을 따라 배열되고 상기 제1 방향을 따라 연장된 복수의 제2 패턴들을 포함하는 전자 장치.
제14 항에 있어서,
상기 제2 감지 전극은,
상기 제2 방향에서 상기 제2 패턴들과 이격되고 상기 제1 방향을 따라 연장되며 상기 제2 패턴들로부터 독립적인 신호를 받는 제3 에지 패턴; 및
상기 제2 방향에서 상기 제3 에지 패턴과 이격되고 상기 제1 방향을 따라 연장되며 상기 제3 에지 패턴과 독립적인 신호를 받는 제4 에지 패턴을 더 포함하는 전자 장치.
제12 항에 있어서,
상기 제1 패턴들 각각은 상기 제2 방향을 따라 배열된 복수의 제1 센서부들 및 상기 제1 센서부들을 연결하는 복수의 제1 연결부들을 포함하고,
상기 제1 에지 패턴은 상기 제2 방향을 따라 배열된 복수의 제1 에지 센서부들 및 상기 제1 에지 센서부들을 연결하는 복수의 제1 에지 연결부들을 포함하고
상기 제2 에지 패턴은 상기 제2 방향을 따라 배열된 복수의 제2 에지 센서부들 및 상기 제2 에지 센서부들을 연결하는 복수의 제2 에지 연결부들을 포함하고
상기 제1 에지 센서부들 중 하나의 제1 에지 센서부의 상기 제1 방향에서의 너비와 상기 제2 에지 센서부들 중 하나의 제2 에지 센서부의 상기 제1 방향에서의 너비의 합은 상기 제1 센서부들 중 하나의 제1 센서부의 상기 제1 방향에서의 너비와 실질적으로 동일한 전자 장치.
제16 항에 있어서,
상기 제1 센서부들과 상기 제1 연결부들은 동일한 층 상에 배치되는 전자 장치.
제16 항에 있어서,
상기 제1 센서부들과 상기 제1 연결부들은 상이한 층 상에 배치되어 컨택홀을 통해 연결되는 전자 장치.
제16 항에 있어서,
상기 제1 에지 센서부와 상기 제2 에지 센서부는 서로 상이한 형상을 가진 전자 장치.
제16 항에 있어서,
상기 제1 에지 센서부의 평면적과 상기 제2 에지 센서부의 평면적은 상기 제1 센서부의 평면적보다 작은 전자 장치.