KR20240049113A - 표시장치 - Google Patents
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Abstract
제1 및 제2 입력센서와 표시패널을 포함하는 표시장치가 제공된다. 제1 및 제2 입력센서는 서로 다른 감지영역에 배치된다. 제1 및 제2 입력센서는 교차하는 제1 전극 및 제2 전극을 포함한다. 제1 및 제2 트레이스 라인이 제1 전극에 연결된다. 제1 및 제2 트레이스 라인 중 감지영역에 중첩하는 트레이스 라인은 감지영역 내에서 상기 제1 전극에 중첩하고, 상기 제2 전극에 비중첩한다.
Description
본 발명은 표시장치에 관한 것으로, 좀 더 상세히는 복수 개의 감지영역을 갖는 입력센서를 포함하는 표시장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다. 표시장치들의 입력장치로써 키보드 또는 마우스 등을 포함한다. 또한, 표시장치들은 입력장치로써 입력센서를 구비한다.
본 발명의 목적은 부하(Load)가 감소된 입력센서를 포함하는 표시장치를 제공하는 것이다.
본 발명의 또 다른 목적은 비표시영역이 감소된 표시장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시장치는 표시영역 및 상기 표시영역에 인접한 비표시영역을 포함하는 표시패널, 상기 표시패널 상에 배치되고, 상기 표시영역의 제1 영역에 중첩하는 제1 입력센서, 및 상기 표시패널 상에 배치되고, 상기 표시영역의 제2 영역에 중첩하는 제2 입력센서를 포함할 수 있다. 상기 제1 입력센서는
절연층, 제1 전극,
상기 제1 전극과 교차하는 제2 전극,
상기 제1 전극에 전기적으로 연결된 제1 트레이스 라인, 상기 제1 전극에 전기적으로 연결된 제2 트레이스 라인, 및 상기 제2 전극에 전기적으로 연결된 제3 트레이스 라인을 포함할 수 있다. 상기 제1 트레이스 라인과 상기 제2 트레이스 라인 중 하나의 트레이스 라인은 상기 표시영역의 상기 제1 영역에 중첩할 수 있다. 상기 하나의 트레이스 라인은 상기 표시영역의 상기 제1 영역 내에서 상기 제1 전극에 중첩하고, 상기 제2 전극에 비중첩할 수 있다.
상기 제1 전극은 상기 표시영역 내에서 실질적으로 상기 제1 방향으로 연장되고, 상기 제2 전극은, 상기 표시영역 내에서 실질적으로 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 방향으로 이격되어 배치된 복수 개의 분할전극들을 포함하고, 상기 하나의 트레이스 라인은 상기 표시영역 내에서 상기 복수 개의 분할전극들 사이에 배치될 수 있다.
상기 복수 개의 분할전극들 각각은 상기 표시영역 내에서 일체의 형상을 갖고, 상기 절연층 상에 배치될 수 있다. 상기 제1 전극은 상기 절연층 상에 배치되고 상기 제1 방향으로 나열된 복수 개의 감지패턴들 및 각각이 상기 절연층 아래에 배치되고 상기 절연층을 관통하는 컨택홀을 통해 상기 복수 개의 감지패턴들 중 인접한 감지패턴들을 연결하는 복수 개의 브릿지패턴들을 포함할 수 있다.
상기 하나의 트레이스 라인은 상기 절연층 아래에 배치될 수 있다. 상기 제1 입력센서는 상기 하나의 트레이스 라인과 동일한 층 상에 배치되고, 상기 복수 개의 감지패턴들에 중첩하는 복수 개의 더미전극들을 더 포함할 수 있다.
상기 표시영역은 복수 개의 발광영역들 및 상기 복수 개의 발광영역들 사이에 배치된 비-발광영역을 포함할 수 있다. 상기 하나의 트레이스 라인 및 상기 더미전극들은 상기 비-발광영역에 중첩할 수 있다.
상기 복수 개의 분할전극들 각각에는 상기 복수 개의 발광영역들에 대응하는 복수 개의 개구부들이 정의될 수 있다.
상기 복수 개의 분할전극들 각각은 상기 복수 개의 개구부들을 정의하는 라인 성분들을 포함할 수 있다. 상기 라인 성분들은 상기 제1 방향으로 연장된 제1 라인 성분 및 상기 제2 방향으로 연장된 제2 라인 성분을 포함할 수 있다.
상기 발광영역들은 제1 색 발광영역, 제2 색 발광영역, 및 제3 색 발광영역을 포함할 수 있다. 상기 제1 색 발광영역, 상기 제2 색 발광영역, 및 상기 제3 색 발광영역은 유닛 발광영역을 정의할 수 있다.
상기 유닛 발광영역은, 상기 제3 색 발광영역의 일측에 상기 제1 색 발광영역과 상기 제2 색 발광영역이 배치되고, 상기 제1 색 발광영역과 상기 제2 색 발광영역에 대하여 상기 제3 색 발광영역이 상기 제2 방향 내에서 하측에 배치된 제1 유닛 발광영역 및 상기 제3 색 발광영역의 상기 일측에 상기 제1 색 발광영역과 상기 제2 색 발광영역이 배치되고, 상기 제1 색 발광영역과 상기 제2 색 발광영역에 대하여 상기 제3 색 발광영역이 상기 제2 방향 내에서 상측에 배치된 제2 유닛 발광영역을 포함할 수 있다. 상기 제1 유닛 발광영역과 상기 제2 유닛 발광영역은 상기 제1 방향을 따라 교번하게 배치되고, 상기 제2 방향을 따라 교번하게 배치되며, 상기 복수 개의 개구부들은 상기 제1 색 발광영역에 대응하는 제1 개구부, 상기 제2 색 발광영역에 대응하는 제2 개구부, 및 상기 제2 방향 내에서 인접하게 배치된 상기 제1 유닛 발광영역의 상기 제3 색 발광영역과 상기 제2 유닛 발광영역의 상기 제3 색 발광영역에 공통적으로 대응하는 제3 개구부를 포함할 수 있다.
상기 감지패턴들 각각은 상기 제1 방향으로 연장된 제1 라인 성분 및 상기 제2 방향으로 연장된 제2 라인 성분을 포함할 수 있다. 상기 복수 개의 더미전극들 각각은 상기 제1 방향으로 연장되고 상기 감지패턴들 각각의 상기 제1 라인 성분에 중첩하는 제1 라인 성분 및 상기 제2 방향으로 연장되고 상기 감지패턴들 각각의 상기 제2 라인 성분에 중첩하는 제2 라인 성분을 포함할 수 있다. 상기 감지패턴들 각각의 상기 제1 라인 성분의 너비는 상기 복수 개의 더미전극들 각각의 제1 라인 성분의 너비보다 클 수 있다.
상기 제1 전극은 상기 표시영역 내에서 실질적으로 상기 제2 방향으로 연장되고 상기 제1 방향 내에서 이격되어 배치된 복수 개의 감지패턴들을 포함할 수 있다. 상기 하나의 트레이스 라인은 상기 표시영역 내에서 상기 복수 개의 감지패턴들 중 적어도 어느 하나의 감지패턴에 중첩하고, 상기 복수 개의 감지패턴들 중 상기 중첩하는 적어도 어느 하나의 감지패턴에 연결될 수 있다.
상기 표시영역 내에서 상기 하나의 트레이스 라인과 상기 복수 개의 제1 분할전극들 사이에 상기 절연층이 배치될 수 있다. 상기 어느 하나의 트레이스 라인은 상기 절연층을 관통하는 컨택홀을 통해 상기 복수 개의 감지패턴들 중 상기 중첩하는 적어도 어느 하나의 감지패턴에 연결될 수 있다.
상기 제1 트레이스 라인은 제1 지점에서 상기 제1 전극에 연결되고, 상기 제2 트레이스 라인은 제2 지점에서 상기 제1 전극에 연결되고, 상기 제3 트레이스 라인은 제3 지점에서 상기 제2 전극에 연결되며, 상기 하나의 트레이스는 상기 제2 트레이스 라인이고, 상기 제2 지점은 상기 표시영역의 상기 제1 영역 내에 배치되고, 상기 제1 지점 및 상기 제3 지점 각각은 상기 비표시영역에 배치되거나, 상기 제2 지점보다 상기 비표시영역에 더 인접하게 배치될 수 있다.
상기 제2 입력센서는 상기 제1 입력센서와 동일한 구성을 가질 수 있다.
상기 제1 트레이스 라인은 제1 지점에서 상기 제1 전극에 연결되고, 상기 제2 트레이스 라인은 제2 지점에서 상기 제1 전극에 연결되고, 상기 제3 트레이스 라인은 제3 지점에서 상기 제2 전극에 연결되며, 상기 제1 입력센서는 상기 제3 트레이스 라인과 제4 지점에서 상기 제2 전극에 연결된 제4 트레이스 라인을 더 포함할 수 있다. 상기 제4 지점은 상기 비표시영역에 배치되거나, 상기 제2 지점보다 상기 비표시영역에 더 인접하게 배치될 수 있다.
상기 표시패널 상에 배치되고, 상기 표시영역의 상기 제1 영역과 상기 제2 영역 사이에 배치된 제3 영역에 중첩하는 제3 입력센서를 더 포함할 수 있다. 상기 제3 입력센서는, 상기 제1 전극에 대응하는 제1-1 전극,
상기 제2 전극에 대응하고, 상기 제1-1 전극과 교차하는 제2-1 전극, 상기 제1-1 전극에 전기적으로 연결된 제1-1 트레이스 라인, 및 상기 제2-1 전극에 전기적으로 연결된 제2-1 트레이스 라인을 포함할 수 있다. 상기 제1-1 트레이스 라인은 상기 표시영역의 상기 제3 영역에 중첩하고, 상기 제2-1 전극과 상기 표시영역의 상기 제3 영역 내에서 실질적으로 동일한 방향으로 연장될 수 있다. 상기 제1-1 트레이스 라인은 상기 표시영역의 상기 제3 영역 내에서 상기 제1-1 전극에 중첩하고, 상기 제2-1 전극에 비-중첩할 수 있다.
상기 표시패널 상에 배치되고, 상기 표시영역의 상기 제1 영역과 상기 제2 영역 사이에 배치된 제3 영역에 중첩하는 제3 입력센서를 더 포함할 수 있다. 상기 제3 입력센서는, 상기 제1 전극에 대응하는 제1-1 전극,
상기 제2 전극에 대응하고, 상기 제1-1 전극과 교차하는 제2-1 전극, 상기 제1-1 전극에 전기적으로 연결된 제1-1 트레이스 라인, 상기 제1-1 전극에 전기적으로 연결된 제2-1 트레이스 라인, 및 상기 제2-1 전극에 전기적으로 연결된 제3-1 트레이스 라인을 포함할 수 있다. 상기 제2-1 트레이스 라인은 상기 표시영역의 상기 제3 영역에 중첩하고, 상기 제2-1 전극과 상기 표시영역의 상기 제3 영역 내에서 실질적으로 동일한 방향으로 연장되고, 상기 제2-1 트레이스 라인은 상기 표시영역의 상기 제3 영역 내에서 상기 제1-1 전극에 중첩하고, 상기 제2-1 전극에 비-중첩할 수 있다.
상기 제1-1 트레이스 라인은 상기 표시영역의 상기 제1 영역 및 상기 제3 영역에 중첩하고, 상기 제1-1 전극과 상기 표시영역의 상기 제1 영역 내에서 실질적으로 동일한 방향으로 연장되고, 상기 제1-1 트레이스 라인은 상기 표시영역의 상기 제1 영역 내에서 상기 제1 전극 및 상기 제2 전극에 중첩하고, 상기 제1-1 트레이스 라인은 상기 표시영역의 상기 제1 영역 내에서 상기 제1 전극에 대한 중첩면적이 상기 제2 전극에 대한 중첩면적보다 클 수 있다.
상기 제1 입력센서는 상기 제3 트레이스 라인과 다른 지점에서 상기 제2 전극에 연결된 제4 트레이스 라인을 더 포함할 수 있다. 상기 제3 입력센서는 상기 제3-1 트레이스 라인과 다른 지점에서 상기 제2-1 전극에 연결된 제4-1 트레이스 라인을 더 포함할 수 있다.
상기 제1 트레이스 라인과 상기 제2 트레이스 라인은 상기 비표시영역의 어느 한 지점에서 패드 연결라인으로부터 분기되고, 상기 패드 연결라인은 하나의 패드에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 제1 영역에 배치된 제1 전극, 상기 제1 영역에 배치되고, 상기 제1 전극과 교차하는 제2 전극, 상기 제1 전극에 전기적으로 연결된 제1 트레이스 라인, 상기 제1 전극에 전기적으로 연결된 제2 트레이스 라인, 상기 제2 전극에 전기적으로 연결된 제3 트레이스 라인, 상기 제1 영역과 다른 제2 영역에 배치된 제1-1 전극, 상기 제2 영역에 배치되고, 상기 제1-1 전극과 교차하는 제2-1 전극, 상기 제1-1 전극에 전기적으로 연결된 제1-1 트레이스 라인, 상기 제1-1 전극에 전기적으로 연결된 제2-1 트레이스 라인, 및 상기 제2-1 전극에 전기적으로 연결된 제3-1 트레이스 라인을 포함할 수 있다. 상기 제1 전극과 상기 제1-1 전극은 서로 분리되어 있으며, 상기 제1 트레이스 라인은 상기 제1 영역에 비중첩하고, 상기 제2 트레이스 라인은 상기 제1 영역에 중첩하고, 상기 제2 트레이스 라인은 상기 제1 영역 내에서 상기 제1 전극에 중첩하고, 상기 제2 전극에 비중첩하며, 상기 제1-1 트레이스 라인은 상기 제2 영역에 비중첩하고, 상기 제2-1 트레이스 라인은 상기 제2 영역에 중첩하고, 상기 제2-1 트레이스 라인은 상기 제2 영역 내에서 상기 제1-1 전극에 중첩하고, 상기 제2-1 전극에 비중첩할 수 있다.
본 발명에 따르면, 감지영역들마다 독립적으로 구동될 수 있는 입력센서를 배치시켜 감지전극의 저항이 감소될 수 있다. 따라서, 상대적으로 큰 표시장치에 구비된 입력센서의 부하를 감소시킬 수 있다.
본 발명에 따르면, 입력센서가 더블 라우팅 구조를 가짐으로써 입력센서의 등가 저항이 감소되고, 이는 교류신호의 대역폭(AC Band Width) 특성을 향상시킬 수 있다. 감지신호의 대역폭이 넓어짐으로써 센싱 감도가 향상된다.
본 발명에 따르면, 더블 라우팅 구조를 구성하는 2개의 트레이스 라인들 중 적어도 하나가 표시영역에 중첩할 수 있다. 비표시영역에 배치되는 트레이스 라인의 수를 감소시켜 비표시영역의 면적 증가를 억제할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 표시영역의 확대된 평면도이다.
도 5는 도 4a의 I-I'에 대응하는 표시장치의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 입력센서의 평면도이다.
도 7은 본 발명의 일 실시예에 따른 입력센서의 등가회로도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 감지영역의 확대된 평면도이다.
도 8c는 도 8a의 II-II'에 대응하는 입력센서의 단면도이다.
도 9a는 도 8b의 제1 영역에 대응하는 제2 도전층의 확대된 평면도이다.
도 9b는 도 8b의 제1 영역에 대응하는 제1 도전층의 확대된 평면도이다.
도 10a는 도 8b의 제2 영역에 대응하는 제2 도전층의 확대된 평면도이다.
도 10b는 도 8b의 제2 영역에 대응하는 제1 도전층의 확대된 평면도이다.
도 11a는 도 8b의 제3 영역에 대응하는 제2 도전층의 확대된 평면도이다.
도 11b는 도 8b의 제3 영역에 대응하는 제1 도전층의 확대된 평면도이다.
도 12 내지 17은 본 발명의 일 실시예에 따른 입력센서의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 표시영역의 확대된 평면도이다.
도 5는 도 4a의 I-I'에 대응하는 표시장치의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 입력센서의 평면도이다.
도 7은 본 발명의 일 실시예에 따른 입력센서의 등가회로도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 감지영역의 확대된 평면도이다.
도 8c는 도 8a의 II-II'에 대응하는 입력센서의 단면도이다.
도 9a는 도 8b의 제1 영역에 대응하는 제2 도전층의 확대된 평면도이다.
도 9b는 도 8b의 제1 영역에 대응하는 제1 도전층의 확대된 평면도이다.
도 10a는 도 8b의 제2 영역에 대응하는 제2 도전층의 확대된 평면도이다.
도 10b는 도 8b의 제2 영역에 대응하는 제1 도전층의 확대된 평면도이다.
도 11a는 도 8b의 제3 영역에 대응하는 제2 도전층의 확대된 평면도이다.
도 11b는 도 8b의 제3 영역에 대응하는 제1 도전층의 확대된 평면도이다.
도 12 내지 17은 본 발명의 일 실시예에 따른 입력센서의 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치(DD)의 사시도이다. 도 1에 도시된 것과 같이, 표시장치(DD)는 표시면(DD-IS)을 통해 이미지를 표시할 수 있다. 표시면(DD-IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(DD-IS)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향축(DR3)이 지시한다.
이하에서 설명되는 각 부재들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 본 실시예에서 도시된 제1 내지 제3 방향축들(DR1, DR2, DR3)은 예시에 불과하다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 동일한 도면 부호를 참조한다.
본 발명의 일 실시예에서 평면형 표시면을 구비한 표시장치(DD)를 도시하였으나, 이에 제한되지 않는다. 표시장치(DD)는 곡면형 표시면 또는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시영역들을 포함하고, 예컨대, 밴딩된 표시면을 포함할 수도 있다. 본 실시예에 따른 표시장치(DD)는 플렉서블 표시장치(DD)일 수 있다. 플렉서블 표시장치(DD)는 폴딩 가능한 폴더블 표시장치일 수 있다.
본 실시예에서 테블릿 단말기에 적용될 수 있는 표시장치(DD)를 예시적으로 도시하였다. 메인보드에 실장된 전자모듈들, 카메라 모듈, 전원모듈 등이 표시장치(DD)과 함께 브라켓/케이스 등에 배치됨으로써 테블릿 단말기를 구성할 수 있다. 본 발명에 따른 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 핸드폰, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 1에 도시된 것과 같이, 표시면(DD-IS)은 이미지가 표시되는 이미지 영역(DD-DA) 및 이미지 영역(DD-DA)에 인접한 베젤 영역(DD-NDA)을 포함한다. 베젤 영역(DD-NDA)은 이미지가 표시되지 않는 영역이다. 도 1에는 이미지의 일 예로 아이콘 이미지들을 도시하였다.
도 1에 도시된 것과 같이, 이미지 영역(DD-DA)은 실질적으로 사각형상일 수 있다. "실질적으로 사각형상"이란 수학적 의미의 사각형상을 포함할 뿐만 아니라 꼭지점 영역(또는 코너 영역)에 꼭지점이 정의되지 않고 곡선의 경계가 정의된 사각형상을 포함한다.
베젤 영역(DD-NDA)은 이미지 영역(DD-DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 베젤 영역(DD-NDA)의 형상은 변형될 수 있다. 예컨대 베젤 영역(DD-NDA)은 이미지 영역(DD-DA)의 일측에만 배치될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다.
표시장치(DD)는 표시모듈(DM) 및 표시모듈(DM) 상에 배치된 윈도우(WM)를 포함할 수 있다. 표시모듈(DM)과 윈도우(WM)는 접착층(PSA)에 의해 결합될 수 있다.
표시모듈(DM)은 표시패널(100), 입력센서(200), 및 반사 방지층(300)을 포함할 수 있다. 표시패널(100)은 베이스층(110), 구동소자층(120), 발광소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)의 상면 상에 구동소자층(120)이 배치된다. 베이스층(110)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 본 발명의 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층일 수 있다. 실질적으로 베이스층(110)은 표시패널(100)과 동일한 형상을 갖는다.
베이스층(110)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 합성수지층, 제2 합성수지층, 및 이들 사이에 배치된 무기층들을 포함할 수 있다. 상기 제1 및 제2 합성수지층들 각각은 폴리이미드(Polyimide)계 수지를 포함할 수 있으며, 특별히 제한되지 않는다.
구동소자층(120)은 베이스층(110) 상에 배치될 수 있다. 구동소자층(120)은 복수 개의 절연층들, 복수 개의 반도체 패턴들, 복수 개의 도전 패턴들, 및 신호 라인들 등을 포함할 수 있다. 구동소자층(120)은 화소의 구동회로를 포함할 수 있다.
발광소자층(130)은 구동소자층(120) 상에 배치될 수 있다. 발광소자층(130)은 발광소자를 포함할 수 있다. 예를 들어, 발광소자는 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(140)은 발광소자층(130) 상에 배치될 수 있다. 봉지층(140)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광소자층(130), 즉 발광소자를 보호할 수 있다. 봉지층(140)은 적어도 하나의 봉지 무기층을 포함할 수 있다. 봉지층(140)은 제1 봉지 무기층/봉지 유기층/제2 봉지 무기층의 적층 구조물을 포함할 수 있다.
입력센서(200)는 표시패널(100) 상에 직접 배치될 수 있다. 입력센서(200)는 예컨대, 전자기 유도 방식 및/또는 정전용량 방식으로 사용자의 입력을 감지할 수 있다. 표시패널(100)과 입력센서(200)는 연속된 공정을 통해 형성될 수 있다. 여기서 "직접 배치된다는 것"은 입력센서(200)와 표시패널(100)사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 예컨대, 입력센서(200)와 표시패널(100)사이에는 별도의 접착층이 배치되지 않을 수 있다.
반사 방지층(300)은 윈도우(WM)의 상측으로부터 입사되는 외부광의 반사율을 감소시킨다. 본 발명의 일 실시예에 따른 반사 방지층(300)은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다. 위상지연자(retarder) 및 편광자(polarizer) 자체 또는 보호필름이 반사 방지층(300)의 베이스층으로 정의될 수 있다.
본 발명의 일 실시예에 따른 반사 방지층(300)은 컬러필터들을 포함할 수 있다. 컬러필터들은 소정의 배열을 갖는다. 표시패널(100)에 포함된 화소들의 발광컬러들을 고려하여 컬러필터들의 배열이 결정될 수 있다. 반사 방지층(300)은 컬러필터들에 인접한 블랙매트릭스를 더 포함할 수 있다. 컬러필터들을 포함하는 반사 방지층(300)은 표시패널(100) 상에 직접 배치될 수 있다.
본 발명의 일 실시예에 따른 윈도우(WM)는 베이스층 및 차광패턴을 포함할 수 있다. 베이스층는 유리 기판 및/또는 합성수지 필름 등을 포함할 수 있다. 차광패턴은 베이스층(WP-BS)에 부분적으로 중첩한다. 차광패턴은 베이스층의 배면에 배치되고, 차광패턴은 실질적으로 표시장치(DD)의 베젤 영역(DD-NDA, 도 1 참조)을 정의할 수 있다. 차광패턴이 미-배치된 영역은 표시장치(DD)의 이미지 영역(DD-DA, 도 1 참조)을 정의할 수 있다
도 3은 본 발명의 일 실시예에 따른 표시패널(100)의 평면도이다.
도 3을 참조하면, 표시패널(100)은 복수 개의 화소들(PX), 스캔 구동회로(SDV), 발광 구동회로(EDV), 복수 개의 신호라인들, 및 복수 개의 패드들(PD)을 포함할 수 있다. 복수 개의 화소들(PX)이 표시영역(100-DA)에 배치된다. 비표시영역(100-NDA)에 실장된 구동칩(DIC)은 데이터 구동회로를 포함할 수 있다. 표시영역(100-DA)은 도 1의 이미지 영역(DD-DA)에 대응하고, 비표시영역(100-NDA)은 베젤 영역(DD-NDA)에 대응할 수 있다. 본 명세서에서 "영역 또는 부분과 영역 또는 부분이 대응한다"는 것은 중첩한다는 것을 의미하며 2개의 서로 다른 영역들 또는 부분들이 동일한 면적을 갖는 것으로 반드시 제한되는 것은 아니다. 본 발명의 일 실시예에서 데이터 구동회로 역시 스캔 구동회로(SDV) 및 발광 구동회로(EDV)처럼 표시패널(100)에 집적화될 수도 있다.
복수 개의 신호라인들은 복수 개의 스캔 라인들(SL1~SLm), 복수 개의 데이터 라인들(DL1~DLn), 복수 개의 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(SL-C1, SL-C2), 및 제1 및 제2 전원 라인들(PL1, PL2)을 포함할 수 있다. m 및 n은 2 이상의 자연수이다.
스캔 라인들(SL1~SLm)은 제1 방향(DR1)으로 연장되어 화소들(PX) 및 스캔 구동회로(SDV)에 전기적으로 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제2 방향(DR2)으로 연장되어 화소들(PX) 및 구동칩(DIC)에 전기적으로 연결될 수 있다. 발광 라인들(EL1~ELm)은 제1 방향(DR1)으로 연장되어 화소들(PX) 및 발광 구동회로(EDV)에 전기적으로 연결될 수 있다.
제1 전원 라인(PL1)은 제1 전원전압을 수신하고, 제2 전원 라인(PL2)은 제1 전원전압보다 낮은 레벨의 제2 전원전압을 수신한다. 도시하지 않았으나, 발광소자의 제2 전극(예컨대, 캐소드)은 제2 전원 라인(PL2)에 연결된다.
제1 제어 라인(SL-C1)은 스캔 구동회로(SDV)에 연결되고, 표시패널(100)의 하단을 향해 연장될 수 있다. 제2 제어 라인(SL-C2)은 발광 구동회로(EDV)에 연결되고, 표시패널(100)의 하단을 향해 연장될 수 있다. 패드들(PD)은 표시패널(100)의 하단에 인접한 비표시영역(100-NDA)에 배치되고, 구동칩(DIC)보다 표시패널(100)의 하단에 더 인접할 수 있다. 패드들(PD)은 구동칩(DIC) 및 일부의 신호라인에 연결될 수 있다.
스캔 구동회로(SDV)는 복수 개의 스캔 신호들을 생성하고, 스캔 신호들은 스캔 라인들(SL1~SLm)을 통해 화소들(PX)에 인가될 수 있다. 구동칩(DIC)은 복수 개의 데이터 전압들을 생성하고, 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX)에 인가될 수 있다. 발광 구동회로(EDV)는 복수 개의 발광 신호들을 생성하고, 발광 신호들은 발광 라인들(EL1~ELm)을 통해 화소들(PX)에 인가될 수 있다. 화소들(PX)은 스캔 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 발광 신호들에 응답하여 데이터 전압들에 대응하는 휘도의 광을 발광하여 영상을 표시할 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 표시영역(100-DA)의 확대된 평면도이다.
도 4a를 참조하면, 표시영역(100-DA)은 복수 개의 발광영역들(LA1, LA2, LA3)을 포함하고, 복수 개의 발광영역들(LA1, LA2, LA3)에 인접한 비발광영역(NLA)을 포함할 수 있다. 비발광영역(NLA)은 발광영역들(LA1, LA2, LA3)의 경계를 설정한다.
발광영역들(LA1, LA2, LA3)은 도 3의 화소들(PX)에 1 대 1 대응하게 배치될 수 있다. 화소들(PX) 각각은 발광소자를 포함하는데, 발광영역들(LA1, LA2, LA3)은 발광소자에서 형성된 광이 방출되는 영역일 수 있다. 발광영역들(LA1, LA2, LA3)과 비발광영역(NLA)의 배치관계는 도 5를 참조하여 후술한다.
발광영역들(LA1, LA2, LA3)은 제1 색 광을 형성하는 제1 발광영역(LA1, 또는 제1 색 발광영역), 제2 색 광을 형성하는 제2 발광영역(LA2, 또는 제2 색 발광영역), 및 제3 색 광을 형성하는 제3 발광영역(LA3, 또는 제3 색 발광영역)을 포함할 수 있다. 본 실시예에서 제1 색 광은 적색광이고, 제2 색 광은 녹색광이고, 제3 색 광은 청색광일 수 있다.
제1 발광영역(LA1), 제2 발광영역(LA2), 및 제3 발광영역(LA3)의 면적은 서로 다를 수 있으나, 이에 반드시 제한되는 것은 아니다. 본 실시예에서 제1 발광영역(LA1)의 면적이 가장 작고, 제3 발광영역(LA3)의 면적이 가장 클 수 있다.
제1 발광영역(LA1), 제2 발광영역(LA2), 및 제3 발광영역(LA3)이 하나의 유닛 발광영역(UA)을 정의할 수 있다. 유닛 발광영역(UA)은 표시영역(100-DA)에 배치된 발광영역의 반복적인 배치 단위이다. 본 실시예에서 유닛 발광영역(UA)은 제1 유닛 발광영역(UA1)과 제2 유닛 발광영역(UA2)을 포함할 수 있다.
제1 유닛 발광영역(UA1)과 제2 유닛 발광영역(UA2)을 참조하면, 제1 발광영역(LA1)과 제2 발광영역(LA2)이 제1 방향(DR1) 내에서 제3 발광영역(LA3)의 일측(도 4a에서 좌측)에 배치된다. 제1 유닛 발광영역(UA1)과 제2 유닛 발광영역(UA2) 각각의 제2 발광영역(LA2)은 제1 방향(DR1) 내에서 제1 발광영역(LA1)의 일측(도 4a에서 하측)에 배치된다.
제1 유닛 발광영역(UA1)과 제2 유닛 발광영역(UA2)은 제2 방향(DR2) 내에서 제1 발광영역(LA1)과 제2 발광영역(LA2)에 대한 제3 발광영역(LA3)의 위치가 서로 상이하다. 제1 유닛 발광영역(UA1)을 참조하면, 제2 방향(DR2) 내에서 제1 발광영역(LA1)과 제2 발광영역(LA2)에 대한 제3 발광영역(LA3)의 위치가 상대적으로 하측에 배치된다. 제2 유닛 발광영역(UA2)을 참조하면, 제2 방향(DR2) 내에서 제1 발광영역(LA1)과 제2 발광영역(LA2)에 대한 제3 발광영역(LA3)의 위치가 상대적으로 상측에 배치된다. 제1 유닛 발광영역(UA1)과 제2 유닛 발광영역(UA2)은 제2 방향(DR2) 내에서 제1 발광영역(LA1)과 제2 발광영역(LA2)에 대한 제3 발광영역(LA3)의 시프트된 정도가 다를 수 있다. 본 실시예에서 제2 유닛 발광영역(UA2)의 제3 발광영역(LA3)가 상대적으로 더 시프트된다.
제1 유닛 발광영역(UA1)과 제2 유닛 발광영역(UA2)은 화소행(PXR) 내에서 제1 방향(DR1)을 따라 교번하게 배치될 수 있다. 제1 유닛 발광영역(UA1)과 제2 유닛 발광영역(UA2)은 화소열(PXC)내에서 제2 방향(DR2)을 따라 교번하게 배치된다. 이러한 제1 유닛 발광영역(UA1)과 제2 유닛 발광영역(UA2)의 배치에 의해 제1 유닛 발광영역(UA1)의 제3 발광영역(LA3)과 제2 유닛 발광영역(UA2)의 제3 발광영역(LA3)은 소정의 규칙으로 배열된다. 2개의 인접한 제1 유닛 발광영역(UA1)의 제3 발광영역(LA3)과 제2 유닛 발광영역(UA2)의 제3 발광영역(LA3)은 제1 간격(DT1)만큼 이격되어 상대적으로 가까이 배치된다. 제1 간격(DT1)만큼 이격된 제1 유닛 발광영역(UA1)의 제3 발광영역(LA3)과 제2 유닛 발광영역(UA2)의 제3 발광영역(LA3)은 발광영역 쌍(LP)을 정의한다. 발광영역 쌍(LP)은 각각의 화소열(PXC) 내에서 제2 간격(DT2)만큼 이격된다. 제2 간격(DT2)은 제1 간격(DT1)보다 크다.
발광영역 쌍(LP)이 형성된 이유는 증착시 사용되는 마스크 때문이다. 제1 유닛 발광영역(UA1)의 제3 발광영역(LA3)에 배치된 발광소자와 제2 유닛 발광영역(UA2)의 제3 발광영역(LA3)에 배치된 발광소자는 서로 일체의 형상의 발광층을 포함한다. 즉, 제1 유닛 발광영역(UA1)의 제3 발광영역(LA3)에 배치된 발광층과 제2 유닛 발광영역(UA2)의 제3 발광영역(LA3)에 배치된 발광층은 일체의 형상을 갖고, 하나의 마스크를 이용하여 증착된다. 해당 마스크에는 발광영역 쌍들(LP)에 대응하는 개구부들이 정의된다. 마스크의 개구부들 사이의 영역이 마스크의 차단영역에 해당한다. 발광영역 쌍들(LP)에 대응하는 개구부들이 정의됨으로써 개구부의 개수가 감소되고 제2 방향(DR2) 내에서 개구부들 사이에 배치된 마스크의 차단영역의 너비를 확보할 수 있다. 박막의 마스크는 제2 방향(DR2) 내에서 마스크의 차단영역의 너비가 확보되어야 증착 공정에서 마스크가 늘어지는 불량을 억제할 수 있다.
이는 도 4b에 도시된 제3 발광영역들(LA3) 사이의 제3 간격(DT3)을 비교하면 알 수 있다. 도 4b를 참고하면, 1종의 유닛 발광영역(UA)이 표시영역(100-DA)에 배치된다. 화소열(PXC)의 인접한 유닛 발광영역들(UA)의 제3 발광영역들(LA3) 사이의 제3 간격(DT3)은 도 4b의 제2 간격(DT2)보다 작다. 도 4b의 제3 발광영역들(LA3)을 형성하는데 사용되는 마스크는 개구부의 개수가 더 많고, 마스크의 차단영역의 너비가 상대적으로 감소된다.
도 4c를 참조하면, 1종의 유닛 발광영역(UA0)이 표시영역(100-DA)에 배치된다. 유닛 발광영역(UA0)은 제1 방향(DR1)에서 이격되어 배치된 제2 발광영역들(LA2)과 제2 방향(DR2)에서 이격되어 배치된 제1 발광영역(LA1) 및 제3 발광영역(LA3)을 포함한다. 유닛 발광영역(UA0)의 4개의 발광영역들(LA1, LA2, LA3)은 마름모 형태로 배열된다. 화소행들(PXR)의 유닛 발광영역들(UA0)은 제1 방향(DR1)을 따라 나열된다. 인접한 화소행들(PXR)의 유닛 발광영역들(UA0)은 제1 방향(DR1)을 따라 엇갈리게 배치될 수 있다. 인접한 화소열들(PXC)의 유닛 발광영역들(UA0)은 제2 방향(DR2)을 따라 엇갈리게 배치될 수 있다.
도 5는 도 4a의 I-I'에 대응하는 표시장치(DD)의 단면도이다. 도 5에서 표시장치(DD)의 일부 구성, 예컨대 도 2의 반사 방지층(300) 내지 윈도우(WM)는 미-도시되었다.
발광소자(LD)를 구동하는 화소 구동회로(PC)는 복수 개의 화소 구동소자를 포함할 수 있다. 화소 구동회로(PC)는 복수 개의 트랜지스터들(S-TFT, O-TFT) 및 커패시터(Cst)를 포함할 수 있다. 도 5에는 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)가 트랜지스터의 일 예로 도시되었다. 도 5의 화소 구동회로(PC)는 일 실시예에 불과하고 화소 구동회로(PC)의 구성은 이에 반드시 제한되는 것은 아니다. 화소 구동회로(PC)는 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT) 중 1종의 트랜지스터만을 포함할 수도 있다.
도 5를 참조하면, 베이스층(110)은 단층으로 도시되었다. 베이스층(110)은 폴리이미드와 같은 합성수지를 포함할 수 있다. 작업기판(또는 캐리어기판) 상에 합성수지층을 코팅하여 베이스층(110)을 형성할 수 있다. 후속공정을 진행하여 표시모듈(DM)이 완성되면 작업기판을 제거할 수 있다.
도 5를 참조하면, 베이스층(110) 상에 배리어층(10br)이 배치될 수 있다. 배리어층(10br)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(10br)은 적어도 하나의 무기층을 포함할 수 있다. 배리어층(10br)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
배리어층(10br)은 하부 배리어층(10br1)과 상부 배리어층(10br2)을 포함할 수 있다. 하부 배리어층(10br1)과 상부 배리어층(10br2) 사이에 제1 차폐전극(BMLa)이 배치될 수 있다. 제1 차폐전극(BMLa)은 실리콘 트랜지스터(S-TFT)에 대응하도록 배치될 수 있다. 제1 차폐전극(BMLa)은 금속, 예컨대 몰리브덴을 포함할 수 있다.
제1 차폐전극(BMLa)은 바이어스 전압을 수신할 수 있다. 제1 차폐전극(BMLa)은 제1 전원 전압을 수신할 수도 있다. 제1 차폐전극(BMLa)은 분극현상으로 인한 전기적 포텐셜이 실리콘 트랜지스터(S-TFT)에 영향을 미치는 것을 차단할 수 있다. 제1 차폐전극(BMLa)은 외부 광이 실리콘 트랜지스터(S-TFT)에 도달하는 것을 차단할 수 있다. 본 발명의 일 실시예에서 제1 차폐전극(BMLa)은 다른 전극 또는 배선과 고립된(isolated) 형태의 플로팅 전극일 수도 있다.
배리어층(10br) 상에 버퍼층(10bf)이 배치될 수 있다. 버퍼층(10bf)은 베이스층(110)으로부터 금속 원자들이나 불순물들이 상측의 제1 반도체 패턴(SC1)으로 확산되는 현상을 방지할 수 있다. 버퍼층(10bf)은 적어도 하나의 무기층을 포함할 수 있다. 버퍼층(10bf)은 실리콘옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다.
버퍼층(10bf) 상에 제1 반도체 패턴(SC1)이 배치될 수 있다. 제1 반도체 패턴(SC1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SC1)은 저온 폴리 실리콘을 포함할 수 있다.
제1 반도체 패턴(SC1)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴(SC1)은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. 제2 영역은 비도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다. 실리콘 트랜지스터(S-TFT)의 소스 영역(SE1), 채널영역(AC1, 또는 액티브 영역), 및 드레인 영역(DE1)은 제1 반도체 패턴(SC1)으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 채널영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
버퍼층(10bf) 상에 제1 절연층(10)이 배치될 수 있다. 제1 절연층(10)은 제1 반도체 패턴(SC1)을 커버할 수 있다. 제1 절연층(10)은 무기층일 수 있다. 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10) 뿐만 아니라 후술하는 구동소자층(120)의 무기층은 단층 또는 다층 구조를 가질 수 있고, 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(10) 상에 실리콘 트랜지스터(S-TFT)의 게이트(GT1)가 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 채널영역(AC1)에 중첩한다. 제1 반도체 패턴(SC1)을 도핑하는 공정에서 게이트(GT1)는 마스크일 수 있다. 제1 절연층(10) 상에 스토리지 커패시터(Cst)의 제1 전극(CE10)이 배치된다. 도 5에 도시된 것과 다르게 제1 전극(CE10)는 게이트(GT1)와 일체의 형상을 가질 수 있다.
제1 절연층(10) 상에 제2 절연층(20)이 배치되며, 게이트(GT1)를 커버할 수 있다. 본 발명의 일 실시예에서 제2 절연층(20) 상에 게이트(GT1)와 중첩하는 상부전극이 더 배치될 수도 있다. 제2 절연층(20) 상에 제1 전극(CE10)와 중첩하는 제2 전극(CE20)이 배치될 수 있다. 상부전극은 제2 전극(CE20)과 평면상에서 일체의 형상을 가질 수도 있다.
제2 절연층(20) 상에 제2 차폐전극(BMLb)이 배치된다. 제2 차폐전극(BMLb)은 산화물 트랜지스터(O-TFT)에 대응하도록 배치될 수 있다. 본 발명의 일 실시예에서 제2 차폐전극(BMLb)은 생략될 수도 있다. 본 발명의 일 실시예에 따르면, 제1 차폐전극(BMLa)이 산화물 트랜지스터(O-TFT) 하부까지 연장되어 제2 차폐전극(BMLb)을 대체할 수도 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치될 수 있다. 제2 반도체 패턴(SC2)은 제3 절연층(30) 상에 배치될 수 있다. 제2 반도체 패턴(SC2)은 산화물 트랜지스터(O-TFT)의 채널영역(AC2)을 포함할 수 있다. 제2 반도체 패턴(SC2)은 금속 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(SC2)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연산화물(ZnOx) 또는 인듐산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다.
금속 산화물 반도체는 투명 도전성 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들(SE2, AC2, DE2)을 포함할 수 있다. 투명 도전성 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 채널)에 해당한다. 제3 절연층(30) 상에 제4 절연층(40)이 배치될 수 있다. 도 5에 도시된 것과 같이, 제4 절연층(40)은 제2 반도체 패턴(SC2)을 커버할 수 있다. 본 발명의 일 실시예에서 제4 절연층(40)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)에 중첩하고, 산화물 트랜지스터(O-TFT)의 소스 영역(SE2) 및 드레인 영역(DE2)이 노출시키는 절연패턴일 수도 있다.
제4 절연층(40) 상에 산화물 트랜지스터(O-TFT)의 게이트(GT2)가 배치된다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 채널영역(AC2)에 중첩한다. 제4 절연층(40) 상에 제5 절연층(50)이 배치되며, 제5 절연층(50)은 게이트(GT2)를 커버할 수 있다. 제1 절연층(10) 내지 제5 절연층(50) 각각은 무기층일 수 있다.
제1 연결패턴(CNP1) 및 제2 연결패턴(CNP2)은 제5 절연층(50) 상에 배치될 수 있다. 제1 연결패턴(CNP1) 및 제2 연결패턴(CNP2)은 동일한 공정을 통해 형성되므로 동일한 물질 및 동일한 적층구조를 가질 수 있다. 제1 연결패턴(CNP1)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 제1 화소 컨택홀(PCH1)을 통해 실리콘 트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다. 제2 연결패턴(CNP2)은 제4 및 제5 절연층들(40, 50)을 관통하는 제2 화소 컨택홀(PCH2)을 통해 산화물 트랜지스터(O-TFT)의 소스 영역(SE2)에 접속될 수 있다. 실리콘 트랜지스터(S-TFT)과 산화물 트랜지스터(O-TFT)에 대한 제1 연결패턴(CNP1)과 제2 연결패턴(CNP2)의 연결 관계는 이에 반드시 제한되는 것은 아니다.
제6 절연층(60)은 제5 절연층(50) 상에 배치될 수 있다. 제3 연결패턴(CNP3)은 제6 절연층(60) 상에 배치될 수 있다. 제3 연결패턴(CNP3)은 제6 절연층(60)을 관통하는 제3 화소 컨택홀(PCH3)을 통해 제1 연결패턴(CNP1)에 접속될 수 있다. 제6 절연층(60) 상에 데이터 라인(DL)이 배치될 수 있다. 제7 절연층(70)은 제6 절연층(60) 상에 배치되며, 제3 연결패턴(CNP3) 및 데이터 라인(DL)을 커버할 수 있다. 제3 연결패턴(CNP3) 및 데이터 라인(DL)은 동일한 공정을 통해 형성되므로 동일한 물질 및 동일한 적층구조를 가질 수 있다. 제6 절연층(60) 및 제7 절연층(70) 각각은 유기층일 수 있다.
발광소자(LD)는 애노드(AE, 또는 제1 전극), 발광층(EL), 및 캐소드(CE, 또는 제2 전극)을 포함할 수 있다. 발광소자(LD)의 애노드(AE)는 제7 절연층(70) 상에 배치될 수 있다. 애노드(AE)는 (반)투광성 전극 또는 반사 전극일 수 있다. 애노드(AE)는 순차적으로 적층된 ITO/Ag/ITO의 적층구조물을 포함할 수 있다. 애노드(AE)와 캐소드(CE)의 위치는 서로 변경될 수 있다.
화소 정의막(PDL)은 제7 절연층(70) 상에 배치될 수 있다. 화소 정의막(PDL)은 유기층일 수 있다. 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 차광 특성을 갖는 차광패턴에 해당할 수 있다.
화소 정의막(PDL)은 애노드(AE)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 애노드(AE)의 일부분을 노출시키는 개구부(PDL-OP)가 정의될 수 있다. 개구부(PDL-OP)에 대응하도록 발광영역(LA1)이 정의될 수 있다. 도 5에는 도 4a의 제1 발광영역(LA1)에 대응하는 하나의 발광영역(LA1)이 도시되었다. 도 4a의 제2 발광영역(LA2)과 제3 발광영역(LA3)에 대응하는 단면 역시 도 5와 실질적으로 동일할 수 있다. 다만, 제2 발광영역(LA2)과 제3 발광영역(LA3)에는 제1 발광영역(LA1)과 다른 물질의 발광층(EL)이 배치될 수 있다. 또한, 도 4a의 발광영역 쌍(LP)을 참조하면, 제1 유닛 발광영역(UA1)의 제3 발광영역(LA3)과 제2 유닛 발광영역(UA2)의 제3 발광영역(LA3) 사이에 화소 정의막(PDL)이 배치된다. 제1 유닛 발광영역(UA1)의 제3 발광영역(LA3)과 제2 유닛 발광영역(UA2)의 제3 발광영역(LA3)에 배치된 발광층(EL)은 제1 유닛 발광영역(UA1)의 제3 발광영역(LA3)과 제2 유닛 발광영역(UA2)의 제3 발광영역(LA3) 사이에 배치된 화소 정의막(PDL) 상에 배치될 수 있다.
본 발명의 일 실시예에서, 애노드(AE)와 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 캐소드(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다.
봉지층(140)은 발광소자(LD)를 커버할 수 있다. 봉지층(140)은 순차적으로 적층된 봉지 무기층(141), 봉지 유기층(142), 및 봉지 무기층(143)을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 반드시 제한되는 것은 아니다. 봉지 무기층들(141, 143)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 봉지 무기층들(141, 143) 각각은 다층구조를 가질 수 도 있다. 봉지 유기층(142)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
입력센서(200)는 적어도 하나의 도전층(또는 적어도 하나의 센서 도전층)과 적어도 하나의 절연층(또는, 적어도 하나의 센서 절연층)을 포함할 수 있다. 본 실시예에서 입력센서(200)는 제1 절연층(210, 또는 제1 센서 절연층), 제1 도전층(220, 또는 제1 센서 도전층), 제2 절연층(230, 또는 제2 센서 절연층), 제2 도전층(240, 또는 제2 센서 도전층), 및 제3 절연층(250, 또는 제3 센서 절연층)을 포함할 수 있다. 도 5에는 제1 도전층(220)의 도전라인과 제2 도전층(240)의 도전라인이 간략히 도시되었다.
제1 절연층(210)은 표시패널(100) 상에 직접 배치될 수 있다. 제1 절연층(210)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 제1 도전층(220) 및 제2 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제1 도전층(220) 및 제2 도전층(240)은 메쉬 형상의 전극을 정의하는 도전라인들을 포함할 수 있다. 제1 도전층(220)의 도전라인과 제2 도전층(240)의 도전라인은 위치에 따라 제2 절연층(230)을 관통하는 컨택홀을 통해 연결될 수도 있고, 연결되지 않을 수도 있다.
단층구조의 제1 도전층(220) 및 제2 도전층(240)은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnOx), 또는 인듐아연주석산화물(IZTO) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 제1 도전층(220) 및 제2 도전층(240)은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다. 제2 절연층(230)은 제1 도전층(220)과 제2 도전층(240) 사이에 배치될 수 있다. 제3 절연층(250)은 제2 도전층(240)을 커버할 수 있다. 본 발명의 일 실시예에서 제3 절연층(250)은 생략될 수 있다. 제2 절연층(230) 및 제3 절연층(250)은 무기층 또는 유기층을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 입력센서(200)의 평면도이다. 도 7은 본 발명의 일 실시예에 따른 입력센서(200)의 등가회로도이다.
입력센서(200)는 감지영역(200-SA)과 비감지영역(200-NSA)을 포함한다. 감지영역(200-SA)은 도 3의 표시영역(100-DA)에 대응하고 비감지영역(200-NSA)은 도 3의 비표시영역(100-NDA)에 대응한다. 본 발명의 일 실시예에서 감지영역(200-SA)과 표시영역(100-DA)은 동일한 면적을 갖고, 비감지영역(200-NSA)과 비표시영역(100-NDA)은 동일한 면적을 가질 수도 있다.
입력센서(200)는 제1 입력센서(201)와 제2 입력센서(202)를 포함한다. 제1 입력센서(201)와 제2 입력센서(202)는 감지영역(200-SA)의 제1 감지영역(200-SA1)과 제2 감지영역(200-SA2)에 각각 배치된다. 제1 감지영역(200-SA1)은 표시영역(100-DA)의 제1 영역에 중첩하고, 제2 감지영역(200-SA2)은 표시영역(100-DA)의 제2 영역에 중첩할 수 있다.
제1 입력센서(201)와 제2 입력센서(202)의 구성은 실질적으로 동일할 수 있다. 좌우 대칭으로 배치된 제1 입력센서(201)와 제2 입력센서(202)을 예시적으로 도시하였으나, 이에 특별히 제한되는 것은 아니다. 이하, 제1 입력센서(201)를 중심으로 입력센서(200)에 대해 설명한다.
제1 입력센서(201)는 서로 교차하는 제1 감지전극(E1, 이하 제1 전극) 및 제2 감지전극(E2, 이하 제2 전극)을 포함할 수 있다. 감지영역(200-SA)에 복수 개의 입력센서들(201, 202)이 배치됨으로써 제1 전극(E1) 및 제2 전극(E2) 중 적어도 하나의 전극의 길이가 감소될 수 있다. 이는 전극의 저항을 감소시키고, 입력센서(200)의 부하를 감소시킬 수 있다. 예컨대, 제1 감지영역(200-SA1)과 제2 감지영역(200-SA2)에 제1 방향(DR1)으로 연장된 하나의 제1 감지전극(E1)이 공통적으로 배치된다면, 제1 감지전극(E1)의 저항이 현저히 증가될 수 있다. 제1 입력센서(201)와 제2 입력센서(202)는 서로 동기되어 구동되거나, 서로 독립적으로 구동될 수 있다.
제1 전극(E1)이 복수 개 제공되고, 제2 전극(E2)이 복수 개 제공될 수 있다. 제1 전극들(E1)은 실질적으로 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배열된다. 제1 전극들(E1)이 실질적으로 제1 방향(DR1)으로 연장되었다는 것은 제1 전극들(E1)이 반드시 직선 형태로 연장된 것으로 제한되지 않고, 제1 전극들(E1)의 일단에 비해 타단의 위치가 제1 방향(DR1)으로 이격되어 배치된 것을 의미한다. 제2 전극들(E2)은 실질적으로 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 배열된다.
제1 전극들(E1)과 제2 전극들(E2)의 교차하는 영역들 마다 감지유닛(SU)이 정의된다. 도 6의 제1 감지영역(200-SA1)은 매트릭스 형태로 배열된 복수 개의 감지유닛들(SU)로 구분될 수 있다. 다만, 감지유닛들(SU)이 반드시 동일한 것은 아니다. 감지유닛들(SU) 중 일부는 상대적으로 좁은 면적을 가질 수 있다 예컨대 감지영역(200-SA)의 코너에 배치된 감지유닛(SU)은 상대적으로 좁은 면적을 가질 수 있다. 표시영역(100-DA) 및 감지영역(200-SA)이 곡선의 코너를 가질 수 있기 때문이다. 또한, 특정한 감지영역(200-SA)에는 광의 이동 통로인 개구부가 형성될 수도 있다.
제1 입력센서(201)는 제1 전극(E1)에 전기적으로 연결된 제1 트레이스 라인(TL1), 제1 전극(E1)에 전기적으로 연결된 제2 트레이스 라인(TL2), 및 제2 전극(E2)에 전기적으로 연결된 제3 트레이스 라인(TL3)을 포함할 수 있다. 제1 트레이스 라인(TL1)의 일단이 제1 지점(P1)에서 제1 전극(E1)에 연결되고, 제2 트레이스 라인(TL2)의 일단이 제2 지점(P2)에서 제1 전극(E1)에 연결되고, 제3 트레이스 라인(TL3)의 일단이 제3 지점(P3)에서 제2 전극(E2)에 연결될 수 있다. 제1 트레이스 라인(TL1)의 타단은 제1 패드(DP1)에 연결되고, 제2 트레이스 라인(TL2)의 타단은 제2 패드(DP2)에 연결되고, 제3 트레이스 라인(TL3)의 타단은 제3 패드(DP3)에 연결될 수 있다. 제1 패드(DP1) 내지 제3 패드(DP3) 각각은 대응하는 트레이스 라인의 적어도 일부분과 다른 층 상에 배치된 도전패턴일 수 있다.
제1 트레이스 라인(TL1)과 제2 트레이스 라인(TL2)은 제1 전극(E1)의 서로 다른 지점에 연결되고, 제1 트레이스 라인(TL1)과 제2 트레이스 라인(TL2) 각각은 제1 전극들(E1)에 대응하도록 복수 개로 제공될 수 있다. 제3 트레이스 라인(TL3)은 제2 전극들(E2)에 대응하도록 복수 개로 제공될 수 있다. 이하, 제1 전극(E1)과 같이 하나의 전극에 2개의 트레이스 라인들이 연결된 구조를 더블 라우팅 구조로 명명된다. 제2 전극(E2)과 같이 하나의 전극에 1개의 트레이스 라인들이 연결된 구조를 싱글 라우팅 구조로 명명된다.
제1 전극(E1)과 제2 전극(E2) 중 어느 하나의 전극은 구동신호를 수신할 수 있다. 제1 전극(E1)과 제2 전극(E2) 중 어느 하나의 전극으로부터 제1 전극(E1)과 제2 전극(E2) 사이에 정의된 상호 커패시터를 통해 제1 전극(E1)과 제2 전극(E2) 중 다른 하나의 전극으로 전류가 흐른다. 제1 전극(E1)과 제2 전극(E2) 중 어느 하나만 구동신호를 수신할 수도 있으나, 제1 구간에는 제1 전극(E1)이 구동신호를 수신하고, 제2 구간에는 제2 전극(E2)이 구동신호를 수신할 수도 있다. 본 실시예에서 제1 전극(E1)이 구동신호를 수신하는 것으로 설명되나, 제2 전극(E2)이 구동신호를 수신할 수 있다.
도 6에는 트레이스 라인들(TL1, TL2, TL3)의 교차영역(LCA)이 도시되었다. 제2 트레이스 라인(TL2)과 제3 트레이스 라인(TL3)의 교차영역(LCA)이 예시적으로 도시되었다. 교차영역(LCA)에서 제2 트레이스 라인(TL2)과 제3 트레이스 라인(TL3) 중 어느 하나는 브릿지 패턴을 포함할 수 있다. 브릿지 패턴은 제2 트레이스 라인(TL2)과 제3 트레이스 라인(TL3)과 다른 층 상에 배치되어 제2 트레이스 라인(TL2)과 제3 트레이스 라인(TL3)의 쇼트를 방지할 수 있다.
도 7은 구동 회로(DCC)와 감지 회로(SCC) 사이의 제1 입력센서(201)의 등가회로를 나타낸다. 도 6에 도시된 제1 입력센서(201)의 가장 상측에 배치된 제1 전극(E1)과 가장 우측에 배치된 제2 전극(E2) 사이에 형성된 전류패스를 기준으로 설명한다.
구동 신호(Sdr)는 제1 트레이스 라인(TL1)과 제2 트레이스 라인(TL2)을 통해 제1 전극(E1)에 제공된다. 구동 신호(Sdr)에 대응하는 감지 신호(Sse)가 제3 트레이스 라인(TL3)을 통해 감지 회로(SCC)에 입력된다. 제1 패드(PD1) 내지 제3 패드(PD3)에 전기적으로 연결된 회로기판에 실장된 집적회로(integrated circuit)가 구동 회로(DCC)와 감지 회로(SCC)를 포함할 수 있다.
감지 회로(SCC)는 감지 채널(222), 아날로그 디지털 변환기(224, 이하 ADC) 및 프로세서(226)를 포함할 수 있다. 감지 채널(222)은 제2 전극들(E2, 도 6 참조)마다 구비될 수 있다. 복수 개의 감지 채널(222)은 동일한 ADC(224)에 연결될 수 있다.
본 실시예에서 감지 채널(222)은 OP 앰프와 같은 증폭기(AMP1)를 포함할 수 있다. 증폭기(AMP1)의 제1 입력 단자(IN1), 예컨대 OP 앰프의 반전 입력 단자는 감지 신호(Sse)를 수신할 수 있다. 또한, 증폭기(AMP1)의 제2 입력 단자(IN2), 예컨대 OP 앰프의 비반전 입력 단자는 기준 전위 단자로서, 일례로 접지(ground: GND) 전압과 같은 기준 전압을 수신할 수 있다. 증폭기(AMP1)의 제1 입력 단자(IN1)와 출력 단자(OUT1)의 사이에는 커패시터(CC) 및 리셋 스위치(SW)가 서로 병렬로 연결될 수 있다.
ADC(224)는 감지 채널(222)로부터 입력되는 아날로그 신호를 디지털 신호로 변환한다. 프로세서(226)는 ADC(224)로부터의 변환 신호(디지털 신호)를 신호 처리하고, 신호 처리 결과에 따라 터치 입력을 검출한다. 일례로, 프로세서(226)는 복수 개의 제2 전극들(E2, 도 6 참조)로부터 각각의 감지 채널(222) 및 ADC(224)를 경유하여 입력되는 신호(증폭 및 변환된 감지 신호(Sse))를 종합적으로 분석하여 입력을 검출할 수 있다. 프로세서(226)는 마이크로 프로세서(MPU)로 구현될 수 있다. 이 경우 감지 회로(SCC)는 프로세서(226)의 구동에 필요한 메모리를 더 포함할 수 있다. 본 발명의 일 실시예에서 프로세서(226)는 마이크로 컨트롤러(Microcontroller)로 구현될 수도 있다.
제1 패드(PD1)와 상호 커패시터(Cse) 사이에 제1 저항(R-T1)과 제2 저항(R-E1)이 직렬로 연결된다. 제1 저항(R-T1)은 제1 트레이스 라인(TL1)의 등가저항이고, 제2 저항(R-E1)은 제1 전극(E1)의 등가저항이다. 제1 패드(PD1)와 상호 커패시터(Cse) 사이에 제1 기생 커패시터(C-T1)와 제2 기생 커패시터(C-E1)가 연결된다. 제1 기생 커패시터(C-T1)는 제1 트레이스 라인(TL1)과 캐소드(CE, 도 5 참고) 사이에 정의되고, 제2 기생 커패시터(C-E1)는 제1 전극(E1)과 캐소드(CE) 사이에 정의된다.
제2 패드(PD2)와 상호 커패시터(Cse) 사이에 제3 저항(R-T2)이 형성되어 제1 저항(R-T1)과 병렬로 연결된다. 제2 패드(PD2)와 상호 커패시터(Cse) 사이에 제3 기생 커패시터(C-T2)이 형성되어 제1 기생 커패시터(C-T1)과 병렬로 연결된다. 제3 저항(R-T2)은 제2 트레이스 라인(TL2)의 등가저항이고, 제3 기생 커패시터(C-T2)는 제2 트레이스 라인(TL2)과 캐소드(CE) 사이에 정의된다.
또한, 제3 패드(PD3)와 상호 커패시터(Cse) 사이에 제4 저항(R-E2)과 제5 저항(R-L3)이 직렬로 연결된다. 제4 저항(R-E2)은 제2 전극(E2)의 등가저항이고, 제5 저항(R-T3)은 제3 트레이스 라인(TL3)의 등가저항이다. 제3 패드(PD3)와 상호 커패시터(Cse) 사이에 제4 기생 커패시터(C-E2)와 제5 기생 커패시터(C-L3)가 연결된다. 제4 기생 커패시터(C-E2)는 제2 전극(E2)과 캐소드(CE) 사이의 정의되고, 제5 기생 커패시터(C-L3)는 제3 트레이스 라인(TL3)과 캐소드(CE) 사이의 정의된다.
구동 신호(Sdr)는 교류신호이며, 예컨대 정현파 신호가 이용될 수 있다. 제1 전극(E1)에 더블 라우팅 구조를 적용함으로써, 도 7에 도시된 등가회로의 합성저항이 낮아질 수 있다. 그에 따라 입력센서(200)의 대역폭 특성이 개선되고, 더 넓은 교류신호의 대역폭을 가질 수 있다.
다시 도 6을 참조하면, 제1 트레이스 라인(TL1)과 제2 트레이스 라인(TL2) 중 적어도 하나는 제1 감지영역(200-SA1)에 중첩한다. 본 실시예에서 제2 트레이스 라인(TL2)이 제1 감지영역(200-SA1)에 중첩한다. 제1 전극(E1)의 말단에 연결된 제1 트레이스 라인(TL1)은 제1 감지영역(200-SA1)에 비중첩할 수 있다. 제1 전극(E1)의 말단에 연결되지 않더라도, 제1 전극(E1)과 제1 트레이스 라인(TL1)이 연결되는 제1 지점(P1)은 제1 전극(E1)과 제2 트레이스 라인(TL2)이 연결되는 제2 지점(P2) 대비 비감지영역(200-NSA)에 더 인접하게 배치된다. 제1 지점(P1)은 감지영역(200-SA)에 비중첩하도록 배치시킬 수 있기 때문에 감지영역(200-SA)에 중첩하더라도 비감지영역(200-NSA)에 상대적으로 인접하게 배치시킬 수 있다. 그러나, 제2 지점(P2)은 감지영역(200-SA)에 중첩할 수 밖에 없기 때문에 비감지영역(200-NSA)에 인접하게 배치하는데 한계가 있다. 동일한 이유에서 제2 전극(E2)과 제3 지점(P3) 역시 제2 지점(P2) 대비 비감지영역(200-NSA)에 더 인접하게 배치된다.
제2 트레이스 라인(TL2)은 감지영역(200-SA) 내에서 제1 전극(E1)에 중첩하고, 제2 전극(E2)에 비-중첩한다. 제1 입력센서(201)의 가장 우측에 배치된 제2 트레이스 라인(TL2)을 참조하면, 제1 감지영역(200-SA1) 내에서 제2 전극들(E2)의 연장 방향과 동일한 방향(예컨대 제2 방향(DR2))으로 제2 트레이스 라인(TL2)이 연장된다. 제2 트레이스 라인(TL2)은 제1 전극들(E1)이 배치된 영역을 통해 제2 방향(DR2)으로 연장되는데 이에 대한 상세한 설명은 후술한다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 감지영역(200-SA)의 확대된 평면도이다. 도 8c는 도 8a의 II-II'에 대응하는 입력센서(200)의 단면도이다.
도 8a 및 도 8b는 도 6의 복수 개의 감지유닛들(SU) 중 하나의 제1 전극(E1)과 하나의 제2 전극(E2)이 교차하는 제1 감지유닛(SU1)과 다른 하나의 제1 전극(E1)과 하나의 제2 전극(E2)이 교차하는 제2 감지유닛(SU2)을 각각 도시하였다. 제1 감지유닛(SU1)에서 제2 트레이스 라인(TL2)이 하나의 제1 전극(E1)에 연결되는 점을 제외하고, 제1 감지유닛(SU1)과 제2 감지유닛(SU2)은 실질적으로 동일할 수 있다. 제2 감지유닛(SU2)은 제2 트레이스 라인(TL2)에 중첩하면, 제2 감지유닛(SU2)에 배치된 다른 하나의 제1 전극(E1)은 도 6처럼 다른 감지유닛(SU)을 통해서 대응하는 제2 트레이스 라인(TL2)에 연결된다.
도 8a 및 도 8b를 참조하면, 제2 전극(E2)은 감지영역(200-SA) 내에서 실질적으로 제2 방향(DR2)으로 연장되고 제1 방향(DR1)으로 이격되어 배치된 복수 개의 분할전극들(E2D1, E2D2, E2D3)을 포함한다. 3개의 분할전극들(E2D1, E2D2, E2D3)이 예시적으로 도시되었다. 이하, 3개의 분할전극들(E2D1, E2D2, E2D3)을 구분하여 설명하기 위해 3개의 제2 분할전극들(E2D1, E2D2, E2D3)은 제1 분할전극(E2D1), 제2 분할전극(E2D2), 및 제3 분할전극(E2D3)으로 정의된다.
분할전극들(E2D1, E2D2, E2D3) 각각은 형상이 다른 2종의 부분들을 포함할 수 있다. 상대적으로 면적이 큰 부분이 감지부분(E2P1)으로 정의되고, 상대적으로 면적이 작은 부분이 중간부분(E2P2)으로 정의된다. 감지부분들(E2P1)과 중간부분들(E2P2)은 제2 방향(DR2)을 따라 교번하게 배치된다. 감지부분들(E2P1)과 중간부분들(E2P2)은 일체의 형상을 가질 수 있다. 분할전극들(E2D1, E2D2, E2D3)은 도 5를 참조하여 설명한 제2 도전층(240)으로부터 형성될 수 있다.
제1 전극(E1)은 감지패턴들(E1D1) 및 감지패턴들(E1D1)과 다른 층 상에 배치된 브릿지패턴들(E1D2)을 포함할 수 있다. 감지패턴들(E1D1)은 제1 방향(DR1)으로 이격되고, 분할전극들(E2D1, E2D2, E2D3) 사이에 배치된다. 감지패턴들(E1D1) 각각은 형상이 다른 2종의 부분들을 포함할 수 있다. 상대적으로 면적이 큰 부분이 감지부분(E1P1)으로 정의되고, 상대적으로 면적이 작은 부분이 중간부분(E1P2)으로 정의된다. 3개의 감지부분들(E1P1)과 2개의 중간부분들(E1P2)을 포함하는 감지패턴들(E1D1)을 예시적으로 도시하였다. 감지부분들(E1P1)과 중간부분들(E1P2)은 제2 방향(DR2)을 따라 교번하게 배치된다. 감지부분들(E1P1)과 중간부분들(E1P2)은 일체의 형상을 가질 수 있다. 감지패턴들(E1D1)의 감지부분(E1P1)은 분할전극들(E2D1, E2D2, E2D3)의 중간부분들(E2P2) 사이에 배치된다.
도 8a에는 제1 감지유닛(SU1)에 대응하는 제1 전극(E1)의 일부분만을 도시하였으나, 도 6과 도 8a를 참조하면, 제1 전극(E1)은 제1 방향(DR1)을 따라 나열된 복수 개의 감지유닛들(SU)에 대응하는 감지패턴들(E1D1)을 포함할 수 있다.
도 6, 도 8a, 및 도 8b를 참조하면, 인접하게 배치된 제1 감지유닛(SU1)의 감지패턴들(E1D1)과 제2 감지유닛(SU2)의 감지패턴들(E1D1)은 제2 방향(DR2)에서 서로 이격된다. 제1 방향(DR1)에서 인접하게 배치된 2개의 감지패턴들(E1D1)을 연결하는 6개의 브릿지패턴들(E1D2)이 예시적으로 도시되었다. 브릿지패턴들(E1D2)의 형상 및 개수는 특별히 제한되지 않는다.
도 8a 및 도 8b를 참조하면, 제1 분할전극(E2D1)과 제2 분할전극(E2D2) 사이 및 제2 분할전극(E2D2)과 제3 분할전극(E2D3) 사이에 제2 트레이스 라인들(TL2)이 각각 배치될 수 있다. 제2 트레이스 라인(TL2)은 평면상에서 볼 때, 감지패턴들(E1D1) 중 적어도 하나와 중첩하고, 제2 전극(E2)과 비중첩한다. 따라서, 제2 전극(E2)과 제2 트레이스 라인(TL2) 사이의 신호 간섭 또는 기생 커패시터의 영향이 최소화될 수 있다. 도 8a 및 도 8b에서 하나의 감지유닛(SU1, SU2)에 2개의 제2 트레이스 라인(TL2)이 중첩하는 것으로 도시되었으나, 이에 제한되지 않는다. 하나의 감지유닛(SU1, SU2)에 대응하도록 감지패턴들(E1D1) 중 하나의 감지패턴에 중첩하는 1개의 제2 트레이스 라인(TL2)이 배치될 수 도 있다.
도 8a 내지 도 8c를 참조하면, 제2 트레이스 라인(TL2)은 제1 전극들(E1) 중 대응하는 제1 전극(E1)에 연결된다. 제2 트레이스 라인(TL2)은 제2 절연층(230)을 관통하는 컨택홀(TH-I)을 통해 대응하는 제1 전극(E1)에 연결될 수 있다. 제3 절연층(250)이 제1 전극(E1)을 커버한다. 도 8a 및 도 8b의 감지패턴(E1D1)과 브릿지패턴(E1D2) 역시 컨택홀(TH-I)을 통해 연결될 수 있다. 도 8c를 참조하면 더미전극(DME)이 제2 트레이스 라인(TL2)과 동일한 층 상에 배치되는데, 더미전극(DME)에 대해서는 도 10b를 참조하여 후술한다.
도 9a는 도 8b의 제1 영역(A1)에 대응하는 제2 도전층(240)의 확대된 평면도이다. 도 9b는 도 8b의 제1 영역(A1)에 대응하는 제1 도전층(220)의 확대된 평면도이다. 도 10a는 도 8b의 제2 영역(B1)에 대응하는 제2 도전층(240)의 확대된 평면도이다. 도 10b는 도 8b의 제2 영역(B1)에 대응하는 제1 도전층(220)의 확대된 평면도이다. 도 11a는 도 8b의 제3 영역(C1)에 대응하는 제2 도전층(240)의 확대된 평면도이다. 도 11b는 도 8b의 제3 영역(C1)에 대응하는 제1 도전층(220)의 확대된 평면도이다.
도 9a 내지 도 11b에서 제2 도전층(240)은 도 5의 제2 도전층(240)을 의미하고, 제1 도전층(220)은 도 5의 제1 도전층(220)을 의미한다. 도 9a에는 제2 도전층(240)으로부터 형성된 감지부분(E2P1)을 확대하여 도시하였다. 감지부분(E2P1)은 제2 전극(E2)을 대표하여 도시된 것이다. 도 9a 내지 도 11b에는 도 4a에 도시된 표시영역(100-DA)이 같이 도시되었다.
도 8b 및 도 9a를 참조하면, 제2 전극(E2)의 감지부분(E2P1)에는 복수 개의 개구부들(EOP1, EOP2, EOP3)이 정의된다. 복수 개의 개구부들(EOP1, EOP2, EOP3)는 제1 발광영역(LA1)에 대응하는 제1 개구부(EOP1), 제2 발광영역(LA2)에 대응하는 제2 개구부(EOP2), 및 발광영역 쌍(LP)에 대응하는 제3 개구부(EOP3)를 포함할 수 있다. 제1 개구부(EOP1)의 내측에 제1 발광영역(LA1)이 배치되고, 제2 개구부(EOP2)의 내측에 제2 발광영역(LA2)이 배치되고, 제3 개구부(EOP3)의 내측에 발광영역 쌍(LP)이 배치될 수 있다. 제3 개구부(EOP3)의 내측에 도 4a에 도시된 제1 유닛 발광영역(UA1)의 제3 발광영역(LA3)과 제2 유닛 발광영역(UA2)의 제3 발광영역(LA3)이 공통적으로 배치된다.
감지부분(E2P1)은 복수 개의 개구부들(EOP1, EOP2, EOP3)을 정의하는 복수 개의 라인 성분들(L1, L2)을 포함할 수 있다. 복수 개의 라인 성분들(L1, L2)은 제1 방향(DR1)으로 연장된 제1 라인 성분들(L1)과 제2 방향(DR2)으로 연장된 제2 라인 성분들(L2)을 포함할 수 있다. 제1 라인 성분들(L1) 각각은 하나의 제2 라인 성분(L2)으로부터 하나의 제2 라인 성분(L2)에 인접한 다른 하나의 제2 라인 성분(L2)으로 연장된다. 제1 라인 성분들(L1)은 복수 개의 개구부들(EOP1, EOP2, EOP3) 중 제2 방향(DR2)에서 인접한 2개의 개구부들(EOP1, EOP2, EOP3) 사이에 배치되고, 제1 라인 성분들(L1)은 제2 방향(DR2)의 너비에 따라 구분되는 복수 개의 그룹들의 라인 성분들을 포함할 수도 있다.
도 9b를 참조하면, 도 9a에 도시된 감지부분(E2P1)에 중첩하는 영역에 복수 개의 더미전극들(DME)이 배치된다. 복수 개의 더미전극들(DME)은 도 9a에 도시된 감지부분(E2P1)을 소정의 규칙으로 컷팅(또는 분할)한 배치를 가질 수 있다. 복수 개의 더미전극들(DME)이 실질적으로 감지부분(E2P1)에 완전히 중첩하여 배치되기 때문에 제1 도전층(220, 도 5 참조)에 의한 단차가 발생하는 것을 방지할 수 있다.
제1 영역(EOP1-A)을 중심으로 4개의 더미전극들(DME)이 배치된다. 제1 영역(EOP1-A)은 제1 개구부(EOP1)에 대응한다. 제1 영역(EOP1-A)을 중심으로 제2 방향(DR2)에서 마주하는 2개의 컷팅영역(또는 분할영역)이 배치되고, 제1 방향(DR1)에서 마주하는 2개의 컷팅영역이 배치된다. 제2 개구부(EOP2)에 대응하는 제2 영역(EOP2-A)을 중심으로 4개의 더미전극들(DME)이 배치된다. 제2 영역(EOP2-A)을 중심으로 제2 방향(DR2)에서 마주하는 2개의 컷팅영역이 배치되고, 제1 방향(DR1)에서 마주하는 2개의 컷팅영역이 배치된다. 제3 영역(EOP3-A)을 중심으로 제2 방향(DR2)에서 마주하는 2 쌍의 컷팅영역이 배치되고, 제1 방향(DR1)에서 마주하는 2개의 컷팅영역이 배치된다.
도 9a와 도 9b를 참조하면, 감지부분(E2P1)은 더미전극(DME)보다 큰 너비를 갖는다. 감지부분(E2P1)의 제1 라인 성분(L1)의 너비(W1)는 더미전극(DME)의 컷팅된 제1 라인 성분(L10)의 너비(W10)보다 크고, 감지부분(E2P1)의 제2 라인 성분(L2)의 너비(W2)는 더미전극(DME)의 컷팅된 제2 라인 성분(L20)의 너비(W20)보다 크다. 따라서, 감지부분(E2P1)이 더미전극(DME)을 커버할 수 있다. 도 9a 및 도 9b에서 서로 중첩하는 감지부분(E2P1)의 제1 라인 성분(L1)과 더미전극(DME)의 제1 라인 성분(L10)의 너비를 비교하였다. 도 8c에서 제1 전극(E1)의 감지부분(E1P1)의 너비와 더미전극(DME)의 너비를 비교할 수 있다.
도 8b 및 도 10a를 참조하면, 제1 전극(E1)의 감지부분(E1P1)은 도 8b 및 도 9a의 제2 전극(E2)의 감지부분(E2P1)과 실질적으로 동일할 수 있다. 도 10b를 참조하면, 도 10a의 감지부분(E1P1)에 중첩하는 영역에 제2 트레이스 라인(TL2)과 복수 개의 더미전극들(DME)이 배치된다. 제2 트레이스 라인(TL2)은 제2 방향(DR2)으로 연장된 제2 라인 성분들(L200)과 제2 라인 성분들(L20) 사이에 배치된 제1 라인 성분들(L100)을 포함할 수 있다. 제2 트레이스 라인(TL2)에는 도 10a의 제1 개구부(EOP1)에 대응하는 제1 개구부(EOP10) 및 도 10a의 제2 개구부(EOP2)에 대응하는 제2 개구부(EOP20)가 정의될 수 있다. 제2 트레이스 라인(TL2)이 배치된 영역 이외의 영역에 복수 개의 더미전극들(DME)이 배치된다. 도 9b와 비교하면, 복수 개의 더미전극들(DME) 중 일부가 서로 연결되어 제2 트레이스 라인(TL2)을 정의할 수 있다.
도 8b 및 도 11a를 참조하면, 제1 전극(E1)의 감지부분(E1P1)과 제2 전극(E2)의 감지부분(E2P1) 사이의 경계선(BL)이 도시되었다. 도 9a에 도시된 제2 도전층(240)의 도전패턴이 소정의 규칙으로 컷팅됨으로써 제1 전극(E1)의 감지부분(E1P1)과 제2 전극(E2)의 감지부분(E2P1)의 경계 영역이 정의된다.
도 11b를 참조하면, 복수 개의 더미전극들(DME)은 제1 전극(E1)의 감지부분(E1P1)과 제2 전극(E2)의 감지부분(E2P1) 무관하게 소정의 규칙으로 배치된다. 복수 개의 더미전극들(DME)은 도 9b를 참조하여 설명한 규칙과 동일하게 배치될 수 있다.
도 12 내지 17은 본 발명의 일 실시예에 따른 입력센서(200)의 평면도이다. 이하, 도 5 내지 도 11b를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 도 5 내지 도 11b의 설명을 참조한다.
도 12를 참조하면, 제2 전극들(E2)도 더블 라우팅 구조를 가질 수 있다. 제4 트레이스 라인(TL4)이 제4 지점(P4)에서 제2 전극(E2)과 연결될 수 있다. 제4 트레이스 라인(TL4)은 비감지영역(200-NSA)에 중첩하고, 제4 패드(PD4)에 연결된다. 제4 패드(PD4)는 제1 패드(PD1)에 인접하게 배치될 수 있다. 제4 지점(P4) 역시 제2 지점(P2) 대비 비감지영역(200-NSA)에 더 인접하게 배치된다. 제4 지점(P4)은 제3 지점(P3)과 제2 방향(DR2)에서 대향하는 위치에 배치된다.
도 13을 참조하면, 제1 트레이스 라인(TL1)과 제2 트레이스 라인(TL2)은 비감지영역(200-NSA)의 어느 한 지점에서 패드 연결라인(PCL)으로부터 분기된다. 따라서 제1 트레이스 라인(TL1)과 제2 트레이스 라인(TL2)은 패드 연결라인(PCL)을 통해 제1 패드(PD1)에 전기적으로 연결된다. 도 6의 입력센서(200) 대비 제2 패드(PD2)가 생략될 수 있다.
도 14 내지 도 17을 참조하면, 입력센서(200)는 제1 입력센서(201)와 제2 입력센서(202) 사이에 배치된 적어도 하나의 입력센서를 더 포함할 수 있다. 도 14 내지 도 17에는 제3 입력센서(203)와 제4 입력센서(204)를 더 포함하는 입력센서(200)를 예시적으로 도시하였다. 제3 입력센서(203)와 제4 입력센서(204)는 감지영역(200-SA)의 제3 감지영역(200-SA3)과 제4 감지영역(200-SA4)에 각각 배치된다. 제3 입력센서(203)와 제4 입력센서(204)의 구성은 실질적으로 동일할 수 있다. 이하, 제3 입력센서(203)를 중심으로 추가적인 입력센서(203, 204)에 대해 설명한다.
도 14 내지 도 17의 제1 입력센서(201) 내지 제4 입력센서(204)를 참조하면, 감지전극의 개수가 도 6 및 도 12 대비 간략히 도시되었고, 그에 대응하는 트레이스 라인도 간략히 도시되었다. 제1 입력센서(201) 내지 제4 입력센서(204)의 서로 대응하는 제1 전극들(E1, E1-1)과 서로 대응하는 제2 전극들(E2, E2-1)이 도시되었다.
도 14를 참조하면, 제3 입력센서(203)는 제1 입력센서(201)의 제1 전극(E1)에 대응하는 제1 전극(E1-1, 이하 제1-1 전극)과 제1 입력센서(201)의 제2 전극(E2)에 대응하는 제2 전극(E2-1, 이하 제2-1 전극)을 포함할 수 있다. 제3 입력센서(203)는 제1 입력센서(201)의 제2 트레이스 라인(TL2)에 대응하는 제2 트레이스 라인(TL2-1, 이하 제2-1 트레이스 라인), 제1 입력센서(201)의 제3 트레이스 라인(TL3)에 대응하는 제3 트레이스 라인(TL3-1, 이하 제3-1 트레이스 라인), 및 제4 트레이스 라인(TL4)에 대응하는 제4 트레이스 라인(TL4-1, 이하 제4-1 트레이스 라인)을 포함할 수 있다.
이하, 서로 대응하는 전극과 서로 대응하는 트레이스 라인을 구분하여 설명하기 위해 서로 다른 부호를 사용한다. 제1 입력센서(201)의 제1 전극(E1) 및 제2 전극(E2)은 제3 입력센서(203)의 제1-1 전극(E1-1) 및 제2-1 전극(E2-1)과 서로 대응되고 서로 구별된다. 또한, 제1 입력센서(201)의 제1 전극(E1) 및 제2 전극(E2)과 구분하여 설명하기 위해, 제2 입력센서(202)의 제1-1 전극(E1-1) 및 제2-1 전극(E2-1) 또는 제4 입력센서(204)의 제1-1 전극(E1-1) 및 제2-1 전극(E2-1)이 본 명세서에서 사용될 수 있다.
제1 입력센서(201)의 제1 전극(E1)과 제3 입력센서(203)의 제1-1 전극(E1-1)은 싱글라우팅 구조를 갖는다. 제1 입력센서(201)의 제2 전극(E2)과 제3 입력센서(203)의 제2-1 전극(E2-1)은 더블라우팅 구조를 갖는다. 도 12 대비, 도 14에서 제1 트레이스 라인(TL1)과 제1 패드(PD1)가 생략되었다. 제2-1 트레이스 라인(TL2-1)은 도 6, 도 8a 내지 도 8c를 참조하여 설명한 제2 트레이스 라인(TL2)처럼 제3 감지영역(200-SA3) 내에서 제1-1 전극(E1-1)에 중첩하고, 제2-1 전극(E2-1)에 비-중첩할 수 있다.
도 15를 참조하면, 제1 입력센서(201)의 제1 전극(E1)과 제3 입력센서(203)의 제1-1 전극(E1-1)은 더블라우팅 구조를 갖는다. 제1 입력센서(201)의 제2 전극(E2)과 제3 입력센서(203)의 제2-1 전극(E2-1)은 싱글라우팅 구조를 갖는다. 도 12 대비, 도 15에서 제4 트레이스 라인(TL4)과 제4 패드(PD4)가 생략되었다.
제2-1 트레이스 라인(TL2-1)은 도 6, 도 8a 내지 도 8c를 참조하여 설명한 제2 트레이스 라인(TL2)처럼 제3 감지영역(200-SA3) 내에서 제1-1 전극(E1-1)에 중첩하고, 제2-1 전극(E2-1)에 비-중첩할 수 있다. 제1-1 트레이스 라인(TL1-1)은 제1 감지영역(200-SA1)과 제3 감지영역(200-SA3)에 중첩한다. 제1-1 트레이스 라인(TL1-1)은 제1 감지영역(200-SA1)과 제3 감지영역(200-SA3) 내에서 제1 전극(E1) 및 제1-1 전극(E1-1)과 실질적으로 동일한 방향으로 연장된다.
도 16은 도 15의 하나의 감지유닛(SU3, 이하 제3 감지유닛)을 확대 도시하였다. 제3 감지유닛(SU3)은 도 6의 복수 개의 감지유닛들(SU)과 동일하며, 도 8a 및 도 8b를 참조하여 설명한 제1 감지유닛(SU1) 및 제2 감지유닛(SU2)과 실질적으로 동일할 수 있다.
도 16을 참조하면, 제1-1 트레이스 라인(TL1-1)은 제1 전극(E1) 및 제2 전극(E2)에 중첩할 수 있다. 제1-1 트레이스 라인(TL1-1)은 제3 감지유닛(SU3) 내에서 제1 전극(E1)에 대한 중첩면적이 제2 전극(E2)에 대한 중첩면적보다 클 수 있다. 제1-1 트레이스 라인(TL1-1)은 분할전극들(E2D1, E2D2, E2D3)의 중간부분들(E2P2)에 중첩하고, 감지패턴들(E1D1)의 감지부분(E1P1)에 중첩할 수 있다. 제1-1 트레이스 라인(TL1-1)과 제2 전극(E2)의 중첩면적을 낮춰 제2 전극(E2)에 대한 제1-1 트레이스 라인(TL1-1)의 영향을 감소시킬 수 있다.
도 17을 참조하면, 제1 입력센서(201)의 제1 전극(E1)과 제3 입력센서(203)의 제1-1 전극(E1-1)은 더블라우팅 구조를 갖는다. 제1 입력센서(201)의 제2 전극(E2)과 제3 입력센서(203)의 제2-1 전극(E2-1)은 더블라우팅 구조를 갖는다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
표시영역
100-DA
감지영역 200-SA
표시영역의 제1 영역, 제1 감지영역 200-SA1
표시영역의 제2 영역, 제2 감지영역 200-SA2
비표시영역 100-NDA
비감지영역 200-NSA
표시패널 100
제1 입력센서 201
제2 입력센서 202
제1 전극 E1
제2 전극 E2
제1 내지 제3 트레이스 라인 TL1, TL2, TL3
분할전극들 E2D1, E2D2, E2D3
감지패턴들 E1D1
브릿지패턴들 E1D2
더미전극들 DME
복수 개의 발광영역들(제1 내지 제3 발광영역들) LA1, LA2, LA3
비-발광영역 NLA
복수 개의 개구부들(제1 내지 제3 개구부들) EOP1, EOP2, EOP3
제1 라인 성분들 L1, L10, L100
제2 라인 성분들 L2, L20, L200
유닛 발광영역 UA, UA0
제1 유닛 발광영역, 제2 유닛 발광영역 UA1, UA2
컨택홀 TH-I
제3 입력센서 203
제1-1 전극 E1-1
제2-1 전극 E2-1
제1-1 내지 제3-1 트레이스 라인 TL1-1 내지 TL3-1
감지영역 200-SA
표시영역의 제1 영역, 제1 감지영역 200-SA1
표시영역의 제2 영역, 제2 감지영역 200-SA2
비표시영역 100-NDA
비감지영역 200-NSA
표시패널 100
제1 입력센서 201
제2 입력센서 202
제1 전극 E1
제2 전극 E2
제1 내지 제3 트레이스 라인 TL1, TL2, TL3
분할전극들 E2D1, E2D2, E2D3
감지패턴들 E1D1
브릿지패턴들 E1D2
더미전극들 DME
복수 개의 발광영역들(제1 내지 제3 발광영역들) LA1, LA2, LA3
비-발광영역 NLA
복수 개의 개구부들(제1 내지 제3 개구부들) EOP1, EOP2, EOP3
제1 라인 성분들 L1, L10, L100
제2 라인 성분들 L2, L20, L200
유닛 발광영역 UA, UA0
제1 유닛 발광영역, 제2 유닛 발광영역 UA1, UA2
컨택홀 TH-I
제3 입력센서 203
제1-1 전극 E1-1
제2-1 전극 E2-1
제1-1 내지 제3-1 트레이스 라인 TL1-1 내지 TL3-1
Claims (20)
- 표시영역 및 상기 표시영역에 인접한 비표시영역을 포함하는 표시패널;
상기 표시패널 상에 배치되고, 상기 표시영역의 제1 영역에 중첩하는 제1 입력센서; 및
상기 표시패널 상에 배치되고, 상기 표시영역의 제2 영역에 중첩하는 제2 입력센서를 포함하고,
상기 제1 입력센서는,
절연층;
제1 전극;
상기 제1 전극과 교차하는 제2 전극;
상기 제1 전극에 전기적으로 연결된 제1 트레이스 라인;
상기 제1 전극에 전기적으로 연결된 제2 트레이스 라인; 및
상기 제2 전극에 전기적으로 연결된 제3 트레이스 라인을 포함하고,
상기 제1 트레이스 라인과 상기 제2 트레이스 라인 중 하나의 트레이스 라인은 상기 표시영역의 상기 제1 영역에 중첩하고,
상기 하나의 트레이스 라인은 상기 표시영역의 상기 제1 영역 내에서 상기 제1 전극에 중첩하고, 상기 제2 전극에 비중첩하는 표시장치. - 제1 항에 있어서,
상기 제1 전극은 상기 표시영역 내에서 실질적으로 상기 제1 방향으로 연장되고,
상기 제2 전극은, 상기 표시영역 내에서 실질적으로 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 방향으로 이격되어 배치된 복수 개의 분할전극들을 포함하고,
상기 하나의 트레이스 라인은 상기 표시영역 내에서 상기 복수 개의 분할전극들 사이에 배치된 표시장치. - 제2 항에 있어서,
상기 복수 개의 분할전극들 각각은 상기 표시영역 내에서 일체의 형상을 갖고, 상기 절연층 상에 배치되고,
상기 제1 전극은 상기 절연층 상에 배치되고 상기 제1 방향으로 나열된 복수 개의 감지패턴들 및 각각이 상기 절연층 아래에 배치되고 상기 절연층을 관통하는 컨택홀을 통해 상기 복수 개의 감지패턴들 중 인접한 감지패턴들을 연결하는 복수 개의 브릿지패턴들을 포함하는 표시장치. - 제2 항에 있어서,
상기 하나의 트레이스 라인은 상기 절연층 아래에 배치되고,
상기 제1 입력센서는 상기 하나의 트레이스 라인과 동일한 층 상에 배치되고, 상기 복수 개의 감지패턴들에 중첩하는 복수 개의 더미전극들을 더 포함하는 표시장치. - 제4 항에 있어서,
상기 표시영역은 복수 개의 발광영역들 및 상기 복수 개의 발광영역들 사이에 배치된 비-발광영역을 포함하고,
상기 하나의 트레이스 라인 및 상기 더미전극들은 상기 비-발광영역에 중첩하는 표시장치. - 제5 항에 있어서,
상기 복수 개의 분할전극들 각각에는 상기 복수 개의 발광영역들에 대응하는 복수 개의 개구부들이 정의된 표시장치. - 제6 항에 있어서,
상기 복수 개의 분할전극들 각각은 상기 복수 개의 개구부들을 정의하는 라인 성분들을 포함하고,
상기 라인 성분들은 상기 제1 방향으로 연장된 제1 라인 성분 및 상기 제2 방향으로 연장된 제2 라인 성분을 포함하는 표시장치. - 제6 항에 있어서,
상기 발광영역들은 제1 색 발광영역, 제2 색 발광영역, 및 제3 색 발광영역을 포함하고,
상기 제1 색 발광영역, 상기 제2 색 발광영역, 및 상기 제3 색 발광영역은 유닛 발광영역을 정의하고,
상기 유닛 발광영역은,
상기 제3 색 발광영역의 일측에 상기 제1 색 발광영역과 상기 제2 색 발광영역이 배치되고, 상기 제1 색 발광영역과 상기 제2 색 발광영역에 대하여 상기 제3 색 발광영역이 상기 제2 방향 내에서 하측에 배치된 제1 유닛 발광영역; 및
상기 제3 색 발광영역의 상기 일측에 상기 제1 색 발광영역과 상기 제2 색 발광영역이 배치되고, 상기 제1 색 발광영역과 상기 제2 색 발광영역에 대하여 상기 제3 색 발광영역이 상기 제2 방향 내에서 상측에 배치된 제2 유닛 발광영역을 포함하고,
상기 제1 유닛 발광영역과 상기 제2 유닛 발광영역은 상기 제1 방향을 따라 교번하게 배치되고, 상기 제2 방향을 따라 교번하게 배치되며,
상기 복수 개의 개구부들은 상기 제1 색 발광영역에 대응하는 제1 개구부, 상기 제2 색 발광영역에 대응하는 제2 개구부, 및 상기 제2 방향 내에서 인접하게 배치된 상기 제1 유닛 발광영역의 상기 제3 색 발광영역과 상기 제2 유닛 발광영역의 상기 제3 색 발광영역에 공통적으로 대응하는 제3 개구부를 포함하는 표시장치. - 제4 항에 있어서,
상기 감지패턴들 각각은 상기 제1 방향으로 연장된 제1 라인 성분 및 상기 제2 방향으로 연장된 제2 라인 성분을 포함하고,
상기 복수 개의 더미전극들 각각은 상기 제1 방향으로 연장되고 상기 감지패턴들 각각의 상기 제1 라인 성분에 중첩하는 제1 라인 성분 및 상기 제2 방향으로 연장되고 상기 감지패턴들 각각의 상기 제2 라인 성분에 중첩하는 제2 라인 성분을 포함하고,
상기 감지패턴들 각각의 상기 제1 라인 성분의 너비는 상기 복수 개의 더미전극들 각각의 제1 라인 성분의 너비보다 큰 표시장치. - 제2 항에 있어서,
상기 제1 전극은 상기 표시영역 내에서 실질적으로 상기 제2 방향으로 연장되고 상기 제1 방향 내에서 이격되어 배치된 복수 개의 감지패턴들을 포함하고,
상기 하나의 트레이스 라인은 상기 표시영역 내에서 상기 복수 개의 감지패턴들 중 적어도 어느 하나의 감지패턴에 중첩하고, 상기 복수 개의 감지패턴들 중 상기 중첩하는 적어도 어느 하나의 감지패턴에 연결된 표시장치. - 제10 항에 있어서,
상기 표시영역 내에서 상기 하나의 트레이스 라인과 상기 복수 개의 제1 분할전극들 사이에 상기 절연층이 배치되고,
상기 어느 하나의 트레이스 라인은 상기 절연층을 관통하는 컨택홀을 통해 상기 복수 개의 감지패턴들 중 상기 중첩하는 적어도 어느 하나의 감지패턴에 연결된 표시장치. - 제1 항에 있어서,
상기 제1 트레이스 라인은 제1 지점에서 상기 제1 전극에 연결되고, 상기 제2 트레이스 라인은 제2 지점에서 상기 제1 전극에 연결되고, 상기 제3 트레이스 라인은 제3 지점에서 상기 제2 전극에 연결되며,
상기 하나의 트레이스는 상기 제2 트레이스 라인이고,
상기 제2 지점은 상기 표시영역의 상기 제1 영역 내에 배치되고,
상기 제1 지점 및 상기 제3 지점 각각은 상기 비표시영역에 배치되거나, 상기 제2 지점보다 상기 비표시영역에 더 인접하게 배치된 표시장치. - 제1 항에 있어서,
상기 제2 입력센서는 상기 제1 입력센서와 동일한 구성을 갖는 표시장치. - 제1 항에 있어서,
상기 제1 트레이스 라인은 제1 지점에서 상기 제1 전극에 연결되고, 상기 제2 트레이스 라인은 제2 지점에서 상기 제1 전극에 연결되고, 상기 제3 트레이스 라인은 제3 지점에서 상기 제2 전극에 연결되며,
상기 제1 입력센서는 상기 제3 트레이스 라인과 제4 지점에서 상기 제2 전극에 연결된 제4 트레이스 라인을 더 포함하고,
상기 제4 지점은 상기 비표시영역에 배치되거나, 상기 제2 지점보다 상기 비표시영역에 더 인접하게 배치된 표시장치. - 제1 항에 있어서,
상기 표시패널 상에 배치되고, 상기 표시영역의 상기 제1 영역과 상기 제2 영역 사이에 배치된 제3 영역에 중첩하는 제3 입력센서를 더 포함하고,
상기 제3 입력센서는,
상기 제1 전극에 대응하는 제1-1 전극;
상기 제2 전극에 대응하고, 상기 제1-1 전극과 교차하는 제2-1 전극;
상기 제1-1 전극에 전기적으로 연결된 제1-1 트레이스 라인; 및
상기 제2-1 전극에 전기적으로 연결된 제2-1 트레이스 라인을 포함하고,
상기 제1-1 트레이스 라인은 상기 표시영역의 상기 제3 영역에 중첩하고, 상기 제2-1 전극과 상기 표시영역의 상기 제3 영역 내에서 실질적으로 동일한 방향으로 연장되고,
상기 제1-1 트레이스 라인은 상기 표시영역의 상기 제3 영역 내에서 상기 제1-1 전극에 중첩하고, 상기 제2-1 전극에 비-중첩하는 표시장치. - 제1 항에 있어서,
상기 표시패널 상에 배치되고, 상기 표시영역의 상기 제1 영역과 상기 제2 영역 사이에 배치된 제3 영역에 중첩하는 제3 입력센서를 더 포함하고,
상기 제3 입력센서는,
상기 제1 전극에 대응하는 제1-1 전극;
상기 제2 전극에 대응하고, 상기 제1-1 전극과 교차하는 제2-1 전극;
상기 제1-1 전극에 전기적으로 연결된 제1-1 트레이스 라인;
상기 제1-1 전극에 전기적으로 연결된 제2-1 트레이스 라인; 및
상기 제2-1 전극에 전기적으로 연결된 제3-1 트레이스 라인을 포함하고,
상기 제2-1 트레이스 라인은 상기 표시영역의 상기 제3 영역에 중첩하고, 상기 제2-1 전극과 상기 표시영역의 상기 제3 영역 내에서 실질적으로 동일한 방향으로 연장되고,
상기 제2-1 트레이스 라인은 상기 표시영역의 상기 제3 영역 내에서 상기 제1-1 전극에 중첩하고, 상기 제2-1 전극에 비-중첩하는 표시장치. - 제16 항에 있어서,
상기 제1-1 트레이스 라인은 상기 표시영역의 상기 제1 영역 및 상기 제3 영역에 중첩하고, 상기 제1-1 전극과 상기 표시영역의 상기 제1 영역 내에서 실질적으로 동일한 방향으로 연장되고,
상기 제1-1 트레이스 라인은 상기 표시영역의 상기 제1 영역 내에서 상기 제1 전극 및 상기 제2 전극에 중첩하고, 상기 제1-1 트레이스 라인은 상기 표시영역의 상기 제1 영역 내에서 상기 제1 전극에 대한 중첩면적이 상기 제2 전극에 대한 중첩면적보다 큰 표시장치. - 제17 항에 있어서,
상기 제1 입력센서는 상기 제3 트레이스 라인과 다른 지점에서 상기 제2 전극에 연결된 제4 트레이스 라인을 더 포함하고,
상기 제3 입력센서는 상기 제3-1 트레이스 라인과 다른 지점에서 상기 제2-1 전극에 연결된 제4-1 트레이스 라인을 더 포함하는 표시장치. - 제1 항에 있어서,
상기 제1 트레이스 라인과 상기 제2 트레이스 라인은 상기 비표시영역의 어느 한 지점에서 패드 연결라인으로부터 분기되고, 상기 패드 연결라인은 하나의 패드에 전기적으로 연결된 표시장치. - 제1 영역에 배치된 제1 전극;
상기 제1 영역에 배치되고, 상기 제1 전극과 교차하는 제2 전극;
상기 제1 전극에 전기적으로 연결된 제1 트레이스 라인;
상기 제1 전극에 전기적으로 연결된 제2 트레이스 라인;
상기 제2 전극에 전기적으로 연결된 제3 트레이스 라인;
상기 제1 영역과 다른 제2 영역에 배치된 제1-1 전극;
상기 제2 영역에 배치되고, 상기 제1-1 전극과 교차하는 제2-1 전극;
상기 제1-1 전극에 전기적으로 연결된 제1-1 트레이스 라인;
상기 제1-1 전극에 전기적으로 연결된 제2-1 트레이스 라인; 및
상기 제2-1 전극에 전기적으로 연결된 제3-1 트레이스 라인을 포함하고,
상기 제1 전극과 상기 제1-1 전극은 서로 분리되어 있으며,
상기 제1 트레이스 라인은 상기 제1 영역에 비중첩하고, 상기 제2 트레이스 라인은 상기 제1 영역에 중첩하고,
상기 제2 트레이스 라인은 상기 제1 영역 내에서 상기 제1 전극에 중첩하고, 상기 제2 전극에 비중첩하며,
상기 제1-1 트레이스 라인은 상기 제2 영역에 비중첩하고, 상기 제2-1 트레이스 라인은 상기 제2 영역에 중첩하고,
상기 제2-1 트레이스 라인은 상기 제2 영역 내에서 상기 제1-1 전극에 중첩하고, 상기 제2-1 전극에 비중첩하는 표시장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18/361,784 US20240118766A1 (en) | 2022-10-06 | 2023-07-28 | Display device including input sensor with multiple sensing areas |
| CN202311270564.2A CN117850617A (zh) | 2022-10-06 | 2023-09-28 | 显示装置 |
| EP23202001.6A EP4350491A1 (en) | 2022-10-06 | 2023-10-06 | Display device including input sensor with multiple sensing areas |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220127963 | 2022-10-06 | ||
| KR20220127963 | 2022-10-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230005667A KR20240049113A (ko) | 2022-10-06 | 2023-01-13 | 표시장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20240049113A (ko) |
-
2023
- 2023-01-13 KR KR1020230005667A patent/KR20240049113A/ko unknown
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