KR20220016360A

KR20220016360A - 입력 감지 패널 및 이를 포함하는 전자 장치

Info

Publication number: KR20220016360A
Application number: KR1020200095477A
Authority: KR
Inventors: 김일주; 곽원규
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-07-30
Filing date: 2020-07-30
Publication date: 2022-02-09
Also published as: CN114063831A; US20220276746A1; US20220035486A1; US11675469B2; US11334207B2

Abstract

입력 감지 패널은, 제1 방향으로 배열된 제1 감지 패턴들 및 상기 제1 감지 패턴들 사이에 배치된 제1 브릿지 패턴들을 포함하는 복수의 제1 감지 전극들, 제2 방향으로 배열된 제2 감지 패턴들 및 상기 제2 감지 패턴들 사이에 배치된 제2 브릿지 패턴들을 포함하는 복수의 제2 감지 전극들, 상기 제1 감지 패턴들에 연결된 제1 트래이스 배선, 및 상기 제2 감지 패턴들에 연결된 제2 트래이스 배선을 포함하고, 상기 제2 트래이스 배선은, 사선부 및 연장부를 포함하는 사이드 배선들, 및 상기 제1 방향으로 연장된 중앙 배선들을 포함하고, 상기 연장부는 동일한 제1 감지 전극들에 포함된 제1 감지 패턴들과 중첩하고, 상기 사선부는 서로 다른 제1 감지 전극들에 포함된 제1 감지 패턴들과 중첩한다.

Description

입력 감지 패널 및 이를 포함하는 전자 장치{INPUT SENSING PANEL AND ELECRONIC APPARATUS INCLUDING THE SAME}

본 발명은 입력 감지 패널을 포함하는 전자 장치에 관한 것으로, 상세하게는 신뢰성이 향상된 표시 장치에 관한 것이다.

전자 장치는 영상을 표시하는 표시 패널 및 외부 입력을 감지하는 입력 감지 패널을 포함할 수 있다. 입력 감지 패널은 표시 패널과 연속된 공정을 통해 일체로 형성될 수 있다. 또는 입력 감지 패널은 표시 패널과 분리된 공정을 통해 형성된 후, 표시 패널에 결합될 수 있다.

본 발명은 주변 영역을 최소화한 입력 감지 패널을 포함함으로써, 미감이 향상된 전자 장치 제공을 목적으로 한다.

본 발명의 일 실시예에 따른 입력 감지 패널은, 제1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향을 따라 배열되고, 상기 제1 방향으로 배열된 제1 감지 패턴들 및 상기 제1 감지 패턴들 사이에 배치된 제1 브릿지 패턴들을 포함하는 복수의 제1 감지 전극들, 상기 제1 감지 전극들과 절연되고, 상기 제2 방향을 따라 연장되고 상기 제1 방향을 따라 배열되고, 상기 제2 방향으로 배열된 제2 감지 패턴들 및 상기 제2 감지 패턴들 사이에 배치된 제2 브릿지 패턴들을 포함하는 복수의 제2 감지 전극들, 상기 제1 감지 패턴들에 연결된 제1 트래이스 배선, 및 상기 제2 감지 패턴들에 연결된 제2 트래이스 배선을 포함하고, 상기 제2 트래이스 배선은, 상기 제1 방향과 상기 제2 방향의 사선 방향으로 연장된 사선부 및 상기 사선부로부터 상기 제1 방향으로 연장된 연장부를 포함하는 사이드 배선들, 및 상기 제1 방향으로 연장된 중앙 배선들을 포함하고, 상기 연장부는, 상기 제1 감지 패턴들 중 동일한 제1 감지 전극에 포함된 제1 감지 패턴들과 중첩하고, 상기 사선부는, 상기 제1 감지 패턴들 중 서로 다른 제1 감지 전극들에 포함된 제1 감지 패턴들과 중첩한다.

상기 사이드 배선들은, 상기 중앙 배선들을 사이에 두고 서로 이격된 제1 배선들 및 제2 배선들로 구분되는 것을 특징으로 할 수 있다.

상기 제1 배선들 각각의 사선부에 연결된 제2 감지 패턴들 및 상기 제2 배선들 각각의 사선부에 연결된 제2 감지 패턴들은, 상기 제1 방향을 따라 서로 교번하여 배열된 것을 특징으로 할 수 있다.

상기 제1 배선들 각각의 사선부에 연결된 제2 감지 패턴들 및 상기 제2 배선들 각각의 사선부에 연결된 제2 감지 패턴들은, 상기 제1 방향을 따라 지그재그로 배열된 것을 특징으로 할 수 있다.

상기 제1 배선들 각각의 사선부에 연결된 제2 감지 패턴들 및 상기 제2 배선들 각각의 사선부에 연결된 제2 감지 패턴들은, 상기 제1 방향을 따라 정렬된 것을 특징으로 할 수 있다.

상기 사이드 배선들은, 상기 중앙 배선들을 기준으로 좌측 및 우측 중 어느 하나의 영역에만 배치된 것을 특징으로 할 수 있다.

상기 사이드 배선들 중 적어도 어느 하나는, 상기 사선부 및 상기 연장부가 복수로 제공되고, 서로 교번하여 배치된 것을 특징으로 할 수 있다.

상기 입력 감지 패널은, 제1 감지 절연층, 상기 제1 감지 절연층 상에 배치된 제1 도전층, 상기 제1 도전층을 커버하는 제2 감지 절연층, 상기 제2 감지 절연층 상에 배치된 제2 도전층, 및 상기 제2 도전층을 커버하는 제3 감지 절연층으로 정의되고, 상기 사이드 배선들은, 상기 제2 감지 절연층에 정의된 트래이스 컨택홀을 통해 대응되는 제2 감지 패턴들에 연결되는 것을 특징으로 할 수 있다.

상기 제1 도전층은, 상기 제2 감지 절연층에 정의된 플로팅 컨택홀을 통해 상기 제1 감지 패턴들 및 상기 제2 감지 패턴들 중 적어도 어느 하나와 연결된 플로팅 패턴을 포함하는 것을 특징으로 할 수 있다.

상기 제1 브릿지 패턴들은 상기 제1 도전층에 포함되고, 상기 제1 감지 패턴들, 상기 제2 감지 패턴들, 및 상기 제2 브릿지 패턴들은 상기 제2 도전층에 포함되고, 상기 제1 브릿지 패턴들은 상기 제2 감지 절연층에 정의된 브릿지 컨택홀을 통해 상기 제1 감지 패턴들과 연결되는 것을 특징으로 할 수 있다.

상기 제2 브릿지 패턴들은 상기 제1 도전층을 포함하고, 상기 제1 감지 패턴들, 상기 제1 브릿지 패턴들, 및 상기 제2 감지 패턴들은 상기 제2 도전층에 포함되고, 상기 제2 브릿지 패턴들은 상기 제2 감지 절연층에 정의된 브릿지 컨택홀을 통해 상기 제2 감지 패턴들과 연결되는 것을 특징으로 할 수 있다.

상기 제1 감지 패턴들 각각은, 상기 제1 방향으로 연장된 중심 패턴, 및 상기 중심 패턴에 연결되고 상기 제1 방향 및 상기 제2 방향과 서로 다른 방향들로 연장된 가지 패턴들을 포함하고, 상기 제2 감지 패턴들 각각은, 상기 제1 감지 패턴들 중 대응되는 제1 감지 패턴에 포함된 중심 패턴 및 가지 패턴들을 에워싸는 것을 특징으로 할 수 있다.

상기 제1 도전층 및 상기 제2 도전층은, 상기 제1 방향과 상기 제2 방향에 사선 방향들로 연장되고, 메쉬 개구부가 정의된 복수의 메쉬 선들로 이루어진 것을 특징으로 할 수 있다.

본 발명의 일 실시예에 따른 전자 장치는, 주변 영역으로 적어도 일부가 에워싸인 액티브 영역을 포함하고, 상기 액티브 영역으로 영상을 제공하는 복수의 화소들을 포함하는 표시 패널, 상기 표시 패널 상에 배치되고, 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 배열된 복수의 제1 감지 전극들, 상기 제1 감지 전극들과 절연되고 상기 제2 방향으로 연장되고 상기 제1 방향으로 배열된 복수의 제2 감지 전극들, 상기 제1 감지 전극들에 연결된 제1 트래이스 배선, 및 상기 제2 감지 전극들에 연결된 제2 트래이스 배선을 포함하는 입력 감지 패널을 포함하고, 상기 제2 트래이스 배선은, 상기 제1 방향과 상기 제2 방향의 사선 방향으로 연장된 사선부 및 상기 사선부로부터 상기 제1 방향으로 연장된 연장부를 포함하는 사이드 배선들, 및 상기 제1 방향으로 연장된 중앙 배선들을 포함하고, 상기 사선부는, 상기 액티브 영역과 중첩한다.

상기 제1 감지 전극들 각각은, 상기 제1 방향으로 배열된 제1 감지 패턴들, 및 상기 제1 감지 패턴들 사이에 배치된 제1 브릿지 패턴들을 포함하고, 상기 제2 감지 전극들 각각은, 상기 제2 방향으로 배열된 제2 감지 패턴들, 및 상기 제2 감지 패턴들 사이에 배치된 제2 브릿지 패턴들을 포함하고, 상기 연장부는, 상기 제1 감지 패턴들 중 동일한 제1 감지 전극에 포함된 제1 감지 패턴들과 중첩하고, 상기 사선부는, 상기 제1 감지 패턴들 중 서로 다른 제1 감지 전극들에 포함된 제1 감지 패턴들과 중첩하는 것을 특징으로 할 수 있다.

상기 사이드 배선들 중 적어도 어느 하나는, 상기 사선부 및 상기 연장부가 복수로 제공되고, 상기 사선부 및 상기 연장부는 서로 교번하여 배치된 것을 특징으로 할 수 있다.

상기 표시 패널은, 베이스 기판, 상기 베이스 기판 상에 배치되고, 트랜지스터를 포함하는 회로 소자층, 상기 회로 소자층 상에 배치되고 표시 개구부가 정의된 화소 정의막, 상기 표시 개구부에의해 적어도 일부가 노출되고 상기 트랜지스터와 연결된 제1 전극, 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 표시 소자층, 상기 표시 소자층을 커버하는 박막 봉지층을 포함하고, 상기 메쉬 개구부의 적어도 일부는 상기 표시 개구부와 중첩하는 것을 특징으로 할 수 있다.

상기 입력 감지 패널은, 상기 박막 봉지층 상에 직접 배치되는 것을 특징으로 할 수 있다.

상기 액티브 영역과 중첩하고, 상기 표시 패널의 하부에 배치된 전자 모듈을 더 포함하는 것을 특징으로 할 수 있다.

상기 표시 패널과 상기 입력 감지 패널은, 상기 입력 감지 패널에서부터 상기 표시 패널이 관통된 모듈 홀이 정의되고, 상기 모듈 홀은, 상기 전자 모듈과 중첩하는 것을 특징으로 할 수 있다.

상기 전자 모듈은, 카메라 모듈, 수광 모듈, 및 발광 모듈 중 적어도 어느 하나를 포함하는 것을 특징으로 할 수 있다.

본 발명에 따르면, 감지 전극들에 연결되는 트래이스 배선들이 액티브 영역을 애워싸는 주변 영역 중, 하단에 배치된 주변 영역을 제외한 나머지 주변 영역과 비 중첩하고, 액티브 영역과 중첩하게 배치됨에 따라, 주변 영역이 감소된 입력 감지 패널를 제공할 수 있다. 따라서, 트래이스 배선들을 배치시키기 위한 주변 영역을 감소시킬 수 있으며, 이에 따라, 미감이 향상된 전자 장치를 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 전자 장치의 블록도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 3b는 도 3a의 표시 모듈을 확대한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 5b는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 5c는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 5d는 도 5a에 도시된 I-I'를 따라 절단한 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 입력 감지 패널의 평면도이다.
도 6b는 본 발명의 일 실시예에 따른 입력 감지 패널의 평면도이다.
도 7은 본 발명의 일 실시예에 따른 발광 영역들과 입력 감지 패널의 배치 관계를 도시한 평면도이다.
도 8a는 본 발명의 일 실시예에 따른 입력 감지 패널 중 일 구성의 평면도이다.
도 8b는 본 발명의 일 실시예에 따른 입력 감지 패널 중 일 구성의 평면도이다.
도 8c는 본 발명의 일 실시예에 따른 입력 감지 패널 중 일 구성의 평면도이다.
도 8d는 본 발명의 일 실시예에 따른 입력 감지 패널 중 일 구성의 평면도이다.
도 9은 도 6a에 도시된 II-II'를 따라 절단한 단면도이다.
도 10은 도 6a에 도시된 III-III'를 따라 절단한 단면도이다.
도 11a는 본 발명의 일 실시예에 따른 입력 감지 패널의 평면도이다.
도 11b는 본 발명의 일 실시예에 따른 입력 감지 패널의 평면도이다.
도 12는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 13a는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 13b는 도 13a에 도시된 XX'영역의 확대도이다.
도 14a는 본 발명의 일 실시예에 따른 입력 감지 패널의 평면도이다.
도 14b는 본 발명의 일 실시예에 따른 입력 감지 패널 중 일 영역을 확대한 평면도이다.

본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.

"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.

다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.

도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 2a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다. 도 2b는 본 발명의 일 실시예에 따른 전자 장치의 블록도이다. 도 3a는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다. 도 3b는 도 3a의 표시 모듈을 확대한 단면도이다. 도 4는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.

도 1 및 도 2a를 참조하면, 전자 장치(EA)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자 장치(EA)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자 장치(EA)는 텔레비전, 모니터, 또는 외부 광고판과 같은 대형 전자 장치를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션 유닛, 게임기, 휴대용 전자 기기, 및 카메라와 같은 중소형 전자 장치 등에 사용될 수 있다. 또한, 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않는 이상 다른 전자 장치에도 채용될 수 있음은 물론이다. 본 실시예에서, 전자 장치(EA)는 스마트 폰으로 예시적으로 도시하였다.

전자 장치(EA)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(FS)에, 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 도 1에서 영상(IM)의 일 예로 시계 창 및 아이콘들이 도시되었다. 영상(IM)이 표시되는 표시면(FS)은 전자 장치(EA)의 전면(front surface)과 대응될 수 있으며, 윈도우 패널(WP)의 전면과 대응될 수 있다.

본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 구성들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 보았을 때를 의미할 수 있다.

전자 장치(EA)는 윈도우 패널(WP), 반사 방지 패널(RPP), 표시 모듈(DM), 전자 모듈(EM), 전원공급 모듈(PM) 및 하우징(HU)을 포함할 수 있다. 본 실시예에서, 윈도우 패널(WP)과 하우징(HU)은 결합되어 전자 장치(EA)의 외관을 구성할 수 있다.

윈도우 패널(WP)은 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우 패널(WP)은 유리 또는 플라스틱을 포함할 수 있다. 윈도우 패널(WP)은 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우 패널(WP)은 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.

윈도우 패널(WP)의 표시면(FS)은 상술한 바와 같이, 전자 장치(EA)의 전면을 정의할 수 있다. 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 예를 들어, 투과 영역(TA)은 약 90% 이상의 가시광선 투과율을 가진 영역일 수 있다.

베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의할 수 있다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다.

베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 표시 모듈(DM)의 주변 영역(NAA)을 커버하여 주변 영역(NAA)이 외부에서 시인되는 것을 차단할 수 있다. 한편. 이는 예시적으로 도시한 것으로 본 발명의 일 실시예에 따른 윈도우 패널(WP)에 있어서, 베젤 영역(BZA)은 생략될 수 있다.

반사 방지 패널(RPP)은 윈도우 패널(WP) 하부에 배치될 수 있다. 반사 방지 패널(RPP)은 윈도우 패널(WP)로부터 입사되는 외부광의 반사율을 감소시킬 수 있다. 본 발명의 일 실시예에 따른 반사 방지 패널(RPP)은 생략될 수 있으며, 표시 모듈(DM)의 내부에 포함되는 구성일 수 있다.

표시 모듈(DM)은 영상(IM)을 표시하고 외부 입력을 감지할 수 있다. 표시 모듈(DM)은 액티브 영역(AA) 및 주변 영역(NAA)을 포함하는 전면(IS)을 포함할 수 있다. 액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다.

본 실시예에서, 액티브 영역(AA)은 영상(IM)이 표시되는 영역이며, 동시에 외부 입력이 감지되는 영역일 수 있다. 투과 영역(TA)은 액티브 영역(AA)의 전면 또는 적어도 일부와 중첩할 수 있다.

이에 따라, 사용자는 투과 영역(TA)을 통해 영상(IM)을 시인하거나, 외부 입력을 제공할 수 있다. 다만, 이는 예시적으로 도시한 것으로 본 발명의 일 실시예에 따른 표시 모듈(DM)은 액티브 영역(AA) 내에서 영상(IM)이 표시되는 영역과 외부 입력이 감지되는 영역이 서로 분리될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되는 영역일 수 있다. 주변 영역(NAA)은 액티브 영역(AA)에 인접할 수 있다. 주변 영역(NAA)은 액티브 영역(AA)을 에워쌀 수 있다. 주변 영역(NAA)에는 액티브 영역(AA)을 구동하기 위한 구동 소자나 구동 배선 등이 배치될 수 있다.

표시 모듈(DM)은 표시 패널(DP), 입력 감지 패널(ISP), 및 구동 회로(DC)를 포함할 수 있다.

표시 모듈(DM)은 표시 패널(DP) 및 입력 감지 패널(ISP)을 포함할 수 있다. 표시 패널(DP)은 실질적으로 영상(IM)을 생성하는 구성일 수 있다. 표시 패널(DP)이 생성하는 영상(IM)은 투과 영역(TA)을 통해 외부에서 사용자에게 시인될 수 있다.

입력 감지 패널(ISP)는 외부에서 인가되는 외부 입력을 제공할 수 있다. 상술한 바와 같이, 입력 감지 패널(ISP)는 윈도우 패널(WP)에 제공되는 외부 입력을 감지할 수 있다.

외부 입력은 전자 장치(EA)의 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다. 예를 들어, 외부 입력은 사용자의 손 등 신체의 일부에 의한 접촉은 물론 전자 장치(EA)와 근접하거나, 소정의 거리로 인접하여 인가되는 외부 입력(예를 들어, 호버링)을 포함할 수 있다. 또한, 힘, 압력, 광 등 다양한 형태를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

구동 회로(DC)는 표시 패널(DP) 및 입력 감지 패널(ISP)과 전기적으로 연결될 수 있다. 구동 회로(DC)는 메인 회로 기판(MB), 제1 회로 기판(CF1), 및 제2 회로 기판(CF2)을 포함할 수 있다.

제1 회로 기판(CF1)은 표시 패널(DP)과 전기적으로 연결될 수 있다. 제1 회로 기판(CF1)은 표시 패널(DP)과 메인 회로 기판(MB)을 연결할 수 있다. 본 실시예에 따른 제1 회로 기판(CF1)은 연성 회로 필름일 수 있다.

제1 회로 기판(CF1)은 주변 영역(NAA)에 배치된 표시 패널(DP)의 패드들(표시 패드들)에 접속될 수 있다. 제1 회로 기판(CF1)은 표시 패널(DP)을 구동하기 위한 전기적 신호를 표시 패널(DP)에 제공할 수 있다. 전기적 신호는 제1 회로 기판(CF1)에서 생성되거나 메인 회로 기판(MB)에서 생성된 것일 수 있다.

제2 회로 기판(CF2)은 입력 감지 패널(ISP)과 전기적으로 연결될 수 있다. 제2 회로 기판(CF2)은 입력 감지 패널(ISP)과 메인 회로 기판(MB)을 연결할 수 있다. 본 실시예에 따른 제2 회로 기판(CF2)은 연성 회로 필름일 수 있다.

제2 회로 기판(CF2)은 주변 영역(NAA)에 배치된 입력 감지 패널(ISP)의 패드들(감지패드들)에 접속될 수 있다. 제2 회로 기판(CF2)은 입력 감지 패널(ISP)을 구동하기 위한 전기적 신호를 입력 감지 패널(ISP)에 제공할 수 있다. 전기적 신호는 제2 회로 기판(CF2)에서 생성되거나 메인 회로 기판(MB)에서 생성된 것일 수 있다.

제2 회로 기판(CF2)은 입력 감지 패널(ISP)의 우측 하단에 배치된 것을 도시하였으나, 이에 한정되는 것은 아니며, 제2 회로 기판(CF2)은 복수로 제공되어 제1 회로 기판(CF1)을 사이에 두고 서로 이격되어 입력 감지 패널(ISP)의 좌측 및 우측 하단에 배치되거나, 제1 연성 회로 기판(CF1)을 커버할 수 있다. 또한, 제2 회로 기판(CF2)은 제1 회로 기판(CF1)과 일체로 제공될 수 있으며, 제2 회로 기판(CF2)의 위치, 개수, 및 형상은 어느 하나로 한정되지 않는다.

메인 회로 기판(MB)은 표시 모듈(DM)을 구동하기 위한 각종 구동 회로나 전원 공급을 위한 커넥터 등을 포함할 수 있다. 제1 회로 기판(CF1)과 제2 회로 기판(CF2)은 각각 메인 회로 기판(MB)에 접속될 수 있다.

본 발명의 일 실시예에 따른 표시 모듈(DM)는 하나의 메인 회로 기판(MB)을 통해 표시 모듈(DM)을 용이하게 제어할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 표시 모듈(DM)에 있어서, 표시 패널(DP)과 입력 감지 패널(ISP)은 서로 다른 메인 회로 기판에 연결될 수 있고, 제1 회로 기판(CF1)과 제2 회로 기판(CF2) 중 어느 하나는 메인 회로 기판(MB)에 연결되지 않을 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 2b를 참조하면, 전자 장치(EA)는 표시 모듈(DM), 전원공급 모듈(PM), 전자 모듈(EM)을 포함할 수 있다. 전자 모듈(EM)은 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)을 포함할 수 있다. 표시 모듈(DM), 전원 공급 모듈(PM), 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)은 서로 전기적으로 연결될 수 있다.

제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)은 전자 장치(EA)를 동작시키기 위한 다양한 기능성 모듈을 포함한다. 제1 전자 모듈(EM1)은 표시 모듈(DM)과 전기적으로 연결된 마더보드에 직접 실장되거나, 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 마더보드에 전기적으로 연결될 수 있다.

제1 전자 모듈(EM1)은 제어 모듈(CM), 무선통신 모듈(TM), 영상입력 모듈(IIM), 음향입력 모듈(AIM), 메모리(MM), 및 외부 인터페이스(IF)를 포함할 수 있다. 상기 모듈들 중 일부는 마더보드에 실장되지 않고, 회로 기판(PCB)을 통해 마더보드에 전기적으로 연결될 수도 있다.

제어 모듈(CM)은 전자 장치(EA)의 전반적인 동작을 제어한다. 제어 모듈(CM)은 마이크로프로세서일 수 있다. 예를 들어, 제어 모듈(CM)은 표시 모듈(DM)을 활성화 시키거나, 비활성화 시킨다. 제어 모듈(CM)은 표시 모듈(DM)로부터 수신된 터치 신호에 근거하여 영상입력 모듈(IIM)이나 음향입력 모듈(AIM) 등의 다른 모듈들을 제어할 수 있다.

무선통신 모듈(TM)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 송신할 신호를 변조하여 송신하는 송신부(TM1)와, 수신되는 신호를 복조하는 수신부(TM2)를 포함한다.

영상입력 모듈(IIM)은 영상 신호를 처리하여 표시 모듈(DM)에 표시 가능한 영상 데이터로 변환한다. 음향입력 모듈(AIM)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력 받아 전기적인 음성 데이터로 변환한다.

외부 인터페이스(IF)는 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 한다.

제2 전자 모듈(EM2)은 음향출력 모듈(AOM), 발광 모듈(LM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있다. 상기 구성들은 마더보드에 직접 실장되거나, 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 표시 모듈(DM)과 전기적으로 연결되거나, 제1 전자 모듈(EM1)과 전기적으로 연결될 수 있다.

음향출력 모듈(AOM)은 무선통신 모듈(TM)로부터 수신된 음향 데이터 또는 메모리(MM)에 저장된 음향 데이터를 변환하여 외부로 출력한다.

발광 모듈(LM)은 광을 생성하여 출력한다. 발광 모듈(LM)은 적외선을 출력할 수 있다. 예를 들어, 발광 모듈(LM)은 LED 소자를 포함할 수 있다. 예를 들어, 수광 모듈(LRM)은 적외선을 감지할 수 있다. 수광 모듈(LRM)은 소정 레벨 이상의 적외선이 감지된 때 활성화될 수 있다. 수광 모듈(LRM)은 CMOS 센서를 포함할 수 있다. 발광 모듈(LM)에서 생성된 적외광이 출력된 후, 외부 피사체(예컨대 사용자 손가락 또는 얼굴)에 의해 반사되고, 반사된 적외광이 수광 모듈(LRM)에 입사될 수 있다. 카메라 모듈(CMM)은 외부의 이미지를 촬영한다.

전원공급 모듈(PM)은 전자 장치(EA)의 전반적인 동작에 필요한 전원을 공급한다. 전원공급 모듈(PM)은 통상적인 배터리 모듈을 포함할 수 있다.

도 3a 및 도 3b를 참조하면, 표시 모듈(DM)은 표시 패널(DP) 및 입력 감지 패널(ISP)을 포함할 수 있다.

표시 패널(DP)은 베이스 기판(BS), 회로 소자층(ML-D), 표시 소자층(EML), 및 박막 봉지층(ECL)을 포함할 수 있다. 입력 감지 패널(ISP)은 복수의 감지 절연층들(TIL1, TIL2, TIL3) 및 복수의 도전층들(TML1, TML2)을 포함할 수 있다.

베이스 기판(BS)은 회로 소자층(ML-D), 표시 소자층(EML), 박막 봉지층(ECL), 및 입력 감지 패널(ISP)이 적층될 수 있는 기저층일 수 있다. 베이스 기판(BS)은 플렉서블하거나 리지드 할 수 있으며, 단층으로 제공되거나 복층 구조를 가질 수 있으며 어느 하나로 한정되지 않는다.

회로 소자층(ML-D)은 베이스 기판(BS1) 상에 배치될 수 있다. 회로 소자층(ML-D)은 복수의 절연층들, 복수의 도전층들 및 반도체층을 포함할 수 있다. 회로 소자층(ML-D)의 복수의 도전층들은 신호 라인들 또는 화소의 제어 회로를 구성할 수 있다.

표시 소자층(EML)은 회로 소자층(ML-D) 상에 배치될 수 있다. 표시 소자층(EML)은 유기 발광 다이오드들을 포함할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 표시 소자층(EML)은 무기 발광 다이오드들, 유기-무기 발광 다이오드들, 또는 액정층을 포함할 수 있다.

박막 봉지층(ECL)은 유기층(OEL) 및 상기 유기층을 밀봉하는 복수의 무기층들(LIL, UIL)을 포함할 수 있다. 박막 봉지층(ECL)은 표시 소자층(EML)을 밀봉하여 표시 소자층(EML)으로 유입되는 수분 및 산소를 차단할 수 있다.

무기층들(LIL, UIL)은 외부 수분이나 산소가 표시 소자층(EML)에 침투하는 것을 방지할 수 있다. 무기층들(LIL, UIL)들은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 무기층들은 증착 공정을 통해 형성될 수 있다.

유기층(OEL)은 표시 소자층(EML) 상에 배치되어 평탄면을 제공할 수 있다. 표시 소자층(EML) 상면에 형성된 굴곡이나 파티클(particle) 등은 유기층(OEL)에 의해 커버되어 유기층(OEL) 상에 형성되는 구성들, 예를 들어, 입력 감지 패널(ISP)에 미치는 영향을 방지할 수 있다.

입력 감지 패널(ISP)은 박막 봉지층(ECL) 상에 배치된다. 입력 감지 패널(ISP)은 박막 봉지층(ECL) 상에 직접 배치되어 박막 봉지층(ECL) 과 연속공정을 통해 형성될 수 있다. 입력 감지 패널(ISP)은 자기 정전 용량식(self-capacitance type) 및 상호 정전 용량식(mutual capacitance type) 중 어느 한 방식에 의해 외부 입력을 감지할 수 있다. 입력 감지 패널(ISP)에 포함된 감지 패턴들은 방식에 부합하게 다양하게 변형되어 배치 및 연결될 수 있다.

입력 감지 패널(ISP)은 감지 절연층들(TIL1, TIL2, TIL3) 및 적어도 하나의 도전층들(TML1, TML2)을 포함할 수 있다. 감지 절연층들(TIL1, TIL2, TIL3)은 무기물 및 유기물 중 어느 하나를 포함하할 수 있다.

제1 감지 절연층(TIL1)은 박막 봉지층(ECL) 중 제2 무기층(UIL) 상에 직접 배치될 수 있다. 제1 감지 절연층(TIL1) 상에는 제1 도전층(TML1)이 배치된다. 제2 감지 절연층(TIL2)은 제1 감지 절연층(TIL1) 상에 배치되고, 제1 도전층(TML1)을 커버할 수 있다. 제2 감지 절연층(TIL2) 상에는 제2 도전층(TML2)이 배치된다. 제3 감지 절연층(TIL3)은 제2 절연층(TIL2) 상에 배치되고, 제2 도전층(TML2)을 커버할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 감지 절연층(TIL1)이 생략되고, 제1 도전층(TML1)이 제2 무기층(UIL) 상에 직접 배치될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

일 실시예에 따른 도전층들(TML1, TML2)은 단층 구조의 금속 및 투명 도전성 물질 중 어느 하나를 포함할 수 있다. 예를 들어 금속은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다.

투명 도전성 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전성 물질은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.

또한, 도전층들(TML1, TML2)은 다층 구조의 금속층들을 포함할 수 있다. 다층의 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층들(TML1, TML2)은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.

도 4를 참조하면, 표시 모듈(DM-1)은 표시 패널(DP-1), 입력 감지 패널(ISP-1), 및 결합 부재(SLM)을 포함할 수 있다.

표시 패널(DP-1)은 제1 베이스 기판(BS1), 회로 소자층(ML-D), 및 표시 소자층(EML)을 포함할 수 있다. 입력 감지 패널(ISP)은 제2 베이스 기판(BS2) 및 감지 회로층(ML-T)을 포함할 수 있다.

제1 베이스 기판(BS1) 및 제2 베이스 기판(BS2) 각각은 실리콘 기판, 플라스틱 기판, 유리 기판, 절연 필름, 또는 복수의 절연층들을 포함하는 적층 구조체일 수 있다.

회로 소자층(ML-D)은 제1 베이스 기판(BS1) 상에 배치될 수 있다. 회로 소자층(ML-D)은 복수의 절연층들, 복수의 도전층들 및 반도체층을 포함할 수 있다. 회로 소자층(ML-D)의 복수의 도전층들은 신호 라인들 또는 화소의 제어 회로를 구성할 수 있다.

제2 베이스 기판(BS2)은 표시 소자층(EML) 상에 배치될 수 있다. 제2 베이스 기판(BS2)과 표시 소자층(EML) 사이에는 소정의 공간이 정의될 수 있다. 상기 공간은 공기 또는 비활성 기체로 충진될 수 있다. 또한, 본 발명의 일 실시예에서, 상기 공간은 실리콘계 폴리머, 에폭시계 수지, 또는 아크릴계 수지 등과 같은 충진재로 충진될 수 있다.

감지 회로층(ML-T)은 제2 베이스 기판(BS2) 상에 배치될 수 있다. 감지 회로층(ML-T)은 복수의 절연층들 및 복수의 도전층들을 포함할 수 있다. 감지 회로층(ML-T)은 도 3b에서 설명한 입력 감지 패널(ISP)와 동일한 도전층들 및 감지 절연층들을 포함할 수 있다.

제1 베이스 기판(BS1) 및 제2 베이스 기판(BS2) 사이에는 결합 부재(SLM)가 배치될 수 있다. 결합 부재(SLM)는 제1 베이스 기판(BS1) 및 제2 베이스 기판(BS2)을 결합할 수 있다. 결합 부재(SLM)는 광 경화성 수지 또는 광 가소성 수지와 같은 유기물을 포함하거나, 프릿 실(frit seal)과 같은 무기물을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 5a는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 5b는 본 발명의 일 실시예에 따른 화소의 등가회로도이다. 도 5c는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 5d는 도 5a에 도시된 I-I'를 따라 절단한 단면도이다.

도 5a를 참조하면, 표시 패널(DP)은 복수의 화소들(PX), 복수의 신호 라인들(GL, DL, PL, ECL), 복수의 표시 패드들(PDD), 및 라우팅 배선들(DL-L, DL-R)을 포함할 수 있다.

표시 패널(DP)의 액티브 영역(AA)은 영상이 표시되는 영역이고, 주변 영역(NAA)은 구동 회로나 구동 배선 등이 배치된 영역일 수 있다.

본 실시예에 따른 표시 패널(DP)의 양 끝 단의 엣지 부분은 라운드 형상을 가질 수 있으며, 엣지 부분들 사이에는 제1 방향(DR1)으로 돌출되어 복수의 표시 패드들(PDD)이 배치되는 영역이 제공될 수 있다.

복수의 신호 라인들(GL, DL, PL, ECL)은 화소들(PX)에 연결되어 화소들(PX)에 전기적 신호를 전달할 수 있다. 표시 패널(DP)에 포함되는 신호 라인들 중 스캔 라인(GL), 데이터 라인(DL), 전원 라인(PL), 및 발광제어 라인(ECL)을 예시적으로 도시하였다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 신호 라인들(GL, DL, PL, ECL)은 초기화 전압 라인을 더 포함할 수 있고, 어느 하나의 실시예로 한정되지 않는다.

전원 패턴(VDD)은 주변 영역(NAA)에 배치될 수 있다. 전원 패턴(VDD)은 복수의 전원 라인들(PL)과 접속될 수 있다. 이에 따라, 표시 패널(DP)은 전원 패턴(VDD)을 포함함으로써, 복수의 화소들에 동일한 제1 전원 신호를 제공할 수 있다.

표시 패드들(PDD)은 제1 패드(D1) 및 제2 패드(D2)를 포함할 수 있다. 제1 패드(D1)는 복수로 구비되어 데이터 라인들(DL)에 각각 연결될 수 있다. 제2 패드(D2)는 전원 패턴(VDD)에 연결되어 전원 라인(PL)과 전기적으로 연결될 수 있다. 표시 패널(DP)은 표시 패드들(PDD)을 통해 외부로부터 제공된 전기적 신호들을 화소들(PX)에 제공할 수 있다. 한편, 표시 패드들(PDD)은 제1 패드(D1) 및 제2 패드(D2) 외에 다른 전기적 신호들을 수신하기 위한 패드들을 더 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

본 발명에 따른 데이터 라인들(DL) 중 적어도 어느 하나는, 라우팅 배선들(DL-L, DL-R)을 통해 제1 패드(D1)에 연결될 수 있다.

라우팅 배선들(DL-L, DL-R)은 표시 패널(DP)의 좌측에 배치된 제1 라우팅 배선들(DL-L) 및 표시 패널(DP)의 우측에 배치된 제2 라우팅 배선들(DL-R)을 포함할 수 있다.

라우팅 배선들(DL-L, DL-R) 각각은, 표시 패널(DP)의 중앙에 인접하고 제1 방향(DR1)으로 연장된 제1 배선(L1), 제2 방향(DR2)으로 연장된 제2 배선(L2), 데이터 라인들(DL)과 연결되고 제1 방향(DR1)으로 연장된 제3 배선(L3)을 포함할 수 있다. 제2 배선(L2)은 제1 배선(L1) 및 제3 배선(L3) 사이에 배치될 수 있다.

본 발명에 따른 제2 배선(L2) 및 제3 배선(L3)은 표시 패널(DP)의 액티브 영역(AA) 내에 배치될 수 있다. 제1 배선(L1)은 액티브 영역(AA)에서 주변 영역(NAA)으로 연장되어 대응되는 제1 패드(D1)에 연결될 수 있다.

제3 배선(L3)은 데이터 라인들(DL)과 서로 다른 층 상에 배치되어 제3 배선(L3) 상에 배치된 절연층에 정의된 컨택홀을 통해 대응되는 데이터 라인과 연결될 수 있다.

화소(PX)는 복수의 신호 배선들과 전기적으로 연결될 수 있다. 도 5b에서는 신호 배선들 중 게이트 라인들(GLi, GLi-1), 데이터 라인(DL), 제1 전원 배선(PL1), 제2 전원 배선(PL2), 초기화 전원 배선(VIL), 및 발광 제어 라인(ECLi)을 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 화소(PX)는 다양한 신호 배선들에 추가로 연결될 수도 있으며, 도시된 신호 배선들 중 일부가 생략될 수도 있다.

화소(PX)는 발광소자(OLED) 및 화소 회로(CC)를 포함할 수 있다. 화소 회로(CC)는 복수의 트랜지스터들(T1-T7) 및 커패시터(CP)를 포함할 수 있다. 화소 회로(CC)는 데이터 신호에 대응하여 발광소자(OLED)에 흐르는 전류량을 제어할 수 있다.

발광소자(OLED)는 화소 회로(CC)로부터 제공되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다. 이를 위하여, 제1 전원(ELVDD)의 레벨은 제2 전원(ELVSS)의 레벨보다 높게 설정될 수 있다.

복수의 트랜지스터들(T1-T7) 각각은 입력 전극(또는, 소스 전극), 출력 전극(또는, 드레인 전극), 및 제어 전극(또는, 게이트 전극)을 포함할 수 있다. 본 명세서 내에서 편의상 입력 전극 및 출력 전극 중 어느 하나는 제1 전극으로 지칭되고, 다른 하나는 제2 전극으로 지칭될 수 있다.

제1 트랜지스터(TR1)의 제1 전극은 제5 트랜지스터(TR5)를 경유하여 제1 전원 배선(PL1)에 연결될 수 있다. 제1 전원 배선(PL1)은 제1 전원(ELVDD)이 제공되는 배선일 수 있다. 제1 트랜지스터(TR1)의 제2 전극은 제6 트랜지스터(TR6)를 경유하여 발광소자(OLED)의 애노드 전극에 접속된다. 제1 트랜지스터(TR1)는 본 명세서 내에서 구동 트랜지스터로 명칭 될 수 있다.

제1 트랜지스터(TR1)는 제1 트랜지스터(TR1)의 제어 전극에 인가되는 전압에 대응하여 발광소자(OLED)에 흐르는 전류량을 제어할 수 있다.

제2 트랜지스터(TR2)는 데이터 라인(DL)과 제1 트랜지스터(TR1)의 제1 전극 사이에 접속된다. 그리고, 제2 트랜지스터(TR2)의 제어 전극은 i번째 게이트 라인(GLi)에 접속된다. i번째 게이트 라인(GLi)으로 i번째 스캔 신호가 제공될 때 제2 트랜지스터(TR2)는 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(TR1)의 제1 전극을 전기적으로 접속시킨다.

제3 트랜지스터(TR3)는 제1 트랜지스터(TR1)의 제2 전극과 제1 트랜지스터(TR1)의 제어 전극 사이에 접속된다. 제3 트랜지스터(TR3)의 제어 전극은 i번째 게이트 라인(GLi)에 접속된다. i번째 게이트 라인(GLi)으로 i번째 스캔 신호가 제공될 때 제3 트랜지스터(TR3)는 턴-온되어 제1 트랜지스터(TR1)의 제2 전극과 제1 트랜지스터(TR1)의 제어 전극을 전기적으로 접속시킨다. 따라서, 제3 트랜지스터(TR3)가 턴-온될 때 제1 트랜지스터(TR1)는 다이오드 형태로 접속된다.

제4 트랜지스터(TR4)는 노드(ND)와 초기화 전원 배선(VIL) 사이에 접속된다. 그리고, 제4 트랜지스터(TR4)의 제어 전극은 i-1번째 게이트 라인(GLi-1)에 접속된다. 노드(ND)는 제4 트랜지스터(TR4)와 제1 트랜지스터(TR1)의 제어 전극이 접속되는 노드일 수 있다. i-1번째 게이트 라인(GLi-1)으로 i-1번째 스캔신호가 제공될 때 제4 트랜지스터(TR4)는 턴-온되어 노드(ND)로 초기화 전압(Vint)을 제공한다.

제5 트랜지스터(TR5)는 제1 전원 배선(PL1)과 제1 트랜지스터(TR1)의 제1 전극 사이에 접속된다. 제6 트랜지스터(TR6)는 제1 트랜지스터(TR1)의 제2 전극과 발광소자(OLED)의 애노드 전극 사이에 접속된다. 제5 트랜지스터(TR5)의 제어 전극과 제6 트랜지스터(TR6)의 제어 전극은 i번째 발광 제어 라인(ECLi)에 접속된다.

제7 트랜지스터(TR7)는 초기화 전원 배선(VIL)과 발광소자(OLED)의 애노드 전극 사이에 접속된다. 그리고, 제7 트랜지스터(TR7)의 제어 전극은 i번째 게이트 라인(GLi)에 접속된다. i번째 게이트 라인(GLi)으로 i번째 스캔신호가 제공될 때 제7 트랜지스터(TR7)는 턴-온되어 초기화 전압(Vint)을 발광소자(OLED)의 애노드 전극으로 제공한다.

제7 트랜지스터(TR7)는 화소(PX)의 블랙 표현 능력을 향상시킬 수 있다. 구체적으로, 제7 트랜지스터(TR7)가 턴-온되면 발광소자(OLED)의 기생 커패시터(미도시)가 방전된다. 그러면, 블랙 휘도 구현 시 제1 트랜지스터(TR1)로부터의 누설전류에 의하여 발광소자(OLED)가 발광하지 않게 되고, 이에 따라 블랙 표현 능력이 향상될 수 있다.

추가적으로, 도 5b에서는 제7 트랜지스터(TR7)의 제어 전극이 i번째 게이트 라인(GLi)에 접속되는 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 본 발명의 다른 실시예에서, 제7 트랜지스터(TR7)의 제어 전극은 i-1번째 게이트 라인(GLi-1) 또는 i+1번째 게이트 라인(미도시)에 접속될 수 있다.

도 5b에서는 PMOS를 기준으로 도시하였으나, 이에 제한되지 않는다. 본 발명의 다른 실시예에서 화소 회로(CC)는 NMOS로 구성될 수 있다. 본 발명의 또 다른 실시예에서 화소 회로(CC)는 NMOS와 PMOS의 조합에 의해 구성될 수 있다.

커패시터(CP)는 제1 전원 배선(PL1)과 노드(ND) 사이에 배치된다. 커패시터(CP)는 데이터 신호에 대응되는 전압을 저장한다. 커패시터(CP)에 저장된 전압에 따라 제5 트랜지스터(TR5) 및 제6 트랜지스터(TR6)가 턴-온 될 때 제1 트랜지스터(TR1)에 흐르는 전류량이 결정될 수 있다.

발광소자(OLED)는 제6 트랜지스터(TR6)와 제2 전원 배선(PL2)에 전기적으로 연결될 수 있다. 발광소자(OLED)는 제2 전원(ELVSS)을 제2 전원 배선(PL2)을 통해 수신할 수 있다. 발광소자(OLED)는 발광층을 포함할 수 있다.

발광소자(OLED)는 제6 트랜지스터(TR6)를 통해 전달된 신호와 제2 전원 배선(PL2)을 통해 수신된 제2 전원(ELVSS) 사이의 차이에 대응하는 전압으로 발광할 수 있다.

본 발명에서 화소(PX)의 구조는 도 5b에 도시된 구조로 한정되지 않는다. 본 발명의 다른 실시예에서 화소(PX)는 발광소자(OLED)를 발광시키기 위한 다양한 형태로 구현될 수 있다.

도 5c를 참조하면, 표시 패널(DP)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 의해 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층 및 도전층을 선택적으로 패터닝할 수 있다. 이러한 방식으로 회로 소자층(ML-D) 및 표시 소자층(EML)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등을 형성한다.

베이스 기판(BS)은 합성수지 필름을 포함할 수 있다. 그밖에 베이스 기판(BS)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.

베이스 기판(BS)의 상면에 적어도 하나의 무기층이 배치된다. 버퍼층(BFL)은 베이스 기판(BS)과 반도체 패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.

버퍼층(BFL) 상에 반도체 패턴이 배치된다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.

도 5c는 일부의 반도체 패턴을 도시한 것일 뿐이고, 평면 상에서 복수 개의 발광 영역들(PXA)에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 복수 개의 발광 영역들(PXA)에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 반도체 패턴은 도핑영역과 비-도핑영역을 포함할 수 있다. 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다.

도핑영역은 전도성이 비-도핑영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 비-도핑영역이 실질적으로 트랜지스터의 액티브(또는 채널)에 해당한다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결전극 또는 연결 신호라인일 수 있다.

도 5c에 도시된 것과 같이, 트랜지스터(TR1)의 소스(S1), 액티브(A1), 드레인(R1)이 반도체 패턴으로부터 형성된다. 도 5c에는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면 상에서 트랜지스터(TR1)의 드레인(R1)에 연결될 수 있다.

버퍼층(BFL) 상에 제1 절연층(10) 내지 제6 절연층(60)이 배치된다. 제1 절연층(10) 내지 제6 절연층(60)은 무기층 또는 유기층일 수 있다. 제1 절연층(10) 상에 게이트(G1가 배치된다. 제2 절연층(20) 상에 상부전극(UE)이 배치될 수 있다. 제3 절연층(30) 상에 제1 연결전극(CNE1)이 배치될 수 있다. 제1 연결전극(CNE1)은 제1 내지 제3 절연층(10 내지 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다. 제5 절연층(50) 상에 제2 연결전극(CNE2)이 배치될 수 있다. 제2 연결전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결전극(CNE1)에 접속될 수 있다.

제6 절연층(60) 상에 발광소자(OLED)가 배치된다. 제6 절연층(60) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결전극(CNE2)에 연결된다. 화소 정의막(PDL)에는 개구부(OP, 이하 발광 개구부)가 정의된다. 발광 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.

본 발명의 일 실시예에서 화소 정의막(PDL)은 블랙 컬러를 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 화소 정의막(PDL)은 베이스 수지에 혼합된 블랙 염료, 블랙 안료를 포함할 수 있다.

도 5c에는 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 도시하였다. 실질적으로 발광 영역(PXA)은 발광 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의될 수 있다.

정공 제어층(HC)은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HC)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HC) 상에 발광층(EL)이 배치된다. 발광층(EL)은 발광 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EL)은 복수로 제공된 발광 영역들(PXA) 각각에 분리되어 형성될 수 있다.

발광층(EL) 상에 전자 제어층(EC)이 배치된다. 전자 제어층(EC)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 전자 제어층(EC) 상에 제2 전극(CE)이 배치된다.

제2 전극(CE) 상에 박막 봉지층(ECL)이 배치된다. 박막 봉지층(ECL)은 도 3a 및 도 3b에서 설명한 박막 봉지층(ECL)과 대응될 수 있다.

도 5d를 참조하면, 제3 배선(L3)과 데이터 라인(DL)의 배치 관계를 예시적으로 도시하였다.

본 발명에 따른 라우팅 배선들(DL-L, DL-R)은 게이트(G1) 및 상부전극(UE)와 동일 층 상에 배치될 수 있다. 도 5d에는 예시적으로 라우팅 배선들(DL-L, DL-R) 중 제3 배선(L3)이 게이트(G1)와 동일 층인 제1 절연층(10) 상에 배치된 것을 도시하였다.

일 실시예에 따른 데이터 배선(DL)은 제2 연결전극(CNE2)과 동일 층 상에 배치될 수 있다. 데이터 배선(DL)은 제2 절연층(20) 내지 제5 절연층(50)을 관통하여 정의된 컨택홀(CNT-3)을 통해 제3 배선(L3)과 연결될 수 있다.

본 발명에 따른 표시 패널(DP)은 라운딩 된 영역과 인접하게 배치된 화소들(PX)은 액티브 영역(AA)과 중첩하는 라우팅 배선들(DL-L, DL-R)을 통해 대응되는 데이터 배선(DL)에 배치됨에 따라, 라운딩 된 영역에서 주변 영역(NAA)을 경유하는 배선들의 개수를 감소 시킬 수 있다. 이에 따라, 서로 다른 신호를 인가 받는 배선들 간의 간섭을 줄일 수 있으며, 라운딩된 영역과 인접하게 배치된 화소들(PX)의 신뢰성을 향상시킬 수 있다.

도 6a은 본 발명의 일 실시예에 따른 입력 감지 패널의 평면도이다. 도 6b는 본 발명의 일 실시예에 따른 입력 감지 패널의 평면도이다. 도 7은 본 발명의 일 실시예에 따른 발광 영역들과 입력 감지 패널의 배치 관계를 도시한 평면도이다. 도 8a는 본 발명의 일 실시예에 따른 입력 감지 패널 중 일 구성의 평면도이다. 도 8b는 본 발명의 일 실시예에 따른 입력 감지 패널 중 일 구성의 평면도이다. 도 8c는 본 발명의 일 실시예에 따른 입력 감지 패널 중 일 구성의 평면도이다. 도 8d는 본 발명의 일 실시예에 따른 입력 감지 패널 중 일 구성의 평면도이다. 도 9은 도 6a에 도시된 II-II'를 따라 절단한 단면도이다. 도 10은 도 6a에 도시된 III-III'를 따라 절단한 단면도이다.

도 6a을 참조하면, 입력 감지 패널(ISP)은 제1 감지 전극들(TE1), 제2 감지 전극들(TE2), 제1 트래이스 배선(TL1), 제2 트래이스 배선(TL2), 및 감지 패드들(TDD)을 포함할 수 있다.

제1 감지 전극(TE1)은 제1 방향(DR1)을 따라 연장될 수 있다. 제1 감지 전극(TE1)은 복수로 구비되어 제2 방향(DR2)을 따라 배열될 수 있다. 제1 감지 전극들(TE1)은 제1 방향(DR1)을 따라 배열된 복수의 제1 감지 패턴들(SP1) 및 제1 감지 패턴들(SP1) 사이에 배치되어 인접하는 제1 감지 패턴들(SP1)을 연결하는 제1 브릿지 패턴들(BP1)을 포함한다.

제2 감지 전극(TE2)은 제1 감지 전극(TE1)과 절연되도록 배치될 수 있다. 제2 감지 전극(TE2)은 제2 방향(DR2)을 따라 연장된다. 제2 감지 전극(TE2)은 복수로 구비되어 제1 방향(DR1)을 따라 배열될 수 있다. 제2 감지 전극(TE2)은 제2 방향(DR2)을 따라 배열된 복수의 제2 감지 패턴들(SP2) 및 제2 감지 패턴들(SP2) 사이에 배치된 제2 브릿지 패턴들(BP2)을 포함한다. 제2 감지 패턴들(SP2)과 제2 브릿지 패턴들(BP2)은 실질적으로 하나의 패턴일 수 있다.

입력 감지 패널(ISP)은 제1 감지 전극들(TE1)과 제2 감지 전극들(TE2) 사이의 상호 정전 용량의 변화를 감지하여 외부 입력(TC: 도 1a 참조)를 감지하거나, 제1 감지 전극들(TE1)과 제2 감지 전극들(TE2) 각각의 자기 정전 용량의 변화를 감지하여 외부 입력를 감지할 수 있다. 본 발명의 일 실시예에 따른 입력 감지 패널(ISP)은 다양한 방식으로 외부 입력을 감지할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 트래이스 배선(TL1)은 복수로 제공되어 대응되는 제1 감지 전극(TE1)에 연결된다. 제1 트래이스 배선(TL1)은 주변 영역(NAA)에 배치되어 외부에서 시인되지 않을 수 있다. 도 6a에는 제1 감지 전극(TE1)의 일 단에 연결된 제1 트래이스 배선(TL1)을 도시하였으나, 이에 한정되는 것은 아니며, 제1 트래이스 배선(TL1)은 주변 영역(NAA)을 경유하여 제1 감지 전극(TE1)의 끝 단에 연결될 수 있으며, 어느 하나로 한정되지 않는다.

제1 트래이스 배선(TL1) 중 제2 트래이스 배선(TL2)과 중첩하는 배선은 서로 다른 층 상에 배치되어 전기적으로 절연될 수 있다.

제2 트래이스 배선(TL2)은 복수로 제공되어 제2 감지 전극들(TE2) 중 대응되는 제2 감지 전극에 연결된다. 본 발명에서 제2 트래이스 배선(TL2)의 적어도 일부는 액티브 영역(AA)과 중첩할 수 있다.

제2 트래이스 배선(TL2)은 사이드 배선들(TL-L, TL-R) 및 중앙 배선들(TL-C)을 포함할 수 있다. 사이드 배선들(TL-L, TL-R)은 중앙 배선들(TL-C)을 사이에 두고 서로 이격된 제1 배선들(TL-L) 및 제2 배선들(TL-R)을 포함할 수 있다. 예를 들어, 제1 배선들(TL-L)은 중앙 배선들(TL-C)을 중심으로 제2 배선들(TL-R)보다 입력 감지 패널(ISP)의 좌측에 배치되고, 제2 배선들(TL-R)은 중앙 배선들(TL-C)을 중심으로 제1 배선들(TL-L)보다 우측에 배치될 수 있다.

각각의 사이드 배선들(TL-L, TL-R)은 사선부(TX) 및 연장부(LX)를 포함할 수 있다. 사선부(TX)는 제1 방향(DR1)과 제2 방향(DR2)의 사선 방향으로 연장되고, 연장부(LX)는 사선부(TX)로부터 제1 방향(DR1)으로 연장될 수 있다.

본 발명에 따르면, 중앙 배선들(TL-C)의 적어도 일부 및 사이드 배선들(TL-L, TL-R)은 액티브 영역(AA)과 중첩할 수 있다. 사이드 배선들(TL-L, TL-R) 및 중앙 배선들(TL-C)은 서로 다른 제2 감지 전극들(TE2)에 포함된 제2 감지 패턴들(SP2)에 연결될 수 있다.

사이드 배선들(TL-L, TL-R) 및 중앙 배선들(TL-C)에 연결된 제2 감지 패턴들(SP2)은 입력 감지 패널(ISP)의 중심부에 배치된 제2 감지 패턴들(SP2)일 수 있다. 도 6a에는 일 예시로 사이드 배선들(TL-L, TL-R)에 연결된 제2 감지 패턴들(SP2)을 진한 해칭으로 도시하였다.

연장부(LX)는 제1 방향(DR1)으로 연장될 수 있다. 연장부(LX)는 제1 감지 패턴들(SP1) 중 동일한 제1 감지 전극(TE1)에 포함된 제1 감지 패턴들(SP1)과 중첩할 수 있다. 연장부(LX)의 일 단은 대응되는 감지 패드(T2-L, T2-R)에 연결되고, 상기 일 단과 마주하는 연장부(LX)의 타 단은 사선부(TX)로부터 연장될 수 있다.

사선부(TX)는 제1 방향(DR1)과 제2 방향(DR2)의 사선방향으로 연장될 수 있다. 사선부(TX)는 제1 감지 패턴들(SP1) 중 서로 다른 제1 감지 전극들(TE1)에 포함된 제1 감지 패턴들(SP1)과 중첩할 수 있다. 사선부(TX)의 일 단은 연장부(LX)의 타 단으로부터 연장되고, 상기 일 단과 마주하는 사선부(TX)의 타 단은 대응되는 제2 감지 패턴에 연결될 수 있다.

본 실시예에 따르면, 제2 트래이스 배선(TL2)에 연결된 제2 감지 패턴들(SP2)은 제1 방향(DR1)에서 바라볼 때, 서로 정렬될 수 있다. 또한, 제1 배선들(TL-L)에 연결된 제2 감지 패턴들과 제2 배선들(TL-R)에 연결된 제2 감지 패턴들은 제1 방향(DR1)을 따라 서로 교번하여 배치될 수 있다.

도 6a에는 제1 배선들(TL-L)에 연결된 제2 감지 패턴들과 제2 배선들(TL-R)에 연결된 제2 감지 패턴들이 하나의 패턴씩 교번하여 배치되는 것을 도시하였으나, 이에 한정되는 것은 아니며, 복수 개의 패턴을 두고 서로 교번하거나, 서로 상이한 개수를 사이에 두고 교번하여 배치될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

중앙 배선들(TL-C)은 제1 방향(DR1)으로 연장되고, 액티브 영역(AA)과 중첩할 수 있다. 중앙 배선들(TL-C)은 사이드 배선들(TL-L, TL-R)에 의해 연결되지 않은 나머지 제2 감지 전극(TE2)의 제2 감지 패턴들(SP2)과 연결될 수 있다. 중앙 배선들(TL-C)에 연결된 제2 감지 패턴들은 사이드 배선들(TL-L, TL-R)에 연결된 제2 감지 패턴들과 제1 방향(DR1)에서 볼 때, 정렬될 수 있다.

감지 패드들(TDD)은 제1 감지 패드(T1) 및 제2 감지 패드(T2)를 포함할 수 있다. 제2 감지 패드(T2)는 좌측 감지 패드(T2-L), 중앙 감지 패드(T2-C), 및 우측 감지 패드(T2-R)를 포함할 수 있다.

좌측 감지 패드(T2-L)는 제1 배선들(TL-L)과 연결되고, 중앙 감지 패드(T2-C)는 중앙 배선들(TL-C)과 연결되고, 우측 감지 패드(T2-R)는 제2 배선들(TL-R)과 연결될 수 있다.

감지 패드들(TDD)의 형상, 위치, 및 개수는 트래이스 배선들(TL1, TL2)의 형상, 위치, 및 개수에 따라 다양하게 변할 수 있으며 어느 하나로 한정되지 않는다.

본 발명에 따르면, 제2 감지 전극들(TE2)에 연결되는 제2 트래이스 배선들(TL2)이 액티브 영역(AA)을 애워싸는 주변 영역(NAA) 중, 액티브 영역(AA) 및 하단에 배치된 주변 영역(NAA)과 중첩하고, 하단에 배치된 주변 영역(NAA)을 제외한 나머지 주변 영역(NAA)과 비 중첩하게 배치됨에 따라, 주변 영역(NAA)이 감소된 입력 감지 패널(ISP)를 제공할 수 있다.

따라서, 제2 트래이스 배선들(TL2)을 배치시키기 위한 주변 영역(NAA)을 감소시킬 수 있으며, 이에 따라, 미감이 향상된 전자 장치(EA)를 제공할 수 있다.

또한, 제2 트래이스 배선들(TL2)에 연결된 제2 감지 패턴들(SP2)이 입력 감지 패널(ISP)의 중심부에 배치됨에 따라, 좌/우측의 한 측면에서 신호를 제공할 때 보다 제2 감지 패턴들(SP2)이 송/수신하는 신호가 딜레이되는 현상을 감소시킬 수 있다. 이에 따라, 신뢰성이 향상된 입력 감지 패널(ISP)를 제공할 수 있다.

또한, 제1 감지 패턴들(SP1) 중 서로 다른 제1 감지 전극들(TE1)에 포함된 제1 감지 패턴들과 중첩하는 사선부(TX)를 포함함에 따라, 동일한 제1 감지 전극에만 중첩할 때 보다 기생 캡이 감소될 수 있다. 이에 따라, 신뢰성이 향상된 입력 감지 패널(ISP)를 제공할 수 있다.

도 6b를 참조하면, 일 실시에 따른 입력 감지 패널(ISP)은 제1 감지 전극들(TE1), 제2 감지 전극들(TE2), 제1 트래이스 배선(TL1), 제2 트래이스 배선(TL2), 및 감지 패드들(TDD-A)을 포함할 수 있다. 도 6b에 도시된 입력 감지 패널(ISP)의 제1 감지 전극들(TE1), 제2 감지 전극들(TE2), 제1 트래이스 배선(TL1), 및 제2 트래이스 배선(TL2)은 도 6a에서 설명한 제1 감지 전극들(TE1), 제2 감지 전극들(TE2), 제1 트래이스 배선(TL1), 및 제2 트래이스 배선(TL2)과 동일한 구성일 수 있으며, 감지 패드들(TDD-A)의 차이점에 대해 중점적으로 설명한다.

감지 패드들(TDD-a)은 제1 감지 패드(T1-a) 및 제2 감지 패드(T2)를 포함할 수 있다. 제1 감지 패드(T1-a)는 제1 좌측 감지 패드(T1-L1), 제2 좌측 감지 패드(T1-L2), 제1 우측 감지 감지 패드(T1-R1), 및 제2 우측 감지 패드(T1-R2)를 포함할 수 있다. 제2 감지 패드(T2)는 좌측 감지 패드(T2-L), 중앙 감지 패드(T2-C), 및 우측 감지 패드(T2-R)를 포함할 수 있다.

제2 감지 패드(T2)는 제2 트래이스 배선(TL2)과 연결될 수 있다. 좌측 감지 패드(T2-L)는 제1 배선들(TL-L)과 연결되고, 중앙 감지 패드(T2-C)는 중앙 배선들(TL-C)과 연결되고, 우측 감지 패드(T2-R)는 제2 배선들(TL-R)과 연결될 수 있다.

제1 감지 패드(T1-a)는 제1 트래이스 배선(TL1)과 연결될 수 있다. 본 실시예에서 제1 좌측 감지 패드(T1-L1)는 좌측 감지 패드(T2-L)를 사이에 두고 제2 좌측 감지 패드(T1-L2)와 이격되어 배치될 수 있다. 이에 따라, 제1 배선들(TL-L)이 제1 감지 패턴들(SP1)을 경유하여 연결되더라도, 서로간의 간섭 없이 제1 트래이스 배선(TL1)은 제1 좌측 감지 패드(T1-L1) 및 제2 좌측 감지 패드(T1-L2)와 연결되고, 제1 배선들(TL-L)은 좌측 감지 패드(T2-L)와 연결될 수 있다.

또한, 제1 우측 감지 패드(T1-R1)는 우측 감지 패드(T2-R)를 사이에 두고 제2 우측 감지 패드(T1-R2)와 이격되어 배치될 수 있다. 이에 따라, 제2 배선들(TL-R)이 제1 감지 패턴들(SP1)을 경유하여 연결되더라도, 서로간의 간섭 없이 제1 트래이스 배선(TL1)은 제1 우측 감지 패드(T1-R1) 및 제2 우측 감지 패드(T1-R2)와 연결되고, 제2 배선들(TL-R)은 우측 감지 패드(T2-R)와 연결될 수 있다.

도 7에는 액티브 영역(AA) 내에서 입력 감지 패널(ISP)에 포함된 감지 전극들(TE1, TE2)과 표시 패널(DP)에 포함된 발광 영역들(PXA-R, PXA-G, PXA-B)과의 관계를 도시하였다. 도 7에서 설명한 발광 영역들(PXA)은, 도 7에 도시된 발광 영역들(PXA-R, PXA-G, PXA-B) 중 어느 하나에 대응될 수 있다.

본 발명에 따른 입력 감지 패널(ISP)은 제4 방향(DR4) 및 제5 방향(DR5)으로 연장된 복수의 메쉬선들(MSL1, MSL2)을 포함할 수 있다. 메쉬선들(MSL1, MSL2)은 발광 영역들(PXA-R, PXA-G, PXA-B)에 비중첩하고, 비발광 영역(NPXA)에 중첩한다. 따라서, 화소 정의막(PDL)에 정의된 발광 개구부들(OP)은 대응되는 메쉬 개구부들(MSL-OP)과 중첩할 수 있다.

메쉬선들(MSL1, MSL2)은 복수 개의 메쉬 개구부들(MSL-OP)을 정의한다. 메쉬선들의 선폭은 수 마이크로미터 내지 수 나노미터일 수 있다. 복수 개의 개구부들(MSL-OP)은 발광 영역들(PXA-R, PXA-G, PXA-B)에 일대일 대응할 수 있다. 도 7에는 발광 컬러에 따라 3개의 그룹으로 구분되는 발광 영역들(PXA-R, PXA-G, PXA-B)을 도시하였다.

발광 영역들(PXA-R, PXA-G, PXA-B)은 발광소자(OLED)의 발광층(EL)에서 발광하는 컬러에 따라 다른 면적을 가질 수 있다. 발광소자(OLED)의 종류에 따라 발광 영역들(PXA-R, PXA-G, PXA-B)의 면적이 결정될 수 있다.

복수 개의 메쉬 개구부들(MSL-OP)은 서로 다른 면적을 갖는 몇 개의 그룹들로 구분될 수 있다. 복수 개의 메쉬 개구부들(MSL-OP)은 대응하는 발광 영역들(PXA-R, PXA-G, PXA-B)에 따라 3개의 그룹으로들로 구분될 수 있다.

이상에서, 메쉬 개구부들(MSL-OP)이 발광 영역들(PXA-R, PXA-G, PXA-B)에 일대일 대응하는 것으로 도시하였으나, 이에 제한되지 않는다. 하나의 메쉬 개구부(MSL-OP)는 2 이상의 발광 영역들(PXA-R, PXA-G, PXA-B)에 대응할 수 있다.

발광 영역들(PXA-R, PXA-G, PXA-B)의 면적이 다양한 것을 예시적으로 도시하였으나, 이에 제한되지 않는다. 발광 영역들(PXA-R, PXA-G, PXA-B)의 크기는 서로 동일할 수 있고, 또한 메쉬 개구부들(MSL-OP)의 크기도 서로 동일할 수 있다.

본 발명에 따르면, 감지 전극들(TE1, TE2)을 구성하는 메쉬선들(MSL1, MSL2)이 발광 영역들(PXA-R, PXA-G, PXA-B)과 비 중첩하게 배치됨에 따라, 화소(PX)에서 제공되는 광의 영향을 미치지 않을 수 있다. 따라서, 색 순도가 향상된 전자 장치(ED)를 제공할 수 있다.

도 8a 내지 도 8d는 입력 감지 패널(ISP)을 감지 절연층 및 도전층별로 분리하여 도시한 평면도들이다. 도 8a 내지 도 8d에서 설명한 각 층들은 도 3b에서 설명한 입력 감지 패널(ISP)의 각 층들과 대응될 수 있다. 본 발명에 따른 입력 감지 패널(ISP, 도 2a 참조)은 감지 절연층들(TIL1, TIL-2) 및 도전층들(TML1, TML2)으로 정의될 수 있다.

도 8a를 참조하면, 제1 감지 절연층(TIL1) 상에는 제1 도전층(TML1)이 배치될 수 있다. 제1 감지 절연층(TIL1)은 도 3b에서 설명한 박막 봉지층(ECL) 상에 직접 배치될 수 있다.

제1 도전층(TML1)은 제1 감지 절연층(TIL-1) 상에 배치될 수 있다. 제1 도전층(TML1)은 제1 트래이스 배선(TL1), 제2 트래이스 배선(TL2), 감지 패드들(TDD)을 포함할 수 있다.

도 8a에는 액티브 영역(AA)과 중첩하는 제2 트래이스 배선(TL2)을 실선으로 도시하였으나, 액티브 영역(AA)과 중첩하는 제2 트래이스 배선(TL2)은 도 7에 설명한 복수의 메쉬선들(MSL1, MSL2)을 포함할 수 있으며, 도 7에 설명한 발광 영역들(PXA-R, PXA-G, PXA-B)과 비 중첩하게 배치될 수 있다.

본 실시예에 따르면, 제1 도전층(TML1)은 플로팅 패턴(DMP)을 더 포함할 수 있다. 플로팅 패턴(DMP)은 제1 감지 패턴들(SP1) 및 제2 감지 패턴들(SP2) 중 적어도 어느 하나와 중첩하게 배치될 수 있다.

플로팅 패턴(DMP)은 감지 패턴들(SP1, SP2) 중 트래이스 배선들(TL1, TL2)과 연결되지 않은 감지 패턴들(SP1, SP2)과 연결되어 인접한 감지 패턴들과의 기생 캡을 감소시킬 수 있다. 플로팅 패턴(DMP)은 감지 패턴들(SP1, SP2)과 중첩하는 영역이면 랜덤하게 배치될 수 있다. 따라서, 액티브 영역(AA)의 전 면에 배치될 수 있으며, 제1 감지 패턴들(SP1)에만 중첩하거나, 제2 감지 패턴들(SP2)에만 중첩할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

플로팅 패턴(DMP)은 도 7에 설명한 복수의 메쉬선들(MSL1, MSL2)을 포함하며, 메쉬 개구부들(MSL-OP)과 중첩하는 플로팅 개구부들이 정의될 수 있다.

따라서, 플로팅 패턴(DMP)의 메쉬선들(MSL1, MSL2)이 도 7에 설명한 발광 영역들(PXA-R, PXA-G, PXA-B)과 비 중첩하게 배치됨에 따라, 화소(PX)에서 제공되는 광의 영향을 미치지 않을 수 있다. 따라서, 색 순도가 향상된 전자 장치(ED)를 제공할 수 있다.

도 8b 도 9, 및 도 10을 참조하면, 제2 감지 절연층(TIL2)은 제1 도전층(TML1)을 커버하고 제1 감지 절연층(TIL1) 상에 배치될 수 있다. 제2 감지 절연층(TIL2)은 복수의 컨택홀들(OP1, OP2, OP3, OP4)을 포함할 수 있다. 복수의 컨택홀들(OP1, OP2, OP3, OP4)은 제2 감지 절연층(TIL2)이 관통되어 정의될 수 있다. 컨택홀들(OP1, OP2, OP3, OP4)은 설명의 편의를 위해 서로 다른 형상으로 도시되었다.

제1 감지 패턴들(SP1)과 제1 브릿지 패턴들(BP1)은 브릿지 컨택홀들(OP1)을 통해 연결될 수 있다. 브릿지 컨택홀들(OP1)은 대응되는 제1 브릿지 패턴들(BP1)과 중첩할 수 있다.

감지 패턴들(SP1, SP2) 중 트래이스 배선들(TL1, TL2)과 연결되지 않은 감지 패턴들(SP1, SP2)과 플로팅 패턴(DMP)은 플로팅 컨택홀들(OP2)을 통해 연결될 수 있다. 플로팅 컨택홀들(OP2)은 플로팅 패턴(DMP)과 중첩할 수 있다.

제2 트래이스 배선(TL2)에 포함된 사이드 배선들(TL-L, TL-R)과 서로 다른 제2 감지 전극들(TE2)에 포함된 제2 감지 패턴들(SP2)은 트래이스 컨택홀들(OP3)을 통해 연결될 수 있다. 본 실시예에서 트래이스 컨택홀들(OP3)은 다른 컨택홀들에 비해 상대적으로 제2 감지 절연층(TIL2)의 중심부에 배치될 수 있다.

제1 감지 패턴들(SP1) 중 감지 패드들(TDD)과 인접하게 배치된 제1 감지 패턴들(SP1)은 제1 트래이스 배선(TL1)과 연결 컨택홀들(OP4)을 통해 연결될 수 있다.

도 8c를 참조하면, 제2 도전층(TML2)은 제2 감지 절연층(TIL2) 상에 배치될 수 있다. 제2 도전층(TML2)은 제1 감지 패턴들(SP1), 제2 감지 패턴들(SP2), 및 제2 브릿지 패턴들(BP2)을 포함할 수 있다.

제1 감지 패턴들(SP1)은 제 제2 감지 패턴들(SP2)과 서로 이격되어 배치될 수 있다. 제2 감지 패턴들(SP2)과 제2 브릿지 패턴들(BP2)은 실질적으로 하나의 패턴으로 형성될 수 있으며, 설명의 편의를 위해 구분한 것이다.

도 8d를 참조하면, 제3 감지 절연층(TIL3)은 제2 도전층(TML2)을 커버하고 제2 감지 절연층(TIL2) 상에 배치될 수 있다.

도 11a는 본 발명의 일 실시예에 따른 입력 감지 패널의 평면도이다. 도 11b는 본 발명의 일 실시예에 따른 입력 감지 패널의 평면도이다. 도 1 내지 도 10과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.

도 11a를 참조하면, 본 실시예에 따른 입력 감지 패널(ISP-1)은 제1 감지 전극들(TE1), 제2 감지 전극들(TE2), 제1 트래이스 배선(TL1), 제2 트래이스 배선(TL2-1), 감지 패드들(TDD)을 포함할 수 있다.

제1 트래이스 배선(TL1-1)은 복수로 제공되어 대응되는 제1 감지 전극(TE1)에 연결된다. 제1 트래이스 배선(TL1)은 주변 영역(NAA)에 배치되어 외부에서 시인되지 않을 수 있다.

제2 트래이스 배선(TL2-1)은 복수로 제공되어 제2 감지 전극들(TE2) 중 대응되는 제2 감지 전극에 연결된다. 본 발명에서 제2 트래이스 배선(TL2-1)의 적어도 일부는 액티브 영역(AA)과 중첩할 수 있다.

제2 트래이스 배선(TL2-1)은 사이드 배선들(TL-L, TL-R) 및 중앙 배선들(TL-C)을 포함할 수 있다. 사이드 배선들(TL-L, TL-R)은 중앙 배선들(TL-C)을 사이에 두고 서로 이격된 제1 배선들(TL-L) 및 제2 배선들(TL-R)을 포함할 수 있다.

도 6a의 입력 감지 패널(ISP)에서 하나의 제2 감지 전극(TE2)에 포함된 제2 감지 패턴들(SP2)의 개수는 홀수 개일 수 있다. 이에 따라, 도 6a에서 설명한 제2 트래이스 배선(TL2)에 연결된 제2 감지 패턴들(SP2)은 제1 방향(DR1)에서 바라볼 때, 서로 정렬될 수 있다.

본 실시예에 따른 입력 감지 패널(ISP-1)에서 하나의 제2 감지 전극(TE2)에 포함된 제2 감지 패턴들(SP2)의 개수는 짝수 개일 수 있다. 이에 따라, 제2 트래이스 배선(TL2-1)에 연결된 제2 감지 패턴들(SP2)은 제1 방향(DR1)에서 바라볼 때, 입력 감지 패널(ISP-1)의 중심부에 배치되고, 제1 방향(DR1)을 따라 지그재그로 배열될 수 있다.

도 11b를 참조하면, 본 실시예에서 입력 감지 패널(ISP-2)의 제2 트래이스 배선(TL2-2)은 사이드 배선들(TL-L) 및 중앙 배선들(TL-C)을 포함할 수 있다. 본 실시예에서 사이드 배선들(TL-L)은 중앙 배선들(TL-C)을 기준으로 입력 감지 패널(ISP-2)의 한 측면에만 배치될 수 있다. 도 11b에는 예시적으로 중앙 배선들(TL-C)을 기준으로 좌측에만 배치된 사이드 배선들(TL-L)을 도시하였으나, 이에 한정되는 것은 아니며, 사이드 배선들은 중앙 배선들(TL-C)을 기준으로 우측에만 배치될 수 있다.

사이드 배선들(TL-L)은 복수의 사선부들(TX1, TX2) 및 복수의 연장부들(LX1, LX2)를 포함할 수 있다. 사선부들(TX1, TX2)는 제1 방향(DR1)과 제2 방향(DR2)의 사선 방향으로 연장되고, 연장부들(LX1, LX2)는 제1 방향(DR1)으로 연장될 수 있다.

제1 사선부(TX1)의 일 단은 대응되는 제2 감지 패턴(SP2)에 연결된다. 제1 사선부(TX1)는 서로 다른 제1 감지 전극들(TE1)에 포함된 제1 감지 패턴들(SP1)과 중첩할 수 있다.

제1 연장부(LX1)의 일 단은 제1 사선부(TX1)의 타 단으로부터 연장된다.

제2 사선부(TX2)의 일 단은 제1 연장부(LX1)의 타 단으로부터 연장된다. 제2 사선부(TX2)는 서로 다른 제1 감지 전극들(TE1)에 포함된 제1 감지 패턴들(SP1)과 중첩할 수 있다.

제2 연장부(LX2)의 일 단은 제2 사선부(TX2)의 타 단으로부터 연장되고, 제2 연장부(LX2)의 타 단은 대응되는 감지 패드(T2-L)에 연결될 수 있다.

사이드 배선들(TL-L)은 각각 두 개의 사선부들(TX1, TX2) 및 연장부들(LX1, LX2)을 포함하는 것으로 도시하였으나, 개수 및 형상은 어느 하나로 한정되지 않는다.

도 12는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다. 도 13a는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 13b는 도 13a에 도시된 XX'영역의 확대도이다. 도 14a는 본 발명의 일 실시예에 따른 입력 감지 패널의 평면도이다. 도 14b는 본 발명의 일 실시예에 따른 입력 감지 패널 중 일 영역을 확대한 평면도이다. 도 1 내지 도 10과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.

도 12를 참조하면, 전자 장치(EA-A)는 윈도우 패널(WP), 반사 방지 패널(RPP), 표시 모듈(DM-A), 전자 모듈(EM-A), 및 하우징(HU)을 포함할 수 있다. 도 2a에서 설명한 전원공급 모듈(PM)은 생략하여 도시하였다.

본 실시예에 따른 표시 모듈(DM-A)은 표시 모듈(DM-A)이 관통되어 정의된 모듈 홀(MH)이 정의될 수 있다. 모듈 홀(MH)은 전자 모듈(EM-A)과 중첩할 수 있다. 전자 모듈(EM-A)은 도 2b에서 설명한 카메라 모듈(CMM), 발광 모듈(LM), 및 수광 모듈(LRM) 중 적어도 어느 하나를 포함할 수 있다.

도 13a에 도시된 표시 패널(DP-A)은 도 5a에서 설명한 표시 패널(DP)과 차이점만을 설명한다.

본 실시예에 따른 표시 패널(DP-A)은 표시 패널(DP-A)이 관통되어 정의된 모듈 홀(MH)이 정의될 수 있다. 모듈 홀(MH)은 액티브 영역(AA) 내부에 형성될 수 있다. 모듈 홀(MH)은 외부 광의 송/수신을 필요로 하는 전자 모듈(EM-A)과 중첩할 수 있다.

본 실시예에 따르면, 전자 모듈(EM-A)과 중첩하는 모듈 홀(MH)이 액티브 영역(AA)과 중첩함에 따라, 주변 영역(NAA)에 전자 모듈(EM-A)을 배치시키기 위한 별도의 공간을 줄일 수 있다. 이에 따라, 미감이 향상된 전자 장치(ED)를 제공할 수 있다.

화소들(PX)은 모듈 홀(MH)의 주변에 배치되며, 평면상에서 모듈 홀(MH)을 에워쌀 수 있다. 도 13b에는 용이한 설명을 위해 홀 영역(HA)을 점선 처리하여 도시하였다. XX'영역은 모듈 홀(MH)이 정의된 영역을 포함한다. 이하, 도 13b를 참조하여, 모듈 홀(MH)이 배치된 영역에서의 표시 패널(DP-A)에 대해 설명한다.

도 13b를 참조하면, 상술한 바와 같이, 모듈 홀(MH)은 액티브 영역(AA) 내에 정의될 수 있다. 이에 따라, 화소들(PX) 중 적어도 일부는 모듈 홀(MH)에 인접하여 배치될 수 있다. 화소들(PX) 중 일부는 모듈 홀(MH)을 에워쌀 수 있다.

한편, 홀 영역(HA)에는 소정의 함몰 패턴(GV)이 정의될 수 있다. 함몰 패턴(GV)은 평면상에서 모듈 홀(MH)의 가장자리를 따라 배치되며, 본 실시예에서는 모듈 홀(MH)을 에워싸는 원형의 링 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 함몰 패턴(GV)은 모듈 홀(MH)과 상이한 형상을 갖거나, 다각형, 타원, 또는 적어도 일부의 곡선을 포함하는 폐라인 형상을 갖거나, 또는 부분적으로 단절된 복수의 패턴들을 포함하는 형상으로 제공될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

함몰 패턴(GV)은 표시 패널(DP)의 전면으로부터 함몰되어 형성될 수 있다. 예를 들어, 도 5c의 회로 소자층(ML-D)에 포함된 층들 중 적어도 어느 하나와 베이스 기판(BS)의 일부가 제거되어 형성될 수 있다. 본 발명에 따른 전자 장치(ED-A)는 모듈 홀(MH)을 에워 쌓는 함몰 패턴(GV)을 포함함에 따라, 모듈 홀(MH)을 통해 침투될 수 있는 수분이나 산소가 화소(PX)로 유입되는 경로를 차단할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(ED-A)를 제공할 수 있다.

홀 영역(HA)에는 화소들(PX)에 연결된 복수의 신호 라인들(SL1, SL2)이 배치될 수 있다. 신호 라인들(SL1, SL2)은 홀 영역(HA)을 경유하여 화소들(PX)에 접속된다. 도 13b에는 용이한 설명을 위해 화소들(PX)에 연결된 복수의 신호 라인들 중 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)을 예시적으로 도시하였다.

제1 신호 라인(SL1)은 제2 방향(DR2)을 따라 연장된다. 제1 신호 라인(SL1)에 연결된 화소들 중 일부는 모듈 홀(MH)을 중심으로 좌 측에 배치되고, 다른 일부는 모듈 홀(MH)을 중심으로 우 측에 배치된다. 이에 따라, 제1 신호 라인(SL1)에 연결된 동일 행 내의 화소들은 모듈 홀(MH)을 중심으로 일부의 화소가 생략되더라도, 실질적으로 동일한 게이트 신호에 의해 온/오프 될 수 있다

제2 신호 라인(SL2)은 제1 방향(DR1)을 따라 연장된다. 제2 신호 라인(SL2)은 화소들(PX) 중 제1 방향(DR1)을 따라 배열된 동일 열 내의 화소들에 연결된다. 제2 신호 라인(SL2)은 데이터 라인(DL)과 대응되는 것으로 예시적으로 설명한다.

제2 신호 라인(SL2)에 연결된 화소들 중 일부는 모듈 홀(MH)을 중심으로 상 측에 배치되고, 다른 일부는 모듈 홀(MH)을 중심으로 하 측에 배치된다. 이에 따라, 제2 신호 라인(SL2)에 연결된 동일 열 내의 화소들은 모듈 홀(MH)을 중심으로 일부의 화소가 생략되더라도, 동일한 라인을 통해 데이터 신호를 수신할 수 있다.

한편, 본 발명의 일 실시예에 따른 표시 패널(DP)은 홀 영역(HA)에 배치된 연결 패턴을 더 포함할 수도 있다. 이때, 제1 신호 라인(SL1)은 홀 영역(HA)과 중첩하는 영역에서 단절될 수 있다. 제1 신호 라인(SL1)의 단절된 부분들은 연결 패턴을 통해 연결될 수 있다. 마찬가지로, 제2 신호 라인(SL2)은 홀 영역(HA)과 중첩하는 영역에서 단절될 수 있고, 제2 신호 라인의 단절된 부분들을 연결하는 연결 패턴이 더 제공될 수도 있다.

도 14a 및 14b를 참조하면, 본 발명에 따른 입력 감지 패널(ISP-A)은 제1 감지 전극들(TE1-A), 제2 감지 전극들(TE2-A), 제1 트래이스 배선(TL1), 제2 트래이스 배선(TL2), 및 감지 패드들(TDD)을 포함할 수 있다.

제1 감지 전극들(TE1-A) 및 제2 감지 전극들(TE2-A)은 액티브 영역(AA)에 배치된다. 입력 감지 패널(ISP)은 제1 감지 전극들(TE1-A) 및 제2 감지 전극들(TE2-A) 사이의 정전 용량의 변화를 통해 외부 입력에 대한 정보를 얻을 수 있다.

제1 감지 전극들(TE1-A)은 제1 방향(DR1)을 따라 연장되고, 각각이 제2 방향(DR2)을 따라 배열된다. 제1 감지 전극들(TE1-A)은 제1 방향(DR1)을 따라 배열된 복수의 제1 감지 패턴들(SP1-A) 및 제1 감지 패턴들(SP1-A) 사이에 배치되어 인접하는 제1 감지 패턴들(SP1-A)을 연결하는 제1 브릿지 패턴들(BP1-A)을 포함한다.

본 실시예에서, 제1 감지 전극들(TE1-A)은 모듈 홀(MH)의 형성 과정에서 적어도 일부가 절단된 제1 절단 패턴들(IJ1)을 포함할 수 있다. 제1 절단 패턴들(IJ1)은 홀 영역(HA)을 경유하는 배선을 통해 서로 연결되어 대응되는 패턴들과 동일한 신호를 제공받을 수 있다. 제1 절단 패턴 하나의 면적은 제1 감지 패턴 하나의 면적보다 작을 수 있다.

제1 감지 패턴들(SP1-A)을 연결하는 제1 브릿지 패턴들(BP1-A)은 설명의 편의를 위해 다른 구성으로 설명하고 있으나, 이는 실질적으로 하나의 패턴으로 제공될 수 있다.

제1 감지 패턴들(SP1-A) 각각은 중심 패턴(MC) 및 가지 패턴들(MB)을 포함할 수 있다. 중심 패턴(MC)은 제1 방향(DR1)으로 연장될 수 있다. 가지 패턴들(MB)은 중심 패턴(MC)으로부터 제4 방향(DR4) 및 제5 방향(DR5)으로 연장될 수 있다.

제1 감지 전극들(TE1-A)은 도 3b에서 설명한 제2 도전층(TML2)에 포함된 패턴들일 수 있다.

제2 감지 전극들(TE2-A)은 제1 감지 전극들(TE1-A)과 절연 배치된다. 제2 감지 전극들(TE2-A)은 제2 방향(DR2)을 따라 연장되고, 각각이 제1 방향(DR1)을 따라 배열된다. 제2 감지 전극들(TE2-A)은 제2 방향(DR2)을 따라 배열된 복수의 제2 감지 패턴들(SP2-A) 및 제2 감지 패턴들(SP2-A) 사이에 배치되어 인접하는 제2 감지 패턴들(SP2-A)을 연결하는 제2 브릿지 패턴들(BP2-A)을 포함한다.

본 실시예에서, 제2 감지 전극들(TE2-A)은 모듈 홀(MH)의 형성 과정에서 적어도 일부가 절단된 제2 절단 패턴들(IJ2)을 포함할 수 있다. 제2 절단 패턴들(IJ2)은 홀 영역(HA)을 경유하는 배선을 통해 서로 연결되어 대응되는 패턴들과 동일한 신호를 제공받을 수 있다. 제2 절단 패턴 하나의 면적은 제2 감지 패턴 하나의 면적보다 작을 수 있다.

제2 감지 패턴들(SP2-A) 및 제2 절단 패턴들(IJ2)은 도 3b에서 설명한 제2 도전층(TML2)에 포함된 패턴들일 수 있다. 제2 브릿지 패턴들(BP2-A)은 도 3b에서 설명한 제1 도전층(TML1)에 포함된 패턴들일 수 있다.

제1 감지 패턴들(SP1-A)과 제2 감지 패턴들(SP2-A) 사이에는 더미 패턴(DM)이 포함될 수 있다. 더미 패턴(DM)은 전기적으로 절연된 패턴들일 수 있다.

제1 트래이스 배선(TL1)은 복수로 제공되어 대응되는 제1 감지 전극(TE1-A)에 연결된다. 제1 트래이스 배선(TL1)은 주변 영역(NAA)에 배치되어 외부에서 시인되지 않을 수 있다. 제1 트래이스 배선(TL1) 중 제2 트래이스 배선(TL2)과 중첩하는 배선은 서로 다른 층 상에 배치되어 전기적으로 절연될 수 있다.

제2 트래이스 배선(TL2)은 복수로 제공되어 제2 감지 전극들(TE2-A) 중 대응되는 제2 감지 전극에 연결된다. 본 발명에서 제2 트래이스 배선(TL2)의 적어도 일부는 액티브 영역(AA)과 중첩할 수 있다.

본 발명에 따르면, 중앙 배선들(TL-C)의 적어도 일부 및 사이드 배선들(TL-L, TL-R)은 액티브 영역(AA)과 중첩할 수 있다. 사이드 배선들(TL-L, TL-R) 및 중앙 배선들(TL-C)은 서로 다른 제2 감지 전극들(TE2-A)에 포함된 제2 감지 패턴들(SP2-A)에 연결될 수 있다.

사이드 배선들(TL-L, TL-R) 및 중앙 배선들(TL-C)에 연결된 제2 감지 패턴들(SP2-A)은 입력 감지 패널(ISP)의 중심부에 배치된 제2 감지 패턴들(SP2-A)일 수 있다.

연장부(LX)는 제1 방향(DR1)으로 연장될 수 있다. 연장부(LX)는 제1 감지 패턴들(SP1-A) 중 동일한 제1 감지 전극(TE1-A)에 포함된 제1 감지 패턴들(SP1-A)과 중첩할 수 있다. 연장부(LX)의 일 단은 대응되는 감지 패드(T2-L, T2-R)에 연결되고, 상기 일 단과 마주하는 연장부(LX)의 타 단은 사선부(TX)로부터 연장될 수 있다.

사선부(TX)는 제1 방향(DR1)과 제2 방향(DR2)의 사선방향으로 연장될 수 있다. 사선부(TX)는 제1 감지 패턴들(SP1-A) 중 서로 다른 제1 감지 전극들(TE1-A)에 포함된 제1 감지 패턴들(SP1-A)과 중첩할 수 있다. 사선부(TX)의 일 단은 연장부(LX)의 타 단으로부터 연장되고, 상기 일 단과 마주하는 사선부(TX)의 타 단은 대응되는 제2 감지 패턴에 연결될 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

EA: 전자 장치
DP: 표시 패널
ISP: 입력 감지 패널
TE1: 제1 감지 전극들
TE2: 제2 감지 전극들
SP1: 제1 감지 패턴들
SP2: 제2 감지 패턴들
BP1: 제1 브릿지 패턴들
BP2: 제2 브릿지 패턴들
TL-L, TL-R: 사이드 배선들
TL-C: 중앙 배선들
TX: 사선부
LX: 연장부
TDD: 감지 패드들

Claims

제1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향을 따라 배열되고, 상기 제1 방향으로 배열된 제1 감지 패턴들 및 상기 제1 감지 패턴들 사이에 배치된 제1 브릿지 패턴들을 포함하는 복수의 제1 감지 전극들;
상기 제1 감지 전극들과 절연되고, 상기 제2 방향을 따라 연장되고 상기 제1 방향을 따라 배열되고, 상기 제2 방향으로 배열된 제2 감지 패턴들 및 상기 제2 감지 패턴들 사이에 배치된 제2 브릿지 패턴들을 포함하는 복수의 제2 감지 전극들;
상기 제1 감지 패턴들에 연결된 제1 트래이스 배선; 및
상기 제2 감지 패턴들에 연결된 제2 트래이스 배선을 포함하고,
상기 제2 트래이스 배선은,
상기 제1 방향과 상기 제2 방향의 사선 방향으로 연장된 사선부와 상기 사선부로부터 상기 제1 방향으로 연장된 연장부를 포함하는 사이드 배선들, 및
상기 제1 방향으로 연장된 중앙 배선들을 포함하고,
상기 연장부는,
상기 제1 감지 패턴들 중 동일한 제1 감지 전극에 포함된 제1 감지 패턴들과 중첩하고,
상기 사선부는,
상기 제1 감지 패턴들 중 서로 다른 제1 감지 전극들에 포함된 제1 감지 패턴들과 중첩하는 입력 감지 패널.
제1 항에 있어서,
상기 사이드 배선들은,
상기 중앙 배선들을 사이에 두고 서로 이격된 제1 배선들 및 제2 배선들로 구분되는 것을 특징으로 하는 입력 감지 패널.
제2 항에 있어서,
상기 제1 배선들 각각의 사선부에 연결된 제2 감지 패턴들 및 상기 제2 배선들 각각의 사선부에 연결된 제2 감지 패턴들은,
상기 제1 방향을 따라 서로 교번하여 배열된 것을 특징으로 하는 입력 감지 패널.
제3 항에 있어서,
상기 제1 배선들 각각의 사선부에 연결된 제2 감지 패턴들 및 상기 제2 배선들 각각의 사선부에 연결된 제2 감지 패턴들은,
상기 제1 방향을 따라 지그재그로 배열된 것을 특징으로 하는 입력 감지 패널.
제2 항에 있어서,
상기 제1 배선들 각각의 사선부에 연결된 제2 감지 패턴들 및 상기 제2 배선들 각각의 사선부에 연결된 제2 감지 패턴들은,
상기 제1 방향을 따라 정렬된 것을 특징으로 하는 입력 감지 패널.
제1 항에 있어서,
상기 사이드 배선들은, 상기 중앙 배선들을 기준으로 좌측 및 우측 중 어느 하나의 영역에만 배치된 것을 특징으로 하는 입력 감지 패널.
제1 항에 있어서,
상기 사이드 배선들 중 적어도 어느 하나는,
상기 사선부 및 상기 연장부가 복수로 제공되고,
서로 교번하여 배치된 것을 특징으로 하는 입력 감지 패널.
제1 항에 있어서,
상기 입력 감지 패널은,
제1 감지 절연층;
상기 제1 감지 절연층 상에 배치된 제1 도전층;
상기 제1 도전층을 커버하는 제2 감지 절연층;
상기 제2 감지 절연층 상에 배치된 제2 도전층; 및
상기 제2 도전층을 커버하는 제3 감지 절연층으로 정의되고,
상기 사이드 배선들은,
상기 제2 감지 절연층에 정의된 트래이스 컨택홀을 통해 대응되는 제2 감지 패턴들에 연결되는 것을 특징으로 하는 입력 감지 패널.
제8 항에 있어서,
상기 제1 도전층은,
상기 제2 감지 절연층에 정의된 플로팅 컨택홀을 통해 상기 제1 감지 패턴들 및 상기 제2 감지 패턴들 중 적어도 어느 하나와 연결된 플로팅 패턴을 포함하는 것을 특징으로 하는 입력 감지 패널.
제8 항에 있어서,
상기 제1 브릿지 패턴들은 상기 제1 도전층에 포함되고,
상기 제1 감지 패턴들, 상기 제2 감지 패턴들, 및 상기 제2 브릿지 패턴들은 상기 제2 도전층에 포함되고,
상기 제1 브릿지 패턴들은 상기 제2 감지 절연층에 정의된 브릿지 컨택홀을 통해 상기 제1 감지 패턴들과 연결되는 것을 특징으로 하는 입력 감지 패널.
제8 항에 있어서,
상기 제2 브릿지 패턴들은 상기 제1 도전층을 포함하고,
상기 제1 감지 패턴들, 상기 제1 브릿지 패턴들, 및 상기 제2 감지 패턴들은 상기 제2 도전층에 포함되고,
상기 제2 브릿지 패턴들은 상기 제2 감지 절연층에 정의된 브릿지 컨택홀을 통해 상기 제2 감지 패턴들과 연결되는 것을 특징으로 하는 입력 감지 패널.
제11 항에 있어서,
상기 제1 감지 패턴들 각각은,
상기 제1 방향으로 연장된 중심 패턴, 및 상기 중심 패턴에 연결되고 상기 제1 방향 및 상기 제2 방향과 서로 다른 방향들로 연장된 가지 패턴들을 포함하고,
상기 제2 감지 패턴들 각각은,
상기 제1 감지 패턴들 중 대응되는 제1 감지 패턴에 포함된 중심 패턴 및 가지 패턴들을 에워싸는 것을 특징으로 하는 입력 감지 패널.
제8 항에 있어서,
상기 제1 도전층 및 상기 제2 도전층은,
상기 제1 방향과 상기 제2 방향에 사선 방향들로 연장되고, 메쉬 개구부가 정의된 복수의 메쉬 선들로 이루어진 것을 특징으로 하는 입력 감지 패널.
주변 영역으로 적어도 일부가 에워싸인 액티브 영역을 포함하고, 상기 액티브 영역으로 영상을 제공하는 복수의 화소들을 포함하는 표시 패널;
상기 표시 패널 상에 배치되고, 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 배열된 복수의 제1 감지 전극들, 상기 제1 감지 전극들과 절연되고 상기 제2 방향으로 연장되고 상기 제1 방향으로 배열된 복수의 제2 감지 전극들, 상기 제1 감지 전극들에 연결된 제1 트래이스 배선, 및 상기 제2 감지 전극들에 연결된 제2 트래이스 배선을 포함하는 입력 감지 패널을 포함하고,
상기 제2 트래이스 배선은,
상기 제1 방향과 상기 제2 방향의 사선 방향으로 연장된 사선부와 상기 사선부로부터 상기 제1 방향으로 연장된 연장부를 포함하는 사이드 배선들, 및
상기 제1 방향으로 연장된 중앙 배선들을 포함하고,
상기 사선부는,
상기 액티브 영역과 중첩하는 전자 장치.
제14 항에 있어서,
상기 제1 감지 전극들 각각은,
상기 제1 방향으로 배열된 제1 감지 패턴들, 및 상기 제1 감지 패턴들 사이에 배치된 제1 브릿지 패턴들을 포함하고,
상기 제2 감지 전극들 각각은,
상기 제2 방향으로 배열된 제2 감지 패턴들, 및 상기 제2 감지 패턴들 사이에 배치된 제2 브릿지 패턴들을 포함하고,
상기 연장부는,
상기 제1 감지 패턴들 중 동일한 제1 감지 전극에 포함된 제1 감지 패턴들과 중첩하고,
상기 사선부는,
상기 제1 감지 패턴들 중 서로 다른 제1 감지 전극들에 포함된 제1 감지 패턴들과 중첩하는 것을 특징으로 하는 전자 장치.
제15 항에 있어서,
상기 사이드 배선들은,
상기 중앙 배선들을 사이에 두고 서로 이격된 제1 배선들 및 제2 배선들로 구분되는 것을 특징으로 하는 전자 장치.
제16 항에 있어서,
상기 제1 배선들 각각의 사선부에 연결된 제2 감지 패턴들 및 상기 제2 배선들 각각의 사선부에 연결된 제2 감지 패턴들은,
상기 제1 방향을 따라 서로 교번하여 배열된 것을 특징으로 하는 전자 장치.
제17 항에 있어서,
상기 제1 배선들 각각의 사선부에 연결된 제2 감지 패턴들 및 상기 제2 배선들 각각의 사선부에 연결된 제2 감지 패턴들은,
상기 제1 방향을 따라 지그재그로 배열된 것을 특징으로 하는 전자 장치.
제16 항에 있어서,
상기 제1 배선들 각각의 사선부에 연결된 제2 감지 패턴들 및 상기 제2 배선들 각각의 사선부에 연결된 제2 감지 패턴들은,
상기 제1 방향을 따라 정렬된 것을 특징으로 하는 전자 장치.
제15 항에 있어서,
상기 입력 감지 패널은,
제1 감지 절연층;
상기 제1 감지 절연층 상에 배치된 제1 도전층;
상기 제1 도전층을 커버하는 제2 감지 절연층;
상기 제2 감지 절연층 상에 배치된 제2 도전층; 및
상기 제2 도전층을 커버하는 제3 감지 절연층으로 정의되고,
상기 사이드 배선들은,
상기 제2 감지 절연층에 정의된 트래이스 컨택홀을 통해 대응되는 제2 감지 패턴들에 연결되는 것을 특징으로 하는 전자 장치.
제20 항에 있어서,
상기 제1 도전층은,
상기 제2 감지 절연층에 정의된 플로팅 컨택홀을 통해 상기 제1 감지 패턴들 및 상기 제2 감지 패턴들 중 적어도 어느 하나와 연결된 플로팅 패턴을 포함하는 것을 특징으로 하는 전자 장치.
제20 항에 있어서,
상기 제1 브릿지 패턴들은 상기 제1 도전층에 포함되고,
상기 제1 감지 패턴들, 상기 제2 감지 패턴들, 및 상기 제2 브릿지 패턴들은 상기 제2 도전층에 포함되고,
상기 제1 브릿지 패턴들은 상기 제2 감지 절연층에 정의된 브릿지 컨택홀을 통해 상기 제1 감지 패턴들과 연결되는 것을 특징으로 하는 하는 전자 장치.
제14 항에 있어서,
상기 사이드 배선들은, 상기 중앙 배선들을 기준으로 좌측 및 우측 중 어느 하나의 영역에만 배치된 것을 특징으로 하는 전자 장치.
제14 항에 있어서,
상기 사이드 배선들 중 적어도 어느 하나는,
상기 사선부 및 상기 연장부가 복수로 제공되고,
상기 사선부 및 상기 연장부는 서로 교번하여 배치된 것을 특징으로 하는 전자 장치.
제20 항에 있어서,
상기 제1 도전층 및 상기 제2 도전층은,
상기 제1 방향과 상기 제2 방향에 사선 방향들로 연장되고, 메쉬 개구부가 정의된 복수의 메쉬 선들로 이루어진 것을 특징으로 하는 전자 장치.
제25 항에 있어서,
상기 표시 패널은,
베이스 기판;
상기 베이스 기판 상에 배치되고, 트랜지스터를 포함하는 회로 소자층;
상기 회로 소자층 상에 배치되고 표시 개구부가 정의된 화소 정의막, 상기 표시 개구부에의해 적어도 일부가 노출되고 상기 트랜지스터와 연결된 제1 전극, 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 표시 소자층;
상기 표시 소자층을 커버하는 박막 봉지층을 포함하고,
상기 메쉬 개구부의 적어도 일부는 상기 표시 개구부와 중첩하는 것을 특징으로 하는 전자 장치.
제26 항에 있어서,
상기 입력 감지 패널은,
상기 박막 봉지층 상에 직접 배치되는 것을 특징으로 하는 전자 장치.
제14 항에 있어서,
상기 액티브 영역과 중첩하고, 상기 표시 패널의 하부에 배치된 전자 모듈을 더 포함하는 것을 특징으로 하는 전자 장치.
제28 항에 있어서,
상기 표시 패널과 상기 입력 감지 패널은,
상기 입력 감지 패널에서부터 상기 표시 패널이 관통된 모듈 홀이 정의되고,
상기 모듈 홀은,
상기 전자 모듈과 중첩하는 것을 특징으로 하는 전자 장치.
제28 항에 있어서,
상기 전자 모듈은,
카메라 모듈, 수광 모듈, 및 발광 모듈 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 전자 장치.