KR20220147764A - 표시 패널, 이를 포함하는 전자 장치, 및 전자 장치 제조 방법 - Google Patents

표시 패널, 이를 포함하는 전자 장치, 및 전자 장치 제조 방법 Download PDF

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KR20220147764A
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Abstract

표시 패널은 제1 영역에 배치된 복수의 제1 화소들, 상기 제1 영역보다 낮은 투과율을 갖는 제2 영역에 배치된 복수의 제2 화소들, 및 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 테스트 전압을 제공하는 테스트부를 포함하고, 상기 테스트부는 상기 복수의 제1 화소들로 제1 전압을 제공하는 제1 테스트 회로, 및 상기 복수의 제2 화소들로 상기 제1 전압과 상이한 레벨의 제2 전압을 제공하는 제2 테스트 회로를 포함할 수 있다.

Description

표시 패널, 이를 포함하는 전자 장치, 및 전자 장치 제조 방법{DISPLAY PANEL, ELECTRONIC APPARATUS INCLUDING THE SAME, AND METHOD OF MANUFACTURING ELECTRONIC APPARATUS}
본 발명은 신뢰성이 향상된 표시 패널, 이를 포함하는 전자 장치, 및 전자 장치 제조 방법에 관한 것이다.
전자 장치는 전기적 신호에 따라 활성화된다. 전자 장치는 영상을 표시하는 표시 패널, 및 영상을 촬영하는 카메라 모듈 같은 다양한 전자 부품들을 포함할 수 있다. 전자 부품들은 신호 배선들에 의해 전기적으로 서로 연결될 수 있다.
표시 패널은 영상을 생성하는 복수의 발광 소자들을 포함한다. 표시 패널이 출하되기 전 복수의 발광 소자들에 불량 존재 여부를 테스트하기 위한 테스트 공정이 진행될 수 있다. 그에 따라, 표시 패널의 제품 신뢰성이 향상될 수 있다.
본 발명은 제품 신뢰성이 향상된 표시 패널 및 이를 포함하는 전자 장치를 제공하는 것을 일 목적으로 한다.
본 발명은 제품 신뢰성을 향상시키기 위한 전자 장치 제조 방법을 제공하는 것을 일 목적으로 한다.
본 발명의 일 실시예에 따른 표시 패널은 제1 영역에 배치된 복수의 제1 화소들, 상기 제1 영역보다 낮은 투과율을 갖는 제2 영역에 배치된 복수의 제2 화소들, 및 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 테스트 전압을 제공하는 테스트부를 포함하고, 상기 테스트부는 상기 복수의 제1 화소들로 제1 전압을 제공하는 제1 테스트 회로, 및 상기 복수의 제2 화소들로 상기 제1 전압과 상이한 레벨의 제2 전압을 제공하는 제2 테스트 회로를 포함할 수 있다.
상기 복수의 제1 화소들 및 상기 복수의 제2 화소들 각각은 제1 발광 그룹 및 제2 발광 그룹으로 구분되고, 상기 제1 발광 그룹은 상기 복수의 제1 화소들 중 일부 및 상기 복수의 제2 화소들 중 일부를 포함하고, 상기 제2 발광 그룹은 상기 복수의 제2 화소들 중 일부로만 구성될 수 있다.
상기 제1 발광 그룹은 상기 제1 테스트 회로 및 상기 제2 테스트 회로와 전기적으로 연결되고, 상기 제2 발광 그룹은 상기 제2 테스트 회로와 전기적으로 연결될 수 있다.
상기 테스트부는 상기 제1 발광 그룹과 연결되어 상기 제2 전압을 전달 또는 차단하는 스위치 회로를 더 포함할 수 있다.
상기 제1 테스트 회로는 상기 제1 전압이 제공되는 복수의 제1 테스트 신호 배선들, 상기 복수의 제1 테스트 신호 배선들에 연결된 복수의 제1 테스트 스위치들, 및 상기 복수의 제1 테스트 스위치들의 온-오프를 제어하는 복수의 제1 테스트 제어 배선들을 포함하고, 상기 제2 테스트 회로는 상기 제2 전압이 제공되는 복수의 제2 테스트 신호 배선들, 상기 복수의 제2 테스트 신호 배선들에 연결된 복수의 제2 테스트 스위치들, 및 상기 복수의 제2 테스트 스위치들의 온-오프를 제어하는 복수의 제2 테스트 제어 배선들을 포함할 수 있다.
상기 표시 패널은 상기 제1 발광 그룹에 전기적으로 연결된 제1 그룹 데이터 배선 및 상기 제2 발광 그룹에 전기적으로 연결된 제2 그룹 데이터 배선을 포함하고, 상기 제1 그룹 데이터 배선은 상기 제1 테스트 회로와 전기적으로 연결되고, 상기 제1 그룹 데이터 배선은 상기 스위치 회로를 통해 상기 제2 테스트 회로와 전기적으로 연결되고, 상기 제2 그룹 데이터 배선은 상기 제2 테스트 회로와 전기적으로 연결될 수 있다.
상기 복수의 제1 화소들 중 소정의 면적 내에 배치된 제1 화소들의 제1 수는 상기 복수의 제2 화소들 중 상기 소정의 면적 내에 배치된 제2 화소들의 제2 수보다 적을 수 있다.
상기 제1 전압의 레벨은 상기 제2 전압의 레벨보다 낮을 수 있다.
상기 테스트부는 상기 제1 화소들 및 상기 제2 화소들로 바이어스 전압을 제공하는 제3 테스트 회로를 더 포함할 수 있다.
상기 제1 영역에 배치되고 상기 복수의 제1 화소들로부터 이격된 복수의 투과부들을 더 포함하고, 상기 복수의 투과부들 각각의 투과율은 상기 복수의 제1 화소들 각각의 투과율보다 높을 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 전자 모듈, 및 평면 상에서 상기 전자 모듈과 중첩하는 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 포함하는 표시 패널을 포함하고, 상기 표시 패널은 상기 제1 영역에 배치된 복수의 제1 화소들, 상기 제2 영역에 배치된 복수의 제2 화소들, 상기 복수의 제1 화소들 중 일부 제1 화소 및 상기 복수의 제2 화소들 중 일부 제2 화소에 연결된 제1 그룹 데이터 배선, 상기 복수의 제2 화소들 중 다른 일부 제2 화소에 연결된 제2 그룹 데이터 배선, 및 상기 제1 그룹 데이터 배선에 연결된 제1 테스트 회로, 및 상기 제1 그룹 데이터 배선 및 상기 제2 그룹 데이터 배선에 연결된 제2 테스트 회로, 및 상기 제1 그룹 데이터 배선과 상기 제2 테스트 회로 사이에 연결된 스위치 회로를 포함하는 테스트부를 포함할 수 있다.
상기 제1 영역의 투과율은 상기 제2 영역의 투과율보다 높을 수 있다.
상기 복수의 제1 화소들 중 소정의 면적 내에 배치된 제1 화소들의 제1 수는 상기 복수의 제2 화소들 중 상기 소정의 면적 내에 배치된 제2 화소들의 제2 수보다 적을 수 있다.
상기 테스트부는 상기 제1 그룹 데이터 배선 및 상기 제2 그룹 데이터 배선에 모두 연결된 제3 테스트 회로를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 장치 제조 방법은 제1 영역에 배치된 복수의 제1 화소들, 상기 제1 영역보다 낮은 투과율을 갖는 제2 영역에 배치된 복수의 제2 화소들, 및 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 테스트 전압을 제공하는 테스트부를 포함하는 표시 패널을 테스트 하는 단계, 및 상기 표시 패널의 일부분을 컷팅하는 단계를 포함할 수 있다. 상기 표시 패널을 테스트하는 단계는 상기 복수의 제1 화소들 중 일부 제1 화소 및 상기 복수의 제2 화소들 중 일부 제2 화소에 연결된 제1 그룹 데이터 배선으로 제1 전압을 제공하는 단계 및 상기 복수의 제2 화소들 중 다른 일부 제2 화소에 연결된 제2 그룹 데이터 배선으로 상기 제1 전압과 상이한 제2 전압을 공급하는 단계를 포함하는 제1 테스트 단계, 및 상기 제1 그룹 데이터 배선으로 상기 제2 전압을 제공하는 단계, 및 상기 제2 그룹 데이터 배선으로 상기 제2 전압을 공급하는 단계를 포함하는 제2 테스트 단계를 포함할 수 있다.
상기 테스트부는 상기 제1 전압을 제공하는 제1 테스트 회로, 상기 제2 전압을 제공하는 제2 테스트 회로, 및 상기 제2 테스트 회로와 상기 제1 그룹 데이터 배선 사이에 연결된 스위치 회로를 포함하고, 상기 제1 테스트 단계는 상기 스위치 회로를 턴-오프하는 단계를 더 포함하고, 상기 제2 테스트 단계는 상기 스위치 회로를 턴-온하는 단계를 더 포함할 수 있다.
상기 테스트부는 상기 제1 테스트 회로, 상기 제2 테스트 회로, 및 상기 스위치 회로와 전기적으로 연결된 복수의 테스트 패드들을 더 포함하고, 상기 표시 패널의 일부분을 컷팅하는 단계는 상기 복수의 테스트 패드들이 실장된 테스트 패드 영역을 컷팅하여 제거하는 단계를 포함할 수 있다.
상기 표시 패널을 테스트 하는 단계는 상기 제1 그룹 데이터 배선 및 상기 제2 그룹 데이터 배선으로 바이어스 전압을 제공하는 제3 테스트 단계를 더 포함하고, 상기 테스트부는 상기 제1 그룹 데이터 배선 및 상기 제2 그룹 데이터 배선으로 상기 바이어스 전압을 제공하는 제3 테스트 회로를 더 포함할 수 있다.
상기 제1 전압의 레벨은 상기 제2 전압의 레벨보다 낮을 수 있다.
상기 표시 패널의 상기 제1 영역과 중첩하는 영역에 전자 모듈을 배치하는 단계를 더 포함할 수 있다.
상술한 바에 따르면, 표시 패널은 해상도가 상이한 제1 영역 및 제2 영역을 포함할 수 있다. 동일한 타겟 휘도를 표시하기 위해 제1 영역에 배치된 제1 화소들로 제공되는 테스트 전압은 제2 영역에 배치된 제2 화소들에 제공되는 테스트 전압과 상이할 수 있다. 즉, 해상도의 차이를 고려하여 각 화소에 제공되는 테스트 전압이 결정될 수 있다. 이 경우, 표시 패널이 양품인 경우, 제1 영역과 제2 영역은 동일한 타겟 휘도를 표시할 수 있다. 그 결과, 양품이 불량으로 판정되거나, 불량이 양품으로 판정되는 확률이 감소 또는 제거될 수 있고, 그에 따라 표시 패널의 제품 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 전자 장치의 블록도이다.
도 3은 도 2a에 도시된 XX' 영역을 확대하여 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 6은 도 5의 YY' 영역을 확대하여 도시한 평면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 8은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 9는 도 8에 도시된 화소를 구동하기 위한 구동 신호들의 파형도이다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 일부 구성들을 도시한 도면이다.
도 11은 도 10에 도시된 테스트 회로를 구동하기 위한 신호들의 파형도이다.
도 12는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성들을 도시한 도면이다.
도 13은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 14는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성들을 도시한 도면이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 2a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다. 도 2b는 본 발명의 일 실시예에 따른 전자 장치의 블록도이다. 이하, 도 1, 도 2a, 및 도 2b를 참조하여 본 발명에 대해 설명한다.
전자 장치(1000)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자 장치(1000)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자 장치(1000)는 태블릿, 노트북, 컴퓨터, 또는 스마트 텔레비전일 수 있다. 도 1에서는 전자 장치(1000)가 스마트폰인 것을 예시적으로 도시하였으나, 이에 특별히 제한되지 않는다.
전자 장치(1000)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(FS)에 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)이 표시되는 표시면(FS)은 전자 장치(1000)의 전면(front surface)과 대응될 수 있으며, 윈도우(100)의 전면(FS)과 대응될 수 있다. 이하, 전자 장치(1000)의 표시면, 전면, 및 윈도우(100)의 전면은 동일한 참조부호를 사용하기로 한다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 도 1에서 영상(IM)의 일 예로 시계와 복수의 아이콘들을 도시하였다.
본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 전면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다. 전면과 배면 사이의 제3 방향(DR3)에서의 이격 거리는 전자 장치(1000)의 제3 방향(DR3)에서의 두께와 대응될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR3, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
본 발명의 일 실시예에 따른 전자 장치(1000)는 외부에서 인가되는 사용자의 입력(TC)을 감지할 수 있다. 사용자의 입력(TC)은 사용자 신체의 일부, 광, 열, 압력, 패시브 펜, 또는 액티브 펜 등 다양한 형태의 외부 입력들을 포함한다. 본 실시예에서, 사용자의 입력(TC)은 전면에 인가되는 사용자의 손으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 상술한 바와 같이 사용자의 입력(TC)은 다양한 형태로 제공될 수 있고, 또한, 전자 장치(1000)는 전자 장치(1000)의 구조에 따라 전자 장치(1000)의 측면이나 배면에 인가되는 사용자의 입력(TC)을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 2a를 참조하면, 전자 장치(1000)는 윈도우(100), 하우징(200), 표시 모듈(300), 및 전자 모듈(400)을 포함한다. 본 실시예에서, 윈도우(100)와 하우징(200)은 결합되어 전자 장치(1000)의 외관을 구성한다.
윈도우(100)는 절연 패널을 포함할 수 있다. 예를 들어, 윈도우(100)는 유리, 플라스틱, 또는 이들의 조합으로 구성될 수 있다. 윈도우(100)의 전면(FS)은 상술한 바와 같이, 전자 장치(1000)의 전면을 정의한다. 윈도우(100)의 전면(FS)은 투과 영역(TA) 및 베젤 영역(BZA)을 포함할 수 있다. 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 예를 들어, 투과 영역(TA)은 약 90% 이상의 가시광선 투과율을 가진 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의한다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다.
베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 투과 영역(TA)을 정의하는 투명 기판과 별도로 제공되는 베젤층에 의해 정의되거나, 투명 기판에 삽입 또는 착색되어 형성된 잉크층에 의해 정의될 수 있다. 베젤 영역(BZA)은 표시 모듈(300)의 주변 영역(NAA)을 커버하여 주변 영역(NAA)이 외부에서 시인되는 것을 차단할 수 있다. 한편, 이는 예시적으로 도시된 것이고, 본 발명의 일 실시예에 따른 윈도우(100)에 있어서, 베젤 영역(BZA)은 생략될 수도 있다.
한편, 본 실시예에서, 제1 영역(A1)은 투과 영역(TA)에 중첩하여 정의될 수 있다. 제1 영역(A1)은 후술하는 표시 패널(EP)에 정의되는 영역일 수 있고, 전자 모듈(400)과 평면상에서 중첩하는 영역일 수 있다. 전자 장치(1000)는 제1 영역(A1)을 통해 전자 모듈(400)에 필요한 외부 신호를 수신하거나, 전자 모듈(400)로부터 출력되는 신호를 외부에 제공할 수 있다. 본 발명에 따르면, 제1 영역(A1)이 투과 영역(TA)과 중첩하게 제공됨으로써, 베젤 영역(BZA)의 면적이 감소될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
표시 모듈(300)은 표시 패널(EP), 및 구동 회로(IC)를 포함할 수 있다.
표시 패널(EP)은 영상(IM)을 표시하고 외부 입력(TC)을 감지할 수 있다. 표시 패널(EP)의 전면(IS)은 액티브 영역(AA) 및 주변 영역(NAA)을 포함한다. 액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다.
본 실시예에서, 액티브 영역(AA)은 영상(IM)이 표시되는 영역이며, 동시에 외부 입력(TC)이 감지되는 영역일 수 있다. 액티브 영역(AA)은 후술하는 복수의 화소들이 배치되는 영역일 수 있다.
투과 영역(TA)은 적어도 액티브 영역(AA)과 중첩한다. 예를 들어, 투과 영역(TA)은 액티브 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 이에 따라, 사용자는 투과 영역(TA)을 통해 영상(IM)을 시인하거나, 외부 입력(TC)을 제공할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 액티브 영역(AA) 내에서 영상(IM)이 표시되는 영역과 외부 입력(TC)이 감지되는 영역이 서로 분리될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되는 영역일 수 있다. 주변 영역(NAA)은 액티브 영역(AA)에 인접한다. 주변 영역(NAA)은 액티브 영역(AA)을 에워쌀 수 있다. 주변 영역(NAA)은 영상(IM)이 표시되지 않는 영역일 수 있다. 주변 영역(NAA)에는 액티브 영역(AA) 내에 배치된 구성들을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다.
본 실시예에서, 표시 패널(EP)은 액티브 영역(AA)이 윈도우를 향하고, 주변 영역(NAA)의 일부는 휘어진 상태로 조립될 수 있다. 예를 들어, 주변 영역(NAA) 중 일부는 전자 장치(1000)의 배면을 향하게 되어, 전자 장치(1000) 전면에 보여지는 베젤 영역(BZA)이 감소될 수 있다. 또는, 표시 패널(EP)은 액티브 영역(AA)의 일부가 휘어진 상태로 조립될 수도 있다. 또는, 본 발명의 일 실시예에 따른 표시 패널(EP)에 있어서 주변 영역(NAA)은 생략될 수도 있다.
표시 패널(EP)은 평면부(FN) 및 벤딩부(BN)를 포함할 수 있다. 평면부(FN)는 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면과 실질적으로 평행한 상태로 조립될 수 있다. 액티브 영역(AA)은 평면부(FN)에 제공될 수 있다.
벤딩부(BN)는 평면부(FN)로부터 연장되어 벤딩될 수 있다. 벤딩부(BN)는 평면부(FN)로부터 벤딩되어 평면부(FN)의 배면 측에 위치하도록 조립될 수 있다. 벤딩부(BN)는 조립될 때, 평면부(FN)와 평면상에서 중첩되므로, 전자 장치(1000)의 베젤 영역이 감소될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 표시 패널(EP)에 있어서, 벤딩부(BN)는 생략될 수도 있다.
표시 패널(EP)의 액티브 영역(AA)은 제1 영역(A1) 및 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)은 제2 영역(A2)에 비해 상대적으로 높은 투과율을 제공하는 영역일 수 있다. 제1 영역(A1)은 전자 모듈(400)과 평면상에서 중첩하는 영역에 정의될 수 있다. 본 실시예에서, 제1 영역(A1)은 원 형상으로 도시되었으나, 다각형, 타원, 적어도 하나의 곡선변을 가진 도형 등 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 영역(A2)은 제1 영역(A1)에 인접한다. 본 실시예에서, 제2 영역(A2)은 제1 영역(A1)의 가장자리 전체를 에워싸는 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제2 영역(A2)은 제1 영역(A1)의 가장자리 중 일부에만 인접하여 정의될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
구동 회로(IC)는 벤딩부(BN)에 실장될 수 있다. 구동 회로(IC)는 칩 형태로 제공된 실시예로 도시되었으나, 이에 한정되지 않고, 별도의 회로 기판에 제공되어 연성 필름 등을 통해 표시 패널(EP)에 전기적으로 연결될 수도 있다.
구동 회로(IC)는 액티브 영역(AA)과 전기적으로 연결되어 액티브 영역(AA)에 전기적 신호를 전달한다. 예를 들어, 구동 회로(IC)는 데이터 구동 회로를 포함할 수 있고, 액티브 영역(AA)에 배치된 화소들에 데이터 신호들을 제공할 수 있다. 또는, 구동 회로(IC)는 터치 구동 회로를 포함할 수 있고, 액티브 영역(AA)에 배치된 입력 센서와 전기적으로 연결될 수도 있다. 한편, 이는 예시적으로 설명한 것이고, 구동 회로(IC)는 상술한 회로들 외에도 다양한 회로를 포함하거나 다양한 전기적 신호들을 액티브 영역(AA)에 제공하도록 설계될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
한편, 미 도시되었으나, 전자 장치(1000)는 표시 패널(EP) 및 구동 회로(IC)에 전기적으로 연결된 메인 회로 기판을 더 포함할 수도 있다. 메인 회로 기판은 표시 패널(EP)을 구동하기 위한 각종 구동 회로나 전원 공급을 위한 커넥터 등을 포함할 수 있다. 메인 회로 기판은 리지드한 인쇄 회로 기판(Printed circuit board, PCB)일 수 있으나, 이에 한정되지는 않고 플렉서블한 회로 기판일 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
전자 모듈(400)은 표시 모듈(300) 아래에 배치된다. 전자 모듈(400)은 평면상에서 제1 영역(A1)과 중첩할 수 있다. 전자 모듈(400)은 제1 영역(A1)을 통해 전달되는 외부 입력을 수신하거나 제1 영역(A1)을 통해 출력을 제공할 수 있다. 본 발명에 따르면, 상대적으로 투과율이 높은 제1 영역(A1)을 액티브 영역(AA)에 제공함으로써, 전자 모듈(400)을 액티브 영역(AA)에 중첩하여 배치시킬 수 있다. 이에 따라, 베젤 영역(BZA)의 면적의 증가가 방지될 수 있다.
도 2b를 참조하면, 전자 장치(1000)는 표시 패널(EP)), 전원공급 모듈(PM), 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)을 포함할 수 있다. 표시 패널(EP), 전원공급 모듈(PM), 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)은 서로 전기적으로 연결될 수 있다.
표시 패널(EP)은 표시층(310) 및 입력 센서(320)를 포함할 수 있다. 표시층(310)은 실질적으로 영상(IM)을 생성하는 구성일 수 있다. 표시층(310)이 생성하는 영상(IM)은 투과 영역(TA)을 통해 표시면(IS)에 표시되어 외부에서 사용자에게 시인된다. 입력 센서(320)는 외부에서 인가되는 외부 입력(TC)을 감지한다. 상술한 바와 같이, 입력 센서(320)는 윈도우(100)에 제공되는 외부 입력(TC)을 감지할 수 있다.
전원공급 모듈(PM)은 전자 장치(1000)의 전반적인 동작에 필요한 전원을 공급한다. 전원공급 모듈(PM)은 통상적인 배터리 모듈을 포함할 수 있다.
제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)은 전자 장치(1000)를 동작시키기 위한 다양한 기능성 모듈을 포함한다. 제1 전자 모듈(EM1)은 표시 패널(EP)과 전기적으로 연결된 마더보드에 직접 실장되거나 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 마더보드에 전기적으로 연결될 수 있다.
제1 전자 모듈(EM1)은 제어 모듈(CM), 무선통신 모듈(TM), 영상입력 모듈(IIM), 음향입력 모듈(AIM), 메모리(MM), 및 외부 인터페이스(IF)를 포함할 수 있다. 상기 모듈들 중 일부는 마더보드에 실장되지 않고, 연성회로기판을 통해 마더보드에 전기적으로 연결될 수도 있다.
제어 모듈(CM)은 전자 장치(1000)의 전반적인 동작을 제어한다. 제어 모듈(CM)은 마이크로프로세서일 수 있다. 예를 들어, 제어 모듈(CM)은 표시 모듈(300)을 활성화 시키거나, 비활성화 시킨다. 제어 모듈(CM)은 표시 패널(EP)로부터 수신된 터치 신호에 근거하여 영상입력 모듈(IIM)이나 음향입력 모듈(AIM) 등의 다른 모듈들을 제어할 수 있다.
무선통신 모듈(TM)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 송신할 신호를 변조하여 송신하는 송신부(TM1)와, 수신되는 신호를 복조하는 수신부(TM2)를 포함한다.
영상입력 모듈(IIM)은 영상 신호를 처리하여 표시 패널(EP)에 표시 가능한 영상 데이터로 변환한다. 음향입력 모듈(AIM)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력 받아 전기적인 음성 데이터로 변환한다.
외부 인터페이스(IF)는 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 한다.
제2 전자 모듈(EM2)은 음향출력 모듈(AOM), 발광 모듈(LM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있다. 상기 구성들은 마더보드에 직접 실장되거나, 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 표시 패널(EP)과 전기적으로 연결되거나, 제1 전자 모듈(EM1)과 전기적으로 연결될 수 있다.
음향출력 모듈(AOM)은 무선통신 모듈(TM)로부터 수신된 음향 데이터 또는 메모리(MM)에 저장된 음향 데이터를 변환하여 외부로 출력한다.
발광 모듈(LM)은 광을 생성하여 출력한다. 발광 모듈(LM)은 적외선을 출력할 수 있다. 발광 모듈(LM)은 LED 소자를 포함할 수 있다. 수광 모듈(LRM)은 적외선을 감지할 수 있다. 수광 모듈(LRM)은 소정 레벨 이상의 적외선이 감지된 때 활성화될 수 있다. 수광 모듈(LRM)은 CMOS 센서를 포함할 수 있다. 발광 모듈(LM)에서 생성된 적외광이 출력된 후, 외부 물체(예컨대 사용자 손가락 또는 얼굴)에 의해 반사되고, 반사된 적외광이 수광 모듈(LRM)에 입사될 수 있다. 카메라 모듈(CMM)은 외부의 배경을 촬영한다.
본 발명의 일 실시예에 따른 전자 모듈(400)은 제2 전자 모듈(EM2)의 구성들 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 전자 모듈(400)은 카메라, 스피커, 광 감지 센서, 및 열 감지 센서 중 적어도 어느 하나를 포함할 수 있다. 전자 모듈(400)은 제1 영역(A1)을 통해 수신되는 외부 피사체를 감지하거나 제1 영역(A1)을 통해 음성 등의 소리 신호를 외부에 제공할 수 있다. 또한, 전자 모듈(400)은 복수의 구성들을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다. 한편, 도시되지 않았으나, 전자 모듈(400)은 별도의 접착제를 통해 표시 패널(EP)에 부착될 수도 있다.
다시 도 2a를 참조하면, 하우징(200)은 윈도우(100)와 결합된다. 하우징(200)은 윈도우(100)와 결합되어 소정의 내부 공간을 제공한다. 표시 모듈(300) 및 전자 모듈(400)은 내부 공간에 수용될 수 있다.
하우징(200)은 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징(200)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(200)은 내부 공간에 수용된 전자 장치(1000)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다.
도 3은 도 2a에 도시된 XX' 영역을 확대하여 도시한 평면도이다. 도 4는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 3에는 제1 영역(A1)의 일부 및 제2 영역(A2)의 일부가 도시되었다. 도 4에는 제1 영역(A1)의 단면 부분 및 제2 영역(A2)의 단면 부분이 도시되었다.
도 2a, 도 3, 및 도 4를 참조하면, 표시 패널(EP)은 복수의 제1 화소들(E11, E12, E13), 복수의 제2 화소들(E21, E22, E23) 및 복수의 투과부들(TP)을 포함할 수 있다.
복수의 제1 화소들(E11, E12, E13)은 제1 영역(A1)에 배치되고, 복수의 제2 화소들(E21, E22, E23)은 제2 영역(A2)에 배치될 수 있다. 도 3에 도시된 복수의 제1 화소들(E11, E12, E13) 및 복수의 제2 화소들(E21, E22, E23) 각각의 평면상 형상은 하나의 발광 소자(EE)에 의한 발광 면적과 대응될 수 있다.
소정의 면적(RFA1) 내에 배치된 복수의 제1 화소들(E11, E12, E13)의 제1 수는 소정의 면적(RFA2) 내에 배치된 복수의 제2 화소들(E21, E22, E23)의 제2 수보다 적을 수 있다. 따라서, 제1 영역(A1)의 해상도는 제2 영역(A2)보다 낮을 수 있다. 제1 영역(A1)에 표시된 소정의 면적(RFA1)과 제2 영역(A2)에 표시된 소정의 면적(RFA2)은 동일한 형상 및 동일한 크기의 영역의 면적일 수 있다. 예를 들어, 상기 제1 수는 8개일 수 있고, 상기 제2 수는 25개일 수 있다. 다만, 이는 해상도 차이를 설명하기 위한 일 예일 뿐, 제1 수와 제2 수가 상기 예에 제한되는 것은 아니다.
복수의 제1 화소들(E11, E12, E13)은 제1 적색 화소(E11), 제1 녹색 화소(E12), 및 제1 청색 화소들(E13)을 포함할 수 있다. 복수의 제2 화소들(E21, E22, E23)은 제2 적색 화소(E21), 제2 녹색 화소(E22), 및 제2 청색 화소(E23)를 포함할 수 있다.
제1 영역(A1)에서 2 개의 제1 적색 화소들(E11), 4 개의 제1 녹색 화소들(E12), 2 개의 제1 청색 화소들(E13)은 서로 인접하게 배치될 수 있다. 예를 들어, 4 개의 제1 녹색 화소들(E12)은 제2 방향(DR2)을 따라 배열되고, 하나의 제1 적색 화소(E11)와 하나의 제1 청색 화소(E13)는 2 개의 제1 녹색 화소들(E12)을 사이에 두고 제1 방향(DR1)으로 이격될 수 있다. 또한, 하나의 제1 적색 화소(E11)는 하나의 제1 청색 화소(E13)와 제2 방향(DR2)으로 이격될 수 있다.
투과부(TP)는 제1 영역(A1)에 배치된다. 투과부(TP)는 복수로 구비될 수 있으며, 제1 영역(A1)에서 서로 이격되어 배치될 수 있다. 상술된 2 개의 제1 적색 화소들(E11), 4 개의 제1 녹색 화소들(E12), 2 개의 제1 청색 화소들(E13)은 하나의 그룹으로 정의될 수 있고, 상기 하나의 그룹은 적어도 하나의 투과부(TP)와 인접할 수 있다.
제2 영역(A2)에서 제2 적색 화소(E21)와 제2 녹색 화소(E22)는 제4 방향(DR4) 및 제5 방향(DR5) 각각을 따라 하나씩 교대로 반복되며 배열될 수 있다. 또한, 제2 영역(A2)에서 제2 청색 화소(E23)와 제2 녹색 화소(E22)는 제4 방향(DR4) 및 제5 방향(DR5) 각각을 따라 하나씩 교대로 반복되며 배열될 수 있다. 제4 방향(DR4)은 제1 방향(DR1)과 제2 방향(DR2) 사이의 방향일 수 있고, 제5 방향(DR5)은 제4 방향(DR4)과 교차하는 방향, 또는 직교하는 방향일 수 있다. 하나의 제2 녹색 화소(E22)를 기준으로 제2 적색 화소(E21)는 제4 방향(DR4)으로 이격되고, 제2 청색 화소(E23)는 제5 방향(DR5)으로 이격될 수 있다.
제2 영역(A2)에서 제2 적색 화소(E21)와 제2 청색 화소(E23)는 제1 방향(DR1) 및 제2 방향(DR2) 각각을 따라 하나씩 교대로 반복되며 배열될 수 있다. 제2 녹색 화소(E22)는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 하나씩 교대로 반복되며 배열될 수 있다.
제1 적색 화소(E11)의 면적은 제2 적색 화소(E21)의 면적보다 클 수 있고, 제1 녹색 화소(E12)의 면적은 제2 녹색 화소(E22)의 면적보다 클 수 있고, 제1 청색 화소(E13)의 면적은 제2 청색 화소(E23)의 면적보다 클 수 있다. 다만, 이는 일 실시예를 도시한 것일 뿐, 제1 적색, 제1 녹색, 제1 청색 화소들(E11, E12, E13)과 제2 적색, 제2 녹색, 제2 청색 화소들(E21, E22, E23) 사이의 면적 관계가 상술된 예에 제한되는 것은 아니다.
또한, 제1 적색 화소(E11)의 형상은 제2 적색 화소(E21)의 형상과 상이할 수 있고, 제1 녹색 화소(E12)의 형상은 제2 녹색 화소(E22)의 형상과 상이할 수 있고, 제1 청색 화소(E13)의 형상은 제2 청색 화소(E23)의 형상과 상이할 수 있다. 다만, 이는 일 예로 도시한 것일 뿐, 제1 적색, 제1 녹색, 제1 청색 화소들(E11, E12, E13)과 제2 적색, 제2 녹색, 제2 청색 화소들(E21, E22, E23) 사이의 형상은 각각 동일할 수도 있다.
도 4에는 표시 패널(EP)의 구성들 중 투과부(TP)가 배치된 제1 영역(A1)의 일부 및 제2 적색 화소(E21, 이하 화소)가 배치된 제2 영역(A2)의 일부를 도시하였다. 제1 적색, 제1 녹색, 제1 청색 화소들(E11, E12, E13)과 제2 녹색, 제2 청색 화소들(E22, E23)은 후술될 화소(E21)와 실질적으로 동일한 적층 구조를 가질 수 있으므로, 이들에 대한 설명은 생략된다.
표시 패널(EP)은 표시층(310) 및 입력 센서(320)를 포함한다. 본 실시예에서 입력 센서(320)는 표시층(310) 상에 적층될 수 있다. 표시층(310)은 베이스 기판(BS), 복수의 절연층들(10, 20, 30, 40, 50, 60), 화소(E21), 및 투과부(TP)를 포함할 수 있다.
베이스 기판(BS)은 베이스 면을 제공하는 부재일 수 있다. 베이스 기판(BS)은 유리, 플라스틱, 고분자 필름, 또는 유기막 및 무기막을 포함하는 다층 구조체를 포함할 수 있으며, 특별히 이에 제한되는 것은 아니다. 절연층들(10, 20, 30, 40, 50, 60)은 베이스 기판(BS) 상에 적층된 제1 내지 제6 절연층들(10, 20, 30, 40, 50, 60)을 포함할 수 있다. 제1 내지 제6 절연층들(10, 20, 30, 40, 50, 60) 각각은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 한편, 표시층(310)은 6 개의 절연층들 외에 추가 절연층을 더 포함하거나, 적어도 어느 하나의 절연층이 생략될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
화소(E21)는 제1 내지 제7 트랜지스터들(T1 내지 T7, 도 8 참조), 커패시터(Cst, 도 8 참조), 및 발광 소자(EE)를 포함할 수 있다. 도 4에는 발광 소자(EE)와 하나의 트랜지스터(TR)에 대해서만 도시하였다. 발광 소자(EE)는 트랜지스터(TR)와 전기적으로 연결될 수 있다. 트랜지스터(TR)는 반도체 패턴(SP) 및 제어 전극(CE)을 포함할 수 있다. 반도체 패턴(SP)은 제1 절연층(10)과 제2 절연층(20) 사이에 배치된다.
반도체 패턴(SP)은 채널부(SS1), 입력부(SS2), 및 출력부(SS3)를 포함할 수 있다. 채널부(SS1), 입력부(SS2), 및 출력부(SS3)는 반도체 패턴(SP)의 평면상에서 구분된 부분들일 수 있다. 채널부(SS1)는 입력부(SS2) 및 출력부(SS3)에 비해 낮은 도전성을 가질 수 있다.
본 실시예에서, 입력부(SS2) 및 출력부(SS3)는 환원된 금속을 포함할 수 있다. 입력부(SS2) 및 출력부(SS3)는 트랜지스터(TR)의 소스 전극 및 드레인 전극으로 기능할 수 있다. 다만, 이는 예시적으로 설명한 것이고, 트랜지스터(TR)는 입력부(SS2) 및 출력부(SS3)에 접촉하는 별도의 소스 전극 및 드레인 전극을 더 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제어 전극(CE)은 도전성을 가진다. 제어 전극(CE)은 제2 절연층(20)을 사이에 두고 반도체 패턴(SP)으로부터 이격된다. 제어 전극(CE)은 반도체 패턴(SP) 중 채널부(SS1)와 평면상에서 중첩한다.
발광 소자(EE)는 제1 전극(AN), 제2 전극(CT), 발광 패턴(EM), 및 전하 제어층들(CCL1, CCL2)을 포함한다. 전하 제어층들(CCL1, CCL2)은 제1 전하 제어층(CCL1) 및 제2 전하 제어층(CCL2)을 포함할 수 있다.
제1 전극(AN)은 제4 절연층(40)과 제5 절연층(50) 사이에 배치될 수 있다. 제1 전극(AN)의 적어도 일부는 제5 절연층(50)에 정의된 제1 개구부(OP)에 의해 노출된다. 도 3에 도시된 제1 화소들(E11, E12, E13) 및 제2 화소들(E21, E22, E23) 각각의 형상은 제1 개구부(OP)에 의해 노출된 제1 전극(AN)의 형상에 대응될 수 있다.
발광 패턴(EM)은 제1 개구부(OP)가 정의된 영역에 배치될 수 있다. 즉, 발광 패턴(EM)은 제1 개구부(OP)에 의해 노출된 제1 전극(AN)과 평면 상에서 중첩할 수 있다. 발광 패턴(EM)은 저분자 유기발광 물질 또는 고분자 유기발광 물질을 포함하며, 형광 또는 인광을 포함할 수 있다. 또는 발광 패턴(EM)은 퀀텀닷, 퀀텀 로드, 나노 로드, 마이크로 엘이디, 또는 나노 엘이디 등의 무기 발광 물질을 포함할 수도 있다. 본 발명의 일 실시예에 따른 발광 패턴(EM)은 광을 생성할 수 있다면 다양한 발광 물질을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 전극(CT)은 발광 패턴(EM) 상에 배치되고 제1 전극(AN)과 대향될 수 있다. 제2 전극(CT)은 표시 패널(EP) 전면에 일체로 형성될 수 있다. 다만, 이는 예시적으로 설명한 것이고, 제2 전극(CT)은 제1 전극(AN)과 유사한 형상으로 화소(E21)마다 패터닝되어 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 전하 제어층(CCL1)은 제1 전극(AN)과 발광 패턴(EM) 사이에 배치될 수 있다. 제1 전하 제어층(CCL1)은 정공 주입 영역(또는 정공 주입층, HL) 및 정공 수송 영역(또는 정공 수송층, HT)을 포함할 수 있다. 본 실시예에서는 제1 전하 제어층(CCL1)이 정공 주입층(HL) 및 정공 수송층(HT)을 각각 포함하는 것으로 도시되었다. 제1 전하 제어층(CCL1)은 오픈 마스크를 이용하여 표시 패널(EP) 전면에 대해 공통층으로 형성될 수 있다.
제2 전하 제어층(CCL2)은 발광 패턴(EM)과 제2 전극(CT) 사이에 배치된다. 제2 전하 제어층(CCL2)은 전자 주입 영역(또는 전자 주입층, EL) 및 전자 수송 영역(또는 전자 수송층, ET)을 포함할 수 있다. 본 실시예에서, 제2 전하 제어층(CCL2)은 전자 주입층(HL)과 전자 수송층(ET)을 각각 포함하는 것으로 도시되었다. 제2 전하 제어층(CCL2)은 오픈 마스크를 이용하여 표시 패널(EP) 전면에 대해 공통층으로 형성될 수 있다.
투과부(TP)는 제1 적색, 제1 녹색, 제1 청색 화소들(E11, E12, E13)로부터 평면상에서 이격되어 배치된다. 투과부(TP)는 제5 절연층(50)에 정의된 제2 개구부(OP_T)에 정의될 수 있다. 제2 개구부(OP_T)는 제1 개구부(OP)로부터 이격되어 제1 영역(A1)에 형성된다.
제1 내지 제5 절연층(10, 20, 30, 40, 50) 중 적어도 일부는 투과부(TP)와 대응되는 영역에서 제거될 수 있다. 제1 내지 제4 절연층들(10, 20, 30, 40)에 베이스 기판(BS)을 노출시키는 소정의 개구부(OP_I)가 형성되고, 발광 패턴(EM) 및 제2 전극(CT)을 개구부(OP_I)로부터 제거함으로써, 화소(E21)에 비해 높은 투과율을 가진 투과부(TP)가 형성될 수 있다. 본 실시예에서, 투과부(TP)는 개구부들(OP_I, OP_T)을 통해 절연층들(10, 20, 30, 40, 50)이 제거되고, 발광 소자(EE)를 구성하는 층들도 제거됨으로써, 화소(E21)에 비해 상대적으로 높은 투과율을 가질 수 있다. 한편, 이는 예시적으로 설명한 것이고, 투과부(TP)는 화소(E21)에 비해 높은 투과율을 가질 수 있다면, 전하 제어층들(CCL1, CCL2) 중 일부, 절연층들(10, 20, 30, 40, 50) 중 일부, 및 제2 전극(CT) 중 적어도 하나를 더 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제6 절연층(60)은 제5 절연층(50) 위에 배치되며, 제1 영역(A1) 및 제2 영역(A2)에 형성된다. 제6 절연층(60)은 봉지층(Encapsulation layer)일 수 있다. 제6 절연층(60)은 제1 무기층(61), 유기층(62), 및 제2 무기층(63)을 포함할 수 있다. 다만 이에 한정되지 않고, 제6 절연층(60)은 복수의 무기층들 및 유기층들을 더 포함할 수 있다.
제1 무기층(61)은 제2 전극(CT)을 커버할 수 있다. 또한, 제1 무기층(61)은 제1 영역(A1)의 개구부들(OP_T, OP_I)의 내면을 커버할 수 있다. 제1 무기층(61)은 외부 수분이나 산소가 발광 소자(EE)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 무기층(61)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 무기층(61)은 증착 공정을 통해 형성될 수 있다.
유기층(62)은 제1 무기층(61) 상에 배치되어 제1 무기층(61)에 접촉할 수 있다. 유기층(62)은 제1 무기층(61) 상에 평탄면을 제공할 수 있다. 제1 무기층(61) 상면에 형성된 굴곡이나 제1 무기층(61) 상에 존재하는 파티클(particle) 등은 유기층(62)에 의해 커버되어, 제1 무기층(61)의 상면의 표면 상태가 유기층(62) 상에 형성되는 구성들에 미치는 영향을 차단할 수 있다.
이에 따라, 제1 영역(A1)이나 제2 영역(A2) 상면이 실질적으로 동일한 평면으로 제공될 수 있다. 또한, 유기층(62)은 접촉하는 층들 사이의 응력을 완화시킬 수 있다. 유기층(62)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.
제2 무기층(63)은 유기층(62) 상에 배치되어 유기층(62)을 커버한다. 제2 무기층(63)은 제1 무기층(61) 상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 무기층(63)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 실리콘옥사이드 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 무기층(63)은 증착 공정을 통해 형성될 수 있다.
입력 센서(320)는 제6 절연층(60) 위에 배치될 수 있다. 입력 센서(320)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 입력 센서(320)는 표시층(310)에 부착된 외장형 센서일 수도 있고, 입력 센서(320)는 표시층(310)의 제조 공정 중에 연속하여 형성된 일체형 센서일 수 있다.
입력 센서(320)는 베이스 절연층(71), 감지 절연층(72), 및 커버 절연층(73), 제1 도전층(P1) 및 제2 도전층(P2)을 포함할 수 있다.
베이스 절연층(71)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스 절연층(71)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 베이스 절연층(71)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(P1) 및 제2 도전층(P2) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
제1 도전층(P1) 및 제2 도전층(P2) 각각에는 투과부(TP) 및 화소(E21)와 비중첩하도록 개구가 정의될 수 있다. 이에 따라, 제1 도전층(P1) 및 제2 도전층(P2)이 광학적으로 불투명하더라도 화소(E21)에서의 발광이나 투과부(TP)에서의 투과율에 영향을 미치지 않을 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제1 도전층(P1) 및 제2 도전층(P2)이 광학적으로 투명한 경우, 제1 도전층(P1) 및 제2 도전층(P2)은 투과부(TP)나 화소(E21)와 평면상에서 중첩할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
감지 절연층(72) 및 커버 절연층(73) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
감지 절연층(72) 및 커버 절연층(73) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
다시 도 3을 참조하면, 입력 센서(320)에 포함된 메쉬선들(MS1, MS2)이 도시되었다. 구체적으로 메쉬선들(MS1, MS2)은 제1 도전층(P1) 또는 제2 도전층(P2)에 포함될 수 있다. 메쉬선들(MS1, MS2)은 제1 적색, 제1 녹색, 제1 청색, 제2 적색, 제2 녹색, 제2 청색 화소들(E11, E12, E13, E21, E22, E23) 각각에 중첩하는 개구들을 정의할 수 있다. 메쉬선들(MS1, MS2)은 제1 적색, 제1 녹색, 제1 청색, 제2 적색, 제2 녹색, 제2 청색 화소들 (E11, E12, E13, E21, E22, E23)을 에워싸는 형상일 가질 수 있다.
제1 영역(A1)에 배치된 제1 메쉬선들(MS1)과 제2 영역(A2)에 배치된 제2 메쉬선들(MS2)은 서로 상이한 크기의 개구부들을 정의할 수 있다. 상술한 바와 같이, 제1 영역(A1)의 서브 발광 패턴들(E11M, E12M, E13M)과 제2 영역(A2)의 서브 발광 패턴들(E21M, E22M, E23M)이 서로 상이한 크기 및 상이한 배열을 가짐에 따라, 제1 메쉬선들(MS1)과 제2 메쉬선들(MS2)의 형상이 달라질 수 있다.
제1 영역(A1)의 제1 적색, 제1 녹색, 제1 청색 화소들(E11, E12, E13)은 제1 방향(DR1) 및 제2 방향(DR2)에서 서로 이격되어 배치되는 배열을 가질 수 있다. 이와 대응하여, 제1 메쉬선들(MS1)은 제1 방향(DR1)을 따라 연장된 제1 도전 선들(M11) 및 제2 방향(DR2)을 따라 연장된 제2 도전 선들(M12)로 구성된 메쉬선들일 수 있다.
제2 영역(A2)의 제2 적색, 제2 녹색, 제2 청색 화소들(E21, E22, E23)은 제4 방향(DR4) 및 제5 방향(DR5)에서 서로 이격되어 배치되는 배열을 가질 수 있다. 이와 대응하여, 제2 메쉬선들(MS2)은 제4 방향(DR4)을 따라 연장된 제3 도전 선들(M21) 및 제5 방향(DR5)을 따라 연장된 제4 도전 선들(M22)로 구성된 메쉬선들일 수 있다.
제1 적색, 제1 녹색, 제1 청색 화소들(E11, E12, E13)의 배열 방향, 제2 적색, 제2 녹색, 제2 청색 화소들(E21, E22, E23)의 배열 방향에 따라, 제1 메쉬선들(MS1)과 제2 메쉬선들(MS2)의 연장 방향은 상이할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제1 적색, 제1 녹색, 제1 청색, 제2 적색, 제2 녹색, 제2 청색 화소들 (E11, E12, E13, E21, E22, E23)의 배열 형태에 따라 제1 메쉬선들(MS1)과 제2 메쉬선들(MS2)은 서로 동일한 방향으로 연장된 도전 선들로 구성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 6은 도 5의 YY' 영역을 확대하여 도시한 평면도이다.
도 5 및 도 6을 참조하면, 표시 패널(EP-1)은 제1 영역(A11), 제2 영역(A21), 및 제1 영역(A11)과 제2 영역(A21) 사이에 정의된 제3 영역(A31)을 더 포함할 수 있다.
제1 영역(A11)은 전자 모듈(400, 도 2a 참조)과 평면상에서 중첩하는 영역에 정의될 수 있다. 본 실시예에서, 제1 영역(A11)은 원 형상으로 도시되었으나, 다각형, 타원, 적어도 하나의 곡선변을 가진 도형 등 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 제3 영역(A31)은 제1 영역(A11)과 인접한다. 제3 영역(A31)은 제1 영역(A11)의 적어도 일부를 에워쌀 수 있다.
제3 영역(A31)은 주변 영역(NAA)으로부터 이격될 수도 있다. 따라서, 제3 영역(A31)은 제2 영역(A21)에 의해 완전히 둘러싸일 수 있다. 다만 이에 제한되는 것은 아니며, 제3 영역(A31)은 주변 영역(NAA)과 접할 수 있다. 이 경우, 제2 영역(A21)은 제3 영역(A31)의 일부만을 둘러쌀 수 있다.
제3 영역(A31)의 해상도는 제2 영역(A21)보다 낮다. 제3 영역(A31)의 해상도는 제1 영역(A11)의 해상도와 실질적으로 동일하거나, 제1 영역(A11)의 해상도보다 높을 수 있다. 제3 영역(A31)의 투과율은 제1 영역(A11)의 투과율보다 낮다. 제3 영역(A31)의 투과율은 제2 영역(A21)의 투과율보다 높거나, 제2 영역(A21)의 투과율과 실질적으로 동일할 수 있다.
표시 패널(EP-1)은 제1 화소들(E1r, E1g, E1b), 제2 화소들(E2r, E2g, E2b), 및 제3 화소들(E3r, E3g, E3b)을 포함할 수 있다. 제1 화소들(E1r, E1g, E1b)은 제1 적색 화소(E1r), 제1 녹색 화소(E1g), 제1 청색 화소(E1b)로 지칭될 수 있다. 제2 화소들(E2r, E2g, E2b)은 제2 적색 화소(E2r), 제2 녹색 화소(E2g), 제2 청색 화소(E2b)로 지칭될 수 있다. 제3 화소들(E3r, E3g, E3b)은 제3 적색 화소(E3r), 제3 녹색 화소(E3g), 제3 청색 화소(E3b)로 지칭될 수 있다.
제1 화소들(E1r, E1g, E1b) 각각은 제1 발광 소자(EE1) 및 제1 발광 소자(EE1)를 구동하는 제1 화소 회로(CC1)를 포함할 수 있다. 제2 화소들(E2r, E2g, E2b) 각각은 제2 발광 소자(EE2) 및 제2 발광 소자(EE2)를 구동하는 제2 화소 회로(CC2)를 포함할 수 있다. 제3 화소들(E3r, E3g, E3b) 각각은 제3 발광 소자(EE3) 및 제3 발광 소자(EE3)를 구동하는 제3 화소 회로(CC3)를 포함할 수 있다.
제1 발광 소자(EE1)는 제1 영역(A11)에 배치되고, 제2 발광 소자(EE2)는 제2 영역(A21)에 배치되고, 제3 발광 소자(EE3)는 제3 영역(A31)에 배치될 수 있다. 제1 화소 회로(CC1)는 제3 영역(A31) 또는 주변 영역(NAA)에 배치될 수 있다. 제2 화소 회로(CC2)는 제2 영역(A21)에 배치될 수 있다. 제3 화소 회로(CC3)는 제3 영역(A31)에 배치될 수 있다.
제1 영역(A11)은 전자 모듈(400)과 중첩하는 영역일 수 있다. 제1 영역(A11)에 배치된 제1 발광 소자(EE1)를 구동하기 위한 제1 화소 회로(CC1)가 제1 영역(A11)이 아닌 다른 영역, 예를 들어, 제3 영역(A31) 또는 주변 영역(NAA)에 배치된다. 즉, 제1 영역(A11)에 제1 화소 회로(CC1)가 배치되지 않음에 따라, 투과부(TP)의 면적 확장이 용이하며, 그에 따라 광 투과율이 보다 향상될 수 있다.
제1 발광 소자(EE1)와 제1 화소 회로(CC1)는 연결 배선(CNL)을 통해 서로 전기적으로 연결될 수 있다. 연결 배선(CNL)은 투과부들(TP)과 중첩할 수 있다. 연결 배선(CNL)은 투명 도전 배선을 포함할 수 있다. 투명 도전 배선은 투명 도전 물질을 포함할 수 있다. 예를 들어, 투명 도전 배선은 IGZO, ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막으로 형성될 수 있다.
제3 영역(A31)은 투과부들(TP)을 포함하지 않으나, 제1 화소 회로(CC1)가 제3 영역(A31)에 배치될 수 있다. 따라서, 단위 면적 당 제3 영역(A31)에 배치되는 제3 발광 소자(EE3)의 수는 단위 면적 당 제2 영역(A21)에 배치되는 제2 발광 소자(EE2)의 수보다 적을 수 있다. 도 7은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 7을 참조하면, 표시 패널(EP)은 액티브 영역(AA)에 배치된 화소들(PX), 주변 영역(NAA)에 배치된 테스트부(TS), 및 주변 영역(NAA)에 배치된 복수의 범프들(OPB)을 포함할 수 있다.
화소들(PX)은 앞서 도 3에서 설명된 제1 화소들(E11, E12, E13) 및 제2 화소들(E21, E22, E23)을 포함할 수 있다. 또는 화소들(PX)은 앞서 도 6에서 설명된 제1 화소들(E1r, E1g, E1b), 제2 화소들(E2r, E2g, E2b), 및 제3 화소들(E3r, E3g, E3b)을 포함할 수 있다. 복수의 범프들(OPB)에는 도 2b에서 도시된 칩 형태로 제공된 구동 회로(IC)가 부착될 수 있다.
테스트부(TS)는 제1 테스트부(TSA) 및 제2 테스트부(TSB)를 포함할 수 있다. 제1 테스트부(TSA) 및 제2 테스트부(TSB)는 화소들(PX)을 테스트하기 위한 테스트 전압을 인가하는 회로일 수 있다. 제1 테스트부(TSA) 및 제2 테스트부(TSB)에 대한 구체적인 설명은 후술된다.
제1 테스트부(TSA)와 제2 테스트부(TSB)는 복수의 범프들(OPB)을 사이에 두고 이격되어 배치될 수 있으나, 이에 특별히 제한되는 것은 아니다. 제1 테스트부(TSA) 및 제2 테스트부(TSB)의 위치는 주변 영역(NAA) 내에서 변경될 수 있다.
제1 테스트부(TSA) 및 제2 테스트부(TSB)는 테스트 패드 영역(TPA)에 배치된 테스트 패드들(TPD)과 전기적으로 연결될 수 있다. 예를 들어, 표시 패널(EP)을 제조하는 방법은 표시 패널(EP-A)의 제1 화소들(E11, E12, E13) 및 제2 화소들(E21, E22, E23)에 테스트 전압을 제공하여 표시 패널(EP-A)을 테스트하는 단계 및 표시 패널(EP-A)을 테스트한 후, 표시 패널(EP-A)의 일부분을 컷팅하는 단계를 포함할 수 있다. 표시 패널(EP-A)의 일부분을 컷팅하는 단계는 테스트 패드들(TPD)이 실장된 테스트 패드 영역(TPA)을 컷팅하여 제거하는 단계를 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 화소의 등가회로도이다. 도 9는 도 8에 도시된 화소를 구동하기 위한 구동 신호들의 파형도이다.
도 8 및 도 9를 참조하면, j번째 데이터 배선(DLj), i번째 제1 스캔 배선(SLi), 제 i번째 제2 스캔 배선(GLi), i번째 제3 스캔 배선(HLi)에 연결된 화소(PXij)를 예시적으로 도시하였다.
본 실시예에서 화소(PXij)는 제1 내지 제7 트랜지스터들(T1 내지 T7), 커패시터(Cst), 및 발광 소자(EE)를 포함할 수 있다. 본 실시예에서 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제5 트랜지스터(T5) 내지 제7 트랜지스터(T7)은 P타입의 트랜지스터이고, 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)는 N타입 트랜지스터인 것으로 설명된다. 다만, 이에 제한되지 않고, 제1 내지 제7 트랜지스터들(T1 내지 T7)은 P타입의 트랜지스터 또는 N타입 트랜지스터 중 어느 하나로 구현할 수 있다. 또한, 본 발명의 일 실시예에서 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 생략될 수 있다.
본 실시예에서 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 커패시터(Cst)는 제1 전원 전압(ELVDD)을 수신하는 제1 전압배선(PL)과 기준 노드(RD) 사이에 접속된다. 커패시터(Cst)는 기준 노드(RD)에 접속하는 제1 전극(Cst1) 및 제1 전압배선(PL)에 접속하는 제2 전극(Cst2)을 포함한다.
제1 트랜지스터(T1)는 제1 전압배선(PL)과 발광 소자(EE)의 하나의 전극 사이에 접속된다. 제1 트랜지스터(T1)의 소스(S1)는 제1 전압배선(PL)과 전기적으로 연결된다. 본 명세서에서 "트랜지스터와 신호배선 또는 트랜지스터와 트랜지스터 사이에 전기적으로 연결된다"는 것은 "트랜지스터의 소스, 드레인, 게이트가 신호 배선과 일체의 형상을 갖거나, 연결전극을 통해서 연결된 것"을 의미한다. 제1 트랜지스터(T1)의 소스(S1)와 제1 전압배선(PL) 사이에는 다른 트랜지스터, 예를 들어, 제5 트랜지스터(T5)가 배치되거나 생략될 수 있다.
제1 트랜지스터(T1)의 드레인(D1)은 발광 소자(EE)의 애노드와 전기적으로 연결된다. 제1 트랜지스터(T1)의 드레인(D1)과 발광 소자(EE)의 애노드 사이에는 다른 트랜지스터, 예를 들어, 제6 트랜지스터(T6)가 배치되거나 생략될 수 있다. 제1 트랜지스터(T1)의 게이트(G1)는 기준 노드(RD)에 전기적으로 연결된다.
제2 트랜지스터(T2)는 j번째 데이터 배선(DLj)과 제1 트랜지스터(T1)의 소스 사이에 접속된다. 제2 트랜지스터(T2)의 소스(S2)는 j번째 데이터 배선(DLj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 드레인(D2)은 제1 트랜지스터(T1)의 소스(S1)에 전기적으로 연결된다. 본 실시예에서 제2 트랜지스터(T2)의 게이트(G2)는 i번째 제1 스캔 배선(SLi)에 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 기준 노드(RD)와 제1 트랜지스터(T1)의 드레인(D1) 사이에 접속된다. 제3 트랜지스터(T3)의 드레인(D3)은 제1 트랜지스터(T1)의 드레인(D1)에 전기적으로 연결되고, 제3 트랜지스터(T3)의 소스(S3)는 기준 노드(RD)에 전기적으로 연결된다. 제3 트랜지스터(T3)의 게이트(G3)는 i번째 제2 스캔 배선(GLi)에 전기적으로 연결될 수 있다.
제4 트랜지스터(T4)는 기준 노드(RD)와 제2 전압배선(RL) 사이에 접속된다. 제4 트랜지스터(T4)의 드레인(D4)은 기준 노드(RD)에 전기적으로 연결되고, 제4 트랜지스터(T4)의 소스(S4)는 제2 전압배선(RL)에 전기적으로 연결된다. 제4 트랜지스터(T4)의 게이트(G4)는 i번째 제3 스캔 배선(HLi)에 전기적으로 연결될 수 있다.
제5 트랜지스터(T5)는 제1 전압배선(PL)와 제1 트랜지스터(T1)의 소스(S1) 사이에 접속된다. 제5 트랜지스터(T5)의 소스(S5)는 제1 전압배선(PL)에 전기적으로 연결되고, 제5 트랜지스터(T5)의 드레인(D5)은 제1 트랜지스터(T1)의 소스(S1)에 전기적으로 연결된다. 제5 트랜지스터(T5)의 게이트(G5)는 i번째 발광 배선(ELi)에 전기적으로 연결될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 드레인(D1)과 발광 소자(EE) 사이에 접속된다. 제6 트랜지스터(T6)의 소스(S6)는 제1 트랜지스터(T1)의 드레인(D1)에 전기적으로 연결되고, 제6 트랜지스터(T6)의 드레인(D5)은 발광 소자(EE)의 애노드에 전기적으로 연결된다. 제6 트랜지스터(T6)의 게이트(G6)는 i번째 발광 배선(ELi)에 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서 제6 트랜지스터(T6)의 게이트(G6)는 제5 트랜지스터(T5)의 게이트(G5)와 다른 신호 배선에 연결될 수도 있다.
제7 트랜지스터(T7)는 제6 트랜지스터(T6)의 드레인(D6)과 제2 전압배선(RL) 사이에 접속된다. 제7 트랜지스터(T7)의 소스(S7)는 제6 트랜지스터(T6)의 드레인(D6)에 전기적으로 연결되고, 제7 트랜지스터(T7)의 드레인(D7)은 제2 전압배선(RL)에 전기적으로 연결된다. 제7 트랜지스터(T7)의 게이트(G7)는 i+1번째 제1 스캔 배선(SLi+1)에 전기적으로 연결될 수 있다.
도 8 및 도 9를 참조하여 화소(PXij)의 동작을 좀 더 상세히 설명한다. 표시 패널(EP, 도 7 참조)은 프레임 구간들마다 영상을 표시한다. 제1 스캔 배선(SLi), 제2 스캔 배선(GLi), 제3 스캔배선(HLi), 및 발광 배선(ELi) 각각은 복수로 제공되고, 이들 각각의 신호 배선들은 순차적으로 스캐닝된다.
도 9는 어느 하나의 프레임 구간 중 일부를 도시하였다.
도 9를 참조하면, 신호들(Ei, GIi, GWPi, GWNi, GWPi+1) 각각은 일부 구간 동안 하이레벨(V-HIGH)을 갖고, 일부 구간 동안 로우레벨(V-LOW)을 가질 수 있다. N타입의 트랜지스터들은 대응하는 신호가 하이레벨(V-HIGH)을 가질 때 턴-온되고, P타입의 트랜지스터들은 대응하는 신호가 로우레벨(V-LOW)을 가질 때 턴-온된다.
발광제어신호(Ei)가 하이레벨(V-HIGH)을 가질 때, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-오프된다. 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴-오프되면 제1 전압배선(PL)과 발광 소자(EE) 사이에 전류 패스가 형성되지 않는다. 따라서 해당 구간은 비발광 구간으로 정의될 수 있다.
i번째 제3 스캔 배선(HLi)에 인가된 제1 스캔 신호(GIi)가 하이레벨(V-HIGH)을 가질 때, 제4 트랜지스터(T4)가 턴-온된다. 제4 트랜지스터(T4)가 턴-온되면 초기화 전압(Vint)에 의해 기준 노드(RD)가 초기화된다.
i번째 제1 스캔 배선(SLi)에 인가된 제2 스캔 신호(GWPi)가 로우레벨(V-LOW)을 갖고, i번째 제2 스캔 배선(GLi)에 제3 스캔 신호(GWNi)가 하이레벨(V-HIGH)을 가질 때, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-온된다.
기준 노드(RD)가 초기화 전압(Vint)으로 초기화되었기 때문에 제1 트랜지스터(T1)가 턴-온된 상태이다. 제1 트랜지스터(T1)가 턴-온되면 데이터 신호(Dj)에 대응되는 전압이 기준 노드(RD)에 제공된다. 이때, 커패시터(Cst)는 데이터 신호(Dj)에 대응되는 전압을 저장한다.
i+1번째 제1 스캔 배선(SLi+1)에 인가된 제4 스캔 신호(GWPi+1)가 로우레벨(V-LOW)을 가질 때, 제7 트랜지스터(T7)가 턴-온된다. 제7 트랜지스터(T7)가 턴-온됨에 따라 발광 소자(EE)의 애노드는 초기화 전압(Vint)으로 초기화된다. 발광 소자(EE)의 기생 커패시터가 방전될 수 있다.
발광제어신호(Ei)가 로우레벨(V-LOW)를 가지면 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온된다. 제5 트랜지스터(T5)가 턴-온되면 제1 전원 전압(ELVDD)이 제1 트랜지스터(T1)에 제공된다. 제6 트랜지스터(T6)가 턴-온되면 제1 트랜지스터(T1)과 발광 소자(EE)가 전기적으로 접속된다. 발광 소자(EE)는 제공받는 전류량에 대응하여 휘도의 광을 생성할 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 일부 구성들을 도시한 도면이다.
도 10을 참조하면, 제1 테스트부(TSA), 제2 테스트부(TSB), 복수의 제1 화소들(E1x, E1y, E1z), 복수의 제2 화소들(E2x, E2y, E2z), 및 4 개의 데이터 배선들(DLa, DLb, DLc, DLd)이 예시적으로 도시되었다.
제1 테스트부(TSA) 및 제2 테스트부(TSB)는 화소들(E1x, E1y, E1z, E2x, E2y, E2z)로 테스트 전압을 제공할 수 있다. 제1 테스트부(TSA)는 제1 테스트 회로(TS1), 제2 테스트 회로(TS2), 및 스위치 회로(SC)를 포함할 수 있다. 제2 테스트부(TSB)는 제3 테스트 회로로 지칭될 수 있다.
도 3 및 도 10을 참조하면, 제1 화소들(E1x, E1y, E1z)은 제1 화소들(E11, E12, E13)일 수 있고, 제2 화소들(E2x, E2y, E2z)은 제2 화소들(E21, E22, E23)일 수 있다. 즉, 제1 화소들(E1x, E1y, E1z)은 제1 영역(A1)에 배치되며, 제2 화소들(E2x, E2y, E2z)은 제2 영역(A2)에 배치될 수 있다.
도 6 및 도 10을 참조하면, 제1 화소들(E1x, E1y, E1z)은 제1 영역(A11)에 배치된 제1 화소(E1r, E1g, E1b), 또는 제3 영역(A31)에 배치된 제3 화소(E3r, E3g, E3b)에 대응될 수 있고, 제2 화소들(E2x, E2y, E2z)은 제2 영역(A21)에 배치된 제2 화소(E2r, E2g, E2b)에 대응될 수 있다.
복수의 제1 화소들(E1x, E1y, E1z) 및 복수의 제2 화소들(E2x, E2y, E2z) 각각은 대응하는 데이터 배선에 연결될 수 있다. 데이터 배선들(DLa, DLb, DLc, DLd)은 제1 그룹 데이터 배선들(DLa, DLb) 및 제2 그룹 데이터 배선들(DLc, DLd)로 구분될 수 있다. 제1 그룹 데이터 배선들(DLa, DLb) 각각에는 제1 영역(A1)에 배치된 제1 화소들(E1x, E1y, E1z) 중 일부와 제2 영역(A2)에 배치된 제2 화소들(E2x, E2y, E2z) 중 일부가 연결될 수 있다. 제2 그룹 데이터 배선들(DLc, DLd) 각각에는 제2 영역(A2)에 배치된 제2 화소들(E2x, E2y, E2z) 중 일부만 연결될 수 있다. 즉, 제2 그룹 데이터 배선들(DLc, DLd) 각각에는 제1 화소들(E1x, E1y, E1z)이 연결되지 않을 수 있다. 이하에서는 설명의 편의를 위해, 데이터 배선들(DLa, DLb, DLc, DLd)은 제1 데이터 배선(DLa), 제2 데이터 배선(DLb), 제3 데이터 배선(DLc), 및 제4 데이터 배선(DLd)으로 지칭된다.
제1 화소들(E1x, E1y, E1z) 및 제2 화소들(E2x, E2y, E2z)은 복수의 발광 그룹들로 구분될 수 있다. 예를 들어, 복수의 발광 그룹들은 제1 데이터 배선(DLa)에 연결된 제1 발광 그룹(EG1a), 제2 데이터 배선(DLb)에 연결된 제1 발광 그룹(EG1b), 제3 데이터 배선(DLc)에 연결된 제2 발광 그룹(EG2a), 및 제4 데이터 배선(DLd)에 연결된 제2 발광 그룹(EG2b)을 포함할 수 있다. 본 명세서에서 동일한 용어를 사용하더라도, 제1 발광 그룹(EG1a)이 제1 발광 그룹(EG1b)가 구별되고, 제2 발광 그룹(EG2a)이 제2 발광 그룹(EG2b)과 구별되는 것은 명확하다.
제1 발광 그룹(EG1a)은 제1 화소들(E1x, E1y, E1z) 중 제1 적색 화소(E1x) 및 제1 청색 화소(E1z), 및 제2 화소들(E2x, E2y, E2z) 중 제2 적색 화소(E2x) 및 제2 청색 화소(E2z)을 포함할 수 있다. 제1 발광 그룹(EG1b)은 제1 화소들(E1x, E1y, E1z) 중 제1 녹색 화소(E1y), 및 제2 화소들(E2x, E2y, E2z) 중 제2 녹색 화소(E2y)를 포함할 수 있다.
제2 발광 그룹(EG2a)은 제2 화소들(E2x, E2y, E2z) 중 제2 적색 화소(E2x) 및 제2 청색 화소(E2z)을 포함할 수 있다. 제2 발광 그룹(EG2b)은 제2 화소들(E2x, E2y, E2z) 중 제2 녹색 화소(E2y)를 포함할 수 있다.
제1 테스트 회로(TS1)는 제1 화소들(E1x, E1y, E1z)로 제1 전압을 제공할 수 있고, 제2 테스트 회로(TS2)는 제2 화소들(E2x, E2y, E2z)로 제1 전압과 상이한 레벨의 제2 전압을 제공할 수 있다. 예를 들어, 제1 전압의 레벨의 제2 전압의 레벨보다 낮을 수 있다. 예를 들어, 제1 전압은 제2 전압보다 약 1V 낮을 수 있으나, 이는 일 예일 뿐이며 특별히 이에 제한되는 것은 아니다.
제1 테스트 회로(TS1)는 제1 화소들(E1x, E1y, E1z) 중 일부를 각각 포함하는 제1 그룹 데이터 배선들(DLa, DLb)에 연결될 수 있다. 제2 테스트 회로(TS2)는 제2 화소들(E2x, E2y, E2z) 중 일부를 각각 포함하는 제1 그룹 데이터 배선들(DLa, DLb) 및 제2 그룹 데이터 배선들(DLc, DLd)에 연결될 수 있다. 즉, 제1 그룹 데이터 배선들(DLa, DLb)은 제1 테스트 회로(TS1) 및 제2 테스트 회로(TS2) 모두에 연결되고, 제2 그룹 데이터 배선들(DLc, DLd)은 제2 테스트 회로(TS2)에 연결되며, 제1 테스트 회로(TS1)와 연결되지 않을 수 있다.
제1 테스트 회로(TS1)는 복수의 제1 테스트 신호 배선들(UCR, UCG, UCB), 복수의 제1 테스트 스위치들(UTR, UTG, UTB), 및 제1 테스트 제어 배선들(UGR, UGG, UGB)을 포함할 수 있다. 제1 테스트 신호 배선들(UCR, UCG, UCB) 각각에는 제1 전압이 제공될 수 있다. 제1 테스트 스위치들(UTR, UTG, UTB)은 제1 테스트 신호 배선들(UCR, UCG, UCB)에 각각 전기적으로 연결되며, 제1 테스트 스위치들(UTR, UTG, UTB)에 의해 제1 전압의 전달이 제어될 수 있다. 제1 테스트 제어 배선들(UGR, UGG, UGB)은 제1 테스트 스위치들(UTR, UTG, UTB)에 각각 연결되어, 제1 테스트 스위치들(UTR, UTG, UTB)의 온-오프를 제어할 수 있다.
제2 테스트 회로(TS2)는 복수의 제2 테스트 신호 배선들(DCR, DCG, DCB), 복수의 제2 테스트 스위치들(TR1, TG1, TB1, TR2, TG2, TB2), 및 제2 테스트 제어 배선들(DGR, DGG, DGB)을 포함할 수 있다. 제2 테스트 신호 배선들(DCR, DCG, DCB)각각에는 제2 전압이 제공될 수 있다. 제2 테스트 스위치들(TR1, TG1, TB1, TR2, TG2, TB2)각각은 대응하는 제2 테스트 신호 배선들(DCR, DCG, DCB) 중 하나에 전기적으로 연결되며, 제2 테스트 스위치들(TR1, TG1, TB1, TR2, TG2, TB2)에 의해 제2 전압의 전달이 제어될 수 있다. 제2 테스트 제어 배선들(DGR, DGG, DGB) 각각은 제2 테스트 스위치들(TR1, TG1, TB1, TR2, TG2, TB2) 중 대응하는 제2 테스트 스위치들에 연결되어, 제2 테스트 스위치들(TR1, TG1, TB1, TR2, TG2, TB2)의 온-오프를 제어할 수 있다.
스위치 회로(SC)는 제2 테스트 회로(TS2)와 제1 발광 그룹들(EG1a, EG1b) 사이에 연결되어 제2 전압을 전달 또는 차단할 수 있다. 스위치 회로(SC)는 스위치들(TS1, TS2) 및 스위치들(TS1, TS2)의 온-오프를 제어하는 제어 배선(OFG)을 포함할 수 있다. 예를 들어, 제1 테스트 회로(TS1)에서 제1 발광 그룹들(EG1a, EG1b)로 제1 전압이 제공될 때, 스위치(TS1, TS2)는 오프되어 제2 전압의 전달을 차단할 수 있다.
도 11은 도 10에 도시된 테스트 회로를 구동하기 위한 신호들의 파형도이다.
도 10 및 도 11을 참조하여, 제1 테스트부(TSA)의 동작을 좀더 상세히 설명한다. 신호들(OGS, RS, BS, GS, URS, UBS, UGS) 각각은 일부 구간 동안 하이레벨(V-HIGH)을 갖고, 일부 구간 동안 로우레벨(V-LOW)을 가질 수 있다. 이하에서는, 제1 발광 그룹(EG1a)과 제2 발광 그룹(EG2a)을 기준으로 설명된다.
스위치 제어 신호(OGS)가 하이레벨(V-HIGH)를 가질 때, 스위치(TS1)는 턴-오프된다. 스위치 제어 신호(OGS)가 로우레벨(V-LOW)을 가질 때, 스위치(TS1)은 턴-온된다. 스위치(TS1)가 턴-오프되면 제2 테스트 회로(TS2)와 제1 발광 그룹(EG1a) 사이의 전류 패스가 형성되지 않는다.
스위치(TS1)가 턴-오프된 구간을 제1 테스트 구간으로 정의하고, 스위치(TS1)가 턴-온된 구간을 제2 테스트 구간으로 정의한다. 제1 테스트 구간은 제1 발광 그룹(EG1a)에 포함된 제1 화소들(E1x, E1z)에 전압이 제공되는 타이밍일 수 있다. 제2 테스트 구간은 제1 발광 그룹(EG1a)에 포함된 제2 화소들(E2x, E2z)에 전압이 제공되는 타이밍일 수 있다.
제1 테스트 구간에서, 제1 발광 그룹(EG1a)은 제1 테스트 회로(TS1)로부터 제1 전압을 제공받을 수 잇고, 제2 발광 그룹(EG2a)은 제2 테스트 회로(TS2)로부터 제2 전압을 제공받을 수 있다. 제2 테스트 구간에서, 제1 발광 그룹(EG1a) 및 제2 발광 그룹(EG2a) 각각은 제2 테스트 회로(TS2)로부터 제2 전압을 제공받을 수 있다.
제1 영역(A1, 도 3 참조)에 표시되는 영상은 제2 영역(A2, 도 3 참조)에 표시되는 영상에 비해 저해상도일 수 있다. 동일한 타겟 휘도를 표시하는지 테스트하기 위해 제1 화소들(E1x, E1y, E1z)과 제2 화소들(E2x, E2y, E2z)에 동일한 전압을 제공하는 경우, 제1 영역(A1, 도 3 참조)의 휘도는 제2 영역(A2, 도 3 참조)의 휘도와 상이하게 측정될 수 있다. 또는 제1 및 제3 영역들(A11, A31)의 휘도는 제2 영역(A21, 도 5 참조)의 휘도와 상이하게 측정될 수 있다. 따라서, 양품이 불량으로 판정되거나, 불량이 양품으로 판정되는 등 테스트 신뢰도가 떨어질 수 있다. 본 발명의 실시예에 따르면, 동일한 타겟 휘도를 표시하기 위해 제1 영역(A1, 도 3 참조) 또는 제1 및 제3 영역들(A11, A31, 도 5 참조)에 배치된 제1 화소들(E1x, E1y, E1z)로 제공되는 테스트 전압은 제2 영역(A2, 도 3 참조) 또는 제2 영역(A21, 도 5 참조)에 배치된 제2 화소들(E2x, E2y, E2z)로 제공되는 테스트 전압과 상이할 수 있다. 즉, 해상도의 차이를 고려하여 제1 화소들(E1x, E1y, E1z)에 제공되는 테스트 전압은 제2 화소들(E2x, E2y, E2z)에 제공되는 테스트 전압보다 낮을 수 있다. 이 경우, 양품인 경우 제1 영역(A1, 도 3 참조)과 제2 영역(A2, 도 3 참조)은 동일한 타겟 휘도를 표시할 수 있다. 또한, 양품인 경우, 제1 및 제3 영역(A11, A31, 도 5 참조)과 제2 영역(A21, 도 5 참조)은 동일한 타겟 휘도를 표시할 수 있다. 그 결과, 양품이 불량으로 판정되거나, 불량이 양품으로 판정될 확률이 감소 또는 제거될 수 있고, 그에 따라 표시 패널(EP 또는 EP-1, 도 3 또는 도 5 참조)의 제품 신뢰성이 향상될 수 있다.
제1 테스트 구간 동안, 제1 테스트 제어 배선들(UGR, UGG, UGB)로 제공되는 제어 신호들(URS, UBS, UGS)은 활성화될 수 있다. 예를 들어, 제1 테스트 제어 배선(UGR)로 제공되는 제어 신호(URS)와 제1 테스트 제어 배선(UGB)로 제공되는 제어 신호(UBS)는 서로 교대로 활성화될 수 있다. 제1 테스트 제어 배선(UGG)로 제공되는 제어 신호(UGS)는 활성화 상태를 유지할 수 있다. 활성화된다는 것은 제어 신호들(URS, UBSU, UGS)이 로우레벨(V-LOW)을 갖는 것을 의미할 수 있다.
예를 들어, 제1 데이터 배선(DLa)의 제1 적색 화소(E1x)의 제2 트랜지스터(T2, 도 8 참조)가 턴-온되면, 제어 신호(URS)가 활성화되고, 테스트 스위치(UTR)가 턴-온되어 제1 테스트 신호 배선(UCR)을 통해 제공된 제1 전압이 제1 적색 화소(E1x)로 제공될 수 있다. 제1 데이터 배선(DLa)의 제1 청색 화소(E1z)의 제2 트랜지스터(T2, 도 8 참조)가 턴-온되면, 제어 신호(UBS)가 활성화되고, 테스트 스위치(UTB)가 턴-온되어 제1 테스트 신호 배선(UCB)을 통해 제공된 제1 전압이 제1 청색 화소(E1z)로 제공될 수 있다.
제2 테스트 구간 동안, 제1 테스트 제어 배선들(UGR, UGG, UGB)로 제공되는 제어 신호들(URS, UBS, UGS)은 비활성화될 수 있다. 예를 들어, 제어 신호들(URS, UBS, UGS)은 하이레벨을 유지할 수 있다. 따라서, 제2 테스트 구간동안, 제1 발광 그룹(EG1a)으로 제1 전압이 제공되지 않을 수 있다.
제1 및 제2 테스트 구간동안, 제2 테스트 제어 배선들(DGR, DGG, DGB)로 제공되는 제어 신호들(RS, BS, GS)은 활성화될 수 있다. 예를 들어, 제2 테스트 제어 배선(DGR)로 제공되는 제어 신호(RS)와 제2 테스트 제어 배선(DGB)로 제공되는 제어 신호(BS)는 서로 교대로 활성화될 수 있다. 제2 테스트 제어 배선(DGG)로 제공되는 제어 신호(GS)는 활성화 상태를 유지할 수 있다. 활성화된다는 것은 제어 신호들(RS, BS, GS)이 로우레벨(V-LOW)을 갖는 것을 의미할 수 있다.
제2 발광 그룹(EG2a)은 제2 테스트 회로(TS2)와 연결되고, 제1 테스트 회로(TS1)와 연결되지 않을 수 있다. 또한, 제2 발광 그룹(EG2a)은 스위치 회로(SC)와도 연결되지 않을 수 있다. 따라서, 제1 및 제2 테스트 구간동안 제2 발광 그룹(EG2a)에는 제2 테스트 신호 배선들(DCR, DCB)에 제공된 제2 전압이 공급될 수 있다.
제3 테스트 회로(TSB)는 제1 내지 제4 데이터 배선들(DLa, DLb, DLc, DLd)에 모두 연결될 수 있다. 제3 테스트 회로(TSB)는 제3 테스트 신호 배선들(OSD1, OSD2), 제3 테스트 스위치들(OT1, OT2, OT3, OT4), 및 제3 테스트 제어 배선(ATG)을 포함할 수 있다.
예를 들어, 제3 테스트 회로(TSB)는 저주파 동작 구간에 대한 휘도 테스트 시, 제1 화소들(E1x, E1y, E1z) 및 제2 화소들(E2x, E2y, E2z)로 제3 테스트 신호 배선들(OSD1, OSD2)로부터 제공된 바이어스 전압을 제공할 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성들을 도시한 도면이다. 도 12를 설명함에 있어서 도 10에서 설명된 구성요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 12를 참조하면, 제1 테스트부(TSA-1), 제2 테스트부(TSB), 복수의 제1 화소들(E1x, E1y, E1z), 복수의 제2 화소들(E2x, E2y, E2z), 및 4 개의 데이터 배선들(DLa, DLb, DLc, DLd)이 예시적으로 도시되었다.
제1 테스트부(TSA-1)는 제1 테스트 회로(TS1), 제2 테스트 회로(TS2), 및 스위치 회로(SC-1)를 포함할 수 있다. 스위치 회로(SC-1)는 제2 테스트 회로(TS2)와 제1 발광 그룹들(EG1a, EG1b) 사이에 연결되어 제2 전압을 전달 또는 차단할 수 있다. 또한, 스위치 회로(SC-1)는 제1 테스트 회로(TS1)와 제1 발광 그룹(EG1a) 사이에 연결되어 제1 전압을 전달 또는 차단할 수 있다.
스위치 회로(SC-1)는 스위치들(TS1, TS2, TS1-1) 및 스위치들(TS1, TS2, TS1-1)의 온-오프를 제어하는 제어 배선들(OFGa, OFGb, OFG-1)을 포함할 수 있다. 예를 들어, 제1 테스트 회로(TS1)에서 제1 발광 그룹들(EG1a, EG1b)로 제1 전압이 제공될 때, 스위치(TS1, TS2)는 턴-오프되어 제2 전압의 전달을 차단할 수 있다. 이 경우, 스위치(TS1-1)는 턴-온될 수 있다.
제1 발광 그룹(EG1a)에 포함된 제1 화소들(E1x)의 개수는 제1 발광 그룹(EG1b)에 포함된 제1 화소들(E1y)의 개수보다 적을 수 있다. 타겟 휘도 표시를 위해 제1 발광 그룹(EG1b)에 제1 전압이 제공되고, 제2 발광 그룹(EG2a)에는 제2 전압이 제공되어야 할 수 있다. 이 경우, 스위치(TS1)는 턴-온되고, 스위치(TS2, TS1-1)는 턴-오프되어 제1 발광 그룹(EG1a)은 제2 테스트 회로(TS2)로부터 제2 전압을 수신하고, 제1 발광 그룹(EG1b)은 제1 테스트 회로(TS1)로부터 제1 전압을 수신 할 수 있다.
도 3 및 도 12를 참조하면, 제1 화소들(E1x, E1y, E1z)은 제1 화소들(E11, E12, E13)일 수 있고, 제2 화소들(E2x, E2y, E2z)은 제2 화소들(E21, E22, E23)일 수 있다. 즉, 제1 화소들(E1x, E1y, E1z)은 제1 영역(A1)에 배치되며, 제2 화소들(E2x, E2y, E2z)은 제2 영역(A2)에 배치될 수 있다.
도 6 및 도 12를 참조하면, 제1 화소들(E1x, E1y, E1z)은 제1 영역(A11)에 배치된 제1 화소(E1r, E1g, E1b), 또는 제3 영역(A31)에 배치된 제3 화소(E3r, E3g, E3b)에 대응될 수 있고, 제2 화소들(E2x, E2y, E2z)은 제2 영역(A21)에 배치된 제2 화소(E2r, E2g, E2b)에 대응될 수 있다. 도 13은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 14는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성들을 도시한 도면이다.
도 13 및 도 14를 참조하면, 표시 패널(EP)은 액티브 영역(AA)에 배치된 화소들(PX), 주변 영역(NAA)에 배치된 테스트부(TS-1), 및 주변 영역(NAA)에 배치된 복수의 범프들(OPB)을 포함할 수 있다.
테스트부(TS-1)는 제1 테스트 회로(TS1), 제2 테스트 회로(TS2), 및 스위치 회로(SC)를 포함할 수 있다. 앞서, 도 7에서 설명된 테스트부(TS)와 비교했을 때, 테스트부(TS-1)는 제2 테스트부(TSB)를 포함하지 않을 수 있다.
제1 테스트 회로(TS1)는 제1 화소들(E1x, E1y, E1z) 중 일부를 각각 포함하는 제1 그룹 데이터 배선들(DLa, DLb)에 연결될 수 있다. 제2 테스트 회로(TS2)는 제2 화소들(E2x, E2y, E2z) 중 일부를 각각 포함하는 제1 그룹 데이터 배선들(DLa, DLb) 및 제2 그룹 데이터 배선들(DLc, DLd)에 연결될 수 있다. 스위치 회로(SC)는 제2 테스트 회로(TS2)와 제1 발광 그룹들(EG1a, EG1b) 사이에 연결되어 제2 전압을 전달 또는 차단할 수 있다.
도 3 및 도 14를 참조하면, 제1 화소들(E1x, E1y, E1z)은 제1 화소들(E11, E12, E13)일 수 있고, 제2 화소들(E2x, E2y, E2z)은 제2 화소들(E21, E22, E23)일 수 있다. 즉, 제1 화소들(E1x, E1y, E1z)은 제1 영역(A1)에 배치되며, 제2 화소들(E2x, E2y, E2z)은 제2 영역(A2)에 배치될 수 있다.
도 6 및 도 12를 참조하면, 제1 화소들(E1x, E1y, E1z)은 제1 영역(A11)에 배치된 제1 화소(E1r, E1g, E1b), 또는 제3 영역(A31)에 배치된 제3 화소(E3r, E3g, E3b)에 대응될 수 있고, 제2 화소들(E2x, E2y, E2z)은 제2 영역(A21)에 배치된 제2 화소(E2r, E2g, E2b)에 대응될 수 있다.이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
1000: 전자 장치 EP: 표시 패널
A1: 제1 영역 A2: 제2 영역
E11, E12, E13: 제1 화소들 E21, E22, E23: 제2 화소들
TS: 테스트부 TS1: 제1 테스트 회로
TS2: 제2 테스트 회로

Claims (20)

  1. 제1 영역에 배치된 복수의 제1 화소들;
    상기 제1 영역보다 낮은 투과율을 갖는 제2 영역에 배치된 복수의 제2 화소들; 및
    상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 테스트 전압을 제공하는 테스트부를 포함하고,
    상기 테스트부는,
    상기 복수의 제1 화소들로 제1 전압을 제공하는 제1 테스트 회로; 및
    상기 복수의 제2 화소들로 상기 제1 전압과 상이한 레벨의 제2 전압을 제공하는 제2 테스트 회로를 포함하는 표시 패널.
  2. 제1 항에 있어서,
    상기 복수의 제1 화소들 및 상기 복수의 제2 화소들 각각은 제1 발광 그룹 및 제2 발광 그룹으로 구분되고,
    상기 제1 발광 그룹은 상기 복수의 제1 화소들 중 일부 및 상기 복수의 제2 화소들 중 일부를 포함하고, 상기 제2 발광 그룹은 상기 복수의 제2 화소들 중 일부로만 구성된 표시 패널.
  3. 제2 항에 있어서,
    상기 제1 발광 그룹은 상기 제1 테스트 회로 및 상기 제2 테스트 회로와 전기적으로 연결되고, 상기 제2 발광 그룹은 상기 제2 테스트 회로와 전기적으로 연결된 표시 패널.
  4. 제2 항에 있어서,
    상기 테스트부는 상기 제1 발광 그룹과 연결되어 상기 제2 전압을 전달 또는 차단하는 스위치 회로를 더 포함하는 표시 패널.
  5. 제4 항에 있어서,
    상기 제1 테스트 회로는 상기 제1 전압이 제공되는 복수의 제1 테스트 신호 배선들, 상기 복수의 제1 테스트 신호 배선들에 연결된 복수의 제1 테스트 스위치들, 및 상기 복수의 제1 테스트 스위치들의 온-오프를 제어하는 복수의 제1 테스트 제어 배선들을 포함하고,
    상기 제2 테스트 회로는 상기 제2 전압이 제공되는 복수의 제2 테스트 신호 배선들, 상기 복수의 제2 테스트 신호 배선들에 연결된 복수의 제2 테스트 스위치들, 및 상기 복수의 제2 테스트 스위치들의 온-오프를 제어하는 복수의 제2 테스트 제어 배선들을 포함하는 표시 패널.
  6. 제5 항에 있어서,
    상기 표시 패널은 상기 제1 발광 그룹에 전기적으로 연결된 제1 그룹 데이터 배선 및 상기 제2 발광 그룹에 전기적으로 연결된 제2 그룹 데이터 배선을 포함하고,
    상기 제1 그룹 데이터 배선은 상기 제1 테스트 회로와 전기적으로 연결되고, 상기 제1 그룹 데이터 배선은 상기 스위치 회로를 통해 상기 제2 테스트 회로와 전기적으로 연결되고,
    상기 제2 그룹 데이터 배선은 상기 제2 테스트 회로와 전기적으로 연결된 표시 패널.
  7. 제1 항에 있어서,
    상기 복수의 제1 화소들 중 소정의 면적 내에 배치된 제1 화소들의 제1 수는 상기 복수의 제2 화소들 중 상기 소정의 면적 내에 배치된 제2 화소들의 제2 수보다 적은 표시 패널.
  8. 제1 항에 있어서,
    상기 제1 전압의 레벨은 상기 제2 전압의 레벨보다 낮은 표시 패널.
  9. 제1 항에 있어서,
    상기 테스트부는 상기 제1 화소들 및 상기 제2 화소들로 바이어스 전압을 제공하는 제3 테스트 회로를 더 포함하는 표시 패널.
  10. 제1 항에 있어서,
    상기 제1 영역에 배치되고 상기 복수의 제1 화소들로부터 이격된 복수의 투과부들을 더 포함하고, 상기 복수의 투과부들 각각의 투과율은 상기 복수의 제1 화소들 각각의 투과율보다 높은 표시 패널.
  11. 전자 모듈; 및
    평면 상에서 상기 전자 모듈과 중첩하는 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 포함하는 표시 패널을 포함하고,
    상기 표시 패널은,
    상기 제1 영역에 배치된 복수의 제1 화소들;
    상기 제2 영역에 배치된 복수의 제2 화소들;
    상기 복수의 제1 화소들 중 일부 제1 화소 및 상기 복수의 제2 화소들 중 일부 제2 화소에 연결된 제1 그룹 데이터 배선;
    상기 복수의 제2 화소들 중 다른 일부 제2 화소에 연결된 제2 그룹 데이터 배선; 및
    상기 제1 그룹 데이터 배선에 연결된 제1 테스트 회로, 및 상기 제1 그룹 데이터 배선 및 상기 제2 그룹 데이터 배선에 연결된 제2 테스트 회로, 및 상기 제1 그룹 데이터 배선과 상기 제2 테스트 회로 사이에 연결된 스위치 회로를 포함하는 테스트부를 포함하는 전자 장치.
  12. 제11 항에 있어서,
    상기 제1 영역의 투과율은 상기 제2 영역의 투과율보다 높은 전자 장치.
  13. 제11 항에 있어서,
    상기 복수의 제1 화소들 중 소정의 면적 내에 배치된 제1 화소들의 제1 수는 상기 복수의 제2 화소들 중 상기 소정의 면적 내에 배치된 제2 화소들의 제2 수보다 적은 전자 장치.
  14. 제11 항에 있어서,
    상기 테스트부는 상기 제1 그룹 데이터 배선 및 상기 제2 그룹 데이터 배선에 모두 연결된 제3 테스트 회로를 더 포함하는 전자 장치.
  15. 제1 영역에 배치된 복수의 제1 화소들, 상기 제1 영역보다 낮은 투과율을 갖는 제2 영역에 배치된 복수의 제2 화소들, 및 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 테스트 전압을 제공하는 테스트부를 포함하는 표시 패널을 테스트 하는 단계; 및
    상기 표시 패널의 일부분을 컷팅하는 단계를 포함하고,
    상기 표시 패널을 테스트하는 단계는,
    상기 복수의 제1 화소들 중 일부 제1 화소 및 상기 복수의 제2 화소들 중 일부 제2 화소에 연결된 제1 그룹 데이터 배선으로 제1 전압을 제공하는 단계 및 상기 복수의 제2 화소들 중 다른 일부 제2 화소에 연결된 제2 그룹 데이터 배선으로 상기 제1 전압과 상이한 제2 전압을 공급하는 단계를 포함하는 제1 테스트 단계; 및
    상기 제1 그룹 데이터 배선으로 상기 제2 전압을 제공하는 단계, 및 상기 제2 그룹 데이터 배선으로 상기 제2 전압을 공급하는 단계를 포함하는 제2 테스트 단계를 포함하는 전자 장치 제조 방법.
  16. 제15 항에 있어서,
    상기 테스트부는 상기 제1 전압을 제공하는 제1 테스트 회로, 상기 제2 전압을 제공하는 제2 테스트 회로, 및 상기 제2 테스트 회로와 상기 제1 그룹 데이터 배선 사이에 연결된 스위치 회로를 포함하고, 상기 제1 테스트 단계는 상기 스위치 회로를 턴-오프하는 단계를 더 포함하고, 상기 제2 테스트 단계는 상기 스위치 회로를 턴-온하는 단계를 더 포함하는 전자 장치 제조 방법.
  17. 제16 항에 있어서,
    상기 테스트부는 상기 제1 테스트 회로, 상기 제2 테스트 회로, 및 상기 스위치 회로와 전기적으로 연결된 복수의 테스트 패드들을 더 포함하고,
    상기 표시 패널의 일부분을 컷팅하는 단계는 상기 복수의 테스트 패드들이 실장된 테스트 패드 영역을 컷팅하여 제거하는 단계를 포함하는 전자 장치 제조 방법.
  18. 제16 항에 있어서,
    상기 표시 패널을 테스트 하는 단계는 상기 제1 그룹 데이터 배선 및 상기 제2 그룹 데이터 배선으로 바이어스 전압을 제공하는 제3 테스트 단계를 더 포함하고,
    상기 테스트부는 상기 제1 그룹 데이터 배선 및 상기 제2 그룹 데이터 배선으로 상기 바이어스 전압을 제공하는 제3 테스트 회로를 더 포함하는 전자 장치 제조 방법.
  19. 제15 항에 있어서,
    상기 제1 전압의 레벨은 상기 제2 전압의 레벨보다 낮은 전자 장치 제조 방법.
  20. 제15 항에 있어서,
    상기 표시 패널의 상기 제1 영역과 중첩하는 영역에 전자 모듈을 배치하는 단계를 더 포함하는 전자 장치 제조 방법.
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