KR20230171913A - 표시장치 - Google Patents

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KR20230171913A
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박용환
김종석
김미영
안치욱
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삼성디스플레이 주식회사
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Abstract

표시장치는 화소, 상기 화소와 전기적으로 연결된 하부 패드 및 상기 화소와 상기 하부 패드를 연결하는 제1 신호라인을 포함하는 표시패널 및 상기 표시패널 위에 배치되고, 도전패턴, 상기 도전패턴과 전기적으로 연결된 상부 패드 및 상기 도전패턴과 상기 상부 패드를 연결하는 제2 신호라인을 포함하는 터치감지부재를 포함하고, 상기 하부 패드는 상기 제1 신호라인이 연결된 제1 하부 패드 및 상기 제1 하부 패드에 인접한 제2 하부 패드를 포함하고, 상기 상부 패드는 제1 상부 패드 및 상기 제1 상부 패드에 인접하고 상기 제2 신호라인이 연결된 제2 상부 패드를 포함하고, 상기 제1 상부 패드는 상기 제1 하부 패드 상에 배치되고, 상기 제2 상부 패드는 상기 제2 하부 패드 상에 배치될 수 있다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 터치감지부재가 일체화된 표시장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다. 표시장치들의 입력장치로써 키보드 또는 마우스 등을 포함한다. 또한, 최근에 표시장치들은 입력장치로써 터치감지부재를 구비한다.
본 발명은 표시패널의 패드부와 터치감지부재의 패드부 사이의 단차를 없애서, 제조공정에서 발생하는 불량을 줄이는 것을 목적으로 한다.
또한, 본 발명은 표시패널에서 액티브영역과 패드영역 사이에 배치된 경계영역이 벤딩될 때, 신뢰성을 향상시키는 것을 목적으로 한다.
일 실시예에 따른 표시장치는 화소, 상기 화소와 전기적으로 연결된 하부 패드 및 상기 화소와 상기 하부 패드를 연결하는 제1 신호라인을 포함하는 표시패널 및 상기 표시패널 위에 배치되고, 도전패턴, 상기 도전패턴과 전기적으로 연결된 상부 패드 및 상기 도전패턴과 상기 상부 패드를 연결하는 제2 신호라인을 포함하는 터치감지부재를 포함하고, 상기 하부 패드는 상기 제1 신호라인이 연결된 제1 하부 패드 및 상기 제1 하부 패드에 인접한 제2 하부 패드를 포함하고, 상기 상부 패드는 제1 상부 패드 및 상기 제1 상부 패드에 인접하고 상기 제2 신호라인이 연결된 제2 상부 패드를 포함하고, 상기 제1 상부 패드는 상기 제1 하부 패드 상에 배치되고, 상기 제2 상부 패드는 상기 제2 하부 패드 상에 배치된다.
본 발명의 일 실시예에 따르면, 표시패널의 패드부와 터치감지부재의 패드부가 같은 높이에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 표시패널 중 벤딩되는 부분의 연성이 높아질 수 있다.
도 1a은 본 발명의 일 실시예에 따른 표시장치의 제1 동작에 따른 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 표시장치의 제2 동작에 따른 사시도이다.
도 1c는 본 발명의 일 실시예에 따른 표시장치의 제3 동작에 따른 사시도이다.
도 2a은 본 발명의 일 실시예에 따른 표시장치의 제1 동작에 따른 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 표시장치의 제2 동작에 따른 사시도이다.
도 3는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 유기발광 표시패널의 평면도이다.
도 6은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 7 및 도 8는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 터치감지부재의 평면도이다.
도 10은 도 9의 AA를 확대하여 도시한 것이다.
도 11은 도 10의 I-I`을 따라 절단한 단면을 도시한 것이다.
도 12는 도 5의 표시패널 패드들 및 도 9의 터치감지부재 패드들을 도시한 것이다.
도 13a는 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다.
도 13b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다.
도 13c는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다.
도 14a는 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다.
도 14b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다.
도 14c 및 도 14d는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다.
도 15a는 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다.
도 15b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다.
도 15c는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다.
도 16a는 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다.
도 16b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다.
도 16c는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다.
도 17a는 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다.
도 17b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다.
도 17c 및 도 17d는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다.
도 18a는 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다.
도 18b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다.
도 18c는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다.
도 19a는 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다.
도 19b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다.
도 19c는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다.
도 20a는 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다.
도 20b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다.
도 20c는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다.
도 21a는 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다.
도 21b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다.
도 21c는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다.
도 22 및 도 23은 각각 본 발명의 일 실시예에 따른 표시모듈과 인쇄회로기판을 도시한 평면도이다.
도 24는 본 발명의 일 실시예에 따른 표시모듈의 벤딩된 형상을 도시한 것이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a은 본 발명의 일 실시예에 따른 표시장치(DD)의 제1 동작에 따른 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 표시장치(DD)의 제2 동작에 따른 사시도이다. 도 1c는 본 발명의 일 실시예에 따른 표시장치(DD)의 제3 동작에 따른 사시도이다.
도 1a에 도시된 것과 같이 제1 동작 모드에서, 이미지(IM)가 표시되는 표시면(IS)은 제1 방향축(DR1)과 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(IS)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향축(DR3)이 지시한다. 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 제1 내지 제3 방향축들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다. 본 실시예에서 플렉서블 표시장치를 도시하였으나, 본 발명은 이에 제한되지 않는다. 본 실시예에 따른 표시장치(DD)는 플랫한 표시장치일 수도 있다.
도 1a 내지 도 1c는 플렉서블 표시장치(DD)의 일례로 폴더블 표시장치를 도시하였다. 도 2a 및 도 2b는 플렉서블 표시장치(DD)의 일례로 폴더블 표시장치를 도시하였다. 그러나, 본 발명은 말려지는 롤러블 플렉서블 표시장치일 수 있고, 특별히 제한되지 않는다. 본 발명에 따른 플렉서블 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 휴대 전화, 테블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 사용될 수 있다.
도 1a에 도시된 것과 같이, 플렉서블 표시장치(DD)의 표시면(IS)은 복수 개의 영역들을 포함할 수 있다. 플렉서블 표시장치(DD)는 이미지(IM)가 표시되는 표시영역(DD-DA) 및 표시영역(DD-DA)에 인접한 비표시영역(DD-NDA)을 포함한다. 비표시영역(DD-NDA)은 이미지가 표시되지 않는 영역이다. 도 1a에는 이미지(IM)의 일 예로 화병을 도시하였다. 일 예로써, 표시영역(DD-DA)은 사각형상일 수 있다. 비표시영역(DD-NDA)은 표시영역(DD-DA)을 에워싸을 수 있다. 다만, 이에 제한되지 않고, 표시영역(DD-DA)의 형상과 비표시영역(DD-NDA)의 형상은 상대적으로 디자인될 수 있다.
플렉서블 표시장치(DD)는 하우징(HS)을 포함할 수 있다. 하우징(HS)은 플렉서블 표시장치(DD)의 외곽에 배치되며, 내부의 부품들을 수용할 수 있다. 이하, 설명의 편의상 하우징(HS)은 별도로 도시하거나, 설명하지 않는다.
도 1a 내지 도 1c에 도시된 것과 같이, 표시장치(DD)는 동작 형태에 따라 정의되는 복수 개의 영역들을 포함할 수 있다. 표시장치(DD)는 벤딩축(BX)에 기초하여(on the basis of) 벤딩되는 벤딩영역(BA), 비벤딩되는 제1 비벤딩영역(NBA1), 및 제2 비벤딩영역(NBA2)을 포함할 수 있다. 도 1b에 도시된 것과 같이, 표시장치(DD)는 제1 비벤딩영역(NBA1)의 표시면(IS)과 제2 비벤딩영역(NBA2)의 표시면(IS)이 마주하도록 내측 벤딩(inner-bending)될 수 있다. 도 1c에 도시된 것과 같이, 표시장치(DD)는 표시면(IS)이 외부에 노출되도록 외측 벤딩(outer-bending)될 수도 있다.
본 발명의 일 실시예에서 표시장치(DD)는 복수 개의 벤딩영역(BA)을 포함할 수 있다. 뿐만 아니라, 사용자가 표시장치(DD)를 조작하는 형태에 대응하게 벤딩영역(BA)이 정의될 수 있다. 예컨대, 벤딩영역(BA)은 도 1b 및 도 1c와 달리 제1 방향축(DR1)에 평행하게 정의될 수 있고, 대각선 방향으로 정의될 수도 있다. 벤딩영역(BA)의 면적은 고정되지 않고, 곡률반경에 따라 결정될 수 있다. 본 발명의 일 실시예에서 표시장치(DD)는 도 1a 및 도 1b에 도시된 동작모드만 반복되도록 구성될 수도 있다.
도 2a는 본 발명의 일 실시예에 따른 표시장치의 제1 동작에 따른 사시도이다. 도 2b는 본 발명의 일 실시예에 따른 표시장치의 제2 동작에 따른 사시도이다. 도 2a 및 도 2b는 폴더블 표시장치(DD)의 일예로 비표시영역(DD-NDA)이 폴딩되는 표시장치를 도시하였다. 이와 같이, 본 발명에 따른 표시장치(DD)는 벤딩영역(BA) 및 비벤딩영역(NBA)의 개수가 제한되지 않고, 벤딩되는 영역의 위치가 제한되지 않는다.
도 3은 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다. 도 4는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다. 도 3은 제2 방향축(DR2)과 제3 방향축(DR3)이 정의하는 단면을 도시하였고, 도 4는 제1 방향축(DR1)과 제3 방향축(DR3)이 정의하는 단면을 도시하였다.
도 3에 도시된 것과 같이, 표시장치(DD)는 보호필름(PM), 윈도우(WM), 표시모듈(DM), 제1 접착부재(AM1) 및 제2 접착부재(AM2)를 포함한다. 표시모듈(DM)는 보호필름(PM)과 윈도우(WM) 사이에 배치된다. 제1 접착부재(AM1)는 표시모듈(DM)과 보호필름(PM)을 결합하고, 제2 접착부재(AM2)는 표시모듈(DM)과 윈도우(WM)를 결합한다. 본 발명의 일 실시예에서 제1 접착부재(AM1) 및 제2 접착부재(AM2)는 생략될 수 있다. 보호필름(PM)과 윈도우(WM) 각각이 코팅공정을 통해 연속적으로 형성될 수 도 있다.
보호필름(PM)은 표시모듈(DM)을 보호한다. 보호필름(PM)은 외부에 노출된 제1 외면(OS-L)을 제공하고, 제1 접착부재(AM1)에 접착되는 접착면(AS1)을 제공한다. 이하, 보호필름(PM)의 접착면(AS1)은 다른 부재의 접착면과 구분하기 위해 제1 접착면(AS1)으로 지칭한다. 보호필름(PM)은 외부의 습기가 표시모듈(DM)에 침투하는 것을 방지하고, 외부 충격을 흡수한다.
보호필름(PM)은 플라스틱 필름을 베이스층으로써 포함할 수 있다. 보호필름(PM)는 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI,polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(polyallylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycabonate), 폴리아릴렌에테르술폰(poly(aryleneether sulfone)) 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나를 포함하는 플라스틱 필름을 포함할 수 있다.
보호필름(PM)을 구성하는 물질은 플라스틱 수지들에 제한되지 않고, 유/무기 복합재료를 포함할 수 있다. 보호필름(PM)은 다공성 유기층 및 유기층의 기공들에 충전된 무기물을 포함할 수 있다. 보호필름(PM)은 플라스틱 필름에 형성된 기능층을 더 포함할 수 있다. 상기 기능층은 수지층을 포함할 수 있다. 상기 기능층은 코팅 방식에 의해 형성될 수 있다.
윈도우(WM)는 외부 충격으로부터 표시모듈(DM)를 보호하고, 사용자에게 입력면을 제공할 수 있다. 윈도우(WM)은 외부에 노출된 제2 외면(OS-U)을 제공하고, 제2 접착부재(AM2)에 접착되는 접착면(AS2)을 제공한다. 도 1a 내지 도 1c에 도시된 표시면(IS)이 제2 외면(OS-U)일 수 있다. 이하, 윈도우(WM)의 접착면(AS2)은 다른 부재의 접착면과 구분하기 위해 제2 접착면(AS2)으로 지칭한다.
도 2a 및 도 2b에 도시된 표시장치(DD)에서 벤딩영역(BA)에는 윈도우(WM)가 배치되지 않을 수 있다. 단, 이에 제한되지 않으며, 본 발명의 다른 실시예에서 벤딩영역(BA)에도 윈도우(WM)가 배치될 수 있다.
표시모듈(DM)은 연속공정에 의해 일체로 형성된 유기발광 표시패널(DP) 및 터치감지부재(TS)을 포함한다. 유기발광 표시패널(DP)은 입력된 영상 데이터에 대응하는 이미지(IM, 도 1a 참조)를 생성한다. 유기발광 표시패널(DP)은 두께 방향(DR3)에서 마주하는 제1 표시패널면(BS1-L) 및 제2 표시패널면(BS1-U)을 제공한다.
터치감지부재(TS)은 외부입력의 좌표정보를 획득한다. 터치감지부재(TS)은 제2 표시패널면(BS1-U)에 직접 배치될 수 있다. 본 실시예에서 터치감지부재(TS)은 유기발광 표시패널(DP)과 연속공정에 의해 제조될 수 있다.
별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시모듈(DM)은 반사방지층을 더 포함할 수도 있다. 반사방지층은 컬러필터 또는 도전층/유전체층/도전층의 적층 구조물 또는 광학부재를 포함할 수 있다. 반사방지층은 외부로부터 입사된 광을 흡수 또는 상쇄간섭 또는 편광시켜 외부광 반사율을 감소시킬 수 있다.
제1 접착부재(AM1) 및 제2 접착부재(AM2) 각각은 광학투명접착필름(OCA, Optically Clear Adhesive film) 또는 광학투명접착수지(OCR, Optically Clear Resin) 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)일 수 있다. 제1 접착부재(AM1) 및 제2 접착부재(AM2) 각각은 광경화 접착물질 또는 열경화 접착물질을 포함하고, 그 재료는 특별히 제한되지 않는다.
별도로 도시하지 않았으나, 표시장치(DD)는 도 1a 내지 도 2b에 도시된 상태를 유지하기 위해 상기 기능층들을 지지하는 프레임 구조물을 더 포함할 수 있다. 프레임 구조물은 관절 구조 또는 힌지 구조를 포함할 수 있다.
도 4에 도시된 것과 같이, 유기발광 표시패널(DP)은 베이스층(SUB), 베이스층(SUB) 상에 배치된 제1 회로층(CL1), 발광소자층(ELL), 및 박막봉지층(TFE)을 포함한다. 베이스층(SUB)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(SUB)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
제1 회로층(CL1)은 복수 개의 절연층들, 복수 개의 도전층들 및 반도체층을 포함할 수 있다. 제1 회로층(CL1)의 복수 개의 도전층들은 신호라인들 또는 화소의 회로부를 구성할 수 있다. 발광소자층(ELL)은 유기발광 다이오드들(OLED)을 포함한다. 박막봉지층(TFE)은 발광소자층(ELL)을 밀봉한다. 박막봉지층(TFE)은 적어도 2개의 무기 박막들과 그 사이에 배치된 유기 박막을 포함한다. 박막봉지층(TFE)은 수분 및 먼지 입자와 같은 이물질로부터 발광소자층(ELL)을 보호할 수 있다.
본 발명의 일 실시예에서 터치감지부재(TS)은 단층형일 수 있다. 즉, 터치감지부재(TS)은 단일 도전층을 포함할 수 있다. 여기서 단일 도전층이란 "절연층으로 구분되는 도전층이 하나라는 것"을 의미한다. 제1 금속층/제2 금속층/금속 산화물층의 적층구조는 단일 도전층에 해당하고, 제1 금속층/절연층/금속 산화물층은 이중 도전층에 해당한다.
단일 도전층을 패터닝하여 복수의 터치전극들과 복수의 터치신호라인들을 형성한다. 즉, 터치감지부재(TS)의 센서들은 서로 동일한 층상에 배치된다. 센서들은 박막봉지층(TFE) 상에 직접 배치될 수 있다. 또한, 터치신호라인들 각각의 일부분은 센서들과 동일한 층상에 배치된다. 터치신호라인들 각각의 일부분은 제1 회로층(CL1) 상에 배치될 수 있다. 터치감지부재(TS)의 구조에 대한 상세한 설명은 후술한다.
터치신호라인들 및 센서들은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 터치신호라인들 및 센서들은 금속층, 예컨대 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 터치신호라인들 및 센서들은 서로 동일한 물질을 포함하거나, 서로 상이한 물질을 포함할 수 있다.
본 실시예에 따른 표시모듈(DM)은 단층형 터치감지부재를 포함함으로써 다층형 터치감지부재를 포함하는 표시모듈(DM) 대비 구조가 단순해진다. 표시모듈(DM)이 도 1b 및 도 1c에 도시된 것과 같이 벤딩되더라도 터치감지부재(TS)에 발생하는 스트레스가 감소된다. 터치감지부재(TS)가 슬림하기 때문이다.
도 5는 본 발명의 일 실시예에 따른 유기발광 표시패널(DP)의 평면도이다. 도 6은 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도이다. 도 7 및 도 8는 본 발명의 일 실시예에 따른 유기발광 표시패널(DP)의 부분 단면도들이다.
도 5에 도시된 것과 같이, 유기발광 표시패널(DP)은 평면상에서 표시영역(DA)과 비표시영역(NDA)을 포함한다. 유기발광 표시패널(DP)의 표시영역(DA) 및 비표시영역(NDA)은 표시장치(DD)의 표시영역(DD-DA) 및 비표시영역(DD-NDA)에 각각 대응한다. 유기발광 표시패널(DP)의 표시영역(DA) 및 비표시영역(NDA)은 표시장치(DD)의 표시영역(DD-DA) 및 비표시영역(DD-NDA)과 반드시 동일할 필요는 없고, 유기발광 표시패널(DP)의 구조/디자인에 따라 변경될 수 있다.
유기발광 표시패널(DP)은 복수 개의 신호라인들(SGL) 및 복수 개의 화소들(PX)을 포함한다. 복수 개의 화소들(PX)이 배치된 영역이 표시영역(DA)으로 정의된다. 본 실시예에서 비표시영역(NDA)은 표시영역(DA)의 테두리를 따라 정의될 수 있다.
복수 개의 신호라인들(SGL)은 게이트 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 게이트 라인들(GL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 전원 라인(PL)은 복수 개의 화소들(PX)에 연결된다. 비표시영역(NDA)의 일측에는 게이트 라인들(GL)이 연결된 게이트 구동회로(DCV)가 배치될 수 있다. 제어신호 라인(CSL)은 게이트 구동회로(DCV)에 제어신호들을 제공할 수 있다.
게이트 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL) 중 일부는 동일한 층에 배치되고, 일부는 다른 층에 배치된다. 게이트 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL) 중 어느 하나의 층에 배치된 신호라인들이 제1 신호라인으로 정의될 때, 다른 하나의 층에 배치된 신호라인들은 제2 신호라인으로 정의될 수 있다. 또 다른 하나의 층에 배치된 신호라인들은 제3 신호라인으로 정의될 수 있다.
게이트 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL) 각각은 신호 배선부와 신호 배선부의 말단에 연결된 하부 패드들(PD-D)을 포함할 수 있다. 신호 배선부는 게이트 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL) 각각의 하부 패드들(PD-D)을 제외한 부분으로 정의될 수 있다.
본 발명의 일 실시예에서, 하부 패드들(PD-D)은 하부 표시패널 패드(PD-DPD) 및 하부 터치감지부재 패드(PD-TSD)를 포함할 수 있다. 하부 패드들(PD-D)은 화소들(PX)을 구동하기 위한 트랜지스터들과 같은 공정에서 형성될 수 있다. 예를들어, 하부 패드들(PD-D)과 화소들(PX)을 구동하기 위한 트랜지스터들은 같은 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정에서 형성될 수 있다.
본 발명의 일 실시예에서 표시패널 패드들(PD-DP)은 제어 패드(CSL-P), 데이터 패드(DL-P), 및 전원 패드(PL-P)를 포함할 수 있다. 게이트 패드부는 미 도시되었으나, 게이트 구동회로(DCV)와 중첩하며 게이트 구동회로(DCV)에 연결될 수 있다. 별도로 표기하지 않았으나, 제어 패드(CSL-P), 데이터 패드(DL-P), 및 전원 패드(PL-P)가 얼라인되어 있는 비표시영역(NDA)의 일부분은 패드영역으로 정의된다. 후술하는 것과 같이, 터치감지부재(TS)의 패드들은 상술한 유기발광 표시패널(DP)의 패드들과 인접하게 배치될 수 있다.
도 6에는 어느 하나의 게이트 라인(GL)과 어느 하나의 데이터 라인(DL), 및 전원 라인(PL)에 연결된 화소(PX)를 예시적으로 도시하였다. 화소(PX)의 구성은 이에 제한되지 않고 변형되어 실시될 수 있다.
화소(PX)는 표시소자로써 유기발광 다이오드(OLED)를 포함한다. 유기발광 다이오드(OLED)는 전면 발광형 다이오드이거나, 배면 발광형 다이오드일 수 있다. 화소(PX)는 유기발광 다이오드(OLED)를 구동하기 위한 회로부로써 제1 트랜지스터(TFT1, 또는 스위칭 트랜지스터), 제2 트랜지스터(TFT2, 또는 구동 트랜지스터), 및 커패시터(CP)를 포함한다. 유기발광 다이오드(OLED)는 트랜지스터(TFT1, TFT2)로부터 제공되는 전기적 신호의 의해 광을 생성한다.
제1 트랜지스터(TFT1)는 게이트 라인(GL)에 인가된 주사 신호에 응답하여 데이터 라인(DL)에 인가된 데이터 신호를 출력한다. 커패시터(CP)는 제1 트랜지스터(TFT1)로부터 수신한 데이터 신호에 대응하는 전압을 충전한다.
제2 트랜지스터(TFT2)는 유기발광 다이오드(OLED)에 연결된다. 제2 트랜지스터(TFT2)는 커패시터(CP)에 저장된 전하량에 대응하여 유기발광 다이오드(OLED)에 흐르는 구동전류를 제어한다. 유기발광 다이오드(OLED)는 제2 트랜지스터(TFT2)의 턴-온 구간 동안 발광한다.
도 7은 도 6에 도시된 등가회로의 제1 트랜지스터(TFT1) 및 커패시터(CP)에 대응하는 부분의 단면을 도시하였다. 도 8는 도 6에 도시된 등가회로의 제2 트랜지스터(TFT2) 및 유기발광 다이오드(OLED)에 대응하는 부분의 단면을 도시하였다.
도 7 및 도 8에 도시된 것과 같이, 베이스층(SUB) 상에 제1 회로층(CL1)이 배치된다. 베이스층(SUB) 상에 제1 트랜지스터(TFT1)의 반도체 패턴(AL1: 이하, 제1 반도체 패턴) 및 제2 트랜지스터(TFT2)의 반도체 패턴(AL2, 이하 제2 반도체 패턴)이 배치된다. 제1 반도체 패턴(AL1) 및 제2 반도체 패턴(AL2)은 아몰포스 실리콘, 폴리 실리콘, 금속 산화물 반도체에서 서로 동일하게 또는 서로 다르게 선택될 수 있다.
제1 회로층(CL1)은 제1 도전패턴(CDP1, 도 12 참조) 및 유기/무기층들(BR, BL, 12, 14, 16)을 포함한다. 제1 도전패턴(CDP1, 도 12 참조)은 제1 트랜지스터(TFT1), 제2 트랜지스터(TFT2), 및 전극들(E1, E2)을 포함할 수 있다. 유기/무기층들(BR, BL, 12, 14, 16)은 기능층(BR, BF), 제1 절연층(12), 제2 절연층(14), 및 제3 절연층(16)을 포함할 수 있다.
기능층(BR, BF)은 베이스층(SUB)의 일면 상에 배치될 수 있다. 기능층(BR, BF)은 배리어층(BR) 또는 버퍼층(BF) 중 적어도 어느 하나를 포함한다. 제1 반도체 패턴(AL1) 및 제2 반도체 패턴(AL2)은 배리어층(BR) 또는 버퍼층(BF) 상에 배치될 수 있다.
베이스층(SUB) 상에 제1 반도체 패턴(AL1) 및 제2 반도체 패턴(AL2)을 커버하는 제1 절연층(12)이 배치된다. 제1 절연층(12)은 유기층 및/또는 무기층을 포함한다. 특히, 제1 절연층(12)은 복수 개의 무기 박막들을 포함할 수 있다. 복수 개의 무기 박막들은 실리콘 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(12) 상에 제1 트랜지스터(TFT1)의 제어전극(GE1: 이하, 제1 제어전극) 및 제2 트랜지스터(TFT2)의 제어전극(GE2, 이하, 제2 제어전극)이 배치된다. 제1 절연층(12) 상에 커패시터(CP)의 제1 전극(E1)이 배치된다. 제1 제어전극(GE1), 제2 제어전극(GE2), 및 제1 전극(E1)은 게이트 라인들(GL, 도 5 참조)과 동일한 포토리소그래피 공정에 따라 제조될 수 있다. 다시 말해, 제1 전극(E1)은 게이트 라인들(GL)과 동일한 물질로 구성되고, 동일한 적층 구조를 갖고, 동일한 층 상에 배치될 수 있다.
제1 절연층(12) 상에 제1 제어전극(GE1) 및 제2 제어전극(GE2) 및 제1 전극(E1)을 커버하는 제2 절연층(14)이 배치된다. 제2 절연층(14)은 유기층 및/또는 무기층을 포함한다. 특히, 제2 절연층(14)은 복수 개의 무기 박막들을 포함할 수 있다. 복수 개의 무기 박막들은 실리콘 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다.
제2 절연층(14) 상에 데이터 라인들(DL, 도 5 참조)이 배치될 수 있다. 제2 절연층(14) 상에 제1 트랜지스터(TFT1)의 입력전극(SE1: 이하, 제1 입력전극) 및 출력전극(DE1: 이하, 제1 출력전극)이 배치된다. 제2 절연층(14) 상에 제2 트랜지스터(TFT2)의 입력전극(SE2: 이하, 제2 입력전극) 및 출력전극(DE2: 이하, 제2 출력전극)이 배치된다. 제1 입력전극(SE1)은 데이터 라인들(DL) 중 대응하는 데이터 라인으로부터 분기된다. 전원 라인(PL, 도 5 참조)은 데이터 라인들(DL)과 동일한 층 상에 배치될 수 있다. 제2 입력전극(SE2)은 전원 라인(PL)으로부터 분기될 수 있다.
제2 절연층(14) 상에 커패시터(CP)의 제2 전극(E2)이 배치된다. 제2 전극(E2)은 데이터 라인들(DL) 및 전원 라인(PL)과 동일한 포토리소그래피 공정에 따라 제조될 수 있고, 동일한 물질로 구성되고, 동일한 적층 구조를 갖고, 동일한 층 상에 배치될 수 있다.
제1 입력전극(SE1)과 제1 출력전극(DE1)은 제1 절연층(12) 및 제2 절연층(14)을 관통하는 제1 관통홀(CH1)과 제2 관통홀(CH2)을 통해 제1 반도체 패턴(AL1)에 각각 연결된다. 제1 출력전극(DE1)은 제1 전극(E1)에 전기적으로 연결될 수 있다. 예컨대, 제1 출력전극(DE1)은 제2 절연층(14)을 관통하는 관통홀(미 도시)을 통해 제1 전극(E1)에 연결될 수 있다. 제2 입력전극(SE2)과 제2 출력전극(DE2)은 제1 절연층(12) 및 제2 절연층(14)을 관통하는 제3 관통홀(CH3)과 제4 관통홀(CH4)을 통해 제2 반도체 패턴(AL2)에 각각 연결된다. 한편, 본 발명의 다른 실시예에서 제1 트랜지스터(TFT1)와 제2 트랜지스터(TFT2)는 바텀 게이트 구조로 변형되어 실시될 수 있다.
제2 절연층(14) 상에 제1 입력전극(SE1), 제1 출력전극(DE1), 제2 입력전극(SE2), 및 제2 출력전극(DE2)을 커버하는 제3 절연층(16)이 배치된다. 제3 절연층(16)은 유기층 및/또는 무기층을 포함한다. 특히, 제3 절연층(16)은 평탄면을 제공하기 위해서 유기물질을 포함할 수 있다.
제1 절연층(12), 제2 절연층(14), 및 제3 절연층(16) 중 어느 하나는 화소의 회로 구조에 따라 생략될 수 있다. 제2 절연층(14), 및 제3 절연층(16) 각각은 층간 절연층(interlayer)으로 정의될 수 있다. 층간 절연층은 층간 절연층을 기준으로 하부에 배치된 도전패턴과 상부에 배치된 도전패턴의 사이에 배치되어 도전패턴들을 절연시킨다.
제1 회로층(CL1)은 더미 도전패턴들을 포함한다. 더미 도전패턴들은 반도체 패턴들(AL1, AL2), 제어전극들(GE1, GE2), 또는 출력전극들(DE1, DE2)과 동일한 층 에 배치된다. 더미 도전패턴들은 비표시영역(NDA, 도 5 참조)에 배치될 수 있다. 더미 도전패턴들에 대한 상세한 설명은 후술한다.
제3 절연층(16) 상에 발광소자층(ELL)이 배치된다. 제3 절연층(16) 상에 화소정의막(PXL) 및 유기발광 다이오드(OLED)가 배치된다. 제3 절연층(16) 상에 애노드(AE)가 배치된다. 애노드(AE)는 제3 절연층(16)을 관통하는 제5 관통홀(CH5)을 통해 제2 출력전극(DE2)에 연결된다. 화소정의막(PXL)에는 개구부(OP)가 정의된다. 화소정의막(PXL)의 개구부(OP)는 애노드(AE)의 적어도 일부분을 노출시킨다.
발광소자층(ELL)은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함한다. 비발광영역(NPXA)은 발광영역(PXA)을 에워싸을수 있다. 본 실시예에서 발광영역(PXA)은 애노드(AE)에 대응하게 정의되었다. 그러나, 발광영역(PXA)은 이에 제한되지 않고, 발광영역(PXA)은 광이 발생되는 영역으로 정의되면 충분하다. 발광영역(PXA)은 개구부(OP)에 의해 노출된 애노드(AE)의 일부영역에 대응하게 정의될 수도 있다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 별도로 도시되지 않았으나, 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX, 도 5 참조)에 공통으로 형성될 수 있다.
정공 제어층(HCL) 상에 유기 발광층(EML)이 배치된다. 유기 발광층(EML)은 개구부(OP)에 대응하는 영역에만 배치될 수 있다. 즉, 유기 발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다.
유기 발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL) 상에 캐소드(CE)가 배치된다. 캐소드(CE)는 복수 개의 화소들(PX)에 공통적으로 배치된다.
본 실시예에서 패터닝된 유기 발광층(EML)을 예시적으로 도시하였으나, 유기 발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 유기 발광층(EML)은 백색 광을 생성할 수 있다. 또한, 유기 발광층(EML)은 다층구조를 가질 수 있다.
본 실시예에서 박막봉지층(TFE)은 캐소드(CE)를 직접 커버한다. 본 발명의 일 실시예에서, 캐소드(CE)를 커버하는 캡핑층이 더 배치될 수 있다. 이때 박막봉지층(TFE)은 캡핑층을 직접 커버한다. 박막봉지층(TFE)은 유기물을 포함하는 유기층 및 무기물을 포함하는 무기층을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 터치감지부재(TS)의 평면도이다.
본 실시예에서 1층형(1-layer) 정전용량식 터치감지부재(TS)를 예시적으로 도시하였다. 셀프캡(self capacitance) 방식으로 구동될 수 있으며, 좌표 정보 획득을 위한 터치감지부재(TS)의 구동방법은 특별히 제한되지 않는다. 또한, 터치감지부재(TS)의 구조는 1층형(1-layer)에 제한되지 않으며 2층형(2-layer) 구조일 수 있다.
터치감지부재(TS)는 평면상에서 제1 터치패턴들(TE1-1 내지 TE1-3), 제1 터치신호라인들(SL1), 제2 터치패턴들(TE2-1 내지 TE2-2), 제2 터치신호라인들(SL2), 터치감지부재 패드상부 패드들(PD-U)을 포함할 수 있다.
제1 터치패턴들(TE1-1 내지 TE1-3)은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 나열된다. 제1 터치패턴들(TE1-1 내지 TE1-3) 각각은 복수 개의 터치 개구부들(OP-TC)이 정의된 메쉬 형상을 가질 수 있다.
제1 터치패턴들(TE1-1 내지 TE1-3) 각각은 복수 개의 제1 센싱패턴들(SP1)과 복수 개의 제1 연결패턴들(CP1)을 포함한다. 제1 센싱패턴들(SP1)은 제1 방향(DR1)으로 나열된다. 제1 연결패턴들(CP1) 각각은 제1 센싱패턴들(SP1) 중 인접하는 2개의 제1 센싱패턴들(SP1)을 연결한다.
제1 터치신호라인들(SL1) 역시 메쉬 형상을 가질 수 있다. 제1 터치신호라인들(SL)은 제1 터치패턴들(TE1-1 내지 TE1-3)과 동일한 층구조를 가질 수 있다.
제2 터치패턴들(TE2-1 내지 TE2-3)은 제1 터치패턴들(TE1-1 내지 TE1-3)과 교차한다. 제2 터치패턴들(TE2-1 내지 TE2-3)은 절연패턴들(IL-P)에 의해 제1 터치패턴들(TE1-1 내지 TE1-3)과 절연될 수 있다. 절연패턴들(IL-P)은 무기물 또는 유기물을 포함할 수 있다. 무기물은 실리콘 옥사이드 또는 실리콘 나이트라이드를 포함할 수 있다. 유기물은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
제2 터치패턴들(TE2-1 내지 TE2-3) 각각은 복수 개의 터치 개구부(OP-TC)들이 정의된 메쉬 형상을 가질 수 있다.
제2 터치패턴들(TE2-1 내지 TE2-3) 각각은 복수 개의 제2 센싱패턴들(SP2)과 복수 개의 제2 연결패턴들(CP2)를 포함한다. 제2 센싱패턴들(SP2)은 제2 방향(DR2)으로 나열된다. 제2 연결패턴들(CP2) 각각은 제2 센싱패턴들(SP2)은 중 인접하는 2개의 제2 센싱패턴들(SP2)을 연결한다.
제2 연결패턴들(CP2)은 브릿지 기능을 갖는다. 절연패턴들(IL-P)은 제1 연결패턴들(CP1) 상에 배치되고, 제2 연결패턴들(CP2)은 절연패턴들(IL-P) 상에 배치된다.
제2 터치신호라인들(SL2-1 내지 SL2-3) 역시 메쉬 형상을 가질 수 있다. 제2 터치신호라인들(SL2-1 내지 SL2-3)은 제2 터치패턴들(TE2-1 내지 TE2-3)과 동일한 층구조를 가질 수 있다.
제1 터치패턴들(TE1-1 내지 TE1-3)과 제2 터치패턴들(TE2-1 내지 TE2-3)은 정전결합된다. 제1 터치패턴들(TE1-1 내지 TE1-3)에 터치 감지 신호들이 인가됨에 따라 제1 센싱패턴들(SP1)과 제2 센싱패턴들(SP2) 사이에 커패시터들이 형성된다.
본 발명에서 제1 터치패턴들(TE1-1 내지 TE1-3)과 제2 터치패턴들(TE2-1 내지 TE2-3)의 형상은 일 실시예에 불과하고 이에 제한되지 않는다. 연결패턴들(CP1, CP2)은 제1 터치패턴들(TE1-1 내지 TE1-3)과 제2 터치패턴들(TE2-1 내지 TE2-3)이 교차하는 부분으로 정의되면 충분하고, 센싱패턴들(SP1, SP2)은 제1 터치패턴들(TE1-1 내지 TE1-3)과 제2 터치패턴들(TE2-1 내지 TE2-3)이 비중첩하는 부분으로 정의되면 충분하다. 예컨대, 제1 터치패턴들(TE1-1 내지 TE1-3)과 제2 터치패턴들(TE2-1 내지 TE2-3) 각각은 일정한 너비를 갖는 바 형상을 가질 수 있다.
터치감지부재 패드상부 패드들(PD-U)은 제1 터치신호라인들(SL1) 및 제2 터치신호라인들(SL2)의 말단에 배치될 수 있다. 상부 패드들(PD-U)은 상부 표시패널 패드(PD-DPU) 및 상부 터치감지부재 패드(PD-TSU)를 포함할 수 있다. 상부 패드들(PD-U)은 제1 터치패턴들(TE1-1 내지 TE1-3), 제1 터치신호라인들(SL1), 제2 터치패턴들(TE2-1 내지 TE2-2), 및 제2 터치신호라인들(SL2)과 같은 공정에서 형성될 수 있다.
도 10은 도 9의 AA를 확대하여 도시한 것이다. 도 11은 도 10의 I-I`를 따라 절단한 단면도이다.
표시영역(DA)은 복수 개의 발광영역들(PXA)과 복수 개의 발광영역들(PXA)을 에워싸는 비발광영역(NPXA)을 포함한다. 제1 센싱패턴들(SP1)은 비발광영역(NPXA)에 중첩하는 메쉬형상일 수 있다. 별도로 도시하지 않았으나, 제2 센싱패턴들(SP2) 및 터치신호라인들(SL1, SL2) 역시 비발광영역(NPXA)에 중첩하는 메쉬형상일 수 있다.
제1 센싱패턴(SP1)은 제1 방향(DR1)으로 연장된 복수 개의 세로부분들(SP1-C)과 제2 방향(DR2)으로 연장된 복수 개의 가로부분들(SP1-L)을 포함한다. 복수 개의 세로부분(SP1-C)들과 복수 개의 가로부분들(SP1-L)은 메쉬선으로 정의될 수 있다. 메쉬선의 선폭은 수 마이크로일 수 있다.
복수 개의 세로부분(SP1-C)들과 복수 개의 가로부분들(SP1-L)은 서로 연결되어 복수 개의 터치 개구부들(TS-OP)을 형성한다. 터치 개구부들(TS-OP)이 발광영역들(PXA)에 일대일 대응하는 것으로 도시하였으나 이에 제한되지 않는다. 하나의 터치 개구부(TS-OP)는 2 이상의 발광영역들(PXA)에 대응할 수 있다. 도 10 및 도 11에는 외부에 노출된 메쉬선을 도시하였으나, 표시모듈(DM, 도 4 참조)은 박막봉지층(TFE)에 배치되어 메쉬선을 커버하는 절연층을 더 포함할 수 있다.
도 12는 도 5의 표시패널 패드들(PD-DP) 및 도 9의 터치감지부재 패드들(PD-TS)을 도시한 것이다. 표시모듈(DM)은 액티브영역(AR-ACV), 패드영역(AR-PD), 및 액티브영역(AR-ACV)과 패드영역(AR-PD) 사이의 경계영역(AR-BD)으로 구분될 수 있다.
액티브영역(AR-ACV)에서, 표시모듈(DM)은 제1 도전패턴(CDP1)을 포함한다. 패드영역(AR-PD)에서, 표시모듈(DM)은 제2 도전패턴(CDP2)을 포함한다. 경계영역(AR-BD)에서 표시모듈(DM)은 제3 도전패턴(CDP3)을 포함한다. 제1 내지 제3 도전패턴(CDP1~CDP3)은 각각 표시패널(DP) 또는 터치감지부재(TS)를 구동하기 위한 전기적 신호를 전도하기 위한 패턴으로, 금속을 포함할 수 있다.
표시패널 패드들(PD-DP)과 터치감지부재 패드들(PD-TS)은 인접하게 배치될 수 있다. 또한, 표시패널 패드들(PD-DP)과 터치감지부재 패드들(PD-TS)은 나란히 배치될 수 있다. 단, 이제 제한 되는 것은 아니며, 표시패널 패드들(PD-DP)과 터치감지부재 패드들(PD-TS)은 필요에 따라 이격거리가 변경될 수 있으며, 나란히 배치되지 않을 수 있다.
도 13a은 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다. 도 13b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다. 도 13c는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다. 도 13a 내지 도 13c는 본 발명의 일 실시예를 나타낸다.
터치감지부재 패드터치감지부재 패드터치감지부재 패드도 13a을 참조하면, 베이스층(SUB)은 액티브영역(AR-ACV), 패드영역(AR-PD), 및 액티브영역(AR-ACV)과 패드영역(AR-PD) 사이의 경계영역(AR-BD)을 포함한다.
본 발명의 일 실시예에서 액티브영역(AR-ACV), 패드영역(AR-PD), 및 경계영역(AR-BD)은 표시패널(DP)을 기준으로, 액티브영역(AR-ACV)은 발광소자층(ELL)을 포함하는 영역이고, 패드영역(AR-PD)은 인쇄회로기판으로부터 신호를 인가받는 표시패널 패드들(PD-DP) 및 터치감지부재 패드들(PD-TS)을 포함하는 영역일 수 이며, 경계영역(AR-BD)은 액티브영역(AR-ACV)과 패드영역(AR-PD) 사이의 영역일 수 있다.
베이스층(SUB)상에 회로층(CL1, CL2)이 배치된다. 회로층(CL1, CL2)은 제1 회로층(CL1) 및 제2 회로층(CL2)을 포함한다. 제1 회로층(CL1)은 베이스층(SUB)의 액티브영역(AR-ACV) 상에 배치된다. 제2 회로층(CL2)은 베이스층(SUB)의 패드영역(AR-PD) 상에 배치된다.
제1 회로층(CL1) 상에 발광소자층(ELL) 및 박막봉지층(TFE)이 배치된다. 제1 회로층(CL1) 및 제2 회로층(CL2)은 각각 기능층(BR, BF)을 포함할 수 있다. 편의상 기능층(BR, BF) 중 제1 회로층(CL1)에 포함되는 것을 제1 기능층이라하고, 제2 회로층(CL2)에 포함되는 것을 제2 기능층이라고 할 수 있다.
제1 회로층(CL1), 발광소자층(ELL), 및 박막봉지층(TFE)에 대해서는 도 7 및 도 8에서 설명하였으므로, 이에 대한 자세한 설명은 생략한다.
박막봉지층(TFE) 상에 터치감지부재(TS)가 배치될 수 있다. 터치감지부재(TS)는 단면상에서 터치무기층(IL-T), 절연패턴(IL-P), 복수의 터치전극들, 및 터치보호층(PVX)를 포함한다. 터치무기층(IL-T) 및 절연패턴(IL-P)은 각각 무기물을 포함할 수 있다. 터치보호층(PVX)은 유기물을 포함할 수 있다.
도 9를 참조하면, 복수의 터치전극들은 제1 터치패턴들(TE1-1 내지 TE1-3), 제1 터치신호라인들(SL1), 제2 터치패턴들(TE2-1 내지 TE2-2), 제2 터치신호라인들(SL2)을 형성할 수 있다.
제2 회로층(CL2)은 제2 도전패턴(CDP2, 도 12 참조) 및 유기/무기층들(BR, BL, 12, 14, 16)을 포함할 수 있다. 제2 도전패턴(CDP2)은 표시패널 패드(PD-DP) 및 터치감지부재 패드(PD-TS)를 포함할 수 있다. 유기/무기층들(BR, BL, 12, 14, 16)은 제2 기능층(BR, BF), 제1 절연층(12), 제2 절연층(14), 및 제3 절연층(16)을 포함할 수 있다.
표시패널 패드(PD-DP)는 제2 기능층 상에 배치되고, 제1 회로층(CL1)과 전기적으로 연결될 수 있다. 표시패널 패드(PD-DP)와 제2 기능층 사이에 제1 절연층(12) 및 제2 절연층(14) 중 적어도 어느 하나가 배치될 수 있다.
표시패널 패드(PD-DP)는 하부 표시패널 패드(PD-DPD) 및 상부 표시패널 패드(PD-DPU)를 포함할 수 있다. 하부 표시패널 패드(PD-DPD)는 제3 도전패턴(CDP3)에 의해 제1 도전패턴(CDP1)과 전기적으로 연결된다. 상부 표시패널 패드(PD-DPU)는 하부 표시패널 패드(PD-DPD) 상에 배치되고, 하부 표시패널 패드(PD-DPD)와 전기적으로 연결된다. 따라서, 상부 표시패널 패드(PD-DPU)에 인가되는 전기적 신호는 하부 표시패널 패드(PD-DPD)를 거쳐서 제1 회로층(CL1)의 제1 도전패턴(CDP1)에 인가된다.
베이스층(SUB)의 경계영역(AR-BD) 상에 경계층(BDL)이 배치된다. 경계층(BDL)은 유기층(OG) 및 제3 도전패턴(CDP3)을 포함할 수 있다. 유기층(OG)은 베이스층(SUB) 상에 접촉하며, 유기층(OG)은 제1 회로층(CL1)과 제2 회로층(CL2) 사이에 배치될 수 있다. 좀더 구체적으로, 유기층(OG)은 제1 기능층 및 제2 기능층 사이에 배치될 수 있다.
경계층(BDL)은 인접하는 제1 회로층(CL1) 및 제2 회로층(CL2)과 달리 무기물을 포함하는 무기물층을 포함하지 않는다. 이에 따라, 경계층(BDL)의 유연성이 향상되어, 표시패널(DP) 중에서 경계영역(AR-BD)에 중첩하는 부분을 벤딩할 수 있다.
제3 도전패턴(CDP3) 상에 유기층이 더 배치될 수 있다. 제3 도전패턴(CDP3) 상에 배치되는 유기층은 제3 절연층(16) 또는 화소정의막(PXL)과 같은 공정에서 형성될 수 있다.
제3 도전패턴(CDP3)은 하부 표시패널 패드(PD-DPD)와 같은 공정에서 형성될 수 있다. 단, 이에 제한되지 않으며, 제3 도전패턴(CDP3)은 별도의 공정을 통해 형성된 하부 표시패널 패드(PD-DPD)에 접촉하여 전기적으로 연결될 수 있다.
도 13b를 참조하면, 도 13a에서와 달리 액티브영역(AR-ACV)에서 터치감지부재(TS)의 터치신호라인(SL2)이 제3 도전패턴(CDP3)과 전기적으로 연결된다. 패드영역(AR-PD)에서 제3 도전패턴(CDP3)은 상부 터치감지부재 패드(PD-TSU)와 전기적으로 연결된다. 이때, 제3 도전패턴(CDP3)은 하부 터치감지부재 패드(PD-TSD)와 전기적으로 절연될 수 있다.
도 9 및 도 13b를 참조하면, 터치감지부재(TS)는 액티브영역(AR-ACV)에 배치되는 제1 터치패턴들(TE1-1 내지 TE1-3) 및 제2 터치패턴들(TE2-1 내지 TE2-2), 패드영역(AR-PD)에 배치되는 터치감지부재 패드(PD-TS), 및 터치패턴들(TE1-1 내지 TE1-3, TE2-1 내지 TE2-2)과 터치감지부재 패드(PD-TS)를 전기적으로 연결하는 터치신호라인(SL1, SL2)을 포함한다.
터치감지부재 패드(PD-TS)는 하부 터치감지부재 패드(PD-TSD) 및 상부 터치감지부재 패드(PD-TSU)를 포함할 수 있다. 상부 터치감지부재 패드(PD-TSU)는 터치신호라인(SL1, SL2) 및 제3 도전패턴(CDP3)에 의해 터치패턴들(TE1-1 내지 TE1-3, TE2-1 내지 TE2-2)과 전기적으로 연결된다. 즉, 상부 터치감지부재 패드(PD-TSU)는 터치신호라인(SL1, SL2) 및 제3 도전패턴(CDP3)에 의해 센싱패턴들(SP1)과 전기적으로 연결된다.
하부 터치감지부재 패드(PD-TSD)은 상부 터치감지부재 패드(PD-TSU)와 전기적으로 절연될 수 있다. 단, 이에 제한되지 않으며 본 발명의 다른 실시예에서 하부 터치감지부재 패드(PD-TSD)은 상부 터치감지부재 패드(PD-TSU)와 전기적으로 연결될 수 있다.
상부 터치감지부재 패드(PD-TSU)는 하부 터치감지부재 패드(PD-TSD) 상에 배치된다. 하부 터치감지부재 패드(PD-TSD)의 두께에 의해 상부 터치감지부재 패드(PD-TSU)가 배치되는 높이가 높아질 수 있다.
도 13b에서의 제3 도전패턴(CDP3)은 도 13의 제3 도전패턴(CDP3)과 달리, 제1 도전패턴(CDP1)과 전기적으로 연결되지 않는다. 단, 이에 제한되지 않으며, 필요에 따라 도 14의 제3 도전패턴(CDP3)과 제1 도전패턴(CDP1)은 전기적으로 연결될 수 있다.
도 13b에서, 다른 구성요소들에 대한 설명은 도 13a에서 설명한 것과 실질적으로 동일한바 생략한다.
베이스층(SUB)에서 상부 표시패널 패드(PD-DPU) 까지 측정한 길이(HH1)는 베이스층(SUB)에서 상부 터치감지부재 패드(PD-TSU) 까지 측정한 길이(HH2)와 실질적으로 동일하다.
도시되지는 않았으나, 본 발명의 다른 실시예에서, 터치무기층(IL-T) 및 절연패턴들(IL-P) 중 적어도 하나는 경계영역(AR-BD)에도 배치될 수 있다. 즉, 이 경우 터치무기층(IL-T) 및 절연패턴들(IL-P) 중 적어도 하나는 액티브영역(AR-ACV), 패드영역(AR-PD), 및 경계영역(AR-BD)에 전체적으로 배치된다.
도 13c를 참조하면, 상부 표시패널 패드(PD-DPU)와 상부 터치감지부재 패드(PD-TSU)는 같은 층상에 배치된다. 상부 표시패널 패드(PD-DPU)은 하부 표시패널 패드(PD-DPD)와 제6 관통홀(CH6)을 통해 전기적으로 연결될 수 있다. 도시하지는 않았으나, 제1 절연층(12) 상에 더미전극이 배치될 수 있다.
따라서, 인쇄회로기판을 표시패널 패드(PD-DP) 및 터치감지부재 패드(PD-TS)에 부착하는 공정에서, 표시패널 패드(PD-DP) 및 터치감지부재 패드(PD-TS)의 높이차에 의해 패드들(PD-DP, PD-TS)에 인가되는 압력이 일정하게 된다. 이에 따라, 인쇄회로기판을 부착하는 공정상에서 발생하는 불량을 방지할 수 있다. 또한, 플렉서블 표시장치(DD)의 조작과정에 따라, 외부로부터 인가되는 스트레스에 대한 내구성이 향상될 수 있다.
도 14a은 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다. 도 14b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다. 도 14c 및 도 14d는 각각 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다. 도 14a 내지 도 14d는 본 발명의 일 실시예를 나타낸다.
도 14a에 대한 설명은 도 13a에 대한 설명과 실질적으로 동일한바 생략한다.
도 14b 및 도 14c를 참조하면, 상부 터치감지부재 패드(PD-TSU)는 하부 터치감지부재 패드(PD-TSD)와 제7 관통홀(CH7)을 통해 전기적으로 연결될 수 있다.
도 14d는 제6 관통홀(CH6) 및 제7 관통홀(CH7)의 너비가 도 14c에서보다 커져서, 표시패널 패드(PD-DP)와 터치감지부재 패드(PD-TS)의 구조가 변형된 것을 도시한 것이다.
그 외 다른 구성들에 대한 설명은 도 13a 내지 도 13c에서 설명한 것과 실질적으로 동일한바 생략한다.
도 15a는 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다. 도 15b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다. 도 15c는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다. 도 15a 내지 도 15c는 본 발명의 일 실시예를 나타낸다.
도 15a 및 도 15c를 참조하면, 상부 표시패널 패드(PD-DPU)는 하부 표시패널 패드(PD-DPD)와 접촉한다. 도 15b 및 도 15c를 참조하면, 상부 터치감지부재 패드(PD-TSU)는 하부 터치감지부재 패드(PD-TSD)와 접촉한다.
그 외 다른 구성들에 대한 설명은 도 13a 내지 도 13c에서 설명한 것과 실질적으로 동일한바 생략한다.
도 16a는 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다. 도 16b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다. 도 16c는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다. 도 16a 내지 도 16c는 본 발명의 일 실시예를 나타낸다.
도 16a 및 도 16b에 도시된 제3 도전패턴(CDP3)은 앞에서 설명한 제3 도전패턴(CDP3)과 달리, 제어전극(GE1, GE2)과 같은 공정에서 형성된 전극(GE3)을 통해 제1 도전패턴(CDP1)과 전기적으로 연결된다.
그 외 도 16a 및 도 16c에서 다른 구성들에 대한 설명은 도 13a 및 도 13b에서 설명한 것과 실질적으로 동일한바 생략한다. 도 16c에 대한 설명은 도 13c에 대한 설명과 실질적으로 동일한바 생략한다.
도 17a는 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다. 도 17b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다. 도 17c 및 도 17d는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다. 도 17a 내지 도 17d는 본 발명의 일 실시예를 나타낸다.
도 17a 및 도 17b에 도시된 제3 도전패턴(CDP3)은 제어전극(GE1, GE2)과 같은 공정에서 형성된 전극(GE3)을 통해 제1 도전패턴(CDP1)과 전기적으로 연결된다.
그 외 다른 도 17a 및 도 17b에 도시된 다른 구성들에 대한 설명은 도 14a 및 도 14b에서 설명한 것과 실질적으로 동일한바 생략한다. 도 17c 및 도 17d에 대한 설명은 도 14c 및 도 14d에 대한 설명과 실질적으로 동일한바 생략한다.
도 18a는 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다. 도 18b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다. 도 18c는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다. 도 18a 내지 도 18c는 본 발명의 일 실시예를 나타낸다.
도 18a 및 도 18b에 도시된 제3 도전패턴(CDP3)은 제어전극(GE1, GE2)과 같은 공정에서 형성된 전극(GE3)을 통해 제1 도전패턴(CDP1)과 전기적으로 연결된다.
그 외 다른 도 18a 및 도 18b에 도시된 다른 구성들에 대한 설명은 도 15a 및 도 15b에서 설명한 것과 실질적으로 동일한바 생략한다. 도 18c에 대한 설명은 도 15c에 대한 설명과 실질적으로 동일한바 생략한다.
도 19a는 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다. 도 19b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다. 도 19c는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다. 도 19a 내지 도 19c는 본 발명의 일 실시예를 나타낸다.
도 19a 및 도 19c를 참조하면, 표시패널 패드(PD-DP)는 단층 구조를 갖는다. 도 19b 및 도 19c를 참조하면, 터치감지부재 패드(PD-TS)는 단층 구조를 갖는다.
그 외 다른 구성들에 대한 설명은 도 13a 내지 도 13c에서 설명한 것과 실질적으로 동일한바 생략한다.
도 20a는 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다. 도 20b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다. 도 20c는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다. 도 20a 내지 도 20c는 본 발명의 일 실시예를 나타낸다.
도 20a 및 도 20c를 참조하면, 표시패널 패드(PD-DP)는 단층 구조를 갖는다. 도 20b 및 도 20c를 참조하면, 터치감지부재 패드(PD-TS)는 단층 구조를 갖는다.
그 외 다른 구성들에 대한 설명은 도 20a 내지 도 20c에서 설명한 것과 실질적으로 동일한바 생략한다.
도 19a 내지 도 19c, 도 20a 내지 도 20c에 도시된 실시예와 같이, 표시패널 패드(PD-DP) 및 터치감지부재 패드(PD-TS)를 단층 구조 구조로써 동일한 높으로 형성하여 제조공정상 발생할 수 있는 불량을 줄일 수 있다.
도 21a는 도 12의 II-II`를 따라 절단한 단면을 도시한 것이다. 도 21b는 도 12의 III-III`를 따라 절단한 단면을 도시한 것이다. 도 21c는 도 12의 IV-IV`를 따라 절단한 단면을 도시한 것이다. 도 21a 내지 도 21c는 본 발명의 일 실시예를 나타낸다.
제2 도전패턴(CDP2)은 더미전극(ET-D), 표시패널 패드(PD-DP) 및 터치감지부재 패드(PD-TS)를 포함할 수 있다.
더미전극(ET-D)은 제1 회로층(CL1)의 제어전극(GE2)과 같은 물질을 포함할 수 있다. 더미전극(ET-D)은 제어전극(GE2)과 동일한 공정에 의해 형성될 수 있다. 더미전극(ET-D)은 다른 전극들과는 절연되어 있으며, 패드영역(AR-PD)에서 표시패널 패드(PD-DP)의 높이를 조절하는 역할을 수행할 수 있다.
그 외 다른 구성들에 대한 설명은 도 13a 내지 도 13b에서 설명한 것과 실질적으로 동일한바 생략한다.
터치감지부재 패드터치감지부재 패드터치감지부재 패드터치감지부재 패드터치감지부재 패드터치감지부재 패드터치감지부재 패드
도 22 및 도 23은 각각 본 발명의 일 실시예에 따른 표시모듈(DM)과 인쇄회로기판(PCB, PBC-1)을 도시한 것이다.
도 22를 참조하면, 표시모듈(DM)의 패드들(PD-TS, PD-DP)은 인쇄회로기판(PCB)의 패드들(PD-PCB)와 전기적으로 접속한다. 인쇄회로기판(PCB) 상에 집적회로(DIC)가 배치될 수 있다. 집적회로(DIC)는 COF(Chip On Flexible Printed Circuit) 방식으로 형성될 수 있다. 집적회로(DIC)는 패드들(PD-PCB, PD-TS, PD-DP)을 통해, 표시모듈(DM)과 데이터 정보 등을 송/수신 할 수 있다.
도 23을 참조하면, 집적회로(DIC-1)는 표시모듈(DM)의 패드영역(AR-PD) 상에 배치될 수 있다. 이 때, 집적회로(DIC-1)는 COP(Chip On Plastic) 방식으로 형성될 수 있다.
도 23에서, 터치신호라인들(SL1, SL2)는 집적회로(DIC-1)와 연결되지 않는 것으로 도시하였으나, 이에 제한되지 않는다. 본 발명의 일 실시예에서, 터치신호라인들(SL1, SL2)는 집적회로(DIC-1)와 연결되는 구조를 가질 수 있다.
도 24는 본 발명의 일 실시예에 따른 표시모듈(DM)의 벤딩된 형상을 도시한 것이다. 도 24를 참조하면, 표시모듈(DM)은 경계영역(AR-BD)을 기준으로 벤딩될 수 있다. 앞에서 설명한 바와 같이, 표시모듈(DM)의 경계영역(AR-BD)은 무기물층을 포함하지 않고 유기물층만 포함하므로, 벤딩하기에 충분한 유연성을 가질 수 있다.
실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 플렉서블 표시장치 DM: 표시모듈
DP: 유기발광 표시패널 TS: 터치감지부재
AR-ACV: 액티브영역 AR-BD: 경계영역
AR-PD: 패드영역 CL1: 제1 회로층
CL2: 제2 회로층

Claims (15)

  1. 액티브영역, 패드영역, 및 상기 액티브영역과 상기 패드영역 사이의 경계영역을 포함하는 베이스층;
    상기 베이스층의 상기 액티브영역 상에 배치되고, 복수의 무기층들 및 제1 도전패턴을 포함하는 제1 회로층;
    상기 제1 회로층 상에 배치되고, 상기 제1 도전패턴으로부터 제공되는 전기적 신호에 의해 광을 생성하는 유기발광소자를 포함하는 소자층;
    상기 소자층 상에 배치되는 봉지층;
    상기 봉지층 상에 배치된 복수의 터치전극들;
    상기 베이스층의 상기 패드영역 상에 배치되고, 복수의 무기층들 및 제2 도전패턴을 포함하는 제2 회로층; 및
    상기 베이스층의 상기 경계영역 상에 배치되고, 유기층 및 상기 제1 도전패턴 및 상기 제2 도전패턴을 전기적으로 연결하는 제3 도전패턴을 포함하는 경계층을 포함하는 유기발광 표시모듈.
  2. 제1 항에 있어서,
    상기 제1 회로층의 상기 복수의 무기층들은 상기 베이스층에 접촉하는 제1 기능층을 포함하고,
    상기 제2 회로층의 상기 복수의 무기층들은 상기 베이스층에 접촉하는 제2 기능층을 포함하며,
    상기 경계층의 상기 유기층은 상기 베이스층에 접촉하는 유기발광 표시모듈.
  3. 제2 항에 있어서,
    상기 제2 도전패턴은,
    상기 제2 기능층 상에 배치되고, 상기 제1 도전패턴과 전기적으로 연결된 표시패널 패드; 및
    상기 제2 기능층 상에 상기 표시패널 패드와 인접하게 배치되고, 상기 복수의 터치전극들과 전기적으로 연결되며, 상기 제1 도전패턴과 절연된 터치감지부재 패드를 포함하는 유기발광 표시모듈.
  4. 제3 항에 있어서,
    상기 표시패널 패드는,
    하부 표시패널 패드; 및
    상기 하부 표시패널 패드 상에 배치되고, 상기 하부 표시패널 패드와 전기적으로 연결된 상부 표시패널 패드를 포함하고,
    상기 터치감지부재 패드는,
    하부 터치감지부재 패드; 및
    상기 하부 터치감지부재 패드 상에 배치되는 상부 터치감지부재 패드를 포함하는 유기발광 표시모듈.
  5. 제4 항에 있어서,
    상기 제1 도전패턴은 제어전극, 입력전극, 및 출력전극을 포함하는 트랜지스터를 포함하고,
    상기 입력전극, 상기 출력전극, 상기 하부 표시패널 패드, 및 상기 하부 터치감지부재 패드는 같은 층에 배치되는 유기발광 표시모듈.
  6. 제5 항에 있어서,
    상기 제2 도전패턴은 상기 제어전극과 같은 층에 배치되는 더미전극을 더 포함하는 유기발광 표시모듈.
  7. 제4 항에 있어서,
    상기 복수의 터치전극들 중 적어도 어느 하나로부터 연장되며, 상기 상부 터치감지부재 패드와 접촉하는 터치신호라인을 더 포함하는 유기발광 표시모듈.
  8. 제4 항에 있어서,
    상기 제2 회로층은 상기 상부 표시패널 패드와 상기 하부 표시패널 패드 사이에 배치된 복수의 절연층들을 더 포함하고,
    상기 상부 터치감지부재 패드와 상기 하부 터치감지부재 패드 사이에 상기 복수의 절연층들이 배치된 유기발광 표시모듈.
  9. 제4 항에 있어서,
    상기 하부 터치감지부재 패드는 전기적으로 고립된(isolated) 유기발광 표시모듈.
  10. 제4 항에 있어서,
    상기 하부 터치감지부재 패드는 상기 상부 터치감지부재 패드와 전기적으로 연결된 유기발광 표시모듈.
  11. 제4 항에 있어서,
    상기 상부 표시패널 패드는 상기 하부 표시패널 패드와 접촉하고, 상기 하부 터치감지부재 패드는 상기 하부 터치감지부재 패드와 접촉하는 유기발광 표시모듈.
  12. 제2 항에 있어서,
    상기 제1 기능층 및 상기 제2 기능층은 각각 배리어층 및 버퍼층을 포함하는 유기발광 표시모듈.
  13. 제3 항에 있어서,
    상기 패드영역에 중첩하고, 상기 표시패널 패드와 상기 제1 도전패턴 사이의 전기적 신호 흐름을 제어하는 구동회로를 더 포함하는 유기발광 표시모듈.
  14. 제1 항에 있어서,
    상기 제1 회로층은 상기 제1 도전패턴 상에 배치되는 유기층을 더 포함하고,
    상기 경계층은 상기 제3 도전패턴 상에 배치되는 유기층을 더 포함하는 유기발광 표시모듈.
  15. 제1 항에 있어서,
    상기 베이스층의 상기 경계영역 및 상기 경계층은 벤딩 될 수 있는 유기발광 표시모듈.
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