KR20220169981A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20220169981A
KR20220169981A KR1020210080311A KR20210080311A KR20220169981A KR 20220169981 A KR20220169981 A KR 20220169981A KR 1020210080311 A KR1020210080311 A KR 1020210080311A KR 20210080311 A KR20210080311 A KR 20210080311A KR 20220169981 A KR20220169981 A KR 20220169981A
Authority
KR
South Korea
Prior art keywords
display
patterns
pads
recessed
display panel
Prior art date
Application number
KR1020210080311A
Other languages
English (en)
Inventor
김병용
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210080311A priority Critical patent/KR20220169981A/ko
Priority to CN202210500564.6A priority patent/CN115605051A/zh
Priority to US17/746,893 priority patent/US20220406873A1/en
Publication of KR20220169981A publication Critical patent/KR20220169981A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133354—Arrangements for aligning or assembling substrates
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/40—OLEDs integrated with touch screens

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 일 실시예에 따른 표시 장치는 표시 영역, 및 표시 영역에 인접한 패드 영역을 포함하는 표시 패널, 및 표시 패널에 전기적으로 연결되는 회로 기판을 포함하고, 표시 패널은 패드 영역에 배치되고, 제1 방향을 따라 배열되는 복수의 표시 패드, 및 복수의 표시 패드가 배치되는 상면 및 상면에 대향하는 하면을 포함하고, 하면으로부터 함몰되는 복수의 함몰 패턴이 정의되는 베이스 기판을 포함하고, 상기 복수의 함몰 패턴 중 적어도 하나는 상기 패드 영역에 중첩한다.

Description

표시 장치 및 이의 제조 방법 {DISPLAY DEVICE AND MANUFACTURING METHOD FOR THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 대한 것으로, 보다 상세하게는 표시 패널과 회로 기판의 본딩 신뢰성이 향상된 표시 장치 및 이의 제조 방법에 관한 것이다.
사용자에게 영상을 제공하는 텔레비전, 모니터, 스마트폰, 및 태블릿 등과 같은 표시 장치는 영상을 표시하는 표시 패널을 포함한다. 표시 패널로서 액정 표시 패널(liquid crystal display panel), 유기 발광 표시 패널(organic light emitting display panel), 전기 습윤 표시 패널(electro Wetting display panel), 및 전기 영동 표시 패널(Electrophoretic Display panel) 등 다양한 표시 패널이 개발되고 있다.
최근 표시 장치의 기술 발달과 함께 플렉서블 표시 패널(flexible display panel)을 포함하는 표시 장치가 개발되고 있다. 표시 패널은 영상을 표시하는 복수 개의 화소들 및 화소들을 구동하기 위한 구동 칩을 포함한다. 화소들은 표시 패널의 표시 영역에 배치되고 구동칩은 표시 영역을 둘러싸는 표시 패널의 비표시 영역에 배치된다. 구동 칩과 표시 영역 사이에 벤딩부가 정의되고, 벤딩부가 벤딩되어 구동칩은 표시 패널의 하부에 배치된다.
본 발명의 목적은 전기적 본딩의 신뢰성이 향상된 표시 장치 제공 및 본딩 신뢰성이 향상된 표시 장치의 제조 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역에 인접한 패드 영역을 포함하는 표시 패널, 및 상기 표시 패널에 전기적으로 연결되는 회로 기판을 포함하고, 상기 표시 패널은 상기 패드 영역에 배치되고, 제1 방향을 따라 배열되는 복수의 표시 패드, 및 상기 복수의 표시 패드가 배치되는 상면 및 상기 상면에 대향하는 하면을 포함하고, 상기 하면으로부터 함몰되는 복수의 함몰 패턴이 정의되는 베이스 기판을 포함하고, 상기 복수의 함몰 패턴 중 적어도 하나는 상기 패드 영역에 중첩한다.
상기 복수의 함몰 패턴 각각은 상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향을 따라 이격되어 정의될 수 있다.
상기 복수의 함몰 패턴 각각이 상기 베이스 기판의 상기 하면으로부터 함몰된 깊이는 상기 베이스 기판의 두께보다 작을 수 있다.
상기 복수의 표시 패드 각각은 상기 복수의 함몰 패턴과 중첩하는 제1 패드 부분, 및 상기 복수의 함몰 패턴과 비중첩하는 제2 패드 부분을 포함할 수 있다.
상기 회로 기판은 상기 복수의 표시 패드 각각에 대응하는 복수의 범프를 포함하고, 상기 복수의 범프 각각은 상기 복수의 표시 패드 각각에 접촉할 수 있다.
상기 회로 기판 및 상기 표시 패널 사이에 배치되는 비전도성층을 더 포함할 수 있다.
상기 표시 패널은 상기 복수의 함몰 패턴을 채우는 제1 코팅 패턴부를 더 포함하고, 상기 제1 코팅 패턴부의 높이는 상기 복수의 함몰 패턴의 깊이와 실질적으로 동일할 수 있다.
상기 제1 코팅 패턴부는 상기 복수의 표시 패드에 인접한 제1 서브 코팅 패턴부, 및 상기 제1 서브 코팅 패턴부 아래에 배치되는 제2 서브 코팅 패턴부를 포함하고, 상기 제2 서브 코팅 패턴부의 경도는 상기 제1 서브 코팅 패턴부의 경도보다 클 수 있다.
상기 베이스 기판은 상기 복수의 표시 패드 아래에 배치되는 제1 기판, 및 상기 제1 기판 아래에 배치되는 제2 기판을 포함하고, 상기 복수의 함몰 패턴 각각은 상기 제2 기판에 정의될 수 있다.
상기 복수의 함몰 패턴 각각은 상기 제2 기판을 관통하도록 정의될 수 있다.
상기 복수의 함몰 패턴 각각은 상기 제2 기판의 하면으로부터 함몰되고, 상기 복수의 함몰 패턴 각각이 상기 제2 기판의 하면으로부터 함몰된 깊이는 상기 제2 기판의 두께보다 작을 수 있다.
상기 복수의 함몰 패턴 각각은 상기 복수의 표시 패드에 비중첩하고, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고, 상기 제1 방향을 따라 이격되어 정의될 수 있다.
상기 표시 패널은 상기 복수의 함몰 패턴을 채우는 제2 코팅 패턴부를 더 포함할 수 있다.
상기 복수의 함몰 패턴 각각은 상기 제1 방향에 대해 소정의 각도로 기울어진 제1 서브 방향으로 연장될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 상면 및 상기 상면에 대향하는 하면을 포함하고, 상기 하면으로부터 함몰되는 복수의 함몰 패턴이 정의되는 베이스 기판, 및 상기 베이스 기판의 상기 상면에 배치되고, 제1 방향을 따라 배열되는 복수의 표시 패드를 포함하는 표시 패널, 및 상기 표시 패널에 전기적으로 연결되는 회로 기판을 포함하고, 상기 베이스 기판은 상기 복수의 함몰 패턴 사이에 형성되는 복수의 볼록 패턴을 포함하고, 상기 복수의 볼록 패턴 각각의 적어도 일부는 평면상에서 상기 복수의 표시 패드와 중첩한다.
상기 복수의 함몰 패턴 각각은 상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향을 따라 이격되어 정의될 수 있다.
상기 복수의 표시 패드 각각은 상기 복수의 볼록 패턴과 비중첩하는 제1 패드 부분, 및 상기 복수의 함몰 패턴과 중첩하는 제2 패드 부분을 포함할 수 있다.
상기 복수의 볼록 패턴 각각은 상기 복수의 표시 패드와 중첩하고, 상기 제1 방향을 따라 이격되고, 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
상기 회로 기판 및 상기 표시 패널 사이에 배치되는 비전도성층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 상면 및 상기 상면과 대향하는 하면을 포함하고, 상기 하면으로부터 함몰된 복수의 함몰 패턴이 정의된 베이스 기판, 및 상기 베이스 기판의 상기 상면에 배치되는 복수의 표시 패드를 포함하는 표시 패널을 제공하는 단계, 복수의 범프를 포함하는 회로 기판을 제공하여, 상기 회로 기판에 포함된 상기 복수의 범프를 상기 복수의 표시 패드와 정렬시키는 단계, 상기 회로 기판에 열 압력을 가압함으로써, 상기 복수의 범프를 상기 복수의 표시 패드에 전기적으로 연결시키는 단계, 및 상기 복수의 함몰 패턴에 제1 코팅 패턴부를 형성하는 단계를 포함하고, 상기 복수의 범프를 상기 복수의 표시 패드에 전기적으로 연결시키는 단계에서, 상기 복수의 함몰 패턴 사이에 형성되는 복수의 볼록 패턴 각각의 적어도 일부는 상기 복수의 표시 패드에 중첩한다.
본 발명의 일 실시예에 따르면, 표시 장치는 표시 패널의 패드 영역에 중첩한 복수의 함몰 패턴이 정의된 베이스 기판을 포함한다. 구동칩과 표시 패널을 합착하는 공정에서 복수의 함몰 패턴과 비중첩하는 영역은 선택적으로 하중이 집중되어 증대될 수 있다. 그 결과, 패드 및 범프 간의 전기적 접촉이 용이할 수 있으며, 구동칩과 표시 패널 간의 접속 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 입력센서의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 일 부분을 나타낸 분해 사시도이다.
도 8은 본 발명의 일 실시예에 따른 베이스 기판의 사시도이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 10a는 각각 본 발명의 일 실시예에 따른 표시 장치의 일 부분을 나타낸 단면도이다.
도 10b 내지 도 10d는 각각 본 발명의 다른 실시예에 따른 표시 장치의 일부를 도시한 단면도이다.
도 11a 및 도 11b는 본 발명의 다른 실시예에 따른 표시 패널의 평면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 13a 내지 13c는 각각 본 발명의 일 실시예에 따른 표시 장치의 제조 방법의 일 단계를 개략적으로 나타낸 도면이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하에서는 본 발명의 일 실시예에 따른 표시 장치, 및 표시 장치의 제조방법에 대해서 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
본 명세서에서, 핸드폰 단말기를 표시 장치(ED)를 예시적으로 도시하였다. 본 발명에 따른 표시 장치(ED)는 텔레비전, 모니터 등과 같은 대형 전자 장치를 비롯하여, 테블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자 장치 등에 적용될 수 있다.
도 1을 참조하면, 표시 장치(ED)는 표시면(ED-IS)을 통해 이미지(IM)를 표시할 수 있다. 이미지(IM)의 일 예로 아이콘 이미지들이 도시되었다. 표시면(ED-IS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행한다. 표시면(ED-IS)의 법선 방향, 즉 표시 장치(ED)의 두께 방향은 제3 방향(DR3)이 지시한다.
표시면(ED-IS)은 이미지(IM)가 표시되는 표시 영역(ED-DA) 및 표시 영역(ED-DA)에 인접한 비표시 영역(ED-NDA)을 포함한다. 비표시 영역(ED-NDA)은 이미지가 표시되지 않는 영역이다. 다만, 이에 한정되지 않으며, 비표시 영역(ED-NDA)은 표시 영역(ED-DA)의 어느 일 측에 인접하거나 생략될 수 있다.
본 명세서 내에서 "평면상에서 보았을 때 또는 평면상에서"의 의미는 제3 방향(DR3)에서 바라보는 경우를 의미할 수 있다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 그러나, 제1 내지 제3 방향들(DR1, DR2, DR3)의 조합은 다른 조합으로 변경될 수 있다.
도 2를 참조하면, 표시 장치(ED)는 윈도우(WM), 표시 모듈(DM) 및 수납 부재(BC)를 포함할 수 있다. 미-도시되었으나, 표시 장치(ED)는 윈도우(WM)와 표시 모듈(DM) 사이에 배치된 광학부재를 더 포함할 수 있다. 광학부재는 편광자를 포함할 수 있다.
윈도우(WM)는 표시 모듈(DM) 상부에 배치되고, 표시 모듈(DM)로부터 제공되는 영상을 외부로 투과시킬 수 있다. 윈도우(WM)는 투과 영역(TA) 및 비투과 영역(NTA)을 포함한다. 투과 영역(TA)은 표시 영역(ED-DA)에 중첩하며, 표시 영역(ED-DA)에 대응하는 형상을 가질 수 있다. 윈도우(WM)은 베이스층 및 베이스층 상에 배치된 기능층들을 포함할 수 있다. 기능층들은, 보호층, 지문 방지층 등을 포함할 수 있다. 윈도우(WM)의 베이스층은 유리, 사파이어, 또는 플라스틱 등으로 구성될 수 있다.
비투과 영역(NTA)은 비표시 영역(ED-NDA)에 중첩하며, 비표시 영역(ED-NDA)에 대응하는 형상을 가질 수 있다. 비투과 영역(NTA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 비투과 영역(NTA)은 윈도우(WM)의 베이스층의 일부 영역에 베젤패턴이 배치되어 정의될 수 있고, 베젤패턴이 미-배치된 영역이 투과 영역(TA)으로 정의될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 비투과 영역(NTA)은 생략될 수도 있다.
본 발명의 일 실시예에 따르면, 표시 패널(DP)은 액정 표시 패널(liquid crystal display panel), 전기영동 표시 패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel), 일렉트로웨팅 표시 패널(electrowetting display panel), 유기발광 표시 패널(organic light emitting display panel), 무기 발광 표시 패널(inorganic light emitting display panel), 및 퀀텀닷 발광 표시 패널(quantum dot light emitting display panel) 중 어느 하나 일 수 있고, 특별히 제한되지 않는다. 이하, 표시 패널(DP)은 유기발광 표시 패널로 설명된다.
입력센서(ISU)는 정전용량식 센서, 광학방식의 센서, 초음파 방식의 센서, 전자기 유도방식의 센서 중 어느 하나를 포함할 수 있다. 입력센서(ISU)는 연속공정을 통해 표시 패널(DP) 상에 형성되거나, 별도로 제조된 후 접착층을 통해 표시 패널(DP)의 상측에 부착될 수 있으며 어느 실시예로 한정되지 않는다.
표시 장치(ED)는 회로 기판(CS)을 포함할 수 있다. 회로 기판(CS)은 표시 패널(DP)과 전기적으로 연결된다. 회로 기판(CS)은 구동칩(DC) 및 연성회로기판(CF)을 포함할 수 있다. 도 2에서는 구동칩(DC)이 표시 패널(DP)에 실장된 실시예를 도시하였으나, 이에 제한되지 않는다. 구동칩(DC)은 연성회로기판(CF)으로부터 전달된 제어 신호에 기반하여 표시 패널(DP)의 동작에 필요한 구동 신호를 생성할 수 있다. 표시 패널(DP)에 전기적으로 본딩된 연성회로기판(CF)은 벤딩되어 표시 패널(DP)의 배면에 배치될 수 있다. 이하에서는, 표시 패널(DP)과 표시 패널(DP)에 실장된 구동칩(DC)의 본딩 구조를 중심으로 본 발명에 따른 표시 장치(ED)를 설명한다.
수납 부재(BC)는 표시 모듈(DM)을 수용하며, 윈도우(WM)와 결합될 수 있다. 연성회로기판(CF)은 베이스 기판(SUB)의 일단에 배치되며, 회로 소자층(DP-CL)에 전기적으로 연결될 수 있다. 도시하지 않았으나, 표시 장치(ED)는 메인보드, 메인보드에 실장된 전자모듈들, 카메라 모듈, 전원모듈 등을 더 포함할 수 있다.
도시되지 않았으나, 일 실시예에 따른 표시 패널(DP)은 벤딩부 및 평면부로 구분될 수 있다. 벤딩부는 표시 패널(DP) 중 연성회로기판(CF)과 본딩되어 표시 패널(DP)의 배면을 향하는 방향으로 벤딩되는 영역으로 정의되고, 그 이외의 영역은 평면부로 정의될 수 있다. 일 실시예에 따르면, 벤딩부의 제2 방향(DR2)에서의 폭은 평면부에서 멀어질수록 감소하는 형상을 가질 수 있다. 이에 따라, 표시 패널(DP)의 평면부와 벤딩부는 제2 방향(DR2)에서 서로 다른 폭을 가질 수 있다.
이상에서 핸드폰 단말기를 표시 장치(ED)로 설명하였으나, 본 명세서에서 표시 장치(ED)는 2 이상의 전기적으로 본딩된 전자부품을 포함하면 충분하다. 표시 패널(DP)과 표시 패널(DP)에 실장된 구동칩(DC) 각각은 서로 다른 전자부품에 해당하고, 이들만으로도 표시 장치(ED)를 구성할 수 있으며 어느 하나의 실시예로 한정되지 않는다. 예를 들어, 표시 패널(DP)과 표시 패널(DP)에 연결된 연성회로기판(CF)만으로도 표시 장치(ED)를 구성할 수 있고, 메인보드 및 메인보드에 실장된 전자모듈만으로도 표시 장치(ED)를 구성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 모듈(DM)의 단면도이다. 도 4는 본 발명의 일 실시예에 따른 표시 패널(DP)의 평면도이다. 도 5는 본 발명의 일 실시예에 따른 표시 패널(DP)의 단면도이다. 도 6은 본 발명의 일 실시예에 따른 입력센서(ISU)의 단면도이다.
도 3을 참조하면, 표시 패널(DP)은 베이스 기판(SUB), 베이스 기판(SUB) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 상부 절연층(TFL)을 포함한다. 입력센서(ISU)는 상부 절연층(TFL) 상에 배치될 수 있다.
표시 패널(DP)은 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)을 포함한다. 표시 패널(DP)의 표시 영역(DP-DA)은 도 2에 도시된 표시 영역(ED-DA) 또는 도 2에 도시된 투과 영역(TA)에 대응하며, 비표시 영역(DP-NDA)은 도 1에 도시된 비표시 영역(ED-NDA) 또는 도 2에 도시된 비투과 영역(NTA)에 대응한다.
베이스 기판(SUB)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스 기판(SUB)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 중간 절연층과 회로 소자를 포함한다. 중간 절연층은 적어도 하나의 중간 무기층과 적어도 하나의 중간 유기층을 포함한다. 상기 회로 소자는 신호 라인들, 화소의 구동 회로 등을 포함한다.
표시 소자층(DP-OLED)은 복수 개의 유기발광 다이오드들을 포함한다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기층을 더 포함할 수 있다. 상부 절연층(TFL)은 표시 소자층(DP-OLED)을 밀봉한다. 일 예로, 상부 절연층(TFL)은 박막 봉지층을 포함할 수 있다. 박막 봉지층은 무기층/유기층/무기층의 적층구조를 포함할 수 있다. 상부 절연층(TFL)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호한다. 다만, 이제 한정되지 않으며, 상부 절연층(TFL)은 박막 봉지층 이외의 추가적인 절연층을 더 포함할 수 있다. 예컨대 굴절률을 제어하기 위한 광학 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상부 절연층(TFL)을 대신하여 봉지기판이 제공될 수 있다. 이 경우, 봉지기판은 베이스 기판(SUB)과 대향하며, 봉지기판 및 기판 사이에 회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)이 배치될 수 있다.
입력센서(ISU)는 표시 패널(DP) 상에 직접 배치될 수 있다. 본 명세서에서 "A 구성이 B 구성 상에 직접 배치된다"는 것은 A 구성과 B 구성 사이에 접착층이 배치되지 않는 것을 의미한다. 본 실시예에서 입력센서(ISU)는 표시 패널(DP)과 연속공정에 의해 제조될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 입력센서(ISU)는 개별 패널로 제공되어, 접착층을 통해 표시 패널(DP)과 결합될 수 있다. 다른 예로, 입력센서(ISU)는 생략될 수 있다.
도 4를 참조하면, 표시 패널(DP)은 복수의 화소(PX), 게이트 구동회로(GDC), 복수의 신호 라인(SGL), 및 복수의 표시 패드(DP-PD, DP-CPD)를 포함할 수 있다.
화소들(PX)은 표시 영역(DP-DA)에 배치된다. 화소들(PX) 각각은 유기발광 다이오드와 그에 연결된 화소 구동회로를 포함한다. 게이트 구동회로(GDC) 및 신호 라인들(SGL)은 도 2에 도시된 회로 소자층(DP-CL)에 포함될 수 있다.
게이트 구동회로(GDC)는 복수의 게이트 라인(GL)에 게이트 신호들을 순차적으로 출력한다. 게이트 구동회로(GDC)는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수의 박막 트랜지스터를 포함할 수 있다. 표시 패널(DP)은 화소들(PX)에 발광 제어신호를 제공하는 또 다른 구동회로를 더 포함할 수도 있다.
신호 라인들(SGL)은 게이트 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 게이트 라인들(GL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 제어신호 라인(CSL)은 주사 구동회로에 제어신호들을 제공할 수 있다.
신호 라인들(SGL)은 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)에 중첩한다. 신호 라인들(SGL) 각각은 패드부 및 라인부를 포함할 수 있다. 라인부는 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)에 중첩한다. 패드부는 라인부의 말단에 연결된다. 패드부는 후술하는 패드 영역에 중첩할 수 있다. 표시 패널(DP)은 비표시 영역(DP-NDA) 내에 배치되는 패드 영역(PA)을 포함할 수 있다. 패드 영역(PA)은 제1 패드 영역(PA1) 및 제2 패드 영역(PA2)을 포함할 수 있다.
표시 패널(DP)은 복수의 표시 패드(DP-PD, DP-CPD)를 포함할 수 있다. 복수의 표시 패드(DP-PD, DP-CPD)는 복수의 제1 표시 패드(DP-PD) 및 복수의 제2 표시 패드(DP-CPD)를 포함할 수 있다. 복수의 제1 표시 패드(DP-PD)가 배치된 영역은 제1 패드 영역(PA1)으로 정의되고, 복수의 제2 표시 패드(DP-CPD)가 배치된 영역은 제2 패드 영역(PA2)으로 정의될 수 있다. 제1 패드 영역(PA1) 상에는 구동칩(DC, 도 2)이 실장될 수 있다. 복수의 제1 표시 패드(DP-PD)는 구동칩(DC)과 전기적으로 연결되어, 구동칩(DC)로부터 수신된 전기적 신호를 신호 라인들(SGL)에 전달한다.
복수의 제1 표시 패드(DP-PD)는 제1 방향(DR1)을 따라 배열된 복수의 제1 패드(DP-PD1) 및 복수의 제1 패드(DP-PD1)와 제2 방향(DR2)에서 이격되고, 제1 방향(DR1)을 따라 배열된 복수의 제2 패드(DP-PD2)를 포함한다. 도 4에서는 제1 패드 영역(PA1)에 2개의 패드 행이 예시적으로 도시되었으나, 이에 제한되지 않고, 복수의 제1 표시 패드(DP-PD)는 제1 방향(DR1)을 따라 한 행에 배열되거나, 3 이상의 패드 행에 배열될 수도 있다.
제2 패드 영역(PA2)에는 복수의 제2 표시 패드(DP-CPD)가 배치될 수 있다. 복수의 제2 표시 패드(DP-CPD)는 제1 방향(DR1)을 따라 배열될 수 있다. 복수의 제1 표시 패드(DP-PD)와 복수의 제2 표시 패드(DP-CPD)는 브릿지 신호라인들(S-CL)을 통해서 연결될 수 있다.
복수의 제2 표시 패드(DP-CPD) 또한 복수의 제1 표시 패드(DP-PD)와 같이 제1 방향(DR1)을 따라 배열된 행 패드들을 포함할 수 있다. 하나의 행 패드에는 제2 방향(DR2)으로 이격되어 배열된 복수의 제2 표시 패드(DP-CPD)를 포함할 수 있다. 서로 다른 행 패드들에 포함된 복수의 제2 표시 패드(DP-CPD)는 제2 방향(DR2)에서 보았을 때, 서로 중첩하거나 이격된 배열 형태를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
연성회로기판(CF)은 표시 패널(DP)과 전기적으로 연결되는 복수의 회로패드(CF-PD)을 포함할 수 있다. 복수의 회로패드(CF-PD)는 연성회로기판(CF)에 정의된 회로패드영역(CFA)에 배치될 수 있다. 복수의 회로패드(CF-PD)는 제1 방향(DR1)을 따라 배열될 수 있다.
또한, 복수의 제2 표시 패드(DP-CPD)가 제1 방향(DR1)으로 배열된 행 패드들 형태로 배열될 경우, 연성회로기판(CF)에 포함된 복수의 회로패드(CF-PD)들 또한 복수의 제2 표시 패드(DP-CPD)와 1:1로 대응되는 배열 형태를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
복수의 제2 표시 패드(DP-CPD) 상에 연성회로기판(CF)의 회로패드영역(CFA)이 배치될 수 있다. 복수의 제2 표시 패드(DP-CPD)는 연성회로기판(CF)에 포함된 복수의 회로패드(CF-PD)와 전기적으로 연결되어, 연성회로기판(CF)으로부터 수신된 전기적 신호를 복수의 제1 표시 패드(DP-PD)에 전달한다. 연성회로기판(CF)은 리지드하거나 플렉서블할 수 있다. 예를 들어, 연성회로기판(CF)이 플렉서블할 경우, 플렉서블 인쇄회로 기판(Flexible printed circuit board)으로 제공될 수 있다.
연성회로기판(CF)은 표시 패널(DP)의 동작을 제어하는 타이밍 제어회로를 포함할 수 있다. 타이밍 제어회로는 집적 칩의 형태로 연성회로기판(CF)에 실장될 수 있다. 또한, 도시되지 않았지만, 연성회로기판(CF)은 입력센서(ISU)을 제어하는 입력감지회로를 포함할 수 있다.
한편, 표시 패널(DP)이 도 2에 도시된 구동칩(DC)을 실장하기 위한 복수의 제1 표시 패드(DP-PD)를 포함하는 구조로 설명되나, 이에 한정되지 않는다. 구동칩(DC)은 연성회로기판(CF) 상에 실장될 수 있으며, 이 경우, 복수의 제1 표시 패드(DP-PD)는 생략될 수 있다.
표시 패널(DP)의 패드 영역(PA)에는 후술하는 복수의 함몰 패턴 중 적어도 하나가 중첩될 수 있다. 복수의 함몰 패턴은 표시 패널(DP)의 베이스 기판(SUB) 하면으로부터 일정한 두께를 가지고 함몰된 패턴을 의미할 수 있다. 복수의 함몰 패턴에 대한 상세한 설명은 후술한다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 6는 본 발명의 일 실시예에 따른 입력센서의 단면도이다.
도 5를 참조하면, 표시 영역(DP-DA)은 발광영역(PXA)과 비발광영역(NPXA)을 포함할 수 있다. 화소들(PX) 각각은 유기발광 다이오드(OLED)와 그에 연결된 화소 구동회로를 포함한다. 자세하게, 화소(PX)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 유기발광 다이오드(OLED)를 포함할 수 있다. 화소 구동회로 중 일부의 트랜지스터(TR1, TR2)가 도시되었다.
표시 패널(DP)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 의해 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층 및 도전층을 선택적으로 패터닝할 수 있다. 이러한 방식으로 회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등을 형성한다.
베이스 기판(SUB)은 합성수지 필름을 포함할 수 있다. 베이스 기판(SUB)은 다층구조를 가질 수 있다. 예컨대 베이스 기판(SUB)은 합성수지층, 무기층, 및 합성수지층의 3층 구조를 가질 수도 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 그밖에 베이스 기판(SUB)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스 기판(SUB)의 상면에 적어도 하나의 무기층이 배치된다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시 패널(DP)은 버퍼층(BFL)을 포함하는 것으로 도시 되었다.
버퍼층(BFL) 상에 반도체 패턴이 배치된다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.
도 5는 일부의 반도체 패턴을 도시한 것일 뿐이고, 평면상에서 화소(PX)의 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 반도체 패턴은 제1 영역과 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다.
제1 영역은 전도성이 제2 영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 제2 영역은 도핑농도가 낮거나, 비-도핑영역일 수 있고, 실질적으로 트랜지스터의 액티브(또는 채널)에 해당한다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결전극 또는 연결 신호라인일 수 있다.
도 5에 도시된 것과 같이, 제1 트랜지스터(TR1)의 소스(S1), 액티브(A1), 드레인(D1)이 반도체 패턴으로부터 형성되고, 제2 트랜지스터(TR2)의 소스(S2), 액티브(A2), 드레인(D2)이 반도체 패턴으로부터 형성된다.
도 5에는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면상에서 제2 트랜지스터(TR2)의 드레인(D2)에 전기적으로 연결될 수 있다. 연결 신호 라인(SCL)과 제2 트랜지스터(TR2)의 드레인(D2) 사이에 또 다른 트랜지스터가 배치될 수 있다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 복수 개의 화소들(PX)에 공통으로 중첩하며, 반도체 패턴을 커버한다. 제1 절연층(10) 상에 게이트(G1, G2)가 배치된다. 게이트(G1, G2)는 금속패턴의 일부일 수 있다. 게이트(G1, G2)는 액티브(A1, A2)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(G1, G2)는 마스크와 같다.
제1 절연층(10) 상에 게이트(G1, G2)를 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 화소들(PX)에 공통으로 중첩한다. 제2 절연층(20) 상에 상부 전극(UE)이 배치될 수 있다. 상부 전극(UE)은 제2 트랜지스터(TR2)의 게이트(G2)와 중첩할 수 있다. 상부 전극(UE)은 금속 패턴의 일부분일 수 있다. 게이트(G2)의 일부분과 그에 중첩하는 상부 전극(UE)은 커패시터를 정의할 수 있다.
제2 절연층(20) 상에 상부 전극(UE)을 커버하는 제3 절연층(30)이 배치된다. 제3 절연층(30) 상에 배치된 제1 연결전극(CNE1)은 제1 내지 제3 절연층(10 내지 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제3 절연층(30) 상에 제1 연결전극(CNE1)을 커버하는 제4 절연층(40)이 배치된다. 제1 절연층(10) 내지 제4 절연층(40)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
제4 절연층(40) 상에 제5 절연층(50)이 배치된다. 제5 절연층(50)은 유기층일 수 있다. 제5 절연층(50) 상에 제2 연결전극(CNE2)이 배치될 수 있다. 제2 연결전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결전극(CNE1)에 접속될 수 있다.
제5 절연층(50) 상에 제2 연결전극(CNE2)을 커버하는 제6 절연층(60)이 배치된다. 제6 절연층(60)은 유기층일 수 있다. 제6 절연층(60) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결전극(CNE2)에 연결된다.
화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 본 실시예에서 발광영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들(PX)에 공통적으로 배치된다. 제2 전극(CE) 상에 상부 절연층(TFL)이 배치된다. 상부 절연층(TFL)은 복수 개의 박막들을 포함할 수 있다.
도 6에 도시된 것과 같이, 입력센서(ISU)는 상부 절연층(TFL) 상에 직접 배치된다. 입력센서(ISU)는 제1 감지 절연층(ISU-IL1), 제1 도전층(ISU-CL1), 제2 감지 절연층(ISU-IL2), 제2 도전층(ISU-CL2), 및 제3 감지 절연층(ISU-IL3)을 포함할 수 있다. 제1 감지 절연층(ISU-IL1)은 상부 절연층(TFL) 상에 직접 배치된다. 본 발명의 일 실시예에서 제1 감지 절연층(ISU-IL1)은 생략될 수 있다.
제1 도전층(ISU-CL1) 및 제2 도전층(ISU-CL2) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다.
투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다.
예컨대, 제1 도전층(ISU-CL1) 및 제2 도전층(ISU-CL2) 중 적어도 어느 하나는 3층의 금속층 구조, 예컨대, 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 상대적으로 내구성이 높고 반사율이 낮은 금속을 외층에, 전기전도율이 높은 금속을 내층에 적용할 수 있다.
제1 도전층(ISU-CL1) 및 제2 도전층(ISU-CL2) 각각은 복수 개의 도전패턴들을 포함한다. 이하, 제1 도전층(ISU-CL1)은 제1 도전패턴들을 포함하고, 제2 도전층(ISU-CL2)은 제2 도전패턴들을 포함하는 것으로 설명된다. 제1 도전패턴들과 제2 도전패턴들 각각은 감지전극들 및 이에 연결된 신호라인들을 포함할 수 있다. 제1 도전패턴들의 감지전극들과 제2 도전패턴들의 감지전극들은 서로 절연 교차할 수 있다.
또한, 일 실시예에 따른, 입력센서(ISU)는 제1 도전층(ISU-CL1) 및 제2 도전층(ISU-CL2) 중 어느 하나가 생략될 수 있으며, 단 층의 도전층 만을 포함할 수 있으며, 어느 하나로 한정되지 않는다.
제1 감지 절연층(ISU-IL1) 내지 제3 감지 절연층(ISU-IL3) 각각은 무기층 또는 유기층을 포함할 수 있다. 본 실시예에서 제1 감지 절연층(ISU-IL1) 및 제2 감지 절연층(ISU-IL2)은 무기층일 수 있다. 제3 감지 절연층(ISU-IL3)은 유기층을 포함할 수 있다.
또한, 입력센서(ISU)는 제1 감지 절연층(ISU-IL1) 내지 제3 감지 절연층(ISU-IL3) 중 어느 하나가 생략될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 일 부분을 나타낸 분해 사시도이다. 도 8은 본 발명의 일 실시예에 따른 베이스 기판의 사시도이다. 도 9는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 8 및 도 9에서는 도 7에 도시된 표시 패널(DP)에서 제1 패드 영역(PA1)에 대응하는 부분을 확대하여 도시하였다.
도 7 내지 도 9를 참조하면, 표시 패널(DP)은 베이스 기판(SUB) 및 베이스 기판(SUB)에 배치되는 복수의 표시 패드(DP-PD, DP-CPD)를 포함할 수 있다. 베이스 기판(SUB)은 상면(SB-UF) 및 상면(SB-UF)과 대향하는 하면(SB-LF)를 포함할 수 있다. 베이스 기판(SUB)의 상면(SB-UF)에는 복수의 표시 패드(DP-PD, DP-CPD)가 배치될 수 있다. 복수의 제1 표시 패드(DP-PD)는 복수의 제1 패드(DP-PD1) 및 복수의 제2 패드(DP-PD2)를 포함할 수 있다. 다만, 이에 제한되지 않고, 복수의 제1 표시 패드(DP-PD)는 3개 이상의 행으로 배열될 수도 있다.
베이스 기판(SUB)의 하면(SB-LF)에는 복수의 함몰 패턴(RPT)이 정의될 수 있다. 베이스 기판(SUB)의 하면(SB-LF)에 정의되는 복수의 함몰 패턴(RPT) 중 적어도 하나는 평면상에서 복수의 표시 패드(DP-PD, DP-CPD)가 배치되는 패드 영역(PA)에 중첩할 수 있다. 예를 들어, 복수의 함몰 패턴(RPT) 중 적어도 하나는 복수의 제1 표시 패드(DP-PD)가 배치되는 제1 패드 영역(PA1)에 중첩하거나, 복수의 제2 표시 패드(DP-CPD)가 배치되는 제2 패드 영역(PA2)에 중첩할 수 있다. 또한, 복수의 함몰 패턴(RPT) 중 적어도 하나는 제1 패드 영역(PA1) 및 제2 패드 영역(PA2) 모두에 중첩할 수도 있다. 도 8 및 도 9에서는 복수의 함몰 패턴(RPT)이 패드 영역(PA) 중 복수의 제1 표시 패드(DP-PD)가 배치되는 제1 패드 영역(PA1)에 중첩하는 것을 예시적으로 도시하였다.
도 8 및 도 9를 참조하면, 복수의 함몰 패턴(RPT) 각각은 베이스 기판(SUB)의 하면(SB-LF)으로부터 일정 두께 함몰되며 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 복수의 함몰 패턴(RPT) 각각은 제2 방향(DR2)을 따라 이격되어 정의될 수 있다. 도 8 및 도 9에서는 제1 패드 영역(PA1)에서 베이스 기판(SUB)의 하면(SB-LF)에 6개의 함몰 패턴(RPT)이 정의되는 것을 도시하였으나, 이는 예시적인 도시일 뿐이며, 본 발명이 이에 한정되는 것은 아니다.
복수의 함몰 패턴(RPT)은 복수의 제1 표시 패드(DP-PD)가 배치되는 일정 패턴을 따라 정의될 수 있다. 복수의 함몰 패턴(RPT)은 제2 방향(DR2)을 따라 일정 간격을 두고 배열된 형상을 가질 수 있다. 즉, 제2 방향(DR2)에서 서로 이웃한 두 개의 함몰 패턴 간의 간격은 서로 동일할 수 있다. 다만, 이에 제한되는 것은 아니며, 복수의 함몰 패턴(RPT) 간의 간격은 서로 상이할 수 있고, 또는 패드 행에 따라 복수의 그룹으로 구분될 수 있다. 예를 들어, 복수의 함몰 패턴(RPT)은 복수의 제1 패드(DP-PD1)에 중첩하는 제1 그룹 및 복수의 제2 패드(DP-PD2)에 중첩하는 제2 그룹으로 구분될 수 있다. 이 경우, 복수의 함몰 패턴(RPT)은 복수의 제1 패드(DP-PD1) 및 복수의 제2 패드(DP-PD2) 사이에 배치된 비패드 영역에는 중첩하지 않을 수 있다.
베이스 기판(SUB)은 복수의 볼록 패턴(CVP)을 포함할 수 있다. 복수의 볼록 패턴(CVP)은 복수의 함몰 패턴(RPT) 사이에 형성되는 부분일 수 있다. 복수의 볼록 패턴(CVP)은 제2 방향(DR2)에서 서로 이격되며, 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 복수의 볼록 패턴(CVP)의 높이는 제3 방향(DR3)을 기준으로 복수의 함몰 패턴(RPT)의 깊이와 실질적으로 동일할 수 있다.
복수의 볼록 패턴(CVP) 각각의 적어도 일부는 평면상에서 복수의 표시 패드(DP-PD, DP-CPD)와 중첩할 수 있다. 예를 들어, 복수의 볼록 패턴(CVP) 각각의 적어도 일부는 복수의 제1 표시 패드(DP-PD)와 중첩할 수 있다. 이에 따라, 복수의 제1 표시 패드(DP-PD) 각각은 복수의 함몰 패턴(RPT)과 중첩하는 제1 패드 부분(PDP1), 및 복수의 함몰 패턴(RPT)와 비중첩하고 복수의 볼록 패턴(CVP)과 중첩하는 제2 패드 부분(PDP2)을 포함할 수 있다.
한편, 평면상에서, 복수의 함몰 패턴(RPT)이 직사각형 형상을 갖는 것으로 도시되었으나, 복수의 함몰 패턴(RPT)의 형상은 다양하게 변형될 수 있다. 예를 들어, 복수의 함몰 패턴(RPT) 각각은 모서리가 라운드된 직사각형 형상을 가질 수 있다.
표시 패널(DP)은 복수의 함몰 패턴(RPT)을 채우는 제1 코팅 패턴부(CP1)를 더 포함할 수 있다. 제1 코팅 패턴부(CP1)는 복수의 함몰 패턴(RPT) 각각의 내부에 채워진 형상을 가질 수 있다.
구동칩(DC)은 상면(DC-US) 및 하면(DC-DS)을 포함한다. 구동칩(DC)의 하면(DC-DS)은 표시 패널(DP)과 마주하는 면일 수 있다. 구동칩(DC)은 베이스 기판(SUB) 상에 배치된 복수의 제1 표시 패드(DP-PD)와 전기적으로 각각 연결되는 복수의 범프(DC-PD)를 포함한다.
복수의 범프(DC-PD)는 제1 방향(DR1)을 따라 배열된 복수의 제1 범프(DC-PD1) 및 복수의 제1 범프(DC-PD1)와 제2 방향(DR2)에서 이격되고, 제1 방향(DR1)을 따라 배열된 복수의 제2 범프(DC-PD2)를 포함한다. 복수의 제1 범프(DC-PD1) 및 복수의 제2 범프(DC-PD2)는 구동칩(DC)의 하면으로부터 외부에 노출된 형상을 가질 수 있다.
도 7에는 복수의 범프(DC-PD)가 두 개의 행들에 배열된 것으로 설명되나, 복수의 범프(DC-PD)는 복수의 제1 표시 패드(DP-PD)가 배열된 구조에 기반하여 단일 행 또는 복수의 행에 배열될 수 있다. 복수의 범프(DC-PD) 및 복수의 제1 표시 패드(DP-PD)는 제1 비전도성층(AF-D)를 통해 전기적으로 각각 연결될 수 있다.
표시 장치는 비전도성층을 더 포함할 수 있다. 비전도성층은 제1 비전도성층(AF-D) 및 제2 비전도성층(AF-C)을 포함할 수 있다. 제1 비전도성층(AF-D)은 구동칩(DC) 및 베이스 기판(SUB) 사이에 배치되어 구동칩(DC) 및 베이스 기판(SUB)를 접착시킬 수 있다. 제2 비전도성층(AF-C)는 연성회로기판(CF) 및 베이스 기판(SUB) 사이에 배치되어 연성회로기판(CF) 및 베이스 기판(SUB)을 접착시킬 수 있다. 제1 비전도성층(AF-D) 및 제2 비전도성층(AF-C) 각각은 비전도성 성질을 가지며, 열 개시제를 포함한 필름 타입의 접착 레진으로 제공될 수 있다. 제1 비전도성층(AF-D) 및 제2 비전도성층(AF-C)는 외부 열에 따라 경화 특성이 변화될 수 있다.
복수의 제1 표시 패드(DP-PD) 및 복수의 범프(DC-PD)가 제1 비전도성층(AF-D)에 의해 커버됨에 따라 복수의 제1 표시 패드(DP-PD) 및 복수의 범프(DC-PD)가 외부 공기로부터 차단될 수 있다. 그 결과, 외부 공기에 의한 복수의 제1 표시 패드(DP-PD) 및 복수의 범프(DC-PD)의 산화가 방지될 수 있다.
연성회로기판(CF)은 상면(CF-US) 및 하면(CF-DS)을 포함한다. 연성회로기판(CF)의 하면(CF-DS)은 표시 패널(DP)과 마주하는 면일 수 있다. 복수의 회로패드(CF-PD)는 연성회로기판(CF)의 하면(CF-DS) 상에 배치되고, 표시 패널(DP)의 복수의 제2 표시 패드(DP-CPD)와 전기적으로 각각 연결될 수 있다. 복수의 회로패드(CF-PD) 및 복수의 제2 표시 패드(DP-CPD)는 제2 비전도성층(AF-C)를 통해 전기적으로 각각 연결될 수 있다.
복수의 제2 표시 패드(DP-CPD) 및 복수의 회로패드(CF-PD)가 제2 비전도성층(AF-C)에 의해 커버됨에 따라, 복수의 제2 표시 패드(DP-CPD) 및 복수의 회로패드(CF-PD)가 외부 공기로부터 차단될 수 있다. 그 결과, 외부 공기에 의한 복수의 제2 표시 패드(DP-CPD) 및 복수의 회로패드(CF-PD)의 산화가 방지될 수 있다.
종래에는 표시 패널과 회로 기판 등을 접속하는 수단으로서 이방성 도전 필름(Anisotropic Conductive Film)이 사용되어 왔다. 이방성 도전 필름(Anisotropic Conductive Film)은 절연성 접착제에 도전성 입자(Conductive Ball)을 분산시킨 것으로, 접합이 일어나는 패드와 범프 사이에 도전성 입자가 접촉함으로써 수직 방향으로의 전기 전도가 구현될 수 있다. 하지만, 이러한 방식은 이웃하는 패드들 사이의 이격 거리인 피치(Pitch)가 줄어들 경우 도전성 입자 크기의 한계로 인해 수평적 전도가 발생하여 쇼트가 유발될 수 있으며, 도전성 입자들이 일정하게 분포되지 않을 경우 범프와 패드 간의 단락 문제가 발생할 수 있다는 단점이 있다.
본 발명의 일 실시예에 따른 표시 장치는 비전도성층을 사용하여 표시 패널과 구동칩을 직접적으로 접촉하는 방식으로 도전볼에 기인한 쇼트나 단락 문제를 해결할 수 있어 미세 피치 형성이 가능할 수 있다. 또한, 도전볼을 포함하지 않으므로 공정 비용 측면에서도 유리할 수 있고, 직접 접촉하는 방식으로 인해 유효 접촉 면적(Effective contact area)이 넓어 접촉 저항이 감소되는 장점이 있다.
본 발명에 따르면, 복수의 제1 표시 패드(DP-PD) 및 복수의 범프(DC-PD)가 접촉되기 전에 제1 비전도성층(AF-D)이 복수의 제1 표시 패드(DP-PD) 및 복수의 범프(DC-PD) 사이에 배치될 수 있다. 또한, 복수의 제2 표시 패드(DP-CPD) 및 복수의 회로패드(CF-PD)가 접촉되기 전에 제2 비전도성층(AF-C)이 복수의 제2 표시 패드(DP-CPD) 및 복수의 회로패드(CF-PD) 사이에 배치될 수 있다.
복수의 제1 표시 패드(DP-PD) 및 복수의 제1 표시 패드(DP-PD) 각각에 대응하는 복수의 범프(DC-PD)는 서로 열 압착될 수 있다. 복수의 제1 표시 패드(DP-PD)와 복수의 범프(DC-PD)가 서로 열 압착되는 공정을 통해, 복수의 제1 표시 패드(DP-PD) 및 복수의 범프(DC-PD) 사이의 제1 비전도성층(AF-D)이 다른 공간으로 이동될 수 있다. 여기서, 다른 공간이란, 복수의 제1 표시 패드(DP-PD) 및 복수의 범프(DC-PD)에 비중첩한 베이스 기판(SUB) 및 구동칩(DC) 사이의 공간을 의미할 수 있다. 예컨대, 다른 공간은 복수의 제1 표시 패드(DP-PD) 사이 또는 제1 패드 영역(PA1) 및 제2 패드 영역(PA2) 사이의 비패드 영역을 의미할 수 있다.
복수의 제2 표시 패드(DP-CPD) 및 복수의 회로패드(CF-PD)는 서로 열 압착될 수 있다. 마찬가지로, 복수의 제2 표시 패드(DP-CPD) 및 복수의 회로패드(CF-PD)가 서로 열 압착되는 공정을 통해, 복수의 제2 표시 패드(DP-CPD) 및 복수의 회로패드(CF-PD) 사이의 제2 비전도성층(AF-C)이 다른 공간으로 이동될 수 있다.
제1 비전도성층(AF-D) 및 제2 비전도성층(AF-C) 각각은 필름 타입으로 제공될 수 있다. 제1 비전도성층(AF-D)는 구동칩(DC) 및 베이스 기판(SUB)을 접착시키기 위해 일정 두께를 가질 수 있다. 제2 비전도성층(AF-C)는 연성회로기판(CF) 및 베이스 기판(SUB)을 접착시키기 위해 일정 두께를 가질 수 있다.
제1 비전도성층(AF-D) 및 제2 비전도성층(AF-C)은 각각 아크릴계 고분자, 실리콘계 고분자, 우레탄계 고분자, 에폭시계 고분자, 및 이미드계 고분자 중 적어도 하나를 포함하는 것일 수 있다. 예를 들어, 제1 비전도성층(AF-D) 및 제2 비전도성층(AF-C)은 각각 독립적으로 아크릴계 고분자, 실리콘계 고분자, 우레탄계 고분자, 에폭시계 고분자, 및 이미드계 고분자 중 선택되는 어느 하나의 고분자 물질 또는 선택되는 복수의 고분자 물질들의 조합을 포함하는 것일 수 있다. 제1 비전도성층(AF-D) 및 제2 비전도성층(AF-C)은 각각 아크릴계 수지, 실리콘계 수지, 우레탄계 수지, 에폭시계 수지, 또는 이미드계 수지로부터 형성된 것일 수 있다. 예를 들어, 제1 비전도성층(AF-D) 및 제2 비전도성층(AF-C)은 각각 아크릴계 수지, 실리콘계 수지, 우레탄계 수지, 에폭시계 수지, 또는 이미드계 수지 등의 베이스 수지가 열경화되거나 또는 광경화되어 형성된 부분일 수 있다.
한편, 압착 공정 후에 복수의 제1 표시 패드(DP-PD) 및 복수의 범프(DC-PD) 사이에 제1 비전도성층(AF-D)이 남겨질 수 있고, 복수의 제2 표시 패드(DP-CPD) 및 복수의 회로패드(CF-PD) 사이에 제2 비전도성층(AF-C)이 남겨질 수 있다. 즉, 압착 공정 후에 복수의 제1 표시 패드(DP-PD) 및 복수의 범프(DC-PD) 사이에 남겨진 제1 비전도성층(AF-D)으로 인해 복수의 제1 표시 패드(DP-PD)와 복수의 범프(DC-PD)의 유효 접촉 면적이 감소하여 접합부의 접촉 저항이 증가할 수 있다. 또한, 압착 공정 후에 복수의 제2 표시 패드(DP-CPD) 및 복수의 회로패드(CF-PD) 사이에 남겨진 제2 비전도성층(AF-C)로 인해 복수의 제2 표시 패드(DP-CPD)와 복수의 회로패드(CF-PD)의 유효 접촉 면적이 감소하여 접합부의 접촉 저항이 증가될 수 있다. 한편, 본 명세서에서 "유효 접촉 면적"이란　패드와 범프의 서로 대향하는 표면의 면적 중에서 패드와 범프가 서로 직접 접촉하는 표면의 면적을 의미한다.
본 발명의 일 실시예에 따른 표시 장치(ED)는 복수의 함몰 패턴(RPT)이 정의된 베이스 기판(SUB)을 포함하는 표시 패널(DP)을 구비한다. 복수의 함몰 패턴(RPT)은 패드 영역(PA)에 중첩하도록 베이스 기판(SUB)의 하면(SB-LF)으로부터 일정 두께로 함몰되어 베이스 기판(SUB)에 일정한 패턴을 형성할 수 있다. 이에 따라, 일 실시예에 따른 표시 장치(ED)는 복수의 함몰 패턴(RPT)과 비중첩하는 영역에서 복수의 제1 표시 패드(DP-PD)와 복수의 범프(DC-PD) 사이 및 복수의 제2 표시 패드(DP-CPD)와 복수의 회로패드(CF-DP) 사이의 유효 접촉 면적이 선택적으로 증가되어 접촉 저항이 감소할 수 있으므로 표시 장치의 접속 신뢰성이 향상될 수 있다.
도 10a는 본 발명의 일 실시예에 따른 표시 장치의 일 부분을 나타낸 단면도이다. 도 10a는 본 발명의 일 실시예에 따른 표시 장치에서, 제1 패드 영역(PA1)의 단면 중 일부를 도시하였다. 도 10a에는 하나의 제1 패드(DP-PD1)에 대응하는 단면을 예시적으로 도시하였다.
도 10a를 참조하면, 표시 패널(DP)은 베이스 기판(SUB), 제1 패드(DP-PD1), 제1 코팅 패턴부(CP1)를 포함할 수 있다. 구동칩(DC)은 베이스층(BF) 및 베이스층(BF) 하면에 배치된 제1 범프(DC-PD1)를 포함할 수 있다. 제1 비전도성층(AF-D)은 구동칩(DC)을 표시 패널(DP)에 물리적으로 결합시킬 수 있다. 제1 패드(DP-PD1)와 제1 범프(DC-PD1)는 직접 연결될 수 있다.
베이스 기판(SUB)은 제1 기판(SUB1) 및 제1 기판(SUB1) 아래에 배치되는 제2 기판(SUB2)을 포함할 수 있다. 제1 기판(SUB1)의 상면은 베이스 기판(SUB)의 상면(SB-UF, 도 7)에 대응될 수 있다. 제2 기판(SUB2)의 하면은 베이스 기판(SUB)의 하면(SB-LF, 도 7)에 대응될 수 있다.
제1 기판(SUB1) 및 제2 기판(SUB2)은 각각 플렉서블(Flexible)한 물질을 포함할 수 있고, 예를 들어 제1 기판(SUB1) 및 제2 기판(SUB2)은 각각 플라스틱 기판일 수 있다. 플라스틱 기판은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 일 실시예에서, 제1 기판(SUB1)은 단일층의 폴리이미드계 수지를 포함할 수 있고, 제2 기판(SUB2)은 단일층의 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)를 포함할 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니고, 제1 기판(SUB1) 및 제2 기판(SUB2) 각각은 복수의 절연층들을 포함하는 적층 구조체일 수도 있고, 또는, 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 추가의 절연층들을 더 포함할 수도 있다.
베이스 기판(SUB)에는 베이스 기판(SUB)의 하면으로부터 함몰된 복수의 함몰 패턴(RPT)이 정의될 수 있다. 베이스 기판(SUB)에 정의된 복수의 함몰 패턴(RPT) 각각의 깊이(HT3)는 베이스 기판(SUB)의 두께(HT1)보다 작은 것일 수 있다. 한편, 본 명세서에서 두께는 제3 방향(DR3)으로의 길이를 의미하며, 복수의 함몰 패턴(RPT) 각각의 두께는 베이스 기판(SUB)의 하면으로부터의 제3 방향(DR)으로의 길이를 나타낸다.
일 실시예에서, 복수의 함몰 패턴(RPT) 각각은 제2 기판(SUB2)의 하면으로부터 일정 두께로 함몰되어 정의될 수 있다. 복수의 함몰 패턴(RPT)은 제2 기판(SUB2)을 관통하도록 정의될 수 있다. 이에 따라, 복수의 함몰 패턴(RPT) 각각이 베이스 기판(SUB)의 하면으로부터 함몰된 깊이(HT3)는 제2 기판(SUB2)의 두께(HT2)와 실질적으로 동일할 수 있다.
제1 비전도성층(AF-D)은 표시 패널(DP)과 구동칩(DC) 사이에 배치될 수 있다. 일 실시예에 따른 제1 비전도성층(AF-D)는 비도전성 성질을 가지는 것일 수 있다. 즉, 제1 비전도성층(AF-D)은 도전입자들을 미포함하는 것일 수 있다. 제1 비전도성층(AF-D)은 서로 접합된 제1 패드(DP-PD1) 및 제1 범프(DC-PD1) 사이를 충전하는 것일 수 있다.
베이스 기판(SUB)은 중첩부(AP-R) 및 비중첩부(AP-C)를 포함할 수 있다. 중첩부(AP-R)는 복수의 함몰 패턴(RPT)와 중첩하는 부분이고, 비중첩부(AP-C)는 복수의 함몰 패턴(RPT)와 비중첩하는 부분이다. 즉, 비중첩부(AP-C)는 복수의 볼록 패턴(CVP)과 중첩하는 부분이다. 베이스 기판(SUB)은 제2 방향(DR2)으로 교대로 배치된 중첩부(AP-R) 및 비중첩부(AP-C)를 포함하는 것일 수 있다.
베이스 기판(SUB)에서 비중첩부(AP-C)는 복수의 함몰 패턴(RPT)과 비중첩하고 복수의 볼록 패턴(CVP)과 중첩하는 영역에 해당하며, 비중첩부(AP-C)에서 제1 패드(DP-PD1) 및 제1 범프(DC-PD1) 사이에 남겨진 제1 비전도성층(AF-D)의 잔존량은 중첩부(AP-R)에서 제1 패드(DP-PD1) 및 제1 범프(DC-PD1) 사이에 남겨진 제1 비전도성층(AF-D)의 잔존량보다 작을 수 있다. 즉, 비중첩부(AP-C)에서 제1 패드(DP-PD1) 및 제1 범프(DC-PD1)의 접합면은 중첩부(AP-R)에서 제1 패드(DP-PD1) 및 제1 범프(DC-PD1)의 접합면에 비하여 유효 접촉 면적이 클 수 있다.
표시 패널(DP)은 복수의 함몰 패턴(RPT)을 채우는 제1 코팅 패턴부(CP1)를 더 포함할 수 있다. 제1 코팅 패턴부(CP1)는 복수의 함몰 패턴(RPT)을 전체적으로 채울 수 있다. 제1 코팅 패턴부(CP1)의 높이는 상기 복수의 함몰 패턴(RPT)의 깊이(HT3)와 실질적으로 동일할 수 있다. 이에 따라, 제1 코팅 패턴부(CP1)의 하면 각각이 베이스 기판(SUB)의 하면과 평행하도록 배치될 수 있다. 즉, 복수의 함몰 패턴(RPT) 각각에 제1 코팅 패턴부(CP1)가 충전되어 베이스 기판(SUB)의 하면이 플랫한 평면을 이루어 베이스 기판(SUB)의 하부에 단차가 없을 수 있다. 한편, 한편, 본 명세서에서 "실질적으로 동일" 하다는 것은 각 구성의 두께, 길이, 폭 등의 수치가 완전히 동일한 것뿐만 아니라, 동일한 설계에도 불구하고 공정상 오차에 의해 발생할 수 있는 차이를 포함하는 범위에서 동일한 것을 의미한다.
제1 코팅 패턴부(CP1)는 감압접착필름(PSA, Pressure Sensitive Adhesive film), 광학투명접착필름(OCA, Optically Clear Adhesive film) 또는 광학투명접착수지(OCR, Optically Clear Resin)와 같은 절연성 재료를 포함할 수 있다. 또한, 제1 코팅 패턴부(CP1)는 금속성 재료를 포함할 수도 있다. 예컨대, 상기 금속성 재료로는 특별히 제한하지 않으나, 철강, 탄소강, 특수강, 스테인레스강(stainless steel), 주철(cast iron), 주강(steel casting), 및 니켈강(Invar) 중 적어도 어느 하나를 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 10b 내지 도 10d는 본 발명의 다른 실시예에 따른 표시 장치의 일부를 도시한 단면도이다. 이하, 도 10b 내지 도 10d를 참조하여 본 발명의 일 실시예에 따른 표시 장치를 설명함에 있어, 앞서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 상세한 설명은 생략한다.
도 10b를 참조하면, 일 실시예에 따른 표시 장치의 표시 패널(DP)은 제1 코팅 패턴부(CP1)를 포함하지 않는 않는 것일 수 있다. 복수의 함몰 패턴(RPT)에 제1 코팅 패턴부(CP1)가 채워지지 않음에 따라 베이스 기판(SUB) 하부에는 단차가 존재할 수 있다. 이 경우 베이스 기판(SUB) 하부에 형성된 단차는 복수의 함몰 패턴(RPT)의 깊이(HT3)와 동일할 수 있다.
도 10c를 참조하면, 일 실시예에 따른 표시 장치에서, 표시 패널(DP)의 베이스 기판(SUB-1)에 정의되는 복수의 함몰 패턴(RPT-1) 각각은 제2 기판(SUB2-1)의 하면으로부터 함몰되고, 복수의 함몰 패턴(RPT) 각각이 제2 기판(SUB2-1)의 하면으로부터 함몰된 깊이(HT3-1)는 제2 기판(SUB2-1)의 두께(HT2)보다 작을 수 있다. 일 실시예에 따른 표시 장치는 복수의 함몰 패턴(RPT-1) 각각이 제2 기판(SUB2-1)의 하면으로부터 함몰된 깊이(HT3-1)가 제2 기판(SUB2-1)의 두께(HT2)보다 작으므로, 압착 공정 시 표시 패널(DP)의 손상이 최소화될 수 있고, 그 결과, 표시 장치의 내구성이 더욱 향상될 수 있다.
제1 코팅 패턴부(CP1-1)는 복수의 함몰 패턴(RPT-1)을 전체적으로 채울 수 있다. 이에 따라, 제1 코팅 패턴부(CP1-1)의 하면 각각이 베이스 기판(SUB-1)의 하면과 평행하도록 배치될 수 있다.
도 10d를 참조하면, 일 실시예에 따른 표시 장치에서 베이스 기판(SUB-2)에는 베이스 기판(SUB-2)의 하면으로부터 함몰된 복수의 함몰 패턴(RPT-2)이 정의될 수 있다. 복수의 함몰 패턴(RPT-2) 각각은 제2 기판(SUB2-2)의 하면으로부터 일정 두께로 함몰될 수 있다. 복수의 함몰 패턴(RPT-2)은 제2 기판(SUB2-2)을 관통하도록 정의될 수 있다. 이에 따라, 복수의 함몰 패턴(RPT-2) 각각이 베이스 기판(SUB)의 하면으로부터 함몰된 깊이(HT3)는 제2 기판(SUB2)의 두께(HT2)와 실질적으로 동일할 수 있다. 다만, 이에 한정되는 것은 아니고, 복수의 함몰 패턴(RPT-2) 각각이 제2 기판(SUB2-2)의 하면으로부터 함몰된 깊이(HT3)는 제2 기판(SUB2-2)의 두께(HT2)보다 작을 수 있다.
베이스 기판(SUB-2)은 복수의 함몰 패턴(RPT-2) 사이에 형성된 복수의 볼록 패턴(CVP-2)을 포함할 수 있다. 복수의 함몰 패턴(RPT-2)과 복수의 볼록 패턴(CVP-2)은 제2 방향(DR2)을 따라 서로 교대로 배치될 수 있다.
표시 패널(DP)은 복수의 함몰 패턴(RPT-2)을 채우는 제1 코팅 패턴부(CP1-2)를 포함하고, 제1 코팅 패턴부(CP1-2)는 제1 패드(DP-PD1)에 인접한 제1 서브 코팅 패턴부(CP1a) 및 제1 서브 코팅 패턴부(CP1a) 아래에 배치되는 제2 서브 코팅 패턴부(CP2a)를 포함할 수 있다.
제2 서브 코팅 패턴부(CP2a)는 제1 서브 코팅 패턴부(CP1a)의 경도보다 큰 경도를 가질 수 있다. 제2 서브 코팅 패턴부(CP2a)는 제1 서브 코팅 패턴부(CPa1)보다 강성(rigidity)이 높은 물질을 포함할 수 있다.
일 실시예에서, 제1 서브 코팅 패턴부(CP1a)는 감압접착필름(PSA, Pressure Sensitive Adhesive film), 광학투명접착필름(OCA, Optically Clear Adhesive film) 또는 광학투명접착수지(OCR, Optically Clear Resin) 등을 포함할 수 있다. 제2 서브 코팅 패턴부(CP2a)는 금속 재료를 포함할 수 있다. 금속 재료로는 특별히 제한하지 않으나, 철강, 스테인리스 스틸(stainless steel), 주철(cast iron), 주강(steel casting), 탄소강(carbon steel), 및 니켈강(Invar) 중 적어도 어느 하나를 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 도 10a 내지 도 10d 등을 참고하여 설명한 제1 패드 영역(PA1)에서의 복수의 제1 표시 패드(DP-PD) 및 복수의 범프(DC-PD)에 대한 설명은 제2 패드 영역(PA2)에서의 복수의 제2 표시 패드(DP-CPD) 및 복수의 회로패드(CF-PD)에도 동일하게 적용될 수 있다. 즉, 복수의 함몰 패턴(RPT) 중 적어도 어느 하나가 제2 패드 영역(PA2)에 중첩할 수 있고, 복수의 함몰 패턴(RPT) 사이에 형성된 복수의 볼록 패턴(CVP) 각각의 적어도 일부는 복수의 제2 표시 패드(DP-CPD)에 중첩할 수 있다. 또한, 제2 패드 영역(PA2)에 중첩하는 베이스 기판(SUB)은 복수의 함몰 패턴(RPT)과 중첩하는 영역인 중첩부(AP-R) 및 복수의 함몰 패턴(RPT)과 비중첩하고, 복수의 볼록 패턴(CVP)과 중첩하는 영역인 비중첩부(AP-C)를 포함할 수 있다. 이에 따라, 비중첩부(AP-C)에서 복수의 제2 표시 패드(DP-CPD) 및 복수의 회로패드(CF-PD)의 접합면은 중첩부(AP-R)에서 복수의 제2 표시 패드(DP-CPD) 및 복수의 회로패드(CF-PD)의 접합면에 비하여 유효 접촉 면적이 클 수 있다.
도 11a 및 도 11b는 본 발명의 다른 실시예에 따른 표시 패널(DP)의 평면도들을 도시하였다.
도 11a를 참조하면, 베이스 기판(SUB)에는 하면으로부터 일정 두께로 함몰되는 복수의 함몰 패턴(RPT-a)이 정의될 수 있다. 복수의 함몰 패턴(RPT-a)은 제1 방향(DR1)을 따라 이격되고, 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 복수의 함몰 패턴(RPT-a)은 복수의 제1 표시 패드(DP-PD)와 평면상에서 비중첩할 수 있다. 복수의 볼록 패턴(CVP-a)은 복수의 함몰 패턴(RPT-a) 사이에 형성될 수 있다. 복수의 볼록 패턴(CVP-a)은 복수의 제1 표시 패드(DP-PD)와 중첩할 수 있다. 복수의 볼록 패턴(CVP-a)은 복수의 제1 표시 패드(DP-PD)에 전체적으로 중첩할 수 있다. 복수의 함몰 패턴(RPT-a) 및 복수의 볼록 패턴(CVP-a)은 제1 방향(DR1)을 따라 서로 교대로 배치될 수 있다.
복수의 함몰 패턴(RPT-a)에는 제2 코팅 패턴부(CP2)가 채워질 수 있다. 제2 코팅 패턴부(CP2)는 복수의 함몰 패턴(RPT-a) 각각을 전체적으로 채울 수 있다. 도시하지는 않았으나, 제2 코팅 패턴부(CP2)는 복수의 제1 표시 패드(DP-PD)에 인접한 제3 서브 코팅 패턴부 및 제3 서브 코팅 패턴부 아래에 배치되는 제4 서브 코팅 패턴부를 포함할 수 있다. 또한, 제1 서브 코팅 패턴부 및 제2 서브 코팅 패턴부에 대해 전술된 내용은 각각 제3 서브 코팅 패턴부 및 제4 서브 코팅 패턴부에 동일하게 적용될 수 있다.
도 11b를 참조하면, 베이스 기판(SUB)에는 하면으로부터 일정 두께로 함몰되는 복수의 함몰 패턴(RPT-b)이 정의될 수 있다. 베이스 기판(SUB)은 복수의 함몰 패턴(RPT-b) 사이에 형성된 복수의 볼록 패턴(CVP-b)를 포함할 수 있다. 복수의 함몰 패턴(RPT-b)은 제1 방향(DR1)을 따라 이격되어 정의되고, 제1 방향(DR1) 및 제2 방향(DR2)에 교차하는 방향인 제1 서브 방향(DR1a)으로 연장될 수 있다. 복수의 볼록 패턴(CVP-b)은 제1 방향(DR1)을 따라 이격되어 배치되고, 제1 방향(DR1) 및 제2 방향(DR2)에 교차하는 방향인 제1 서브 방향(DR1a)으로 연장될 수 있다. 복수의 함몰 패턴(RPT-b)과 복수의 볼록 패턴(CVP-b)은 제1 방향(DR1)을 따라 서로 교대로 배치될 수 있다.
복수의 제1 표시 패드(DP-PD) 각각은 복수의 함몰 패턴(RPT-b)과 중첩하는 제1 패드 부분(PDP1-1), 및 복수의 함몰 패턴(RPT-b)과 비중첩하고 복수의 볼록 패턴(CVP-b)과 중첩하는 제2 패드 부분(PDP2-1)을 포함할 수 있다.
이하 도 12, 및 도 13a 내지 도 13c 등을 참조하여 일 실시예의 표시 장치의 제조 방법에 대하여 설명한다. 이하 설명하는 일 실시예의 표시 장치의 제조 방법에 있어서, 상술한 일 실시예의 표시 장치에 대한 설명과 중복되는 내용은 다시 설명하지 않으며 차이점을 위주로 설명한다. 도 13a 내지 도 13c에는 제1 패드 영역(PA1, 도 7)에 배치되는 하나의 제1 패드(DP-PD1) 및 하나의 제2 패드(DP-PD2)에 대응하는 단면을 예시적으로 도시하였다.
도 12는 일 실시예의 표시 장치의 제조 방법을 나타낸 순서도이다. 도 13a 내지 도 13c는 각각 도 12에 도시된 일 실시예의 제조 방법의 단계에 대응하는 단계 중 일부를 개략적으로 나타낸 도면이다. 이하, 도 13a 내지 도 13c를 통해 제1 비전도성층(AF-D)을 통해 구동칩(DC)과 표시 패널(DP)을 본딩하는 방식이 도시되나, 제2 비전도성층(AF-C)을 통해 연성회로기판(PB)과 표시 패널(DP)을 본딩하는 방식도 이에 실질적으로 동일할 수 있다.
도 12를 참조하면, 일 실시예의 표시 장치의 제조 방법은 하면으로부터 함몰된 복수의 함몰 패턴이 정의되는 베이스 기판, 및 베이스 기판 상면에 배치되는 복수의 표시 패드를 포함하는 표시 패널을 제공하는 단계(S100), 회로 기판에 포함된 복수의 범프를 복수의 표시 패드와 정렬시키는 단계(S200), 복수의 범프를 복수의 표시 패드에 전기적으로 연결시키는 단계(S300), 및 복수의 함몰 패턴에 제1 코팅 패턴부를 형성하는 단계(S400)를 포함하는 것일 수 있다.
도 13a는 하면으로부터 함몰된 복수의 함몰 패턴이 정의된 베이스 기판, 및 베이스 기판의 상면에 배치되는 복수의 표시 패드를 포함하는 표시 패널을 제공하는 단계(S100) 및 회로 기판에 포함된 복수의 범프를 복수의 표시 패드와 정렬시키는 단계(S200)를 개략적으로 나타낸 것이다.
도 13a를 참조하면, 스테이지(ST) 상에 베이스 기판(SUB) 및 베이스 기판(SUB)의 상면에 배치되는 복수의 제1 표시 패드(DP-PD)를 포함하는 표시 패널(DP)이 배치될 수 있다. 베이스 기판(SUB)에는 베이스 기판(SUB) 하면으로부터 함몰된 복수의 함몰 패턴(RPT)이 정의될 수 있다. 베이스 기판(SUB)은 복수의 함몰 패턴(RPT) 사이에 형성된 복수의 볼록 패턴(CVP)을 포함하는 것일 수 있다. 이에 따라, 베이스 기판(SUB)은 복수의 함몰 패턴(RPT)에 중첩하는 영역인 중첩부(AP-R), 및 복수의 함몰 패턴과 비중첩하고 복수의 볼록 패턴(CVP)에 중첩하는 영역인 비중첩부(AP-C)를 포함할 수 있다.
표시 패널(DP) 상에 베이스층(BF) 및 베이스층(BF) 하면에 배치되는 복수의 범프(DC-PD)를 포함하는 구동칩(DC)이 제공될 수 있다. 즉, 표시 패널(DP)의 제1 패드(DP-PD1) 및 제2 패드(DP-PD2) 상에 제1 패드(DP-PD1) 및 제2 패드(DP-PD2) 각각에 대응하는 제1 범프(DC-PD1) 및 제2 범프(DC-PD2)를 포함하는 구동칩(DC)이 제공될 수 있다. 표시 패널(DP)과 구동칩(DC) 사이에는 제1 예비 비전도성층(AF-Da)이 제공될 수 있다. 스테이지(ST) 상에서 표시 패널(DP), 제1 예비 비전도성층(AF-Da), 및 구동칩(DC)이 순차적으로 배치될 수 있다.
한편, 본 명세서에서 제1 예비 비전도성층(AF-Da)은 표시 패널(DP)와 구동칩(DC)을 서로 결합시키는 최종의 제1 비전도성층(AF-D)으로 변환되기 이전 상태를 지칭하는 것이다. 또한, 스테이지(ST)의 상부면은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면과 나란한 것일 수 있다.
도 13b는 복수의 범프를 복수의 표시 패드에 전기적으로 연결시키는 단계(S300)를 개략적으로 나타낸 도면이다.
도 13a 및 도 13b를 참조하면, 복수의 범프를 복수의 표시 패드에 전기적으로 연결시키는 단계(S300)는 구동칩(DC)에 열 및 압력을 가압하여 스테이지(ST) 상에 순차적으로 적층된 표시 패널(DP), 제1 예비 비전도성층(AF-Da), 및 구동칩(DC)을 접합하는 단계일 수 있다. 예를 들어, 히팅 바(TB)를 통해 구동칩(DC)을 열 가압하여 표시 패널(DP), 제1 예비 비전도성층(AF-Da), 및 구동칩(DC)을 가압할 수 있다.
히팅 바(TB)의 가압하는 방향은 스테이지(ST)에 수직하는 제3 방향(DR3)으로, 구동칩(DC) 상측에서 고온 및 고압의 조건으로 표시 패널(DP), 제1 예비 비전도성층(AF-Da), 및 구동칩(DC)을 가압 및 가열할 수 있다. 소정의 온도를 갖는 히팅 바(TB)를 사용하여 열 압착함에 따라 제1 범프(DC-PD1) 및 제2 범프(DC-PD2) 각각이 제1 예비 비전도성층(AF-Da)을 관통하여 제1 패드(DP-PD1) 및 제2 패드(DP-PD2)와 접촉할 수 있다. 즉, 구동칩(DC)의 상부에서 가해진 열 압력을 통해, 제1 범프(DC-PD1) 및 제2 범프(DC-PD2) 각각이 제1 패드(DP-PD1) 및 제2 패드(DP-PD2)와 전기적으로 연결될 수 있다. 이 때, 제1 패드(DP-PD1)와 제1 범프(DC-PD1) 사이 및 제2 패드(DP-PD2)와 제2 범프(DC-PD2) 사이 각각에 중첩한 제1 예비 비전도성층(AF-Da)은 물리적 압력에 의해 다른 공간으로 이동될 수 있다. 이후, 제1 예비 비전도성층(AF-Da)은 경화되어 서로 접촉된 제1 패드(DP-PD1)와 제1 범프(DC-PD1), 및 제2 패드(DP-PD2)와 제2 범프(DC-PD2) 사이를 충전하는 도 13b의 제1 비전도성층(AF-D)으로 변환될 수 있다.
압착 공정 시 제1 패드(DP-PD1)와 제1 범프(DC-PD1)의 접촉면과 제2 패드(DP-PD2)와 제2 범프(DC-PD2)의 접촉면 각각에서, 중첩부(AP-R)와 중첩하는 면은 제1 접촉면으로 정의될 수 있고, 비중첩부(AP-C)와 중첩하는 면은 제1 접촉면으로 정의될 수 있다. 제2 접촉면은 복수의 볼록 패턴(CVP)과 중첩함에 따라 복수의 함몰 패턴(RPT)와 중첩하는 제1 접촉면에 비해 히팅 바(TB)에 의해 받는 하중 압력이 더 클 수 있다. 이에 따라, 압착 공정 이후 제2 접촉면은 제1 접촉면에 비해 복수의 제1 표시 패드(DP-PD) 및 복수의 범프(DC-PD) 간의 유효 접촉 면적이 더 커질 수 있고, 접촉 저항이 감소될 수 있다.
도 13c는 복수의 함몰 패턴에 제1 코팅 패턴부를 형성하는 단계(S400)를 개략적으로 나타낸 도면이다.
도 13c를 참조하면, 베이스 기판(SUB) 하면에 정의된 복수의 함몰 패턴(RPT) 각각에 제1 코팅 패턴부(CP1)가 충전될 수 있다. 제1 코팅 패턴부(CP1)는 액상으로 제공되어 복수의 함몰 패턴(RPT) 각각에 의해 정의되는 공간을 충전할 수 있다. 이후, 복수의 함몰 패턴(RPT) 각각에 충전된 제1 코팅 패턴부(CP1)를 경화시켜 도 13c에 도시된 바와 같이 표시 패널(DP) 하부에 제1 코팅 패턴부(CP1)가 형성될 수 있다. 제1 코팅 패턴부(CP1)는 복수의 함몰 패턴(RPT) 각각의 형상에 대응되도록 충전된 후, 열 또는 광에 의해 경화(hardening)되어 형성되므로 베이스 기판(SUB)의 하면에는 단차가 형성되지 않을 수 있다. 그러나, 제1 코팅 패턴부(CP1)의 형성 방법이 이에 제한되는 것은 아니고, 제1 코팅 패턴부(CP1)를 형성하는 재료 종류에 따라 다양하게 변경될 수 있다.
종래 표시 패널 및 회로 기판을 접속하는 수단으로 비전도성의 접착 부재를 구비하는 경우, 압착 공정 시 패드와 범프 사이에 남아있는 접착 부재로 인해 패드와 범프 사이의 들뜸 현상이 발생할 수 있다. 이러한 패드와 범프 사이의 단락 문제나 들뜸 현상을 방지하기 위해 압착 공정 시 압축 하중을 증가시키는 방식이 사용될 수 있으나, 이러한 방식은 패드 및 범프가 중첩하는 부분에서 응력이 집중되어 패드 및 범프 사이나 가장자리에서 크랙이 형성될 수 있고, 그 결과 표시 장치의 파손을 야기할 수 있다. 또한, 표시 패널의 패드와 구동칩의 범프는 제조 공정 오차에 의해 높이 단차가 발생할 수 있으며, 이러한 높이 단차는 압착 공정 시 패드와 범프 사이의 단락을 유발할 수 있다.
본 발명의 일 실시예에 따르면, 복수의 표시 패드를 포함하는 패드 영역에서 베이스 기판에는 상기 베이스 기판 하면으로부터 함몰된 복수의 함몰 패턴이 정의되고, 복수의 함몰 패턴 사이에는 복수의 볼록 패턴이 형성될 수 있다. 복수의 표시 패드 및 복수의 범프 간의 접촉면에 있어서, 복수의 볼록 패턴에 중첩한 비중첩부의 유효 접촉 면적은 복수의 함몰 패턴에 중첩한 중첩부의 유효 접촉 면적보다 증가될 수 있어, 복수의 표시 패드 및 복수의 범프 간의 접촉 저항이 감소될 수 있다. 또한, 복수의 볼록 패턴과 중첩하는 영역에서 상기 복수의 표시 패드와 복수의 범프는 선택적으로 압축 하중이 증가되어 패드와 범프 사이에 남아있는 비전도성층을 최소화할 수 있다. 더하여, 비중첩부에서 선택적으로 압축 하중이 증가될 수 있으므로 열 압착 공정에서 발생하는 응력 집중을 완화하여 표시 장치의 파손을 방지할 수 있고, 패드 또는 범프의 높이 단차가 발생하더라도 단차의 보정이 가능할 수 있으므로 표시 장치의 접속 신뢰성이 더욱 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 DP: 표시 패널
CS: 회로 기판 DC: 구동칩
CF: 연성회로기판 AF-D, AF-C: 비전도성층
PA: 패드 영역 SUB: 베이스 기판
DP-PD, DP-CPD: 표시 패드 RPT: 함몰 패턴
CVP: 볼록 패턴 CP1: 제1 코팅 패턴부

Claims (20)

  1. 표시 영역, 및 상기 표시 영역에 인접한 패드 영역을 포함하는 표시 패널; 및
    상기 표시 패널에 전기적으로 연결되는 회로 기판을 포함하고,
    상기 표시 패널은
    상기 패드 영역에 배치되고, 제1 방향을 따라 배열되는 복수의 표시 패드; 및
    상기 복수의 표시 패드가 배치되는 상면 및 상기 상면에 대향하는 하면을 포함하고, 상기 하면으로부터 함몰되는 복수의 함몰 패턴이 정의되는 베이스 기판을 포함하고,
    상기 복수의 함몰 패턴 중 적어도 하나는 상기 패드 영역에 중첩하는 표시 장치.
  2. 제1항에 있어서,
    상기 복수의 함몰 패턴 각각은 상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향을 따라 이격되어 정의되는 표시 장치.
  3. 제1항에 있어서,
    상기 복수의 함몰 패턴 각각이 상기 베이스 기판의 상기 하면으로부터 함몰된 깊이는 상기 베이스 기판의 두께보다 작은 표시 장치.
  4. 제1항에 있어서,
    상기 복수의 표시 패드 각각은
    상기 복수의 함몰 패턴과 중첩하는 제1 패드 부분; 및
    상기 복수의 함몰 패턴과 비중첩하는 제2 패드 부분을 포함하는 표시 장치.
  5. 제1항에 있어서,
    상기 회로 기판은 상기 복수의 표시 패드 각각에 대응하는 복수의 범프를 포함하고, 상기 복수의 범프 각각은 상기 복수의 표시 패드 각각에 접촉하는 표시 장치.
  6. 제1항에 있어서,
    상기 회로 기판 및 상기 표시 패널 사이에 배치되는 비전도성층을 더 포함하는 표시 장치.
  7. 제1항에 있어서,
    상기 표시 패널은 상기 복수의 함몰 패턴을 채우는 제1 코팅 패턴부를 더 포함하고,
    상기 제1 코팅 패턴부의 높이는 상기 복수의 함몰 패턴의 깊이와 실질적으로 동일한 표시 장치.
  8. 제7항에 있어서,
    상기 제1 코팅 패턴부는
    상기 복수의 표시 패드에 인접한 제1 서브 코팅 패턴부; 및
    상기 제1 서브 코팅 패턴부 아래에 배치되는 제2 서브 코팅 패턴부를 포함하고,
    상기 제2 서브 코팅 패턴부의 경도는 상기 제1 서브 코팅 패턴부의 경도보다 큰 표시 장치.
  9. 제1항에 있어서,
    상기 베이스 기판은
    상기 복수의 표시 패드 아래에 배치되는 제1 기판; 및
    상기 제1 기판 아래에 배치되는 제2 기판을 포함하고,
    상기 복수의 함몰 패턴 각각은 상기 제2 기판에 정의되는 표시 장치.
  10. 제9항에 있어서,
    상기 복수의 함몰 패턴 각각은 상기 제2 기판을 관통하도록 정의되는 표시 장치.
  11. 제9항에 있어서,
    상기 복수의 함몰 패턴 각각은 상기 제2 기판의 하면으로부터 함몰되고,
    상기 복수의 함몰 패턴 각각이 상기 제2 기판의 하면으로부터 함몰된 깊이는 상기 제2 기판의 두께보다 작은 표시 장치.
  12. 제1항에 있어서,
    상기 복수의 함몰 패턴 각각은 상기 복수의 표시 패드에 비중첩하고, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고, 상기 제1 방향을 따라 이격되어 정의되는 표시 장치.
  13. 제12항에 있어서,
    상기 표시 패널은 상기 복수의 함몰 패턴을 채우는 제2 코팅 패턴부를 더 포함하는 표시 장치.
  14. 제1항에 있어서,
    상기 복수의 함몰 패턴 각각은 상기 제1 방향에 대해 소정의 각도로 기울어진 제1 서브 방향으로 연장된 표시 장치.
  15. 상면 및 상기 상면에 대향하는 하면을 포함하고, 상기 하면으로부터 함몰되는 복수의 함몰 패턴이 정의되는 베이스 기판, 및 상기 베이스 기판의 상기 상면에 배치되고, 제1 방향을 따라 배열되는 복수의 표시 패드를 포함하는 표시 패널; 및
    상기 표시 패널에 전기적으로 연결되는 회로 기판; 을 포함하고,
    상기 베이스 기판은 상기 복수의 함몰 패턴 사이에 형성되는 복수의 볼록 패턴을 포함하고, 상기 복수의 볼록 패턴 각각의 적어도 일부는 평면상에서 상기 복수의 표시 패드와 중첩하는 표시 장치.
  16. 제15항에 있어서,
    상기 복수의 볼록 패턴 각각은 상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향을 따라 이격되어 정의되는 표시 장치.
  17. 제15항에 있어서,
    상기 복수의 표시 패드 각각은
    상기 복수의 볼록 패턴과 비중첩하는 제1 패드 부분; 및
    상기 복수의 볼록 패턴과 중첩하는 제2 패드 부분을 포함하는 표시 장치.
  18. 제15항에 있어서,
    상기 복수의 함몰 패턴 각각은 상기 복수의 표시 패드와 비중첩하고, 상기 제1 방향을 따라 이격되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 표시 장치.
  19. 제15항에 있어서,
    상기 회로 기판 및 상기 표시 패널 사이에 배치되는 비전도성층을 더 포함하는 표시 장치.
  20. 상면 및 상기 상면과 대향하는 하면을 포함하고, 상기 하면으로부터 함몰된 복수의 함몰 패턴이 정의된 베이스 기판, 및 상기 베이스 기판의 상기 상면에 배치되는 복수의 표시 패드를 포함하는 표시 패널을 제공하는 단계;
    복수의 범프를 포함하는 회로 기판을 제공하여, 상기 회로 기판에 포함된 상기 복수의 범프를 상기 복수의 표시 패드와 정렬시키는 단계;
    상기 회로 기판에 열 압력을 가압함으로써, 상기 복수의 범프를 상기 복수의 표시 패드에 전기적으로 연결시키는 단계; 및
    상기 복수의 함몰 패턴에 제1 코팅 패턴부를 형성하는 단계; 를 포함하고,
    상기 복수의 범프를 상기 복수의 표시 패드에 전기적으로 연결시키는 단계에서, 상기 복수의 함몰 패턴 사이에 형성되는 복수의 볼록 패턴 각각의 적어도 일부는 상기 복수의 표시 패드에 중첩하는 표시 장치의 제조 방법.
KR1020210080311A 2021-06-21 2021-06-21 표시 장치 및 이의 제조 방법 KR20220169981A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210080311A KR20220169981A (ko) 2021-06-21 2021-06-21 표시 장치 및 이의 제조 방법
CN202210500564.6A CN115605051A (zh) 2021-06-21 2022-05-09 显示装置
US17/746,893 US20220406873A1 (en) 2021-06-21 2022-05-17 Display device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210080311A KR20220169981A (ko) 2021-06-21 2021-06-21 표시 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20220169981A true KR20220169981A (ko) 2022-12-29

Family

ID=84490732

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210080311A KR20220169981A (ko) 2021-06-21 2021-06-21 표시 장치 및 이의 제조 방법

Country Status (3)

Country Link
US (1) US20220406873A1 (ko)
KR (1) KR20220169981A (ko)
CN (1) CN115605051A (ko)

Also Published As

Publication number Publication date
CN115605051A (zh) 2023-01-13
US20220406873A1 (en) 2022-12-22

Similar Documents

Publication Publication Date Title
US10725353B2 (en) Display device
US11316001B2 (en) Display device having data line interconnections in a display area
US11037497B2 (en) Display device including shielding layers
KR20210018700A (ko) 접착 부재 및 이를 포함한 표시장치
KR20200129211A (ko) 표시장치
KR102635524B1 (ko) 표시장치 및 이의 제조 방법
CN111796704B (zh) 电子设备
KR20200010710A (ko) 표시장치 및 표시장치 제조방법
KR20200099223A (ko) 표시 장치 및 이의 제조 방법
KR20220169981A (ko) 표시 장치 및 이의 제조 방법
US20220317489A1 (en) Adhesive member and display device comprising adhesive member and method for manufacturing
KR20230103658A (ko) 표시장치
CN113889505A (zh) 显示装置
KR20210094195A (ko) 접착 부재, 이를 포함한 표시장치, 및 표시장치의 제조 방법
US20220386476A1 (en) Electronic device and method of manufacturing the same
CN111627397A (zh) 显示设备
US11871630B2 (en) Display device
US20240057414A1 (en) Display device and manufacturing method for the same
US20220216177A1 (en) Display device and method for manufacturing thereof
US11805685B2 (en) Electronic device including conductive adhesive layer
US20240069658A1 (en) Display device
KR20240048065A (ko) 표시장치
KR20230132647A (ko) 표시장치 및 이를 포함하는 전자장치
CN117202706A (zh) 显示装置及其制造方法
CN116367612A (zh) 显示装置