KR20210091867A - 표시 장치 - Google Patents

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KR20210091867A
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김현
송승민
이민성
이상훈
지선범
홍정은
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Abstract

표시 장치는 베이스층의 액티브 영역에 배치된 화소를 포함하는 회로 소자층, 발광 소자층, 상기 발광 소자층을 커버하고, 유기층을 포함하는 박막 봉지층 및 상기 박막 봉지층 상에 배치되고, 감지 전극 및 상기 감지 전극에 연결된 감지 신호 배선을 포함하는 입력 감지층을 포함하고, 상기 회로 소자층은, 상기 베이스층의 주변 영역에서 상기 감지 신호 배선과 중첩하여 배치되는 연결 배선 및 상기 주변 영역에서 상기 감지 신호 배선과 상기 연결 배선을 접속하는 콘택부를 포함하고, 상기 콘택부는 평면상에서 상기 박막 봉지층의 상기 유기층으로부터 이격된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 상세하게는 외부 입력을 감지할 수 있는 표시 장치에 관한 것이다.
전자 장치는 전기적 신호에 따라 활성화된다. 전자 장치는 영상을 표시하는 표시 패널과 외부 입력을 감지하는 입력 감지부와 같이 다양한 전자 부품들로 구성된 장치들을 포함할 수 있다. 전자 부품들은 다양하게 배열된 신호 라인들에 의해 전기적으로 서로 연결될 수 있다.
신호 라인들은 전자 부품들의 수나 처리 환경에 따라 다양한 수로 제공될 수 있으며, 정해진 패널 영역 내에서 전기적 신호 간섭 방지를 위해 적정 공간에 배열되도록 설계된다. 신호 라인들은 패드들을 통해 외부에서 인가되는 전기적 신호들을 제공받을 수 있다. 표시 장치의 신호 처리 속도나 처리 데이터가 증가할수록 많은 수의 신호 라인들과 패드들이 요구된다. 또한 신호 라인들 중 일부는 표시 장치의 베젤 영역에 배치되어야 한다. 최근 표시 장치의 베젤 영역을 최소화하기 위한 다양한 노력들이 계속되고 있다.
본 발명의 목적은 베젤 영역을 최소활 수 있는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 표시 장치는 액티브 영역과 상기 액티브 영역의 외측에 배치된 주변 영역을 포함하는 베이스층, 상기 베이스층의 상기 액티브 영역에 배치된 화소를 포함하는 회로 소자층, 상기 회로 소자층 상에 구비된 발광 소자들을 포함하는 발광 소자층, 상기 발광 소자층을 커버하고, 유기층을 포함하는 박막 봉지층, 및 상기 박막 봉지층 상에 배치되고, 감지 전극 및 상기 감지 전극에 연결된 감지 신호 배선을 포함하는 입력 감지층을 포함한다. 상기 회로 소자층은, 상기 주변 영역에서 상기 감지 신호 배선과 중첩하여 배치되는 연결 배선 및 상기 주변 영역에서 상기 감지 신호 배선과 상기 연결 배선을 접속하는 콘택부를 포함하고, 상기 콘택부는 평면상에서 상기 박막 봉지층의 상기 유기층으로부터 이격된다.
예시적인 실시예에서, 상기 박막 봉지층은, 상기 발광 소자층과 상기 유기층 사이에 배치되는 제1 무기층 및 상기 상기 유기층을 커버하는 제2 무기층을 더 포함할 수 있다.
예시적인 실시예에서, 상기 콘택부는 상기 제2 무기층을 관통하여 정의된 콘택홀을 포함하고, 상기 감지 신호 배선은 상기 콘택홀을 통해 상기 연결 배선과 접속될 수 있다.
예시적인 실시예에서, 상기 회로 소자층 상에 배치되고, 상기 액티브 영역을 둘러싸며 배치되는 댐부를 더 포함하고, 상기 제2 무기층은 상기 댐부를 커버할 수 있다.
예시적인 실시예에서, 상기 콘택부는 상기 댐부의 외측에 배치될 수 있다.
예시적인 실시예에서, 상기 감지 전극은, 제1 감지 전극 및 상기 제1 감지 전극과 전기적으로 절연되어 정전 용량을 형성하는 제2 감지 전극을 포함할 수 있다.
예시적인 실시예에서, 상기 감지 신호 배선은 상기 제1 감지 전극에 연결될 수 있다.
예시적인 실시예에서, 상기 제1 감지 전극은 제1 감지 패턴들 및 상기 제1 감지 패턴들을 전기적으로 연결하는 제1 연결 패턴을 포함하고, 상기 제2 감지 전극들은 제2 감지 패턴들 및 상기 제2 감지 패턴들을 전기적으로 연결하는 제2 연결 패턴을 포함할 수 있다.
예시적인 실시예에서, 상기 입력 감지층은 상기 박막 봉지층 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 제1 입력 절연층 및 상기 제1 입력 절연층 상에 배치된 제2 도전층을 포함하고, 상기 감지 신호 배선은 상기 제2 도전층에 배치되고, 상기 제1 도전층과 상기 제2도전층은 서로 접촉될 수 있다.
예시적인 실시예에서, 상기 회로 소자층은 상기 베이스층의 상기 주변 영역에 배치되어 상기 화소로 구동 신호를 공급하는 구동 신호 배선을 더 포함하고, 상기 연결 배선은 상기 구동 신호 배선과 동일한 층에서 서로 이격하여 배치될 수 있다.
예시적인 실시예에서, 상기 회로 소자층은 상기 베이스층의 상기 주변 영역에 배치되어 상기 화소로 구동 신호를 공급하는 구동 신호 배선을 더 포함하고, 상기 연결 배선은 평면상에서 상기 구동 신호 배선과 다른 층에서 중첩하여 배치될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 액티브 영역과 상기 액티브 영역의 외측에 배치된 주변 영역을 포함하는 베이스층, 상기 베이스층의 상기 액티브 영역에 배치된 화소를 포함하는 회로 소자층, 상기 회로 소자층 상에 구비된 발광 소자들을 포함하는 발광 소자층, 상기 발광 소자층을 커버하고, 유기층을 포함하는 박막 봉지층 및 상기 박막 봉지층 상에 배치되고, 감지 전극 및 상기 감지 전극에 연결된 감지 신호 배선을 포함하는 입력 감지층을 포함한다. 상기 회로 소자층은, 상기 베이스층의 상기 주변 영역에 배치되어 상기 화소로 구동 신호를 공급하는 구동 신호 배선, 상기 주변 영역에서 상기 구동 신호 배선과 중첩하여 배치되는 연결 배선 및 상기 주변 영역에서 상기 감지 신호 배선과 상기 연결 배선을 접속하는 콘택부를 포함한다. 상기 콘택부는 평면상에서 상기 박막 봉지층의 상기 유기층으로부터 이격된다.
예시적인 실시예에서, 상기 박막 봉지층은, 상기 발광 소자층과 상기 유기층 사이에 배치되는 제1 무기층 및 상기 상기 유기층을 커버하는 제2 무기층을 더 포함할 수 있다.
예시적인 실시예에서, 상기 콘택부는 상기 제2 무기층을 관통하여 정의된 콘택홀을 포함하고, 상기 감지 신호 배선은 상기 콘택홀을 통해 상기 연결 배선과 접속될 수 있다.
예시적인 실시예에서, 상기 회로 소자층 상에 배치되고, 상기 액티브 영역을 둘러싸며 배치되는 댐부를 더 포함하되, 상기 제2 무기층은 상기 댐부를 커버할 수 있다.
예시적인 실시예에서, 상기 콘택부는 상기 댐부의 외측에 배치될 수 있다.
예시적인 실시예에서, 상기 감지 전극은, 제1 감지 전극 및 상기 제1 감지 전극과 전기적으로 절연되어 정전 용량을 형성하는 제2 감지 전극을 포함할 수 있다.
예시적인 실시예에서, 상기 감지 신호 배선은 상기 제1 감지 전극에 연결될 수 있다.
예시적인 실시예에서, 상기 제1 감지 전극은 제1 감지 패턴들 및 상기 제1 감지 패턴들을 전기적으로 연결하는 제1 연결 패턴을 포함하고, 상기 제2 감지 전극들은 제2 감지 패턴들 및 상기 제2 감지 패턴들을 전기적으로 연결하는 제2 연결 패턴을 포함할 수 있다.
예시적인 실시예에서, 상기 입력 감지층은 상기 박막 봉지층 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 제1 입력 절연층 및 상기 제1 입력 절연층 상에 배치된 제2 도전층을 포함하고, 상기 감지 신호 배선은 상기 제2 도전층에 배치되고, 상기 제1 도전층과 상기 제2도전층은 서로 접촉될 수 있다.
이와 같은 구성을 갖는 표시 장치는 표시 패널의 신호 배선들 중 일부를 입력 감지층의 신호 배선으로 이용할 수 있다. 따라서 표시 장치의 베젤 영역을 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 도 2에 도시된 표시 패널의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 5는 도 4에 도시된 복수의 화소들 중 어느 하나의 회로 구성을 보여주는 도면이다.
도 6은 본 발명의 일 실시예에 따른 입력 감지층의 평면도이다.
도 7은 도 6에 도시된 제1 영역을 확대한 평면도이다.
도 8은 도 7의 I-I'에 대응하는 단면을 도시하였다.
도 9는 도 7의 II-II'에 대응하는 단면을 도시하였다.
도 10은 도 7의 II-II'에 대응하는 단면의 다른 실시예를 도시한다.
도 11은 본 발명의 일 실시예에 따른 입력 감지층의 평면도이다.
도 12는 본 발명의 일 실시예에 따른 입력 감지층의 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(DD)의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치(DD)의 단면도이다.
도 1에 도시된 것과 같이, 표시 장치(DD)는 표시면(DD-IS)을 통해 이미지(IM)를 표시할 수 있다. 표시면(DD-IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(DD-IS)의 법선 방향, 즉 표시 장치(DD)의 두께 방향은 제3 방향축(DR3)이 지시한다.
이하에서 설명되는 각 부품들 또는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 본 실시예에서 도시된 제1 내지 제3 방향축들(DR1, DR2, DR3)은 예시에 불과하다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 정의되고, 동일한 도면 부호를 참조한다.
본 발명의 일 실시예에서 평면형 표시면을 구비한 표시 장치(DD)를 도시하였으나, 이에 제한되지 않는다. 표시 장치(DD)는 곡면형 표시면을 더 포함할 수 있다. 표시 장치(DD)는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시 영역들을 포함하고, 예컨대, 다각 기둥형 표시면을 포함할 수도 있다.
본 실시예에 따른 표시 장치(DD)는 리지드 표시 장치일 수 있다. 그러나 이에 제한되지 않고, 본 발명에 따른 표시 장치(DD)는 플렉서블 표시 장치일 수 있다. 플렉서블 표시 장치는 폴딩 가능한 폴더블 표시 장치 또는 일부 영역이 밴딩된 밴딩형 표시 장치를 포함할 수 있다.
본 실시예에서 도 1에는 휴대폰 단말기에 적용될 수 있는 표시 장치(DD)를 예시적으로 도시하였다. 도시하지 않았으나, 메인보드에 실장된 전자 모듈들, 카메라 모듈, 전원 모듈 등이 표시 장치(DD)과 함께 브라켓/케이스 등에 배치됨으로써 휴대폰 단말기를 구성할 수 있다. 본 발명에 따른 표시 장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자 장치를 비롯하여, 태블릿, 자동차 네비게이션, 게임기, 스마트 워치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 1에 도시된 것과 같이, 표시면(DD-IS)은 이미지(IM)가 표시되는 이미지 영역(DD-DA) 및 이미지 영역(DD-DA)에 인접한 베젤 영역(DD-NDA)을 포함한다. 베젤 영역(DD-NDA)은 이미지가 표시되지 않는 영역이다. 도 1에는 이미지(IM)의 일 예로 아이콘 이미지들을 도시하였다.
도 1에 도시된 것과 같이, 이미지 영역(DD-DA)은 실질적으로 사각형상일 수 있다. "실질적으로 사각형상"이란 수학적 의미의 사각형상을 포함할 뿐만 아니라 꼭지점 영역(또는 코너 영역)에 꼭지점이 정의되지 않고 곡선의 경계가 정의된 사각형상을 포함한다.
베젤 영역(DD-NDA)은 이미지 영역(DD-DA)을 에워싸을 수 있다. 다만, 이에 제한되지 않고, 이미지 영역(DD-DA)과 베젤 영역(DD-NDA)은 다른 형상으로 디자인될 수 있다. 베젤 영역(DD-NDA)은 이미지 영역(DD-DA)의 일측에만 배치될 수도 있다. 표시 장치(DD)와 전자장치의 다른 구성요소의 결합 형태에 따라 베젤 영역(DD-NDA)은 외부에 노출되지 않을 수도 있다.
본 발명의 일 실시예에 따른 표시 장치(DD)는 외부에서 인가되는 사용자의 입력(TC)을 감지할 수 있다. 사용자의 입력(TC)은 사용자 신체의 일부, 스타일러스 펜 등의 기구와 같은 다양한 외부 입력들 중 어느 하나 또는 그들의 조합일 수 있다. 표시 장치(DD)는 사용자의 입력(TC)에 의한 반사광, 온도, 압력, 초음파. 전자기 중 어느 하나 또는 그들의 조합의 변화를 감지하여 사용자의 입력(TC)을 감지할 수 있다. 본 실시예에서, 사용자의 입력(TC)은 표시 장치(DD)의 전면에 인가되는 사용자의 손에 의한 터치 입력인 것으로 가정하고 설명하나, 이는 예시적인 것이며, 상술한 바와 같이 사용자의 입력(TC)은 다양한 형태로 제공될 수 있다. 또한, 표시 장치(DD)는 표시 장치(DD)의 구조에 따라 표시 장치(DD)의 측면이나 배면에 인가되는 사용자의 입력(TC)을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 2는 제1 방향축(DR1)과 제3 방향축(DR3)이 정의하는 표시 장치(DD)의 단면을 도시하였다. 도 2에 있어서, 표시 장치(DD)의 구성요소들은 그들의 적층 관계를 설명하기 위해 단순하게 도시되었다.
본 발명의 일 실시예에 따른 표시 장치(DD)는 표시 패널(DP), 입력 감지층(ISL), 반사 방지 부재(RPP, anti-reflector), 및 윈도우(WP)를 포함할 수 있다. 표시 패널(DP), 입력 감지층(ISL), 반사 방지 부재(RPP), 및 윈도우(WP) 중 적어도 일부의 구성 요소들은 연속 공정에 의해 형성되거나, 적어도 일부의 구성 요소들은 접착 부재를 통해 서로 결합될 수 있다. 접착 부재(ADS)는 감압 접착 필름(PSA, Pressure Sensitive Adhesive film), 광학 투명 접착 필름(OCA, Optically Clear Adhesive film) 또는 광학 투명 접착 수지(OCR, Optically Clear Resin)와 같은 투명한 접착 부재일 수 있다. 이하에서 설명되는 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다. 본 발명의 일 실시예에서 반사 방지 부재(RPP) 및 윈도우(WP)는 다른 구성요소로 대체되거나 생략될 수 있다.
도 2에 있어서, 입력 감지층(ISL), 반사 방지 부재(RPP, anti-reflector), 및 윈도우(WP) 중 표시 패널(DP)과 연속공정을 통해 형성된 입력 감지층(ISL)은 표시 패널(DP)에 직접 배치된다. 본 명세서에서 "B 구성요소가 A 구성요소 상에 직접 배치된다"는 것은 A 구성요소와 B 구성요소 사이에 별도의 접착층/접착부재가 배치되지 않는 것을 의미한다. B 구성요소는 A 구성요소가 형성된 이후에 A 구성요소가 제공하는 베이스면 상에 연속공정을 통해 형성된다.
본 실시예에서 반사 방지 부재(RPP, anti-reflector) 및 윈도우(WP)는 "패널" 타입이고, 입력 감지층(ISL)은 "층" 타입이다. "패널" 타입은 베이스 면을 제공하는 베이스층, 예컨대 합성수지 필름, 복합재료 필름, 유리 기판 등을 포함하지만, "층" 타입은 상기 베이스층이 생략될 수 있다. 다시 말해, "층" 타입의 구성요소들은 다른 구성요소가 제공하는 베이스면 상에 배치된다. 본 발명의 일 실시예에서 반사 방지 부재(RPP, anti-reflector) 및 윈도우(WP)은 "층" 타입일 수도 있다.
표시 패널(DP)은 이미지를 생성하고, 입력 감지층(ISL)은 외부 입력(예컨대, 터치 이벤트)의 좌표정보를 획득한다. 별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시 장치(DD)는 표시 패널(DP)의 하면에 배치된 보호 부재를 더 포함할 수 있다. 보호부재와 표시 패널(DP)은 접착부재를 통해 결합될 수 있다.
본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기 발광 표시 패널 또는 퀀텀닷 발광 표시 패널일 수 있다. 상기 패널들은 발광소자의 구성물질에 따라 구별된다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷 및/또는 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기 발광 표시 패널로 설명된다.
반사 방지 부재(RPP)는 윈도우(WP)의 상측으로부터 입사되는 외부광의 반사율을 감소시킨다. 본 발명의 일 실시예에 따른 반사 방지 부재(RPP)는 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅 타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다. 위상지연자(retarder) 및 편광자(polarizer) 자체 또는 보호필름이 반사 방지 부재(RPP)의 베이스층으로 정의될 수 있다.
본 발명의 일 실시예에 따른 반사 방지 부재(RPP)는 컬러 필터들을 포함할 수 있다. 컬러 필터들은 소정의 배열을 갖는다. 표시 패널(DP)에 포함된 화소들의 발광컬러들을 고려하여 컬러 필터들의 배열이 결정될 수 있다. 반사 방지 부재(RPP)는 컬러필터들에 인접한 블랙매트릭스를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반사 방지 부재(RPP)는 상쇄간섭 구조물을 포함할 수 있다. 예컨대, 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1 반사층과 제2 반사층을 포함할 있다. 제1 반사층 및 제2 반사층에서 각각 반사된 제1 반사광과 제2 반사광은 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소된다.
본 발명의 일 실시예에 따른 윈도우(WP)는 유리 기판 및/또는 합성수지 필름 등을 포함할 수 있다. 윈도우(WP)는 단층으로 제한되지 않는다. 윈도우(WP)는 접착 부재로 결합된 2 이상의 필름들을 포함할 수 있다. 별도로 도시하지는 않았으나, 윈도우(WP)는 기능성 코팅층을 더 포함할 수 있다. 기능성 코팅층은 지문 방지층, 반사 방지층, 및 하드 코팅층 등을 포함할 수 있다.
도 3은 도 2에 도시된 표시 패널(DP)의 단면도이다.
도 3에 도시된 것과 같이, 표시 패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 발광 소자층(DP-OLED) 및 박막 봉지층(TFE)을 포함한다. 도 1에 도시된 이미지 영역(DD-DA) 및 베젤 영역(DD-NDA)에 대응하는 액티브 영역(AA)과 주변 영역(NAA)이 표시 패널(DP)에 정의될 수 있다. 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 "서로 중첩한다"는 것을 의미하나, 동일한 면적 및/또는 동일한 형상을 갖는 것으로 제한되지 않는다.
베이스층(BL)은 적어도 하나의 합성수지 필름을 포함할 수 있다. 베이스층(BL)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BL) 상에는 회로 소자층(DP-CL)이 배치된다. 회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자들을 포함한다. 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 회로 소자들은 신호 라인들 및 화소 구동 회로 등을 포함할 수 있다.
회로 소자층(DP-CL) 상에는 발광 소자층(DP-OLED)이 배치된다. 발광 소자층(DP-OLED)은 발광소자로써 유기발광 다이오드들을 포함한다. 발광 소자층(DP-OLED)은 화소 정의막과 같은 유기층을 더 포함할 수 있다.
박막 봉지층(TFE)은 발광 소자층(DP-OLED) 상에 배치되어 발광 소자층(DP-OLED)을 봉지할 수 있다. 박막 봉지층(TFE)은 액티브 영역(AA)을 전체적으로 커버할 수 있다. 박막 봉지층(TFE)은 주변 영역(NAA)의 일부 영역을 커버할 수 있다.
박막 봉지층(TFE)은 복수 개의 박막들을 포함한다. 일부 박막은 광학 효율을 향상시키기 위해 배치되고, 일부 박막은 유기발광 다이오드들을 보호하기 위해 배치된다. 박막 봉지층(TFE)에 대한 상세한 설명은 후술한다.
도 4는 본 발명의 일 실시예에 따른 표시 패널(DP)의 평면도이다.
도 4에 도시된 것과 같이, 표시 패널(DP)은 스캔 구동 회로(SDC), 복수 개의 신호 라인들(SGL, 이하 신호 라인들), 복수 개의 신호 패드들(DP-PD, ISL-PD, 이하 신호 패드들) 및 복수 개의 화소들(PX, 이하 화소들)을 포함할 수 있다.
스캔 구동 회로(SDC)는 복수 개의 스캔 신호들(이하, 스캔 신호들)을 생성하고, 스캔 신호들을 후술하는 복수 개의 스캔 라인들(SL, 이하 스캔 라인들)에 순차적으로 출력한다.　스캔 구동 회로(SDC)는 스캔 신호들뿐만 아니라 다른 제어 신호들을 화소들(PX)로 출력할 수 있다.
스캔 구동 회로(SDC)는 화소들(PX) 내 트랜지스터들과 동일한 공정, 공정을 통해 형성된 복수 개의 트랜지스터들을 포함할 수 있다.
신호 라인들(SGL)은 스캔 라인들(SL), 데이터 라인들(DL), 전원 라인(PL), 발광 제어 라인들(EL) 및 제어신호 라인(CSL)을 포함한다. 스캔 라인들(SL), 데이터 라인들(DL) 및 발광 제어 라인들(EL) 각각은 화소들(PX) 중 대응하는 화소(PX)에 연결된다. 전원 라인(PL)은 화소들(PX)에 공통으로 연결된다. 제어 신호 라인(CSL)은 스캔 구동 회로(SDC)에 제어 신호들을 제공할 수 있다. 전원 라인(PL)은 추후 설명될 제1, 제2 및 제3 전압 라인들(VL1, VL2, VL3)(도 5 참조) 중 어느 하나일 수 있다.
본 실시예에서 신호 라인들(SGL)은 보조 라인들(SSL)을 더 포함할 수 있다. 보조 라인들(SSL)은 입력 감지층(ISL, 도 2 참조)에 연결되는 신호 라인이다. 본 발명의 일 실시예에서 보조 라인들(SSL)은 생략될 수 있다. 보조 라인들(SSL)은 콘택홀들(CNT)에 각각 연결된다. 보조 라인들(SSL)은 콘택홀들(CNT)을 통해 후술하는 입력 감지층(ISL, 도 6 참조)의 신호 라인들과 연결될 수 있다.
신호 패드들(DP-PD, ISL-PD)은 데이터 라인들(DL), 전원 라인(PL), 및 제어 신호 라인(CSL)에 연결되는 제1 타입 신호 패드들(DP-PD) 및 보조 라인들(SSL)에 연결되는 제2 타입 신호 패드들(ISL-PD)을 포함할 수 있다. 제1 타입 신호 패드들(DP-PD) 및 제2 타입 신호 패드들(ISL-PD)은 주변 영역(NAA)의 일부 영역에 정의된 패드 영역(NDA-PA)에 서로 인접하게 배치된다. 신호 패드들(DP-PD, ISL-PD)의 적층 구조 또는 구성 물질은 서로 구분되지 않고, 동일한 공정을 통해 형성될 수 있다.
액티브 영역(AA)은 화소들(PX)이 배치된 영역으로 정의될 수 있다. 액티브 영역(AA)에 복수 개의 전자 소자들이 배치된다. 전자 소자들은 화소들(PX) 각각에 구비된 유기발광 다이오드와 그에 연결된 화소 구동 회로를 포함한다. 스캔 구동 회로(SDC), 신호 라인들(SGL), 신호 패드들(DP-PD, ISL-PD) 및 화소 구동 회로는 도 3에 도시된 회로 소자층(DP-CL)에 포함될 수 있다.
화소(PX)는 예컨대, 도 5에 도시된 바와 같이, 복수 개의 트랜지스터들(T1-T7), 커패시터(Cst), 및 유기발광 다이오드(LD)를 포함할 수 있다. 화소(PX)의 구체적인 회로 구성 및 동작은 추후 상세히 설명한다.
표시 패널(DP)의 신호 패드들(DP-PD, ISL-PD)은 도면에 도시되지 않은 인쇄 회로 기판과 전기적으로 연결될 수 있다.
도 4에 도시된 표시 패널(DP)은 일부분이 밴딩될 수 있다. 표시 패널(DP)의 주변 영역(NAA)의 일부분이 밴딩될 수 있는데, 제1 방향(DR1)에 평행한 밴딩축을 기준으로 밴딩될 수 있다. 밴딩축은 데이터 라인들(DL)의 일부 및 보조 라인들(SSL)의 일부에 중첩하도록 정의될 수 있다.
도 5는 도 4에 도시된 복수의 화소들(PX) 중 어느 하나의 회로 구성을 보여주는 도면이다.
도 4에 도시된 화소들(PX) 각각은 도 5에 도시된 화소(PX)와 동일한 회로 구성을 가질 수 있다. 도 5에 도시된 발광 화소(PX)는 복수 개의 데이터 라인들(DL) 중 j번째 데이터 라인(DLj), 복수 개의 스캔 라인들(SL) 중 i-1번째 스캔 라인(SLi-1) 및 i번째 스캔 라인(SLi) 그리고 복수 개의 발광 제어 라인들(EL) 중 i번째 발광 제어 라인(ELi)에 연결된다.
화소(PX)는 유기 발광 다이오드(LD) 및 화소 구동 회로(LDC)를 포함한다. 이 실시예에서는 하나의 화소(PX)가 하나의 유기 발광 다이오드(LD)를 포함하는 예를 설명한다.
이 실시예에서 화소(PX)의 화소 구동 회로(LDC)는 7개의 트랜지스터들(T1-T7) 및 하나의 커패시터(Cst)를 포함한다. 또한, 제1 내지 제7 트랜지스터들(T1-T7)은 PMOS 등의 P-타입 트랜지스터일 수 있으나, 이에 한정되는 것은 아니고, 제1 내지 제7 트랜지스터들(T1-T7) 중 적어도 하나가 N-타입 트랜지스터일 수도 있다. 또한 화소 구동 회로(LDC)의 회로 구성은 도 5에 한정되지 않는다. 도 5에 도시된 화소 구동 회로(LDC)는 하나의 예시에 불과하고 화소 구동 회로(LDC)의 구성은 변형되어 실시될 수 있다.
도 5를 참조하면, 일 실시예에 따른 화소(PX)의 화소 구동 회로(LDC)는 j번째 데이터 라인(DLj), i-1번째 스캔 라인(SLi-1), i번째 스캔 라인(SLi), i번째 발광 제어 라인(ELi) 그리고 제1, 제2 및 제3 전압 라인들(VL1, VL2, VL3)에 연결되어 있는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 커패시터(Cst)를 포함한다.
i-1번째 스캔 라인(SLi-1)은 제2 스캔 신호(SCi-1)를 전달하고, i번째 스캔 라인(SLi)은 제1 스캔 신호(SCi)를 전달할 수 있다. 제1 및 제2 스캔 신호들(SCi-1, SCi)은 화소(PX)에 포함된 트랜지스터들(T2, T3, T4, T7)를 턴 온/턴 오프 할 수 있는 게이트 온 전압 및 게이트 오프 전압을 전달할 수 있다. 이 실시예에서는 i-1번째 스캔 라인(SLi-1)이 i번째 스캔 라인(SLi)보다 이전 타이밍에 게이트 온 전압을 전달하는 예에 대해 주로 설명한다.
i번째 발광 제어 라인(ELi)은 유기 발광 다이오드(LD)의 발광을 제어할 수 있는 발광 제어 신호(EMi)를 전달할 수 있다. i번째 발광 제어 라인(ELi)이 전달하는 발광 제어 신호(EMi)는 스캔 라인들(SLi-1, SLi)이 전달하는 제1 및 제2 스캔 신호들(SCj-1, SCj)과 다른 파형을 가질 수 있다. 데이터 라인(DLj)은 데이터 신호(DSj)를 전달한다. 제1 전압 라인(VL1)은 제1 구동 전압(ELVDD)을 전달하고, 제2 전압 라인(VL2)은 제2 구동 전압(ELVSS)을 전달하며, 제3 전압 라인(VL3)은 초기화 전압(VINIT)을 전달한다.
제1 트랜지스터(T1)의 게이트 전극은 커패시터(Cst)의 일단과 연결되어 있고, 제1 트랜지스터(T1)의 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 전압 라인(VL1)과 연결되고, 제1 트랜지스터(T1)의 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 다이오드(LD)의 애노드 전극(AE, 도 13 참조)과 전기적으로 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 라인(DLj)이 전달하는 데이터 신호(DSj)를 전달받아 유기 발광 다이오드(LD)에 구동 전류를 공급할 수 있다.
제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SLi)과 연결되어 있고, 제2 트랜지스터(T2)의 소스 전극은 데이터 라인(DLj)과 연결되어 있으며, 제2 트랜지스터(T2)의 드레인 전극은 제1 트랜지스터(T1)의 소스 전극과 연결되어 있으면서 제5 트랜지스터(T5)을 경유하여 제1 전압 라인(VL1)과 연결되어 있다. 제2 트랜지스터(T2)는 스캔 라인(SLi)을 통해 전달받은 제1 스캔 신호(SCi)에 따라 턴 온되어 데이터 라인(DLj)으로부터 전달된 데이터 신호(DSj)를 제1 트랜지스터(T1)의 소스 전극으로 전달할 수 있다.
제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SLi)에 연결된다. 제3 트랜지스터(T3)의 드레인 전극은 제4 트랜지스터(T4)의 드레인 전극, 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극에 공통으로 연결된다. 제3 트랜지스터(T3)의 소스 전극은 제1 트랜지스터(T1)의 드레인 전극과 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 발광 다이오드(LD)의 애노드 전극과 연결된다.
제3 트랜지스터(T3)는 스캔 라인(SLi)을 통해 전달받은 제1 스캔 신호(SCi)에 따라 턴 온 되어 제1 트랜지스터(T1)의 게이트 전극과 드레인 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)의 게이트 전극은 스캔 라인(SLi-1)과 연결되어 있고, 제4 트랜지스터(T4)의 소스 전극은 제3 전압 라인(VL3)와 연결되어 있으며, 제4 트랜지스터(T4)의 드레인 전극은 제3 트랜지스터(T3)의 드레인 전극을 거쳐 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극에 연결되어 있다. 제4 트랜지스터(T4)는 스캔 라인(SLi-1)을 통해 전달받은 제2 스캔 신호(SCj-1)에 따라 턴 온되어 초기화 전압(VINIT)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어 라인(ELi)과 연결되어 있으며, 제5 트랜지스터(T5)의 소스 전극은 제1 전압 라인(VL1)과 연결되어 있고, 제5 트랜지스터(T5)의 드레인 전극은 제1 트랜지스터(T1)의 소스 전극 및 제2 트랜지스터(T2)의 드레인 전극에 연결되어 있다.
제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(ELi)과 연결되어 있으며, 제6 트랜지스터(T6)의 소스 전극은 제1 트랜지스터(T1)의 드레인 전극 및 제3 트랜지스터(T3)의 소스 전극과 연결되어 있고, 제6 트랜지스터(T6)의 드레인 전극은 유기 발광 다이오드(LD)의 애노드 전극과 전기적으로 연결되어 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어 라인(ELi)을 통해 전달받은 발광 제어 신호(EMi)에 따라 동시에 턴 온되고 이를 통해 제1 구동 전압(ELVDD)이 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상되어 발광 다이오드(LD)에 전달될 수 있다.
제7 트랜지스터(T7)의 게이트 전극은 스캔 라인(SLi)과 연결되어 있고, 제7 트랜지스터(T7)의 소스 전극은 제6 트랜지스터(T6)의 드레인 전극 및 발광 다이오드(LD)의 애노드에 연결되어 있고, 제7 트랜지스터(T7)의 드레인 전극은 제3 전압 라인(VL3) 및 제4 트랜지스터(T4)의 소스 전극에 연결되어 있다.
커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 게이트 전극과 연결되어 있고, 타단은 제1 전압 라인(VL1)과 연결되어 있다. 발광 다이오드(LD)의 캐소드(cathode) 전극(E2, 도 9 참조)은 제2 구동 전압(ELVSS)을 전달하는 제2 전압 라인(VL2)과 연결될 수 있다. 일 실시예에 따른 화소(PX)의 구조는 도 5에 도시한 구조에 한정되는 것은 아니고 화소(PX)가 포함하는 트랜지스터의 수와 커패시터의 수 및 연결 관계는 다양하게 변형 가능하다.
도 6은 본 발명의 일 실시예에 따른 입력 감지층(ISL)의 평면도이다. 도 7은 도 6에 도시된 제1 영역(A1)을 확대한 평면도이다.
도 6 및 도 7을 참조하면, 입력 감지층(ISL)는 제1 감지 전극(SE1), 제2 감지 전극(SE2), 및 상기 감지 전극들(SE1, SE2)에 연결된 신호 배선부를 포함한다. 본 실시예에서 신호 배선부는 제1 수신 배선부(RL1), 제2 수신 배선부(RL2) 및 전송 배선부(TL)를 포함한다. 입력 감지층(ISL)은 이미지 영역(DD-DA) 및 베젤 영역(DD-NDA)에 대응하는 액티브 영역(AA) 및 주변 영역(NAA)을 포함한다. 표시 패널(DP, 도 4 참조)의 액티브 영역(AA)과 입력 감지층(ISL)의 액티브 영역(AA) 및 주변 영역(NAA)에 실질적으로 대응할 수 있다. 입력 감지층(ISL)의 액티브 영역(AA)은 제1 감지 전극(SE1) 및 제2 감지 전극(SE2)이 배치된 영역으로 정의될 수 있다. 제1 수신 배선부(RL1), 제2수신 배선부(RL2) 및 전송 배선부(TL)는 주변 영역(NAA)에 배치된다.
본 실시예에서 입력 감지층(ISL)은 정전용량식 터치 센서일 수 있다. 제1 감지 전극(SE1)과 제2 감지 전극(SE2) 중 어느 하나는 구동 신호(driving signal)을 수신하고, 다른 하나는 제1 감지 전극(SE1)과 제2 감지 전극(SE2) 사이의 정전용량 변화량을 감지신호(sensing signal)로써 출력한다.
제1 감지 전극(SE1)은 복수 개의 제1 감지 패턴들(SP1) 및 복수 개의 제1 연결 패턴(CP1)을 포함할 수 있다. 복수 개의 제1 감지 패턴(SP1)은 제1 방향(DR1)으로 연장된 형상을 갖는다. 적어도 하나의 제1 연결 패턴CP1)은 서로 인접한 두 개의 제1 감지 패턴들(SP1)에 연결될 수 있다. 특히, 제1 감지 패턴들(SP1)은 제1 및 제2 방향(DR1, DR2)으로 배열되고, 제1 연결 패턴들(CP1)은 제1 방향(DR1) 상에서 인접한 두 개의 제1 센싱 패턴들(SP1)을 서로 연결한다.
제2 감지 전극(SE2)은 복수 개의 제2 감지 패턴(SP2) 및 복수 개의 제2 연결 패턴(CP2)을 포함할 수 있다. 복수 개의 제2 감지 패턴(SP2)은 제2 방향(DR2)으로 연장된 형상을 갖는다. 적어도 하나의 제2 연결 패턴(CP2)은 서로 인접한 두 개의 제2 감지 패턴들(SP2)에 연결될 수 있다. 특히, 제2 센싱 패턴들(SP2)은 제1 및 제2 방향(DR1, DR2)으로 배열되고, 제2 연결 패턴들(CP2)은 제2 방향(DR2) 상에서 인접한 두 개의 제2 센싱 패턴들(SP2)을 서로 연결한다.
제1 방향(DR1) 및 제2 방향(DR2) 각각으로 나열된 제1 감지 패턴들(SP1) 및 제2 감지 패턴들(SP2)의 개수 및 형상은 도 6에 도시된 것에 한정되지 않으며 다양하게 변경될 수 있다.
제1 수신 배선부(RL1), 제2수신 배선부(RL2) 및 전송 배선부(TL)는 주변 영역(NAA)에 배치된다. 제1 수신 배선부(RL1)는 제1 감지 전극(SE1)의 일단에 연결된다. 제2 수신 배선부(RL2)는 제1 감지 전극(SE1)의 타단에 연결된다. 제1 감지 전극(SE1)의 타단은 제1 감지 전극(SE1)의 일단과 대향된 부분일 수 있다. 전송 배선부(TL)는 제2 감지 전극(SE2)의 일단에 연결된다.
본 발명에 따르면, 제2 방향(DR2)으로 배열된 제2 감지 전극(SE2)은 제1 방향(DR1)으로 배열된 제1 감지 전극(SE1)에 비해 상대적으로 긴 길이를 갖는다. 즉, 제1 감지 전극(SE1)은 제2 방향(DR2)으로 배열된 m개의 제1 감지 패턴 그룹을 포함하고, 각각의 제1 감지 패턴 그룹에는 n개의 제1 감지 패턴들(SP1)이 제1 방향(DR1)으로 서로 연결되어 배치된다. 한편, 제2 감지 전극(SE2)은 제1 방향(DR1)으로 배열된 n개의 제2 감지 패턴 그룹을 포함하고, 각각의 제2 감지 패턴 그룹에는 m개의 제2 센싱 패턴들(SP2)이 제2 방향(DR2)으로 서로 연결되어 배치된다. 여기서, n과 m은 자연수이고, m은 n보다 큰 수일 수 있다. 이 경우, 각 제2 센싱 패턴 그룹의 길이는 제1 센싱 패턴 그룹의 길이보다 길 수 있다. 제1 감지 전극(SE1)의 양단을 제1 및 제2 수신 배선부(RL1, RL2)에 각각 연결시킴으로써, 제1 감지 전극(SE1)의 위치에 따른 감도를 균일하게 유지시킬 수 있다.
전송 배선부(TL)은 n개의 제2 감지 패턴 그룹의 일측에 각각 연결된 복수 개의 전송 배선들(TL1-TLn)을 포함한다. 복수 개의 전송 배선들(TL1-TLn)은 주변 영역(NAA)에 배치된다. 복수 개의 전송 배선들(TL1-TLn)의 일단은 콘택홀들(CNT)을 통해 도 4에 도시된 보조 라인들(SSL)과 전기적으로 연결될 수 있다.
제1 수신 배선부(RL1)는 m개의 제1 감지 패턴 그룹의 제1측에 각각 연결된 복수 개의 제1 수신 배선들(RL1-1~RL1-m)을 포함한다. 복수 개의 제1 수신 배선들(RL1-1~RL1-m)은 주변 영역(NAA)에 배치된다. 복수 개의 제1 수신 배선들(RL1-1~RL1-m)의 일단은 콘택홀들(CNT)을 통해 도 4에 도시된 보조 라인들(SSL)과 전기적으로 연결될 수 있다.
제2 수신 배선부(RL2)는 m개의 제1 감지 패턴 그룹의 제2측에 각각 연결된 복수 개의 제2 수신 배선들(RL2-1~RL2-m)을 포함한다. 복수 개의 제2 수신 배선들(RL2-1~RL2-m)은 주변 영역(NAA)에 배치된다. 복수 개의 제2 수신 배선들(RL2-1~RL2-m)의 일단은 콘택홀들(CNT)을 통해 도 4에 도시된 보조 라인들(SSL)과 전기적으로 연결될 수 있다.
제1 수신 배선들(RL1-1~RL1-m) 각각은 감지 배선, 연결 배선 및 콘택부를 포함한다. 예를 들어, 도 7에 도시된 바와 같이, 제1 수신 배선(RL1-1)은 감지 배선(RSL1), 연결 배선(RCL1) 및 콘택부(CNT1)를 포함한다. 제1 수신 배선(RL1-2)은 감지 신호 배선(REL2), 연결 배선(RCL2) 및 콘택부(CNT2)를 포함한다. 제1 수신 배선(RL1-3)은 연장 배선(REL3), 연결 배선(RCL3) 및 콘택부(CNT3)를 포함한다. 제1 수신 배선(RL1-4)은 감지 배선(RSL4), 연결 배선(RCL4) 및 콘택부(CNT4)를 포함한다. 도면에 도시되지 않았으나, 제2 수신 배선들(RL2-1~RL2-m) 각각은 제1 수신 배선들(RL1-1~RL1-m)과 동일하게 감지 배선, 연결 배선 및 콘택부를 포함할 수 있다.
감지 배선들(RSL1-RSL4)은 제1 감지 패턴들(SP1)로부터 연장되며, 제1 감지 패턴들(SP1)과 동일한 층 상에 배치된다. 주변 영역(NAA)에서 연결 배선들(RCL1-RCL4)은 감지 배선들(RSL1- RSL4)과 중첩하여 배치될 수 있다. 연결 배선들(RCL1-RCL4)은 감지 배선들(RSL1- RSL4)과 다른 층으로 형성될 수 있다. 콘택부들(CNT1-CNT4)은 주변 영역(NAA)에서 연결 배선들(RCL1-RCL4)과 감지 배선들(RSL1- RSL4)을 접속한다.
도 6 및 도 7에서는 제1 수신 배선들(RL1-1~RL1-m) 및 제2 수신 배선들(RL2-1~RL2-m) 각각이 감지 배선, 연결 배선 및 콘택부를 포함하는 것으로 도시하고 설명하나 본 발명은 이에 한정되지 않는다. 도면에 도시되지 않았으나, 전송 배선들(TL1-TLn)도 감지 배선, 연결 배선 및 콘택부를 포함할 수 있다. 입력 감지층(ISL)은 n개의 제2 감지 패턴 그룹의 타측에 각각 연결된 복수 개의 전송 배선들을 더 포함할 수 있다. 또한 제2 감지 패턴 그룹의 타측에 각각 연결된 복수 개의 전송 배선들도 감지 배선, 연결 배선 및 콘택부를 포함할 수 있다
도 8은 도 7의 I-I'에 대응하는 단면을 도시하였다. 도 8에는 제1 연결 패턴(CP1)과 제2 연결 패턴(CP2)이 교차하는 실시예를 도시하였다. 본 실시예에서 제1 연결 패턴(CP1)이 브릿지 패턴에 해당할 수 있다. 본 발명의 다른 실시예에서 제2 연결 패턴 (CP2)이 브릿지 패턴일 수도 있다.
도 7 및 도 8을 참조하면, 입력 감지층(ISL)은 표시 패널(DP) 상에 배치된다. 입력 감지층(ISL)은 제1 도전층(CP1), 제1 절연층(91, 이하 제1 입력 절연층), 제2 도전층(SP1, CP2) 및 제2 절연층(92, 이하 제2 입력 절연층)을 포함할 수 있다. 제1 입력 절연층(ISL-IL1)은 박막 봉지층(TFE) 상에 직접 배치된다.
제1 도전층(CP1) 및 제2 도전층(SP1, CP2) 각각은 단층구조를 갖거나, 제3 방향축(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 예컨대, 제1 도전층(CP1) 및 제2 도전층(SP1, CP2) 각각은 3층의 금속층 구조, 예컨대, 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 상대적으로 내구성이 높고 반사율이 낮은 금속을 외층에, 전기전도율이 높은 금속을 내층에 적용할 수 있다.
제1 입력 절연층(91) 및 제2 입력 절연층(92) 각각은 무기층 또는 유기층을 포함할 수 있다. 본 실시예에서 제1 입력 절연층(91) 및 제2 입력 절연층(92)은 무기층일 수 있다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 제2 입력 절연층(92)는 유기층을 포함할 수 있다. 유기층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
제1 도전층(CP1) 및 제2 도전층(SP1, CP2) 각각은 복수 개의 도전 패턴들을 포함한다. 도 8에 도시된 예에서, 제1 도전층(CP1)은 제1 연결 패턴(CP1)을 포함하고, 제2 도전층(SP1, CP2)은 제1 감지 패턴(SP1) 및 제2 연결 패턴(CP2)을 포함하는 것으로 설명된다.
제1 입력 절연층(91)을 관통하는 콘택홀(CNT-CP)을 통해서 제1 감지 패턴(SP1)과 제1 연결 패턴(CP1)이 접속될 수 있다. 본 실시예에서 제1 연결 패턴(CP1)과 제2 연결 패턴(CP2)이 서로 교차(중첩)하는 것으로 도시하였으나, 이에 제한되지 않는다. 예컨대, 제1 연결 패턴(CP1)은 제2 연결 패턴(CP2)에 비중첩하도록 "Λ"의 굽은선 및/또는 "Ｖ"의 굽은선 형태로 변형될 수 있다. "Λ"의 굽은선 및/또는 "Ｖ"의 굽은선 형태의 제1 연결 패턴(CP1)은 평면 상에서 제2 감지 패턴(SP2)에 중첩할 수 있다.
도 9는 도 7의 II-II'에 대응하는 단면을 도시하였다.
도 7 및 도 9를 참조하면, 표시 패널(DP)은 베이스층(BL), 회로 소자층(DP-CL), 발광 소자층(DP-OLED), 및 박막 봉지층(TFE)을 포함한다. 일 실시예에서 베이스층(BL), 회로 소자층(DP-CL), 발광 소자층(DP-OLED) 및 박막 봉지층(TFE)은 제3 방향(DR3) 방향으로 순차적으로 적층될 수 있다.
베이스층(BL)은 회로 소자층(DP-CL)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(BL)은 유리기판, 금속기판, 플라스틱기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며 베이스층(BL)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(BL) 상에는 회로 소자층(DP-CL)이 배치된다. 회로 소자층(DP-CL)은 화소 구동 회로(LDC, 도 5 참조)를 포함할 수 있다. 즉, 회로 소자층(DP-CL)은 트랜지스터들(T1-T7, 도 5 참조) 및 커패시터(Cst, 도 5 참조) 등을 포함할 수 있다. 도 9에서는 설명의 편의를 위하여 하나의 트랜지스터(PX-TR, 이하, 화소 트랜지스터라 칭함)에 대해서만 도시되었다. 여기서, 화소 트랜지스터(PX-TR)는 도 5에서 설명된 제6 트랜지스터(T6)일 수 있다.
회로 소자층(DP-CL)은 제3 방향(DR3)으로 적층된 제1 내지 제6 절연층(10, 20, 30, 40, 50, 60)을 더 포함한다. 제1 절연층(10)은 베이스층(BL) 상에 배치된다. 제1 절연층(10)은 배리어층(11) 및 버퍼층(12)을 포함할 수 있다.
배리어층(11)은 무기물을 포함할 수 있다. 배리어층(11)은 베이스층(BL)을 통해 유입되는 산소나 수분이 화소(PX, 도 5 참조)로 침투되는 것을 방지할 수 있다. 버퍼층(12)은 무기물을 포함할 수 있다. 버퍼층(12)은 화소들(PX)이 베이스층(BL) 상에 안정적으로 형성되도록 베이스층(BL)보다 낮은 표면 에너지를 화소들(PX)에 제공할 수 있다. 도 4에서 배리어층(11) 및 버퍼층(12) 각각은 단일의 층으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 배리어층(11) 및 버퍼층(12)은 복수로 제공되어 서로 교번하여 적층될 수도 있다. 또는, 배리어층(11) 및 버퍼층(12) 중 적어도 어느 하나는 복수로 제공될 수도 있고 생략될 수도 있다.
제1 절연층(10) 위에는 화소 트랜지스터(PX-TR)가 배치될 수 있다. 화소 트랜지스터(PX-TR)는 반도체 패턴(SP), 제어 전극(CE), 입력 전극(IE), 및 출력 전극(OE)을 포함한다. 반도체 패턴(SP)은 제1 절연층(10) 위에 배치된다. 반도체 패턴(SP)은 반도체 물질을 포함할 수 있다. 제어 전극(CE)은 제2 절연층(20)을 사이에 두고 반도체 패턴(SP)으로부터 이격된다. 제어 전극(CE)은 커패시터(CP)의 일 전극과 연결될 수 있다.
입력 전극(IE)과 출력 전극(OE)은 제3 절연층(30) 및 제4 절연층(40)을 사이에 두고 제어 전극(CE)으로부터 이격된다. 입력 전극(IE)과 출력 전극(OE)은 제2 절연층(20), 제3 절연층(30), 및 제4 절연층(40)을 관통하여 반도체 패턴(SP)의 일 측 및 타 측에 각각 접속된다.
제3 절연층(30)과 제4 절연층(40) 사이에는 상부 전극(UE)이 배치될 수 있다. 상부 전극(UE)은 커패시터(CP)의 다른 일 전극과 연결될 수 있다.
제5 절연층(50)은 제4 절연층(40) 상에 배치되어 입력 전극(IE) 및 출력 전극(OE)을 커버한다. 제4 절연층(40)은 유기물 및/또는 무기물을 포함할 수 있으며, 단층 또는 적층 구조를 가질 수 있다.
제5 절연층(50) 위에는 연결 전극(CNE)이 배치될 수 있다. 연결 전극(CNE)은 출력 전극(OE)과 접속될 수 있다. 연결 전극(CNE) 위에는 제6 절연층(60)이 배치될 수 있다.
본 발명의 일 실시예에 따른 화소 트랜지스터(PX-TR)는 다양한 구조들로 형성될 수 있으며, 도 4에 도시된 실시예로 한정되지 않는다.
회로 소자층(DP-CL) 상에는 발광 소자층(DP-OLED)이 배치된다. 발광 소자층(DP-OLED)은 복수의 발광 소자(ED)를 포함할 수 있다.
발광 소자(ED)는 제6 절연층(60) 상에 배치된다. 발광 소자(ED)는 제1 전극(E1), 발광층(EML), 및 제2 전극(E2)을 포함할 수 있다. 제1 전극(E1)은 제6 절연층(60)을 관통하여 연결 전극(CNE)을 통해 화소 트랜지스터(PX-TR)에 전기적으로 연결될 수 있다.
제7 절연층(70)은 제6 절연층(60) 상에 배치될 수 있다. 제7 절연층(70)에는 개구부(OP)가 정의되고, 개구부(OP)는 제1 전극(E1)의 적어도 일부를 노출시킬 수 있다. 제7 절연층(70)은 화소 정의막일 수 있다.
발광층(EML)은 제7 절연층(70)에 정의된 개구부에 의해 노출된 제1 전극(E1) 상에 배치될 수 있다. 발광층(EML)은 발광 물질을 포함할 수 있다. 예를 들어, 발광층(EML)은 적색, 녹색, 또는 청색을 발광하는 물질들 중 적어도 어느 하나의 물질로 구성될 수 있다. 발광층(EML)은 형광 물질 또는 인광 물질을 포함할 수 있다. 발광층(EML)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다. 발광층(EML)은 제1 전극(E1) 및 제2 전극(E2) 사이의 전위 차이에 응답하여 광을 발광할 수 있다.
제2 전극(E2)은 발광층(EML) 상에 배치될 수 있다. 제2 전극(E2)은 복수의 화소들(PX)에 공통적으로 제공될 수 있다. 제2 전극(E2)은 액티브 영역(AA, 도 4 참조)에 대응하는 형상을 가질 수 있다. 제2 전극(E2)은 제2 전압 라인(VL2, 도 5 참조)과 전기적으로 연결될 수 있다. 제2 전압 라인(VL2)은 제2 구동 전압(ELVSS, 도 5 참조)을 제2 전극(E2)으로 제공할 수 있다. 따라서, 화소들(PX) 각각에 배치된 각각의 발광 소자(ED)는 제2 전극(E2)을 통해 공통의 제2 구동 전압(ELVSS)을 수신할 수 있다.
제2 전극(E2)은 투과형 도전 물질 또는 반 투과형 도전 물질을 포함할 수 있다. 이에 따라, 발광층(EML)에서 생성된 광은 제2 전극(E2)을 통해 제3 방향(DR3)을 향해 용이하게 출사될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 발광 소자(ED)는 설계에 따라, 제1 전극(E1)이 투과형 또는 반 투과형 물질을 포함하는 배면 발광 방식으로 구동되거나, 전면과 배면 모두를 향해 발광하는 양면 발광 방식으로 구동될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
박막 봉지층(TFE)은 발광 소자층(DP-OLED) 상에 배치되어 발광 소자(ED)를 봉지할 수 있다. 박막 봉지층(TFE)은 액티브 영역(AA)을 전체적으로 커버할 수 있다. 박막 봉지층(TFE)은 주변 영역(NAA)의 일부 영역을 커버할 수 있다. 다른 실시예에서, 박막 봉지층(TFE)은 액티브 영역(AA)만을 커버할 수 있다.
박막 봉지층(TFE)은 제3 방향(DR3)을 따라 순차적으로 적층된 제1 무기층(81), 유기층(82), 및 제2 무기층(83)을 포함할 수 있다. 본 실시예에서, 제1 무기층(81), 유기층(82), 및 제2 무기층(83) 각각은 단일의 층으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제1 무기층(81), 유기층(82), 및 제2 무기층(83) 중 적어도 어느 하나는 복수로 제공되거나 생략될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 무기층(81)은 제2 전극(E2)을 커버할 수 있다. 제1 무기층(81)은 외부 수분이나 산소가 발광 소자(ED)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 무기층(81)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 무기층(81)은 증착 공정을 통해 형성될 수 있다.
유기층(82)은 제1 무기층(81) 상에 배치되어 제1 무기층(81)에 접촉할 수 있다. 유기층(82)은 제1 무기층(81) 상에 평탄면을 제공할 수 있다. 구체적으로, 유기층(82)은 액티브 영역(AA)에 평탄면을 제공할 수 있다.
제1 무기층(81) 상면에 형성된 굴곡이나 제1 무기층(81) 상에 존재하는 파티클(particle) 등은 유기층(82)에 의해 커버되어, 제1 무기층(81)의 상면의 표면 상태가 유기층(82) 상에 형성되는 구성들에 미치는 영향을 차단할 수 있다. 또한, 유기층(82)은 접촉하는 층들 사이의 응력을 완화시킬 수 있다. 유기층(82)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.
제2 무기층(83)은 유기층(82) 상에 배치되어 유기층(82)을 커버한다. 제2 무기층(83)은 제1 무기층(81) 상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 무기층(83)은 유기층(82)으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지한다. 제2 무기층(83)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 무기층(83)은 증착 공정을 통해 형성될 수 있다.
회로 소자층(DP-CL)은 화소 구동 회로(LDC)(도 5 참조)를 구동하기 위한 스캔 구동 회로(SDC)(도 4 참조)를 포함할 수 있다. 스캔 구동 회로(SDC)는 주변 영역(NAA)에 배치된다. 스캔 구동 회로(SDC)는 액티브 영역(AA)에 형성되는 화소 트랜지스터(PX-TR)와 동일한 공정을 통해 형성된 적어도 하나의 트랜지스터(SDC-TR)를 포함한다. 스캔 구동 회로(SDC)는 화소 트랜지스터(PX-TR)의 입력전극(IE)과 동일한 층 상에 배치된 제어 신호 라인들(SDC-SL)을 포함할 수 있다. 별도로 도시되지 않았으나, 스캔 구동 회로(SDC)는 화소 트랜지스터(PX-TR)의 제어 전극(CE)과 동일한 층 상에 배치된 제어 신호 라인들을 더 포함할 수 있다.
제2 전압 라인(VL2)은 주변 영역(NAA)에서 구비되고, 스캔 구동 회로(SDC)보다 외측에 배치될 수 있다. 제2 전압 라인(VL2)은 화소 트랜지스터(PX-TR)의 연결 전극(CNE)과 동일한 층 상에 배치될 수 있다. 제2 전압 라인(VL2)은 외부로부터 제2 구동 전압(ELVSS)을 수신할 수 있다.
도 7 및 도 9를 참조하면, 연결 배선들(RCL1-RCL4)은 주변 영역(NAA)에 배치된다. 평명상에서 연결 배선들(RCL1-RCL4)은 감지 배선(RSL4)과 중첩한다. 연결 배선들(RCL1-RCL4)은 화소 트랜지스터(PX-TR)의 연결 전극(CNE)과 동일한 층에 배치될 수 있다. 연결 배선들(RCL1-RCL4)은 제2 전압 라인(VL2)과 동일층에 배치되고, 제2 전압 라인(VL2)과는 전기적으로 분리될 수 있다. 도 9에 도시된 예에서, 연결 배선들(RCL1-RCL4)은 제2 전압 라인(VL2)과 동일층에 배치되는 것으로 도시하고 설명하나, 본 발명은 이에 한정되지 않는다. 연결 배선들(RCL1-RCL4)은 주변 영역(NAA)의 회로 소자층(DP-CL) 내 다른 도전층들과 동일한 층에 배치될 수 있다.
입력 감지층(ISL)은 도 8에서 설명한 바와 같이, 제1 도전층, 제2 도전층, 제1 입력 절연층(91), 및 제2 입력 절연층(92)을 포함한다. 제1 도전층은 박막 봉지층(TFE) 상에 형성될 수 있다. 제1 도전층은 제1 및 제2 감지 패턴들(SP1, SP2), 제1 및 제2 연결 패턴들(CP1, CP2) 중 적어도 하나를 포함할 수 있다. 본 발명의 일 예로, 제1 도전층은 제1 연결 패턴(CP1)을 포함할 수 있다. 제1 도전층은 제1 입력 절연층(91)에 의해서 커버된다.
제1 입력 절연층(91) 상에는 제2 도전층이 배치된다. 제2 도전층은 제1 및 제2 감지 패턴들(SP1, SP2), 제1 및 제2 연결 패턴들(CP1, CP2) 중 적어도 하나를 포함할 수 있다. 제2 도전층은 제1 연결 패턴(CP1) 및 제1 센싱 패턴(SP1)을 포함할 수 있다.
제2 도전층은 제2 입력 절연층(92)에 의해서 커버된다. 제1 및 제2 입력 절연층들(91, 92)은 절연성을 가지며, 광학적으로 투명할 수 있다. 제1 및 제2 입력 절연층들(91, 92)은 적어도 하나의 무기막 및/또는 유기막을 포함할 수 있다. 본 발명의 일 실시예에 따른 제1 및 제2 입력 절연층(91, 92)은 다양한 물질을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
표시 패널(DP)은 주변 영역(NAA)에 배치된 제1 댐부(DMP1) 및 제2 댐부(DMP2)를 더 포함할 수 있다. 제1 댐부(DMP1) 및 제2 댐부(DMP2)는 각각 복층 구조를 가질 수 있다. 제2 댐부(DMP2)는 제1 댐부(DMP1)보다 외측에 배치될 수 있다. 제1 댐부(DMP1)는 제1 하부 댐(DM1-L), 제1 중간 댐(DM1-M), 및 제1 상부 댐(DM1-U)을 포함한다. 제2 댐부(DMP2)는 제2 하부 댐(DM2-L), 제2 중간 댐(DM2-M), 및 제2 상부 댐(DM2-U)을 포함한다.
제1 및 제2 하부 댐들(DM1-L, DM2-L)은 제6 절연층(60)과 동시에 형성될 수 있다. 제1 및 제2 중간 댐들(DM1-M, DM2-M)은 제1 및 제2 하부 댐들(DM1-L, DM2-L) 상에 각각 제공된다. 제1 및 제2 중간 댐들(DM1-M, DM2-M)은 제7 절연층(70)과 동시에 형성될 수 있다. 제1 및 제2 상부 댐들(DM1-U, DM2-U)은 제1 및 제2 중간 댐들(DM1-M, DM2-M) 상에 각각 제공된다. 액티브 영역(AA)에서 제1 및 제2 상부 댐(DM1-U, DM2-U)과 동시에 형성된 더미 절연층(75)이 제7 절연층(70) 상에 제공될 수 있다.
제1 댐부(DMP1) 및 제2 댐부(DMP2)는 액티브 영역(AA)을 감싸도록 폐루프 형상으로 주변 영역(NAA)에 제공될 수 있다. 따라서, 제1 댐부(DMP1) 및 제2 댐부(DMP2)는 박막 봉지층(TFE)의 유기층(82)을 형성하는 과정에서 액상의 유기물질(유기 모노머)이 외측으로 펼쳐지는 것을 방지한다. 유기층(82)은 액상의 유기물질을 잉크젯 방식으로 제1 무기층(81) 상에 코팅하여 형성되는데, 이때, 제1 댐부(DMP1) 및 제2 댐부(DMP2)는 액상의 유기물질이 배치되는 영역의 경계를 설정할 수 있다.
본 발명의 일 예로, 표시 패널(DP)이 제1 댐부(DMP1) 및 제2 댐부(DMP2)를 포함하는 구조가 개시되었으나, 본 발명은 이에 한정되지 않는다. 즉, 표시 패널(DP)은 제1 댐부(DMP1) 및 제2 댐부(DMP2) 중 하나의 댐부만을 구비할 수 있다. 또한, 제1 댐부(DMP1) 및 제2 댐부(DMP2) 각각이 3중막 구조를 갖는 구조를 도시하였으나, 제1 댐부(DMP1) 및 제2 댐부(DMP2) 각각은 이중막 구조를 가질 수도 있다.
제1 무기층(81) 및 제2 무기층(83)은 제1 댐부(DMP1) 및 제2 댐부(DMP2)의 상부에서 서로 접촉될 수 있다. 유기층(82)은 제1 댐부(DMP1) 및 제2 댐부(DMP2)로 정의된 영역의 내측에 배치되기 때문에, 제1 무기층(81)과 제2 무기층(83)은 제1 댐부(DMP1) 및 제2 댐부(DMP2) 상에서 서로 접촉하여 유기층(82)을 밀봉할 수 있다.
콘택부(CNT4)는 제1 댐부(DMP1) 및 제2 댐부(DMP2)의 외측에 배치되어, 감지 배선(RSL4)과 연결 배선(RCL4)의 접촉을 위한 콘택 구조를 용이하게 형성할 수 있다. 콘택부(CNT4)는 콘택홀(CH4)을 포함하고, 감지 배선(RSL4)은 콘택홀(CH4)을 통해 연결 배선(RCL4)과 접속될 수 있다. 콘택부(CNT4)와 연결되는 연결 배선(RCL4)은 화소 트랜지스터(PX-TR)의 입력 전극(IE) 및 출력 전극(OE)과 동일한 층에 배치될 수 있다. 도 9에 도시된 예에서, 콘택부(CNT4)와 연결되는 연결 배선(RCL4)의 일부가 제4 절연층(40) 상에 배치된 것으로 도시하나, 연결 배선(RCL4)은 제3 절연층(30)과 제4 절연층(40) 사이 또는 제2 절연층(20)과 제3 절연층(30) 사이에 배치될 수도 있다. 또한 도 9에 도시된 예에서, 콘택부(CNT4)와 연결되는 연결 배선(RCL4)의 일부가 화소 트랜지스터(PX-TR)의 입력 전극(IE) 및 출력 전극(OE)과 동일한 층에 배치되는 것으로 도시하고 설명하나, 본 발명은 이에 제한되지 않는다. 즉, 콘택부(CNT4)와 연결되는 연결 배선(RCL4)의 일부는 회로 소자층(DP-CL)의 다른 도전층들 중 어느 하나와 동일한 층에 배치될 수 있다.
도 9에 도시된 예에서, 연결 배선(RCL4)의 일부는 입력 전극(IE) 및 출력 전극(OE)과 동일한 층에서 콘택부(CNT4)와 접속된다. 또한 도 9에 도시되지 않았으나, 연결 배선(RCL4)의 일부는 연결 배선들(RCL1-RCL3)과 동일한 층에서 연결 배선들(RCL1-RCL3)과 평행하게 배치될 수 있다.
앞서 설명한 바와 같이, 유기층(82)은 제1 무기층(81) 상에 평탄면을 제공할 수 있다. 그러나, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 때 유기층(82)의 상부면은 액티브 영역(AA)에서 주변 영역(NAA) 방향으로 경사면을 가질 수 있다. 주변 영역(NAA)의 비평탄면 상에 도 6에 도시된 제1 수신 배선들(RL1-1~RL1-m) 및 제2 수신 배선들(RL2-1~RL2-m)을 배치하는 경우, 배선들 간의 단락에 의한 불량 또는 배선들 간의 높이 및/또는 폭 불균형에 의한 수신 감도 편차가 발생할 수 있다.
본 발명의 실시예에서, 연결 배선들(RCL1-RCL4)과 중첩하는 유기층(82)의 상부면은 평탄하지 않을 수 있다. 또한 연결 배선들(RCL1-RCL4)은 주변 영역(NAA)의 회로 소자층(DP-CL)에 배치함으로써 주변 영역(NAA)의 폭을 최소화할 수 있다. 따라서, 도 1에 도시된 표시 장치(DD)의 베젤 영역(DD-NDA) 중 제1 방향(DR1)에서의 폭을 최소화할 수 있다.
도 10은 도 7의 II-II'에 대응하는 단면의 다른 실시예를 도시한다.
도 7 및 도 10을 참조하면, 연결 배선들(RCL1-RCL4)은 주변 영역(NAA)에 배치된다. 연결 배선들(RCL1-RCL4)은 화소 트랜지스터(PX-TR)의 입력 전극(IE) 및 출력 전극(OE)과 동일한 층에 배치될 수 있다. 평면상에서, 연결 배선들(RCL1-RCL3)은 제2 전압 라인(VL2)과 중첩할 수 있다.
도 10에 도시된 예에서, 연결 배선(RCL4)의 일부는 입력 전극(IE) 및 출력 전극(OE)과 동일한 층에서 콘택부(CNT4)와 접속된다. 또한 도 10에 도시되지 않았으나, 연결 배선(RCL4)의 일부는 연결 배선들(RCL1-RCL3)과 동일한 층에서 연결 배선들(RCL1-RCL3)과 평행하게 배치될 수 있다.
도 11은 본 발명의 일 실시예에 따른 입력 감지층(ISL2)의 평면도이다.
도 11을 참조하면, 입력 감지층(ISL2)는 제1 감지 전극(SE1), 제2 감지 전극(SE2), 및 상기 감지 전극들(SE1, SE2)에 연결된 신호 배선부를 포함한다. 본 실시예에서 신호 배선부는 제1 수신 배선부(RL1), 제2 수신 배선부(RL2) 및 전송 배선부(TL)을 포함한다.
제1 수신 배선부(RL1)는 제2 방향(DR2)으로 배열된 m개의 제1 감지 패턴 그룹들 중 홀수 번째 제1 감지 패턴 그룹 내 제1 감지 전극(SE1)의 제1측에 연결된 복수 개의 제1 수신 배선들(RL1-1~RL1-a)을 포함한다. 복수 개의 제1 수신 배선들(RL1-1~RL1-a)은 주변 영역(NAA)에 배치된다. 복수 개의 제1 수신 배선들(RL1-1~RL1-a)의 일단은 콘택홀들(CNT)을 통해 도 4에 도시된 보조 라인들(SSL)과 전기적으로 연결될 수 있다.
제2 수신 배선부(RL2)는 제2 방향(DR2)으로 배열된 m개의 제1 감지 패턴 그룹들 중 짝수 번째 제1 감지 패턴 그룹 내 제1 감지 전극(SE1)의 제2측에 연결된 복수 개의 제2 수신 배선들(RL2-1~RL2-b)을 포함한다. 복수 개의 제2 수신 배선들(RL2-1~RL2-b)은 주변 영역(NAA)에 배치된다. 복수 개의 제2 수신 배선들(RL2-1~RL2-b)의 일단은 콘택홀들(CNT)을 통해 도 4에 도시된 보조 라인들(SSL)과 전기적으로 연결될 수 있다.
전송 배선부(TL)은 n개의 제2 감지 패턴 그룹의 일측에 각각 연결된 복수 개의 전송 배선들(TL1-TLn)을 포함한다. 복수 개의 전송 배선들(TL1-TLn)은 주변 영역(NAA)에 배치된다. 복수 개의 전송 배선들(TL1-TLn)의 일단은 콘택홀들(CNT)을 통해 도 4에 도시된 보조 라인들(SSL)과 전기적으로 연결될 수 있다. 여기서, a, b, m, n은 자연수이고, m은 a+b와 같다.
도 12는 본 발명의 일 실시예에 따른 입력 감지층(ISL3)의 평면도이다.
도 12를 참조하면, 입력 감지층(ISL3)은 제1 감지 전극(SE1), 제2 감지 전극(SE2), 및 상기 감지 전극들(SE1, SE2)에 연결된 신호 배선부를 포함한다. 본 실시예에서 신호 배선부는 제1 수신 배선부(RL1), 제2수신 배선부(RL2) 및 전송 배선부(TL)를 포함한다.
제1 수신 배선부(RL1)는 제2 방향(DR2)으로 배열된 m개의 제1 감지 패턴 그룹들 중 상측 제1 감지 패턴 그룹 내 제1 감지 전극(SE1)의 제1측에 연결된 복수 개의 제1 수신 배선들(RL1-1~RL1-c)을 포함한다. 복수 개의 제1 수신 배선들(RL1-1~RL1-c)은 주변 영역(NAA)에 배치된다. 복수 개의 제1 수신 배선들(RL1-1~RL1-c)의 일단은 콘택홀들(CNT)을 통해 도 4에 도시된 보조 라인들(SSL)과 전기적으로 연결될 수 있다.
제2 수신 배선부(RL2)는 제2 방향(DR2)으로 배열된 m개의 제1 감지 패턴 그룹들 중 하측 제1 감지 패턴 그룹 내 제1 감지 전극(SE1)의 제2측에 연결된 복수 개의 제2 수신 배선들(RL2-1~RL2-d)을 포함한다. 복수 개의 제2 수신 배선들(RL2-1~RL2-d)은 주변 영역(NAA)에 배치된다. 복수 개의 제2 수신 배선들(RL2-1~RL2-d)의 일단은 콘택홀들(CNT)을 통해 도 4에 도시된 보조 라인들(SSL)과 전기적으로 연결될 수 있다.
전송 배선부(TL)은 n개의 제2 감지 패턴 그룹의 일측에 각각 연결된 복수 개의 전송 배선들(TL1-TLn)을 포함한다. 복수 개의 전송 배선들(TL1-TLn)은 주변 영역(NAA)에 배치된다. 복수 개의 전송 배선들(TL1-TLn)의 일단은 콘택홀들(CNT)을 통해 도 4에 도시된 보조 라인들(SSL)과 전기적으로 연결될 수 있다. 여기서, c, d, m, n은 자연수이고, m은 c+d와 같다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치
DP: 표시 패널
BL: 베이스층
ISL: 입력 감지층
RL1: 제1 수신 배선부
RL1-1~RL1-m: 제1 수신 배선들
RSL1-RSL4: 감지 배선들
RCL1-RCL4: 연결 배선들
RL2: 제2 수신 배선부
RL2-1~RL2-m: 제2 수신 배선들
TL: 전송 배선부
AA: 액티브 영역
NAA: 주변 영역
TFE: 박막 봉지층
DP-CL: 회로 소자층
DP-EDL: 발광 소자층
CE: 연결 전극
PX-TR: 화소 트랜지스터

Claims (20)

  1. 액티브 영역과 상기 액티브 영역의 외측에 배치된 주변 영역을 포함하는 베이스층;
    상기 베이스층의 상기 액티브 영역에 배치된 화소를 포함하는 회로 소자층;
    상기 회로 소자층 상에 구비된 발광 소자들을 포함하는 발광 소자층;
    상기 발광 소자층을 커버하고, 유기층을 포함하는 박막 봉지층; 및
    상기 박막 봉지층 상에 배치되고, 감지 전극 및 상기 감지 전극에 연결된 감지 신호 배선을 포함하는 입력 감지층을 포함하고,
    상기 회로 소자층은,
    상기 주변 영역에서 상기 감지 신호 배선과 중첩하여 배치되는 연결 배선; 및
    상기 주변 영역에서 상기 감지 신호 배선과 상기 연결 배선을 접속하는 콘택부를 포함하고,
    상기 콘택부는 평면상에서 상기 박막 봉지층의 상기 유기층으로부터 이격되는 표시 장치.
  2. 제 1 항에 있어서,
    상기 박막 봉지층은,
    상기 발광 소자층과 상기 유기층 사이에 배치되는 제1 무기층; 및
    상기 유기층을 커버하는 제2 무기층을 더 포함하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 콘택부는 상기 제2 무기층을 관통하여 정의된 콘택홀을 포함하고,
    상기 감지 신호 배선은 상기 콘택홀을 통해 상기 연결 배선과 접속되는 표시 장치.
  4. 제 3 항에 있어서,
    상기 회로 소자층 상에 배치되고, 상기 액티브 영역을 둘러싸며 배치되는 댐부를 더 포함하되,
    상기 제2 무기층은 상기 댐부를 커버하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 콘택부는 상기 댐부의 외측에 배치되는 표시 장치.
  6. 제 1 항에 있어서,
    상기 감지 전극은,
    제1 감지 전극; 및
    상기 제1 감지 전극과 전기적으로 절연되어 정전 용량을 형성하는 제2 감지 전극을 포함하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 감지 신호 배선은 상기 제1 감지 전극에 연결되는 표시 장치.
  8. 제 6 항에 있어서,
    상기 제1 감지 전극은 제1 감지 패턴들 및 상기 제1 감지 패턴들을 전기적으로 연결하는 제1 연결 패턴을 포함하고,
    상기 제2 감지 전극들은 제2 감지 패턴들 및 상기 제2 감지 패턴들을 전기적으로 연결하는 제2 연결 패턴을 포함하는 표시 장치.
  9. 제 6 항에 있어서,
    상기 입력 감지층은
    상기 박막 봉지층 상에 배치된 제1 도전층;
    상기 제1 도전층 상에 배치된 제1 입력 절연층; 및
    상기 제1 입력 절연층 상에 배치된 제2 도전층을 포함하고,
    상기 감지 신호 배선은 상기 제2 도전층에 배치되고, 상기 제1 도전층과 상기 제2 도전층은 서로 접촉되는 표시 장치.
  10. 제 1 항에 있어서,
    상기 회로 소자층은 상기 베이스층의 상기 주변 영역에 배치되어 상기 화소로 구동 신호를 공급하는 구동 신호 배선을 더 포함하고,
    상기 연결 배선은 상기 구동 신호 배선과 동일한 층에서 서로 이격하여 배치되는 표시 장치.
  11. 제 1 항에 있어서,
    상기 회로 소자층은 상기 베이스층의 상기 주변 영역에 배치되어 상기 화소로 구동 신호를 공급하는 구동 신호 배선을 더 포함하고,
    상기 연결 배선은 평면상에서 상기 구동 신호 배선과 다른 층에서 중첩하여 배치되는 표시 장치.
  12. 액티브 영역과 상기 액티브 영역의 외측에 배치된 주변 영역을 포함하는 베이스층;
    상기 베이스층의 상기 액티브 영역에 배치된 화소를 포함하는 회로 소자층;
    상기 회로 소자층 상에 구비된 발광 소자들을 포함하는 발광 소자층;
    상기 발광 소자층을 커버하고, 유기층을 포함하는 박막 봉지층; 및
    상기 박막 봉지층 상에 배치되고, 감지 전극 및 상기 감지 전극에 연결된 감지 신호 배선을 포함하는 입력 감지층을 포함하고,
    상기 회로 소자층은,
    상기 베이스층의 상기 주변 영역에 배치되어 상기 화소로 구동 신호를 공급하는 구동 신호 배선;
    상기 주변 영역에서 상기 구동 신호 배선과 중첩하여 배치되는 연결 배선; 및
    상기 주변 영역에서 상기 감지 신호 배선과 상기 연결 배선을 접속하는 콘택부를 포함하고,
    상기 콘택부는 평면상에서 상기 박막 봉지층의 상기 유기층으로부터 이격되는 표시 장치.
  13. 제 12 항에 있어서,
    상기 박막 봉지층은,
    상기 발광 소자층과 상기 유기층 사이에 배치되는 제1 무기층; 및
    상기 상기 유기층을 커버하는 제2 무기층을 더 포함하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 콘택부는 상기 제2 무기층을 관통하여 정의된 콘택홀을 포함하고,
    상기 감지 신호 배선은 상기 콘택홀을 통해 상기 연결 배선과 접속되는 표시 장치.
  15. 제 14 항에 있어서,
    상기 회로 소자층 상에 배치되고, 상기 액티브 영역을 둘러싸며 배치되는 댐부를 더 포함하되,
    상기 제2 무기층은 상기 댐부를 커버하는 표시 장치.
  16. 제 15 항에 있어서,
    상기 콘택부는 상기 댐부의 외측에 배치되는 표시 장치.
  17. 제 12 항에 있어서,
    상기 감지 전극은,
    제1 감지 전극; 및
    상기 제1 감지 전극과 전기적으로 절연되어 정전 용량을 형성하는 제2 감지 전극을 포함하는 표시 장치.
  18. 제 17 항에 있어서,
    상기 감지 신호 배선은 상기 제1 감지 전극에 연결되는 표시 장치.
  19. 제 18 항에 있어서,
    상기 제1 감지 전극은 제1 감지 패턴들 및 상기 제1 감지 패턴들을 전기적으로 연결하는 제1 연결 패턴을 포함하고,
    상기 제2 감지 전극들은 제2 감지 패턴들 및 상기 제2 감지 패턴들을 전기적으로 연결하는 제2 연결 패턴을 포함하는 표시 장치.
  20. 제 18 항에 있어서,
    상기 입력 감지층은
    상기 박막 봉지층 상에 배치된 제1 도전층;
    상기 제1 도전층 상에 배치된 제1 입력 절연층; 및
    상기 제1 입력 절연층 상에 배치된 제2 도전층을 포함하고,
    상기 감지 신호 배선은 상기 제2 도전층에 배치되고, 상기 제1 도전층과 상기 제2 도전층은 서로 접촉되는 표시 장치.
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