KR20220138514A - 표시 장치 - Google Patents

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KR20220138514A
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방기호
조승환
최원석
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삼성디스플레이 주식회사
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Abstract

일 실시예에 따른 표시 장치는 스캔 배선들, 데이터 배선들, 및 화소들을 포함하는 표시 영역과 상기 표시 영역의 주변에 배치되는 비표시 영역을 포함하는 메인 영역, 및 상기 비표시 영역에 이웃하는 제1 영역과 상기 제1 영역에 이웃하는 벤딩 영역을 포함하는 서브 영역을 구비하는 기판, 상기 기판의 비표시 영역과 제1 영역에 배치되며, 제1 전원 전압이 인가되는 제1 전원 배선, 및 상기 기판의 벤딩 영역에 배치되는 제1 전원 연결 배선들을 구비한다. 상기 제1 전원 배선은 상기 비표시 영역에 배치되는 제1 전원 연결부, 상기 제1 전원 연결 배선들에 연결되는 제2 전원 연결부, 및 상기 제1 전원 연결부와 상기 제2 전원 연결부 사이에 배치되는 제1 전원 경로부와 제2 전원 경로부를 포함한다. 상기 서브 영역의 제1 방향의 길이는 상기 메인 영역의 제1 방향의 길이보다 작으며, 상기 제1 전원 경로부는 상기 제2 전원 경로부보다 상기 서브 영역의 가장자리에 인접하게 배치된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 발광 표시 장치(Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 유기 발광 소자를 포함하는 유기 발광 표시 장치, 무기 반도체와 같은 무기 발광 소자를 포함하는 무기 발광 표시 장치, 및 초고형 발광 소자를 포함하는 초소형 발광 표시 장치를 포함한다.
최근에 표시 장치는 화상을 표시하는 발광부들이 배치되는 표시 영역을 넓히기 위해, 표시 영역을 제외한 비표시 영역(또는 베젤 영역)은 최소화된다. 비표시 영역(또는 베젤 영역)이 최소화됨에 따라, 비표시 영역(또는 베젤 영역)에 배치되는 전원 배선의 폭이 줄어들 수 있다. 이 경우, 전원 배선의 저항이 높아지며, 전원 배선의 병목 구간에 전류가 집중됨으로써 전원 배선에 열이 발생할 수 있다. 그러므로, 전원 배선에 인접하는 화소들은 전원 배선의 열에 의해 열화될 수 있다.
본 발명이 해결하고자 하는 과제는 전원 배선의 병목 구간에서 전원 배선에 열이 발생하는 것을 줄일 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 스캔 배선들, 데이터 배선들, 및 화소들을 포함하는 표시 영역과 상기 표시 영역의 주변에 배치되는 비표시 영역을 포함하는 메인 영역, 및 상기 비표시 영역에 이웃하는 제1 영역과 상기 제1 영역에 이웃하는 벤딩 영역을 포함하는 서브 영역을 구비하는 기판, 상기 기판의 비표시 영역과 제1 영역에 배치되며, 제1 전원 전압이 인가되는 제1 전원 배선, 및 상기 기판의 벤딩 영역에 배치되는 제1 전원 연결 배선들을 구비한다. 상기 제1 전원 배선은 상기 비표시 영역에 배치되는 제1 전원 연결부, 상기 제1 전원 연결 배선들에 연결되는 제2 전원 연결부, 및 상기 제1 전원 연결부와 상기 제2 전원 연결부 사이에 배치되는 제1 전원 경로부와 제2 전원 경로부를 포함한다. 상기 서브 영역의 제1 방향의 길이는 상기 메인 영역의 제1 방향의 길이보다 작으며, 상기 제1 전원 경로부는 상기 제2 전원 경로부보다 상기 서브 영역의 가장자리에 인접하게 배치된다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 제1 방향으로 연장되는 스캔 배선들, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 배선들, 상기 스캔 배선들과 상기 데이터 배선들에 각각 대응되게 연결되는 화소들, 상기 스캔 배선들에 스캔 신호들을 공급하는 스캔 구동 회로, 상기 스캔 구동 회로에 연결되는 스캔 팬 아웃 배선들, 및 제1 전원 전압이 인가되는 제1 전원 배선을 구비한다. 상기 제1 전원 배선은 제1 전원 연결부와 제2 전원 연결부, 및 상기 제1 전원 연결부와 상기 제2 전원 연결부 사이에 배치되는 제1 전원 경로부와 제2 전원 경로부를 포함한다. 상기 스캔 팬 아웃 배선들은 상기 제1 전원 경로부와 상기 제2 전원 경로부 사이의 제1 이격부에 배치된다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 화소들을 포함하는 표시 영역과 상기 표시 영역의 주변에 배치되는 비표시 영역을 포함하는 메인 영역, 및 상기 비표시 영역에 이웃하는 제1 영역과 상기 제1 영역에 이웃하는 벤딩 영역을 포함하는 서브 영역을 구비하는 기판, 및 상기 기판의 비표시 영역과 제1 영역에 배치되며, 제1 전원 전압이 인가되는 제1 전원 배선을 구비한다. 상기 제1 전원 배선은 제1 전원 연결부와 제2 전원 연결부, 및 상기 제1 전원 연결부와 상기 제2 전원 연결부 사이에 배치되는 제1 전원 경로부와 제2 전원 경로부를 포함한다. 상기 제1 전원 경로부는 상기 제2 전원 경로부보다 상기 기판의 가장자리에 인접하게 배치되며, 상기 제1 전원 경로부의 폭은 상기 제2 전원 경로부의 폭보다 크다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 전원 배선이 복수의 전원 경로부들을 포함하고, 복수의 전원 경로부들 중에서 제1 전원 경로부가 서브 영역의 가장자리에 인접하게 배치됨으로써, 제1 전원 배선의 전류 집중 영역에 집중된 전류를 제1 전원 경로부를 통해 제2 전원 연결부로 흘릴 수 있다. 이로 인해, 제1 전원 배선의 전류 집중 영역의 면적을 줄일 수 있다. 이에 따라, 제1 전원 배선의 전류 집중 영역의 발열량은 줄어들 수 있으므로, 제1 전원 배선에 인접하는 표시 영역의 화소들이 열화되는 것을 줄일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2와 도 3은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 4는 일 실시예에 따른 표시 장치를 보여주는 일 측면도이다.
도 5a는 일 실시예에 따른 표시 패널의 표시 영역의 화소를 보여주는 회로도이다.
도 5b와 도 5c는 또 다른 실시예에 따른 표시 패널의 표시 영역의 화소를 보여주는 회로도들이다.
도 6은 일 실시예에 따른 표시 패널의 표시 영역의 화소들과 터치 전극들을 보여주는 레이아웃 도이다.
도 7은 도 6의 A-A’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 8은 일 실시예에 따른 표시 패널의 비표시 영역을 보여주는 레이아웃 도이다.
도 9는 도 8의 B-1 영역의 제1 전원 배선을 상세히 보여주는 레이아웃 도이다.
도 10은 또 다른 실시예에 따른 표시 패널의 비표시 영역을 보여주는 레이아웃 도이다.
도 11은 도 10의 B-2 영역의 제1 전원 배선을 상세히 보여주는 레이아웃 도이다.
도 12는 또 다른 실시예에 따른 표시 패널의 비표시 영역을 보여주는 레이아웃 도이다.
도 13은 일 실시예에 따른 제1 터치 배선들, 스캔 팬 아웃 배선들, 제2 터치 배선들, 데이터 팬 배선들, 제1 전원 배선, 및 제2 전원 배선을 보여주는 레이아웃 도이다.
도 14a는 도 13의 B-B’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 14b는 도 13의 B-B’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 15a는 도 13의 C-C’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 15b는 도 13의 C-C’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 16a는 도 13의 D-D’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 16b는 도 13의 D-D’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 17a는 도 13의 E-E’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 17b는 도 13의 E-E’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 18은 또 다른 실시예에 따른 표시 패널의 비표시 영역을 보여주는 레이아웃 도이다.
도 19는 도 18의 B-3 영역의 제1 전원 배선을 상세히 보여주는 레이아웃 도이다.
도 20은 또 다른 실시예에 따른 제1 터치 배선들, 스캔 팬 아웃 배선들, 제2 터치 배선들, 데이터 팬 배선들, 제1 전원 배선, 및 제2 전원 배선을 보여주는 레이아웃 도이다.
도 21은 또 다른 실시예에 따른 표시 패널의 비표시 영역을 보여주는 레이아웃 도이다.
도 22는 도 21의 B-4 영역의 제1 전원 배선을 상세히 보여주는 레이아웃 도이다.
도 23은 또 다른 실시예에 따른 제1 터치 배선들, 스캔 팬 아웃 배선들, 제2 터치 배선들, 데이터 팬 배선들, 제1 전원 배선, 및 제2 전원 배선을 보여주는 레이아웃 도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)의 기판(SUB)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화상을 표시하는 화소(도 5a의 PX)들을 포함할 수 있다. 서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(Y축 방향)으로 돌출될 수 있다.
도 1에서는 서브 영역(SBA)이 펼쳐진 것을 예시하였으나, 서브 영역(SBA)은 구부러질 수 있으며, 이 경우 표시 패널(100)의 하면 상에 배치될 수 있다. 서브 영역(SBA)이 구부러지는 경우, 기판(SUB)의 두께 방향(Z축 방향)에서 메인 영역(MA)과 중첩할 수 있다. 서브 영역(SBA)에는 표시 구동 회로(200)가 배치될 수 있다.
표시 구동 회로(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 생성할 수 있다. 표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(200)는 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다.
회로 보드(300)는 표시 패널(100)의 서브 영역(SBA)의 일 단에 부착될 수 있다. 이로 인해, 회로 보드(300)는 표시 패널(100) 및 표시 구동 회로(200)와 전기적으로 연결될 수 있다. 표시 패널(100)과 표시 구동 회로(200)는 회로 보드(300)를 통해 디지털 비디오 데이터와, 타이밍 신호들, 및 구동 전압들을 입력 받을 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 2와 도 3은 일 실시예에 따른 표시 장치를 보여주는 평면도이다. 도 4는 일 실시예에 따른 표시 장치를 보여주는 일 측면도이다.
도 2에는 서브 영역(SBA)이 구부러지지 않고 펼쳐진 것을 예시하였다. 도 3과 도 4에는 서브 영역(SBA)이 구부러진 것을 예시하였다.
도 2 내지 도 4를 참조하면, 표시 패널(100)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 중앙에 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2)는 비표시 영역(NDA)에 배치될 수 있다. 제1 스캔 구동부(SDC1)는 표시 패널(100)의 일 측(예를 들어, 좌측)에 배치되고, 제2 스캔 구동부(SDC2)는 표시 패널의 타 측(예를 들어, 우측)에 배치될 수 있으나, 이에 한정되지 않는다. 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각은 스캔 팬 아웃 배선(도 13의 SFL)들, 스캔 연결 배선(도 13의 SCL)들, 및 스캔 패드 배선(도 13의 SPL)들을 통해 표시 구동 회로(200)에 전기적으로 연결될 수 있다. 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각은 표시 구동 회로(200)로부터 스캔 타이밍 신호를 입력 받고, 스캔 타이밍 신호에 따라 스캔 신호들을 생성하여 스캔 배선들에 출력할 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(Y축 방향)으로 돌출될 수 있다. 서브 영역(SBA)의 제2 방향(Y축 방향)의 길이는 메인 영역(MA)의 제2 방향(Y축 방향)의 길이보다 작을 수 있다. 서브 영역(SBA)의 제1 방향(X축 방향)의 길이는 메인 영역(MA)의 제1 방향(X축 방향)의 길이보다 작거나 메인 영역(MA)의 제1 방향(X축 방향)의 길이와 실질적으로 동일할 수 있다. 서브 영역(SBA)은 구부러질 수 있으며, 표시 패널(100)의 배면 상에 배치될 수 있다. 이 경우, 서브 영역(SBA)은 제3 방향(Z축 방향)에서 메인 영역(MA)과 중첩할 수 있다.
서브 영역(SBA)은 제1 영역(A1), 제2 영역(A2), 및 벤딩 영역(BA)을 포함할 수 있다.
제1 영역(A1)은 메인 영역(MA)의 일 측으로부터 제2 방향(Y축 방향)으로 돌출된 영역이다. 제1 영역(A1)의 일 측은 메인 영역(MA)의 비표시 영역(NDA)과 접하며, 제1 영역(A1)의 타 측은 벤딩 영역(BA)에 접할 수 있다.
제2 영역(A2)은 표시 패드(DP)들과 표시 구동 회로(200)가 배치되는 영역이다. 표시 구동 회로(200)는 이방성 도전 필름(anisotropic conductive film)이나 SAP(Self Assembly Anisotropic Conductive Paste)과 같은 저저항(低抵抗) 고신뢰성 소재를 이용하여 제2 영역(A2)의 구동 패드들에 부착될 수 있다. 회로 보드(300)는 이방성 도전 필름이나 SAP과 같은 저저항(低抵抗) 고신뢰성 소재를 이용하여 제2 영역(A2)의 표시 패드(DP)들에 부착될 수 있다. 제2 영역(A2)의 일 측은 벤딩 영역(BA)과 접할 수 있다.
벤딩 영역(BA)은 구부러지는 영역이다. 벤딩 영역(BA)이 구부러지는 경우, 제2 영역(A2)은 제1 영역(A1)의 하부와 메인 영역(MA)의 하부에 배치될 수 있다. 벤딩 영역(BA)은 제1 영역(A1)과 제2 영역(A2) 사이에 배치될 수 있다. 벤딩 영역(BA)의 일 측은 제1 영역(A1)과 접하며, 벤딩 영역(BA)의 타 측은 제2 영역(A2)과 접할 수 있다.
도 5a는 일 실시예에 따른 표시 패널의 표시 영역의 화소를 보여주는 회로도이다.
도 5a를 참조하면, 화소(PX)들 각각은 스캔 배선(SL)들 중 어느 두 개, 발광 배선(EL)들 중 어느 하나, 및 데이터 배선들 중 어느 하나에 연결될 수 있다. 예를 들어, 도 5a와 같이 화소(PX)는 기입 스캔 배선(GWL), 초기화 스캔 배선(GIL), 제어 스캔 배선(GCL), 발광 배선(EL), 및 데이터 배선(DL)에 접속될 수 있다.
화소(PX)는 도 5a와 같이 구동 트랜지스터(transistor)(DT), 발광 소자(Light Emitting Element, LE), 스위치 소자들, 및 커패시터(C1)를 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 “구동 전류”라 칭함)를 제어한다.
발광 소자(LEL)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LEL)의 발광량은 구동 전류(Ids)에 비례할 수 있다.
발광 소자(LEL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(LEL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(LEL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(LEL)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(LEL)의 애노드 전극은 제4 트랜지스터(ST4)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 접속되며, 캐소드 전극은 제1 전원 배선(VSL)에 접속될 수 있다. 발광 소자(LEL)의 애노드 전극과 캐소드 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
커패시터(C1)는 구동 트랜지스터(DT)의 제2 전극과 제2 전원 배선(VSL) 사이에 형성된다. 커패시터(C1)의 일 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되고, 타 전극은 제2 전원 배선(VSL)에 접속될 수 있다.
구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)가 P 타입 MOSFET으로 형성되고, 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성될 수 있다. P 타입 MOSFET으로 형성되는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6) 각각의 액티브층은 폴리 실리콘으로 형성되고, N 타입 MOSFET으로 형성되는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3) 각각의 액티브층은 산화물 반도체로 형성될 수 있다. 이 경우, 폴리 실리콘으로 형성되는 트랜지스터들과 산화물 반도체로 형성되는 트랜지스터들이 서로 다른 층에 배치될 수 있으므로, 화소(PX)들 각각 트랜지스터들의 배치 면적이 줄어들 수 있다.
제2 트랜지스터(ST2)의 게이트 전극과 제4 트랜지스터(ST4)의 게이트 전극은 기입 스캔 배선(GWL)에 연결되고, 제1 트랜지스터(ST1)의 게이트 전극은 제어 스캔 배선(GCL)에 연결될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 초기화 스캔 배선(GIL)에 연결될 수 있다. 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)는 N 타입 MOSFET으로 형성되므로, 제어 스캔 배선(GCL)과 초기화 스캔 배선(GIL)에 게이트 하이 전압의 스캔 신호가 인가되는 경우 턴-온될 수 있다. 이에 비해, 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)는 P 타입 MOSFET으로 형성되므로, 기입 스캔 배선(GWL)과 발광 배선(EL)에 각각 게이트 로우 전압의 스캔 신호와 발광 신호가 인가되는 경우 턴-온될 수 있다.
또는, 도 5b와 같이 화소(PX)는 제7 트랜지스터(ST7)을 더 포함할 수 있다. 제7 트랜지스터(ST7)의 액티브층은 폴리 실리콘으로 형성될 수 있다. 제4 트랜지스터(ST4)의 게이트 전극과 제7 트랜지스터(ST7)의 게이트 전극은 바이어스 스캔 배선(GBL)에 연결될 수 있다. 제4 트랜지스터(ST4)와 제7 트랜지스터(ST7)는 P 타입 MOSFET으로 형성되므로, 바이어스 스캔 배선(GBL)에 게이트 로우 전압의 스캔 신호가 인가되는 경우 턴-온될 수 있다.
또는, 도 5c와 같이 제4 트랜지스터(ST4)의 액티브층은 산화물 반도체로 형성될 수 있다. 제4 트랜지스터(ST4)의 게이트 전극, 제5 트랜지스터(ST5)의 게이트 전극, 및 제6 트랜지스터(ST6)의 게이트 전극은 발광 배선(EL)에 연결될 수 있다. 제6 트랜지스터(ST6)는 N 타입 MOSFET으로 형성되므로, 발광 배선(EL)에 게이트 하이 전압의 발광 신호가 인가되는 경우 턴-온될 수 있다.
또는, 도 5a 내지 도 5c에 도시하지 않았지만, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)는 모두 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성되거나, N 타입 MOSFET으로 형성될 수도 있다.
도 6은 일 실시예에 따른 표시 패널의 표시 영역의 발광부들과 터치 전극들을 보여주는 레이아웃 도이다.
도 6에서는 표시 영역(DA)의 제1 내지 제4 발광부들(EA1, EA2, EA3, EA4), 구동 전극(TE)들, 및 감지 전극(RE)들을 도시하였다. 도 6에서는 터치 구동 방식이 사용자의 터치를 감지하기 위해 두 종류의 터치 전극들, 즉 구동 전극(TE)들과 감지 전극(RE)들을 포함하는 상호 용량 방식인 것을 중심으로 설명하였다. 도 6에서는 설명의 편의를 위해 제1 방향(X축 방향)으로 인접한 두 개의 감지 전극(RE)들과 제2 방향(Y축 방향)으로 인접한 두 개의 구동 전극(TE)들 도시하였다.
도 6을 참조하면, 구동 전극(TE)들과 감지 전극(RE)들은 서로 전기적으로 분리될 수 있다. 구동 전극(TE)들과 감지 전극(RE)들은 동일한 층에 형성되므로 서로 떨어져 배치될 수 있다. 구동 전극(TE)과 감지 전극(RE) 사이에는 갭(gap)이 형성될 수 있다.
감지 전극(RE)들은 제1 방향(X축 방향)으로 전기적으로 연결될 수 있다. 구동 전극(TE)들은 제2 방향(Y축 방향)으로 전기적으로 연결될 수 있다. 감지 전극(RE)들과 구동 전극(TE)들이 그들의 교차부들에서 전기적으로 분리되기 위해, 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들은 연결부(BE)들을 통해 연결될 수 있다. 감지 전극(RE)들은 감지 배선들에 연결되고, 구동 전극(TE)들은 구동 배선들에 연결될 수 있다. 감지 배선들과 구동 배선들은 터치 배선(도 13의 TL)들로 통칭될 수 있다.
연결부(BE)들은 구동 전극(TE)들 및 감지 전극(RE)들과 상이한 층에 형성되며, 제1 센서 콘택홀(TCNT1)들을 통해 구동 전극(TE)들과 접속될 수 있다. 연결부(BE)들 각각의 일 단은 제1 센서 콘택홀(TCNT1)들을 통해 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들 중 어느 한 구동 전극(TE)에 접속될 수 있다. 연결부(BE)들 각각의 타 단은 제1 센서 콘택홀(TCNT1)들을 통해 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들 중 다른 구동 전극(TE)에 접속될 수 있다. 연결부(BE)들은 제3 방향(Z축 방향)에서 감지 전극(RE)과 중첩할 수 있다. 연결부(BE)들은 구동 전극(TE)들 및 감지 전극(RE)들과 상이한 층에 형성되므로, 제3 방향(Z축 방향)에서 감지 전극(RE)과 중첩하더라도, 감지 전극(RE)과 전기적으로 분리될 수 있다.
표시 영역(DA)은 화상을 표시하기 위한 복수의 발광부들(EA1, EA2, EA3, EA4)을 포함할 수 있다. 복수의 발광부들(EA1, EA2, EA3, EA4) 각각은 도 6의 발광 소자(LEL)가 광을 발광하는 영역으로 정의될 수 있다.
예를 들어, 표시 영역(DA)은 제1 내지 제4 발광부들(EA1, EA2, EA3, EA4)을 포함할 수 있다. 이 경우, 제1 발광부(EA1)는 제1 광을 발광하는 발광 소자(도 5a의 LEL)의 발광부를 가리키고, 제2 발광부(EA2)는 제2 광을 발광하는 발광 소자(도 5a의 LEL)의 영역을 가리킬 수 있다. 또한, 제3 발광부(EA3)는 제3 광을 발광하는 발광 소자(도 5a의 LEL)의 영역을 가리키고, 제4 발광부(EA4)는 제4 광을 발광하는 발광 소자(도 5a의 LEL)의 영역을 가리킬 수 있다.
제1 발광부(EA1), 제2 발광부(EA2), 제3 발광부(EA3), 및 제4 발광부(EA4)는 서로 다른 색을 발광할 수 있다. 또는, 제1 발광부(EA1), 제2 발광부(EA2), 제3 발광부(EA3), 및 제4 발광부(EA4) 중 어느 두 개는 동일한 색을 발광할 수 있다. 예를 들어, 제1 발광부(EA1)는 적색 광을 발광하고, 제2 발광부(EA2)와 제4 발광부(EA4)는 녹색 광을 발광하며, 제3 발광부(EA3)는 청색 광을 발광할 수 있다.
제1 발광부(EA1), 제2 발광부(EA2), 제3 발광부(EA3), 및 제4 발광부(EA4) 각각은 마름모와 같이 사각형의 평면 형태를 갖는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 발광부(EA1), 제2 발광부(EA2), 제3 발광부(EA3), 및 제4 발광부(EA4)는 사각형 이외에 다른 다각형, 원형 또는 타원형의 평면 형태를 가질 수 있다. 또한, 제1 발광부(EA1), 제2 발광부(EA2), 제3 발광부(EA3), 및 제4 발광부(EA4) 중에서 제3 발광부(EA3)의 크기가 가장 크고, 제1 발광부(EA1)의 크기가 두 번째로 크며, 제2 발광부(EA2)와 제4 발광부(EA4)의 크기가 가장 작은 것을 예시하였으나, 이에 한정되지 않는다.
구동 전극(TE)들, 감지 전극(RE)들, 및 연결부(BE)들이 평면 상 메쉬 구조 또는 그물망 구조로 형성되므로, 발광부들(EA1, EA2, EA3, EA4)은 제3 방향(Z축 방향)에서 구동 전극(TE)들, 감지 전극(RE)들, 및 연결부(BE)들과 중첩하지 않을 수 있다. 따라서, 발광부들(EA1, EA2, EA3, EA4)로부터 발광된 광이 구동 전극(TE)들, 감지 전극(RE)들, 및 연결부(BE)들에 의해 차단됨으로써, 광의 휘도가 감소되는 것을 방지하거나 줄일 수 있다.
도 7은 도 6의 A-A’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 7을 참조하면, 화소(PX)들 각각은 제1 박막 트랜지스터(TFT1), 제2 박막 트랜지스터(TFT2), 및 발광 소자(LEL)를 포함할 수 있다. 제1 박막 트랜지스터(TFT1)는 도 5a의 제6 트랜지스터(ST6)일 수 있으며, 제2 박막 트랜지스터(TFT2)는 도 5a의 제1 트랜지스터(ST1) 또는 제3 트랜지스터(ST3)일 수 있다. 즉, 도 7에서는 설명의 편의를 위해 도 5a의 구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(ST1~ST6) 중에서 일부 트랜지스터들만을 예시하였다.
제1 기판(SUB1) 상에는 제1 배리어막(BF1)이 배치되고, 제1 배리어막(BF1) 상에는 제2 기판(SUB2)이 배치되며, 제2 기판(SUB2) 상에는 제2 배리어막(BF2)이 배치될 수 있다.
제1 기판(SUB1)과 제2 기판(SUB2) 각각은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 제1 기판(SUB1)과 제2 기판(SUB2)은 폴리이미드(polyimide)를 포함할 수 있다. 제1 기판(SUB1)과 제2 기판(SUB2) 각각은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
제1 배리어막(BF1)과 제2 배리어막(BF2) 각각은 투습에 취약한 제1 기판(SUB1)과 제2 기판(SUB2)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 박막 트랜지스터와 발광 소자층(EML)의 발광층(172)을 보호하기 위한 막이다. 제1 배리어막(BF1)과 제2 배리어막(BF2) 각각은 교번하여 적층된 복수의 무기막으로 이루어질 수 있다. 예를 들어, 제1 배리어막(BF1)과 제2 배리어막(BF2) 각각은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제2 배리어막(BF2) 상에는 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)가 배치될 수 있다. 제1 박막 트랜지스터(TFT1)는 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다. 제2 박막 트랜지스터(TFT2)는 제2 액티브층(ACT2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함할 수 있다.
버퍼막(BF) 상에는 제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)이 배치될 수 있다. 제1 액티브층(ACT1)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘과 같은 실리콘 반도체를 포함할 수 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 실리콘 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다. 제1 액티브층(ACT1)은 제1 기판(SUB1)과 제2 기판(SUB2)의 두께 방향인 제3 방향(Z축 방향)에서 제1 게이트 전극(G1)과 중첩하며, 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제3 방향(Z축 방향)에서 제1 게이트 전극(G1)과 중첩하지 않을 수 있다.
제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1) 상에는 제1 게이트 절연막(130)이 배치될 수 있다. 제1 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 게이트 절연막(130) 상에는 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)이 배치될 수 있다. 제1 게이트 전극(G1)은 제3 방향(Z축 방향)에서 제1 액티브층(ACT1)과 중첩할 수 있다. 제1 커패시터 전극(CAE1)은 제3 방향(Z축 방향)에서 제2 커패시터 전극(CAE2)과 중첩할 수 있다. 제1 게이트 전극(G1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 층간 절연막(141) 상에는 제2 커패시터 전극(CAE2)이 배치될 수 있다. 제1 층간 절연막(141)이 소정의 유전율을 가지므로, 제1 커패시터 전극(CAE1), 제2 커패시터 전극(CAE2), 및 제1 커패시터 전극(CAE1)과 제2 커패시터 전극(CAE2) 사이에 배치된 제1 층간 절연막(141)에 의해 커패시터가 형성될 수 있다. 제2 커패시터 전극(CAE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(CAE2) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있으며, 제2 층간 절연막(142)의 제3 방향(Z축 방향)의 두께는 제1 층간 절연막(141)의 제3 방향(Z축 방향)의 두께보다 클 수 있다.
제2 층간 절연막(142) 상에는 제2 박막 트랜지스터(TFT2)의 제2 액티브층(ACT2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)이 배치될 수 있다. 제2 액티브층(ACT2)은 산화물 반도체를 포함할 수 있다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다. 제2 액티브층(ACT2)은 제3 방향(Z축 방향)에서 제2 게이트 전극(G2)과 중첩하며, 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 제3 방향(Z축 방향)에서 제2 게이트 전극(G2)과 중첩하지 않을 수 있다.
제2 박막 트랜지스터(TFT2)의 제2 액티브층(ACT2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2) 상에는 제2 게이트 절연막(131)이 배치될 수 있다. 제2 게이트 절연막(131)은 제2 게이트 전극(G2)의 하부에 배치될 수 있다. 제2 게이트 절연막(131)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 게이트 절연막(131) 상에는 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2)이 배치될 수 있다. 제2 게이트 전극(G2)은 제3 방향(Z축 방향)에서 제2 액티브층(ACT2)과 중첩할 수 있다. 제2 게이트 전극(G2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트 전극(G2) 상에는 제3 층간 절연막(150)이 배치될 수 있다. 제3 층간 절연막(150)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제3 층간 절연막(150)은 복수의 무기막을 포함할 수 있다.
제3 층간 절연막(150) 상에는 제1 애노드 연결 전극(ANDE1), 제1 연결 전극(BE1), 및 제2 연결 전극(BE2)이 배치될 수 있다. 제1 애노드 연결 전극(ANDE1)은 층간 절연막(140)과 제3 층간 절연막(150)을 관통하여 제1 박막 트랜지스터(TFT1)의 제1 드레인 전극(D1)을 노출하는 제1 애노드 콘택홀(ANCT1)을 통해 제1 드레인 전극(D)에 연결될 수 있다. 층간 절연막(140)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 포함할 수 있다. 제1 연결 전극(BE1)은 제3 층간 절연막(150)을 관통하여 제2 박막 트랜지스터(TFT2)의 제2 소스 전극(S2)을 노출하는 제1 연결 콘택홀(BCT1)을 통해 제2 소스 전극(S2)에 연결될 수 있다. 제2 연결 전극(BE2)은 절연막(150)을 관통하여 제2 박막 트랜지스터(TFT2)의 제2 드레인 전극(D2)을 노출하는 제2 연결 콘택홀(BCT2)을 통해 제2 드레인 전극(D2)에 연결될 수 있다. 제1 애노드 연결 전극(ANDE1), 제1 연결 전극(BE1), 및 제2 연결 전극(BE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 애노드 연결 전극(ANDE1), 제1 연결 전극(BE1), 및 제2 연결 전극(BE2) 상에는 평탄화를 위한 제1 유기막(160)이 배치될 수 있다. 제1 유기막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 유기막(160) 상에는 제2 애노드 연결 전극(ANDE2)이 배치될 수 있다. 제2 애노드 연결 전극(ANDE2)은 제1 유기막(160)을 관통하여 제1 애노드 연결 전극(ANDE1)을 노출하는 제2 애노드 콘택홀(ANCT2)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다. 제2 애노드 연결 전극(ANDE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 애노드 연결 전극(ANDE2) 상에는 제2 유기막(180)이 배치될 수 있다. 제2 유기막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 유기막(180) 상에는 제3 애노드 연결 전극(ANDE3)이 배치될 수 있다. 제3 애노드 연결 전극(ANDE3)은 제2 유기막(180)을 관통하여 제2 애노드 연결 전극(ANDE2)을 노출하는 제3 애노드 콘택홀(ANCT3)을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다. 제3 애노드 연결 전극(ANDE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제3 애노드 연결 전극(ANDE3) 상에는 제3 유기막(181)이 배치될 수 있다. 제3 유기막(181)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
도 7에서는 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)가 게이트 전극이 액티브층의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)는 게이트 전극이 액티브층의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극이 액티브층의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
제3 유기막(181) 상에는 발광 소자(LEL)들과 뱅크(190)가 배치될 수 있다. 발광 소자(LEL)들 각각은 제1 발광 전극(171), 발광층(172), 및 제2 발광 전극(173)을 포함한다. 제1 발광 전극(171)은 애노드 전극이고, 제2 발광 전극(173)은 캐소드 전극일 수 있다.
제1 발광 전극(171)은 제3 유기막(181) 상에 형성될 수 있다. 제1 발광 전극(171)은 제3 유기막(181)을 관통하여 제3 애노드 연결 전극(ANDE3)을 노출하는 제4 애노드 콘택홀(ANCT4)을 통해 제3 애노드 연결 전극(ANDE3)에 연결될 수 있다.
발광층(172)을 기준으로 제2 발광 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 발광 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), 은과 ITO의 적층 구조(ITO/Ag/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(190)는 발광부들(EA1, EA2, EA3, EA4)을 정의하는 역할을 하기 위해 제2 유기막(180) 상에서 제1 발광 전극(171)을 구획하도록 형성될 수 있다. 뱅크(190)는 제1 발광 전극(171)의 가장자리를 덮도록 형성될 수 있다. 뱅크(190)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
발광부들(EA1, EA2, EA3, EA4) 각각은 제1 발광 전극(171), 발광층(172), 및 제2 발광 전극(173)이 순차적으로 적층되어 제1 발광 전극(171)으로부터의 정공과 제2 발광 전극(173)으로부터의 전자가 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다.
제1 발광 전극(171)과 뱅크(190) 상에는 발광층(172)이 형성된다. 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함한다.
제2 발광 전극(173)은 발광층(172) 상에 형성된다. 제2 발광 전극(173)은 발광층(172)을 덮도록 형성될 수 있다. 제2 발광 전극(173)은 모든 발광부들(EA1, EA2, EA3, EA4)에 공통적으로 형성되는 공통층일 수 있다. 제2 발광 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 발광 전극(173)은 광을 투과시킬 수 있는 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물(TCO, Transparent Conductive Oxide), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 발광 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
제2 발광 전극(173) 상에는 봉지층(TFE)이 배치될 수 있다. 봉지층(TFE)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함한다. 또한, 봉지층(TFE)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함한다. 예를 들어, 봉지층(TFE)은 제1 봉지 무기막(TFE1), 봉지 유기막(TFE2), 및 제2 봉지 무기막(TFE3)을 포함한다.
제1 봉지 무기막(TFE1)은 제2 발광 전극(173) 상에 배치되고, 봉지 유기막(TFE2)은 제1 봉지 무기막(TFE1) 상에 배치되며, 제2 봉지 무기막(TFE3)은 봉지 유기막(TFE2) 상에 배치될 수 있다. 제1 봉지 무기막(TFE1)과 제2 봉지 무기막(TFE3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 봉지 유기막(TFE2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등으로 형성될 수 있다.
봉지층(TFEL) 상에는 센서 전극층(SENL)이 배치될 수 있다. 센서 전극층(SENL)은 구동 전극(TE)들, 감지 전극(RE)들, 및 연결부(BE)를 포함할 수 있다.
제2 봉지 무기막(TFE3) 상에는 제1 센서 절연막(TINS1)이 배치될 수 있다. 제1 센서 절연막(TINS1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 또는, 제1 센서 절연막(TINS1)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 센서 절연막(TINS1) 상에는 연결부(BE)이 배치될 수 있다. 연결부(BE)는 제3 방향(Z축 방향)에서 제1 발광부(EA1), 제2 발광부(EA2), 제3 발광부(EA3), 및 제4 발광부(EA4)와 중첩하지 않을 수 있다. 연결부(BE)는 제3 방향(Z축 방향)에서 뱅크(190)과 중첩할 수 있다. 연결부(BE)는 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.
연결부(BE) 상에는 제2 센서 절연막(TINS2)이 배치될 수 있다. 제2 센서 절연막(TINS2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 또는, 제2 센서 절연막(TINS2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 센서 절연막(TINS2) 상에는 구동 전극(TE)들과 감지 전극(RE)들이 배치될 수 있다. 구동 전극(TE)들과 감지 전극(RE)들은 제3 방향(Z축 방향)에서 제1 발광부(EA1), 제2 발광부(EA2), 제3 발광부(EA3), 및 제4 발광부(EA4)와 중첩하지 않을 수 있다. 구동 전극(TE)들과 감지 전극(RE)들은 제3 방향(Z축 방향)에서 뱅크(190)과 중첩할 수 있다. 구동 전극(TE)은 제2 센서 절연막(TINS2)을 관통하는 제1 센서 콘택홀(TCNT1)을 통해 연결부(BE)에 연결될 수 있다. 구동 전극(TE)들과 감지 전극(RE)들은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.
한편, 도 7에서는 연결부(BE)가 제1 센서 절연막(TINS1) 상에 배치되고, 구동 전극(TE)들과 감지 전극(RE)들이 제2 센서 절연막(TINS2) 상에 배치되는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 구동 전극(TE)들과 감지 전극(RE)들이 제1 센서 절연막(TINS1) 상에 배치되고, 연결부(BE)는 제2 센서 절연막(TINS2) 상에 배치될 수 있다.
구동 전극(TE)들과 감지 전극(RE)들 상에는 제3 센서 절연막(TINS3)이 배치될 수 있다. 제3 센서 절연막(TINS3)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
도 8은 일 실시예에 따른 표시 패널의 비표시 영역을 보여주는 레이아웃 도이다. 도 9는 도 8의 B-1 영역의 제1 전원 배선을 상세히 보여주는 레이아웃 도이다.
도 8과 도 9에서는 설명의 편의를 위해, 제1 전원 배선(VSL), 제2 전원 배선(VDL), 제1 전원 연결 배선(VSCL)들, 제1 전원 패드 배선(VSPL)들, 제1 전원 연결 콘택홀(VSH1)들, 제2 전원 연결 배선(VDCL)들, 제2 전원 패드 배선(VDPL)들, 제2 전원 연결 콘택홀(VDH1)들, 제1 표시 전원 배선(DSL)들, 및 제2 표시 전원 배선(DDL)들을 예시하였다.
도 8 및 도 9를 참조하면, 제1 표시 전원 배선(DSL)들과 제2 표시 전원 배선(DDL)들은 표시 영역(DA)에 배치될 수 있다. 제1 표시 전원 배선(DSL)들과 제2 표시 전원 배선(DDL)들은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 표시 전원 배선(DSL)들은 제1 전원 배선(VSL)에 연결되고, 제2 표시 전원 배선(DDL)들은 제2 전원 배선(VDL)에 연결될 수 있다. 제1 표시 전원 배선(DSL)들과 제2 표시 전원 배선(DDL)들로 인하여, 제1 전원 전압과 제2 전원 전압이 표시 영역(DA)의 화소(PX)들에 보다 균일하게 인가될 수 있다.
한편, 제1 표시 전원 배선(DSL)들과 제2 표시 전원 배선(DDL)들은 표시 영역(DA)에서 메쉬 형태(또는 그물망 형태)로 배치될 수 있다. 이 경우, 제1 표시 전원 배선(DSL)들과 제2 표시 전원 배선(DDL)들은 서로 다른 층에 배치되며, 서로 교차할 수 있다.
제1 전원 배선(VSL)은 비표시 영역(NDA)에서 제1 표시 전원 배선(DSL)들에 연결되고, 제1 영역(A1)에서 제1 전원 연결 배선(VSCL)들에 연결될 수 있다. 제1 전원 배선(VSL)은 표시 패널(100)의 하측, 좌측, 및 하측과 좌측이 만나는 코너의 비표시 영역(NDA)에 배치될 수 있다. 또한, 제1 전원 배선(VSL)은 표시 패널(100)의 하측, 우측, 및 하측과 우측이 만나는 코너의 비표시 영역(NDA)에 배치될 수 있다. 또한, 제1 전원 배선(VSL)은 표시 패널(100)의 상측, 상측과 좌측이 만나는 코너, 및 상측과 우측이 만나는 코너의 비표시 영역(NDA)에 배치될 수 있다.
제2 전원 배선(VDL)은 비표시 영역(NDA)에서 제2 표시 전원 배선(DDL)들에 연결되고, 제1 영역(A1)에서 제2 전원 연결 배선(VDCL)들에 연결될 수 있다. 제2 전원 배선(VDL)은 표시 패널(100)의 하측의 비표시 영역(NDA)에 배치될 수 있다.
제1 전원 연결 배선(VSCL)들은 벤딩 영역(BA)에 배치되고, 제1 전원 패드 배선(VSPL)들은 제2 영역(A2)에 배치될 수 있다. 제1 전원 연결 배선(VSCL)들 각각은 제1 전원 연결 홀(VSH1)을 통해 제1 전원 패드 배선(VSPL)에 연결될 수 있다. 제1 전원 연결 배선(VSCL)들 각각은 제3 전원 연결 홀(도 13의 VSH2)을 통해 제1 전원 배선(VSL)에 연결될 수 있다. 제1 전원 패드 배선(VSPL)들 각각은 표시 구동 회로(200)에 전기적으로 연결될 수 있다. 그러므로, 제1 전원 배선(VSL)은 제1 전원 패드 배선(VSPL)들과 제1 전원 연결 배선(VSCL)들을 통해 표시 구동 회로(200)의 제1 전원 전압을 공급받을 수 있다.
제2 전원 연결 배선(VDCL)들은 벤딩 영역(BA)에 배치되고, 제2 전원 패드 배선(VDPL)들은 제2 영역(A2)에 배치될 수 있다. 제2 전원 연결 배선(VDCL)들 각각은 제2 전원 연결 홀(VDH2)을 통해 제2 전원 패드 배선(VDPL)에 연결될 수 있다. 제2 전원 연결 배선(VDCL)들 각각은 제4 전원 연결 홀(도 13의 VDH2)을 통해 제1 전원 배선(VSL)에 연결될 수 있다. 제2 전원 패드 배선(VDPL)들 각각은 표시 구동 회로(200)에 전기적으로 연결될 수 있다. 그러므로, 제2 전원 배선(VDL)은 제2 전원 패드 배선(VDPL)들과 제2 전원 연결 배선(VDCL)들을 통해 표시 구동 회로(200)의 제2 전원 전압을 공급받을 수 있다.
제1 전원 배선(VSL)은 도 9와 같이 제1 전원 연결부(VSC1)와 제2 전원 연결부(VSC2)를 포함할 수 있다. 제1 전원 연결부(VSC1)는 표시 패널(100)의 하측의 비표시 영역(NDA)에서 제1 방향(X축 방향)으로 연장될 수 있다. 제1 전원 연결부(VSC1)는 제1 표시 전원 배선(DSL)들에 연결될 수 있다. 제2 전원 연결부(VSC2)는 표시 패널(100)의 하측의 비표시 영역(NDA)과 제1 영역(A1)에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 전원 연결부(VSC2)는 제1 전원 연결 배선(VSCL)들에 연결될 수 있다.
제1 전원 연결부(VSC1)와 제2 전원 연결부(VSC2)는 직접 연결될 수 있다. 제2 전원 연결부(VSC2)의 상측은 제1 전원 연결부(VSC1)의 하측에 연결될 수 있다. 이 경우, 제2 전원 연결부(VSC2)의 우측과 제1 전원 연결부(VSC1)의 우측은 서로 나란하게 이어질 수 있다. 제1 전원 연결부(VSC1)의 폭(W1)은 제2 전원 연결부(VSC2)의 폭(W2)보다 작을 수 있다.
최근에는 표시 영역(DA)을 넓히기 위해 비표시 영역(NDA)의 면적이 줄어들면서 제1 전원 배선(VSL)의 면적 역시 줄어들고 있으며, 이로 인해 비표시 영역(NDA)에서 제1 전원 배선(VSL)의 제1 전원 연결부(VSC1)의 폭(W1)이 줄어들고 있다. 제1 전원 배선(VSL)에서 메인 영역(MA)의 좌측과 하측이 만나는 코너 영역(CS)으로부터 제2 전원 연결부(VSC2) 사이의 영역은 매우 좁은 폭을 갖는 전류 집중 영역(CCA)일 수 있다. 제1 전원 배선(VSL)의 전류 집중 영역(CCA)은 제1 전원 연결부(VSC1)의 대부분의 영역일 수 있다. 제1 전원 배선(VSL)의 전류 집중 영역(CCA)에는 제1 전원 연결부(VSC1)의 전류(CUR1)와 제1 표시 전원 배선(DSL)의 전류(CUR2)가 합산된 합산 전류(ACUR)가 흐를 수 있다.
이상에서 살펴본 바와 같이, 제1 전원 배선(VSL)의 전류 집중 영역(CCA)에 전류가 몰리기 때문에, 제1 전원 배선(VSL)의 전류 집중 영역(CCA)에는 열이 발생할 수 있다. 제1 전원 배선(VSL)의 전류 집중 영역(CCA)의 발열로 인해, 제1 전원 배선(VSL)의 전류 집중 영역에 인접하는 표시 영역(DA)의 화소(PX)들은 열화될 수 있다. 그러므로, 제1 전원 배선(VSL)의 전류를 분산함으로써 제1 전원 배선(VSL)의 전류 집중 영역(CCA)의 발열을 줄일 필요가 있으며, 이하에서는 도 10, 도 11, 도 12, 도 18, 도 19, 도 21, 및 도 22를 결부하여 이에 대하여 상세히 설명한다.
도 10은 또 다른 실시예에 따른 표시 패널의 비표시 영역을 보여주는 레이아웃 도이다. 도 11은 도 10의 B-2 영역의 제1 전원 배선을 상세히 보여주는 레이아웃 도이다.
도 10 및 도 11의 실시예는 제1 전원 배선(VSL)이 복수의 전원 경로부들(VPC1, VPC2)을 포함하는 것에서 도 8 및 도 9의 실시예와 차이가 있다. 도 10 및 도 11에서는 도 8 및 도 9의 실시예와 중복된 설명은 생략한다.
도 10 및 도 11을 참조하면, 제1 전원 배선(VSL)은 제1 전원 연결부(VSC1), 제2 전원 연결부(VSC2), 제1 전원 경로부(VPC1), 및 제2 전원 경로부(VPC2)를 포함할 수 있다.
제1 전원 연결부(VSC1)는 표시 패널(100)의 하측의 비표시 영역(NDA)에서 제1 방향(X축 방향)으로 연장될 수 있다. 제1 전원 연결부(VSC1)는 제1 표시 전원 배선(DSL)들에 연결될 수 있다.
제2 전원 연결부(VSC2)는 표시 패널(100)의 하측의 비표시 영역(NDA)과 제1 영역(A1)에서 제1 방향(X축 방향)으로 연장될 수 있다. 제2 전원 연결부(VSC2)는 제1 전원 연결 배선(VSCL)들에 연결될 수 있다.
제1 전원 경로부(VPC1)와 제2 전원 경로부(VPC2)는 제1 전원 연결부(VSC1)와 제2 전원 연결부(VSC2) 사이에 배치될 수 있다. 제1 전원 경로부(VPC1)와 제2 전원 경로부(VPC2)는 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전원 경로부(VPC1)는 제2 전원 경로부(VPC2)보다 서브 영역(SBA)의 가장자리에 인접하게 배치될 수 있다.
제1 전원 연결부(VSC1)와 제2 전원 연결부(VSC2) 사이에 복수의 전원 경로부들(VPC1, VPC2)이 배치되며, 제1 전원 경로부(VPC1)가 서브 영역(SBA)의 가장자리에 인접하게 배치됨으로써, 제1 전원 경로부(VPC1)를 통해 제1 전원 배선(VSL)의 전류 집중 영역(CCA)에 집중된 전류를 제2 전원 연결부(VSC2)로 흘릴 수 있다. 이로 인해, 제1 전원 배선(VSL)의 전류 집중 영역(CCA)의 면적을 줄일 수 있다. 즉, 제1 전원 배선(VSL)에서 메인 영역(MA)의 좌측과 하측이 만나는 코너 영역(CS)으로부터 제1 전원 경로부(VPC1) 사이의 영역은 매우 좁은 폭을 갖는 전류 집중 영역(CCA)일 수 있다. 또한, 제1 전원 배선(VSL)의 전류 집중 영역(CCA)의 면적이 줄어듦에 따라 제1 전원 배선(VSL)의 전류 집중 영역(CCA)의 발열량은 줄어들 수 있다. 그러므로, 제1 전원 배선(VSL)에 인접하는 표시 영역(DA)의 화소(PX)들이 열화되는 것을 줄일 수 있다.
또한, 제1 전원 경로부(VPC1)가 서브 영역(SBA)의 가장자리에 인접하게 배치될수록, 제1 전원 배선(VSL)의 전류 집중 영역(CCA)의 면적을 줄일 수 있으므로, 제1 전원 경로부(VPC1)와 서브 영역(SBA)의 가장자리 사이에는 별도의 배선들이 배치되지 않을 수 있다. 즉, 서브 영역(SBA)의 가장자리로부터 가장 인접한 배선은 제1 전원 배선(VSL1)의 제1 전원 경로부(VPC1)일 수 있다.
제1 전원 경로부(VPC1)의 폭과
제2 전원 경로부(VPC2)의 폭의 비율		 전류 집중 영역(CCA)의 최대 온도
제1 전원 경로부(VPC1) 미존재
(도 8 및 도 9 실시예)		 36.6℃
1:2.5 35.4℃
1:1 35.4℃
2:1 35.3℃
3:1 35.1℃
표 1을 참조하면, 제1 전원 경로부(VPC1)가 존재하지 않는 도 8 및 도 9의 실시예에 비하여, 제1 전원 경로부(VPC1)가 존재하는 경우, 1.2℃ 이상으로 전류 집중 영역(CCA)의 온도가 감소하는 효과를 가진다. 표 1과 같이, 제1 전원 경로부(VPC1)의 폭(W3)은 제2 전원 경로부(VPC2)의 폭(W4) 대비 40% 이상일 수 있다. 다만, 제1 전원 경로부(VPC1)의 폭(W3)이 증가할수록 제1 전원 배선(VSL)의 전류 집중 영역(CCA)의 온도 감소 효과는 커질 수 있다. 그러므로, 제1 전원 배선(VSL)의 전류 집중 영역(CCA)의 온도 감소 효과를 최대한 높이기 위해서, 제1 전원 경로부(VPC1)의 폭(W3)은 제2 전원 경로부(VPC2)의 폭보다 클 수 있다.
제1 전원 경로부(VPC1)의 폭(W3)과 제2 전원 경로부(VPC2)의 폭(W4)의 합은 도 9에 도시된 제2 전원 연결부(VPC2)의 폭(W2)과 실질적으로 동일할 수 있다. 이로 인해, 제1 전원 배선(VSL)을 위한 별도의 공간을 확보할 필요 없이 제1 전원 배선(VSL)의 제1 전원 연결부(VSC1)와 제2 전원 연결부(VSC2)를 연결하는 복수의 전원 경로부들(VPC1, VPC2)을 확보할 수 있다.
제1 방향(X축 방향)에서 제1 전원 경로부(VPC1)와 제2 전원 경로부(VPC2) 사이에는 이격부(ES)가 배치될 수 있다. 이격부(ES)는 제1 전원 배선(VSL)이 배치되지 않는 영역으로 정의될 수 있다. 터치 배선들과 제1 스캔 구동부(SDC1)에 연결되는 스캔 팬 아웃 배선들이 이격부(ES)에 배치될 수 있으며, 이에 대한 자세한 설명은 도 13을 결부하여 후술한다.
도 12는 또 다른 실시예에 따른 표시 패널의 비표시 영역을 보여주는 레이아웃 도이다.
도 12의 실시예는 제2 전원 배선(VDL)이 비표시 영역(NDA)에서 표시 영역(DA)의 하측 가장자리를 따라 배치되는 것에서 도 10의 실시예와 차이가 있다. 도 12에서는 도 10의 실시예와 중복된 설명은 생략한다.
도 12를 참조하면, 표시 영역(DA)에는 제1 표시 전원 배선(DSL)들이 생략되고, 제2 표시 전원 배선(DDL)들이 배치될 수 있다. 제2 표시 전원 배선(DDL)들은 제2 전원 배선(VDL)으로부터 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전원 배선(VSL)은 제2 전원 배선(VDL)의 하측에 배치될 수 있다. 표시 영역(DA)의 하측에서 표시 영역(DA)과 제1 전원 배선(VSL) 사이에는 제2 전원 배선(VDL)이 배치될 수 있다. 제2 표시 전원 배선(DDL)들로 인하여, 제2 전원 전압이 표시 영역(DA)의 화소(PX)들에 보다 균일하게 인가될 수 있다.
한편, 제2 표시 전원 배선(DDL)들은 표시 영역(DA)에서 메쉬 형태(또는 그물망 형태)로 배치될 수 있다. 이 경우, 제2 표시 전원 배선(DDL)들은 서로 다른 층에 배치되며, 서로 교차할 수 있다.
도 13은 일 실시예에 따른 제1 터치 배선들, 스캔 팬 아웃 배선들, 제2 터치 배선들, 데이터 팬 배선들, 제1 전원 배선, 및 제2 전원 배선을 보여주는 레이아웃 도이다.
도 13을 참조하면, 제1 터치 배선(TL1)들, 스캔 팬 아웃 배선(SFL)들, 제2 터치 배선(TL2)들, 데이터 팬 아웃 배선(DFL)들, 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)은 제1 영역(A1)에 배치될 수 있다.
제1 터치 배선(TL1)들, 스캔 팬 아웃 배선(SFL)들, 및 제2 터치 배선(TL2)들은 제1 영역(A1)에서 제1 전원 배선(VSL)의 제2 전원 연결부(VSC2)와 중첩할 수 있다. 또한, 제1 터치 배선(TL1)들, 스캔 팬 아웃 배선(SFL)들, 및 제2 터치 배선(TL2)들은 제1 영역(A1)에서 제1 방향(X축 방향)에서 제1 전원 경로부(VPC1)와 제2 전원 경로부(VPC2) 사이의 이격부(ES)에 배치될 수 있다.
제1 영역(A1)에서 제1 전원 배선(VSL)과 제1 터치 배선(TL1)들 간의 중첩 면적, 제1 전원 배선(VSL)과 스캔 팬 아웃 배선(SFL)들의 중첩 면적, 및 제1 전원 배선(VSL)과 제2 터치 배선(TL2)들의 중첩 면적은 이격부(ES)로 인해 최소화될 수 있다. 그러므로, 제1 전원 배선(VSL)과 제1 터치 배선(TL1)들 간의 기생 용량, 제1 전원 배선(VSL)과 스캔 팬 아웃 배선(SFL)들 간의 기생 용량, 및 제1 전원 배선(VSL)과 제2 터치 배선(TL2)들 간의 기생 용량은 이격부(ES)로 인해 최소화될 수 있다. 따라서, 제1 전원 배선(VSL)의 제1 전원 전압이 제1 터치 배선(TL1)들, 스캔 팬 아웃 배선(SFL)들, 및 제2 터치 배선(TL2)들에 의해 영향을 받는 것을 줄일 수 있다.
제1 터치 배선(TL1)은 도 6에 도시된 구동 전극(TE)들과 감지 전극(RE)들을 포함하는 터치 전극들 중에서 제1 터치 전극들에 연결된 터치 배선으로 정의될 수 있다. 제2 터치 배선(TL2)은 도 6에 도시된 구동 전극(TE)들과 감지 전극(RE)들을 포함하는 터치 전극들 중에서 제2 터치 전극들에 연결된 터치 배선으로 정의될 수 있다. 예를 들어, 제1 터치 배선(TL1)은 구동 전극(TE)에 연결되는 터치 배선으로 정의되고, 제2 터치 배선(TL2)은 감지 전극(RE)에 연결되는 터치 배선으로 정의될 수 있다. 또는, 제1 터치 배선(TL1)은 감지 전극(RE)에 연결되는 터치 배선으로 정의되고, 제2 터치 배선(TL2)은 구동 전극(TE)에 연결되는 터치 배선으로 정의될 수 있다. 또는, 제1 터치 배선(TL1)은 구동 전극(TE)들 중에서 어느 한 구동 전극(TE)에 연결되는 터치 배선으로 정의되고, 제2 터치 배선(TL2)은 구동 전극(TE)들 중에서 또 다른 구동 전극(TE)에 연결되는 터치 배선으로 정의될 수 있다. 또는, 제1 터치 배선(TL1)은 감지 전극(RE)들 중에서 어느 한 감지 전극(RE)에 연결되는 터치 배선으로 정의되고, 제2 터치 배선(TL2)은 감지 전극(RE)들 중에서 또 다른 감지 전극(RE)에 연결되는 터치 배선으로 정의될 수 있다.
제1 영역(A1)에서 제1 터치 배선(TL1)들이 배치되는 영역은 제1 터치 배선 영역(TLA1)으로 정의되고, 스캔 팬 아웃 배선(SFL)들이 배치되는 영역은 스캔 팬 아웃 영역(SFA)으로 정의되며, 제2 터치 배선(TL2)들이 배치되는 영역은 제2 터치 배선 영역(TLA2)으로 정의될 수 있다. 제1 영역(A1)에서 제1 터치 배선 영역(TLA1), 스캔 팬 아웃 영역(SFA), 및 제2 터치 배선 영역(TLA2)은 제1 방향(X축 방향)으로 배치될 수 있다. 제1 영역(A1)에서 스캔 팬 아웃 영역(SFA)은 제1 방향(X축 방향)에서 제1 터치 배선 영역(TLA1)과 제2 터치 배선 영역(TLA2) 사이에 배치될 수 있다.
데이터 팬 아웃 배선(DFL)들은 제1 영역(A1)에서 제2 전원 배선(VDL)과 중첩할 수 있다. 제1 영역(A1)에서 데이터 팬 아웃 배선(DFL)들은 제1 방향(X축 방향)에서 제1 전원 배선(VSL)의 제2 전원 경로부(VPC2)와 제2 전원 배선(VDL) 사이에 배치될 수 있다.
제1 터치 연결 배선(TCL1)들, 스캔 연결 배선(SCL)들, 제2 터치 연결 배선(TCL2)들, 데이터 연결 배선(DCL)들, 제1 전원 연결 배선(VSCL)들, 및 제2 전원 연결 배선(VDCL)들은 벤딩 영역(BA)에 배치될 수 있다. 제1 터치 패드 배선(TPL1)들, 스캔 패드 배선(SPL)들, 제2 터치 패드 배선(TPL2)들, 데이터 패드 배선(DPL)들, 제1 전원 패드 배선(VSPL)들, 및 제2 전원 패드 배선(VDPL)들은 제2 영역(A2)에 배치될 수 있다.
제1 터치 연결 배선(TCL1)은 그에 대응하는 제1 터치 배선(TL1)과 제1 터치 패드 배선(TPL1)에 연결될 수 있다. 제1 터치 연결 배선(TCL1)은 제2 영역(A2)에서 제1 터치 연결 홀(TCH1)을 통해 그에 대응하는 제1 터치 패드 배선(TPL1)에 연결될 수 있다. 제1 터치 연결 배선(TCL1)은 제1 영역(A1)에서 제2 터치 연결 홀(TCH2)을 통해 그에 대응하는 제1 터치 배선(TL1)에 연결될 수 있다.
스캔 연결 배선(SCL)은 그에 대응하는 스캔 팬 아웃 배선(SFL)과 스캔 패드 배선(SPL)에 연결될 수 있다. 스캔 팬 아웃 배선(SFL)은 제3 방향(Z축 방향)에서 서로 중첩하는 제1 스캔 팬 아웃 배선(SFL1)과 제2 스캔 팬 아웃 배선(SFL2)을 포함할 수 있다. 스캔 패드 배선(SPL)은 제3 방향(Z축 방향)에서 서로 중첩하는 제1 스캔 패드 배선(SPL1)과 제2 스캔 패드 배선(SPL2)을 포함할 수 있다. 스캔 연결 배선(SCL)은 제2 영역(A2)에서 제1 스캔 연결 홀(SCH1)을 통해 그에 대응하는 제1 스캔 패드 배선(SPL1)에 연결될 수 있다. 제1 스캔 패드 배선(SPL1)은 제2 영역(A2)에서 스캔 패드 홀(SPH)을 통해 그에 대응하는 제2 스캔 패드 배선(SPL2)에 연결될 수 있다. 스캔 연결 배선(SCL)은 제1 영역(A1)에서 제2 스캔 연결 홀(SCH2)을 통해 그에 대응하는 제1 스캔 팬 아웃 배선(SFL1)에 연결될 수 있다. 제1 스캔 팬 아웃 배선(SFL1)은 스캔 팬 아웃 홀(SFH)을 통해 그에 대응하는 제2 스캔 팬 아웃 배선(SFL2)에 연결될 수 있다.
제2 터치 연결 배선(TCL2)은 그에 대응하는 제2 터치 배선(TL2)과 제2 터치 패드 배선(TPL2)에 연결될 수 있다. 제2 터치 연결 배선(TCL2)은 제2 영역(A2)에서 제3 터치 연결 홀(TCH3)을 통해 그에 대응하는 제2 터치 패드 배선(TPL2)에 연결될 수 있다. 제2 터치 연결 배선(TCL2)은 제1 영역(A1)에서 제4 터치 연결 홀(TCH4)을 통해 그에 대응하는 제2 터치 배선(TL2)에 연결될 수 있다.
제1 전원 연결 배선(VSCL)은 제1 전원 배선(VSL)의 제2 전원 연결부(VSC2)와 그에 대응하는 제1 전원 패드 배선(VSPL)에 연결될 수 있다. 제1 전원 연결 배선(VSCL)은 제2 영역(A2)에서 제1 전원 연결 홀(VSH1)을 통해 그에 대응하는 제1 전원 패드 배선(VSPL)에 연결될 수 있다. 제1 전원 연결 배선(VSCL)은 제1 영역(A1)에서 제3 전원 연결 홀(VSH2)을 통해 제1 전원 배선(VSL)의 제2 전원 연결부(VSC2)에 연결될 수 있다.
데이터 연결 배선(DCL)은 그에 대응하는 데이터 팬 아웃 배선(DFL)과 데이터 패드 배선(DPL)에 연결될 수 있다. 데이터 연결 배선(DCL)은 제2 영역(A2)에서 제1 데이터 연결 홀(DCH1)을 통해 그에 대응하는 데이터 패드 배선(DPL)에 연결될 수 있다. 데이터 연결 배선(DCL)은 제1 영역(A1)에서 제2 데이터 연결 홀(DCH2)을 통해 그에 대응하는 데이터 팬 아웃 배선(DFL)에 연결될 수 있다.
제2 전원 연결 배선(VDCL)은 제2 전원 배선(VDL)과 그에 대응하는 제2 전원 패드 배선(VDPL)에 연결될 수 있다. 제2 전원 연결 배선(VDCL)은 제2 영역(A2)에서 제2 전원 연결 홀(VDH1)을 통해 그에 대응하는 제2 전원 패드 배선(VDPL)에 연결될 수 있다. 제2 전원 연결 배선(VDCL)은 제1 영역(A1)에서 제4 전원 연결 홀(VDH2)을 통해 제2 전원 배선(VDL)에 연결될 수 있다.
도 14a는 도 13의 B-B’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 14b는 도 13의 B-B’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 14a를 참조하면, 제1 터치 연결 배선(TCL1)은 제2 유기막(180) 상에 배치되고, 제1 터치 배선(TL1)과 제1 터치 패드 배선(TPL1)은 뱅크(190) 상에 배치될 수 있다. 이 경우, 제1 터치 연결 배선(TCL1)은 도 7에 도시된 제3 애노드 연결 전극(ANDE3)과 실질적으로 동일한 물질을 포함할 수 있다. 또한, 제1 터치 배선(TL1)과 제1 터치 패드 배선(TPL1)은 도 7에 도시된 구동 전극(TE)들 및 감지 전극(RE)들과 실질적으로 동일한 물질을 포함할 수 있다. 또한, 제1 터치 연결 홀(TCH1)과 제2 터치 연결 홀(TCH2) 각각은 제3 유기막(181), 및 뱅크(190)를 관통하여 제1 터치 연결 배선(TCL1)을 노출하는 홀일 수 있다.
또는, 도 14b와 같이, 제1 터치 연결 배선(TCL1)은 제1 유기막(160) 상에 배치될 수 있다. 이 경우, 제1 터치 연결 배선(TCL1)은 도 7에 도시된 제2 애노드 연결 전극(ANDE2)과 실질적으로 동일한 물질을 포함할 수 있다. 또한, 제1 터치 연결 홀(TCH1)과 제2 터치 연결 홀(TCH2) 각각은 제2 유기막(180), 제3 유기막(181), 및 뱅크(190)를 관통하여 제1 터치 연결 배선(TCL1)을 노출하는 홀일 수 있다.
한편, 제1 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(131), 및 제3 층간 절연막(150)은 벤딩 영역(BA)에서 크랙이 발생하는 것을 방지하기 위해 삭제될 수 있다. 이로 인해, 제1 유기막(160), 제2 유기막(180), 제3 유기막(181), 및 뱅크(190)가 벤딩 영역(BA)에 배치될 수 있다.
또한, 도 14a 및 도 14b에서는 제2 배리어막(BF2)이 벤딩 영역(BA)에 배치된 것을 예시하였으나, 제2 배리어막(BF2)은 벤딩 영역(BA)에서 크랙이 발생하는 것을 방지하기 위해 삭제될 수 있다. 또한, 제1 영역(A1), 제2 영역(A2), 및 벤딩 영역(BA)에서 뱅크(190)는 생략될 수 있다.
한편, 도 13에 도시된 제2 터치 배선(TL2), 제2 터치 연결 배선(TCL2), 제2 터치 패드 배선(TPL2), 제3 터치 연결 홀(TCH3), 및 제4 터치 연결 홀(TCH4)은 도 14a 및 도 14b를 결부하여 설명한 제1 터치 배선(TL1), 제1 터치 연결 배선(TCL1), 제1 터치 패드 배선(TPL1), 제1 터치 연결 홀(TCH1), 및 제2 터치 연결 홀(TCH2)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
도 15a는 도 13의 C-C’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 15b는 도 13의 C-C’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 15a와 도 15b를 참조하면, 제1 스캔 팬 아웃 배선(SFL1)과 제1 스캔 패드 배선(SPL1)은 제1 층간 절연막(141) 상에 배치되고, 제2 스캔 팬 아웃 배선(SFL2)과 제2 스캔 패드 배선(SPL2)은 게이트 절연막(130) 상에 배치될 수 있다. 제1 스캔 팬 아웃 배선(SFL1)과 제1 스캔 패드 배선(SPL1)은 제2 커패시터 전극(CAE2)과 동일한 물질을 포함할 수 있다. 제2 스캔 팬 아웃 배선(SFL2)과 제2 스캔 패드 배선(SPL2)은 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1) 및 제1 커패시터 전극(CAE1)과 동일한 물질을 포함할 수 있다. 스캔 팬 아웃 홀(SFH)과 스캔 패드 홀(SPH)은 제1 층간 절연막(141)을 관통하는 홀일 수 있다.
도 15a와 같이, 스캔 연결 배선(SCL)은 제2 유기막(180) 상에 배치될 수 있다. 이 경우, 스캔 연결 배선(SCL)은 도 7에 도시된 제3 애노드 연결 전극(ANDE3)과 실질적으로 동일한 물질을 포함할 수 있다. 또한, 제1 스캔 연결 홀(SCH1)과 제2 스캔 연결 홀(SCH2) 각각은 제2 게이트 절연막(131), 제3 층간 절연막(150), 제1 유기막(160), 및 제2 유기막(180)을 관통하는 홀일 수 있다.
또는, 도 15b와 같이, 스캔 연결 배선(SCL)은 제1 유기막(160) 상에 배치될 수 있다. 이 경우, 스캔 연결 배선(SCL)은 도 7에 도시된 제2 애노드 연결 전극(ANDE2)과 실질적으로 동일한 물질을 포함할 수 있다. 또한, 제1 스캔 연결 홀(SCH1)과 제2 스캔 연결 홀(SCH2) 각각은 제2 게이트 절연막(131), 제3 층간 절연막(150), 및 제1 유기막(160)을 관통하는 홀일 수 있다.
도 16a는 도 13의 D-D’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 16b는 도 13의 D-D’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 16a와 도 16b를 참조하면, 제1 전원 배선(VSL)과 제1 전원 패드 배선(VSPL)들은 제3 층간 절연막(150) 상에 배치될 수 있다. 제1 전원 배선(VSL)과 제1 전원 패드 배선(VSPL)들은 도 7에 도시된 제1 애노드 연결 전극(ANDE1), 제1 연결 전극(BE1), 및 제2 연결 전극(BE2)과 동일한 물질을 포함할 수 있다.
또는, 제1 전원 배선(VSL)은 저항을 낮추기 위해 제1 유기막(160) 상에 배치되는 제1 서브 전원 배선과 제3 층간 절연막(150) 상에 배치되는 제2 서브 전원 배선을 포함할 수 있다. 이 경우, 제1 전원 패드 배선(VSPL)들 각각은 제1 유기막(160) 상에 배치되는 제1 서브 전원 패드 배선과 제3 층간 절연막(150) 상에 배치되는 제2 서브 전원 패드 배선을 포함할 수 있다.
도 16a와 같이, 제1 전원 연결 배선(VSCL)은 제2 유기막(180) 상에 배치될 수 있다. 이 경우, 제1 전원 연결 배선(VSCL)은 도 7에 도시된 제3 애노드 연결 전극(ANDE3)과 실질적으로 동일한 물질을 포함할 수 있다. 또한, 제1 전원 연결 홀(VSH1)과 제3 전원 연결 홀(VSH2) 각각은 제1 유기막(160)과 제2 유기막(180)을 관통하는 홀일 수 있다.
또는, 도 16b와 같이, 제1 전원 연결 배선(VSCL)은 제1 유기막(160) 상에 배치될 수 있다. 이 경우, 제1 전원 연결 배선(VSCL)은 도 7에 도시된 제2 애노드 연결 전극(ANDE2)과 실질적으로 동일한 물질을 포함할 수 있다. 또한, 제1 전원 연결 홀(VSH1)과 제3 전원 연결 홀(VSH2) 각각은 제1 유기막(160)을 관통하는 홀일 수 있다.
한편, 제2 전원 배선(VDL), 제2 전원 연결 배선(VDCL), 제2 전원 패드 배선(VDPL), 제2 전원 연결 홀(VDH1), 및 제4 전원 연결 홀(VDH2)은 도 16을 결부하여 설명한 제1 전원 배선(VSL), 제1 전원 연결 배선(VSCL), 제1 전원 패드 배선(VSPL), 제1 전원 연결 홀(VSH1), 및 제3 전원 연결 홀(VSH2)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
도 17a는 도 13의 E-E’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 17b는 도 13의 E-E’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 17a 및 도 17b를 참조하면, 데이터 팬 아웃 배선(DFL)들은 제1 게이트 절연막(130) 상에 배치되는 제1 데이터 팬 아웃 배선(DFL1)들과 제1 층간 절연막(141) 상에 배치되는 제2 데이터 팬 아웃 배선(DFL2)들을 포함할 수 있다. 제1 데이터 팬 아웃 배선(DFL1)들과 제2 데이터 팬 아웃 배선(DFL2)들은 제1 방향(X축 방향)에서 교번하여 배열될 수 있다.
데이터 패드 배선(DPL)들은 제1 게이트 절연막(130) 상에 배치되는 제1 데이터 패드 배선(DPL1)들과 제1 층간 절연막(141) 상에 배치되는 제2 데이터 패드 배선(DPL2)들을 포함할 수 있다. 제1 데이터 패드 배선(DPL1)들과 제2 데이터 패드 배선(DPL2)들은 제1 방향(X축 방향)에서 교번하여 배열될 수 있다.
도 17a와 같이, 데이터 연결 배선(DCL)은 제2 유기막(180) 상에 배치될 수 있다. 이 경우, 데이터 연결 배선(DCL)은 도 7에 도시된 제3 애노드 연결 전극(ANDE3)과 실질적으로 동일한 물질을 포함할 수 있다. 또한, 제2 데이터 팬 아웃 배선(DFL2)에 연결되는 제1 데이터 연결 홀(DCH1)과 제2 데이터 패드 배선(DPL2)에 연결되는 제2 데이터 연결 홀(DCH2) 각각은 제2 층간 절연막(142), 제2 게이트 절연막(131), 제3 층간 절연막(150), 제1 유기막(160), 및 제2 유기막(180)을 관통하는 홀일 수 있다. 또한, 제1 데이터 팬 아웃 배선(DFL1)에 연결되는 제1 데이터 연결 홀(DCH1)과 제1 데이터 패드 배선(DPL1)에 연결되는 제2 데이터 연결 홀(DCH2) 각각은 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(131), 제3 층간 절연막(150), 제1 유기막(160), 및 제2 유기막(180)을 관통하는 홀일 수 있다.
또는, 도 17b와 같이, 데이터 연결 배선(DCL)은 제1 유기막(160) 상에 배치될 수 있다. 이 경우, 데이터 연결 배선(DCL)은 도 7에 도시된 제2 애노드 연결 전극(ANDE2)과 실질적으로 동일한 물질을 포함할 수 있다. 또한, 제2 데이터 팬 아웃 배선(DFL2)에 연결되는 제1 데이터 연결 홀(DCH1)과 제2 데이터 패드 배선(DPL2)에 연결되는 제2 데이터 연결 홀(DCH2) 각각은 제2 층간 절연막(142), 제2 게이트 절연막(131), 제3 층간 절연막(150), 및 제1 유기막(160)을 관통하는 홀일 수 있다. 또한, 제1 데이터 팬 아웃 배선(DFL1)에 연결되는 제1 데이터 연결 홀(DCH1)과 제1 데이터 패드 배선(DPL1)에 연결되는 제2 데이터 연결 홀(DCH2) 각각은 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(131), 제3 층간 절연막(150), 및 제1 유기막(160)을 관통하는 홀일 수 있다.
도 18은 또 다른 실시예에 따른 표시 패널의 비표시 영역을 보여주는 레이아웃 도이다. 도 19는 도 18의 B-3 영역의 제1 전원 배선을 상세히 보여주는 레이아웃 도이다.
도 18 및 도 19의 실시예는 제1 전원 배선(VSL)이 3 개의 전원 경로부들(VPC1, VPC2, VPC3)을 포함하는 것에서 도 10 및 도 11의 실시예와 차이가 있다. 도 18 및 도 19에서는 도 10 및 도 11의 실시예와 중복된 설명은 생략한다.
도 18 및 도 19를 참조하면, 제1 전원 배선(VSL)은 제1 전원 연결부(VSC1), 제2 전원 연결부(VSC2), 제1 전원 경로부(VPC1), 제2 전원 경로부(VPC2), 및 제3 전원 경로부(VPC3)를 포함할 수 있다.
제1 전원 연결부(VSC1)와 제2 전원 연결부(VSC2)는 도 10과 도 11을 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
제1 전원 경로부(VPC1), 제2 전원 경로부(VPC2), 및 제3 전원 경로부(VPC3)는 제1 전원 연결부(VSC1)와 제2 전원 연결부(VSC2) 사이에 배치될 수 있다. 제1 전원 경로부(VPC1), 제2 전원 경로부(VPC2), 및 제3 전원 경로부(VPC3)는 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전원 경로부(VPC1)는 제2 전원 경로부(VPC2)보다 표시 패널(100)의 가장자리에 인접하게 배치되고, 제2 전원 경로부(VPC2)는 제3 전원 경로부(VPC3)보다 표시 패널(100)의 가장자리에 인접하게 배치될 수 있다.
제1 전원 연결부(VSC1)와 제2 전원 연결부(VSC2) 사이에 복수의 전원 경로부들(VPC1, VPC2, VPC3)이 배치됨으로써, 제1 전원 경로부(VPC1)뿐만 아니라 제2 전원 경로부(VPC2)를 통해 제1 전원 배선(VSL)의 전류 집중 영역(CCA)에 집중된 전류를 제2 전원 연결부(VSC2)로 흘릴 수 있다. 이로 인해, 제1 전원 배선(VSL)의 전류 집중 영역(CCA)의 면적을 줄일 수 있다. 또한, 제1 전원 배선(VSL)의 전류 집중 영역(CCA)의 면적이 줄어듦에 따라 제1 전원 배선(VSL)의 전류 집중 영역(CCA)의 발열량은 줄어들 수 있다. 그러므로, 제1 전원 배선(VSL)에 인접하는 표시 영역(DA)의 화소(PX)들은 열화되는 것을 줄일 수 있다.
제1 전원 경로부(VPC1)의 폭(W3’)은 제2 전원 경로부(VPC2)의 폭(W4’)보다 크고, 제2 전원 경로부(VPC2)의 폭(W4’)은 제3 전원 경로부(VPC3)의 폭(W5’)보다 클 수 있다. 예를 들어, 제1 전원 경로부(VPC1)의 폭(W3’), 제2 전원 경로부(VPC2)의 폭(W4’), 및 제3 전원 경로부(VPC3)의 폭(W5’)의 비율은 5:3:2일 수 있다. 이 경우, 제1 전원 경로부(VPC1)를 경유하는 제1 합산 전류(ACUR1)의 크기가 제2 전원 경로부(VPC2)를 경유하는 제2 합산 전류(ACUR2)의 크기보다 크고, 제2 합산 전류(ACUR2)의 크기가 제3 전원 경로부(VPC3)를 경유하는 제3 합산 전류(ACUR3)의 크기보다 클 수 있다. 하지만, 본 명세서의 실시예는 이에 한정되지 않으며, 제1 전원 경로부(VPC1)의 폭(W3’)은 제2 전원 경로부(VPC2)의 폭(W4’)보다 작거나 제2 전원 경로부(VPC2)의 폭(W4’)과 같고, 제2 전원 경로부(VPC2)의 폭(W4’)은 제3 전원 경로부(VPC3)의 폭(W5’)보다 작거나 제3 전원 경로부(VPC3)의 폭(W5’)과 같을 수 있다.
제1 전원 경로부(VPC1)의 폭(W3’), 제2 전원 경로부(VPC2)의 폭(W4’), 및 제3 전원 경로부(VPC3)의 폭(W5’)의 합은 도 9에 도시된 제2 전원 연결부(VPC2)의 폭(W2)과 실질적으로 동일할 수 있다. 이로 인해, 제1 전원 배선(VSL)을 위한 별도의 공간을 확보할 필요 없이 제1 전원 배선(VSL)의 제1 전원 연결부(VSC1)와 제2 전원 연결부(VSC2)를 연결하는 복수의 전원 경로부들(VPC1, VPC2, VPC3)을 확보할 수 있다.
제1 방향(X축 방향)에서 제1 전원 경로부(VPC1)와 제2 전원 경로부(VPC2) 사이에는 제1 이격부(ES1)가 배치되고, 제1 방향(X축 방향)에서 제2 전원 경로부(VPC2)와 제3 전원 경로부(VPC3) 사이에는 제2 이격부(ES2)가 배치될 수 있다. 제1 이격부(ES1)와 제2 이격부(ES2)는 제1 전원 배선(VSL)이 배치되지 않는 영역일 수 있다.
제1 이격부(ES1)의 폭(W6’)은 제2 이격부(ES2)의 폭(W7’)보다 작을 수 있다. 제1 이격부(ES1)의 폭(W6’)이 작을수록, 제2 전원 연결부(VPC2)가 서브 영역(SBA)의 가장자리에 인접하게 배치될 수 있으므로, 제1 전원 배선(VSL)의 전류 집중 영역(CCA)에 집중된 전류가 제2 전원 연결부(VPC2)를 통해 제2 전원 연결부(VSC2)로 흐를 수 있다. 그러므로, 제1 전원 배선(VSL)의 전류 집중 영역(CCA)에 전류 집중을 줄일 수 있으므로, 제1 전원 배선(VSL)의 전류 집중 영역(CCA)의 온도를 더욱 낮출 수 있다. 그러므로, 제1 전원 배선(VSL)에 인접하는 표시 영역(DA)의 화소(PX)들은 열화되는 것을 줄일 수 있다.
제1 방향(X축 방향)에서 제1 전원 경로부(VPC1)와 제2 전원 경로부(VPC2) 사이의 거리(W6’)는 제1 방향(X축 방향)에서 제2 전원 경로부(VPC2)와 제3 전원 경로부(VPC3) 사이의 거리(W7’)보다 작을 수 있다. 이로 인해, 제1 이격부(ES1)에 배치되는 배선들의 개수는 제2 이격부(ES2)에 배치되는 배선들의 개수보다 적을 수 있다. 참고로, 제1 이격부(ES1)의 폭(W6’)은 제1 이격부(ES1)의 제1 방향(X축 방향)의 길이를 가리키고, 제2 이격부(ES2)의 폭(W7’)은 제2 이격부(ES2)의 제1 방향(X축 방향)의 길이를 가리킨다.
제1 이격부(ES1)에는 제1 터치 배선들과 제1 스캔 구동부(SDC1)에 연결되는 스캔 팬 아웃 배선들이 배치될 수 있으며, 제2 이격부(ES2)에는 제2 터치 배선들이 배치될 수 있다. 이에 대한 자세한 설명은 도 20을 결부하여 후술한다.
도 20은 또 다른 실시예에 따른 제1 터치 배선들, 스캔 팬 아웃 배선들, 제2 터치 배선들, 데이터 팬 배선들, 제1 전원 배선, 및 제2 전원 배선을 보여주는 레이아웃 도이다.
도 20의 실시예는 제1 이격부(ES1)에 제1 터치 배선(TL1)들과 스캔 팬 아웃 배선(SFL)들이 배치되고, 제2 이격부(ES2)에 제2 터치 배선(TL2)들이 배치되는 것에서 도 13의 실시예와 차이가 있다. 도 20에서는 도 13의 실시예와 중복된 설명은 생략한다.
도 20을 참조하면, 제1 영역(A1)에서 제1 전원 배선(VSL)과 제1 터치 배선(TL1)들 간의 중첩 면적, 및 제1 전원 배선(VSL)과 스캔 팬 아웃 배선(SFL)들의 중첩 면적은 제1 이격부(ES1)로 인해 최소화될 수 있다. 또한, 제1 전원 배선(VSL)과 제2 터치 배선(TL2)들의 중첩 면적은 제2 이격부(ES2)로 인해 최소화될 수 있다. 그러므로, 제1 전원 배선(VSL)과 제1 터치 배선(TL1)들 간의 기생 용량, 및 제1 전원 배선(VSL)과 스캔 팬 아웃 배선(SFL)들 간의 기생 용량은 제1 이격부(ES1)에 의해 최소화될 수 있다. 또한, 제1 전원 배선(VSL)과 제2 터치 배선(TL2)들 간의 기생 용량은 제2 이격부(ES2)으로 인해 최소화될 수 있다. 따라서, 제1 전원 배선(VSL)의 제1 전원 전압이 제1 터치 배선(TL1)들, 스캔 팬 아웃 배선(SFL)들, 및 제2 터치 배선(TL2)들에 의해 영향을 받는 것을 줄일 수 있다.
제1 이격부(ES1)에서 제1 터치 배선 영역(TLA1)과 스캔 팬 아웃 영역(SFA)은 제1 방향(X축 방향)으로 배치될 수 있다. 제1 이격부(ES1)에서 제1 터치 배선 영역(TLA1)은 스캔 팬 아웃 영역(SFA)보다 표시 패널(100)의 가장자리에 인접하게 배치될 수 있다.
도 21은 또 다른 실시예에 따른 표시 패널의 비표시 영역을 보여주는 레이아웃 도이다. 도 22는 도 21의 B-4 영역의 제1 전원 배선을 상세히 보여주는 레이아웃 도이다.
도 21과 도 22의 실시예는 제1 전원 배선(VSL)의 제2 전원 연결부(VSC2)의 폭(W2’)이 확장된 것에서 도 8 및 도 9의 실시예와 차이가 있다. 도 21과 도 22에서는 도 8 및 도 9의 실시예와 중복된 설명은 생략한다.
도 21 및 도 22를 참조하면, 제2 전원 연결부(VSC2)의 폭(W2’)을 도 9에 도시된 제2 전원 연결부(VSC2)의 폭(W2)보다 확장함으로써, 제1 전원 배선(VSL)의 전류 집중 영역(CCA)의 면적을 줄일 수 있다. 그러므로, 제1 전원 배선(VSL)에 발생되는 열을 줄일 수 있으므로, 제1 전원 배선(VSL)의 발열로 인해, 제1 전원 배선(VSL)에 인접하는 표시 영역(DA)의 화소(PX)들은 열화되는 것을 줄일 수 있다.
도 23은 또 다른 실시예에 따른 제1 터치 배선들, 스캔 팬 아웃 배선들, 제2 터치 배선들, 데이터 팬 배선들, 제1 전원 배선, 및 제2 전원 배선을 보여주는 레이아웃 도이다.
도 23을 참조하면, 제3 방향(Z축 방향)에서 제2 전원 연결부(VSC2)와 중첩하지 않는 제1 터치 배선(TL1)들 각각의 폭(LW1), 스캔 팬 아웃 배선(SFL)들 각각의 폭(LW2), 및 제2 터치 배선(TL2)들 각각의 폭(LW3)은 최소화될 수 있다. 예를 들어, 제1 터치 배선(TL1)들 각각의 폭(LW1), 스캔 팬 아웃 배선(SFL)들 각각의 폭(LW2), 및 제2 터치 배선(TL2)들 각각의 폭(LW3)은 데이터 팬 아웃 배선(DFL)들 각각의 폭(LW4)보다 작을 수 있다. 이 경우, 제1 터치 배선 영역(TLA1)의 제1 방향(X축 방향)의 길이, 스캔 팬 아웃 영역(SFA)의 제1 방향(X축 방향)의 길이, 및 제2 터치 배선 영역(TLA2)의 제1 방향(X축 방향)의 길이를 줄일 수 있다. 그러므로, 제1 터치 배선 영역(TLA1)의 제1 방향(X축 방향)의 길이, 스캔 팬 아웃 영역(SFA)의 제1 방향(X축 방향)의 길이, 및 제2 터치 배선 영역(TLA2)의 제1 방향(X축 방향)의 길이가 줄어든 만큼, 제2 전원 연결부(VSC2)의 폭(W2’)을 확장할 수 있다.
또는, 제1 방향(X축 방향)에서 제1 터치 배선(TL1)들 사이의 이격 거리, 제1 방향(X축 방향)에서 스캔 팬 아웃 배선(SFL)들 사이의 이격 거리, 및 제1 방향(X축 방향)에서 제2 터치 배선(TL2)들 사이의 이격 거리를 줄임으로써, 제2 전원 연결부(VSC2)의 폭(W2’)을 확장할 수 있다. 예를 들어, 제1 방향(X축 방향)에서 제1 터치 배선(TL1)들 사이의 이격 거리, 제1 방향(X축 방향)에서 스캔 팬 아웃 배선(SFL)들 사이의 이격 거리, 및 제1 방향(X축 방향)에서 제2 터치 배선(TL2)들 사이의 이격 거리는 제1 방향(X축 방향)에서 데이터 팬 아웃 배선(DFL)들 사이의 이격 거리보다 작을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 표시 구동 회로 300: 회로 보드

Claims (20)

  1. 스캔 배선들, 데이터 배선들, 및 화소들을 포함하는 표시 영역과 상기 표시 영역의 주변에 배치되는 비표시 영역을 포함하는 메인 영역, 및 상기 비표시 영역에 이웃하는 제1 영역과 상기 제1 영역에 이웃하는 벤딩 영역을 포함하는 서브 영역을 구비하는 기판;
    상기 기판의 비표시 영역과 제1 영역에 배치되며, 제1 전원 전압이 인가되는 제1 전원 배선; 및
    상기 기판의 벤딩 영역에 배치되는 제1 전원 연결 배선들을 구비하고,
    상기 제1 전원 배선은,
    상기 비표시 영역에 배치되는 제1 전원 연결부;
    상기 제1 전원 연결 배선들에 연결되는 제2 전원 연결부; 및
    상기 제1 전원 연결부와 상기 제2 전원 연결부 사이에 배치되는 제1 전원 경로부와 제2 전원 경로부를 포함하고,
    상기 서브 영역의 제1 방향의 길이는 상기 메인 영역의 제1 방향의 길이보다 작으며,
    상기 제1 전원 경로부는 상기 제2 전원 경로부보다 상기 서브 영역의 가장자리에 인접하게 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전원 경로부의 폭은 상기 제2 전원 경로부의 폭보다 큰 표시 장치.
  3. 제1 항에 있어서,
    상기 기판의 표시 영역에 배치되는 제1 표시 전원 배선들을 더 구비하고,
    상기 제1 전원 연결부는 상기 제1 방향으로 연장되고, 상기 제1 표시 전원 배선들은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 표시 장치.
  4. 제1 항에 있어서,
    상기 기판의 표시 영역에 배치되는 터치 전극들; 및
    상기 기판의 비표시 영역에 배치되며, 상기 스캔 배선들에 스캔 신호들을 인가하는 스캔 구동부를 더 구비하고,
    상기 제1 방향에서 상기 제1 전원 경로부와 상기 제2 전원 경로부 사이에는 상기 터치 전극들 중에서 제1 터치 전극들에 연결되는 제1 터치 배선들을 포함하는 제1 터치 배선 영역, 상기 스캔 구동부에 연결되는 스캔 팬 아웃 배선들을 포함하는 스캔 팬 아웃 영역, 및 상기 터치 전극들 중에서 제2 터치 전극들에 연결되는 제2 터치 배선들을 포함하는 제2 터치 배선 영역이 배치되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 방향에서 상기 스캔 팬 아웃 영역은 상기 제1 터치 배선 영역과 상기 제2 터치 배선 영역 사이에 배치되는 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 터치 배선 영역은 상기 제1 전원 경로부에 인접하게 배치되고, 상기 제2 터치 배선 영역은 상기 제2 전원 경로부에 인접하게 배치되는 표시 장치.
  7. 제4 항에 있어서,
    상기 기판의 비표시 영역과 제1 영역에 배치되며, 제1 전원 전압과 다른 제2 전원 전압이 인가되는 제2 전원 배선을 더 구비하고,
    상기 제1 방향에서 상기 제2 전원 경로부와 상기 제2 전원 배선 사이에는 상기 데이터 배선들에 연결되는 데이터 팬 아웃 배선들을 포함하는 데이터 팬 아웃 영역이 배치되는 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 전원 배선은 상기 제1 전원 연결부와 상기 제2 전원 연결부 사이에 배치되는 제3 전원 경로부를 더 포함하고,
    상기 제1 전원 경로부의 폭, 상기 제2 전원 경로부의 폭, 및 상기 제3 전원 경로부의 폭은 상이한 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 전원 경로부의 폭은 상기 제2 전원 경로부의 폭보다 크고, 상기 제2 전원 경로부의 폭은 상기 제3 전원 경로부의 폭보다 큰 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 전원 경로부는 상기 제2 전원 경로부보다 상기 기판의 가장자리에 인접하게 배치되고, 상기 제2 전원 경로부는 상기 제3 전원 경로부보다 상기 기판의 가장자리에 인접하게 배치되는 표시 장치.
  11. 제9 항에 있어서,
    제1 방향에서 상기 제1 전원 경로부와 상기 제2 전원 경로부 사이의 거리는 상기 제1 방향에서 상기 제2 전원 경로부와 상기 제3 전원 경로부 사이의 거리보다 작은 표시 장치.
  12. 제9 항에 있어서,
    상기 기판의 표시 영역에 배치되는 터치 전극들; 및
    상기 기판의 비표시 영역에 배치되며, 상기 스캔 배선들에 스캔 신호들을 인가하는 스캔 구동부를 더 구비하고,
    상기 제1 방향에서 상기 제1 전원 경로부와 상기 제2 전원 경로부 사이에는 상기 터치 전극들 중 일부의 터치 전극들에 연결되는 제1 터치 배선들을 포함하는 제1 터치 배선 영역과 상기 스캔 구동부에 연결되는 스캔 팬 아웃 배선들을 포함하는 스캔 팬 아웃 영역이 배치되는 표시 장치.
  13. 제9 항에 있어서,
    상기 제1 방향에서 상기 제2 전원 경로부와 상기 제3 전원 경로부 사이에는 상기 터치 전극들 중 다른 일부의 터치 전극들에 연결되는 제2 터치 배선들을 포함하는 제2 터치 배선 영역이 배치되는 표시 장치.
  14. 제1 항에 있어서,
    상기 화소들 각각은,
    상기 기판 상에 배치되는 박막 트랜지스터의 제1 액티브층;
    상기 제1 액티브층 상에 배치되는 제1 절연막;
    상기 제1 절연막 상에 배치되는 상기 박막 트랜지스터의 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치되는 제2 절연막; 및
    상기 제2 절연막 상에 배치되며, 상기 박막 트랜지스터에 전기적으로 연결되는 제1 애노드 연결 전극을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 전원 배선은 상기 제2 절연막 상에 배치되며, 상기 제1 애노드 연결 전극과 동일한 물질을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 애노드 연결 전극과 상기 제1 전원 배선 상에 배치되는 제1 유기막;
    상기 제1 유기막 상에 배치되며, 상기 제1 애노드 연결 전극에 연결되는 제2 애노드 연결 전극; 및
    상기 제2 애노드 연결 전극 상에 배치되는 제2 유기막을 포함하고,
    제1 전원 연결 배선들은 상기 제2 유기막 상에 배치되는 표시 장치.
  17. 제1 방향으로 연장되는 스캔 배선들;
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 배선들;
    상기 스캔 배선들과 상기 데이터 배선들에 각각 대응되게 연결되는 화소들;
    상기 스캔 배선들에 스캔 신호들을 공급하는 스캔 구동 회로;
    상기 스캔 구동 회로에 연결되는 스캔 팬 아웃 배선들; 및
    제1 전원 전압이 인가되는 제1 전원 배선을 구비하고,
    상기 제1 전원 배선은,
    제1 전원 연결부와 제2 전원 연결부; 및
    상기 제1 전원 연결부와 상기 제2 전원 연결부 사이에 배치되는 제1 전원 경로부와 제2 전원 경로부를 포함하며,
    상기 스캔 팬 아웃 배선들은 상기 제1 전원 경로부와 상기 제2 전원 경로부 사이의 제1 이격부에 배치되는 표시 장치.
  18. 제17 항에 있어서,
    상기 데이터 배선들에 연결되는 데이터 팬 아웃 배선들을 더 구비하고,
    상기 제1 전원 배선은 상기 데이터 팬 아웃 배선들과 중첩하지 않는 표시 장치.
  19. 제17 항에 있어서,
    상기 화소들 상에 배치되는 터치 전극들; 및
    상기 터치 전극들에 연결되는 터치 배선들을 더 구비하고,
    상기 터치 배선들은 상기 제1 이격부에 배치되는 표시 장치.
  20. 화소들을 포함하는 표시 영역과 상기 표시 영역의 주변에 배치되는 비표시 영역을 포함하는 메인 영역, 및 상기 비표시 영역에 이웃하는 제1 영역과 상기 제1 영역에 이웃하는 벤딩 영역을 포함하는 서브 영역을 구비하는 기판; 및
    상기 기판의 비표시 영역과 제1 영역에 배치되며, 제1 전원 전압이 인가되는 제1 전원 배선을 구비하고,
    상기 제1 전원 배선은,
    제1 전원 연결부와 제2 전원 연결부; 및
    상기 제1 전원 연결부와 상기 제2 전원 연결부 사이에 배치되는 제1 전원 경로부와 제2 전원 경로부를 포함하며,
    상기 제1 전원 경로부는 상기 제2 전원 경로부보다 상기 기판의 가장자리에 인접하게 배치되며,
    상기 제1 전원 경로부의 폭은 상기 제2 전원 경로부의 폭보다 큰 표시 장치.
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