KR20210010686A - 표시 장치 - Google Patents

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KR20210010686A
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조승환
최종현
박주찬
송승민
이민성
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역, 상기 표시 영역의 주변에 배치되는 비표시 영역, 및 비표시 영역의 일 측에 배치되는 패드 영역을 포함하는 표시 패널, 상기 표시 패널의 상기 표시 영역에서 상기 제1 방향과 교차하는 제2 방향으로 배치되는 데이터 배선들, 상기 표시 패널의 상기 표시 영역에서 상기 제1 방향으로 배치되는 연결 배선들을 구비하고, 상기 데이터 배선들 중 제1 데이터 배선은 상기 연결 배선들 중 제1 연결 배선에 접속된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다.
표시 장치는 화상을 표시하기 위한 화소들을 포함하는 표시 패널을 포함할 수 있다. 표시 패널은 화소들이 형성되는 표시 영역과 표시 영역을 제외한 비표시 영역을 포함할 수 있다. 표시 패널의 일 측에는 연성 필름 또는 회로 보드와 연결되는 패드들이 형성된다. 이로 인해, 표시 장치의 일 측의 비표시 영역의 면적은 표시 장치의 일 측과 마주보는 타 측의 비표시 영역의 면적보다 클 수 있다.
본 발명이 해결하고자 하는 과제는 표시 장치의 일 측의 비표시 영역의 면적과 타 측의 비표시 영역의 면적 간의 차이를 최소화할 수 있는 표시 장치를 제공하기 위한 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역, 상기 표시 영역의 주변에 배치되는 비표시 영역, 및 비표시 영역의 일 측에 배치되는 패드 영역을 포함하는 표시 패널, 상기 표시 패널의 상기 표시 영역에서 상기 제1 방향과 교차하는 제2 방향으로 배치되는 데이터 배선들, 상기 표시 패널의 상기 표시 영역에서 상기 제1 방향으로 배치되는 연결 배선들을 구비하고, 상기 데이터 배선들 중 제1 데이터 배선은 상기 연결 배선들 중 제1 연결 배선에 접속된다.
상기 표시 패널의 상기 제1 방향의 길이는 상기 표시 패널의 상기 제2 방향의 길이보다 짧을 수 있다.
상기 표시 패널의 상기 표시 영역에서 상기 제1 방향으로 배치되며, 제1 전원 전압이 인가되는 제1 전원 배선을 더 구비하고, 상기 제1 연결 배선은 상기 제1 전원 배선과 중첩할 수 있다.
상기 제1 연결 배선은 상기 제1 연결 배선과 상기 제1 데이터 배선 사이에 배치되는 적어도 하나의 절연막을 관통하는 제1 연결 홀을 통해 상기 제1 데이터 배선에 접속될 수 있다.
상기 제1 연결 홀은 상기 제1 데이터 배선과 상기 제1 전원 배선의 중첩 영역에 배치될 수 있다.
상기 표시 패널의 상기 표시 영역에 상기 제1 방향으로 배치되는 스캔 배선들을 더 구비하고, 상기 스캔 배선들은 제1 게이트 금속층으로 이루어지고, 상기 제1 데이터 배선은 상기 제1 게이트 금속층 상에 배치되는 제1 소스 금속층으로 이루어지고, 상기 제1 전원 배선은 상기 제1 게이트 금속층과 상기 제1 소스 금속층 사이에 배치되는 제2 게이트 금속층으로 이루어질 수 있다.
상기 제1 연결 배선은 상기 제1 소스 금속층 상에 배치되는 제2 소스 금속층으로 이루어질 수 있다.
상기 표시 패널의 상기 표시 영역에서 상기 제2 방향으로 배치되며, 상기 제1 전원 전압보다 높은 제2 전원 전압이 인가되는 제2 전원 배선을 더 구비할 수 있다.
상기 제1 소스 금속층으로 이루어지는 제2 전원 배선을 더 구비할 수 있다.
상기 제2 전원 배선은 상기 제1 소스 금속층 상에 배치되는 제2 소스 금속층으로 이루어지고, 상기 제1 연결 배선은 상기 제2 소스 금속층 상에 배치되는 제3 소스 금속층으로 이루어질 수 있다.
상기 스캔 배선들에 접속되는 스캔 구동부를 더 구비할 수 있다.
상기 스캔 구동부는 상기 표시 패널의 상기 표시 영역의 제1 측의 바깥쪽에 배치되는 비표시 영역에 배치될 수 있다.
상기 스캔 구동부는 상기 표시 패널의 상기 표시 영역의 제1 측의 바깥쪽에 배치되는 비표시 영역에 배치되며, 상기 스캔 배선들 중 기수 스캔 배선들에 접속되는 제1 스캔 구동부, 및 상기 표시 패널의 상기 표시 영역의 제1 측과 마주보는 제2 측의 바깥쪽에 배치되는 비표시 영역에 배치되며, 상기 스캔 배선들 중 우수 스캔 배선들에 접속되는 제2 스캔 구동부를 포함할 수 있다.
상기 표시 패널의 상기 패드 영역에 배치되며, 상기 연결 배선들에 접속되는 팬 아웃 배선들, 및 상기 표시 패널의 상기 패드 영역에 배치되며, 상기 팬 아웃 배선들에 접속되는 표시 구동부를 더 구비할 수 있다.
상기 패드 영역은 벤딩 영역과 상기 표시 구동부가 배치되는 제1 서브 패드 영역을 포함하며, 상기 팬 아웃 배선들 각각은 상기 제1 서브 패드 영역에서 상기 제1 게이트 금속층 또는 상기 제2 게이트 금속층으로 이루어지고, 상기 벤딩 영역에서 상기 제1 소스 금속층 또는 상기 제1 소스 금속층 상에 배치되는 제2 소스 금속층으로 이루어질 수 있다.
상기 스캔 구동부는 상기 표시 패널의 상기 패드 영역에 배치될 수 있다.
상기 패드 영역은 벤딩 영역, 상기 표시 구동부가 배치되는 제1 서브 패드 영역, 및 상기 벤딩 영역과 상기 제1 서브 패드 영역 사이에 배치되고 스캔 구동부를 포함하는 제2 서브 패드 영역을 포함할 수 있다.
상기 팬 아웃 배선들 각각은 상기 제1 서브 패드 영역에서 상기 제1 게이트 금속층 또는 상기 제2 게이트 금속층으로 이루어지고, 상기 제2 서브 패드 영역에서 상기 제1 소스 금속층 상에 배치되는 제2 소스 금속층으로 이루어지며, 상기 벤딩 영역에서 상기 제1 소스 금속층 또는 상기 제1 소스 금속층 상에 배치되는 제2 소스 금속층으로 이루어질 수 있다.
상기 제1 연결 배선은 상기 제1 방향으로 배치되는 제1 서브 연결 배선과 상기 제2 방향으로 배치되는 제2 서브 연결 배선을 포함하며, 상기 제2 서브 연결 배선은 상기 제1 데이터 배선에 접속될 수 있다.
상기 연결 배선들과 상기 팬 아웃 배선들 사이에 접속되는 디멀티플렉서부를 더 구비할 수 있다.
상기 연결 배선들의 개수는 상기 팬 아웃 배선들의 개수보다 많을 수 있다.
상기 표시 패널의 상기 표시 영역에서 상기 제2 방향으로 배치되며, 상기 제1 전원 전압보다 높은 제2 전원 전압이 인가되는 제2 전원 배선을 더 구비하고, 상기 제2 전원 배선은 상기 제1 소스 금속층 상에 배치되는 제2 소스 금속층으로 이루어지고, 상기 제1 연결 배선은 상기 제2 소스 금속층 상에 배치되는 제3 소스 금속층으로 이루어질 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역, 상기 표시 영역의 주변에 배치되는 비표시 영역, 및 비표시 영역의 일 측에 배치되는 패드 영역을 포함하는 기판, 상기 표시 패널의 상기 표시 영역에서 상기 제1 방향과 교차하는 제2 방향으로 배치되는 데이터 배선들, 상기 표시 패널의 상기 표시 영역에서 상기 제1 방향으로 배치되는 제1 서브 연결 배선과 상기 제2 방향으로 배치되는 제2 서브 연결 배선을 포함하는 제1 연결 배선을 구비하고, 상기 데이터 배선들 중 제1 데이터 배선은 상기 제2 서브 연결 배선에 접속된다.
상기 표시 패널의 상기 제1 방향의 길이는 상기 표시 패널의 상기 제2 방향의 길이보다 짧을 수 있다.
상기 제1 데이터 배선은 상기 비표시 영역에서 상기 제2 서브 연결 배선에 접속될 수 있다.
상기 제2 서브 연결 배선은 상기 제2 서브 연결 배선과 상기 제1 데이터 배선 사이에 배치되는 적어도 하나의 절연막을 관통하는 제1 연결 홀을 통해 상기 제1 데이터 배선에 접속될 수 있다.
상기 표시 패널의 상기 표시 영역에서 상기 제1 방향으로 배치되며, 제1 전원 전압이 인가되는 제1 전원 배선을 더 구비하고, 상기 제1 서브 연결 배선은 상기 제1 전원 배선과 중첩할 수 있다.
상기 표시 패널의 상기 표시 영역에서 상기 제2 방향으로 배치되며, 상기 제1 전원 전압보다 높은 제2 전원 전압이 인가되는 제2 전원 배선을 더 구비하고, 상기 제2 서브 연결 배선은 상기 제2 전원 배선과 중첩할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 패드 영역이 비표시 영역으로부터 표시 패널의 단변 방향으로 돌출되는 경우 패드 영역의 폭은 패드 영역이 비표시 영역으로부터 표시 패널의 장변 방향으로 돌출되는 경우 패드 영역의 폭보다 넓을 수 있다. 그러므로, 표시 영역과 패드 영역을 연결하는 팬 아웃 배선들의 설계가 용이할 수 있다. 따라서, 표시 영역의 좌측 바깥쪽에 배치되는 비표시 영역의 폭과 표시 영역의 우측 바깥쪽에 배치되는 비표시 영역의 폭 간의 차이를 최소화할 수 있다.
또한, 일 실시예에 따른 표시 장치에 의하면, 연결 배선은 표시 패널의 두께 방향에서 전원 배선과 중첩한다. 전원 배선으로 인해, 연결 배선과 스위칭 트랜지스터 사이에 기생 용량이 형성되는 것이 방지될 수 있다. 즉, 전원 배선으로 인해, 연결 배선과 스위칭 트랜지스터 사이에 커플링(coupling)이 발생하는 것을 차단할 수 있다. 따라서, 스위칭 트랜지스터가 연결 배선에 인가되는 데이터 전압에 의해 영향을 받는 것을 개선할 수 있다.
또한, 일 실시예에 따른 표시 장치에 의하면, 스캔 구동부가 비표시 영역에 배치되지 않고 패드 영역에 배치될 수 있다. 그러므로, 표시 영역의 좌측 바깥쪽에 배치되는 비표시 영역의 폭과 표시 영역의 우측 바깥쪽에 배치되는 비표시 영역의 폭은 최소화될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2 내지 도 4는 일 실시예에 따른 표시 장치를 보여주는 일 측면도들이다.
도 5는 일 실시예에 따른 표시 장치의 표시 패널, 표시 구동부, 및 스캔 구동부를 보여주는 평면도이다.
도 6은 도 5의 A 영역의 일 예를 보여주는 확대 평면도이다.
도 7은 도 6의 제1 데이터 배선 및 제1 연결 배선과 중첩하는 서브 화소의 일 예를 보여주는 확대 평면도이다.
도 8과 도 9는 도 7의 Ⅰ-Ⅰ’의 일 예와 Ⅱ-Ⅱ’의 일 예를 보여주는 단면도들이다.
도 10과 도 11은 도 7의 Ⅰ-Ⅰ’의 일 예와 Ⅱ-Ⅱ’의 일 예를 보여주는 단면도들이다.
도 12는 일 실시예에 따른 표시 장치의 표시 패널, 표시 구동부, 및 스캔 구동부를 보여주는 평면도이다.
도 13은 일 실시예에 따른 표시 장치의 표시 패널, 표시 구동부, 및 스캔 구동부를 보여주는 평면도이다.
도 14는 일 실시예에 따른 표시 장치의 표시 패널, 표시 구동부, 및 스캔 구동부를 보여주는 평면도이다.
도 15는 일 실시예에 따른 표시 장치의 표시 패널, 표시 구동부, 및 스캔 구동부를 보여주는 평면도이다.
도 16은 도 15의 B 영역의 일 예를 보여주는 확대 평면도이다.
도 17은 도 15의 C 영역의 일 예를 보여주는 확대 평면도이다.
도 18은 도 16의 제1 데이터 배선, 제1 서브 연결 배선, 및 제2 서브 연결 배선과 중첩하는 서브 화소의 일 예를 보여주는 확대 평면도이다.
도 19는 도 17의 제1 데이터 배선과 제2 서브 연결 배선과 중첩하는 서브 화소의 일 예를 보여주는 확대 평면도이다.
도 20과 도 21은 도 18의 Ⅲ-Ⅲ’의 일 예와 도 19의 Ⅳ-Ⅳ’의 일 예를 보여주는 단면도이다.
도 22와 도 23은 도 18의 Ⅲ-Ⅲ’의 일 예와 도 19의 Ⅳ-Ⅳ’의 일 예를 보여주는 단면도이다.
도 24는 일 실시예에 따른 표시 장치의 표시 패널, 표시 구동부, 및 스캔 구동부를 보여주는 평면도이다.
도 25는 도 24의 서브 화소의 일 예를 보여주는 단면도이다.
도 26은 도 24의 서브 화소의 일 예를 보여주는 단면도이다.
도 27은 도 24의 서브 화소의 일 예를 보여주는 단면도이다.
도 28은 도 24의 서브 화소의 일 예를 보여주는 단면도이다.
도 29는 일 실시예에 따른 표시 장치의 표시 패널, 표시 구동부, 및 스캔 구동부를 보여주는 평면도이다.
도 30은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 31은 일 실시예에 따른 표시 장치를 보여주는 전개도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 1 내지 도 4를 참조하면, 일 실시예에 따른 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 표시 장치(10)는 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 양자점 발광 표시 장치, 및 마이크로 LED 표시 장치 중 어느 하나일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
일 실시예에 따른 표시 장치(10)는 표시 패널(100), 표시 구동부(200), 및 회로 보드(300)를 포함한다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 패널(100)을 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 패널(100)을 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(100)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
표시 패널(100)은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다.
표시 패널(100)은 표시 영역(DA), 비표시 영역(NDA), 및 패드 영역(PA)을 포함할 수 있다.
표시 영역(DA)은 서브 화소들이 배치되어 화상을 표시하는 영역이다. 비표시 영역(NDA)은 표시 영역(DA)의 주변 영역으로, 화상을 표시하지 않는 영역이다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 패드 영역(PA)은 표시 구동부(200)와 회로 보드(300)가 부착되는 영역으로, 화상을 표시하지 않는 영역이다. 패드 영역(PA)은 비표시 영역(NDA)으로부터 제1 방향(X축 방향)으로 돌출될 수 있다. 패드 영역(PA)의 제1 방향(X축 방향)의 길이는 표시 영역(DA)의 제1 방향(X축 방향)의 길이보다 작을 수 있다. 패드 영역(PA)의 제2 방향(Y축 방향)의 길이는 표시 영역(DA)의 제2 방향(Y축 방향)의 길이보다 작을 수 있다. 패드 영역(PA)에는 표시 구동부(200)와 회로 보드(300)가 배치될 수 있다.
표시 구동부(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력한다. 예를 들어, 표시 구동부(200)는 데이터 배선들에 공급하기 위한 데이터 전압들을 출력할 수 있다. 또한, 표시 구동부(200)는 전원 배선들에 전원 전압들을 출력하며, 스캔 구동부에 스캔 제어 신호들을 출력할 수 있다. 표시 구동부(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 제1 서브 패드 영역(PDA)에서 표시 패널(100) 상에 배치될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동부(200)는 회로 보드(300) 상에 배치될 수 있다.
회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 표시 패널(100)의 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드(300)의 도전 배선들은 패드들에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 2 내지 도 4는 일 실시예에 따른 표시 장치를 보여주는 일 측면도들이다.
도 2 내지 도 4를 참조하면, 패드 영역(PA)은 벤딩 영역(BA)과 제1 서브 패드 영역(PDA)을 포함할 수 있다. 이 경우, 제1 서브 패드 영역(PDA)은 벤딩 영역(BA)의 일 측에 배치되고, 비표시 영역(NDA)은 벤딩 영역(BA)의 타 측에 배치될 수 있다. 예를 들어, 제1 서브 패드 영역(PDA)은 벤딩 영역(BA)의 우 측에 배치되고, 비표시 영역(NDA)은 벤딩 영역(BA)의 좌 측에 배치될 수 있다. 표시 패널(100)의 제1 서브 패드 영역(PDA)에는 표시 구동부(200)와 회로 보드(300)가 배치될 수 있다.
표시 패널(100)은 벤딩 영역(BA)에서 구부러질 수 있도록 플렉서블(flexible) 표시 패널로 형성될 수 있다. 표시 패널(100)이 도 2와 같이 벤딩 영역(BA)에서 벤딩되기 전에, 표시 패널(100)의 제1 서브 패드 영역(PDA)의 일 면은 상부 방향을 향하고 있다. 표시 패널(100)이 도 3과 같이 벤딩 영역(BA)에서 벤딩되는 경우, 표시 패널(100)의 제1 서브 패드 영역(PDA)의 일 면은 하부 방향을 향하고 있다. 표시 패널(100)이 도 3과 같이 벤딩 영역(BA)에서 벤딩되는 경우, 표시 패널(100)의 제1 서브 패드 영역(PDA)은 표시 영역(DA)의 하부에 배치될 수 있다. 즉, 표시 패널(100)이 도 3과 같이 벤딩 영역(BA)에서 벤딩되는 경우, 표시 패널(100)의 두께 방향(Z축 방향)에서 표시 패널(100)의 제1 서브 패드 영역(PDA)은 표시 영역(DA)과 중첩할 수 있다.
표시 패널(100)은 비표시 영역(NDA)과 패드 영역(PA)의 경계에서부터 벤딩될 수 있으나, 이에 한정되지 않는다. 즉, 표시 패널(100)은 비표시 영역(NDA)과 패드 영역(PA)의 경계에서부터 벤딩되지 않을 수 있다. 예를 들어, 표시 패널(100)은 비표시 영역(NDA)과 패드 영역(PA)의 경계에서 대략 200㎛ 내지 300㎛ 떨어진 지점에서부터 벤딩될 수 있다.
표시 패널(100)은 도 3과 같이 평탄부(FA), 제1 곡면부(CA1), 및 제2 곡면부(CA2)를 포함할 수 있다. 제1 곡면부(CA1)는 평탄부(FA)의 제1 측에서 제1 곡률로 구부러질 수 있다. 제2 곡면부(CA2)는 평탄부(FA)의 제2 측에서 제2 곡률로 구부러질 수 있다. 예를 들어, 제1 측은 좌측이고, 제2 측은 우측일 수 있다. 표시 패널(100)의 표시 영역(DA)은 평탄부(FA)뿐만 아니라 제1 곡면부(CA1)와 제2 곡면부(CA2)에 배치될 수 있다. 이로 인해, 평탄부(FA)뿐만 아니라 제1 곡면부(CA1)와 제2 곡면부(CA2)에서 화상이 표시될 수 있다.
도 3에서는 제1 곡면부(CA1)의 제1 곡률과 제2 곡면부(CA2)의 제2 곡률이 실질적으로 동일한 것을 예시하였으나, 이에 한정되지 않는다. 제1 곡면부(CA1)의 제1 곡률과 제2 곡면부(CA2)의 제2 곡률은 상이할 수 있다. 또는, 제1 곡면부(CA1)와 제2 곡면부(CA2)는 일정한 곡률이 아닌 변화하는 곡률을 가질 수 있다.
한편, 표시 패널(100)은 제1 곡면부(CA1)와 제2 곡면부(CA2) 중 어느 하나만을 포함할 수 있다. 또는, 표시 패널(100)은 제1 곡면부(CA1)와 제2 곡면부(CA2)를 포함하지 않으며, 평탄부(FA)만을 포함할 수 있다.
표시 패널(100)은 도 4와 같이 제1 곡면부(CA1), 제2 곡면부(CA2), 및 제3 곡면부(CA3)를 포함할 수 있다. 제1 곡면부(CA1)는 제3 곡면부(CA3)의 제1 측에서 제1 곡률로 구부러질 수 있다. 제2 곡면부(CA2)는 제3 곡면부(CA3)의 제2 측에서 제2 곡률로 구부러질 수 있다. 제3 곡면부(CA3)는 제3 곡률로 구부러질 수 있다. 예를 들어, 제1 측은 좌측이고, 제2 측은 우측일 수 있다.
표시 패널(100)의 표시 영역(DA)은 제1 곡면부(CA1), 제2 곡면부(CA2), 및 제3 곡면부(CA3)에 배치될 수 있다. 이로 인해, 제1 곡면부(CA1), 제2 곡면부(CA2), 및 제3 곡면부(CA3)에서 화상이 표시될 수 있다.
도 4에서는 제1 곡면부(CA1)의 제1 곡률과 제2 곡면부(CA2)의 제2 곡률이 실질적으로 동일한 것을 예시하였으나, 이에 한정되지 않는다. 제1 곡면부(CA1)의 제1 곡률과 제2 곡면부(CA2)의 제2 곡률은 상이할 수 있다. 또는, 제1 곡면부(CA1)와 제2 곡면부(CA2)는 일정한 곡률이 아닌 변화하는 곡률을 가질 수 있다. 제1 곡면부(CA1)의 제1 곡률과 제2 곡면부(CA2)의 제2 곡률 각각은 제3 곡면부(CA3)의 제3 곡률보다 클 수 있다.
한편, 표시 패널(100)은 제1 곡면부(CA1)와 제2 곡면부(CA2) 중 어느 하나만을 포함할 수 있다. 또는, 표시 패널(100)은 제1 곡면부(CA1)와 제2 곡면부(CA2)를 포함하지 않으며, 평탄부(FA)만을 포함할 수 있다.
표시 패널(100)의 하부에는 패널 하부 커버(101)가 배치될 수 있다. 패널 하부 커버(101)는 접착 부재를 통해 표시 패널(100)의 하면에 부착될 수 있다. 접착 부재는 압력 민감 점착제(pressure sensitive adhesive, PSA)일 수 있다.
패널 하부 커버(101)는 외부로부터 입사되는 광을 흡수하기 위한 광 흡수 부재, 외부로부터의 충격을 흡수하기 위한 완충 부재, 표시 패널(100)의 열을 효율적으로 방출하기 위한 방열 부재를 포함할 수 있다.
광 흡수 부재는 표시 패널(100)의 하부에 배치될 수 있다. 광 흡수 부재는 광의 투과를 저지하여 광 흡수 부재의 하부에 배치된 구성들, 예를 들어 회로 보드(300) 등이 표시 패널(100)의 상부에서 시인되는 것을 방지한다. 광 흡수 부재는 블랙 안료나 블랙 염료 등과 같은 광 흡수 물질을 포함할 수 있다.
완충 부재는 광 흡수 부재의 하부에 배치될 수 있다. 완충 부재는 외부 충격을 흡수하여 표시 패널(100)이 파손되는 것을 방지한다. 완충 부재는 단일층 또는 복수층으로 이루어질 수 있다. 예를 들어, 완충 부재는 폴리우레탄(polyurethane), 폴리카보네이트(polycarbonate), 폴리프로필렌(polypropylene), 폴리에틸렌(polyethylene)등과 같은 고분자 수지로 형성되거나, 고무, 우레탄 계열 물질, 또는 아크릴 계열 물질을 발포 성형한 스폰지 등 탄성을 갖는 물질을 포함하여 이루어질 수 있다. 완충 부재는 쿠션층일 수 있다.
방열 부재는 완충 부재의 하부에 배치될 수 있다. 방열 부재는 그라파이트나 탄소 나노 튜브 등을 포함하는 제1 방열층과 전자기파를 차폐할 수 있고 열전도성이 우수한 구리, 니켈, 페라이트, 은과 같은 금속 박막으로 형성된 제2 방열층을 포함할 수 있다.
표시 패널(100)이 쉽게 구부러질 수 있도록 하기 위해, 도 3과 같이 패널 하부 커버(101)는 표시 패널(100)의 벤딩 영역(BA)에 배치되지 않을 수 있다. 표시 패널(100)의 평탄부(FA)에 배치된 패널 하부 커버(101)와 표시 패널(100)의 제1 서브 패드 영역(PDA)에 배치된 패널 하부 커버(101)는 접착 부재(102)에 의해 부착될 수 있다. 표시 패널(100)의 제1 서브 패드 영역(PDA)은 표시 패널(100)의 평탄부(FA)의 하부에 고정될 수 있다. 접착 부재(102)는 압력 민감 점착제일 수 있다. 또는, 표시 패널(100)의 제1 곡면부(CA1)에 배치된 패널 하부 커버(101)와 표시 패널(100)의 제1 서브 패드 영역(PDA)에 배치된 패널 하부 커버(101)는 접착 부재(102)에 의해 부착될 수 있다. 표시 패널(100)의 제1 서브 패드 영역(PDA)은 표시 패널(100)의 제1 곡면부(CA1)의 하부에 고정될 수 있다.
도 5는 일 실시예에 따른 표시 장치의 표시 패널, 표시 구동부, 및 스캔 구동부를 보여주는 평면도이다.
도 5를 참조하면, 표시 패널(100)은 서브 화소들을 포함하여 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 서브 화소들, 스캔 배선들, 데이터 배선(DL)들, 전원 배선들, 및 연결 배선(CL)들이 배치될 수 있다. 비표시 영역(NDA)에는 스캔 구동부(400)와 팬 아웃 배선(FL)들이 배치될 수 있다. 도 5에서는 설명의 편의를 위해 연결 배선(CL)들과 데이터 배선(DL)들, 팬 아웃 배선(FL)들 만을 도시하였으며, 서브 화소들, 스캔 배선들, 전원 배선들은 생략하였다.
표시 영역(DA)에서 연결 배선(CL)들은 제1 방향(X축 방향)으로 연장되고, 데이터 배선(DL)들은 제2 방향(Y축 방향)으로 연장될 수 있다. 스캔 배선들은 연결 배선(CL)들과 나란하게 배치될 수 있다. 예를 들어, 스캔 배선들은 제1 방향(X축 방향)으로 연장될 수 있다.
전원 배선들은 제1 전원 전압이 인가되는 제1 전원 배선들과 제2 전원 전압이 인가되는 제2 전원 배선들을 포함할 수 있다. 제1 전원 전압은 서브 화소들을 초기화하는 초기화 전압이고, 제2 전원 전압은 서브 화소들을 구동하는 화소 구동 전압일 수 있다. 제2 전원 전압은 제1 전원 전압보다 높은 레벨의 전압일 수 있다. 제1 전원 배선은 연결 배선(CL)들과 나란하게 배치될 수 있다. 예를 들어, 제1 전원 배선들은 제1 방향(X축 방향)으로 연장될 수 있다. 제2 전원 배선들은 데이터 배선(DL)들과 나란하게 배치될 수 있다. 예를 들어, 제2 전원 배선들은 제2 방향(Y축 방향)으로 연장될 수 있다.
연결 배선(CL)들 각각은 연결 홀(CT)을 통해 데이터 배선(DL)들 중 어느 하나의 데이터 배선(DL)과 접속될 수 있다. 데이터 배선(DL)들 각각은 연결 홀(CT)을 통해 연결 배선(CL)들 중 어느 하나의 연결 배선(CL)과 접속될 수 있다. 연결 배선(CL)들은 데이터 배선(DL)들에 일대일로 접속될 수 있다.
패드 영역(PA)은 벤딩 영역(BA)과 제1 서브 패드 영역(PDA)을 포함하며, 제1 서브 패드 영역(PDA)에는 표시 구동부(200)와 패드(PAD)들이 배치될 수 있다. 표시 구동부(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 제1 서브 패드 영역(PDA)에서 표시 패널(100) 상에 배치될 수 있다. 패드(PAD)들 상에는 이방성 도전 필름을 이용하여 회로 보드(300)가 부착될 수 있다. 이로 인해, 회로 보드(300)의 도전 배선들은 패드(PAD)들과 전기적으로 연결될 수 있다.
벤딩 영역(BA)과 제1 서브 패드 영역(PDA)에는 팬 아웃 배선(FL)들이 배치될 수 있다. 팬 아웃 배선(FL)들 각각은 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)을 포함할 수 있다. 제1 팬 아웃 배선(FL1)은 제1 서브 패드 영역(PDA)에 배치되며, 표시 구동부(200)와 연결될 수 있다. 제1 팬 아웃 배선(FL1)은 벤딩 영역(BA)과 인접한 제1 서브 패드 영역(PDA)에서 제1 배선 연결 홀(FCT1)을 통해 제2 팬 아웃 배선(FL2)에 연결될 수 있다. 제2 팬 아웃 배선(FL2)은 벤딩 영역(BA)에 배치될 수 있다. 제2 팬 아웃 배선(FL2)은 비표시 영역(NDA)에서 제2 배선 연결 홀(FCT2)을 통해 연결 배선(CL)에 연결될 수 있다.
도 5에서는 제2 배선 연결 홀(FCT2)이 스캔 구동부(400)와 패드 영역(PA)의 벤딩 영역(BA) 사이에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 제2 배선 연결 홀(FCT2)은 스캔 구동부(400)와 표시 영역(DA) 사이에 배치될 수 있다.
스캔 구동부(400)는 표시 영역(DA)의 우측 바깥쪽에 배치된 비표시 영역(NDA)에 배치될 수 있다. 스캔 구동부(400)는 표시 영역(DA)과 패드 영역(PA)의 벤딩 영역(BA) 사이에 배치될 수 있다.
스캔 구동부(400)는 복수의 박막 트랜지스터들을 포함할 수 있다. 스캔 구동부(400)의 박막 트랜지스터들은 표시 영역(DA)의 서브 화소들의 박막 트랜지스터들과 동일한 층에 형성될 수 있다.
도 5에 도시된 실시예에 의하면, 표시 구동부(200)가 배치되는 패드 영역(PA)이 비표시 영역(NDA)으로부터 데이터 배선(DL)들의 연장 방향인 제2 방향(Y축 방향)과 교차하는 제1 방향(X축 방향)으로 돌출되므로, 제2 방향(Y축 방향)으로 연장된 데이터 배선(DL)들은 제1 방향(X축 방향)으로 연장된 연결 배선(CL)들을 통해 표시 구동부(200)로부터 데이터 전압을 인가받을 수 있다.
한편, 표시 구동부(200)가 배치되는 패드 영역(PA)이 비표시 영역(NDA)으로부터 제2 방향(Y축 방향)으로 돌출되는 경우, 패드 영역(PA)의 제1 방향(X축 방향)의 길이가 표시 영역(DA)의 제1 방향(X축 방향)의 길이보다 작도록 제한된다. 그러므로, 표시 영역(DA)과 패드 영역(PA)을 연결하는 팬 아웃 배선(FL)들로 인하여, 표시 영역(DA)의 상측 바깥쪽에 배치되는 비표시 영역(NDA)의 폭과 표시 영역(DA)의 하측 바깥쪽에 배치되는 비표시 영역(NDA)의 폭 간의 차이가 발생하였다.
도 5에 도시된 실시예에 의하면, 패드 영역(PA)이 비표시 영역(NDA)으로부터 제1 방향(X축 방향)으로 돌출되는 경우, 패드 영역(PA)의 제2 방향(Y축 방향)의 길이는 표시 영역(DA)의 제2 방향(Y축 방향)의 길이보다 작으면 된다. 즉, 패드 영역(PA)이 비표시 영역(NDA)으로부터 제1 방향(X축 방향)으로 돌출되는 경우 패드 영역(PA)의 폭에 해당하는 제2 방향(Y축 방향)의 길이는 패드 영역(PA)이 비표시 영역(NDA)으로부터 제2 방향(Y축 방향)으로 돌출되는 경우 패드 영역(PA)의 폭에 해당하는 제1 방향(X축 방향)의 길이보다 넓을 수 있다. 그러므로, 표시 영역(DA)과 패드 영역(PA)을 연결하는 팬 아웃 배선(FL)들의 설계가 용이할 수 있다. 따라서, 표시 영역(DA)의 좌측 바깥쪽에 배치되는 비표시 영역(NDA)의 폭과 표시 영역(DA)의 우측 바깥쪽에 배치되는 비표시 영역(NDA)의 폭 간의 차이를 최소화할 수 있다.
도 6은 도 5의 A 영역의 일 예를 보여주는 확대 평면도이다. 도 6에서는 제1 데이터 배선(DL1), 제2 데이터 배선(DL2), 및 제3 데이터 배선(DL3)과 각각 접속되는 제1 연결 배선(CL1), 제2 연결 배선(CL2), 및 제3 연결 배선(CL3)을 예시하였다.
도 6을 참조하면, 제1 연결 배선(CL1), 제2 연결 배선(CL2), 및 제3 연결 배선(CL3)은 제1 방향(X축 방향)으로 연장될 수 있다. 제1 데이터 배선(DL1), 제2 데이터 배선(DL2), 및 제3 데이터 배선(DL3)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전원 전압이 인가되는 제1 전원 배선(VIL)들은 제1 방향(X축 방향)으로 연장될 수 있다. 제2 전원 전압이 인가되는 제2 전원 배선(VDDL)들은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전원 전압은 서브 화소들을 초기화하는 초기화 전압이고, 제2 전원 전압은 서브 화소들을 구동하는 화소 구동 전압일 수 있다. 제2 전원 전압은 제1 전원 전압보다 높은 레벨의 전압일 수 있다.
제1 방향(X축 방향)으로 연장되는 제1 연결 배선(CL1), 제2 연결 배선(CL2), 제3 연결 배선(CL3), 및 제1 전원 배선(VIL)들은 제2 방향(Y축 방향)으로 연장되는 제1 데이터 배선(DL1), 제2 데이터 배선(DL2), 제3 데이터 배선(DL3), 및 제2 전원 배선(VDDL)들과 교차할 수 있다.
제1 연결 배선(CL1), 제2 연결 배선(CL2), 및 제3 연결 배선(CL3) 각각은 제1 전원 배선(VIL)과 표시 패널(100)의 두께 방향인 제3 방향(Z축 방향)에서 중첩할 수 있다. 제1 연결 배선(CL1)은 제1 전원 배선(VIL)과 제1 데이터 배선(DL1)의 중첩 영역에 형성된 제1 연결 홀(CT1)을 통해 제1 데이터 배선(DL1)에 접속될 수 있다. 제2 연결 배선(CL2)은 제1 전원 배선(VIL)과 제2 데이터 배선(DL2)의 중첩 영역에 형성된 제2 연결 홀(CT2)을 통해 제2 데이터 배선(DL2)에 접속될 수 있다. 제3 연결 배선(CL3)은 제1 전원 배선(VIL)과 제3 데이터 배선(DL3)의 중첩 영역에 형성된 제3 연결 홀(CT3)을 통해 제3 데이터 배선(DL3)에 접속될 수 있다.
제1 더미 패턴(DM1)은 제1 연결 배선(CL1)으로부터 제1 방향(X축 방향)으로 이격되며, 제3 방향(Z축 방향)에서 제1 연결 배선(CL1)과 중첩하는 제1 전원 배선(VIL)과 중첩할 수 있다. 제2 더미 패턴(DM2)은 제2 연결 배선(CL2)으로부터 제1 방향(X축 방향)으로 이격되며, 제3 방향(Z축 방향)에서 제2 연결 배선(CL2)과 중첩하는 제1 전원 배선(VIL)과 제3 방향(Z축 방향)에서 중첩할 수 있다. 제3 더미 패턴(DM3)은 제3 연결 배선(CL3)으로부터 제1 방향(X축 방향)으로 이격되며, 제3 방향(Z축 방향)에서 제3 연결 배선(CL3)과 중첩하는 제1 전원 배선(VIL)과 제3 방향(Z축 방향)에서 중첩할 수 있다. 더미 패턴들(DM1, DM2, DM3)은 섬(island) 형태로 형성되며, 전기적으로 플로팅(floating)될 수 있다. 즉, 더미 패턴들(DM1, DM2, DM3)에는 어떠한 전압도 인가되지 않을 수 있다.
더미 패턴들(DM1, DM2, DM3)이 형성되지 않는 경우, 연결 배선들(CL1, CL2, CL3)이 배치된 영역에서 반사되는 외부 광과 연결 배선들(CL1, CL2, CL3)이 배치되지 않은 영역에서 반사되는 외부 광 사이에 차이가 있으므로, 연결 배선들(CL1, CL2, CL3)이 사용자에게 보일 수 있다. 하지만, 연결 배선들(CL1, CL2, CL3)이 배치되지 않은 영역에 더미 패턴들(DM1, DM2, DM3)이 배치되는 경우, 연결 배선들(CL1, CL2, CL3)이 배치된 영역에서 반사되는 외부 광과 더미 패턴들(DM1, DM2, DM3)이 배치된 영역에서 반사되는 외부 광 사이에 거의 차이가 없으므로, 연결 배선들(CL1, CL2, CL3)이 사용자에게 보여지는 것을 방지할 수 있다.
도 6에 도시된 실시예에 의하면, 연결 배선들(CL1, CL2, CL3)은 연결 홀들(CT1, CT2, CT3)을 통해 데이터 배선들(DL1, DL2, DL3)에 각각 접속될 수 있다. 이로 인해, 제2 방향(Y축 방향)으로 연장된 데이터 배선들(DL1, DL2, DL3)은 제1 방향(X축 방향)으로 연장된 연결 배선들(CL1, CL2, CL3)을 통해 표시 구동부(200)로부터 데이터 전압을 인가받을 수 있다.
도 7은 도 6의 제1 데이터 배선 및 제1 연결 배선과 중첩하는 서브 화소의 일 예를 보여주는 확대 평면도이다.
도 7을 참조하면, 서브 화소(SP)는 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터들(ST1~ST6), 및 커패시터(C1)를 포함할 수 있다.
구동 트랜지스터(DT)는 액티브층(DT_ACT), 게이트 전극(DT_G), 제1 전극(DT_S), 및 제2 전극(DT_D)을 포함할 수 있다. 구동 트랜지스터(DT)의 액티브층(DT_ACT)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 중첩할 수 있다. 구동 트랜지스터(DT)의 게이트 전극(DT_G)은 제1 콘택홀(CNT1)을 통해 제1 연결 전극(BE1)과 접속될 수 있다. 제1 연결 전극(BE1)은 제2 콘택홀(CNT2)을 통해 제1-1 트랜지스터(ST1-1)의 제1 전극(S1)에 접속될 수 있다. 제1 연결 전극(BE1)은 제k 스캔 배선(Sk)과 교차할 수 있다. 구동 트랜지스터(DT)의 제1 전극(DT_S)은 제2 트랜지스터(ST2)의 제1 전극(S2)에 접속될 수 있다. 구동 트랜지스터(DT)의 제2 전극(DT_D)은 제3-1 트랜지스터(ST3-1)의 제1 전극(S3-1)과 제6 트랜지스터(ST6)의 제1 전극(S6)에 접속될 수 있다.
제1 트랜지스터(ST1)는 듀얼 트랜지스터로 형성될 수 있다. 제1 트랜지스터(ST1)는 제1-1 트랜지스터(ST1-1)와 제1-2 트랜지스터(ST1-2)를 포함할 수 있다.
제1-1 트랜지스터(ST1-1)는 액티브층(ACT1-1), 게이트 전극(G1-1), 제1 전극(S1-1), 및 제2 전극(D1-1)을 포함할 수 있다. 제1-1 트랜지스터(ST1-1)의 게이트 전극(G1-1)은 제k-1 스캔 배선(Sk-1)의 일 부분으로, 제1-1 트랜지스터(ST1-1)의 액티브층(ACT1-1)과 제k-1 스캔 배선(Sk-1)의 중첩 영역일 수 있다. 제1-1 트랜지스터(ST1-1)의 제1 전극(S1-1)은 제2 콘택홀(CNT2)을 통해 구동 트랜지스터(DT)의 제1 연결 전극(BE1)에 접속될 수 있다. 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1)은 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2)에 접속될 수 있다.
제1-2 트랜지스터(ST1-2)는 액티브층(ACT1-2), 게이트 전극(G1-2), 제1 전극(S1-2), 및 제2 전극(D1-2)을 포함할 수 있다. 제1-2 트랜지스터(ST1-2)의 게이트 전극(G1-2)은 제k-1 스캔 배선(Sk-1)의 일 부분으로, 제1-2 트랜지스터(ST1-2)의 액티브층(ACT1-2)과 제k-1 스캔 배선(Sk-1)의 중첩 영역일 수 있다. 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2)은 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1)에 접속될 수 있다. 제1-2 트랜지스터(ST1-2)의 제2 전극(D1-2)은 제4 콘택홀(CNT4)을 통해 제2 연결 전극(VIE)에 접속될 수 있다. 제1 전원 배선(VIL)은 제5 콘택홀(CNT5)을 통해 제2 연결 전극(VIE)에 접속될 수 있다. 제2 연결 전극(VIE)은 제k-1 스캔 배선(Sk-1)과 교차하도록 배치될 수 있다.
제2 트랜지스터(ST2)는 액티브층(ACT2), 게이트 전극(G2), 제1 전극(S2), 및 제2 전극(D2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(G2)은 제k 스캔 배선(Sk)의 일 부분으로, 제2 트랜지스터(ST2)의 액티브층(ACT2)과 제k 스캔 배선(Sk)의 중첩 영역일 수 있다. 제2 트랜지스터(ST2)의 제1 전극(S2)은 구동 트랜지스터(DT)의 제1 전극(DT_S)에 접속될 수 있다. 제2 트랜지스터(ST2)의 제2 전극(D2)은 제3 콘택홀(CNT3)을 통해 제j 데이터 배선(Dj)과 접속될 수 있다.
제3 트랜지스터(ST3)는 듀얼 트랜지스터로 형성될 수 있다. 제3 트랜지스터(ST3)는 제3-1 트랜지스터(ST3-1)와 제3-2 트랜지스터(ST3-2)를 포함할 수 있다.
제3-1 트랜지스터(ST3-1)는 액티브층(ACT3-1), 게이트 전극(G3-1), 제1 전극(S3-1), 및 제2 전극(D3-1)을 포함할 수 있다. 제3-1 트랜지스터(ST3-1)의 게이트 전극(G3-1)은 제k 스캔 배선(Sk)의 일 부분으로, 제3-1 트랜지스터(ST3-1)의 액티브층(ACT3-1)과 제k 스캔 배선(Sk)의 중첩 영역일 수 있다. 제3-1 트랜지스터(ST3-1)의 제1 전극(S3-1)은 구동 트랜지스터(DT)의 제2 전극(DT_D)에 접속될 수 있다. 제3-1 트랜지스터(ST3-1)의 제2 전극(D3-1)은 제3-2 트랜지스터(ST3-2)의 제1 전극(S3-2)에 접속될 수 있다.
제3-2 트랜지스터(ST3-2)는 액티브층(ACT3-2), 게이트 전극(G3-2), 제1 전극(S3-2), 및 제2 전극(D3-2)을 포함할 수 있다. 제3-2 트랜지스터(ST3-2)의 게이트 전극(G3-2)은 제k 스캔 배선(Sk)의 일 부분으로, 제3-2 트랜지스터(ST3-2)의 액티브층(ACT3-2)과 제k 스캔 배선(Sk)의 중첩 영역일 수 있다. 제3-2 트랜지스터(ST3-2)의 제1 전극(S3-2)은 제3-1 트랜지스터(ST3-1)의 제2 전극(D3-1)에 접속될 수 있다. 제3-2 트랜지스터(ST3-2)의 제2 전극(D3-2)은 제2 콘택홀(CNT2)을 통해 제1 연결 전극(BE1)에 접속될 수 있다.
제4 트랜지스터(ST4)는 액티브층(ACT4), 게이트 전극(G4), 제1 전극(S4), 및 제2 전극(D4)을 포함할 수 있다. 제4 트랜지스터(ST4)의 게이트 전극(G4)은 제k 발광 배선(Ek)의 일 부분으로, 제4 트랜지스터(ST4)의 액티브층(ACT4)과 제k 발광 배선(Ek)의 중첩 영역일 수 있다. 제4 트랜지스터(ST4)의 제1 전극(S4)은 제7 콘택홀(CNT7)을 통해 제2 전원 배선(VDDL)에 접속될 수 있다. 제4 트랜지스터(ST4)의 제2 전극(D4)은 구동 트랜지스터(DT)의 제1 전극(DT_S)에 접속될 수 있다. 제2 전원 배선(VDDL)은 제8 콘택홀(CNT8)을 통해 커패시터(C1)의 제2 전극(CE12)에 접속될 수 있다. 제2 전원 배선(VDDL)은 제j 데이터 배선(Dj)과 나란하게 배치될 수 있다.
제5 트랜지스터(ST5)는 액티브층(ACT5), 게이트 전극(G5), 제1 전극(S5), 및 제2 전극(D5)을 포함할 수 있다. 제5 트랜지스터(ST5)의 게이트 전극(G5)은 제k 발광 배선(Ek)의 일 부분으로, 제5 트랜지스터(ST5)의 액티브층(ACT5)과 제k 발광 배선(Ek)의 중첩 영역일 수 있다. 제5 트랜지스터(ST5)의 제1 전극(S5)은 구동 트랜지스터(DT)의 제2 전극(DT_D)에 접속될 수 있다. 제5 트랜지스터(ST5)의 제2 전극(D5)은 제6 콘택홀(CNT6)을 통해 제1 애노드 연결 전극(ANDE1)에 접속될 수 있다.
제6 트랜지스터(ST6)는 액티브층(ACT6), 게이트 전극(G6), 제1 전극(S6), 및 제2 전극(D6)을 포함할 수 있다. 제6 트랜지스터(ST6)의 게이트 전극(G6)은 제k 스캔 배선(Sk)의 일 부분으로, 제6 트랜지스터(ST6)의 액티브층(ACT6)과 제k 스캔 배선(Sk)의 중첩 영역일 수 있다. 제6 트랜지스터(ST6)의 제1 전극(S6)은 제4 콘택홀(CNT4)을 통해 제2 연결 전극(VIE)에 접속될 수 있다. 제6 트랜지스터(ST6)의 제2 전극(D6)은 제6 콘택홀(CNT6)을 통해 제1 애노드 연결 전극(ANDE1)에 접속될 수 있다.
제1 애노드 연결 전극(ANDE1)은 제6 콘택홀(CNT6)을 통해 제6 트랜지스터(ST6)의 제1 전극(S6)에 접속될 수 있다. 제2 애노드 연결 전극(ANDE2)은 도 8과 같이 제1 애노드 콘택홀(AND_CNT1)을 통해 제1 애노드 연결 전극(ANDE1)에 접속될 수 있다. 발광 소자의 제1 전극(171)은 도 8과 같이 제2 애노드 콘택홀(AND_CNT2)을 통해 제1 애노드 연결 전극(ANDE)에 접속될 수 있다.
커패시터(C1)의 제1 전극(CE11)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)의 일 부분이며, 커패시터(C1)의 제2 전극(CE12)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 중첩할 수 있다.
제1 연결 배선(CL1)은 제3 방향(Z축 방향)에서 제1 전원 배선(VIL)과 중첩할 수 있다. 제1 데이터 배선(DL1)과 제1 연결 배선(CL1)의 중첩 영역에는 제1 연결 홀(CT1)이 배치될 수 있다. 제1 연결 배선(CL1)은 제1 연결 홀(CT1)을 통해 제1 데이터 배선(DL1)과 접속될 수 있다.
제1 연결 배선(CL1)은 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1) 및 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2)과 중첩할 수 있다. 제1 연결 배선(CL1)은 제2 연결 전극(VIE) 및 제5 트랜지스터(ST5)의 제2 전극(D5)과 중첩할 수 있다. 제1 연결 배선(CL1)은 제5 콘택홀(CT5)과 중첩할 수 있다. 제1 연결 배선(CL1)과 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1) 사이, 제1 연결 배선(CL1)과 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2) 사이, 및 제1 연결 배선(CL1)과 제5 트랜지스터(ST5)의 제2 전극(D5) 사이에는 제1 전원 배선(VIL)이 배치될 수 있다. 그러므로, 제1 전원 배선(VIL)으로 인해, 제1 연결 배선(CL1)과 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1) 사이, 제1 연결 배선(CL1)과 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2) 사이, 및 제1 연결 배선(CL1)과 제5 트랜지스터(ST5)의 제2 전극(D5) 사이에 커플링(coupling)이 발생하는 것을 차단할 수 있다. 따라서, 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1), 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2), 및 제5 트랜지스터(ST5)의 제2 전극(D5)이 제1 연결 배선(CL1)에 의해 영향을 받는 것을 개선할 수 있다.
도 8과 도 9는 도 7의 Ⅰ-Ⅰ’의 일 예와 Ⅱ-Ⅱ’의 일 예를 보여주는 단면도들이다.
도 8 및 도 9를 참조하면, 제1 기판(SUB1) 상에는 박막 트랜지스터층(TFTL), 발광 소자층(EML), 봉지층(TFE)이 순차적으로 형성될 수 있다.
박막 트랜지스터층(TFTL)은 차광층(BML), 버퍼막(BF), 액티브층(ACT), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 제1 소스 금속층(DTL1), 제2 소스 금속층(DTL2), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 보호막(150), 제1 평탄화막(160), 및 제2 평탄화막(180)을 포함한다.
제1 기판(SUB1)의 일면 상에는 차광층(BML)이 형성될 수 있다. 차광층(BML)은 구동 트랜지스터(DT)의 액티브층(DT_ACT)에 광이 입사되는 경우 누설 전류가 발생하는 것을 방지하기 위해 구동 트랜지스터(DT)의 액티브층(DT_ACT)과 중첩하여 배치될 수 있다. 도 11에서는 차광층(BML)이 구동 트랜지스터(DT)의 액티브층(DT_ACT)과 중첩하는 것만을 예시하였으나, 이에 한정되지 않는다. 차광층(BML)은 구동 트랜지스터(DT)의 액티브층(DT_ACT)뿐만 아니라, 제1 내지 제6 트랜지스터들(ST1~ST6)의 액티브층들(ACT1, ACT2, ACT3, ACT4, ACT5, ACT6)과 중첩할 수 있다. 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
차광층(BML) 상에는 버퍼막(BF)이 형성될 수 있다. 버퍼막(BF)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 박막 트랜지스터(120)들과 발광 소자층(EML)의 유기 발광층(172)을 보호하기 위해 제1 기판(SUB1)의 일면 상에 형성될 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(BF)은 생략될 수 있다.
제1 기판(SUB1) 또는 버퍼막(BF) 상에는 액티브층(ACT)이 형성될 수 있다. 액티브층(ACT)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다. 액티브층(ACT)이 다결정 실리콘으로 이루어지는 경우, 이온 도핑된 액티브층(ACT)은 도전성을 가질 수 있다. 이로 인해, 액티브층(ACT)은 제1 및 제2 서브 화소들(SP1, SP2)의 구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(ST1~ST6)의 액티브층들(DT_ACT, ACT1, ACT2, ACT3, ACT4, ACT5, ACT6) 뿐만 아니라 소스 전극들(DT_S, S1, S2-1, S2-2, S3-1, S3-2, S4, S5, S6)과 드레인 전극들(DT_D, D1, D2-1, D2-2, D3-1, D3-2, D4, D5, D6)을 포함할 수 있다.
액티브층(ACT) 상에는 게이트 절연막(130)이 형성될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에는 제1 게이트층(GTL1)이 형성될 수 있다. 제1 게이트층(GTL1)은 제1 및 제2 서브 화소들(SP1, SP2)의 구동 트랜지스터(DT)의 게이트 전극(DT_G) 및 제1 내지 제6 트랜지스터들(ST1~ST6)의 게이트 전극들(G1~G6)뿐만 아니라, 스캔 배선(SL)들과 발광 배선(EL)들을 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트층(GTL1) 상에는 제1 층간 절연막(141)이 형성될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 복수의 무기막을 포함할 수 있다.
제1 층간 절연막(141) 상에는 제2 게이트층(GTL2)이 형성될 수 있다. 제2 게이트층(GTL2)은 제1 전원 배선(VIL)과 커패시터(C1)의 제2 전극(CE12)을 포함할 수 있다. 제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트층(GTL2) 상에는 제2 층간 절연막(142)이 형성될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.
제2 층간 절연막(142) 상에는 제1 소스 금속층(DTL1)이 형성될 수 있다. 제1 소스 금속층(DTL1)은 데이터 배선(DL)들, 제2 전원 배선(VDDL)들, 제1 연결 전극(BE1), 제1 애노드 연결 전극(ANDE1), 및 제2 연결 전극(VIE)을 포함할 수 있다. 제1 소스 금속층(DTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 소스 금속층(DTL1) 상에는 액티브층(ACT), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 및 제1 소스 금속층(DTL1)으로 인한 단차를 평탄하게 하기 위한 제1 평탄화막(160)이 형성될 수 있다. 제1 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 소스 금속층(DTL1)과 제1 평탄화막(160) 사이에는 보호막(150)이 추가로 형성될 수 있다. 보호막(150)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 평탄화막(160) 상에는 제2 소스 금속층(DTL2)이 형성될 수 있다. 제2 소스 금속층(DTL2)은 제2 애노드 연결 전극(ANDE2)과 제1 연결 배선(CL1)을 포함할 수 있다. 제2 소스 금속층(DTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 소스 금속층(DTL2) 상에는 제2 평탄화막(180)이 형성될 수 있다. 제2 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 및 제2 서브 화소들(SP1, SP2)의 구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(ST1~ST6)은 게이트 전극이 액티브층의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 및 제2 서브 화소들(SP1, SP2)의 구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(ST1~ST6)은 게이트 전극이 액티브층의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극이 액티브층의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
제1 콘택홀(CNT1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 구동 트랜지스터(DT)의 게이트 전극(DT_G)을 노출하는 홀일 수 있다. 제1 연결 전극(BE1)은 제1 콘택홀(CNT1)을 통해 구동 트랜지스터(DT)의 게이트 전극(DT_G)에 접속될 수 있다.
제2 콘택홀(CNT2)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제3-1 트랜지스터(ST3-1)의 제2 전극(D3-1)을 노출하는 홀일 수 있다. 제2 연결 전극(BE2)은 제2 콘택홀(CNT2)을 통해 제3-1 트랜지스터(ST3-1)의 제2 전극(D3-1)에 접속될 수 있다.
제3 콘택홀(CNT3)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제2 트랜지스터(ST2)의 제1 전극(S2)을 노출하는 홀일 수 있다. 제j 데이터 배선(Dj)은 제3 콘택홀(CNT3)을 통해 제2 트랜지스터(ST2)의 제1 전극(S2)에 접속될 수 있다.
제4 콘택홀(CNT4)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제1 트랜지스터(ST1)의 제2 전극(D1)과 제4 트랜지스터(ST4)의 제2 전극(D4)을 노출하는 홀일 수 있다. 제2 연결 전극(VIE)은 제4 콘택홀(CNT4)을 통해 제1-2 트랜지스터(ST1-2)의 제1-2 전극(D1-2)과 제4 트랜지스터(ST4)의 제2 전극(D4)에 접속될 수 있다.
제5 콘택홀(CNT5)은 제2 층간 절연막(142)을 관통하여 제1 전원 배선(VIL)을 노출하는 홀일 수 있다. 제2 연결 전극(VIE)은 제5 콘택홀(CNT5)을 통해 제1 전원 배선(VIL)에 접속될 수 있다.
제6 콘택홀(CNT6)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제6 트랜지스터(ST6)의 제2 전극(D6)을 노출하는 홀일 수 있다. 애노드 연결 전극(ANDE)은 제6 콘택홀(CNT6)을 통해 제6 트랜지스터(ST6)의 제2 전극(D6)에 접속될 수 있다.
제7 콘택홀(CNT7)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제5 트랜지스터(ST5)의 제1 전극(S5)을 노출하는 홀일 수 있다. 제2 전원 배선(VDDL)은 제7 콘택홀(CNT7)을 통해 제4 트랜지스터(ST4)의 제1 전극(S4)에 접속될 수 있다.
제8 콘택홀(CNT8)은 제2 층간 절연막(142)을 관통하여 커패시터(C1)의 제2 전극(CE12)을 노출하는 홀일 수 있다. 제2 전원 배선(VDDL)은 제8 콘택홀(CNT8)을 통해 커패시터(C1)의 제2 전극(CE12)에 접속될 수 있다.
제1 애노드 콘택홀(AND_CNT1)은 보호막(150)과 제1 평탄화막(160)을 관통하여 제1 애노드 연결 전극(ANDE1)을 노출하는 홀일 수 있다. 제2 애노드 콘택홀(AND_CNT2)은 제2 평탄화막(180)을 관통하여 제1 애노드 연결 전극(ANDE1)을 노출하는 홀일 수 있다.
제1 연결 홀(CT1)은 제1 평탄화막(160)을 관통하여 제1 데이터 배선(DL1)을 노출하는 홀일 수 있다. 제2 연결 홀(CT2)과 제3 연결 홀(CT3)은 제1 평탄화막(160)을 관통하여 제2 데이터 배선(DL2)과 제3 데이터 배선(DL3)을 각각 노출하는 홀일 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 형성된다. 발광 소자층(EML)은 발광 소자(170)들과 화소 정의막(190)을 포함한다.
발광 소자(170)들과 화소 정의막(190)은 평탄화막(160) 상에 형성된다. 발광 소자(170)들 각각은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)을 포함할 수 있다.
제1 전극(171)은 제2 평탄화막(180) 상에 형성될 수 있다. 제1 전극(171)은 제2 평탄화막(180)을 관통하는 제2 애노드 콘택홀(AND_CNT2)을 통해 제2 애노드 연결 전극(ANDE2)에 접속될 수 있다.
유기 발광층(172)을 기준으로 제2 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
화소 정의막(190)은 제1 및 제2 서브 화소들(SP1, SP2) 각각의 발광 영역(EA)을 정의하는 역할을 하기 위해 제2 평탄화막(180) 상에서 제1 전극(171)을 구획하도록 형성될 수 있다. 화소 정의막(190)은 제1 전극(171)의 가장자리를 덮도록 형성될 수 있다. 화소 정의막(190)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
서브 화소들(SP1, SP2) 각각의 발광 영역(EA)은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)이 순차적으로 적층되어 제1 전극(171)으로부터의 정공과 제2 전극(173)으로부터의 전자가 유기 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다.
제1 전극(171)과 화소 정의막(190) 상에는 유기 발광층(172)이 형성된다. 유기 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
제2 전극(173)은 유기 발광층(172) 상에 형성된다. 제2 전극(173)은 유기 발광층(172)을 덮도록 형성될 수 있다. 제2 전극(173)은 서브 화소들(SP1, SP2, SP3)에 공통적으로 형성되는 공통층일 수 있다. 제2 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
발광 소자층(EML) 상에는 봉지층(TFE)이 형성될 수 있다. 봉지층(TFE)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFE)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
또는, 발광 소자층(EML) 상에는 봉지층(TFE) 대신에 제2 기판이 배치되며, 발광 소자층(EML)과 제2 기판 사이의 공간은 진공 상태로 비어 있거나 충전 필름이 배치될 수 있다. 충전 필름은 에폭시 충전필름 또는 실리콘 충전 필름일 수 있다.
도 7 내지 도 9에 도시된 실시예에 의하면, 제1 연결 배선(CL1)은 표시 패널(100)의 두께 방향인 제3 방향(Z축 방향)에서 제1 전원 배선(VIL)과 중첩한다. 제1 전원 배선(VIL)으로 인해, 제1 연결 배선(CL1)과 서브 화소(PX)의 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1) 사이, 제1 연결 배선(CL1)과 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2) 사이, 및 제1 연결 배선(CL1)과 제5 트랜지스터(ST5)의 제2 전극(D5) 사이에 기생 용량이 형성되는 것이 방지될 수 있다. 즉, 제1 전원 배선(VIL)으로 인해, 제1 연결 배선(CL1)과 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1) 사이, 제1 연결 배선(CL1)과 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2) 사이, 및 제1 연결 배선(CL1)과 제5 트랜지스터(ST5)의 제2 전극(D5) 사이에 커플링(coupling)이 발생하는 것을 차단할 수 있다. 따라서, 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1), 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2), 및 제5 트랜지스터(ST5)의 제2 전극(D5)이 제1 연결 배선(CL1)에 인가되는 데이터 전압에 의해 영향을 받는 것을 개선할 수 있다.
한편, 도 5에서 제1 팬 아웃 배선(FL1)들은 제1 게이트 금속층(GTL1)과 제2 게이트 금속층(GTL2)에 교번하여 배치될 수 있다. 제2 팬 아웃 배선(FL2)들은 제1 소스 금속층(DTL1)과 제2 소스 금속층(DTL2)에 교번하여 배치될 수 있다. 이 경우, 제1 배선 연결 홀(FCT1)은 제1 평탄화막(160), 보호막(150), 및 제2 층간 절연막(142)을 관통하는 홀이거나, 보호막(150), 제2 층간 절연막(142), 및 제1 층간 절연막(141)을 관통하는 홀일 수 있다. 또한, 제2 배선 연결 홀(FCT2)은 생략될 수 있으며, 제2 팬 아웃 배선(FL2)들은 연결 배선(CL)들과 동일한 층에 배치되며, 연결 배선들에 직접 접속될 수 있다.
도 10과 도 11은 도 7의 Ⅰ-Ⅰ’의 일 예와 Ⅱ-Ⅱ’의 일 예를 보여주는 단면도들이다.
도 10과 도 11에 도시된 실시예는 제2 소스 금속층(DTL2)이 제2 전원 배선(VDDL)을 포함하고, 제2 평탄화막(180) 상에 제3 애노드 연결 전극(ANDE3)과 제1 연결 전극(CE1)을 포함하는 제3 소스 금속층(DTL3)이 배치되며, 제3 소스 금속층(DTL3) 상에 제3 평탄화막(181)이 배치되는 것에서 도 8 및 도 9에 도시된 실시예와 차이점이 있다. 도 10과 도 11에서는 도 8 및 도 9에 도시된 실시예와 차이점 위주로 설명한다.
도 10 및 도 11을 참조하면, 제1 평탄화막(160) 상에는 제2 소스 금속층(DTL2)이 형성될 수 있다. 제2 소스 금속층(DTL2)은 제2 애노드 연결 전극(ANDE2)과 제2 전원 배선(VDDL)을 포함할 수 있다. 제2 소스 금속층(DTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 소스 금속층(DTL2) 상에는 제2 평탄화막(180)이 형성될 수 있다. 제2 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 평탄화막(180) 상에는 제3 소스 금속층(DTL3)이 형성될 수 있다. 제3 소스 금속층(DTL3)은 제3 애노드 연결 전극(ANDE3)과 제1 연결 배선(CL1)을 포함할 수 있다. 제3 소스 금속층(DTL3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제3 소스 금속층(DTL3) 상에는 제3 평탄화막(181)이 형성될 수 있다. 제3 평탄화막(181)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 애노드 콘택홀(AND_CNT2)은 제3 평탄화막(181)을 관통하여 제3 애노드 연결 전극(ANDE3)을 노출하는 홀일 수 있다. 제3 애노드 콘택홀(AND_CNT3)은 제2 평탄화막(180)을 관통하여 제2 애노드 연결 전극(ANDE2)을 노출하는 홀일 수 있다.
제1 연결 홀(CT1)은 제1 평탄화막(160)을 관통하여 제1 데이터 배선(DL)을 노출하는 홀일 수 있다. 제2 연결 홀(CT2)과 제3 연결 홀(CT3)은 제1 평탄화막(160)을 관통하여 제2 데이터 배선(DL2)과 제3 데이터 배선(DL3)을 각각 노출하는 홀일 수 있다.
한편, 도 5에서 제1 팬 아웃 배선(FL1)들은 제1 게이트 금속층(GTL1)과 제2 게이트 금속층(GTL2)에 교번하여 배치될 수 있다. 제2 팬 아웃 배선(FL2)들은 제1 소스 금속층(DTL1)과 제2 소스 금속층(DTL2)에 교번하여 배치될 수 있다. 이 경우, 제1 배선 연결 홀(FCT1)은 제1 평탄화막(160), 보호막(150), 및 제2 층간 절연막(142)을 관통하는 홀이거나, 보호막(150), 제2 층간 절연막(142), 및 제1 층간 절연막(141)을 관통하는 홀일 수 있다. 또한, 제2 배선 연결 홀(FCT2)은 제2 평탄화막(180)을 관통하는 홀일 수 있다.
도 12는 일 실시예에 따른 표시 장치의 표시 패널, 표시 구동부, 및 스캔 구동부를 보여주는 평면도이다.
도 12에 도시된 실시예는 스캔 구동부(400)가 표시 영역(DA)의 좌측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치되는 것에서 도 5에 도시된 실시예와 차이점이 있다.
스캔 구동부(400)가 표시 영역(DA)의 우측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치되는 경우, 팬 아웃 배선(FL)들과 스캔 구동부(400)로 인하여, 표시 영역(DA)의 우측 바깥쪽에 배치되는 비표시 영역(NDA)에서 배선의 복잡도가 높을 수 있다. 이에 비해, 스캔 구동부(400)가 표시 영역(DA)의 좌측 바깥쪽에 배치되는 경우, 표시 영역(DA)의 우측 바깥쪽에 배치되는 비표시 영역(NDA)에는 스캔 구동부(400)가 배치되지 않으므로, 배선의 복잡도가 낮을 수 있다.
도 13은 일 실시예에 따른 표시 장치의 표시 패널, 표시 구동부, 및 스캔 구동부를 보여주는 평면도이다.
도 13에 도시된 실시예는 스캔 구동부들(401, 402)이 표시 영역(DA)의 좌측 바깥쪽에 배치되는 비표시 영역(NDA)과 우측 바깥쪽에 배치되는 비표시 영역(NDA) 모두에 배치되는 것에서 도 5에 도시된 실시예와 차이점이 있다.
도 13을 참조하면, 스캔 구동부들(401, 402) 각각은 도 7에 도시된 스캔 배선들(Sk-1, Sk)에 접속되는 스캔 신호 출력부와 도 7에 도시된 발광 배선(Ek)들에 접속되는 발광 신호 출력부를 포함할 수 있다. 이 경우, 스캔 신호 출력부가 표시 영역(DA)의 일 측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치되고, 발광 신호 출력부가 표시 영역(DA)의 타 측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치될 수 있다. 예를 들어, 스캔 신호 출력부가 표시 영역(DA)의 좌측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치되고, 발광 신호 출력부가 표시 영역(DA)의 우측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치될 수 있다. 또는, 스캔 신호 출력부가 표시 영역(DA)의 우측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치되고, 발광 신호 출력부가 표시 영역(DA)의 좌측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치될 수 있다.
또는, 스캔 신호 출력부의 일부와 발광 신호 출력부의 일부가 표시 영역(DA)의 일측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치되고, 스캔 신호 출력부의 나머지와 발광 신호 출력부의 나머지가 표시 영역(DA)의 타측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치될 수 있다. 예를 들어, 기수 스캔 배선들에 접속되는 기수 스캔 신호 출력부와 기수 발광 배선들에 접속되는 기수 발광 신호 출력부가 표시 영역(DA)의 일측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치되고, 우수 스캔 배선들에 접속되는 우수 스캔 신호 출력부와 우수 발광 배선들에 접속되는 우수 발광 신호 출력부가 표시 영역(DA)의 타측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치될 수 있다.
도 14는 일 실시예에 따른 표시 장치의 표시 패널, 표시 구동부, 및 스캔 구동부를 보여주는 평면도이다.
도 14에 도시된 실시예는 스캔 구동부(400)가 비표시 영역(NDA)이 아닌 패드 영역(PA)에 배치되는 것에서 도 5에 도시된 실시예와 차이점이 있다.
도 14를 참조하면, 패드 영역(PA)은 벤딩 영역(BA), 제1 서브 패드 영역(PDA), 및 제2 서브 패드 영역(SDA)을 포함할 수 있다. 제2 서브 패드 영역(SDA)은 벤딩 영역(BA)과 제1 서브 패드 영역(PDA) 사이에 배치될 수 있다. 제2 서브 패드 영역(SDA)에는 스캔 구동부(400)가 배치될 수 있다.
벤딩 영역(BA)과 제1 서브 패드 영역(PDA)에는 팬 아웃 배선(FL)들이 배치될 수 있다. 팬 아웃 배선(FL)들 각각은 제1 팬 아웃 배선(FL1), 제2 팬 아웃 배선(FL2), 및 제3 팬 아웃 배선(FL3)을 포함할 수 있다. 제1 팬 아웃 배선(FL1)은 제1 서브 패드 영역(PDA)에 배치되며, 표시 구동부(200)와 연결될 수 있다. 제1 팬 아웃 배선(FL1)은 제2 서브 패드 영역(SDA)과 인접한 제1 서브 패드 영역(PDA)에서 제1 배선 연결 홀(FCT1)을 통해 제3 팬 아웃 배선(FL3)과 연결될 수 있다. 제3 팬 아웃 배선(FL3)은 제2 서브 패드 영역(SDA)에 배치될 수 있다. 제3 팬 아웃 배선(FL3)은 벤딩 영역(BA)과 인접한 제2 서브 패드 영역(SDA)에서 제3 배선 연결 홀(FCT3)을 통해 제2 팬 아웃 배선(FL2)과 연결될 수 있다. 제2 팬 아웃 배선(FL2)은 벤딩 영역(BA)에 배치될 수 있다. 제2 팬 아웃 배선(FL2)은 비표시 영역(NDA)에서 제2 배선 연결 홀(FCT2)을 통해 연결 배선(CL)과 연결될 수 있다.
한편, 도 14에서 제1 팬 아웃 배선(FL1)들은 제1 게이트 금속층(GTL1)과 제2 게이트 금속층(GTL2)에 교번하여 배치될 수 있다. 제3 팬 아웃 배선(FL3)들은 제2 소스 금속층(DTL2)에 배치될 수 있다. 또는, 제3 팬 아웃 배선(FL3)들은 제2 소스 금속층(DTL2)과 제3 소스 금속층(DTL3)에 교번하여 배치될 수 있다. 제2 팬 아웃 배선(FL2)들은 제1 소스 금속층(DTL1)과 제2 소스 금속층(DTL2)에 교번하여 배치될 수 있다. 이 경우, 제1 배선 연결 홀(FCT1)은 제2 평탄화막(180), 제1 평탄화막(160), 보호막(150), 및 제2 층간 절연막(142)을 관통하는 홀이거나, 제1 평탄화막(160), 보호막(150), 제2 층간 절연막(142), 및 제1 층간 절연막(141)을 관통하는 홀일 수 있다. 또한, 제3 배선 연결 홀(FCT3)은 제1 평탄화막(160)을 관통하는 홀이거나 제2 평탄화막(180)을 관통하는 홀일 수 있다. 또한, 제2 배선 연결 홀(FCT2)은 생략될 수 있으며, 제2 팬 아웃 배선(FL2)들은 연결 배선(CL)들과 동일한 층에 배치되며, 연결 배선들에 직접 접속될 수 있다. 또는, 제2 배선 연결 홀(FCT2)은 제2 평탄화막(180)을 관통하는 홀일 수 있다.
도 14에 도시된 실시예에 의하면, 스캔 구동부(400)가 비표시 영역(NDA)에 배치되지 않고 패드 영역(PA)에 배치되므로, 표시 영역(DA)의 좌측 바깥쪽에 배치되는 비표시 영역(NDA)의 폭과 표시 영역(DA)의 우측 바깥쪽에 배치되는 비표시 영역(NDA)의 폭을 최소화할 수 있다.
도 15는 일 실시예에 따른 표시 장치의 표시 패널, 표시 구동부, 및 스캔 구동부를 보여주는 평면도이다.
도 15에 도시된 실시예는 연결 배선(CL)들이 표시 영역(DA)이 아닌 비표시 영역(NDA)에서 데이터 배선(DL)들과 접속되는 것에서 도 5에 도시된 실시예와 차이점이 있다.
도 15를 참조하면, 연결 배선(CL)들 각각은 제1 방향(X축 방향)으로 연장되는 수평 연결 배선(HCL)과 제2 방향(Y축 방향)으로 연장되는 수직 연결 배선(VCL)을 포함할 수 있다.
수평 연결 배선(HCL)은 비표시 영역(NDA)에서 제2 배선 연결 홀(FCT2)을 통해 제2 팬 아웃 배선(FL2)과 연결될 수 있다. 수직 연결 배선(VCL)은 연결 홀(CT)을 통해 데이터 배선(DL)들 중 어느 하나의 데이터 배선(DL)과 접속될 수 있다. 데이터 배선(DL)들 각각은 연결 홀(CT)을 통해 수직 연결 배선(VCL)들 중 어느 하나의 수직 연결 배선(VCL)과 접속될 수 있다. 수직 연결 배선(VCL)들은 데이터 배선(DL)들에 일대일로 접속될 수 있다.
수직 연결 배선(VCL)들은 비표시 영역(NDA)에서 연결 홀(CT)들을 통해 데이터 배선(DL)들과 접속될 수 있다. 즉, 연결 홀(CT)들은 비표시 영역(NDA)에 배치될 수 있다. 도 15에서는 수직 연결 배선(VCL)들은 표시 영역(DA)의 하측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치되는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 수직 연결 배선(VCL)들은 표시 영역(DA)의 상측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치될 수 있다.
도 15에 도시된 실시예에 의하면, 표시 구동부(200)가 배치되는 패드 영역(PA)이 비표시 영역(NDA)으로부터 데이터 배선(DL)들의 연장 방향인 제2 방향(Y축 방향)과 교차하는 제1 방향(X축 방향)으로 돌출되므로, 제2 방향(Y축 방향)으로 연장된 데이터 배선(DL)들은 제1 방향(X축 방향)으로 연장된 수평 연결 배선(HCL)들과 제2 방향(Y축 방향)으로 연장된 수직 연결 배선(VCL)들을 통해 표시 구동부(200)로부터 데이터 전압을 인가받을 수 있다.
도 15에 도시된 실시예에 의하면, 패드 영역(PA)이 비표시 영역(NDA)으로부터 제1 방향(X축 방향)으로 돌출되는 경우 패드 영역(PA)의 폭에 해당하는 제2 방향(Y축 방향)의 길이는 패드 영역(PA)이 비표시 영역(NDA)으로부터 제2 방향(Y축 방향)으로 돌출되는 경우 패드 영역(PA)의 폭에 해당하는 제1 방향(X축 방향)의 길이보다 넓을 수 있다. 그러므로, 표시 영역(DA)과 패드 영역(PA)을 연결하는 팬 아웃 배선(FL)들의 설계가 용이할 수 있다. 따라서, 표시 영역(DA)의 좌측 바깥쪽에 배치되는 비표시 영역(NDA)의 폭과 표시 영역(DA)의 우측 바깥쪽에 배치되는 비표시 영역(NDA)의 폭 간의 차이를 최소화할 수 있다.
도 16은 도 15의 B 영역의 일 예를 보여주는 확대 평면도이다. 도 17은 도 15의 C 영역의 일 예를 보여주는 확대 평면도이다. 도 16 및 도 17에서는 제1 데이터 배선(DL1), 제2 데이터 배선(DL2), 및 제3 데이터 배선(DL3)과 각각 접속되는 제1 연결 배선(CL1), 제2 연결 배선(CL2), 및 제3 연결 배선(CL3)을 예시하였다.
도 16 및 도 17에 도시된 실시예는 연결 배선들(CL1, CL2, CL3)이 수평 연결 배선들(HCL1, HCL2, HCL3)과 수직 연결 배선들(VCL1, VCL2, VCL3)을 포함하는 것에서 도 6에 도시된 실시예와 차이점이 있다.
도 16 및 도 17을 참조하면, 제1 연결 배선(CL1)은 제1 서브 연결 배선(HCL1)과 제2 서브 연결 배선(VCL1)을 포함한다. 제2 연결 배선(CL2)은 제2 수평 연결 배선(HCL2)과 제2 수직 연결 배선(VCL2)을 포함한다. 제3 연결 배선(CL3)은 제3 수평 연결 배선(HCL3)과 제3 수직 연결 배선(VCL3)을 포함한다.
제1 서브 연결 배선(HCL1), 제2 수평 연결 배선(HCL2), 및 제3 연결 배선(HCL3) 각각은 제1 방향(X축 방향)으로 연장될 수 있다. 제2 서브 연결 배선(VCL1), 제2 수직 연결 배선(VCL2), 및 제3 수직 연결 배선(VCL3)은 제2 방향(Y축 방향)으로 연장될 수 있다.
제1 서브 연결 배선(HCL1), 제2 수평 연결 배선(HCL2), 및 제3 연결 배선(HCL3) 각각은 제1 전원 배선(VIL)과 제3 방향(Z축 방향)에서 중첩할 수 있다. 제2 서브 연결 배선(VCL1), 제2 수직 연결 배선(VCL2), 및 제3 수직 연결 배선(VCL3) 각각은 제2 전원 배선(VDDL)과 제3 방향(Z축 방향)에서 중첩할 수 있다.
제1 서브 연결 배선(HCL1)은 제1 서브 연결 배선(HCL1)과 제2 전원 배선(VDDL)의 중첩 영역에서 제2 서브 연결 배선(VCL1)과 연결될 수 있다. 제1 서브 연결 배선(HCL1)과 제2 서브 연결 배선(VCL1)은 동일한 층에 배치될 수 있다. 제2 서브 연결 배선(VCL1)은 비표시 영역(NDA)에서 제1 방향(X축 방향)으로 절곡되어 제1 연결 홀(CT1’)을 통해 제1 데이터 배선(DL1)과 접속될 수 있다. 즉, 제1 연결 배선(CL1)은 표시 영역(DA)에서 제1 방향(X축 방향)으로 연장되다가 절곡되어 제2 방향(Y축 방향)으로 연장되며, 비표시 영역(NDA)에서 절곡되어 제1 방향(X축 방향)으로 연장될 수 있다.
제2 수평 연결 배선(HCL2)은 제2 수평 연결 배선(HCL2)과 제2 전원 배선(VDDL)의 중첩 영역에서 제2 수직 연결 배선(VCL2)과 연결될 수 있다. 제2 수평 연결 배선(HCL2)과 제2 수직 연결 배선(VCL2)은 동일한 층에 배치될 수 있다. 제2 수직 연결 배선(VCL2)은 비표시 영역(NDA)에서 제1 방향(X축 방향)으로 절곡되어 제2 연결 홀(CT2’)을 통해 제2 데이터 배선(DL2)과 접속될 수 있다. 즉, 제2 연결 배선(CL2)은 표시 영역(DA)에서 제1 방향(X축 방향)으로 연장되다가 절곡되어 제2 방향(Y축 방향)으로 연장되며, 비표시 영역(NDA)에서 절곡되어 제1 방향(X축 방향)으로 연장될 수 있다.
제3 수평 연결 배선(HCL3)은 제3 수평 연결 배선(HCL3)과 제2 전원 배선(VDDL)의 중첩 영역에서 제3 수직 연결 배선(VCL3)과 연결될 수 있다. 제3 수평 연결 배선(HCL3)과 제3 수직 연결 배선(VCL3)은 동일한 층에 배치될 수 있다. 제3 수직 연결 배선(VCL3)은 비표시 영역(NDA)에서 제1 방향(X축 방향)으로 절곡되어 제3 연결 홀(CT3’)을 통해 제3 데이터 배선(DL3)과 접속될 수 있다. 즉, 제3 연결 배선(CL3)은 표시 영역(DA)에서 제1 방향(X축 방향)으로 연장되다가 절곡되어 제2 방향(Y축 방향)으로 연장되며, 비표시 영역(NDA)에서 절곡되어 제1 방향(X축 방향)으로 연장될 수 있다.
제1 더미 패턴(DM1)은 제1 서브 연결 배선(HCL1)으로부터 제1 방향(X축 방향)으로 이격되며, 제3 방향(Z축 방향)에서 제1 서브 연결 배선(CL1)과 중첩하는 제1 전원 배선(VIL)과 중첩할 수 있다. 제2 더미 패턴(DM2)들은 제2 수평 연결 배선(HCL2)으로부터 제1 방향(X축 방향)으로 이격되며, 제3 방향(Z축 방향)에서 제2 수평 연결 배선(HCL2)과 중첩하는 제1 전원 배선(VIL)과 제3 방향(Z축 방향)에서 중첩할 수 있다. 제2 더미 패턴(DM2)들 중 어느 하나는 제2 서브 연결 배선(VCL1)의 좌측에 배치되고, 다른 하나는 제2 서브 연결 배선(VCL1)의 우측에 배치될 수 있다. 제3 더미 패턴(DM3)들은 제3 수평 연결 배선(HCL3)으로부터 제1 방향(X축 방향)으로 이격되며, 제3 방향(Z축 방향)에서 제3 수평 연결 배선(HCL3)과 중첩하는 제1 전원 배선(VIL)과 제3 방향(Z축 방향)에서 중첩할 수 있다. 제3 더미 패턴(DM3)들 중 어느 하나는 제2 서브 연결 배선(VCL1)의 좌측에 배치되고, 또 다른 하나는 제2 서브 연결 배선(VCL1)과 제2 수직 연결 배선(VCL2) 사이에 배치되며, 나머지 하나는 제2 수직 연결 배선(VCL2)의 우측에 배치될 수 있다.
제4 더미 패턴(DM4)은 제2 서브 연결 배선(VCL1)으로부터 제2 방향(Y축 방향)으로 이격되며, 제3 방향(Z축 방향)에서 제2 서브 연결 배선(VCL1)과 중첩하는 제2 전원 배선(VDDL)과 중첩할 수 있다. 제5 더미 패턴(DM5)들은 제2 수직 연결 배선(VCL2)으로부터 제2 방향(Y축 방향)으로 이격되며, 제3 방향(Z축 방향)에서 제2 수직 연결 배선(VCL2)과 중첩하는 제2 전원 배선(VDDL)과 중첩할 수 있다. 제5 더미 패턴(DM5)들 중 어느 하나는 제1 서브 연결 배선(HCL1)의 상측에 배치되고, 다른 하나는 제1 서브 연결 배선(HCL1)의 하측에 배치될 수 있다. 제6 더미 패턴(DM6)은 제3 수직 연결 배선(VCL3)으로부터 제2 방향(Y축 방향)으로 이격되며, 제3 방향(Z축 방향)에서 제3 수직 연결 배선(VCL3)과 중첩하는 제2 전원 배선(VDDL)과 중첩할 수 있다. 제6 더미 패턴(DM6)들 중 어느 하나는 제1 서브 연결 배선(HCL1)의 상측에 배치되고, 또 다른 하나는 제1 서브 연결 배선(HCL1)과 제2 수평 연결 배선(HCL2) 사이에 배치되며, 나머지 하나는 제2 수평 연결 배선(HCL2)의 하측에 배치될 수 있다.
제7 더미 패턴(DM7)들은 어느 한 제1 전원 배선(VIL)과 중첩할 수 있다. 제7 더미 패턴(DM7)들 중 어느 하나는 제2 서브 연결 배선(VCL1)의 좌측에 배치되고, 또 다른 하나는 제2 서브 연결 배선(VCL1)과 제2 수직 연결 배선(VCL2) 사이에 배치되며, 또 다른 하나는 제2 수직 연결 배선(VCL2)과 제3 수직 연결 배선(VCL3) 사이에 배치되고, 또 다른 하나는 제3 수직 연결 배선(VCL3)의 우측에 배치될 수 있다. 제8 더미 패턴(DM8)들은 제7 더미 패턴(DM7)들과 중첩하는 제1 전원 배선(VIL)의 하측에 인접하게 배치된 제1 전원 배선(VIL)과 중첩할 수 있다. 제8 더미 패턴(DM7)들 중 어느 하나는 제2 서브 연결 배선(VCL1)의 좌측에 배치되고, 또 다른 하나는 제2 서브 연결 배선(VCL1)과 제2 수직 연결 배선(VCL2) 사이에 배치되며, 또 다른 하나는 제2 수직 연결 배선(VCL2)과 제3 수직 연결 배선(VCL3) 사이에 배치되고, 또 다른 하나는 제3 수직 연결 배선(VCL3)의 우측에 배치될 수 있다. 제9 더미 패턴(DM9)들은 제8 더미 패턴(DM8)들과 중첩하는 제1 전원 배선(VIL)의 하측에 인접하게 배치된 제1 전원 배선(VIL)과 중첩할 수 있다. 제9 더미 패턴(DM9)들 중 어느 하나는 제2 서브 연결 배선(VCL1)의 좌측에 배치되고, 또 다른 하나는 제2 서브 연결 배선(VCL1)과 제2 수직 연결 배선(VCL2) 사이에 배치되며, 또 다른 하나는 제2 수직 연결 배선(VCL2)과 제3 수직 연결 배선(VCL3) 사이에 배치되고, 또 다른 하나는 제3 수직 연결 배선(VCL3)의 우측에 배치될 수 있다.
더미 패턴들(DM1, DM2, DM3, DM4, DM5, DM6, DM7, DM8, DM9)은 섬(island) 형태로 형성되며, 전기적으로 플로팅(floating)될 수 있다. 즉, 더미 패턴들(DM1, DM2, DM3, DM4, DM5, DM6, DM7, DM8, DM9)에는 어떠한 전압도 인가되지 않을 수 있다.
더미 패턴들(DM1, DM2, DM3, DM4, DM5, DM6, DM7, DM8, DM9)이 형성되지 않는 경우, 연결 배선들(CL1, CL2, CL3)이 배치된 영역에서 반사되는 외부 광과 연결 배선들(CL1, CL2, CL3)이 배치되지 않은 영역에서 반사되는 외부 광 사이에 차이가 있으므로, 연결 배선들(CL1, CL2, CL3)이 사용자에게 보일 수 있다. 하지만, 연결 배선들(CL1, CL2, CL3)이 배치되지 않은 영역에 더미 패턴들(DM1, DM2, DM3, DM4, DM5, DM6, DM7, DM8, DM9)이 배치되는 경우, 연결 배선들(CL1, CL2, CL3)이 배치된 영역에서 반사되는 외부 광과 더미 패턴들(DM1, DM2, DM3, DM4, DM5, DM6, DM7, DM8, DM9)이 배치된 영역에서 반사되는 외부 광 사이에 거의 차이가 없으므로, 연결 배선들(CL1, CL2, CL3)이 사용자에게 보여지는 것을 방지할 수 있다.
도 16 및 도 17에 도시된 실시예에 의하면, 연결 배선들(CL1, CL2, CL3)은 연결 홀들(CT1’, CT2’, CT3’)을 통해 데이터 배선들(DL1, DL2, DL3)에 각각 접속될 수 있다. 이로 인해, 제2 방향(Y축 방향)으로 연장된 데이터 배선들(DL1, DL2, DL3)은 제1 방향(X축 방향)으로 연장된 수평 연결 배선들(HCL1, HCL2, HCL3)과 제2 방향(Y축 방향)으로 연장된 수직 연결 배선들(VCL1, VCL2, VCL3)을 통해 표시 구동부(200)로부터 데이터 전압을 인가받을 수 있다.
도 18은 도 16의 제1 데이터 배선 및 제1 서브 연결 배선과 중첩하는 서브 화소의 일 예를 보여주는 확대 평면도이다. 도 19는 도 17의 제1 데이터 배선과 제2 서브 연결 배선과 중첩하는 서브 화소의 일 예를 보여주는 확대 평면도이다.
도 18 및 도 19에서는 제1 연결 배선(CL1)이 제1 서브 연결 배선(HCL1)과 제2 서브 연결 배선(VCL1)을 포함하는 것에서 도 7에 도시된 실시예와 차이점이 있다. 도 18 및 도 19에서는 도 7에 도시된 실시예와 차이점 위주로 설명한다.
도 18 및 도 19를 참조하면, 제1 서브 연결 배선(HCL1)은 제3 방향(Z축 방향)에서 제1 전원 배선(VIL)과 중첩할 수 있다. 제1 서브 연결 배선(HCL1)은 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1) 및 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2)과 중첩할 수 있다. 제1 서브 연결 배선(HCL1)은 제2 연결 전극(VIE) 및 제5 트랜지스터(ST5)의 제2 전극(D5)과 중첩할 수 있다. 제1 서브 연결 배선(HCL1)은 제5 콘택홀(CT5)과 중첩할 수 있다. 제1 서브 연결 배선(HCL1)과 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1) 사이, 제1 서브 연결 배선(HCL1)과 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2) 사이, 및 제1 서브 연결 배선(HCL1)과 제5 트랜지스터(ST5)의 제2 전극(D5) 사이에는 제1 전원 배선(VIL)이 배치될 수 있다. 그러므로, 제1 전원 배선(VIL)으로 인해, 제1 서브 연결 배선(HCL1)과 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1) 사이, 제1 서브 연결 배선(HCL1)과 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2) 사이, 및 제1 서브 연결 배선(HCL1)과 제5 트랜지스터(ST5)의 제2 전극(D5) 사이에 커플링(coupling)이 발생하는 것을 차단할 수 있다. 따라서, 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1), 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2), 및 제5 트랜지스터(ST5)의 제2 전극(D5)이 제1 서브 연결 배선(HCL1)에 의해 영향을 받는 것을 개선할 수 있다.
제2 서브 연결 배선(VCL1)은 제3 방향(Z축 방향)에서 제2 전원 배선(VDDL)과 중첩할 수 있다. 제2 서브 연결 배선(VCL1)은 제1-1 트랜지스터(ST1-1)의 액티브층(ACT1-1), 게이트 전극(G1-1), 및 제1 전극(S1-1), 제2 트랜지스터(ST2)의 액티브층(ACT2), 게이트 전극(G2), 제1 전극(S2), 및 제2 전극(D2), 제4 트랜지스터(ST4)의 액티브층(ACT4), 게이트 전극(G4), 제1 전극(S4), 및 제2 전극(D4)과 중첩할 수 있다. 제2 서브 연결 배선(VCL1)과 제1-1 트랜지스터(ST1-1) 사이, 제2 서브 연결 배선(VCL1)과 제2 트랜지스터(ST2) 사이, 및 제2 서브 연결 배선(VCL1)과 제4 트랜지스터(ST4) 사이에는 제2 전원 배선(VDDL)이 배치될 수 있다. 그러므로, 제2 전원 배선(VDDL)으로 인해, 제2 서브 연결 배선(VCL1)과 제1-1 트랜지스터(ST1-1) 사이, 제2 서브 연결 배선(VCL1)과 제2 트랜지스터(ST2) 사이, 및 제2 서브 연결 배선(VCL1)과 제4 트랜지스터(ST4) 사이에 커플링(coupling)이 발생하는 것을 차단할 수 있다. 따라서, 제1-1 트랜지스터(ST1-1)의 액티브층(ACT1-1), 게이트 전극(G1-1), 및 제1 전극(S1-1), 제2 트랜지스터(ST2)의 액티브층(ACT2), 게이트 전극(G2), 제1 전극(S2), 및 제2 전극(D2), 제4 트랜지스터(ST4)의 액티브층(ACT4), 게이트 전극(G4), 제1 전극(S4), 및 제2 전극(D4)이 제2 서브 연결 배선(VCL1)에 의해 영향을 받는 것을 개선할 수 있다.
도 20과 도 21은 도 18의 Ⅲ-Ⅲ’의 일 예와 도 19의 Ⅳ-Ⅳ’의 일 예를 보여주는 단면도이다.
도 20과 도 21에서는 제1 연결 배선(CL1)이 제1 서브 연결 배선(HCL1)과 제2 서브 연결 배선(VCL1)을 포함하는 것에서 도 8 및 도 9에 도 시된 실시예와 차이점이 있다. 도 20과 도 21에서는 도 8 및 도 9에 도시된 실시예와 차이점 위주로 설명한다.
도 20 및 도 21을 참조하면, 제1 서브 연결 배선(HCL1)과 제2 서브 연결 배선(VCL1)은 제2 소스 금속층(DTL2)으로 형성될 수 있다. 제1 연결 홀(CT1’)은 제1 평탄화막(160)을 관통하여 제1 데이터 배선(DL1)을 노출하는 홀일 수 있다. 제2 서브 연결 배선(VCL1)은 제1 연결 홀(CT1’)을 통해 제1 데이터 배선(DL1)에 접속될 수 있다.
도 22와 도 23은 도 18의 Ⅲ-Ⅲ’의 일 예와 도 19의 Ⅳ-Ⅳ’의 일 예를 보여주는 단면도이다.
도 22와 도 23에 도시된 실시예는 제1 연결 배선(CL1)이 제1 서브 연결 배선(HCL1)과 제2 서브 연결 배선(VCL1)을 포함하는 것에서 도 10 및 도 11에 도시된 실시예와 차이점이 있다. 도 22와 도 23에서는 도 10 및 도 11에 도시된 실시예와 차이점 위주로 설명한다.
도 22 및 도 23을 참조하면, 제1 서브 연결 배선(HCL1)과 제2 서브 연결 배선(VCL1)은 제3 소스 금속층(DTL3)으로 형성될 수 있다. 제2 전원 배선(VDDL)은 제2 소스 금속층(DTL2)으로 형성될 수 있다. 제1 연결 홀(CT1’)은 제1 평탄화막(160)과 제2 평탄화막(180)을 관통하여 제1 데이터 배선(DL1)을 노출하는 홀일 수 있다. 제2 서브 연결 배선(VCL1)은 제1 연결 홀(CT1’)을 통해 제1 데이터 배선(DL1)에 접속될 수 있다.
도 24는 일 실시예에 따른 표시 장치의 표시 패널, 표시 구동부, 및 스캔 구동부를 보여주는 평면도이다.
도 24에 도시된 실시예는 두 개의 데이터 배선들(DLO, DLE) 단위로 인접하게 배치되어 하나의 서브 화소가 두 개의 데이터 배선들(DLO, DLE)에 중첩하며, 디멀티플렉서부(410)를 더 포함하는 것에서 도 5에 도시된 실시예와 차이점이 있다. 도 24에서는 도 5에 도시된 실시예와 차이점 위주로 설명한다.
도 24를 참조하면, 기수 데이터 배선(DLO)들과 우수 데이터 배선(DLE)들 각각은 연결 홀(CT)을 통해 연결 배선(CL)에 접속된다. 기수 데이터 배선(DLO)들과 우수 데이터 배선(DLE)들은 제2 방향(Y축 방향)으로 연장될 수 있다. 기수 데이터 배선(DLO)과 우수 데이터 배선(DLE)은 제1 방향(X축 방향)에서 서로 인접하게 배치될 수 있다. 예를 들어, 제1 기수 데이터 배선과 제1 우수 데이터 배선이 제1 방향(X축 방향)에서 서로 인접하게 배치되고, 제2 기수 데이터 배선과 제2 우수 데이터 배선이 제1 방향(X축 방향)에서 서로 인접하게 배치될 수 있다. 제1 방향(X축 방향)에서 제1 기수 데이터 배선과 제1 우수 데이터 배선 간의 거리는 제1 방향(X축 방향)에서 제1 우수 데이터 배선과 제2 기수 데이터 배선 간의 거리보다 짧을 수 있다.
스캔 구동부(400)는 표시 영역(DA)의 좌측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치될 수 있다. 디멀티플렉서부(410)는 표시 영역(DA)의 우측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치될 수 있다. 디멀티플렉서부(410)의 면적이 스캔 구동부(400)의 면적보다 작을 수 있으며, 이로 인해 디멀티플렉서부(410)의 제2 방향(Y축 방향)의 길이는 스캔 구동부(400)의 제2 방향(Y축 방향)의 길이보다 짧을 수 있다.
디멀티플렉서부(410)는 하나의 팬 아웃 배선(FL)에 인가되는 데이터 전압들을 복수의 연결 배선(CL)들로 분배할 수 있다. 디멀티플렉서부(410)에 접속되는 팬 아웃 배선(FL)들의 개수는 디멀티플렉서부(410)에 접속되는 연결 배선(CL)들의 개수보다 적을 수 있다. 이로 인해, 패드 영역(PA)에 배치되는 팬 아웃 배선(FL)들의 개수를 1/2 이하로 줄일 수 있으므로, 팬 아웃 배선(FL)들 사이의 간격을 넓힐 수 있다. 즉, 패드 영역(PA)에서 배선의 복잡도가 낮아질 수 있다.
제3 팬 아웃 배선(FL3)들은 표시 영역(DA)의 우측 바깥쪽의 비표시 영역(NDA)에 배치될 수 있다. 제3 팬 아웃 배선(FL3)은 표시 영역(DA)의 우측 바깥쪽의 비표시 영역(NDA)에서 제2 배선 연결 홀(FCT2)을 통해 제2 팬 아웃 배선(FL2)에 연결될 수 있다.
도 25는 도 24의 서브 화소의 일 예를 보여주는 단면도이다. 도 25에는 제1 기수 데이터 배선(DLO1), 제1 우수 데이터 배선(DLE1), 및 제1 연결 배선(CL1)에 중첩하는 서브 화소의 일 예가 나타나 있다.
도 25를 참조하면, 제2 전원 배선(VDDL)이 제1 소스 금속층(DTL1)으로 형성되고, 제1 기수 데이터 배선(DLO1)과 제1 우수 데이터 배선(DLE1)이 제2 소스 금속층(DTL2)으로 형성되며, 제1 연결 배선(CL1)이 제3 소스 금속층(DTL3)으로 형성될 수 있다. 제1 연결 배선(CL1)은 제1 기수 데이터 배선(DLO1)과 제1 우수 데이터 배선(DLE2) 중 어느 하나와 접속될 수 있다. 제1 연결 배선(CL1), 제1 기수 데이터 배선(DLO1), 및 제1 우수 데이터 배선(DLE1) 각각은 제2 전원 배선(VDDL)과 중첩할 수 있다.
제2 전원 배선(VDDL)은 제1 연결 배선(CL1)과 구동 트랜지스터(DT) 사이, 제1 연결 배선(CL1)과 제6 트랜지스터(ST6) 사이, 제1 기수 데이터 배선(DLO1)과 구동 트랜지스터(DT) 사이, 및 제1 우수 데이터 배선(DLE2)과 제6 트랜지스터(ST6) 사이에 배치될 수 있다. 제2 전원 배선(VDDL)으로 인해, 제1 연결 배선(CL1), 제1 기수 데이터 배선(DLO1), 및 제1 우수 데이터 배선(DLE1) 각각은 제2 전원 배선(VDDL)과 중첩할 수 있다. 제2 전원 배선(VDDL)은 제1 연결 배선(CL1)과 구동 트랜지스터(DT) 사이, 제1 연결 배선(CL1)과 제6 트랜지스터(ST6) 사이, 제1 기수 데이터 배선(DLO1)과 구동 트랜지스터(DT) 사이, 및 제1 우수 데이터 배선(DLE2)과 제6 트랜지스터(ST6) 사이에 커플링이 발생하는 것을 차단할 수 있다.
도 26은 도 24의 서브 화소의 일 예를 보여주는 단면도이다. 도 26에는 제1 기수 데이터 배선(DLO1), 제1 우수 데이터 배선(DLE1), 및 제1 연결 배선(CL1)에 중첩하는 서브 화소의 일 예가 나타나 있다.
도 26에 도시된 실시예는 제1 기수 데이터 배선(DLO1)과 제1 우수 데이터 배선(DLE1)이 제1 소스 금속층(DTL1)으로 형성되고, 제2 전원 배선(VDDL)이 제2 소스 금속층(DTL2)으로 형성된 것에서 도 25에 도시된 실시예와 차이점이 있다.
도 27은 도 24의 서브 화소의 일 예를 보여주는 단면도이다. 도 27에는 제1 기수 데이터 배선(DLO1), 제1 우수 데이터 배선(DLE1), 및 제1 연결 배선(CL1)에 중첩하는 서브 화소의 일 예가 나타나 있다.
도 27에 도시된 실시예는 제1 연결 배선(CL1)이 제2 소스 금속층(DTL2)으로 형성되고, 제1 기수 데이터 배선(DLO1)과 제1 우수 데이터 배선(DLE1)이 제3 소스 금속층(DTL3)으로 형성된 것에서 도 25에 도시된 실시예와 차이점이 있다.
도 28은 도 24의 서브 화소의 일 예를 보여주는 단면도이다. 도 28에는 제1 기수 데이터 배선(DLO1), 제1 우수 데이터 배선(DLE1), 및 제1 연결 배선(CL1)에 중첩하는 서브 화소의 일 예가 나타나 있다.
도 28에 도시된 실시예는 제1 연결 배선(CL1)이 제1 소스 금속층(DTL1)으로 형성되고, 제2 전원 배선(VDDL)이 제2 소스 금속층(DTL2)으로 형성되며, 제1 기수 데이터 배선(DLO1)과 제1 우수 데이터 배선(DLE1)이 제3 소스 금속층(DTL3)으로 형성된 것에서 도 25에 도시된 실시예와 차이점이 있다.
도 29는 일 실시예에 따른 표시 장치의 표시 패널, 표시 구동부, 및 스캔 구동부를 보여주는 평면도이다.
도 29에 도시된 실시예는 두 개의 데이터 배선들(DLO, DLE) 단위로 인접하게 배치되어 하나의 서브 화소가 두 개의 데이터 배선들(DLO, DLE)에 중첩하며, 디멀티플렉서부(410)를 더 포함하는 것에서 도 15에 도시된 실시예와 차이점이 있다. 도 29에서는 도 15에 도시된 실시예와 차이점 위주로 설명한다.
도 29를 참조하면, 기수 데이터 배선(DLO)들과 우수 데이터 배선(DLE)들 각각은 연결 홀(CT’)을 통해 수직 연결 배선(VCL)에 접속된다. 기수 데이터 배선(DLO)들과 우수 데이터 배선(DLE)들은 제2 방향(Y축 방향)으로 연장될 수 있다. 기수 데이터 배선(DLO)과 우수 데이터 배선(DLE)은 제1 방향(X축 방향)에서 서로 인접하게 배치될 수 있다. 예를 들어, 제1 기수 데이터 배선과 제1 우수 데이터 배선이 제1 방향(X축 방향)에서 서로 인접하게 배치되고, 제2 기수 데이터 배선과 제2 우수 데이터 배선이 제1 방향(X축 방향)에서 서로 인접하게 배치될 수 있다. 제1 방향(X축 방향)에서 제1 기수 데이터 배선과 제1 우수 데이터 배선 간의 거리는 제1 방향(X축 방향)에서 제1 우수 데이터 배선과 제2 기수 데이터 배선 간의 거리보다 짧을 수 있다.
스캔 구동부(400) 표시 영역(DA)의 좌측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치될 수 있다. 디멀티플렉서부(410)는 표시 영역(DA)의 우측 바깥쪽에 배치되는 비표시 영역(NDA)에 배치될 수 있다. 디멀티플렉서부(410)의 면적이 스캔 구동부(400)의 면적보다 작을 수 있으며, 이로 인해 디멀티플렉서부(410)의 제2 방향(Y축 방향)의 길이는 스캔 구동부(400)의 제2 방향(Y축 방향)의 길이보다 짧을 수 있다.
디멀티플렉서부(410)는 하나의 팬 아웃 배선(FL)에 인가되는 데이터 전압들을 복수의 연결 배선(CL)들로 분배할 수 있다. 디멀티플렉서부(410)에 접속되는 팬 아웃 배선(FL)들의 개수는 디멀티플렉서부(410)에 접속되는 연결 배선(CL)들의 개수보다 적을 수 있다. 이로 인해, 패드 영역(PA)에 배치되는 팬 아웃 배선(FL)들의 개수를 1/2 이하로 줄일 수 있으므로, 팬 아웃 배선(FL)들 사이의 간격을 넓힐 수 있다. 즉, 패드 영역(PA)에서 배선의 복잡도가 낮아질 수 있다.
제3 팬 아웃 배선(FL3)들은 표시 영역(DA)의 우측 바깥쪽의 비표시 영역(NDA)에 배치될 수 있다. 제3 팬 아웃 배선(FL3)은 표시 영역(DA)의 우측 바깥쪽의 비표시 영역(NDA)에서 제2 배선 연결 홀(FCT2)을 통해 제2 팬 아웃 배선(FL2)에 연결될 수 있다.
한편, 도 29에서 연결 배선(CL)들, 기수 데이터 배선(DLO)들, 우수 데이터 배선(DLE)들은 도 25 내지 도 28에서 설명한 바와 같이 제1 소스 금속층(DTL1), 제2 소스 금속층(DTL2), 및 제3 소스 금속층(DTL3) 중 두 개의 층들에 배치될 수 있다.
도 30은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 31은 일 실시예에 따른 표시 장치를 보여주는 전개도이다.
도 30과 도 31에 도시된 실시예는 표시 장치(10)가 평면부(PS)과 네 측면부들(SS1, SS2, SS3, SS4)을 포함하는 것에서 도 1 및 도 5에 도시된 실시예와 차이점이 있다. 도 30 및 도 31에서는 도 1 및 도 5에 도시된 실시예와 차이점 위주로 설명한다.
도 30 및 도 31을 참조하면, 표시 패널(100)은 평면부(PS), 제1 측면부(SS1), 제2 측면부(SS2), 제3 측면부(SS3), 제4 측면부(SS4), 제1 에지부(ES1), 제2 에지부(ES2), 제3 에지부(ES3), 제4 에지부(ES4), 제1 코너부(CS1), 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4)를 가질 수 있다.
평면부(PS)는 구부러지지 않고 평탄하게 형성된 면일 수 있다. 평면부(PS)는 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 사각형의 면일 수 있다. 평면부(PS)에서 단변과 장변이 만나는 코너는 소정의 곡률을 가져 구부러지도록 형성될 수 있다. 평면부(PS)는 표시 패널(100)의 상면일 수 있다.
제1 에지부(ES1)는 평면부(PS)의 제1 측으로부터 연장될 수 있다. 제1 에지부(ES1)는 평면부(PS)의 좌측으로부터 연장될 수 있다. 제1 에지부(ES1)는 평면부(PS)와 제1 측면부(SS1) 사이에 배치될 수 있다. 제1 에지부(ES1)는 제1 벤딩 배선(BL1)과 제5 벤딩 배선(BL5)에서 소정의 곡률로 구부러진 면일 수 있다. 제1 벤딩 배선(BL1)은 평면부(PS)와 제1 에지부(ES1)의 경계이며, 제5 벤딩 배선(BL5)은 제1 측면부(SS1)와 제1 에지부(ES1)의 경계일 수 있다.
제1 측면부(SS1)는 제1 에지부(ES1)의 제1 측으로부터 연장될 수 있다. 제1 측면부(SS1)는 표시 패널(100)의 좌측면일 수 있다. 제1 측면부(SS1)는 제3 방향(Z축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 사각형의 면일 수 있다.
제2 에지부(ES2)는 평면부(PS)의 제2 측으로부터 연장될 수 있다. 제2 에지부(ES2)는 평면부(PS)의 하측으로부터 연장될 수 있다. 제2 에지부(ES2)는 평면부(PS)와 제2 측면부(SS2) 사이에 배치될 수 있다. 제2 에지부(ES2)는 제2 벤딩 배선(BL2)과 제6 벤딩 배선(BL6)에서 소정의 곡률로 구부러진 면일 수 있다. 제2 벤딩 배선(BL2)은 평면부(PS)와 제2 에지부(ES2)의 경계이며, 제6 벤딩 배선(BL6)은 제2 측면부(SS2)와 제2 에지부(ES2)의 경계일 수 있다.
제2 측면부(SS2)는 제2 에지부(ES2)의 제1 측으로부터 연장될 수 있다. 제2 측면부(SS2)는 표시 패널(100)의 하측면일 수 있다. 제2 측면부(SS2)는 제3 방향(Z축 방향)의 단변과 제1 방향(X축 방향)의 장변을 갖는 사각형의 면일 수 있다.
제3 에지부(ES3)는 평면부(PS)의 제3 측으로부터 연장될 수 있다. 제3 에지부(ES3)는 평면부(PS)의 상측으로부터 연장될 수 있다. 제3 에지부(ES3)는 평면부(PS)와 제3 측면부(SS3) 사이에 배치될 수 있다. 제3 에지부(ES3)는 제3 벤딩 배선(BL3)과 제7 벤딩 배선(BL7)에서 소정의 곡률로 구부러진 면일 수 있다. 제3 벤딩 배선(BL3)은 평면부(PS)와 제3 에지부(ES3)의 경계이며, 제7 벤딩 배선(BL7)은 제3 측면부(SS3)와 제3 에지부(ES3)의 경계일 수 있다.
제3 측면부(SS3)는 제3 에지부(ES3)의 제1 측으로부터 연장될 수 있다. 제3 측면부(SS3)는 표시 패널(100)의 상측면일 수 있다. 제3 측면부(SS3)는 제3 방향(Z축 방향)의 단변과 제1 방향(X축 방향)의 장변을 갖는 사각형의 면일 수 있다.
제4 에지부(ES4)는 평면부(PS)의 제4 측으로부터 연장될 수 있다. 제4 에지부(ES4)는 평면부(PS)의 우측으로부터 연장될 수 있다. 제4 에지부(ES4)는 평면부(PS)와 제4 측면부(SS4) 사이에 배치될 수 있다. 제4 에지부(ES4)는 제4 벤딩 배선(BL4)과 제8 벤딩 배선(BL8)에서 소정의 곡률로 구부러진 면일 수 있다. 제4 벤딩 배선(BL4)은 평면부(PS)와 제4 에지부(ES4)의 경계이며, 제8 벤딩 배선(BL8)은 제4 측면부(SS4)와 제4 에지부(ES4)의 경계일 수 있다.
제4 측면부(SS4)는 제4 에지부(ES4)의 제1 측으로부터 연장될 수 있다. 제4 측면부(SS4)는 표시 패널(100)의 우측면일 수 있다. 제4 측면부(SS4)는 제3 방향(Z축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 사각형의 면일 수 있다.
제1 코너부(CS1)는 제1 에지부(ES1)와 제2 에지부(ES2) 사이에 배치될 수 있다. 제1 코너부(CS1)는 제1 측면부(SS1)와 제2 측면부(SS2) 사이에 배치되지 않으므로, 제1 측면부(SS1)와 제2 측면부(SS2) 사이에는 빈 공간이 마련될 수 있다. 제1 코너부(CS1)의 폭은 제1 에지부(ES1)의 폭과 제2 에지부(ES2)의 폭보다 작을 수 있다. 이로 인해, 도 2b와 같이 평면부 상에서 바라보았을 때, 제1 코너부(CS1)의 외측에는 제1 데드 스페이스(DS1)가 배치될 수 있다. 제1 데드 스페이스(DS1)는 제1 에지부(ES1)와 제2 에지부(ES2)를 연결하는 제1 코너 영역에서 제1 코너부(CS1)가 배치되지 않는 빈 공간으로 정의될 수 있다.
제2 코너부(CS2)는 제1 에지부(ES1)와 제3 에지부(ES3) 사이에 배치될 수 있다. 제2 코너부(CS2)는 제1 측면부(SS1)와 제3 측면부(SS3) 사이에 배치되지 않으므로, 제1 측면부(SS1)와 제3 측면부(SS3) 사이에는 빈 공간이 마련될 수 있다. 제2 코너부(CS2)의 폭은 제1 에지부(ES1)의 폭과 제3 에지부(ES3)의 폭보다 작을 수 있다. 이로 인해, 도 2b와 같이 평면부 상에서 바라보았을 때, 제2 코너부(CS2)의 외측에는 제2 데드 스페이스(DS2)가 배치될 수 있다. 제2 데드 스페이스(DS2)는 제1 에지부(ES1)와 제3 에지부(ES3)를 연결하는 제2 코너 영역에서 제2 코너부(CS2)가 배치되지 않는 빈 공간으로 정의될 수 있다.
제3 코너부(CS3)는 제2 에지부(ES2)와 제4 에지부(ES4) 사이에 배치될 수 있다. 제3 코너부(CS3)는 제2 측면부(SS2)와 제4 측면부(SS4) 사이에 배치되지 않으므로, 제2 측면부(SS2)와 제4 측면부(SS4) 사이에는 빈 공간이 마련될 수 있다. 제3 코너부(CS3)의 폭은 제2 에지부(ES2)의 폭과 제4 에지부(ES4)의 폭보다 작을 수 있다. 이로 인해, 도 2b와 같이 평면부 상에서 바라보았을 때, 제3 코너부(CS3)의 외측에는 제3 데드 스페이스(DS3)가 배치될 수 있다. 제3 데드 스페이스(DS3)는 제2 에지부(ES2)와 제4 에지부(ES4)를 연결하는 제3 코너 영역에서 제3 코너부(CS3)가 배치되지 않는 빈 공간으로 정의될 수 있다.
제4 코너부(CS4)는 제3 에지부(ES3)와 제4 에지부(ES4) 사이에 배치될 수 있다. 제4 코너부(CS4)는 제3 측면부(SS3)와 제4 측면부(SS4) 사이에 배치되지 않기 때문에, 제3 측면부(SS3)와 제4 측면부(SS4) 사이에는 빈 공간이 마련될 수 있다. 제4 코너부(CS4)의 폭은 제3 에지부(ES3)의 폭과 제4 에지부(ES4)의 폭보다 작을 수 있다. 이로 인해, 도 2b와 같이 평면부 상에서 바라보았을 때, 제4 코너부(CS4)의 외측에는 제4 데드 스페이스(DS4)가 배치될 수 있다. 제4 데드 스페이스(DS4)는 제3 에지부(ES3)와 제4 에지부(ES4)를 연결하는 제4 코너 영역에서 제4 코너부(CS4)가 배치되지 않는 빈 공간으로 정의될 수 있다.
제1 벤딩 배선(BL1)과 제2 벤딩 배선(BL2)의 제1 교차점(CP1)은 제1 코너부(CS1)에 중첩할 수 있다. 제1 벤딩 배선(BL1)과 제7 벤딩 배선(BL7)의 교차점(CP2)은 제2 코너부(CS1)에 중첩할 수 있다. 제2 벤딩 배선(BL2)과 제4 벤딩 배선(BL4)의 교차점(CP3)은 제3 코너부(CS3)에 중첩할 수 있다. 제4 벤딩 배선(BL4)과 제7 벤딩 배선(BL7)의 교차점(CP4)은 제4 코너부(CS4)에 중첩할 수 있다.
표시 영역(DA)은 평면부(PS), 제1 내지 제4 측면부들(SS1, SS2, SS3, SS4), 제1 내지 제4 에지부들(ES1, ES2, ES3, ES4), 및 제1 내지 제4 코너부들(CS1, CS2, CS3, CS4)에 배치될 수 있다. 비표시 영역(NDA)은 제1 내지 제4 측면부들(SS1, SS2, SS3, SS4), 제1 내지 제4 에지부들(ES1, ES2, ES3, ES4), 및 제1 내지 제4 코너부들(CS1, CS2, CS3, CS4)의 가장자리 영역일 수 있다.
패드 영역(PA)은 제4 측면부(SS4)의 우 측으로부터 돌출된 것을 예시하였으나, 이에 한정되지 않는다. 패드 영역(PA)은 제1 측면부(SS1)의 좌 측으로부터 돌출될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 표시 구동부 300: 회로 보드
400, 401, 402: 스캔 구동부 410: 디멀티플렉서부

Claims (28)

  1. 표시 영역, 상기 표시 영역의 주변에 배치되는 비표시 영역, 및 비표시 영역의 일 측에 배치되는 패드 영역을 포함하는 표시 패널;
    상기 표시 패널의 상기 표시 영역에서 제1 방향과 교차하는 제2 방향으로 배치되는 데이터 배선들;
    상기 표시 패널의 상기 표시 영역에서 상기 제1 방향으로 배치되는 연결 배선들을 구비하고,
    상기 데이터 배선들 중 제1 데이터 배선은 상기 연결 배선들 중 제1 연결 배선에 접속되는 표시 장치.
  2. 제1 항에 있어서,
    상기 표시 패널의 상기 제1 방향의 길이는 상기 표시 패널의 상기 제2 방향의 길이보다 짧은 표시 장치.
  3. 제1 항에 있어서,
    상기 표시 패널의 상기 표시 영역에서 상기 제1 방향으로 배치되며, 제1 전원 전압이 인가되는 제1 전원 배선을 더 구비하고,
    상기 제1 연결 배선은 상기 제1 전원 배선과 중첩하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 연결 배선은 상기 제1 연결 배선과 상기 제1 데이터 배선 사이에 배치되는 적어도 하나의 절연막을 관통하는 제1 연결 홀을 통해 상기 제1 데이터 배선에 접속되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 연결 홀은 상기 제1 데이터 배선과 상기 제1 전원 배선의 중첩 영역에 배치되는 표시 장치.
  6. 제3 항에 있어서,
    상기 표시 패널의 상기 표시 영역에서 상기 제1 방향으로 배치되는 스캔 배선들을 더 구비하고,
    상기 스캔 배선들은 제1 게이트 금속층으로 이루어지고,
    상기 제1 데이터 배선은 상기 제1 게이트 금속층 상에 배치되는 제1 소스 금속층으로 이루어지고,
    상기 제1 전원 배선은 상기 제1 게이트 금속층과 상기 제1 소스 금속층 사이에 배치되는 제2 게이트 금속층으로 이루어지는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 연결 배선은 상기 제1 소스 금속층 상에 배치되는 제2 소스 금속층으로 이루어지는 표시 장치.
  8. 제6 항에 있어서,
    상기 표시 패널의 상기 표시 영역에서 상기 제2 방향으로 배치되며, 상기 제1 전원 전압보다 높은 제2 전원 전압이 인가되는 제2 전원 배선을 더 구비하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 소스 금속층으로 이루어지는 제2 전원 배선을 더 구비하는 표시 장치.
  10. 제8 항에 있어서,
    상기 제2 전원 배선은 상기 제1 소스 금속층 상에 배치되는 제2 소스 금속층으로 이루어지고,
    상기 제1 연결 배선은 상기 제2 소스 금속층 상에 배치되는 제3 소스 금속층으로 이루어지는 표시 장치.
  11. 제6 항에 있어서,
    상기 스캔 배선들에 접속되는 스캔 구동부를 더 구비하는 표시 장치.
  12. 제11 항에 있어서,
    상기 스캔 구동부는 상기 표시 패널의 상기 표시 영역의 제1 측의 바깥쪽에 배치되는 비표시 영역에 배치되는 표시 장치.
  13. 제11 항에 있어서,
    상기 스캔 구동부는,
    상기 표시 패널의 상기 표시 영역의 제1 측의 바깥쪽에 배치되는 비표시 영역에 배치되며, 상기 스캔 배선들 중 기수 스캔 배선들에 접속되는 제1 스캔 구동부; 및
    상기 표시 패널의 상기 표시 영역의 제1 측과 마주보는 제2 측의 바깥쪽에 배치되는 비표시 영역에 배치되며, 상기 스캔 배선들 중 우수 스캔 배선들에 접속되는 제2 스캔 구동부를 포함하는 표시 장치.
  14. 제11 항에 있어서,
    상기 표시 패널의 상기 패드 영역에 배치되며, 상기 연결 배선들에 접속되는 팬 아웃 배선들; 및
    상기 표시 패널의 상기 패드 영역에 배치되며, 상기 팬 아웃 배선들에 접속되는 표시 구동부를 더 구비하는 표시 장치.
  15. 제14 항에 있어서,
    상기 패드 영역은 벤딩 영역과 상기 표시 구동부가 배치되는 제1 서브 패드 영역을 포함하며,
    상기 팬 아웃 배선들 각각은 상기 제1 서브 패드 영역에서 상기 제1 게이트 금속층 또는 상기 제2 게이트 금속층으로 이루어지고, 상기 벤딩 영역에서 상기 제1 소스 금속층 또는 상기 제1 소스 금속층 상에 배치되는 제2 소스 금속층으로 이루어지는 표시 장치.
  16. 제14 항에 있어서,
    상기 스캔 구동부는 상기 표시 패널의 상기 패드 영역에 배치되는 표시 장치.
  17. 제16 항에 있어서,
    상기 패드 영역은 벤딩 영역, 상기 표시 구동부가 배치되는 제1 서브 패드 영역, 및 상기 벤딩 영역과 상기 제1 서브 패드 영역 사이에 배치되고 스캔 구동부를 포함하는 제2 서브 패드 영역을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 팬 아웃 배선들 각각은 상기 제1 서브 패드 영역에서 상기 제1 게이트 금속층 또는 상기 제2 게이트 금속층으로 이루어지고, 상기 제2 서브 패드 영역에서 상기 제1 소스 금속층 상에 배치되는 제2 소스 금속층으로 이루어지며, 상기 벤딩 영역에서 상기 제1 소스 금속층 또는 상기 제1 소스 금속층 상에 배치되는 제2 소스 금속층으로 이루어지는 표시 장치.
  19. 제1 항에 있어서,
    상기 제1 연결 배선은 상기 제1 방향으로 배치되는 제1 서브 연결 배선과 상기 제2 방향으로 배치되는 제2 서브 연결 배선을 포함하며,
    상기 제2 서브 연결 배선은 상기 제1 데이터 배선에 접속되는 표시 장치.
  20. 제14 항에 있어서,
    상기 연결 배선들과 상기 팬 아웃 배선들 사이에 접속되는 디멀티플렉서부를 더 구비하는 표시 장치.
  21. 제20 항에 있어서,
    상기 연결 배선들의 개수는 상기 팬 아웃 배선들의 개수보다 많은 표시 장치.
  22. 제20 항에 있어서,
    상기 표시 패널의 상기 표시 영역에서 상기 제2 방향으로 배치되며, 상기 제1 전원 전압보다 높은 제2 전원 전압이 인가되는 제2 전원 배선을 더 구비하고,
    상기 제2 전원 배선은 상기 제1 소스 금속층 상에 배치되는 제2 소스 금속층으로 이루어지고, 상기 제1 연결 배선은 상기 제2 소스 금속층 상에 배치되는 제3 소스 금속층으로 이루어지는 표시 장치.
  23. 표시 영역, 상기 표시 영역의 주변에 배치되는 비표시 영역, 및 비표시 영역의 일 측에 배치되는 패드 영역을 포함하는 표시 패널;
    상기 표시 패널의 상기 표시 영역에서 제1 방향과 교차하는 제2 방향으로 배치되는 데이터 배선들;
    상기 표시 패널의 상기 표시 영역에서 상기 제1 방향으로 배치되는 제1 서브 연결 배선과 상기 제2 방향으로 배치되는 제2 서브 연결 배선을 포함하는 제1 연결 배선을 구비하고,
    상기 데이터 배선들 중 제1 데이터 배선은 상기 제2 서브 연결 배선에 접속되는 표시 장치.
  24. 제23 항에 있어서,
    상기 표시 패널의 상기 제1 방향의 길이는 상기 표시 패널의 상기 제2 방향의 길이보다 짧은 표시 장치.
  25. 제23 항에 있어서,
    상기 제1 데이터 배선은 상기 비표시 영역에서 상기 제2 서브 연결 배선에 접속되는 표시 장치.
  26. 제25 항에 있어서,
    상기 제2 서브 연결 배선은 상기 제2 서브 연결 배선과 상기 제1 데이터 배선 사이에 배치되는 적어도 하나의 절연막을 관통하는 제1 연결 홀을 통해 상기 제1 데이터 배선에 접속되는 표시 장치.
  27. 제23 항에 있어서,
    상기 표시 패널의 상기 표시 영역에서 상기 제1 방향으로 배치되며, 제1 전원 전압이 인가되는 제1 전원 배선을 더 구비하고,
    상기 제1 서브 연결 배선은 상기 제1 전원 배선과 중첩하는 표시 장치.
  28. 제27 항에 있어서,
    상기 표시 패널의 상기 표시 영역에서 상기 제2 방향으로 배치되며, 상기 제1 전원 전압보다 높은 제2 전원 전압이 인가되는 제2 전원 배선을 더 구비하고,
    상기 제2 서브 연결 배선은 상기 제2 전원 배선과 중첩하는 표시 장치.
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