KR20210135384A - 표시 장치 - Google Patents

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KR20210135384A
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Abstract

본 발명은 표시 장치에 관한 것이다. 일 실시예에 표시 장치는 표시 영역 및 상기 표시 영역의 주변에 배치되는 비표시 영역을 포함하며, 도전 물질을 포함하는 기판, 상기 기판의 상면에 배치되며, 발광 소자를 포함하는 표시층, 상기 표시층으로부터 상기 비표시 영역으로 연장되는 배선들, 상기 기판의 하면에 배치되는 도전성 접착 부재, 및 상기 도전성 접착 부재를 통해 상기 기판에 연결되는 회로 보드를 포함하며, 상기 배선들은 상기 기판의 도전 물질 및 상기 도전성 접착 부재를 통해 상기 회로 보드와 연결될 수 있다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
최근에는 폴더블 표시 장치가 많은 주목을 받고 있다. 폴더블 표시 장치는 휴대성이 좋으면서 넓은 화면을 가질 수 있어 스마트 폰과 태블릿 PC의 장점을 모두 갖는다. 폴더블 표시 장치를 이루는 기판의 외곽에는 드라이브 IC나 기타 인쇄회로 등이 배치되는 패드부가 존재하고, 이 패드부는 영상이 표시되지 않는 비표시 영역인 베젤로 나타나게 된다.
본 발명이 해결하고자 하는 과제는 패드부로 인해 발생하는 베젤을 저감할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역의 주변에 배치되는 비표시 영역을 포함하며, 도전 물질을 포함하는 기판, 상기 기판의 상면에 배치되며, 발광 소자를 포함하는 표시층, 상기 표시층으로부터 상기 비표시 영역으로 연장되는 배선들, 상기 기판의 하면에 배치되는 도전성 접착 부재, 및 상기 도전성 접착 부재를 통해 상기 기판에 연결되는 회로 보드를 포함하며, 상기 배선들은 상기 기판의 도전 물질 및 상기 도전성 접착 부재를 통해 상기 회로 보드와 연결될 수 있다.
상기 기판에 포함된 상기 도전 물질은 복수의 제1 도전볼이며, 상기 기판은 상기 복수의 제1 도전볼이 분산된 고분자 수지를 포함할 수 있다.
상기 도전성 접착 부재는 복수의 제2 도전볼 및 접착 수지를 포함할 수 있다.
상기 도전성 접착 부재는 상기 비표시 영역과 중첩하며, 상기 배선들과 중첩할 수 있다.
상기 배선들은 각각 일단에 상기 배선들로부터 연장된 패드를 포함하고, 상기 패드는 상기 표시층에 배치된 복수의 홀들을 통해 각각 상기 기판에 연결될 수 있다.
상기 패드와 중첩하는 상기 비표시 영역에서, 상기 제1 도전볼과 상기 제2 도전볼은 서로 중첩하여 접할 수 있다.
상기 회로 보드는 적어도 하나의 범프 전극을 포함하며, 상기 범프 전극은 서로 접하는 상기 제1 도전볼과 상기 제2 도전볼과 중첩하며, 상기 제2 도전볼과 접할 수 있다.
상기 기판의 외측면, 상기 도전성 접착 부재의 외측면 및 상기 회로 보드의 외측면은 상호 정렬되어 서로 접할 수 있다.
상기 도전 물질은 상기 기판 전체에 분산되어 배치될 수 있다.
또한, 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역의 주변에 배치되는 비표시 영역을 포함하며, 제1 기판 영역 및 제2 기판 영역을 포함하는 기판, 상기 기판의 상면에 배치되며, 발광 소자를 포함하는 표시층, 상기 표시층으로부터 상기 비표시 영역의 상기 제2 기판 영역으로 연장 배치되는 배선들, 상기 기판의 하면 중 상기 제2 기판 영역에 배치되는 도전성 접착 부재, 및 상기 도전성 접착 부재를 통해 상기 제2 기판 영역에 연결되는 회로 보드를 포함하며, 상기 제2 기판 영역은 도전 물질을 포함하며 상기 제1 기판 영역은 상기 도전 물질을 포함하지 않고, 상기 배선들은 상기 제2 기판 영역의 상기 도전 물질 및 상기 도전성 접착 부재를 통해 상기 회로 보드와 연결될 수 있다.
상기 제1 기판 영역과 상기 제2 기판 영역은 동일 평면 상에 배치되고, 상기 제1 기판 영역의 일측은 상기 제2 기판 영역의 일측과 접할 수 있다.
상기 제2 기판 영역은 상기 기판의 적어도 일측 가장자리에 배치되며, 상기 도전성 접착 부재와 중첩할 수 있다.
상기 도전성 접착 부재는 상기 제1 기판 영역과 비중첩하며, 상기 제2 기판 영역과 접할 수 있다.
상기 발광 소자는 상기 제1 기판 영역과 중첩하며 상기 제2 기판 영역과 비중첩할 수 있다.
상기 제2 기판 영역은 복수 개로 이루어지며, 서로 일정 간격으로 이격되어 상기 제1 기판 영역으로 둘러싸일 수 있다.
상기 기판에 포함된 상기 도전 물질은 복수의 제1 도전볼이며, 상기 기판은 상기 복수의 제1 도전볼이 분산된 고분자 수지를 포함할 수 있다.
상기 도전성 접착 부재는 복수의 제2 도전볼 및 접착 수지를 포함할 수 있다.
상기 회로 보드는 적어도 하나의 범프 전극을 포함하며, 상기 배선들은 각각 일단에 상기 배선들로부터 연장된 패드를 포함하고, 상기 범프 전극은 상기 패드, 상기 제1 도전볼 및 상기 제2 도전볼과 중첩할 수 있다.
상기 패드는 상기 제1 도전볼과 접하고, 상기 제1 도전볼은 상기 제2 도전볼과 접하며, 상기 제2 도전볼은 상기 범프 전극과 접할 수 있다.
상기 제2 기판 영역의 외측면, 상기 도전성 접착 부재의 외측면 및 상기 회로 보드의 외측면은 상호 정렬되어 서로 접할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예들에 따른 표시 장치에 의하면, 도전 물질을 포함하는 기판을 이용하여 회로 보드를 기판의 후면에 접착함으로써, 회로 보드 또는 기판의 벤딩으로 차지되는 면적을 생략할 수 있다. 따라서, 표시 장치의 베젤을 저감할 수 있는 이점이 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 전방에서 보여지는 사시도이다.
도 2는 일 실시예에 따른 표시 장치의 후방에서 보여지는 사시도이다.
도 3은 일 실시예에 따른 표시 장치를 보여주는 단면도이다.
도 4는 일 실시예에 따른 표시 장치의 센서 전극층의 구성들을 나타낸 레이 아웃도이다.
도 5는 도 4의 구동 전극들, 감지 전극들, 및 제1 연결부들을 상세히 보여주는 레이 아웃도이다.
도 6은 도 5의 Ⅰ-Ⅰ'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 7은 일 실시예에 따른 표시 장치의 표시 패드 영역을 나타낸 평면도이다.
도 8은 도 7의 II-II'를 따라 절단한 면의 일 예를 나타낸 단면도이다.
도 9는 도 8의 B 영역을 확대하여 나타낸 단면도이다.
도 10은 도 7의 III-III'를 따라 절단한 면의 일 예를 나타낸 단면도이다.
도 11은 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 12는 다른 실시예에 따른 표시 장치의 기판을 나타낸 평면도이다.
도 13은 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 14는 도 13의 일부 영역을 확대한 단면도이다.
도 15는 또 다른 실시예에 따른 기판을 나타낸 평면도이다.
도 16은 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 17은 또 다른 실시예에 따른 표시 장치의 일부를 나타낸 단면도이다.
도 18 내지 도 20은 실시예들에 따른 기판의 제조 방법을 나타낸 평면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 전방에서 보여지는 사시도이고, 도 2는 일 실시예에 따른 표시 장치의 후방에서 보여지는 사시도이다.
도 1 및 도 2를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(200) 및 회로 보드(300)를 포함할 수 있다.
본 명세서에서, 제1 방향(X축 방향)은 표시 장치(10)의 단변 방향으로, 예를 들어 표시 장치(10)의 가로 방향일 수 있다. 제2 방향(Y축 방향)은 표시 장치(10)의 장변 방향으로, 예를 들어 표시 장치(10)의 세로 방향일 수 있다. 제3 방향(Z축 방향)은 표시 장치(10)의 두께 방향일 수 있다.
표시 패널(100)은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 발광 소자(light emitting element)를 포함하는 발광 표시 패널일 수 있다. 예를 들어, 표시 패널(100)은 유기 발광층을 포함하는 유기 발광 다이오드(organic light emitting diode)를 이용하는 유기 발광 표시 패널, 및 초소형 발광 다이오드(micro LED)를 이용하는 초소형 발광 다이오드 표시 패널, 양자점 발광층을 포함하는 양자점 발광 소자(Quantum dot Light Emitting Diode)를 이용하는 양자점 발광 표시 패널, 또는 무기 반도체를 포함하는 무기 발광 소자를 이용하는 무기 발광 표시 패널일 수 있다.
표시 패널(100)은 유연성이 있어 쉽게 구부러지거나 접히거나 말릴 수 있는 플렉서블(flexible) 표시 패널일 수 있다. 예를 들어, 표시 패널(100)은 접고 펼 수 있는 폴더블(foldable) 표시 패널, 표시면이 구부러진 커브드(curved) 표시 패널, 표시면 이외의 영역이 구부러진 벤디드(bended) 표시 패널, 말거나 펼 수 있는 롤러블(rollable) 표시 패널, 및 연신 가능한 스트레처블(stretchable) 표시 패널일 수 있다. 또는, 표시 패널(100)은 투명하게 구현되어 표시 패널(100)의 하면에 배치되는 물체나 배경을 표시 패널(100)의 상면에서 볼 수 있는 투명 표시 패널일 수 있다. 또는, 표시 패널(100)은 표시 패널(100)의 상면의 물체 또는 배경을 반사할 수 있는 반사형 표시 패널일 수 있다.
표시 패널(100)은 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화상을 표시하는 표시 화소들을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(100)의 가장자리까지의 영역으로 정의될 수 있다.
일 실시예에서 표시 구동 회로(200)는 회로 보드(300)에 구비될 수 있다.
표시 구동 회로(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 생성할 수 있다. 표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다. 표시 구동 회로(200)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있으나, 본 실시예에서는 비표시 영역(NDA)을 줄이기 위해 회로 보드(300)에 부착할 수 있다.
회로 보드(300)는 도전성 접착 부재(CAM)를 이용하여 표시 패널(100)의 후방의 일단에 부착될 수 있다. 이로 인해, 회로 보드(300)는 표시 패널(100) 및 표시 구동 회로(200)와 전기적으로 연결될 수 있다. 표시 패널(100)과 표시 구동 회로(200)는 회로 보드(300)를 통해 디지털 비디오 데이터와, 타이밍 신호들, 및 구동 전압들을 입력 받을 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board, FPCB), 인쇄 회로 보드(printed circuit board, PCB) 또는 칩온 필름(chip on film, COF)과 같은 연성 필름(flexible film)일 수 있다.
도전성 접착 부재(CAM)는 복수의 도전볼을 포함하는 이방성 도전 필름(anisotropic conductive film, ACF)일 수 있다. 도전성 접착 부재(CAM)는 접착 수지에 분산된 복수의 도전볼을 포함할 수 있다.
일 실시예에서 회로 보드(300)는 표시 패널(100)의 후방에 부착됨으로써, 회로 보드(300)의 벤딩되는 영역을 생략하여 베젤을 줄일 수 있다.
도 3은 일 실시예에 따른 표시 장치를 보여주는 단면도이다.
도 3을 참조하면, 표시 패널(100)은 기판(SUB), 표시층(DISL), 센서 전극층(SENL) 및 편광 필름(PF)을 포함할 수 있다.
기판(SUB)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
일 실시예에서 기판(SUB)은 도전 물질을 포함할 수 있다. 구체적으로, 기판(SUB)은 전술한 고분자 수지(PSM)에 분산된 도전 물질을 포함할 수 있다. 도전 물질은 복수의 도전볼(conductive ball)(CM1)일 수 있다. 본 실시예에서 기판(SUB)은 복수의 도전볼(CM1)을 포함함으로써, 특정 조건에서 도전체로서 작용할 수 있다. 이와 같은 기판(SUB)에 대해서는 후술하기로 한다.
기판(SUB) 상에 표시층(DISL)이 배치될 수 있다. 표시층(DISL)은 발광 영역들을 포함하여 화상을 표시하는 층일 수 있다. 표시층(DISL)은 박막 트랜지스터들이 형성되는 박막 트랜지스터층, 광을 발광하는 발광 소자들이 발광 영역들에 배치되는 발광 소자층, 및 발광 소자층을 봉지하기 위한 봉지층을 포함할 수 있다.
표시층(DISL)의 표시 영역(DA)에는 발광 영역들뿐만 아니라 발광 소자들을 구동하기 위한 스캔 배선들, 데이터 배선들, 전원 배선들 등이 배치될 수 있다. 표시층(DISL)의 비표시 영역(NDA)에는 스캔 배선들에 스캔 신호들을 출력하는 스캔 구동부, 및 데이터 배선들과 표시 구동 회로(320)를 연결하는 팬 아웃 배선들 등이 배치될 수 있다.
표시층(DISL) 상에 센서 전극층(SENL)이 배치될 수 있다. 센서 전극층(SENL)은 센서 전극들을 포함할 수 있다. 센서 전극층(SENL)은 센서 전극들을 이용하여 터치를 감지하기 위한 층일 수 있다.
센서 전극층(SENL) 상에는 추가적으로 편광 필름(PF)이 배치될 수 있다. 편광 필름(PF)은 제1 베이스 부재, 선편광판, λ/4 판(quarter-wave plate)과 같은 위상지연필름, 및 제2 베이스 부재를 포함할 수 있다. 센서 전극층(SENL) 상에는 제1 베이스 부재, 위상지연필름, 선편광판, 및 제2 베이스 부재가 순차적으로 적층될 수 있다.
편광 필름(PF) 상에는 추가적으로 커버 윈도우가 배치될 수 있다. 커버 윈도우는 OCA(optically clear adhesive) 필름과 같은 투명 접착 부재에 의해 편광 필름(PF) 상에 부착될 수 있다.
또한, 표시 패널(100)의 하부에 추가적으로 패널 하부 커버가 배치될 수 있다. 패널 하부 커버는 접착 부재를 통해 표시 패널(100)의 하면에 부착될 수 있다. 접착 부재는 압력 민감 점착제(pressure sensitive adhesive, PSA)일 수 있다. 패널 하부 커버는 외부로부터 입사되는 광을 흡수하기 위한 차광 부재, 외부로부터의 충격을 흡수하기 위한 완충 부재, 및 표시 패널(100)의 열을 효율적으로 방출하기 위한 방열 부재 중 적어도 하나를 포함할 수 있다.
표시 패널(100) 하부에 표시 구동 회로(200)가 부착된 회로 보드(300)가 배치될 수 있다. 회로 보드(300)는 도전성 접착 부재(CAM)를 통해 기판(SUB)의 하면에 부착될 수 있다.
회로 보드(300)는 전술한 기판(SUB)과 열 압착되어, 기판(SUB)의 복수의 도전볼과 도전성 접착 부재(CAM)의 복수의 도전볼이 압착되어 접함으로써, 기판(SUB) 상에 배치된 복수의 배선들과 전기적으로 연결될 수 있다. 이에 대한 구체적인 설명은 후술하기로 한다.
도 4는 일 실시예에 따른 표시 장치의 센서 전극층의 구성들을 나타낸 레이 아웃도이다.
도 4에서는 센서 전극층(SENL)의 센서 전극(SE)들이 두 종류의 전극들, 예를 들어 구동 전극(TE)들과 감지 전극(RE)들을 포함하며, 구동 전극(TE)들에 구동 신호를 인가한 후 감지 전극(RE)들을 통해 상호 정전 용량(mutual capacitance)에 충전된 전압을 감지하는 상호 정전 용량 방식으로 구동되는 것을 중심으로 설명하였으나, 이에 한정되지 않는다.
도 4에서는 설명의 편의를 위해 센서 전극(TE, RE)들, 더미 패턴(DE)들, 센서 배선(TL1, TL2, RL)들, 및 센서 패드(TP1, TP2)들만을 도시하였다.
도 4를 참조하면, 센서 전극층(SENL)은 사용자의 터치를 감지하기 위한 터치 센서 영역(TSA)과 터치 센서 영역(TSA)의 주변에 배치되는 터치 주변 영역(TPA)을 포함한다. 터치 센서 영역(TSA)은 표시층(DISL)의 표시 영역(DA)에 중첩하고, 터치 주변 영역(TPA)은 표시층(DISL)의 비표시 영역(NDA)에 중첩할 수 있다.
터치 센서 영역(TSA)은 센서 전극(SE)들 및 더미 패턴(DE)들을 포함할 수 있다. 센서 전극(SE)들은 물체 또는 사람의 터치를 감지하기 위해 상호 정전 용량을 형성하기 위한 전극들일 수 있다.
센서 전극(SE)들은 구동 전극(TE)들과 감지 전극(RE)들을 포함할 수 있다. 감지 전극(RE)은 제1 센서 전극으로 정의되고, 구동 전극(TE)은 제2 센서 전극으로 정의될 수도 있다. 이 경우, 감지 배선(RL)은 제1 센서 배선으로 정의되고, 제1 구동 배선(TL1)과 제2 구동 배선(TL2)은 제2 센서 배선으로 정의될 수 있다. 또는, 구동 전극(TE)은 제1 센서 전극으로 정의되고, 감지 전극(RE)은 제2 센서 전극으로 정의될 수 있다. 이 경우, 제1 구동 배선(TL1)과 제2 구동 배선(TL2)은 제1 센서 배선으로 정의되고, 감지 배선(RL)은 제2 센서 배선으로 정의될 수 있다.
감지 전극(RE)들은 제1 방향(X축 방향)과 제2 방향(Y축 방향)으로 나란하게 배열될 수 있다. 감지 전극(RE)들은 제1 방향(X축 방향)으로 전기적으로 연결될 수 있다. 제1 방향(X축 방향)에서 인접한 감지 전극(RE)들은 서로 연결될 수 있다. 제2 방향(Y축 방향)에서 인접한 감지 전극(RE)들은 서로 전기적으로 분리될 수 있다.
구동 전극(TE)들은 제1 방향(X축 방향)과 제2 방향(Y축 방향)으로 나란하게 배열될 수 있다. 제1 방향(X축 방향)에서 인접한 구동 전극(TE)들은 서로 전기적으로 분리될 수 있다. 구동 전극(TE)들은 제2 방향(Y축 방향)으로 전기적으로 연결될 수 있다. 제2 방향(Y축 방향)에서 인접한 구동 전극(TE)들은 제1 연결부(CE1)를 통해 서로 연결될 수 있다.
제1 연결부(CE1)는 적어도 한 번 절곡되도록 형성될 수 있다. 도 4에서는 제1 연결부(CE1)는 꺾쇠 형태("<" 또는 ">")를 갖는 것을 예시하였으나, 제1 연결부(CE1)의 평면 형태는 이에 한정되지 않는다. 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들이 복수 개의 제1 연결부(CE1)들에 의해 연결되므로, 제1 연결부(CE1)들 중 어느 하나가 단선되더라도, 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들은 안정적으로 연결될 수 있다. 도 4에서는 서로 인접한 구동 전극(TE)들이 2 개의 제1 연결부(CE1)들에 의해 연결되는 것을 예시하였으나, 제1 연결부(CE1)들의 개수는 이에 한정되지 않는다.
제1 연결부(CE1)들로 인하여 구동 전극(TE)들과 감지 전극(RE)들이 그들의 교차부들에서 전기적으로 분리될 수 있다. 이로 인해, 구동 전극(TE)들과 감지 전극(RE)들 사이에는 상호 정전 용량이 형성될 수 있다.
더미 패턴(DE)들 각각은 구동 전극(TE) 또는 감지 전극(RE)에 둘러싸일 수 있다. 더미 패턴(DE)들 각각은 구동 전극(TE) 또는 감지 전극(RE)과 전기적으로 분리될 수 있다. 더미 패턴(DE)들 각각은 구동 전극(TE) 또는 감지 전극(RE)과 떨어져 배치될 수 있다. 더미 패턴(DE)들 각각은 전기적으로 플로팅될 수 있다.
도 3에서는 구동 전극(TE)들, 감지 전극(RE)들, 및 더미 패턴(DE)들 각각이 마름모의 평면 형태를 갖는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 구동 전극(TE)들, 감지 전극(RE)들, 및 더미 패턴(DE)들 각각은 마름모 이외의 다른 사각형, 사각형 이외의 다른 다각형, 원형, 또는 타원형의 평면 형태를 가질 수 있다.
센서 배선(TL1, TL2, RL)들은 센서 주변 영역(TPA)에 배치될 수 있다. 센서 배선들(TL1, TL2, RL)은 감지 전극(RE)들에 연결되는 감지 배선(RL)들, 구동 전극(TE)들에 연결되는 제1 구동 배선(TL1)들과 제2 구동 배선(TL2)들을 포함할 수 있다. 감지 배선(RL)은 제1 센서 배선으로 정의되고, 제1 구동 배선(TL1)과 제2 구동 배선(TL2)은 제2 센서 배선으로 정의될 수도 있다.
터치 센서 영역(TSA)의 일 측에 배치된 감지 전극(RE)들은 감지 배선(RL)들에 일대일로 연결될 수 있다. 예를 들어, 도 4와 같이 제1 방향(X축 방향)으로 전기적으로 연결된 감지 전극(RE)들 중 우측 끝에 배치된 감지 전극(RE)은 감지 배선(RL)에 연결될 수 있다. 감지 배선(RL)들은 제2 센서 패드(TP2)들에 일대일로 연결될 수 있다. 그러므로, 터치 구동 회로(330)는 감지 전극(RE)들에 전기적으로 연결될 수 있다.
터치 센서 영역(TSA)의 일 측에 배치된 구동 전극(TE)들은 제1 구동 배선(TL1)들에 일대일로 연결되고, 터치 센서 영역(TSA)의 타 측에 배치된 구동 전극(TE)들은 제2 구동 배선(TL2)들에 일대일로 연결될 수 있다. 예를 들어, 도 3과 같이 제2 방향(Y축 방향)으로 전기적으로 연결된 구동 전극(TE)들 중 하측 끝에 배치된 구동 전극(TE)은 제1 구동 배선(TL1)에 연결되며, 상측 끝에 배치된 구동 전극(TE)은 제2 구동 배선(TL2)에 연결될 수 있다. 제2 구동 배선(TL2)들은 터치 센서 영역(TSA)의 좌측 바깥쪽을 경유하여 터치 센서 영역(TSA)의 상측에서 구동 전극(TE)들에 연결될 수 있다.
제1 구동 배선(TL1)들과 제2 구동 배선(TL2)들은 제1 센서 패드(TP1)들에 일대일로 연결될 수 있다. 그러므로, 터치 구동 회로(330)는 구동 전극(TE)들에 전기적으로 연결될 수 있다. 구동 전극(TE)들은 터치 센서 영역(TSA)의 양 측에서 구동 배선들(TL1, TL2)에 연결되어 터치 구동 신호를 입력 받으므로, 터치 구동 신호의 RC 지연(RC delay)으로 인해 터치 센서 영역(TSA)의 하측에 배치된 구동 전극(TE)들에 인가되는 터치 구동 신호와 터치 센서 영역(TSA)의 상측에 배치된 구동 전극(TE)들에 인가되는 터치 구동 신호 간에 차이가 발생하는 것을 방지할 수 있다.
제1 센서 패드(TP1)들이 배치되는 제1 센서 패드 영역(TPA1)은 표시 패드(DP)들이 배치되는 표시 패드 영역(DPA)의 일 측에 배치될 수 있다. 제2 센서 패드(TP2)들이 배치되는 제2 센서 패드 영역(TPA2)은 표시 패드 영역(DPA)의 타 측에 배치될 수 있다. 표시 패드(DP)들은 표시 패널(100)의 데이터 배선(DL)들에 연결될 수 있다.
표시 패드 영역(DPA), 제1 센서 패드 영역(TPA1), 및 제2 센서 패드 영역(TPA2)은 표시 패널(100)의 하측에 배치될 수 있다. 표시 패드(DP)들, 제1 센서 패드(TP1)들, 및 제2 센서 패드(TP2)들 하부에는 도 1과 같이 표시 회로 보드(300)가 배치될 수 있다. 표시 패드(DP)들, 제1 센서 패드(TP1)들, 및 제2 센서 패드(TP2)들은 기판(SUB) 및 도전성 접착 부재(CAM)를 통해 표시 회로 보드(300)에 전기적으로 연결될 수 있다.
도 4와 같이, 터치 센서 영역(TSA)은 구동 전극(TE)들과 감지 전극(RE)들을 포함할 수 있다. 그러므로, 구동 전극(TE)들과 감지 전극(RE)들 사이의 상호 정전 용량을 이용하여 물체 또는 사람의 터치를 감지할 수 있다.
도 5는 도 4의 구동 전극들, 감지 전극들, 및 제1 연결부들을 상세히 보여주는 레이 아웃도이다. 구체적으로, 도 5는 도 4의 A 영역을 상세히 나타낸 레이 아웃도이다.
도 5를 참조하면, 구동 전극(TE)들, 감지 전극(RE)들, 및 더미 패턴(DE)들은 동일한 층에 배치되므로, 서로 떨어져 배치될 수 있다. 즉, 구동 전극(TE)과 감지 전극(RE) 사이에는 갭(gap)이 형성될 수 있다. 또한, 구동 전극(TE)과 더미 패턴(DE) 사이와 감지 전극(RE)과 더미 패턴(DE) 사이에는 갭이 형성될 수 있다.
제1 연결부(CE1)들은 구동 전극(TE)들 및 감지 전극(RE)들과 다른 층에 배치될 수 있다. 제1 연결부(CE1)는 제3 방향(Z축 방향)에서 제2 방향(Y축 방향)으로 인접한 구동 전극(TE)들에 중첩할 수 있다. 제1 연결부(CE1)는 제3 방향(Z축 방향)에서 감지 전극(RE)과 중첩할 수 있다. 제1 연결부(CE1)의 일 측은 제1 터치 콘택홀(TCNT1)들을 통해 제2 방향(Y축 방향)으로 인접한 구동 전극(TE)들 중 어느 한 구동 전극(TE)에 연결될 수 있다. 제1 연결부(CE1)의 타 측은 제1 터치 콘택홀(TCNT1)들을 통해 제2 방향(Y축 방향)으로 인접한 구동 전극(TE)들 중 다른 구동 전극(TE)에 연결될 수 있다.
구동 전극(TE)들, 감지 전극(RE)들, 및 제1 연결부(CE1)들 각각은 평면 상 메쉬 구조 또는 그물망 구조로 형성될 수 있다. 또한, 더미 패턴(DE)들 각각 역시 평면 상 메쉬 구조 또는 그물망 구조로 형성될 수 있다. 이로 인해, 구동 전극(TE)들, 감지 전극(RE)들, 제1 연결부(CE1)들, 및 더미 패턴(DE)들 각각은 발광 영역들(E1, E2, E3)과 중첩하지 않을 수 있다. 그러므로, 발광 영역들(E1, E2, E3)로부터 발광된 광이 구동 전극(TE)들, 감지 전극(RE)들, 제1 연결부(CE1)들, 및 더미 패턴(DE)들에 의해 가려짐으로써, 광의 휘도가 감소되는 것을 방지할 수 있다.
또는, 구동 전극(TE)들, 감지 전극(RE)들, 제1 연결부(CE1)들, 및 더미 패턴(DE)들 각각은 평면 상 메쉬 구조 또는 그물망 구조가 아닌 전체 면 구조로 형성될 수 있다. 구동 전극(TE)들, 감지 전극(RE)들, 제1 연결부(CE1)들, 및 더미 패턴(DE)들로 인해 발광 영역들(E1, E2, E3)로부터 발광된 광의 휘도가 감소되는 것을 방지하기 위해, 구동 전극(TE)들, 감지 전극(RE)들, 제1 연결부(CE1)들, 및 더미 패턴(DE)들은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 도전 물질로 형성될 수 있다.
발광 영역들(E1, E2, E3)은 제1 색의 광을 발광하는 제1 발광 영역(E1)들, 제2 색의 광을 발광하는 제2 발광 영역(E2)들, 및 제3 색의 광을 발광하는 제3 발광 영역(E3)들을 포함할 수 있다. 예를 들어, 제1 색은 적색이고, 제2 색은 녹색이며, 제3 색은 청색일 수 있다.
제1 발광 영역(E1)들, 제2 발광 영역(E2)들, 및 제3 발광 영역(E3)들 각각이 마름모의 평면 형태 또는 직사각형의 평면 형태일 수 있으나, 이에 한정되지 않는다. 제1 발광 영역(E1)들, 제2 발광 영역(E2)들, 및 제3 발광 영역(E3)들 각각은 사각형 이외의 다른 다각형, 원형, 또는 타원형의 평면 형태를 가질 수 있다. 또한, 도 5에서는 제3 발광 영역(E3)의 면적이 가장 크고, 제2 발광 영역(E2)의 면적이 가장 작은 것을 예시하였으나, 이에 한정되지 않는다.
하나의 제1 발광 영역(E1), 두 개의 제2 발광 영역(E2)들, 및 하나의 제3 발광 영역(E3)은 백색 계조를 표현하기 위한 하나의 화소 발광 그룹(PXG)으로 정의될 수 있다. 즉, 하나의 제1 발광 영역(E1)에서 발광된 광, 두 개의 제2 발광 영역(E2)들에서 발광된 광, 및 하나의 제3 발광 영역(E3)에서 발광된 광의 조합에 의해 백색 계조가 표현될 수 있다.
제2 발광 영역(E2)들은 홀수 행들에 배치될 수 있다. 제2 발광 영역(E2)들은 홀수 행들 각각에서 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 홀수 행들 각각에서 제1 방향(X축 방향)으로 인접한 제2 발광 영역(E2)들 중 어느 하나는 일 방향(DR1)의 장변과 타 방향(DR2)의 단변을 갖는 반면에, 다른 하나는 타 방향(DR2)의 장변과 일 방향(DR1)의 단변을 가질 수 있다. 일 방향(DR1)은 제1 방향(X축 방향)과 제2 방향(Y축 방향) 사이의 방향이고, 타 방향(DR2)은 일 방향(DR1)과 교차하는 방향일 수 있다.
제1 발광 영역(E1)들과 제3 발광 영역(E3)들은 짝수 행들에 배치될 수 있다. 제1 발광 영역(E1)들과 제3 발광 영역(E3)들은 짝수 행들 각각에서 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 제1 발광 영역(E1)들과 제3 발광 영역(E3)들은 짝수 행들 각각에서 교대로 배치될 수 있다.
제2 발광 영역(E2)들은 홀수 열들에 배치될 수 있다. 제2 발광 영역(E2)들은 홀수 열들 각각에서 제2 방향(Y축 방향)으로 나란하게 배치될 수 있다. 홀수 열들 각각에서 제2 방향(Y축 방향)으로 인접한 제2 발광 영역(E2)들 중 어느 하나는 일 방향(DR1)의 장변과 타 방향(DR2)의 단변을 갖는 반면에, 다른 하나는 타 방향(DR2)의 장변과 일 방향(DR1)의 단변을 가질 수 있다.
제1 발광 영역(E1)들과 제3 발광 영역(E3)들은 짝수 열들에 배치될 수 있다. 제1 발광 영역(E1)들과 제3 발광 영역(E3)들은 짝수 열들 각각에서 제2 방향(Y축 방향)으로 나란하게 배치될 수 있다. 제1 발광 영역(E1)들과 제3 발광 영역(E3)들은 짝수 열들 각각에서 교대로 배치될 수 있다.
도 6은 도 5의 I-I'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 6을 참조하면, 기판(SUB) 상에 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 봉지층(TFEL)을 포함하는 표시층(DISL)이 배치되고, 표시층(DISL) 상에는 센서 전극(SE)들을 포함하는 센서 전극층(SENL)이 배치될 수 있다.
기판(SUB)의 일면 상에는 제1 버퍼막(BF1)이 배치되고, 제1 버퍼막(BF1) 상에는 제2 버퍼막(BF2)이 배치될 수 있다. 제1 및 제2 버퍼막들(BF1, BF2)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 박막 트랜지스터들과 발광 소자층(EML)의 발광층(172)을 보호하기 위해 기판(SUB)의 일면 상에 배치될 수 있다. 버퍼막(BF1, BF2)들은 교번하여 적층된 복수의 무기막들을 포함할 수 있다. 예를 들어, 제1 및 제2 버퍼막들(BF1, BF2) 각각은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 제1 및 제2 버퍼막들(BF1, BF2) 중 적어도 어느 하나는 생략될 수 있다.
제1 버퍼막(BF1) 상에 제1 차광층(BML)이 배치될 수 있다. 제1 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 또는, 제1 차광층(BML)은 블랙 안료를 포함하는 유기막일 수 있다.
제2 버퍼막(BF2) 상에 박막 트랜지스터(ST)의 액티브층(ACT)이 배치될 수 있다. 액티브층(ACT)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체 물질을 포함할 수 있다. 액티브층(ACT)이 다결정 실리콘 또는 산화물 반도체 물질을 포함하는 경우, 액티브층(ACT)에서 이온 도핑된 영역은 도전성을 갖는 도전 영역일 수 있다.
액티브층(ACT)은 제3 방향(Z축 방향)에서 제1 차광층(BML)과 중첩할 수 있다. 기판(SUB)을 통해 입사하는 광은 제1 차광층(BML)에 의해 차단될 수 있으므로, 기판(SUB)을 통해 입사하는 광에 의해 액티브층(ACT)에 누설 전류가 흐르는 것을 방지할 수 있다.
박막 트랜지스터(ST)의 액티브층(ACT) 상에 게이트 절연막(130)이 형성될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에 박막 트랜지스터(ST)의 게이트 전극(G)이 배치될 수 있다. 박막 트랜지스터(ST)의 게이트 전극(G)은 제3 방향(Z축 방향)에서 액티브층(ACT)과 중첩할 수 있다. 제3 방향(Z축 방향)에서 게이트 전극(G)과 중첩하는 액티브층(ACT)의 일부 영역은 채널 영역(CHA)일 수 있다. 게이트 전극(G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(G) 상에 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 복수의 무기막을 포함할 수 있다.
제1 층간 절연막(141) 상에 커패시터 전극(CAE)이 배치될 수 있다. 커패시터 전극(CAE)은 제3 방향(Z축 방향)에서 게이트 전극(G)과 중첩할 수 있다. 커패시터 전극(CAE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
커패시터 전극(CAE) 상에 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.
제2 층간 절연막(142) 상에 박막 트랜지스터(ST)의 제1 전극(S)과 제2 전극(D)이 배치될 수 있다. 제1 전극(S)과 제2 전극(D)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
박막 트랜지스터(ST)의 제1 전극(S)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 콘택홀을 통해 액티브층(ACT)의 채널 영역(CHA)의 일 측에 배치된 제1 도전 영역(COA1)에 접속될 수 있다. 박막 트랜지스터(ST)의 제2 전극(D)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 콘택홀을 통해 액티브층(ACT)의 채널 영역(CHA)의 타 측에 배치된 제2 도전 영역(COA2)에 접속될 수 있다.
제1 전극(S)과 제2 전극(D) 상에는 박막 트랜지스터들로 인한 단차를 평탄하게 하기 위한 제1 유기막(150)이 배치될 수 있다. 제1 유기막(150)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 유기막(150) 상에 제1 연결 전극(ANDE1)이 배치될 수 있다. 제1 연결 전극(ANDE1)은 제1 유기막(150)을 관통하는 콘택홀을 통해 박막 트랜지스터(ST)의 제2 전극(D)에 접속될 수 있다. 제1 연결 전극(ANDE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 연결 전극(ANDE1) 상에 제2 유기막(160)이 배치될 수 있다. 제2 유기막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
도 6에서는 박막 트랜지스터(ST)의 게이트 전극(G)이 액티브층(ACT)의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 박막 트랜지스터(ST)의 게이트 전극(G)이 액티브층(ACT)의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극(G)이 액티브층(ACT)의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
박막 트랜지스터층(TFTL) 상에 발광 소자층(EML)이 배치된다. 발광 소자층(EML)은 발광 소자(170)들과 제3 유기막(180)을 포함할 수 있다.
발광 소자(170)들 각각은 제1 발광 전극(171), 발광층(172), 및 제2 발광 전극(173)을 포함할 수 있다. 발광 영역들(E2, E3) 각각은 제1 발광 전극(171), 발광층(172), 및 제2 발광 전극(173)이 순차적으로 적층되어 제1 발광 전극(171)으로부터의 정공과 제2 발광 전극(173)으로부터의 전자가 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 제1 발광 전극(171)은 애노드 전극이고, 제2 발광 전극(173)은 캐소드 전극일 수 있다.
제1 발광 전극(171)은 제2 유기막(160) 상에 형성될 수 있다. 제1 발광 전극(171)은 제2 유기막(160)을 관통하는 콘택홀을 통해 제1 연결 전극(ANDE1)에 접속될 수 있다.
발광층(172)을 기준으로 제2 발광 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 발광 전극(171)은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 반사율을 높이기 위해 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
제3 유기막(180)은 표시 화소들의 발광 영역들(E2, E3)을 정의하는 역할을 한다. 이를 위해, 제3 유기막(180)은 제2 유기막(160) 상에서 제1 발광 전극(171)의 일부 영역을 노출하도록 형성될 수 있다. 제3 유기막(180)은 제1 발광 전극(171)의 가장자리를 덮을 수 있다. 제3 유기막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 발광 전극(171) 상에는 발광층(172)이 형성된다. 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 유기 물질층은 호스트와 도펀트를 포함할 수 있다. 유기 물질층은 소정의 광을 발광하는 물질을 포함할 수 있으며, 인광 물질 또는 형광 물질을 이용하여 형성될 수 있다.
예를 들어, 제1 색의 광을 발광하는 제1 발광 영역(도 5에서 E1)의 발광층(172)의 유기 물질층은 CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum) 중에서 선택된 어느 하나 이상을 포함하는 도펀트를 포함하는 인광 물질일 수 있다. 또는, 제1 발광 영역(도 5에서 E1)의 발광층(172)의 유기 물질층은 PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함하는 형광 물질일 수 있으나, 이에 한정되지 않는다.
제2 색의 광을 발광하는 제2 발광 영역(E2)의 발광층(172)의 유기 물질층은 CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, Ir(ppy)3(fac tris(2-phenylpyridine)iridium)을 포함하는 도펀트 물질을 포함하는 인광 물질일 수 있다. 또는, 제2 색의 광을 발광하는 제2 발광 영역(E2)의 발광층(172)의 유기 물질층은 Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광 물질일 수 있으나, 이에 한정되지 않는다.
제3 색의 광을 발광하는 제3 발광 영역(E3)의 발광층(172)의 유기 물질층은 CBP, 또는 mCP를 포함하는 호스트 물질을 포함하며, (4,6-F2ppy)2Irpic 또는 L2BD111을 포함하는 도펀트 물질을 포함하는 인광 물질일 수 있으나, 이에 한정되지 않는다.
제2 발광 전극(173)은 발광층(172) 상에 형성된다. 제2 발광 전극(173)은 발광층(172)을 덮도록 형성될 수 있다. 제2 발광 전극(173)은 표시 화소들에 공통적으로 형성되는 공통층일 수 있다. 제2 발광 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 발광 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 도전 물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 발광 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
한편, 발광층(172)은 제1 발광 전극(171)의 상면과 제3 유기막(180)의 경사면들 상에 배치될 수 있다. 제2 발광 전극(173)은 발광층(172)의 상면과 제3 유기막(180)의 경사면들 상에 배치될 수 있다.
발광 소자층(EML) 상에는 봉지층(TFEL)이 형성될 수 있다. 봉지층(TFEL)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFEL)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin)일 수 있다.
봉지층(TFEL) 상에는 센서 전극층(SENL)이 배치된다. 센서 전극층(SENL)은 센서 전극(SE)들을 포함할 수 있다.
봉지층(TFEL) 상에 제3 버퍼막(BF3)이 배치될 수 있다. 제3 버퍼막(BF3)은 절연 및 광학적 기능을 갖는 층일 수 있다. 제3 버퍼막(BF3)은 적어도 하나의 무기막을 포함할 수 있다. 예를 들어, 제3 버퍼막(BF3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 제3 버퍼막(BF3)은 연성 재료를 이용한 라미네이션 공정, 솔루션 형태의 재료를 이용한 스핀 코팅, 슬릿 다이 코팅 등의 공정, 또는 증착 공정으로 형성될 수 있다. 제3 버퍼막(BF3)은 생략될 수 있다.
제3 버퍼막(BF3) 상에는 제1 연결부(CE1)들이 배치될 수 있다. 제1 연결부(CE1)들은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.
제1 연결부(CE1)들 상에 제1 센서 절연막(TINS1)이 배치될 수 있다. 제1 센서 절연막(TINS1)은 절연 및 광학적 기능을 갖는 층일 수 있다. 제1 센서 절연막(TINS1)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 센서 절연막(TINS1)은 연성 재료를 이용한 라미네이션 공정, 솔루션 형태의 재료를 이용한 스핀 코팅, 슬릿 다이 코팅 등의 공정, 또는 증착 공정으로 형성될 수 있다.
제1 센서 절연막(TNIS1) 상에는 구동 전극(TE)들 및 감지 전극(RE)들이 배치될 수 있다. 구동 전극(TE)들 및 감지 전극(RE)들은 발광 영역들(E2, E3)과 중첩하지 않는다. 구동 전극(TE)들 및 감지 전극(RE)들은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.
구동 전극(TE)들 및 감지 전극(RE)들 상에는 제2 센서 절연막(TINS2)이 배치될 수 있다. 제2 센서 절연막(TINS2)은 절연 및 광학적 기능을 갖는 층일 수 있다. 제2 센서 절연막(TINS2)은 무기막과 유기막 중 적어도 하나를 포함할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층일 수 있다. 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin)일 수 있다. 제2 센서 절연막(TINS2)은 연성 재료를 이용한 라미네이션 공정, 솔루션 형태의 재료를 이용한 스핀 코팅, 슬릿 다이 코팅 등의 공정, 또는 증착 공정으로 형성될 수 있다. 도 6과 같이, 구동 전극(TE)들 및 감지 전극(RE)들은 동일한 층에 배치되고, 동일한 물질로 동시에 형성될 수 있다.
이하, 전술한 도전 물질을 포함하는 기판(SUB), 도전성 접착 부재(CAM), 회로 보드(300)를 통해 배선들이 연결되는 구조에 대해 자세히 설명하기로 한다.
도 7은 일 실시예에 따른 표시 장치의 표시 패드 영역을 나타낸 평면도이다. 도 8은 도 7의 II-II'를 따라 절단한 면의 일 예를 나타낸 단면도이다. 도 9는 도 8의 B 영역을 확대하여 나타낸 단면도이다. 도 10은 도 7의 III-III'를 따라 절단한 면의 일 예를 나타낸 단면도이다.
도 7을 참조하면, 기판(SUB)의 비표시 영역(NDA) 상에 표시 패드 영역(DPA)이 배치될 수 있다. 표시 패드 영역(DPA)은 표시 영역(DA)으로부터 연장되어 배치되는 복수의 배선들이 배치될 수 있다. 복수의 배선들은 게이트 신호 배선(GLS), 데이터 신호 배선(DLS), 전원 배선(VDS), 감지 배선(RL) 등을 포함할 수 있다. 일 실시예에서는 표시 패드 영역(DPA)의 일부만 나타내고 있으므로, 전술한 배선들 외에 기준 신호 배선, 센서 배선 등의 복수의 배선들이 연장되어 배치될 수 있다.
게이트 신호 배선(GLS)은 표시 영역(DA)의 게이트 라인으로부터 연장되어 게이트 신호가 인가되는 배선일 수 있다. 데이터 신호 배선(DLS)은 표시 영역(DA)의 데이터 라인으로부터 연장되어 데이터 신호가 인가되는 배선일 수 있다. 전원 배선(VDS)은 표시 영역(DA)의 제1 전원 배선으로부터 연장되어 전원 전압이 인가되는 배선일 수 있다. 감지 배선(RL)은 표시 영역(DA)의 감지 전극으로부터 연장되어 터치 감지 신호가 인가되는 배선일 수 있다.
표시 패드 영역(DPA)에는 게이트 신호 배선(GLS)과 연결된 게이트 패드(GP), 데이터 신호 배선(DLS)과 연결된 데이터 패드(DP), 전원 배선(VDS)과 연결된 전원 패드(VDP), 감지 배선(RL)과 연결된 제2 센서 패드(TP2)가 배치될 수 있다. 게이트 패드(GP)는 게이트 신호 배선(GLS)이 연장되며 동일한 물질로 이루어지고, 데이터 패드(DP)는 데이터 신호 배선(DLS)이 연장되며 동일한 물질로 이루어지고, 전원 패드(VDP)는 전원 배선(VDS)이 연장되며 동일한 물질로 이루어지며, 제2 센서 패드(TP2)는 감지 배선(RL)이 연장되며 동일한 물질로 이루어질 수 있다.
일 실시예에서는 게이트 패드(GP)가 게이트 신호 배선(GLS)보다 큰 폭으로 이루어지고 데이터 패드(DP)가 데이터 신호 배선(DLS)보다 큰 폭으로 이루어지며, 전원 패드(VDP)가 전원 배선(VDS)보다 큰 폭으로 이루어지고, 제2 센서 패드(TP2)가 감지 배선(RL)보다 큰 폭으로 이루어질 수 있다. 그러나, 이에 제한되지 않으며, 각 패드들(GP, DP, VDP, TP2)의 폭은 각 배선(GLS, DLS, VDS, RL)들의 폭과 동일하거나 작게 이루어질 수 있다.
전술한 각 패드들(GP, DP, VDP, TP2)들은 기판(SUB)을 통해 기판(SUB) 하부에 배치된 회로 보드(300)와 전기적으로 연결될 수 있다.
도 8 및 도 9를 참조하면, 기판(SUB)의 표시 영역(DA) 상에 전술한 박막 트랜지스터(ST), 발광 소자(170), 및 센서 전극층(SENL)이 배치될 수 있다. 기판(SUB)의 비표시 영역(NDA) 상에는 게이트 신호 배선(GLS) 및 게이트 패드(GP)가 배치될 수 있다.
기판(SUB)은 도전성을 나타낼 수 있도록 고분자 수지(PSM) 및 고분자 수지(PSM)에 분산된 도전 물질인 제1 도전볼(CM1)을 포함할 수 있다. 제1 도전볼(CM1)은 고분자 수지(PSM) 내에 랜덤하게 분산될 수 있다.
고분자 수지(PSM)는 폴리이미드(polyimide: PI), 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌나프탈레이트(polyethylenenapthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethyleneterepthalate: PET), 폴리페닐렌설파이드 (polyphenylenesulfide: PPS), 폴리알릴레이트(polyallylate), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리아세테이트(cellulosetriacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합일 수 있다.
제1 도전볼(CM1)은 코어 및 코어를 감싸고 있는 도전막으로 이루어질 수 있다. 코어는 소정의 탄성을 지니고 있어 제1 도전볼(CM1)의 압착 시 소정의 탄성을 부여하여 도전성 접착 부재(CAM)의 제2 도전볼(CM2) 사이의 접점 상태를 유지하여 통전시킬 수 있다. 도전막은 도전 물질로 이루어질 수 있으며 예를 들어, 금, 니켈 또는 금과 니켈의 2중층일 수 있다.
기판(SUB)의 비표시 영역(NDA) 상에 제1 버퍼막(BF1), 제2 버퍼막(BF2) 및 게이트 절연막(130)이 순차적으로 적층되어 배치될 수 있다. 게이트 절연막(130) 상에 게이트 신호 배선(GLS) 및 게이트 패드(GP)가 배치될 수 있다. 제1 버퍼막(BF1), 제2 버퍼막(BF2) 및 게이트 절연막(130)을 관통하여 기판(SUB)을 노출하는 제1 패드홀(PH1)이 배치될 수 있다. 게이트 패드(GP)는 제1 패드홀(PH1)을 통해 기판(SUB)과 전기적으로 연결될 수 있다. 즉, 게이트 패드(GP)는 제1 패드홀(PH1)을 채우고 기판(SUB)의 상면에 접할 수 있다.
비표시 영역(NDA)과 중첩하는 기판(SUB)의 하부에 도전성 접착 부재(CAM)가 배치될 수 있다. 도전성 접착 부재(CAM)는 표시 영역(DA)과 비중첩할 수 있다. 도전성 접착 부재(CAM)는 기판(SUB)과 회로 보드(300)를 전기적으로 연결할 수 있다.
도전성 접착 부재(CAM)는 접착 수지(ADR) 및 접착 수지(ADR)에 분산된 제2 도전볼(CM2)을 포함할 수 있다. 접착 수지(ADR)는 에폭시 수지와 같은 열 경화성 수지로 이루어질 수 있다. 제2 도전볼(CM2)은 전술한 제1 도전볼(CM1)과 동일한 구성으로 이루어질 수 있다.
도전성 접착 부재(CAM) 하부에는 표시 구동 회로(200)가 부착된 회로 보드(300)가 배치될 수 있다. 회로 보드(300)의 일면 즉 기판(SUB)과 마주보는 일면에는 복수의 제1 범프 전극(BPE1)들이 배치되고, 회로 보드(300)의 타면 즉 일면의 반대면에는 표시 구동 회로(200)가 배치될 수 있다.
전술한 도전성 접착 부재(CAM)는 비표시 영역(NDA)과 중첩하며 게이트 신호 배선(GLS) 및 게이트 패드(GP)와 중첩할 수 있다. 도전성 접착 부재(CAM)는 회로 보드(300)와 중첩하며 제1 범프 전극(BPE1)과 중첩할 수 있다.
전술한 게이트 패드(GP), 제1 도전볼(CM1), 제2 도전볼(CM2) 및 제1 범프 전극(BPE1)은 열 압착되어 서로 접할 수 있다. 즉, 게이트 패드(GP)는 기판(SUB)의 제1 도전볼(CM1)과 접하고, 제1 도전볼(CM1)은 도전성 접착 부재(CAM)의 제2 도전볼(CM2)과 접하고, 제2 도전볼(CM2)은 회로 보드(300)의 제1 범프 전극(BPE1)과 접할 수 있다.
열 압착 시, 회로 보드(300)의 제1 범프 전극(BPE1)과 중첩하는 영역에서 기판(SUB)의 제1 도전볼(CM1)과 도전성 접착 부재(CAM)의 제2 도전볼(CM2)이 압착될 수 있다. 이에 따라, 게이트 패드(GP)는 기판(SUB)을 통해 회로 보드(300)에 전기적으로 연결될 수 있다.
본 실시예에서는 기판(SUB) 전체가 도전 물질 즉 제1 도전볼(CM1)을 포함할 수 있다. 제1 도전볼(CM1)은 회로 보드(300)의 제1 범프 전극(BPE)과 중첩되는 영역에서만 열 압착되어 제2 도전볼(CM2)과 도통될 수 있다. 따라서, 기판(SUB) 전체가 제1 도전볼(CM1)을 포함하더라도 기판(SUB) 전체가 도전성을 나타내지 않고 회로 보드(300)의 범프 전극(BPE)과 중첩된 영역에서만 도전성을 나타낼 수 있다.
한편, 데이터 패드(DP)는 기판(SUB) 및 도전성 접착 부재(CAM)를 통해 회로 보드(300)와 전기적으로 연결될 수 있다.
도 10을 참조하면, 기판(SUB)의 비표시 영역(NDA) 상에는 데이터 신호 배선(DLS) 및 데이터 패드(DP)가 배치될 수 있다.
기판(SUB)의 비표시 영역(NDA) 상에 제1 버퍼막(BF1), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142) 및 제1 유기막(150)이 순차적으로 적층되어 배치될 수 있다. 제1 유기막(150) 상에 데이터 신호 배선(DLS) 및 데이터 패드(DP)가 배치될 수 있다. 제1 버퍼막(BF1), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142) 및 제1 유기막(150)을 관통하여 기판(SUB)을 노출하는 제2 패드홀(PH2)이 배치될 수 있다. 데이터 패드(DP)는 제2 패드홀(PH2)을 통해 기판(SUB)과 전기적으로 연결될 수 있다. 즉, 데이터 패드(DP)는 제2 패드홀(PH2)을 채우고 기판(SUB)의 상면에 접할 수 있다.
기판(SUB) 하부에는 도전성 접착 부재(CAM)가 배치될 수 있다. 도전성 접착 부재(CAM)는 기판(SUB)과 회로 보드(300)를 전기적으로 연결할 수 있다. 도전성 접착 부재(CAM) 하부에는 표시 구동 회로(200)가 부착된 회로 보드(300)가 배치될 수 있다. 회로 보드(300)의 일면 즉 기판(SUB)과 마주보는 일면에는 제2 범프 전극(BPE2)이 배치되고, 회로 보드(300)의 타면 즉 일면의 반대면에는 표시 구동 회로(200)가 배치될 수 있다.
도전성 접착 부재(CAM)는 비표시 영역(NDA)과 중첩하며 데이터 패드(DP)와 중첩할 수 있다. 도전성 접착 부재(CAM)는 회로 보드(300)와 중첩하며 제2 범프 전극(BPE2)과 중첩할 수 있다.
전술한 데이터 패드(DP), 제1 도전볼(CM1), 제2 도전볼(CM2) 및 제2 범프 전극(BPE2)은 열 압착되어 서로 접할 수 있다. 즉, 데이터 패드(DP)는 기판(SUB)의 제1 도전볼(CM1)과 접하고, 제1 도전볼(CM1)은 도전성 접착 부재(CAM)의 제2 도전볼(CM2)과 접하고, 제2 도전볼(CM2)은 회로 보드(300)의 제2 범프 전극(BPE2)과 접할 수 있다.
열 압착 시, 회로 보드(300)의 제2 범프 전극(BPE2)과 중첩하는 영역에서 기판(SUB)의 제1 도전볼(CM1)과 도전성 접착 부재(CAM)의 제2 도전볼(CM2)이 압착될 수 있다. 이에 따라, 데이터 패드(DP)는 기판(SUB)을 통해 회로 보드(300)에 전기적으로 연결될 수 있다.
전술한 바와 같이, 본 실시예에서는 기판(SUB) 전체가 도전 물질 즉 제1 도전볼(CM1)을 포함하나, 제1 도전볼(CM1)은 회로 보드(300)의 제2 범프 전극(BPE2)과 중첩되는 영역에서만 열 압착되어 도통될 수 있다. 따라서, 기판(SUB) 전체가 제1 도전볼(CM1)을 포함하더라도 기판(SUB) 전체가 도전성을 나타내지 않고 회로 보드(300)의 범프 전극(BPE)과 중첩된 영역에서만 도전성을 나타낼 수 있다.
본 실시예에서, 기판(SUB)을 통해 기판(SUB)의 하부에 배치된 회로 보드(300)와 배선들이 연결됨으로써, 기판(SUB)의 외측면과, 도전성 접착 부재(CAM)의 외측면 및 회로 보드(300)의 외측면은 상호 정렬되어 서로 접할 수 있다. 즉, 기판(SUB)의 외측면은 도전성 접착 부재(CAM)의 외측면과 정렬되어 서로 접하고, 도전성 접착 부재(CAM)의 외측면은 회로 보드(300)의 외측면과 정렬되어 서로 접할 수 있다. 그러나, 이에 제한되지 않으며, 도전성 접착 부재(CAM)의 외측면은 기판(SUB)의 외측면보다 내측으로 이격될 수 있거나, 또한, 회로 보드(300)의 외측면은 기판(SUB)의 외측면보다 내측으로 이격될 수 있다.
이에 따라, 일 실시예에 따른 표시 장치(10)는 회로 보드(300)가 차지하는 면적, 예를 들어 회로 보드(300)가 벤딩되어 기판(SUB) 하부에 배치되는 경우 회로 보드(300)의 벤딩 영역과 같은 회로 보드(300)가 차지하는 면적을 생략할 수 있다. 따라서, 표시 장치(10)의 베젤(bezel)을 저감할 수 있는 이점이 있다.
전술한 실시예에서는 전원 패드(VDP) 및 제2 센서 패드(TP2) 부분의 단면 구조를 도시하지 않았으나, 이들의 단면 구조는 전술한 도 10과 동일하므로 설명을 생략한다.
도 11은 다른 실시예에 따른 표시 장치를 나타낸 단면도이다. 도 12는 다른 실시예에 따른 표시 장치의 기판을 나타낸 평면도이다. 도 13은 다른 실시예에 따른 표시 장치를 나타낸 단면도이다. 도 14는 도 13의 일부 영역을 확대한 단면도이다.
도 11 내지 도 14를 참조하면, 본 실시예에 따른 표시 장치는 도전 물질을 포함하는 기판(SUB)을 포함할 수 있다. 특히, 도전 물질이 기판(SUB)의 일부 영역에 배치된다는 점에서 전술한 도 3 내지 도 10의 실시예와 차이점을 가지며, 이외의 구성은 실질적으로 동일하거나 유사하다. 따라서, 중복되는 설명은 생략하며 차이점을 위주로 설명한다.
도 11 및 도 12를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 패널(100), 도전성 접착 부재(CAM), 표시 구동 회로(200) 및 회로 보드(300)를 포함할 수 있다. 표시 패널(100)은 기판(SUB), 표시층(DISL), 센서 전극층(SENL) 및 편광 필름(PF)을 포함할 수 있다.
본 실시예에서 기판(SUB)은 도전 물질, 즉 제1 도전볼(CM1)을 포함할 수 있다. 기판(SUB)은 고분자 수지(PSM)로 이루어지는 제1 기판 영역(20) 및 제1 기판 영역(30) 이외의 제2 기판 영역(30)을 포함할 수 있다. 제1 기판 영역(20)과 제2 기판 영역(30)은 동일 평면 상에 배치될 수 있다. 제1 기판 영역(20)의 일측은 제2 기판 영역(30)의 일측과 접할 수 있다. 제1 기판 영역(20)은 표시층(DISL)의 발광 소자(170)와 중첩할 수 있으며, 제2 기판 영역(30)은 발광 소자(170)와 비중첩할 수 있다.
제1 기판 영역(20)은 표시 영역(DA)과 중첩하며 제1 도전볼(CM1)을 포함하지 않는 영역일 수 있다. 제1 기판 영역(20)은 고분자 수지(PSM)로만 이루어지는 영역일 수 있다. 제2 기판 영역(30)은 비표시 영역(NDA)과 중첩하며, 고분자 수지(PSM)에 분산된 제1 도전볼(CM1)을 포함하는 영역일 수 있다. 제2 기판 영역(30)은 기판(SUB)의 일측 가장자리에 배치되며, 표시 영역(DA) 외측 영역일 수 있다.
구체적으로 도 13 및 도 14를 참조하면, 기판(SUB)의 표시 영역(DA) 상에 전술한 박막 트랜지스터(ST), 발광 소자(170), 및 센서 전극층(SENL)이 배치될 수 있다. 기판(SUB)의 비표시 영역(NDA) 상에는 게이트 신호 배선(GLS) 및 게이트 패드(GP)가 배치될 수 있다.
기판(SUB)의 제1 기판 영역(20)은 상기 박막 트랜지스터(ST), 발광 소자(170), 및 센서 전극층(SENL)과 중첩할 수 있다. 제2 기판 영역(30)은 박막 트랜지스터(ST) 및 발광 소자(170)와 비중첩할 수 있다.
제1 기판 영역(20)은 비도전성을 나타낼 수 있도록 고분자 수지(PSM)만을 포함하고, 제1 도전볼(CM1)을 포함하지 않는다. 제2 기판 영역(30)은 도전성을 나타낼 수 있도록 고분자 수지(PSM) 및 고분자 수지(PSM)에 분산된 도전 물질인 제1 도전볼(CM1)을 포함할 수 있다. 제1 도전볼(CM1)은 고분자 수지(PSM) 내에 랜덤하게 분산될 수 있다.
비표시 영역(NDA)의 제2 기판 영역(30) 상에 제1 버퍼막(BF1), 제2 버퍼막(BF2) 및 게이트 절연막(130)이 순차적으로 적층되어 배치될 수 있다. 게이트 절연막(130) 상에 게이트 신호 배선(GLS) 및 게이트 패드(GP)가 배치될 수 있다. 제1 버퍼막(BF1), 제2 버퍼막(BF2) 및 게이트 절연막(130)을 관통하여 기판(SUB)을 노출하는 제1 패드홀(PH1)이 배치될 수 있다. 게이트 패드(GP)는 제1 패드홀(PH1)을 통해 기판(SUB)과 전기적으로 연결될 수 있다. 즉, 게이트 패드(GP)는 제1 패드홀(PH1)을 채우고 기판(SUB)의 상면에 접할 수 있다.
기판(SUB)의 제2 기판 영역(30) 하부에는 도전성 접착 부재(CAM)가 배치될 수 있다. 도전성 접착 부재(CAM)는 기판(SUB)과 회로 보드(300)를 전기적으로 연결할 수 있다. 제2 기판 영역(30)은 도전성 접착 부재(CAM) 및 회로 보드(300)와 중첩할 수 있다.
도전성 접착 부재(CAM)는 접착 수지(ADR) 및 접착 수지(ADR)에 분산된 제2 도전볼(CM2)을 포함할 수 있다. 도전성 접착 부재(CAM) 하부에는 표시 구동 회로(200)가 부착된 회로 보드(300)가 배치될 수 있다. 회로 보드(300)의 일면에는 복수의 제1 범프 전극(BPE1)들이 배치되고, 회로 보드(300)의 타면 즉 일면의 반대면에는 표시 구동 회로(200)가 배치될 수 있다.
전술한 게이트 패드(GP), 제1 도전볼(CM1), 제2 도전볼(CM2) 및 제1 범프 전극(BPE1)은 열 압착되어 서로 접할 수 있다. 즉, 게이트 패드(GP)는 기판(SUB)의 제1 도전볼(CM1)과 접하고, 제1 도전볼(CM1)은 도전성 접착 부재(CAM)의 제2 도전볼(CM2)과 접하고, 제2 도전볼(CM2)은 회로 보드(300)의 제1 범프 전극(BPE1)과 접할 수 있다. 열 압착 시, 회로 보드(300)의 제1 범프 전극(BPE1)과 중첩하는 영역에서 기판(SUB)의 제1 도전볼(CM1)과 도전성 접착 부재(CAM)의 제2 도전볼(CM2)이 압착될 수 있다. 이에 따라, 게이트 패드(GP)는 기판(SUB)을 통해 회로 보드(300)에 전기적으로 연결될 수 있다.
본 실시예에서는 기판(SUB) 중 일부 즉, 제2 기판 영역(30)에 제1 도전볼(CM1)을 포함할 수 있다. 제1 도전볼(CM1)은 회로 보드(300)의 제1 범프 전극(BPE)과 중첩되는 영역에서만 열 압착되어 제2 도전볼(CM2)과 도통될 수 있다. 즉, 본 실시예에서는 도통이 필요한 표시 패드 영역(DPA)과 중첩되는 영역에 제1 도전볼(CM1)을 포함하는 제2 기판 영역(30)을 형성함으로써, 게이트 패드(GP)와 회로 보드(300)의 제1 범프 전극(BPE1)을 전기적으로 연결할 수 있다. 이에 따라, 도전볼의 사용량을 줄여 제조 비용을 절감할 수 있다.
도 15는 또 다른 실시예에 따른 기판을 나타낸 평면도이다. 도 16은 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다. 도 17은 또 다른 실시예에 따른 표시 장치의 일부를 나타낸 단면도이다.
도 15 내지 도 17을 참조하면, 본 실시예에 따른 표시 장치는 도전 물질을 포함하는 기판(SUB)을 포함할 수 있다. 특히, 도전 물질이 기판(SUB)의 일부 영역에 섬 패턴(island pattern)으로 배치된다는 점에서 전술한 도 3 내지 도 14의 실시예와 차이점을 가지며, 이외의 구성은 실질적으로 동일하거나 유사하다. 따라서, 중복되는 설명은 생략하며 차이점을 위주로 설명한다.
도 15를 참조하면, 일 실시예에 따른 표시 장치(10)의 기판(SUB)은 도전 물질, 즉 제1 도전볼(CM1)을 포함할 수 있다. 기판(SUB)은 고분자 수지(PSM)로 이루어지는 제1 기판 영역(20) 및 제1 기판 영역(30) 이외의 제2 기판 영역(30)을 포함할 수 있다.
제1 기판 영역(20)은 표시 영역(DA)과 중첩하며 제1 도전볼(CM1)을 포함하지 않는 영역일 수 있다. 제1 기판 영역(20)은 제1 도전볼(CM1)과 이격 배치될 수 있다. 제1 기판 영역(20)은 고분자 수지(PSM)로만 이루어지는 영역일 수 있다.
제2 기판 영역(30)은 표시 영역(DA)과 비중첩하며 비표시 영역(NDA)과 중첩하고, 고분자 수지(PSM)에 분산된 제1 도전볼(CM1)을 포함하는 영역일 수 있다. 제2 기판 영역(30)은 비표시 영역(NDA)에서 제1 기판 영역(20) 내에 복수의 섬 패턴으로 배치될 수 있다. 일 실시예에서 제2 기판 영역(30)은 소정 간격으로 서로 이격 배치되며, 제1 기판 영역(20)으로 둘러싸일 수 있다.
구체적으로 도 16 및 도 17을 참조하면, 기판(SUB)의 표시 영역(DA) 상에 전술한 박막 트랜지스터(ST), 발광 소자(170), 및 센서 전극층(SENL)이 배치될 수 있다. 기판(SUB)의 비표시 영역(NDA) 상에는 게이트 신호 배선(GLS) 및 게이트 패드(GP)가 배치될 수 있다. 본 실시예에서는 게이트 신호 배선(GLS) 및 게이트 패드(GP)가 배치되는 영역의 단면을 예로 설명하나, 데이터 신호 배선(DLS) 및 데이터 패드(DP) 등이 배치되는 영역의 단면 구조는 전술한 도 10과 유사하므로 그 설명을 생략한다.
기판(SUB)의 제1 기판 영역(20)은 상기 박막 트랜지스터(ST), 발광 소자(170), 및 센서 전극층(SENL)과 중첩할 수 있다. 제2 기판 영역(30)은 박막 트랜지스터(ST) 및 발광 소자(170)와 비중첩할 수 있다.
제1 기판 영역(20)은 비도전성을 나타낼 수 있도록 고분자 수지(PSM)만을 포함하고, 제1 도전볼(CM1)을 포함하지 않는다. 제2 기판 영역(30)은 도전성을 나타낼 수 있도록 고분자 수지(PSM) 및 고분자 수지(PSM)에 분산된 도전 물질인 제1 도전볼(CM1)을 포함할 수 있다. 제1 도전볼(CM1)은 고분자 수지(PSM) 내에 랜덤하게 분산될 수 있다.
비표시 영역(NDA)의 제2 기판 영역(30) 상에 제1 버퍼막(BF1), 제2 버퍼막(BF2) 및 게이트 절연막(130)이 순차적으로 적층되어 배치될 수 있다. 게이트 절연막(130) 상에 게이트 신호 배선(GLS) 및 게이트 패드(GP)가 배치될 수 있다. 제1 버퍼막(BF1), 제2 버퍼막(BF2) 및 게이트 절연막(130)을 관통하여 기판(SUB)을 노출하는 제1 패드홀(PH1)이 배치될 수 있다. 게이트 패드(GP)는 제1 패드홀(PH1)을 통해 기판(SUB)과 전기적으로 연결될 수 있다. 즉, 게이트 패드(GP)는 제1 패드홀(PH1)을 채우고 기판(SUB)의 상면에 접할 수 있다.
기판(SUB)의 제2 기판 영역(30) 하부에는 도전성 접착 부재(CAM)가 배치될 수 있다. 도전성 접착 부재(CAM)는 기판(SUB)과 회로 보드(300)를 전기적으로 연결할 수 있다. 제2 기판 영역(30)은 도전성 접착 부재(CAM) 및 회로 보드(300)와 중첩할 수 있다.
도전성 접착 부재(CAM)는 접착 수지(ADR) 및 접착 수지(ADR)에 분산된 제2 도전볼(CM2)을 포함할 수 있다. 도전성 접착 부재(CAM) 하부에는 표시 구동 회로(200)가 부착된 회로 보드(300)가 배치될 수 있다. 회로 보드(300)의 일면에는 복수의 제1 범프 전극(BPE1)들이 배치되고, 회로 보드(300)의 타면 즉 일면의 반대면에는 표시 구동 회로(200)가 배치될 수 있다.
게이트 패드(GP), 제1 도전볼(CM1), 제2 도전볼(CM2) 및 제1 범프 전극(BPE1)은 열 압착되어 서로 접할 수 있다. 즉, 게이트 패드(GP)는 기판(SUB)의 제1 도전볼(CM1)과 접하고, 제1 도전볼(CM1)은 도전성 접착 부재(CAM)의 제2 도전볼(CM2)과 접하고, 제2 도전볼(CM2)은 회로 보드(300)의 제1 범프 전극(BPE1)과 접할 수 있다. 열 압착 시, 회로 보드(300)의 제1 범프 전극(BPE1)과 중첩하는 영역에서 기판(SUB)의 제1 도전볼(CM1)과 도전성 접착 부재(CAM)의 제2 도전볼(CM2)이 압착될 수 있다. 이에 따라, 게이트 패드(GP)는 기판(SUB)을 통해 회로 보드(300)에 전기적으로 연결될 수 있다.
본 실시예에서는 기판(SUB) 중 일부 즉, 제2 기판 영역(30)에 제1 도전볼(CM1)을 포함할 수 있다. 제1 도전볼(CM1)은 회로 보드(300)의 제1 범프 전극(BPE)과 중첩되는 영역에서만 열 압착되어 제2 도전볼(CM2)과 도통될 수 있다. 즉, 본 실시예에서는 도통이 필요한 표시 패드 영역(DPA)과 중첩되는 영역에 제1 도전볼(CM1)을 포함하는 제2 기판 영역(30)을 형성함으로써, 게이트 패드(GP)와 회로 보드(300)의 제1 범프 전극(BPE1)을 전기적으로 연결할 수 있다. 이에 따라, 도전볼의 사용량을 줄여 제조 비용을 절감할 수 있다.
전술한 도전 물질을 포함하는 기판(SUB)은 용액 공정으로 제조될 수 있다.
도 18 내지 도 20은 실시예들에 따른 기판의 제조 방법을 나타낸 평면도이다.
도 18을 참조하면, 일 실시예에 따른 기판(SUB)의 제조 방법은 베이스 기판(BSUB) 상에 용액 공정으로 제조될 수 있다. 구체적으로, 베이스 기판(BSUB)을 준비한다. 베이스 기판(BSUB)은 리지드(rigid)한 성질을 가진 기판으로 유리 기판, 플라스틱 기판 등일 수 있다.
이어, 고분자 수지(PSM)와 복수의 제1 도전볼(CM1)을 혼합한 혼합 용액을 준비한다. 고분자 수지(PSM)에 포함되는 제1 도전볼(CM1)의 함량은 혼합 용액 100 중량부에 대해 0.1 내지 10 중량부로 포함될 수 있다. 예를 들어, 폴리이미드 수지 95 중량부에 니켈 도전볼 5 중량부를 포함할 수 있다. 제1 도전볼(CM1)의 함량은 이에 제한되지 않으며 당해 기술분야에서 알려진 ACF의 도전볼의 함량 범위와 유사한 함량을 가질 수 있다.
준비된 혼합 용액을 용액 공정을 이용하여 베이스 기판(BSUB) 상에 도포한다. 용액 공정은 슬릿 코팅, 노즐 코팅, 프린팅, 스핀 코팅 등을 이용할 수 있다. 일 실시예에서는 노즐 코팅 장치(CN)를 이용하여 베이스 기판(BSUB) 상에 제1 도전볼(CM1)이 혼합된 고분자 수지(PSM)를 코팅하고 경화하여, 도 3에 도시된 기판을 제조할 수 있다.
도 19 및 도 20에는 다른 실시예에 따른 기판의 제조 방법이 도시되어 있다.
도 19를 참조하면, 제1 도전볼(CM1)이 혼합되지 않은 고분자 수지(PSM)를 용액 공정으로 베이스 기판(BSUB) 상에 도포한다. 이때, 노즐 코팅 장치(CN)를 이용하여 고분자 수지(PSM)를 부분적으로 도포하고 경화하여 제1 기판 영역(20)을 형성한다.
다음, 도 20을 참조하면, 제1 도전볼(CM1)이 혼합된 고분자 수지(PSM)를 노즐 코팅 장치(CN)를 이용하여 제1 기판 영역(20) 이외의 영역에 도포하고 경화하여 제2 기판 영역(30)을 형성한다. 이에 따라, 전술한 도 15에 도시된 바와 같은 제1 기판 영역(20)과 제2 기판 영역(30)을 포함하는 기판(SUB)이 제조될 수 있다. 전술한 도 19 및 도 20에 나타난 제조 방법을 이용하여, 도 12에 나타난 제1 기판 영역(20)과 제2 기판 영역(30)을 포함하는 기판(SUB)도 제조할 수 있다.
전술한 기판(SUB)의 제조 방법 외에 포토리소그래피법을 이용하여 제1 기판 영역(20)과 제2 기판 영역(30)을 포함하는 기판(SUB)을 제조할 수 있다. 예를 들어, 베이스 기판 상에 고분자 수지를 전체 도포하고 포토리소그래피법을 이용하여 패턴된 제1 기판 영역을 형성한다. 이어, 도전볼이 포함된 고분자 수지를 전체 도포하고 제1 기판 영역 이외의 영역에만 도전볼이 포함된 고분자 수지를 포토리소그래피법으로 패턴하여 제2 기판 영역을 형성할 수 있다.
상기와 같이, 일 실시예에 따른 표시 장치는 도전 물질을 포함하는 기판을 이용하여 회로 보드를 기판의 후면에 접착함으로써, 회로 보드 또는 기판의 벤딩으로 차지되는 면적을 생략할 수 있다. 따라서, 표시 장치(10)의 베젤을 저감할 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 20: 제1 기판 영역
30: 제2 기판 영역 170: 발광 소자
200: 표시 구동 회로 300: 회로 보드
DA: 표시 영역 NDA: 비표시 영역
SUB: 기판 DISL: 표시층
CAM: 도전성 접착 부재 PSM: 고분자 수지
CM1: 제1 도전볼 CM2: 제2 도전볼
ADR: 접착 수지 BPE1: 제1 범프 전극
BPE2: 제2 범프 전극

Claims (20)

  1. 표시 영역 및 상기 표시 영역의 주변에 배치되는 비표시 영역을 포함하며, 도전 물질을 포함하는 기판;
    상기 기판의 상면에 배치되며, 발광 소자를 포함하는 표시층;
    상기 표시층으로부터 상기 비표시 영역으로 연장되는 배선들;
    상기 기판의 하면에 배치되는 도전성 접착 부재; 및
    상기 도전성 접착 부재를 통해 상기 기판에 연결되는 회로 보드를 포함하며,
    상기 배선들은 상기 기판의 도전 물질 및 상기 도전성 접착 부재를 통해 상기 회로 보드와 연결되는 표시 장치.
  2. 제1 항에 있어서,
    상기 기판에 포함된 상기 도전 물질은 복수의 제1 도전볼이며, 상기 기판은 상기 복수의 제1 도전볼이 분산된 고분자 수지를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 도전성 접착 부재는 복수의 제2 도전볼 및 접착 수지를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 도전성 접착 부재는 상기 비표시 영역과 중첩하며, 상기 배선들과 중첩하는 표시 장치.
  5. 제4 항에 있어서,
    상기 배선들은 각각 일단에 상기 배선들로부터 연장된 패드를 포함하고, 상기 패드는 상기 표시층에 배치된 복수의 홀들을 통해 각각 상기 기판에 연결되는 표시 장치.
  6. 제5 항에 있어서,
    상기 패드와 중첩하는 상기 비표시 영역에서, 상기 제1 도전볼과 상기 제2 도전볼은 서로 중첩하여 접하는 표시 장치.
  7. 제6 항에 있어서,
    상기 회로 보드는 적어도 하나의 범프 전극을 포함하며,
    상기 범프 전극은 서로 접하는 상기 제1 도전볼과 상기 제2 도전볼과 중첩하며, 상기 제2 도전볼과 접하는 표시 장치.
  8. 제1 항에 있어서,
    상기 기판의 외측면, 상기 도전성 접착 부재의 외측면 및 상기 회로 보드의 외측면은 상호 정렬되어 서로 접하는 표시 장치.
  9. 제1 항에 있어서,
    상기 도전 물질은 상기 기판 전체에 분산되어 배치되는 표시 장치.
  10. 표시 영역 및 상기 표시 영역의 주변에 배치되는 비표시 영역을 포함하며, 제1 기판 영역 및 제2 기판 영역을 포함하는 기판;
    상기 기판의 상면에 배치되며, 발광 소자를 포함하는 표시층;
    상기 표시층으로부터 상기 비표시 영역의 상기 제2 기판 영역으로 연장 배치되는 배선들;
    상기 기판의 하면 중 상기 제2 기판 영역에 배치되는 도전성 접착 부재; 및
    상기 도전성 접착 부재를 통해 상기 제2 기판 영역에 연결되는 회로 보드를 포함하며,
    상기 제2 기판 영역은 도전 물질을 포함하며 상기 제1 기판 영역은 상기 도전 물질을 포함하지 않고,
    상기 배선들은 상기 제2 기판 영역의 상기 도전 물질 및 상기 도전성 접착 부재를 통해 상기 회로 보드와 연결되는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 기판 영역과 상기 제2 기판 영역은 동일 평면 상에 배치되고, 상기 제1 기판 영역의 일측은 상기 제2 기판 영역의 일측과 접하는 표시 장치.
  12. 제10 항에 있어서,
    상기 제2 기판 영역은 상기 기판의 적어도 일측 가장자리에 배치되며, 상기 도전성 접착 부재와 중첩하는 표시 장치.
  13. 제12 항에 있어서,
    상기 도전성 접착 부재는 상기 제1 기판 영역과 비중첩하며, 상기 제2 기판 영역과 접하는 표시 장치.
  14. 제10 항에 있어서,
    상기 발광 소자는 상기 제1 기판 영역과 중첩하며 상기 제2 기판 영역과 비중첩하는 표시 장치.
  15. 제10 항에 있어서,
    상기 제2 기판 영역은 복수 개로 이루어지며, 서로 일정 간격으로 이격되어 상기 제1 기판 영역으로 둘러싸이는 표시 장치.
  16. 제10 항에 있어서,
    상기 기판에 포함된 상기 도전 물질은 복수의 제1 도전볼이며, 상기 기판은 상기 복수의 제1 도전볼이 분산된 고분자 수지를 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 도전성 접착 부재는 복수의 제2 도전볼 및 접착 수지를 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 회로 보드는 적어도 하나의 범프 전극을 포함하며, 상기 배선들은 각각 일단에 상기 배선들로부터 연장된 패드를 포함하고,
    상기 범프 전극은 상기 패드, 상기 제1 도전볼 및 상기 제2 도전볼과 중첩하는 표시 장치.
  19. 제18 항에 있어서,
    상기 패드는 상기 제1 도전볼과 접하고, 상기 제1 도전볼은 상기 제2 도전볼과 접하며, 상기 제2 도전볼은 상기 범프 전극과 접하는 표시 장치.
  20. 제10 항에 있어서,
    상기 제2 기판 영역의 외측면, 상기 도전성 접착 부재의 외측면 및 상기 회로 보드의 외측면은 상호 정렬되어 서로 접하는 표시 장치.
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