JP4722538B2 - 表示装置 - Google Patents

Description

この発明は、表示装置に関するものであり、具体的には、各画素の表示のＯＮ・ＯＦＦを行うチャネル部を有する駆動素子が形成されたアレイ基板を有し、このアレイ基板の形成部位にブラックマトリクス層が設けられている表示装置に関するものである。

現在、表示装置は、小型、薄型、低消費電力、および軽量といった特徴を持ち、各種電子機器に広く用いられるようになっている。特に、スイッチング素子を能動素子として有するアクティブマトリクス型の液晶表示装置は、ＣＲＴと同等の表示特性が得られるため、パソコン等のＯＡ機器、テレビ等のＡＶ機器や携帯電話などに広く応用されている。また、近年、液晶表示装置は、大型化と、高精細化、画素有効面積比率向上（高開口率化）などの品位向上とが急速に進んでいる。

アクティブマトリクス基板上で、画素電極とソースライン（信号線）とを同一平面上に形成する場合にあっては、高精細化および高開口率化を図るべく有効画素領域を増やすために、画素とソースラインとの間隔を近づける手法や、ソースラインを細線化する手法がとられてきた。

しかし、画素とソースラインとの間隔を近づけると、短絡不良が発生しやすくなる。また、ソースラインを細線化すると、断線不良が発生しやすくなる。つまり、アクティブマトリクス基板上で、画素電極とソースラインとが同一平面上に形成する場合には、短絡不良および断線不良の発生等によって、歩留まりの低下が発生する。

そこで、それら短絡不良および断線不良を防止して、上記歩留まりの低下を改善するために、例えば、以下の（ａ）〜（ｃ）の手順によってアクティブマトリクス基板を製造する方法が提案されている。
（ａ）アクティブ素子とソースラインとを形成した後に、透明層間絶縁膜を配する。
（ｂ）アクティブ素子と透明画素電極とを、コンタクトホールを通して接触（コンタクト）させる。
（ｃ）透明層間絶縁膜上に画素電極を形成することで、同一平面からソースラインと画素電極とを分離する。

また、上記のように製造されたアクティブマトリクス基板と対向するようにカラーフィルター基板を貼り合わせて、それら基板と基板との間に液晶を注入することによって、液晶表示装置は製造される。ここで言うカラーフィルター基板としては、例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の色領域が、アクティブマトリクス基板側の画素領域と一致するように作成されており、さらに、各画素領域以外の部分にはブラックマトリックス（遮光膜）が配置されている基板が挙げられる。

上記のようなカラーフィルターを用いた液晶表示装置の製造方法において、ブラックマトリックス（以下、ブラックマトリックスのことを適宜「ＢＭ」と表記することがある）の精度は、液晶表示装置の開口率に影響を与える。ここで、このＢＭの精度は、アクティブマトリクス基板およびカラーフィルター基板を貼り合わせる際の貼り合せ精度と、所望のＢＭの幅を形成する際の形成精度との足し合わせとなる。

また、特許文献１および特許文献２所載のものにあっては、上記事実に鑑みて、開口率の向上を図るべく、アクティブマトリクス基板側にＢＭを形成するいわゆるＢＭオンアレイ構造を採用し、このＢＭを自己整合的に形成している。

このＢＭを自己整合的に形成したアクティブマトリクス基板の具体例について、図１および図２を参照して説明する。図１は、従来のアクティブマトリクス基板（薄膜トランジスタアレイ）における１画素と、その１画素の隣りに位置する画素の一部とを示す概略的平面図であり、図２は、図１に示す薄膜トランジスタアレイのＡ−Ａ線における矢視端面図である。

このアクティブマトリクス基板は、図１に示すように、ゲートバスライン（走査線）１０１とソースバスライン（信号線）１０２とが、平面視において互いに交差するように配置されており、各画素電極１０３が、平面視においてゲートライン１０１とソースライン１０３とに囲まれた領域に配置されるように構成されている。ここで、一つの画素電極１０３が形成された画素の隣りの画素には、画素電極１０３と同様の画素電極１０３’が設けられており、つまり、隣接する画素電極１０３，１０３’の間には、平面視において、ゲートバスライン（走査線）１０１とソースバスライン１０２とが配置されている。

上記ゲートバスライン１０１から平面視において画素領域側に延びた形状からなるゲート電極１０４が、各画素に設けられており、前記ゲートバスライン１０１と電気的に接続されている。また、ソースバスライン１０２から平面視において画素領域側に延びた形状からなるソース電極１０５が、画素ごとに設けられており、前記ソースバスライン１０２と電気的に接続されている。

また、画素電極１０３は、ドレイン電極１０６と電気的に接続されている。ここで、画素電極１０３は、コンタクトホール１０９を介して、ドレイン電極１０６が電気的に接続されている。また、画素電極１０３には、コンタクトホール１０９’を介して、補助容量バスライン１０７が電気的に接続されている。

次に、上記アクティブマトリクス基板、特に駆動素子が形成されたアレイ基板（薄膜トランジスタアレイ）の製造方法について、図１および図２を用いて簡単に説明する。

まず、ガラス等の透明絶縁性基板からなる基板１１０上に、ゲートライン（ゲート線）１０１と、ゲート電極１０４と、補助容量ライン７とを同一工程にて形成する。次に、それらの上に、ゲート絶縁膜１１１を形成する。

そして、前記基板１１０のゲート絶縁膜１１１の表面に、薄膜駆動素子（ＴＦＴ）などのアクティブ素子を形成する。そして、図１および図２においては、基板１１０のゲート絶縁膜１１１の表面に、ゲート電極１０４を跨ぐような形状で活性半導体層１１４を積層形成し、この活性半導体層１１４の表面に、アモルファスシリコン（例えばｎ型アモルファスシリコン）層１１３を積層形成する。ここで、該アモルファスシリコン層１１３は、前記ゲートライン１０１の形成部位の両側に位置するように一対形成しており、この一対のアモルファスシリコン層１１３は、ゲート電極１０４の上方で隙間をもつように配置されている。

また、上記のように形成された一対のアモルファスシリコン層１１３の表面に、ソース電極１０５と、ドレイン電極１０６とを、それぞれ積層形成する。これにより、ソース電極１０５とドレイン電極１０６とは、前記ゲート電極１０４の上方で隙間をもって配置されている。なお、ソースライン１０２の形成はこのソース電極１０５の形成と同一工程によって形成している。

また、このようにソース電極１０５とドレイン電極１０６とが形成された基板１１０の表面に非導電膜１１２を形成し、さらに、この非導電膜１１２の表面に、前記アクティブ素子と、ソースライン１０２と、ゲートライン１０１と、補助容量ライン１０７とを覆うように、絶縁層パターンからなる高ＯＤ値のＢＭ１０８を形成する（なお、ＢＭ１０８は、コンタクトホール１０９およびその周辺部を除いて形成されている）。ここで、ＢＭ１０８は、前記各構成要素（アクティブ素子等）の領域上に、自己整合的に設置される。つまり、このＢＭ１０８は、その形成工程の露光手順において基板１１０の裏面から露光されることによって、ゲートライン１０１、ソースライン１０２、アクティブ素子１１４、および補助容量ライン１０７に対して、自己整合的に作成されている。

その後、基板１１０の全面を覆うように、層間絶縁膜１１５を形成し、次に、コンタクトホール１０９を形成する。次に、コンタクトホール１０９を覆うように、画素電極１０３，１０３’を形成する。なお、上記コンタクトホール１０９により、ドレイン電極１０６と画素電極１０３とが接続されている。また、上記コンタクトホール１０９により、補助容量を形成するための補助容量バスライン１０７と、画素電極１０３とが接続されている。

上記製造方法により製造されたアクティブマトリクス基板にあっては、ソースライン１０２と画素電極１０３とを、非導電膜１１２および層間絶縁膜１１５によって電気的に分離することができる。

上記のようなソースライン１０２と画素電極１０３との電気的な分離によって、図２に示すように、画素電極（１０３および１０３’）とソースライン１０２とを上下方向に重ね合わせて配置することができる。従来、この重ね合わせと、必要最小限のＢＭパターンを自己整合的に形成することとによって、液晶表示装置の開口率を改善している。

上述してきた、ＢＭオンアレイ構造において、ＢＭを配置すべき断面的位置は、アクティブ素子を構成するアモルファスシリコン層１１３よりも表面側の非導電膜１１２の表面側でなければならない。また、ＢＭは、カラーフィルターの形成で通常使用されるべき手法にてパターンニングされて形成され、ＢＭの表面側には、層間絶縁膜１１５や透明電極１０３が形成されている。

ここで、このＢＭオンアレイ構造では、ＣＦ側にＢＭを配置した構造に比して、アクティブの表面側における光励起が起こりにくく、その為アクティブ素子に電荷が溜まりやすく、このため、モジュール状態でいきなり電源を切る等すると、電荷残り（画面に画像が残りながら消えていく）という不具合が生じる。つまり、ＣＦ側にＢＭを配置した構造であれば、バックライトからの光がカラーフィルター基板で反射し、この反射光がアクティブ素子に到達して、光励起による電荷減少の効果が期待できる。これに対して、ＢＭオンアレイ構造では、カラーフィルター基板で反射した反射光が仮にアクティブ素子の表面側に到達しても、アクティブ素子の表面はＢＭに覆われているため、このＢＭに反射光が吸収されてしまい、光励起が起こりにくく、その為チャネルに電荷が溜まりやすい。

一般にＢＭオンアレイ構造のＢＭを構成する材料は樹脂からなるが、メタルＢＭを採用することにより、上記電荷残りの現象を回避することも考えられるが、メタルＢＭを採用することは、メタルプロセスの原価が高い、プロセス的に黒い膜を上層に残しながらパターンニングすることが出来ない、および、アレイ側へのメタルによる容量の変化が非常に大きいという問題を有する。
特開平１０−１７０９５０号公報 特開２００１−３３８１６号公報

本願発明は上記問題に鑑みてなされたものであり、いわゆるＢＭオンアレイ構造において、チャネル部における電荷残りが起こりにくい表示装置、および、アレイ基板を提供することを課題とする。

本願発明は上記課題を解決するためになされたものであって、本願発明に係る表示装置は、アレイ基板を有する表示装置であって、該アレイ基板には、各画素の表示のＯＮ・ＯＦＦを行うチャネル部を有する駆動素子が形成され、該駆動素子の形成部位には、ブラックマトリクス層が設けられており、以下の構成を有することを特徴とする。

本願発明に係る表示装置は、前記ブラックマトリクス層は、少なくとも前記駆動素子のチャネル部の形成部位において、ＯＤ値０．０〜２．９９で構成されていることを特徴とする。このように、従来の高ＯＤ値のブラックマトリクス層に比して、ＯＤ値の低いブラックマトリスク層を用いることにより、チャネル部の電荷が光励起によって減少することが期待でき、このため、チャネル部における電荷残りが起こりにくい。

なお、前記チャネル部の形成部位における前記ブラックマトリクス層のＯＤ値は、駆動素子自身の特性の不具合（たとえばＴＦＴの場合にはｏｆｆ特性が劣化してゲートのマイナス電圧を下回りムラが生ずる不具合）の発生を防止すべく、０．８以上であることが好ましく、より好ましくは１．２以上とすることが好ましい。
また、チャネル部の形成部位における前記ブラックマトリクス層のＯＤ値は、チャネル部の電荷残りの欠点を排除すべく、２．８もしくは２．４以下であることが好ましく、より好ましくは２．０以下とすることが好ましい。
なお、ＯＤ値０．０とは、ブラックマトリクス層がチャネル形成部位において切り欠かれた（存在しない）状態を意味している（図６参照）。

また、本願発明に係る表示装置は、ブラックマトリクス層が、少なくとも前記チャネル部の形成部位において、その他の部位のブラックマトリクス層よりＯＤ値が低く設けられていることを特徴とする。
このように、チャネル部以外の部位よりもチャネル部の形成部位におけるＯＤ値を低くしたことにより、チャネル部の電荷が光励起によって減少することが期待でき、このため、チャネル部における電荷残りが起こりにくい。
なお、上記構成を採用した場合には、チャネル部の形成部位における前記ブラックマトリクス層のＯＤ値は、その他の部位のブラックマトリクス層のＯＤ値の２０％以上とすることが好ましく、より好ましくは３０％以上である。
また、チャネル部の形成部位における前記ブラックマトリクス層のＯＤ値は、その他の部位のブラックマトリクス層のＯＤ値の７０％以下とすることが好ましく、より好ましくは、６０％以下である。

また、本願発明に係る表示装置は、前記駆動素子のチャネル部の形成部位におけるブラックマトリクス層には、他の部位よりも薄肉の薄肉部が形成されていることを特徴とする。
このように、チャネル部の形成部位において薄肉部が形成されていることにより、チャネル部の電荷が光励起によって減少することが期待でき、このため、チャネル部における電荷残りが起こりにくい。

なお、前記ブラックマトリクス層の形成は、ネガレジスト材を塗布し、駆動素子に相当する開口領域に対して前記チャネル部の形成部位に相当する遮蔽領域が３分の１から８分の１の面積であるマスクを用いて露光し形成することが好ましい。これにより、所望のＯＤ値のブラックマトリクス層を形成することが可能となる。

また、本願発明に係るアレイ基板は、各画素の表示のＯＮ・ＯＦＦを行うチャネル部を有する駆動素子が形成された表示装置用のアレイ基板であって、該駆動素子の形成部位には、ブラックマトリクス層が設けられ、以下の構成を採用することを特徴とする。

本願発明に係るアレイ基板は、ブラックマトリクス層が、少なくとも前記駆動素子のチャネル部の形成部位において、ＯＤ値０．０〜２．９９で構成されていることを特徴とする。このように、ＯＤ値の低いブラックマトリスク層を用いることにより、チャネル部の電荷が光励起によって減少することが期待でき、このため、チャネル部における電荷残りが起こりにくい。

また、本願発明に係るアレイ基板は、ブラックマトリクス層が、少なくともチャネル部の形成部位において、その他の部位のブラックマトリクス層よりＯＤ値が低く設けられていることを特徴とし、これにより、チャネル部の電荷が光励起によって減少することが期待できる。

また、本願発明に係る表示装置の製造方法は、該アレイ基板に、各画素の表示のＯＮ・ＯＦＦを行うチャネル部を有する駆動素子を形成する工程、および、該駆動素子の形成部位に、ブラックマトリクス層を形成する工程を備え、前記ブラックマトリクス層を、少なくとも前記駆動素子のチャネル部の形成部位において、ＯＤ値０．０〜２．９９で構成することを特徴とする。

また、本願発明に係る表示装置の製造方法は、該アレイ基板に、各画素の表示のＯＮ・ＯＦＦを行うチャネル部を有する駆動素子を形成する工程、および、該駆動素子の形成部位に、ブラックマトリクス層を形成する工程を備え、前記ブラックマトリクス層を、少なくとも前記駆動素子のチャネル部の形成部位において、他の部位のブラックマトリクス層よりＯＤ値を低く構成することを特徴とする。

上記構成からなる製造方法により製造された表示装置にあっては、チャネル部におけるブラックマトリクス層のＯＤ値が低いため、チャネル部の電荷が光励起によって減少することが期待でき、このため、チャネル部における電荷残りが起こりにくい。

また、本願発明に係るアレイ基板の製造方法は、各画素の表示のＯＮ・ＯＦＦを行うチャネル部を有する駆動素子を形成する工程、および、該駆動素子の形成部位に、ブラックマトリクス層を形成する工程を有し、前記ブラックマトリクス層を、少なくとも前記駆動素子のチャネル部の形成部位において、ＯＤ値０．０〜２．９９で構成することを特徴とする。

また、本願発明に係るアレイ基板の製造方法は、各画素の表示のＯＮ・ＯＦＦを行うチャネル部を有する駆動素子を形成する工程、および、該駆動素子の形成部位に、ブラックマトリクス層を形成する工程を有し、前記ブラックマトリクス層を、少なくとも前記駆動素子のチャネル部の形成部位において、他の部位のブラックマトリクス層よりＯＤ値を低く構成することを特徴とする。

上記構成からなる製造方法により製造されたアレイ基板を有する表示装置にあっては、チャネル部におけるブラックマトリクス層のＯＤ値が低いため、チャネル部の電荷が光励起によって減少することが期待でき、このため、チャネル部における電荷残りが起こりにくい。

なお、上記本願発明に係る製造方法にあっては、前記ブラックマトリクス層の形成工程は、基板にネガレジスト材を塗布する手順、および、塗布されたネガレジスト材を露光する手順を備え、前記露光する手順において、駆動素子に相当する開口領域に対して前記チャネル部の形成部位に相当する遮蔽領域が３分の１から８分の１の面積であるマスクを用いることが好ましい。これにより、所望のＯＤ値のブラックマトリクス層を形成することが可能となる。

以下、本願発明に係る液晶表示装置の一実施例について図面を参酌しつつ以下説明する。なお、図３は、本願発明に係る液晶表示装置の一実施例のアレイ基板の概略的平面図である。なお、図３においては、ブラックマトリクス層を一点鎖線で表示している。また、図４は、同実施例のアレイ基板のＡ−Ａ線概略端面図である。図５は、本願発明に係る液晶表示装置の他の実施例のアレイ基板の概略的端面図である。図６は、本願発明に係る液晶表示装置の他の実施例のアレイ基板の概略的端面図である。

本実施例の液晶表示装置は、カラーフィルター（以下、「ＣＦ」と称することがある）基板とアレイ基板との間に液晶が封入された構造からなり、本実施例にあっては、ブラックマトリクス（以下、「ＢＭ」と称することがある）層がアレイ基板側に設けられているものである。

また、前記ＣＦ基板には、各画素に、各色材料（通常３色）が配置され、その表面（アレイ基板側）に透明電極が蒸着により積層されているものである。なお、垂直配向液晶を用いる場合には、ＣＦ基板やアレイ側透明電極のパターンで配向させる場合があり、その場合、ＣＦ側の透明電極上にアクリル等の透明樹脂をパターンニングすることで、配向を規制する。また、近年ではアクリル等の樹脂でアレイ側とＣＦ側の支持基板を挟持させる場合もある（尚、その他としては、アクリル樹脂ではなく球形のプラスチックビーズでアレイ側とＣＦ側の支持基板を挟持させる方法も採用できる）。

また、前記アレイ基板は、複数の画素電極１０３が平面視マトリクス状に配置されており、平面視における各画素の間には、ゲートライン１０１およびソースライン１０２が配置されている。そして、各画素には、前記ゲートライン１０１に電気的に接続されたゲート電極１０４、および、前記ソースライン１０２に電気的に接続されたソース電極１０５とが配置されている。また、各画素には、画素電極１０３にコンタクトホール１０９を介して電気的に接続されるドレイン電極１０６が設けられている。また、画素電極１０３は、前記ゲートライン１０１に平面視平行に前記アレイ基板に形成された補助容量ライン１０７にもコンタクトホール１０９を介して電気的に接続されている。

また、アレイ基板の各画素には、前記ゲート電極１０４のＯＮ・ＯＦＦに基づいて、ソース電極１０５とドレイン電極１０６との電気的接続状態をＯＮ・ＯＦＦするトランジスタＴ（駆動素子）が設けられている。

このトランジスタＴの構造について、以下、詳述すると、まず、支持基板１１０の表面（ＣＦ基板の対向面）に前記ゲート電極１０４が形成されており、このゲート電極１０４の表面にはゲート絶縁膜１１１が積層形成されている。

そして、このゲート絶縁膜１１１の表面には、前記ゲート電極１０４を覆うような形状で活性半導体層１１４が積層されている。また、この活性半導体層１１４の表面には、前記ゲート電極１０４の形成部位の両側に位置し、互いに一定の隙間をもって配置された一対のアモルファスシリコン（例えばｎ型アモルファスシリコン）層１１３が積層形成されている。そして、上記のように形成された一対のアモルファスシリコン層１１３の表面には、前記ソース電極１０５および前記ドレイン電極１０６とがそれぞれ積層形成されており、既述のようなトランジスタＴが構成されている。

また、アレイ基板には、前記ソース電極１０５、ドレイン電極１０６、および、この両電極１０５，１０６の隙間部分の表面に前記ＢＭ層１０８が積層形成されている。なお、該ＢＭ層１０８は、その他、ソースライン１０２と、ゲートライン１０１と、補助容量ライン１０７とを覆うように配置されている。なお、本実施例においては、該トランジスタを構成する部材（ソース電極１０５等）の表面側（対向基板側）にＢＭ層を設けたものについて説明するが、ＢＭ層をアレイ基板の内部に設けることも可能である。

ここで、該ＢＭ層１０８には、ソース電極１０５とドレイン電極１０６との隙間の表面側に、他の部位よりも薄肉の薄肉部となる段差部１０８ａが形成されている。この段差部１０８ａは、ＢＭ層１０８の他の部分よりも薄くなるように設けられている。このため、ＢＭ層１０８は、この段差部１０８ａを形成した箇所が、他の部位よりＯＤ値が低く設けられている。ここで、段差部１０８ａの形成箇所以外のＢＭ層１０８のＯＤ値は４．０程度であり、段差部１０８ａを形成した箇所のＢＭ層１０８のＯＤ値は１．５程度となるようにＢＭ層１０８は設けられている。

前記ＢＭ層１０８は、樹脂材料からなるネガレジストから構成されており、ＢＭ層１０８の形成手順における露光に際して、前記段差部１０８ａに相当する箇所をハーフ露光とすることにより、前記段差部１０８ａを有するＢＭ層１０８を形成している。ここでは、露光に際して、段差部１０８ａに相当する箇所のマスク開口を、その他の部位の３／８としたマスクを利用することにより、段差部１０８ａのＯＤ値を１．５とし、他の部位のＯＤ値を４．０とすることができる。

また、アレイ基板には、前記ＢＭ層１０８の表面に非導電膜１１５が積層形成されている。なお、該非導電膜１１５はコンタクトホール１０９の形成箇所に形成されていない。また、この非導電膜１１５の表面には前記画素電極１０３が積層形成されており、該画素電極１０３は既述のようにコンタクトホール１０９を介して前記ドレイン電極１０６に電気的に接続されている。

次に、上記実施例のアレイ基板の製造方法について概説する。

本実施例の製造方法は、基板の表面にトランジスタを形成する工程、および、該トランジスタの表面側にＢＭ層を形成する工程を備えている。

このトランジスタを形成する工程においては、支持基板１１０の表面に、ソースライン１０２およびソース電極１０５を形成し、この表面にゲート絶縁膜１１１を積層形成し、そして、このゲート絶縁膜１１１にトランジスタＴを形成している。その後、さらにソース電極１０５およびソースライン１０２を形成するとともに、ドレイン電極１０６および補助容量ライン１０７を形成している。

このように所望の構成要素が積層形成された支持基板１１０の表面に、少なくともトランジスタＴの形成箇所を含む領域で、ＢＭ層１０８を積層形成するＢＭ層形成工程が施される。

このＢＭ層形成工程は、前記構成要素が形成された支持基板１１０の表面にネガレジスト材を塗布する手順、塗布されたネガレジスト材を露光する手順、および、露光されたネガレジスト材を現像する手順を備えている。

この露光する手順においては、駆動素子に相当する開口領域に対して前記チャネル部の形成部位に相当する遮蔽領域が３／８の面積であるマスクを用いてネガレジスト材を露光している。そして、前記のように露光されたネガレジストを現像することにより、露光されていないネガレジストが除去され、露光されたネガレジストは基板の表面に残存することになる。このようにして形成されたＢＭ層は、トランジスタＴのチャネル部（ソース電極１０５とドレイン電極１０６との隙間部分・ゲート電極１０４の表面部位）において、段差部１０８ａが形成され、この段差部１０８ａのＯＤ値は１．５であり、他の部位のＯＤ値が４．０となる。

上記のように表面にＢＭ層１０８が形成された基板の表面に、非導電膜１１５を形成し、さらに画素電極１０３を形成する。なお、前記非導電膜１１５の形成に際しては一定の箇所にコンタクトホール１０９を形成しておき、このコンタクトホール１０９によって、前記画素電極１０３と前記ドレイン電極１０６とを、ならびに、画素電極１０３と前記補助容量ライン１０７とを、それぞれ電気的に接続させている。

なお、本願発明は、上記実施例の構成に限定されるものではなく、本願発明の意図する範囲内において適宜設計変更可能である。

つまり、本願発明においては、上記段差部１０８ａを形成するものに限定されるものではなく、また、この段差部１０８ａのように他の部位よりも薄肉の薄肉部を設ける場合にあっても、上記実施例のものに限定されるものではなく、たとえば、図５に示すように、他の部位より徐々に薄くなるように表面を傾斜させた薄肉部１０８ａから構成することもでき、また、図６に示すように、トランジスタＴのチャネル部の形成部位に設けた切り欠き部１０８ａより前記薄肉部を形成することも可能である。

なお、この図５に示す切り欠き部１０８ａは、前記トランジスタＴのチャネル部におけるＢＭ層１０８を完全に除去し、トランジスタＴのチャネル部が表面側に表出して、このチャネル部が非導電膜１１５と接するような構造をなしている。ここで、この切り欠きは、チャネル部の面積の１／４を切り欠くことにより、電荷残りが改善した。また、この切り欠き部は、チャネル部の面積の１／３以下とすることが好ましく、また、１／８以上とすることが好ましい。

従来例の液晶表示装置のアレイ基板の概略的平面図である。 同従来例のアレイ基板のＡ−Ａ線概略端面図である。 本願発明に係る液晶表示装置の一実施例のアレイ基板の概略的平面図である。 同実施例のアレイ基板のＡ−Ａ線概略端面図である。 本願発明に係る液晶表示装置の他の実施例のアレイ基板の概略的端面図である。 本願発明に係る液晶表示装置の他の実施例のアレイ基板の概略的端面図である。

符号の説明

１０１ ゲートライン
１０２ ソースライン
１０３ 画素電極
１０４ ゲート電極
１０５ ソース電極
１０６ ドレイン電極
１０７ 補助容量ライン
１０８ ブラックマトリクス層
１０８ａ 薄肉部
１０９ コンタクトホール
１１０ 支持基板
１１１ ゲート絶縁膜
１１２ 非導電膜
１１３ アモルファスシリコン層
１１４ 活性半導体層
１１５ 非導電膜
Ｔ トランジスタ（駆動素子）

Claims (8)

1. 各画素の表示のＯＮ・ＯＦＦを行うチャネル部を有する駆動素子が形成されたアレイ基板を有する表示装置であって、
   上記アレイ基板には、上記駆動素子の形成部位にブラックマトリクス層が設けられているとともに、上記ブラックマトリクス層上には、層間絶縁膜を介して画素電極が設けられており、
   上記ブラックマトリクス層は、上記駆動素子のソース電極とドレイン電極との隙間部分である上記チャネル部の形成部位において切り欠かれており、当該切り欠かれた部分において上記チャネル部と上記層間絶縁膜とが接していることを特徴とする表示装置。
2. 上記チャネル部の形成部位において上記ブラックマトリクス層が切り欠かれている部分の面積は、チャネル部の面積の８分の１以上３分の１以下となっていることを特徴とする請求項１に記載の表示装置。
3. 各画素の表示のＯＮ・ＯＦＦを行うチャネル部を有する駆動素子が形成された表示装置用のアレイ基板であって、
   該アレイ基板には、上記駆動素子の形成部位にブラックマトリクス層が設けられているとともに、上記ブラックマトリクス層上には、層間絶縁膜を介して画素電極が設けられており、
   上記ブラックマトリクス層は、上記駆動素子のソース電極とドレイン電極との隙間部分である上記チャネル部の形成部位において切り欠かれており、当該切り欠かれた部分において上記チャネル部と上記層間絶縁膜とが接していることを特徴とするアレイ基板。
4. 上記チャネル部の形成部位において上記ブラックマトリクス層が切り欠かれている部分の面積は、チャネル部の面積の８分の１以上３分の１以下となっていることを特徴とする請求項３に記載のアレイ基板。
5. 各画素の表示のＯＮ・ＯＦＦを行うチャネル部を有する駆動素子が形成されたアレイ基板を有する表示装置の製造方法であって、
   上記アレイ基板に、上記チャネル部を有する駆動素子を形成する工程、上記駆動素子の形成部位に、ブラックマトリクス層を形成する工程、および、上記ブラックマトリクス層上に層間絶縁膜を形成する工程を有し、
   上記ブラックマトリクス層を形成する工程では、上記駆動素子のソース電極とドレイン電極との隙間部分であるチャネル部の形成部位におけるブラックマトリクス層を除去し、当該チャネル部の形成部位を表出させ、
   上記層間絶縁膜を形成する工程では、上記ブラックマトリクス層から表出した上記チャネル部と上記層間絶縁膜とが接するように上記層間絶縁膜を形成することを特徴とする表示装置の製造方法。
6. 上記ブラックマトリクス層を形成する工程では、上記チャネル部の形成部位上に形成された上記ブラックマトリクス層のうち、上記チャネル部の面積の８分の１以上３分の１以下に相当する面積の上記ブラックマトリクスを除去し、上記チャネル部の形成部位を表出させることを特徴とする請求項５に記載の表示装置の製造方法。
7. 各画素の表示のＯＮ・ＯＦＦを行うチャネル部を有する駆動素子が形成された表示装置用のアレイ基板の製造方法であって、
   該アレイ基板に、上記チャネル部を有する駆動素子を形成する工程、上記駆動素子の形成部位に、ブラックマトリクス層を形成する工程、および、上記ブラックマトリクス層上に層間絶縁膜を形成する工程を有し、
   上記ブラックマトリクス層を形成する工程では、上記駆動素子のソース電極とドレイン電極との隙間部分であるチャネル部の形成部位におけるブラックマトリクス層を除去し、当該チャネル部の形成部位を表出させ、
   上記層間絶縁膜を形成する工程では、上記ブラックマトリクス層から表出した上記チャネル部と上記層間絶縁膜とが接するように上記層間絶縁膜を形成することを特徴とするアレイ基板の製造方法。
8. 上記ブラックマトリクス層を形成する工程では、上記チャネル部の形成部位上に形成された上記ブラックマトリクス層のうち、上記チャネル部の面積の８分の１以上３分の１以下に相当する面積の上記ブラックマトリクスを除去し、上記チャネル部の形成部位を表出させることを特徴とする請求項７に記載のアレイ基板の製造方法。