JPH09325355A - 表示素子の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 リーク不良やライン状欠陥を確実に防止で
き、表示品位及び歩留まりの向上が図れる表示素子の製
造方法を提供する。 【解決手段】 ソースバスライン２２の下方に相互に分
離された状態で配線される半導体膜配線２１を備えた液
晶表示素子の製造方法において、各半導体膜配線２１を
短絡用配線２１ａによって相互に電気的に短絡したパタ
ーンで予め配線しておき、その後の工程で、半導体膜配
線２１の短絡配線２１ａをエッチングにより除去し、各
半導体膜配線２１をソースバスライン２２毎にその下方
に分離して配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は表示素子の製造方法
に関し、例えばアクティブマトリクス型液晶表示装置に
適用する場合に好適な表示素子の製造方法に関する。

【０００２】

【従来の技術】液晶表示装置、ＥＬ表示装置及びプラズ
マ表示装置等の表示装置においては、絶縁性透明基板上
にマトリクス状に配列された表示絵素を選択することに
より、画面上に表示パターンを形成している。

【０００３】ここで、表示絵素の選択方式としては、個
々の絵素を独立した電極で配列し、この絵素電極の各々
にスイッチング素子を接続し、スイッチング素子により
絵素電極を選択して表示駆動を行うアクティブマトリク
ス駆動方式がある。このアクティブマトリクス駆動方式
によれば、高コントラストの表示が可能であり、液晶テ
レビ、ワードプロセッサーやコンピュータの端末表示等
に実用化されている。

【０００４】ここで、スイッチング素子としては、一般
に、従来よりＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）、ＭＩＭ素子、ＭＯＳトランジスタ素子、
ダイオード等が用いられている。

【０００５】ところで、最近では、液晶表示装置の絵素
毎に設けられるスイッチング素子として、半導体層にア
モルファスシリコンを用いた電界効果型トランジスタ
（ＦＥＴ）が使用されるようになってきている。このス
イッチング素子は、絵素電極とこれに対向する対向電極
問に印加される電圧をスイッチングする。これにより、
その間に表示媒体として充填された液晶の光学的変調が
表示パターンとして視認される。

【０００６】アモルファスシリコンＦＥＴは、透明大型
基板に均一に形成できること、及びオン／オフ電流比が
大である等の利点を有し、この種の表示装置のスイッチ
ング素子として適している。なお、このアモルファスシ
リコンＦＥＴもＴＦＴの一種であり、以下ではＴＦＴと
して説明する。

【０００７】図４及び図５はこのようなＴＦＴをスイッ
チング素子として用いた液晶表示素子の従来の製造方法
を示す。

【０００８】まず、絶縁性透明基板１上にゲート配線膜
を成膜する。続いて、フォトリソグラフィによりこのゲ
ート配線膜をパターニングしてゲート電極２及びゲート
バスライン２を形成する。次に、ゲート電極２上にゲー
ト絶縁膜３及び４を形成し、続いて半導体層５及びコン
タクト層６、７を成膜し、コンタクト層６、７のギャッ
プ部１２以外のパターンをフォトリソグラフィによりパ
ターニングする。次に、コンタクト層６、７のギャップ
部１２を、フォトリソグラフィによりパターニングす
る。

【０００９】なお、この時、半導体層５とコンタクト層
６、７間のギャップ部１２の部分にエッチングストッパ
ー層を設けて、ギャップ部１２を形成する製造方法をと
ることも可能である。

【００１０】次に、ソースバスライン（及びソース電
極）、ドレイン電極及び絵素電極用の膜を成膜し、続い
て、この膜をフォトリソグラフィによりパターニングし
てソースバスライン８、１０、ドレイン電極１１及び絵
素電極９を形成する。この際、表示パネルを作製した状
態で発生する静電気による不良対策として、パネル周辺
部で全ソースバスライン８、１０をつなげる、いわゆる
ショートリング構造になるようパターニングされてい
る。

【００１１】図５に示すように、ソースバスライン８、
１０の下層（下方）に、半導体層５及びコンタクト層６
を配置している。これは、ソースバスライン８、１０が
何らかの原因で断線した場合に、ソース信号は、コンタ
クト層６を通って断線部以降にも伝達され、結果として
ソースバスライン８、１０の断線を救うためである。

【００１２】更に、ソースバスライン８、１０とゲート
バスライン２との重畳部を半導体層５及びコンタクト層
６で覆っている。これは、ソースバスライン８、１０の
パターニング時にゲートバスライン２との重畳部で発生
するソース電極８、１０の段切れを軽減するためであ
る。また、このコンタクト層６をＴＦＴの半導体層５、
即ちａ−Ｓｉ−ｎ＋層と共用している。これは、成膜工
程を削減して、生産効率を上げるためである。

【００１３】

【発明が解決しようとする課題】ところで、透明大型基
板に均一に形成できること、及びオン／オフ電流比が大
である等の利点を発揮するためには、コンタクト層６は
高導電率をもった半導体膜である必要があるため、半導
体層５及びコンタクト層６のパターン形成の際、コンタ
クト層６を各ソースバスライン８、１０毎に分離してお
く必要がある。これは、ａ−ｓｉ−ｎ＋層は導電膜であ
るため、分離しないと、ソースバスライン８、１０全部
に電流リークが発生することになるからである。

【００１４】従って、半導体層５及びコンタクト層６は
パターン形成後から、ソース配線材でショートリングが
形成されるまでの間、ソースバスライン（及びソース電
極）８、１０下の半導体層５及びコンタクト層６は、各
ソースバスライン８、１０毎にゲート絶縁膜２、３上に
浮いた形になっている。

【００１５】このため、この間に発生する静電気や、各
工程での帯電の影響によって、ソースバスライン８、１
０とゲートバスライン２の重畳部で発生する絶縁破壊
（静電気破壊）により、図４のＢ点、Ｃ点でリーク不良
が発生したり、ソースバスライン８、１０に沿って発生
するＴＦＴ特性ズレによるライン状点欠陥（絶縁破壊さ
れたＴＦＴに接続された絵素の表示不良）が多発すると
いう問題点があった。

【００１６】このような問題点が発生すると、表示装置
の表示品位が著しく損なわれるため、液晶表示素子とし
ては不良品である。このため、上記の問題点は、製品歩
留りの向上を図る面からも、大きな問題となっていた。

【００１７】本発明はこのような事情に鑑みてなされた
ものであり、上記のようなリーク不良やライン状欠陥を
確実に防止でき、表示品位及び歩留まりの向上が図れる
表示素子の製造方法を提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明の表示素子の製造
方法は、絶縁性基板上に格子状に配線された走査線及び
信号線と、該走査線及び該信号線に電気的に接続された
スイッチング素子と、該信号線の下方に相互に分離され
た状態で配線される半導体膜配線とを備えた表示素子の
製造方法において、各半導体膜配線を相互に電気的に短
絡したパターンで配線する工程と、その後に、該半導体
膜配線の短絡部を除去し、各半導体膜配線を該信号線毎
にその下方に分離して配置する工程とを包含しており、
そのことにより上記目的が達成される。

【００１９】好ましくは、前記半導体膜配線の材料とし
て、μｃ−ｎ＋Ｓｉを用いる。

【００２０】以下作用について説明する。

【００２１】上記のように、各ソースバスラインの下層
に配置される半導体膜配線を予めそれぞれが完全に電気
的に短絡したパターン構造で形成しておき、その後の工
程で、分離することとすれば、分離する迄の工程中にお
いて発生する静電気や各工程での帯電の影響によって発
生するソースバスライン（信号線）とゲートバスライン
（走査線）の重畳部での絶縁破壊を防止することができ
る。即ち、短絡したことにより特定のソースバスライン
とゲートバスラインの重畳部に高電圧が印加されること
がないので、絶縁破壊を防止することができる。

【００２２】このため、絶縁破壊に起因するリーク不良
を防止できる。また、ソースバスラインに沿って発生す
るＴＦＴ特性ズレによるライン状点欠陥も防止できる。
さらに、後工程で半導体膜配線を各ソースバスライン部
分毎に分離するため、表示品位に影響を与えることな
く、高歩留りを達成できる。

【００２３】また、このような不具合がないため、半導
体膜配線の材料として、従来のａ−Ｓｉ−ｎ＋層に比べ
1000倍以上の導電率を有するμｃ−ｎ＋Ｓｉを使用する
ことが可能になる。このため、ソースバスラインが断線
した場合にソース信号を断線部以降に伝えることが一層
容易になる。

【００２４】

【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。

【００２５】（実施形態１）図１及び図２は、本発明製
造方法の実施形態１を示す。図２は本発明製造方法によ
り作製される液晶表示素子の平面構造を示す。透明絶縁
性基板であるガラス基板（図示せず）上には、ゲートバ
スライン２０及びソースバスライン２２が格子状に配線
され、各ゲートバスライン２０及びソースバスライン２
２によって囲まれた矩形状の領域には絵素電極２５がマ
トリクス状に配設されている。また、絵素電極２５の一
隅部には、ゲートバスライン２０から分岐されたゲート
電極２０ａ及びソースバスライン２２から分岐されたソ
ース電極２３が重畳されており、ここにスイッチング素
子としてのＴＦＴ３０が形成されている。なお、その他
の構成については、以下の製造工程において明らかにす
る。

【００２６】まず、図１に示すように、透明絶縁性基板
であるガラス基板上にＡｌ、Ｍｏ、Ｔａ等の金属をスパ
ッタリング法にて成膜する。続いて、この膜をフォトリ
ソグラフィによりパターニングしてゲートバスライン２
０及びゲート電極２０ａを形成する。

【００２７】次に、このゲートバスライン２０及びゲー
ト電極２０ａの表面を、陽極酸化法を用いてゲート材酸
化膜で覆い、さらに絶縁性を高めるため、プラズマＣＶ
Ｄ法等によりＳｉＮｘ膜を300ｎｍ積層し、ゲート絶縁
膜を形成する。

【００２８】続いて、ゲート絶縁膜に連続して、半導体
層及びこの半導体層とソース電極又はドレイン電極間の
オーミックコンタクトを良好にするためにコンタクト層
を各々プラズマＣＶＤ法を用いて積層する。なお、ゲー
ト絶縁膜、半導体層及びコンタクト層については図示さ
れていないが、その積層構造については図５に示す従来
例のものと同様である。

【００２９】ここで、本実施形態１の半導体層は真性半
導体アモルファスシリコン膜（以下ａ−Ｓｉ（ｉ）層と
称する）で膜厚は６０〜130ｎｍとした。また、コンタ
クト層はリンを添加したｎ＋型微結晶シリコン（以下μ
ｃ−ｎ＋Ｓｉ層と称する）で膜厚は100ｎｍとした。ま
た、この際、半導体層とコンタクト層の間にエッチング
ストッパー層をパターニングして設けることも可能であ
る。

【００３０】次に、このａ−Ｓｉ（ｉ）層及びμｃ−ｎ
＋Ｓｉ層をフォトリソグラフィによりパターニングし、
半導体層及びコンタクト層用の配線２１を形成する。こ
のとき、半導体層及びコンタクト層用の配線２１（図２
参照）は、ソースバスライン２２を形成する場所にも残
してパターニングし、かつ図１に示すように、それぞれ
のラインが完全に電気的に短絡したパターン構造で形成
している。即ち、ソースバスライン２２の下層に位置す
る各配線２１はゲートバスライン２０に平行な短絡用配
線２１ａによって相互に接続されている。なお、この時
点では、ＴＦＴ３０のギャップ部３１のパターニングは
行わない。

【００３１】ここで、μｃ−ｎ＋Ｓｉ層は、従来のａ−
Ｓｉ−ｎ＋層に比べ1000倍以上の導電率を有しており、
ソースバスライン２２が断線した場合にも、μｃ−ｎ＋
Ｓｉ層を介してソース信号を断線部以降に伝えることが
一層容易になる。

【００３２】次に、ゲートバスライン２０及びソースバ
スライン２２の信号引き出し端子パッド部２６、２７を
形成するため、陽極酸化膜及びゲート絶縁膜をフォトリ
ソグラフィにより所定のパターンにエッチングする。こ
の時、図２に示すように、半導体層及びコンタクト層用
の配線２１の短絡用配線２１ａの中間部Ｄを同時にエッ
チングする。これにより、各配線２１が各ソースライン
２２の部分毎に分離される。

【００３３】次に、ソース導電体として、後に絵素電極
も兼ねるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）
膜及びＴｉ、Ａ１、Ｃｒ、Ｍｏ等の金属膜を、蒸着法、
スパッタリング法等によって連続成膜し、フォトリソグ
ラフィによりパターニングし、ソースバスライン２２、
ソース電極２３、ドレイン電極２４及び絵素電極２５を
順次形成する（図２参照）。なお、ソース導電体は、透
明電極材であるＩＴＯ膜のみの構造とすることも可能で
ある。

【００３４】次に、ＴＦＴ３０のμｃ−ｎ＋Ｓｉ層をド
ライエッチングによりパターニングし、ＴＦＴ３０のギ
ャップ部３１を形成する。なお、ＴＦＴギャップ部３１
の形成は、フォトリソグラフィによっても可能である。
また、ソース電極２３及びドレイン電極２４をマスクに
用いてドライエッチングにより形成することも可能であ
る。

【００３５】次に、ＴＦＴ３０のギャップ部３１上にＳ
ｉＮｘ等からなる保護膜層を形成し、これで図２に示す
液晶表示素子が作製される。

【００３６】（実施形態２）図３は本発明製造方法の実
施形態２を示す。本実施形態２では、半導体層及びコン
タクト層用の配線２１の短絡用配線２１ａの中間部Ｄを
エッチングする工程を、ＴＦＴ３０のμｃ−ｎ＋Ｓｉ層
をドライエッチングする工程と同時に行っている。この
点以外は上記実施形態１と同様である。

【００３７】なお、実施形態１と対応する部分について
は同一の符号を付し、具体的な説明については省略す
る。

【００３８】（その他の実施形態）上記の各実施形態で
は、本発明を液晶表示素子の製造方法に適用する場合に
ついて説明したが、本発明方法は、ＥＬ表示装置及びプ
ラズマ表示装置等の他の表示装置用の表示素子の製造方
法についても同様に適用できる。

【００３９】また、上記の各実施形態では、スイッチン
グ素子として、ＴＦＴを用いた場合を例にとって説明し
ているが、本発明はスイッチング素子として、ＭＩＭ素
子、ＭＯＳトランジスタ素子、ダイオード等を用いた表
示素子についても同様に適用できる。

【００４０】

【発明の効果】以上の本発明によれば、各ソースバスラ
インの下層に配置される半導体膜配線を予めそれぞれが
完全に電気的に短絡したパターン構造で形成しておき、
その後の工程で、分離するので、分離する迄の工程中に
おいて発生する静電気や各工程での帯電の影響によって
発生するソースバスライン（信号線）とゲートバスライ
ン（走査線）の重畳部での絶縁破壊を防止することがで
きる。即ち、短絡したことにより特定のソースバスライ
ンとゲートバスラインの重畳部に高電圧が印加されるこ
とがないので、絶縁破壊を防止することができる。

【００４１】このため、絶縁破壊に起因するリーク不良
を防止できる。また、ソースバスラインに沿って発生す
るＴＦＴ特性ズレによるライン状点欠陥も防止できる。
さらに、後工程で半導体膜配線を各ソースバスライン部
分毎に分離するため、表示品位に影響を与えることな
く、高歩留りを達成できる。

【００４２】また、特に請求項２記載の表示素子の製造
方法によれば、半導体膜配線の材料として、従来のａ−
Ｓｉ−ｎ＋層に比べ1000倍以上の導電率を有するμｃ−
ｎ＋Ｓｉを使用するので、ソースバスラインが断線した
場合にソース信号を断線部以降に伝えることが一層容易
になる、という利点がある。

【図面の簡単な説明】

【図１】本発明表示素子の製造方法の実施形態１を示
す、液晶表示素子の平面図。

【図２】本発明表示素子の製造方法の実施形態１を示
す、液晶表示素子の平面図。

【図３】本発明表示素子の製造方法の実施形態２を示
す、液晶表示素子の平面図。

【図４】従来の液晶表示素子を示す平面図。

【図５】図４のＡ−Ａ線による断面図。

【符号の説明】

２０ ゲートバスライン ２０ａ ゲート電極 ２１ 半導体層及びコンタクト層用の配線 ２１ａ 短絡用配線 ２２ ソースバスライン ２３ ソース電極 ２４ ドレイン電極 ２５ 絵素電極 ２６ ゲートバスラインの信号引き出し端子パッド部 ２７ ソースバスラインの信号引き出し端子パッド部 ３０ ＴＦＴ ３１ ＴＦＴのギャップ部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板上に格子状に配線された走査
   線及び信号線と、 該走査線及び該信号線に電気的に接続されたスイッチン
   グ素子と、 該信号線の下方に相互に分離された状態で配線される半
   導体膜配線とを備えた表示素子の製造方法において、 各半導体膜配線を相互に電気的に短絡したパターンで配
   線する工程と、 その後に、該半導体膜配線の短絡部を除去し、各半導体
   膜配線を該信号線毎にその下方に分離して配置する工程
   とを包含する表示素子の製造方法。
2. 【請求項２】 前記半導体膜配線の材料として、μｃ−
   ｎ＋Ｓｉを用いる請求項１記載の表示素子の製造方法。