JP2006195098A - マトリクスアレイ基板、その製造方法、及び平面表示装置 - Google Patents

Abstract

【課題】 補助容量形成用の導電層パターンを備えた光透過型の平面表示装置において、充分な補助容量（Ｃｓ）の確保と、画素開口率の向上とを実現できるものを提供する。
【解決手段】画素電極６１が厚型樹脂膜５上に形成される。補助容量が、厚型樹脂膜５より下層側で、ゲート絶縁膜１５上の第１透明導電パターン３９と、ゲート絶縁膜１５より下層の第２透明導電パターン１９とにより設けられる。第２透明導電パターン１９が、補助容量線１２に直接積層されて導通されている。ＴＦＴ７のソース電極３３には、コンタクトホールが設けられず、第１透明導電パターン３９の端部が直接積層される。第２透明導電パターン１９が補助容量線１２と重なる個所には、画素電極６１と第１透明導電パターン３９とを導通させるコンタクトホール４１，５１が設けられるとともに、ゲート絶縁膜１５上に、半導体層を含む島状パターン３５が設けられる。
【選択図】 図２

Description

本発明は、液晶表示装置に代表される平面表示装置等に用いられるマトリクスアレイ基板及びその製造方法に関する。

近年、液晶表示装置等の平面表示装置は、薄型、軽量、低消費電力の特徴を生かして、パーソナル・コンピュータ、ワードプロセッサあるいはＴＶ等の表示装置として、更に投射型の表示装置として各種分野で利用されている。

中でも、各画素電極にスイッチ素子が電気的に接続されて成るアクティブマトリクス型表示装置は、隣接画素間でクロストークのない良好な表示画像を実現できることから、盛んに研究・開発が行われている。

以下に、光透過型のアクティブマトリクス型液晶表示装置を例にとり、その構成について簡単に説明する。

一般に、アクティブマトリクス型液晶表示装置は、マトリクスアレイ基板（以下アレイ基板と呼ぶ）と対向基板とが所定の間隔をなすよう近接配置され、この間隔中に、両基板の表層に設けられた配向膜を介して液晶層が保持されて成っている。

アレイ基板においては、ガラス等の透明絶縁基板上に、上層の金属配線パターンとして例えば複数本の信号線と、下層の金属配線パターンとして例えば複数本の走査線とが絶縁膜を介して格子状に配置され、格子の各マス目に相当する領域にＩＴＯ(Indium-Tin-Oxide)等の透明導電材料からなる画素電極が配される。そして、格子の各交点部分には、各画素電極を制御するスイッチング素子が配されている。スイッチング素子が薄膜トランジスタ（以下、ＴＦＴと略称する。）である場合には、ＴＦＴのゲート電極は走査線に、ドレイン電極は信号線にそれぞれ電気的に接続され、さらにソース電極は画素電極に電気的に接続されている。

対向基板は、ガラス等の透明絶縁基板上にＩＴＯ等から成る対向電極が配置され、またカラー表示を実現するのであればカラーフィルタ層が配置されて構成されている。

アクティブマトリクス型液晶表示装置の高い表示品位を確保するためには、アレイ基板において、画素電極に充分な補助容量（保持容量Ｃｓ）を付加する必要がある。そこで、画素電極に補助容量（Ｃｓ）を付加するために、画素電極の一部と、走査線またはこれと同時に形成される補助容量線とが少なくともゲート絶縁膜を介して重なり合う構成とするか、または、画素電極に電気的に接続される島状の金属パターンと走査線または補助容量線とが絶縁膜を介して重なり合う構成が採られている（例えば特許文献１〜３）。

ところが、この補助容量形成用の島状の金属パターンと、補助容量線等との間で絶縁膜のピンホールに起因する短絡が生じることがあり、問題となっていた。そこで、短絡が生じている場合に、補助容量形成用の島状の金属パターンと、ＴＦＴのソース電極とを結ぶ金属配線をレーザーにより切断可能とすることが提案されている（特許文献３）。また、光反射型の平面表示装置において、ＴＦＴのチャネル保護膜と同時に形成される絶縁膜のパターンを、補助容量形成用の島状の金属パターンと、補助容量線等との間に設けることも提案されている（特許文献１）。

一方、画素電極と、他の透明導電層とを、比較的薄い絶縁膜を介して重ね合わせることにより、補助容量を形成するとともに、ピンホールを防止するための特殊なエッチング方法を施すことも提案されている（特許文献４）。
特開２００２−１８２２３９（特願２０００−３７７９１４） 特開２００２−９０７７５（特願２０００−２８０２６９） 特開２００２−０５５３６１ 特開２００１−２８１６９５

しかし、特許文献３のような方法であると、リペア工程を必要とする他、補助容量形成用の島状の金属パターンと、ＴＦＴのソース電極とを結ぶ金属配線を複数設けることにより、それだけ画素開口率が低下してしまうという問題があった。また、特許文献１のような方法であると、光透過型の平面表示装置の場合には、膜厚の大きい絶縁膜を配置するために、必要な補助容量を確保するための補助容量部の面積が大きくなってしまい、結果的に画素開口率が低下してしまう。

一方、特許文献４のような方法であると、補助容量を形成する工程が複雑になる他、画素電極とソース電極とを接続するコンタクトホールを、ソース電極の延在部により設ける必要があるため、その分だけ画素開口率が低下してしまうという問題もある。

本発明は、上記問題点に鑑みなされたものであり、補助容量形成用の導電層パターンを備えた光透過型の平面表示装置において、充分な補助容量の確保と、画素開口率の向上とを実現できるものを提供しようとする。

本発明のマトリクスアレイ基板は、複数の走査線と、前記走査線に略直交して配置される複数の信号線と、前記走査線および前記信号線の各交点付近に配置されるスイッチング素子と、前記スイッチング素子を介して前記信号線と接続する補助容量と、前記スイッチング素子を介して前記信号線と接続する画素電極と、前記画素電極を前記スイッチング素子および前記補助容量よりも上層に配置させる絶縁膜とを備えたマトリクスアレイ基板であって、前記補助容量は、前記画素電極と接続する島状の第１透明導電膜と、前記第１透明導電膜に対向して配置される島状の第２透明導電膜と、前記第１透明導電膜および前記第２透明導電膜間に挟持される誘電膜とを備え、前記画素電極は前記補助容量を被覆することを特徴とする。

充分な補助容量の確保と、画素開口率の向上とを実現できる。

実施例のマトリクスアレイ基板１０及び平面表示装置１００について、図１〜３を用いて説明する。

図１の平面図にはマトリクスアレイ基板の画素部分の構成を示す。図２の断面図にはＴＦＴの個所を含む平面表示装置の積層構造を示し、図３の断面図には、補助容量線に沿った断面における積層構造を示す。

実施例の平面表示装置は、画像表示領域の対角寸法が１３．３インチであってＸＧＡ−ＴＦＴ型のノーマリホワイトモードの光透過型液晶表示装置である。

図１に示すように、下層の走査線１１と上層の信号線３１との交点付近には、走査線１１に印加されるパルス電圧にしたがい信号線３１から画素電極６１への信号入力をスイッチングするためのＴＦＴ７が配置されている。ＴＦＴ７のゲート電極が走査線１１そのものにより形成されており、ＴＦＴ７のドレイン電極３２は、信号線３１の延在部により形成されている。

ＴＦＴ７のソース電極３３には、ゲート絶縁膜１５と層間絶縁膜４との間に積層される第１透明導電パターン３９の端部が直接覆い被さっている。そして、画素電極６１は、層間絶縁膜４及び厚型樹脂膜５を貫くコンタクトホール４１，５１を通じて、第１透明導電パターン３９に導通されており、これによりソース電極３３と画素電極６１とが電気的に接続されている。なお、コンタクトホール４１，５１は、補助容量線１２の領域中に設けられている。

ＴＦＴ７から画素電極６１への電気的な接続がこのようにして行われることにより、ソース電極３３からのコンタクトホール形成用の延在部が省かれる。したがって、その分だけ画素開口率を向上させることができる。

第１透明導電パターン３９は、走査線１１と信号線３１とがなすマス目状の画素開口中にあって、ゲート絶縁膜１５を介して最下層の第２透明導電パターン１９と重ねられており、これにより、各画素電極６１のための補助容量（Ｃｓ）を形成している。第１及び第２透明導電パターン１９，３９は、四周の端縁が、走査線１１及び信号線３１から離間されている。図示の例で、第１及び第２透明導電パターン１９，３９は、面積が互いにほぼ等しい矩形状のパターンである。

第１透明導電パターン３９の輪郭は、信号線３１に沿った両側の個所では第２透明導電パターン３９の輪郭より内側に少し引き込んでおり、走査線１１に沿った両側の個所では第２透明導電パターン１９の輪郭より外側に少し突き出している。そのため、第１及び第２透明導電パターン１９，３９の間にパターニング一のズレが生じても、重なり合う面積は一定に保たれ、したがって、補助容量が一定に保たれる。また、画素電極６１に接続する第１透明導電パターン３９の輪郭は、信号線３１から充分に離間されることにより、カップリングによる悪影響の発生が防止されている。

各第２透明導電パターン１９には、補助容量線１２が横切るようにして覆い被さっており、これにより、補助容量線１２を通じての所定の電位での保持または駆動が行われる。図示の例で、補助容量線１２は、画素開口の略中央部にて円形状の幅広部１２ａをなしている。これは、コンタクトホール４１，５１の形成領域に対応したものである。

図示の例で、第２透明導電パターン１９と、補助容量線１２とが重なる領域には、この領域にほぼ一致する寸法及び形状の島状の積層膜パターン３５が、ゲート絶縁膜１５と第１透明導電パターン３９との間に積層されて設けられている。この島状の積層膜パターン３５は、信号線３１及びソース電極３３と同時に形成されるパターンであって、三層金属層（Mo/Al/Mo）３８と、その下層側の半導体層３６（a-Si）及びオーミックコンタクト層３７とが積層され遮光性を有するものである。特に、最下層の半導体層３６が、非導電性の膜として、ゲート絶縁膜１５のピンホール発生時にも第１透明導電パターン３９と補助容量線１２との間で短絡が生じるのを防止している。

画素電極６１は、走査線１１と信号線３１とがなすマス目状の画素開口ごとに、該画素開口の略全体を覆うように配置され。図示の例で、縁部が信号線３１に重ねられるが、走査線３１からは離間されている。

厚型樹脂膜５は、例えば厚さが１μｍ以上、特には１．５〜３．５μｍであり、低誘電率の絶縁性の樹脂材料から、特には、アクリル系樹脂等の感光型の硬化性有機樹脂材料からなる。厚型樹脂膜５は、これを介して重ねられる画素電極と信号線等との間での、電気容量の発生や短絡のおそれを充分に小さくしている。

本実施例において、厚型樹脂膜５は、レッド（Ｒ）、グリーン（Ｇ）、及びブルー（Ｂ）に塗り分けられた着色膜であって、カラー表示を実現するためのカラーフィルタの役割をも果たしている。図示の例で、厚型樹脂膜５は、信号線３１に沿って並ぶ画素開口の列ごとに、ストライプ状に色分けされている。

色分けされて着色された厚型樹脂膜５の形成のためには、例えば、３色のそれぞれについて、顔料または染料を含む透光性樹脂層のコーティングと、マスクパターンを露光及びパターニングとを行うことができる。または、完全に硬化する前の一つの染料受容性の無色の樹脂層に対してインクジェット法にて染料を所定領域ごとに塗布することもできる。

一方、図２〜３に示すように、アレイ基板１０は、対向基板１０２と不図示のスペーサー及びシール材を介して組み合わされ、空隙中に液晶材料１０３が封入されている。なお、アレイ基板１０及び対向基板１０２における液晶材料１０３に接する面には予め配向膜１０４が設けられている。また、アレイ基板１０及び対向基板１０２の外面には、偏光板１０５が貼り付けられている。

対向基板１０２の内面には、ほぼ全体にわたって対向電極１２２が備えられており、図２に示す例では、走査線１１及びその両縁に沿った個所を遮光するように、遮光膜１２１が設けられている。

次に、実施例のアレイ基板の製造工程について詳細に説明する。

(1) 第１のパターニング： ガラス基板１８上（図２）上に、透明導電層として、例えばＩＴＯを堆積した後、パターニングにより、第２透明導電パターン１９を形成する。

(2) 第２のパターニング： 引き続き、スパッタ法により、例えばモリブデン−タングステン合金膜（ＭｏＷ膜）を堆積させた後、７６８本の走査線１１、及び同数の補助容量線１２を形成する。

(3) 第３のパターニング： プラズマＣＶＤ法により、酸化シリコン膜の一層膜からなるゲート絶縁膜１５を形成し、さらに、ＴＦＴ９の半導体活性層をなすためのアモルファスシリコン(ａ-Ｓｉ:Ｈ)層３６、及び窒化シリコン膜からなる絶縁保護膜を、連続して堆積させる。

この後、窒化シリコン膜をパターニングしてＴＦＴ７のチャネル部７１に対応する個所にチャネル保護膜２１を形成する。

(4) 第４のパターニング： プラズマＣＶＤ法によりリンドープアモルファスシリコン(ｎ⁺ａ-Ｓｉ:Ｈ)層３７を堆積し、さらに、スパッタリングにより、例えばアルミニウム金属層が上下のモリブデン層によりサンドイッチ状となった三層金属膜（Mo／Al／Mo）を堆積する。この三層金属膜と半導体層３６，３７を一括してパターニングすることにより、信号線３１と、この延在部から成るドレイン電極３２と、ソース電極３３とを作成する。これと同時に、補助容量線１２に重なり合う位置に、島状の積層膜パターン３５を作成する。

(5) 第５のパターニング： 引き続いて、透明導電層として、例えばアモルファスＩＴＯを堆積した後、シュウ酸（蓚酸）を用いてエッチングして所望形状にパターニングし、アニールを行いパターニングされたアモルファスＩＴＯを多結晶化（ポリ化）し、第１透明導電パターン３９を形成する。このようなパターニングを利用することにより、ＩＴＯのエッチャントにより信号線層、ここではドレイン電極、ソース電極、積層膜パターンがエッチングされるのを抑制することができる。

(6) 第６のパターニング： 窒化シリコンから成る層間絶縁膜４を堆積した後、ソース電極３３と画素電極６１を導通させるためのコンタクトホール４１を作成する。なお、図には示さないが、画素配列領域を囲む周縁領域でパッド部を露出させるコンタクトホールを同時に作成する。

(7) 第７のパターニング： レッド、ブルー、及びグリーンの各色について、着色したアクリル系樹脂等からなる厚さ２μｍの感光性の硬化性樹脂液を均一に塗布した後、マスクパターンによる露光をはじめとする一連の操作を行う。このようにして、画素開口の列ごとに塗り分けられたストライプ状の着色パターンを備えた透光性の厚型樹脂膜５を形成する。この厚型樹脂膜５には、上記の露光等の操作の際に、補助容量線１２の幅広部１２ａに対応する位置にコンタクトホール４１が形成されている。

上記に代えてインクジェット法により塗りわけを行う場合には次のように行う。

無色透明のアクリル系樹脂等からなる厚さ２μｍの感光性の硬化性樹脂液を均一に塗布した後、マスクパターンによる露光をはじめとする一連の操作を行うことより、コンタクトホール５１を備えた一つの厚型樹脂膜５を形成する。次いで、この無色透明の厚型樹脂膜５をプリベークした後、パターン露光及び熱処理により、信号線３１の幅方向中央部、及び走査線１１の幅方向中央部について、インクが吸収されにくくなるよう疎水化を行う。これにより隣接する画素間での染料の混色を防止する。次いで、インクジェット法により、所定領域ごとの疎水化されていない個所に、レッド（Ｒ）、グリーン（Ｇ）、及びブルー（Ｂ）の各色の染料を吐出して着色を行い、乾燥後、熱処理により硬化性樹脂材料を硬化させる。

(7) 第８のパターニング： 透明導電層として、例えばＩＴＯを堆積した後、パターニングにより、画素電極６１を作成する。このとき、同時にパッド部を覆うＩＴＯ膜が形成される。

以上説明したように、積層膜パターン上に第１透明導電膜パターンを配置することで、厚型樹脂膜と積層膜パターンとが直接接触するのを防止し、積層膜パターンの最上層の電食を抑制することができる。そして、厚型樹脂膜のコンタクトホールの径を層間絶縁膜のコンタクトホールの径よりも小さく形成することが可能となり、厚膜樹脂膜のコンタクトホール径を必要最小限のサイズに縮小することが可能となる。これにより、画素開口率の低下を抑制し、また、容量バランスのアンバランス化を抑制することができる。

次に、図４を用いて変形例のアレイ基板について説明する。

図４の平面図には、変形例のアレイ基板１０Ａのの画素部分について模式的に示す。変形例では、補助容量線１２が設けられず、コンタクトホール４１，５１及び島状の積層膜パターン３５が、前段の走査線１１と重なる位置に設けられている。

各画素電極６１には、走査線１１及び島状の積層膜パターン３５と重なる位置に延在された画素電極延在部６２が設けられている。画素電極６１は、画素電極延在部６２及びその個所のコンタクトホール４１，５１を介して第１透明導電パターン３９に導通されている。

また、島状の積層膜パターン３５が矩形状であって、走査線１１と、第１透明導電パターン３９とが重なる領域より、一回り大きい寸法で設けられている。すなわち、この領域でのゲート絶縁膜１５のピンホール発生に起因した短絡の発生を確実に防止している。

なお、図４中に示すように、ＴＦＴ７のゲート電極が、走査線１１から画素開口中に突き出す走査線延在部１１ａにより形成されている。また、画素電極６は、ＴＦＴ７から遠い個所にて、隣の走査線１１との間に比較的大きな間隔をとっている。これは、走査線方向に隣り合う画素電極６についての画素電極延在部６２または島状の積層膜パターン３５との間に、干渉等を起こすのを防止するためである。

その他の構成においては、変形例のアレイ基板及び平面表示装置は、実施例と同様である。変形例によっても、実施例と同様の効果を奏することができる。

上記実施例の説明においては、層間絶縁膜４が厚型樹脂膜５の下層に設けられるとして説明したが、場合によっては層間絶縁膜４を省くことも可能である。

実施例のマトリクスアレイ基板における画素部分の構成を示す平面図である。 実施例の平面表示装置におけるＴＦＴの個所を含む積層断面図である。 実施例の平面表示装置についての、補助容量線（Ｃｓ線）に沿った積層断面図である。 変形例の平面表示装置についての、図１に対応する平面図である。

符号の説明

１ アレイ基板
１０ 表示パネル
１１ 走査線
１２ 補助容量線
１２ａ 補助容量線の幅広部
１５ ゲート絶縁膜
１９ 第２透明導電パターン
３１ 信号線
３３ ＴＦＴ７のソース電極
３５ 三層金属膜及び半導体層を含む島状の積層膜パターン
３９ 第２透明導電パターン
４ 層間絶縁膜
４１ 層間絶縁膜４を貫くコンタクトホール
５ 厚型樹脂膜
５１ 厚型樹脂膜５を貫くコンタクトホール
６１ 画素電極

Claims (15)

1. 複数の走査線と、
   前記走査線に略直交して配置される複数の信号線と、
   前記走査線および前記信号線の各交点付近に配置されるスイッチング素子と、
   前記スイッチング素子を介して前記信号線と接続する補助容量と、
   前記スイッチング素子を介して前記信号線と接続する画素電極と、
   前記画素電極を前記スイッチング素子および前記補助容量よりも上層に配置させる絶縁膜とを備えたマトリクスアレイ基板であって、
   前記補助容量は、前記画素電極と接続する島状の第１透明導電膜と、前記第１透明導電膜に対向して配置される島状の第２透明導電膜と、前記第１透明導電膜および前記第２透明導電膜間に挟持される誘電膜とを備え、前記画素電極は前記補助容量を被覆することを特徴とするマトリクスアレイ基板。
2. 前記画素電極と前記第１透明導電膜との接続部分に対応する領域に遮光パターンを備えたことを特徴とする請求項１記載のマトリクスアレイ基板。
3. 前記遮光パターンは、前記第１透明導電膜よりも下層に形成されることを特徴とする請求項２記載のマトリクスアレイ基板。
4. 前記遮光パターンは、前記信号線と同層に形成されることを特徴とする請求項２または３記載のマトリクスアレイ基板。
5. 前記マトリクスアレイ基板は、走査線方向に配列する前記第２透明導電膜を、電気的に接続する補助容量配線をさらに含むことを特徴とする請求項１記載のマトリクスアレイ基板。
6. 前記マトリクスアレイ基板は、前記画素電極と前記第１透明導電膜との接続部分に対応する領域に遮光パターンを備え、前記遮光パターンは前記補助容量配線との重複し、かつ、補助容量配線よりもその外郭が内側に配されるよう設けられることを特徴とする請求項５記載のマトリクスアレイ基板。
7. 前記マトリクスアレイ基板は、前記画素電極と前記第１透明導電膜との接続部分に対応する領域に遮光パターンを備え、前記遮光パターンは前記補助容量配線との重複し、かつ前記遮光パターンの外郭が、前記補助容量配線の長さ方向の形状と一致することを特徴とする請求項５記載のマトリクスアレイ基板。
8. 前記第１透明導電膜の端部は、前記第２透明導電膜の端部に対し、前記信号線方向では外側に、前記走査線方向では内側になるよう形成されることを特徴とする請求項１記載のマトリクスアレイ基板。
9. 略平行に配列される複数の走査線と、この走査線に略直交して配列される複数の信号線と、これら走査線及び信号線により画されるマトリクス状の各画素開口に対応して透明導電層により設けられる画素電極と、前記画素電極ごとに前記走査線と前記信号線の各交点近傍に設けられ前記走査線の電圧にしたがって信号入力を行なうスイッチング素子と、前記各画素電極のための補助容量とを備えたマトリクスアレイ基板において、
   透明導電層からなり、前記画素開口中にて第１の絶縁膜を介して互いに重ね合わされて、前記補助容量を形成する第１及び第２透明導電パターンと、
   前記第１透明導電パターン及び前記スイッチング素子を覆う、透明樹脂層からなる第２の絶縁膜と、
   前記第１透明導電パターンの一部が前記スイッチング素子の端子電極と直接積層されて形成される第１導通部と、
   前記第２透明導電パターンの一部が補助容量線または前記走査線と直接積層されて形成される第２導通部と、
   前記第１導通部から離間され、かつ前記補助容量線または前記走査線に重なる個所にて、前記第２の絶縁膜を貫き、前記画素電極と前記第１透明導電パターンとを導通させるコンタクトホールとが備えられることを特徴とするマトリクスアレイ基板。
10. 前記第１透明導電パターンと、前記の補助容量線または走査線とが、前記第１の絶縁膜と、さらなる絶縁膜または半導体層とを介して重ね合わされることを特徴とする請求項９記載のマトリクスアレイ基板。
11. 前記スイッチング素子の半導体層と、前記スイッチング素子の端子電極をなす金属層とが、同一のパターニング工程により一括して形成されたものであり、
    このパターニング工程の際に形成された金属層及び半導体層の島状のパターンが、前記第１透明導電パターンと、前記の補助容量線または走査線との間に積層されていることを特徴とする請求項１０記載のマトリクスアレイ基板。
12. 前記各画素開口中にて、前記第２透明導電パターンの輪郭は、前記信号線に沿った個所で前記第１透明導電パターンの輪郭よりも内側にあり、前記走査線に沿った個所で前記第１透明導電パターンの輪郭よりも外側に位置することを特徴とする請求項９記載のマトリクスアレイ基板。
13. 絶縁基板上に、第１金属層パターンと、これを覆う第１絶縁膜と、さらにこの上に形成される第２金属層及び半導体層のパターンとを形成し、これにより、略平行に配列される走査線と、これに前記第１絶縁膜を介して略直交するように配列される信号線と、これら走査線及び信号線の各交点近傍に設けられるスイッチング素子とを含む積層配線パターンを設ける工程と、
    前記積層配線パターンを覆う第２絶縁膜、及びこれを貫くコンタクトホールを作成する工程と、
    この第２絶縁膜の上に、前記走査線及び前記信号線により画される画素開口ごとに、透明導電層からなる画素電極を作成する工程とを含むマトリクスアレイ基板の製造方法において、
    前記積層配線パターンを設ける工程中に、
    前記画素開口内で、第１及び第２透明導電パターンが前記第１絶縁膜を介して互いに重ね合わされて前記各画素電極のための補助容量を形成し、
    前記第１透明導電パターンを形成するパターニングと、前記スイッチング素子の端子電極を形成するパターニングとが実質上、互いに引き続いて行われ、この際に、前記第１透明導電パターンの一部と、該端子電極の一部とが直接重ね合わされて第１導通部を形成し、
    前記第２透明導電パターンを形成するパターニングと、前記金属層パターンを形成するパターニングとが実質上、互いに引き続いて行われ、この際に、前記第１透明導電パターンの一部と、前記金属層パターンに含まれる補助容量線または前記走査線の一部とが直接重ね合わされて第２導通部を形成し、
    前記コンタクトホールを作成する工程にて、前記第１導通部から離間され、かつ前記第２導通部に重なる個所で、前記画素電極と前記第１透明導電パターンとを導通させるようにコンタクトホールが形成され、
    前記画素電極は、もっぱら、前記コンタクトホール、前記第１透明導電パターン、及び前記第１導通部を通じて、前記スイッチング素子の端子電極に、電気的に接続されることを特徴とするマトリクスアレイ基板の製造方法。
14. 前記半導体層のパターンと前記第２金属層パターンとが一括してパターニングされ、このパターニングの際、前記第１透明導電パターンと、前記の補助容量線または走査線との間に介在される島状のパターンが形成されることを特徴とする請求項１３記載のマトリクスアレイ基板の製造方法。
15. 略平行に配列される複数の走査線と、この走査線に略直交して配列される複数の信号線と、これら走査線及び信号線により画されるマトリクス状の各画素開口に対応して透明導電層により設けられる画素電極と、前記画素電極ごとに前記走査線と前記信号線の各交点近傍に設けられ前記走査線の電圧にしたがって信号入力を行なうスイッチング素子と、前記各画素電極のための補助容量とを備えた平面表示装置において、
    透明導電層からなり、前記画素開口中にて第１の絶縁膜を介して互いに重ね合わされて、前記補助容量を形成する第１及び第２透明導電パターンと、
    前記第１透明導電パターン及び前記スイッチング素子を覆う透明樹脂層からなる第２の絶縁膜と、
    前記第１透明導電パターンの一部が前記スイッチング素子の端子電極と直接積層されて形成される第１導通部と、
    前記第２透明導電パターンの一部が補助容量線または前記走査線と直接積層されて形成される第２導通部と、
    前記第１導通部から離間され、かつ前記第２導通部に重なる個所にて、前記第２の絶縁膜を貫き、前記画素電極と前記第１透明導電パターンとを導通させるコンタクトホールとを備えることを特徴とする平面表示装置。
    

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