JPH02242229A

JPH02242229A - 液晶表示装置の製造方法

Info

Publication number: JPH02242229A
Application number: JP1062044A
Authority: JP
Inventors: Shinichiro Hayashi; 慎一郎林; Koji Senda; 耕司千田; Atsuya Yamamoto; 敦也山本; Eiji Fujii; 英治藤井; Fumiaki Emoto; 文昭江本
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1989-03-16
Filing date: 1989-03-16
Publication date: 1990-09-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ラップトツブパソコン等の表示装置として用
いる液晶表示装置の製造方法に関する。

（従来の技術）近年、液晶表示装置は軽量、薄形、低消費電力、あるい
は低価格等の特徴を有して、従来のＣＲ７表示装置に代
って小型、軽量、平板性が要求されるラップトツブパソ
コン、あるいは可搬型測定器等の表示装置に用いられる
ようになった。

第４図は、そのような液晶表示装置の概略平面図、第５
図は第４図要部の画素部の部分断面図で、これらの図を
参照して従来の液晶表示装置の製造方法を説明する。

両図において、４０は石英基板、４１はゲート酸化膜、
４２はゲート電極、４３はゲート信号線、４４はソース
領域、４５はドレイン領域、４６は層間絶縁膜、４７は
ソース・コンタクト、４８はドレイン・コンタクト、４
９はソース信号線、５０はボンディング・パッド、５１
はコンタクト膜、５２は画素電極、５３は保護膜、５４
は液晶配向膜、５５は共通電極、５６は上面ガラス板、
５７は液晶、５８は画素部、５９は垂直走査回路、６０
は水平走査回路である。

まず、第５図を参照して、石英基板４ｏ上に形成させた
ポリシリコン層をフォトレジストをマスクにして、ドラ
イエツチングすることによりトランジスタ領域を形成し
、この上にチャネル領域を形成するために熱酸化シリコ
ン層を形成させ、フォトレジストをマスクにドライエツ
チングしてチャネル領域上にゲート酸化膜４１を形成す
る。

次に石英基板４０上にポリシリコン層を形成し、フォト
レジストをマスクにしてドライエツチングすることによ
ってポリシリコンによるゲート電極４２とゲート信号線
４３（第４図）を形成する。その後フォトレジストをマ
スクにしてトランジスタ領域上にＰ“またはＡｓ”をイ
オン注入し、ｎ“領域のソース領域４４とドレイン領域
４５とを形成する。

さらに、ソース・コンタクト用の窓とドレイン・コンタ
クト用の窓を形成した層間絶縁膜４６を、酸化シリコン
膜（Ｎ　Ｓ　Ｇ　：　　Ｎｏｎ−ｄｏｐｅｄ　５ｉｌｉ
ｃａｔｅＧｌａｓｓ）により形成し、ＡＪ−３ｉ合金膜
によるソース・コンタクト４７およびドレイン・コンタ
クト４８を形成すると同時に、ソース信号線４９とボン
ディング・パッド５０（第４図）を形成させる。

その後Ｃｒ等によるコンタクト膜５１を形成してから、
酸化インジウム錫（Ｉｎｄｉｕｍ　Ｔｉｎ　０ｘｉｄｅ
　−以下ＩＴＯと記す）膜等による画素電極５２を形成
し、窒化シリコン膜による保護膜５３を形成する。

このようにＣＭＯＳプロセスで第４図に示す画素部５８
を形成すると同時に、垂直走査回路５９および水平走査
回路６０（第４図）を形成する。

その後、液晶工程において第４図の画素部５８上に液晶
配向膜５４（第５図）を形成しラビングして液晶５７の
注入後１石英基板４０と対向する共通電極５５を形成し
た上面ガラス板５６を接着し液晶５７を封止することに
より液晶表示装置が製造される。

（発明が解決しようとする課題）しかしながら、上記従来の製造方法では液晶工程で液晶
配向膜５４のラビングや、液晶注入の際に静電気が発生
することがあり、それは画素部５８や垂直走査回路５９
、水平走査回路６０を構成する薄膜トランジスタ（Ｔ　
Ｆ　Ｔ　：　Ｔｈ１ｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏ
ｒ）を静電破壊して、表示品質の劣化を生ずる問題点が
ある。

本発明は上述に鑑み、液晶工程における静電気の発生に
よって生ずるＴＰＴの静電破壊を阻止して品質よく表示
可能な信頼性の高い液晶表示装置の製造方法を提供する
ことを目的とする。

（課題を解決するための手段）本発明は上記の目的を、基板上に、薄膜トランジスタを
有する画素複数により構成する画素部。

その画素を駆動制御する垂直走査回路および水平走査回
路、およびボンディング・パッド等を形成する液晶表示
装置の製造方法において、上記画素部、垂直走査回路、
水平走査回路およびボンディング・パッド等間の信号線
を共通の短絡線により接続する製造工程を含む製造方法
によって達成する。

（作　用）本発明は液晶工程中、画素部や垂直走査回路、水平走査
回路を構成するＴＰＴの端子を短絡して製造する工程を
有するから、製造中端子間に電位差がなく、したがって
液晶工程中に静電気が発生してもＴＰＴの静電破壊が阻
止される。

（実施例）以下１本発明の液晶表示装置の製造方法を図面を用いて
一実施例により説明する。

第１図は本発明の一実施例の製造過程における回路構成
図、第２図は第１図の画素部の部分平面図、第３図は第
２図におけるＥ−Ｆ線断面工程図である。

これらの図において、１は石英基板、２はトランジスタ
領域、３はゲート酸化膜、４はゲート電極、５はゲート
信号線、６はソース領域、７はドレイン領域、８は層間
絶縁膜、９はソース・コンタクト、１０はドレイン・コ
ンタクト、１１はソース信号線、１２はボンディング・
パッド、１３はコンタクト膜、１４は共通短絡線、１５
は画素電極、１６は保護膜、１７はエツチング用窓、１
８は液晶配向膜、１９は共通電極、２０は上面ガラス板
、２１は液晶、２２は画素部、２３は垂直走査回路、そ
して２４は水平走査回路である。

はじめに第３図の工程断面図を参照する。

まず石英基板１上に減圧ＣＶＤ法によって、厚さ０．２
／ｆｆｉ程度のポリシリコン層を形成し、フォトレジス
トをマスクとしてプラズマエツチングによりトランジス
タ領域２を形成する（第３図（ａ））。

次にチャネル領域を形成するために、熱酸化により厚さ
Ｏ，Ｉ７ｍ程度の酸化シリコン層を形成し、フォトレジ
ストをマスクに反応性イオンエツチングによりチャネル
領域とすべき部位上にゲート酸化膜３を形成する（同図
（ｂ）　）　。

その後、減圧ＣＶＤ法によって厚さ０．３−程度のポリ
シリコン層を形成し、フォトレジストをマスクとしてプ
ラズマエツチングによりポリシリコンによるゲート電極
４と、第２図に示すゲート信号線５とを形成する（同図
（Ｃ））。

次にフォトレジストをマスクにしてトランジスタ領域２
上に、Ｐ“またはＡｓ”を注入し、ｎ４領域のソース領
域６とドレイン領域７とを形成する（同図（ｄ））。

その後、常圧ＣＶＤ法によって厚さ１戸程度のＮＳＧ層
を形成し、フォトレジストをマスクにして反応性イオン
エツチングにより、ソース・コンタクト用窓Ｗとドレイ
ン・コンタクト用窓Ｗ′とを有する層間絶縁膜８を形成
する（同図（ｅ）　）。

次にＤＣバイアス・スパッタ法によって厚さ１−程度の
ＡＪ−８Ｌ合金層を形成し、フォトレジストをマスクと
したウェットエツチングにより、ソース・コンタクト９
、ドレイン・コンタクト１０を形成すると同時に、第２
図に示すソース信号ｇ１ｉと、第１図に示すボンディン
グ・パッド１２を形成する（同図（ｆ））。

そして画素電極として、たとえば、ＩＴＯ等の酸化膜を
用いるために、酸化膜の作成時にドレイン・コンタクト
１０のＡＪ−８ｉ合金が酸化されないように、ドレイン
・コンタクト１０を覆う、酸化されにくい金属、たとえ
ばＣｒ膜やＮｉ膜を、高周波マグネトロンスパッタ法に
より、３５０℃の成長温度で厚さ０．２．程度形成した
後、フォトレジストをマスクにしてウェットエツチング
により、コンタクト膜１３を形成する。このとき同時に
ゲート信号線５とソース信号線１１とボンディング・パ
ッド１２とを短絡する共通短絡１１Ａ１４（第１図）を
形成する（同図（ｇ））。

そして高周波マグネトロンスパッタ法により、厚さ０．
１−程度のＩＴＯ膜を形成した後、フォトレジストをマ
スクにしてウェットエツチングにより１画素電極１５を
形成する（同図（ｈ））。

そしてプラズマＣＶＤ法で厚さ０．２．程度の窒化シリ
コンによる保護膜１６を形成する（同図（ｉ））。

このとき、フォトレジストをマスクにしてウェットエツ
チングにより、上記共通短絡線１４が露出する第１図に
示すようなエツチング用窓１７を形成する。このように
第１図の画素部２２を形成すると同時に、前記のＣＭＯ
Ｓプロセスにより垂直走査回路２３と水平走査回路２４
を形成する。

その後、液晶工程によって、第１図に示す画素部２２に
ポリイミドによる液晶配向膜１８を形成し。

ラビングを行なってから液晶２１を注入し、石英基板１
と対向させて共通電極１９を形成した液晶封止用の上面
ガラス板２０を接着させる（同図（ｊ））。

最後に、エツチング用窓１７（第１図）を通じて共通短
絡線１４をエツチングすることにより、ゲート信号線５
．ソース信号線１１．およびボンディング・バッド１２
とを分離し本発明の液晶表示装置の製造方法が終る。

以上のように本発明の製造方法は製造過程で、ゲート信
号線５．ソース信号線１１．およびボンディング・バッ
ド１２を共通短絡する工程を設けて、製造中の静電気発
生を防止し画素部（ＴＰＴ）の破壊を阻止するものであ
る。

なお、上述した実施例はゲート電極として、シングルゲ
ート構造により説明したが、これはデュアルゲートに構
成されていても同様であり、またＴＰＴとしてＰ＋やＡ
ｓ”をイオン注入したｎ型トランジスタを使用したが、
これはＢ１をイオン注入したＰ型トランジスタであって
もよいこと、あるいは画素部、垂直走査回路、水平走査
回路またはＴＰＴの構造等について本発明が限定されな
いことは当然である。

（発明の効果）以上、説明して明らかなように本発明は液晶表示装置の
製造における画素部や、垂直走査回路や水平走査回路を
構成するＴＰＴの端子を短絡して製造するから、端子間
が同電位となって静電気が発生しても端子間に電位差が
なく、したがってＴＰＴの静電破壊が阻止される製造方
法であるから、製造の歩留りが向上し、信頼度の高い液
晶表示装置が製造できる大きな効果がある。

【図面の簡単な説明】

第１図ないし第３図は本発明の一実施例を説明する図で
、第１図は液晶表示装置の製造過程における回路構成図
、第２図は第１図の画素部の部分平面図、第３図は画素
部の製造過程における工程断面図、第４図、第５図は従
来例を説明する図で、第４図は液晶表示装置の平面概略
構成図、第５図は画素部の部分断面図である。１　・・・石英基板、　２・・・　トランジスタ領域、
　３・・・ゲート酸化膜、　４　・・・ゲート電極、　
５・・・ゲート信号線、　６　・・・ソース領域、　７
　・・・　ドレイン領域、　８・・・層間絶縁膜、　９
　・・・ソース・コンタクト膜　１０・・・　ドレイン
・コンタクト、１１・・・ソース信号線、１２・・・ボ
ンディング・パッド、１３・・・コンタクト膜、１４・
・・共通短絡線、１５・・・画素電極、１６・・・保護
膜、１７・・・エツチング用窓、１８・・・液晶配向膜
、１９・・・共通電極。２０・・・上面ガラス板、２１・・・液晶、２２・・・
画素部、２３・・・垂直走査回路、２４・・水平走査回
路。特許出願人　松下電子工業株式会社第１図第２図５−−−ブートイ言号練１１−　　ソース信号線１２・−・ボンテンンチバッド１４−　共ｊ１４絡腺１７−・−エツチング”用亡２２−−−Ａ大＠募２３・−垂直走査ｒＸｉ３ｉｇ２４−水平走置回路５−−−ゲニトイ言号井泉６−　ソース々頁女残７−−−ドしイン々頁を或９−　ソース・コンタクト１ｏ−ドレイン・コンタクト１１−　　ソースイ８号腺１５−Ｊシ貴電ね第３図第３図第４図４０−・０石失基版４３・・・ケートイ真憎４９−・ソー７号８号繰５０−・・ホ゛ンテ一ング・バッド５８・・−画素部５９・・・垂ｔｌ［疋籠回路６０・−水平走査ｒｆｆＪ路第５図４ｏ・−石英基板４１・・・ゲートｒ＃己バ興４２−ケート錫ツ盃４４−ソース々只太戚４５−・ドレイン々員力脱４６−Ｎ闇奪巨ｌＵ典４７・・・ソース・コンタクト４８・−ドレイン・コンタブト５１−ｍ−コンタクト膜５２・・−画素電池５３・・・４呆真−［月興５４・、・ミ廻嘉、ａ２Ｉｊ１５′ｌ嗅５５−・共蓮電
績５６・−上面力′ラス板５７・・・液晶

Claims

【特許請求の範囲】

基板上に、薄膜トランジスタを有する画素複数により構
成する画素部、その画素を駆動制御する垂直走査回路お
よび水平走査回路、およびボンディング・パッド等を形
成する液晶表示装置の製造方法において、上記画素部、
垂直走査回路、水平走査回路およびボンディング・パッ
ド等間の信号線を共通の短絡線により接続する製造工程
を含むことを特徴とする液晶表示装置の製造方法。