WO2018147332A1 - 撮像パネル及びその製造方法 - Google Patents

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WO2018147332A1
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insulating film
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克紀 美▲崎▼
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シャープ株式会社
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Definitions

  • the present invention relates to an imaging panel and a manufacturing method thereof.
  • An X-ray imaging apparatus that captures an X-ray image by an imaging panel including a plurality of pixel units is known.
  • irradiated X-rays are converted into electric charges by, for example, a photodiode.
  • the converted charge is read by operating a thin film transistor (hereinafter referred to as “TFT”) included in the pixel portion.
  • TFT thin film transistor
  • An X-ray image is obtained by reading out charges in this way.
  • Japanese Patent Application Laid-Open No. 2013-46043 discloses such an imaging panel.
  • the photodiode disclosed in Japanese Patent Application Laid-Open No. 2013-46043 has a PIN structure in which n-layer, i-layer, and p-layer semiconductor films are stacked.
  • An upper electrode made of a transparent conductive film is provided above the photodiode, and a lower electrode containing a metal such as aluminum is provided below the photodiode.
  • the upper electrode is connected to a common electrode
  • the terminals connected to the gate electrode and the source electrode of the thin film transistor and the bias wiring for supplying the bias voltage are simultaneously manufactured in the manufacturing process of the active region where the thin film transistor and the photodiode are provided.
  • the conductive film used for the pad portion of the terminal is made of the same material as the conductive film used for the bias wiring or photodiode electrode formed in the active region, the bias wiring or electrode in the active region is formed. In some cases, the conductive film that becomes the pad portion of the terminal may also disappear due to the etching process.
  • An object of the present invention is to provide an X-ray imaging panel and a method for manufacturing the same that can reliably form terminals simultaneously with the production of the active region and improve the production efficiency.
  • An imaging panel of the present invention that solves the above-described problems is an imaging panel that generates an image based on scintillation light obtained from X-rays that have passed through a subject, and includes a substrate, an active region and a terminal region on the substrate.
  • the active region includes a thin film transistor provided on the substrate, a first insulating film provided on the thin film transistor, a lower electrode provided on the first insulating film, A photoelectric conversion layer that is provided on the lower electrode and converts the scintillation light into an electric charge, an upper electrode provided on the photoelectric conversion layer, and spaced apart on the upper electrode, and a contact hole A second insulating film having a conductive layer, a conductive film disposed on the second insulating film, connected to the upper electrode through the contact hole, and disposed on the second insulating film.
  • a cover layer disposed between the first conductive layer and the second conductive layer at a position where the first opening is provided, the first conductive layer including the gate electrode; Any one element of the source electrode and the lower electrode; And the cover layer is at least one element disposed above the element made of the same material as the first conductive layer among the source electrode, the lower electrode, and the bias wiring. Consists of the same material.
  • the terminal can be reliably formed simultaneously with the production of the active region, and the production efficiency can be improved.
  • FIG. 1 is a schematic diagram illustrating an X-ray imaging apparatus according to an embodiment.
  • FIG. 2 is a schematic diagram illustrating a schematic configuration of the imaging panel illustrated in FIG. 1.
  • FIG. 3A is a plan view schematically showing one pixel portion of the imaging panel shown in FIG.
  • FIG. 3B is a cross-sectional view taken along line AA of the pixel shown in FIG. 3A.
  • 4A is a plan view schematically showing a G terminal region of the imaging panel shown in FIG.
  • FIG. 4B is a plan view schematically showing the S terminal and B terminal regions of the imaging panel shown in FIG.
  • FIG. 5A is a cross-sectional view of the G terminal shown in FIG.
  • FIG. 5B is a cross-sectional view of the SG contact shown in FIG.
  • FIG. 6A is a diagram for explaining a manufacturing process of a TFT region and a terminal region, and is a cross-sectional view showing a step of sequentially forming a gate insulating film, a gate electrode, a gate layer, and a TFT semiconductor layer on a substrate.
  • FIG. 6B is a cross-sectional view showing a process of forming a first insulating film on the semiconductor layer shown in FIG. 6A, forming a source electrode and a drain electrode in the TFT region, and forming a source layer in the terminal region.
  • FIG. 6A is a diagram for explaining a manufacturing process of a TFT region and a terminal region, and is a cross-sectional view showing a step of sequentially forming a gate insulating film, a gate electrode, a gate layer, and a TFT semiconductor layer on a substrate.
  • FIG. 6B is a cross-sectional view showing a process of forming a first insulating film on the semiconductor layer shown in FIG.
  • FIG. 6C is a cross-sectional view showing a process of forming the contact hole CH1 in the TFT region and the opening 103a in the terminal region shown in FIG. 6B.
  • FIG. 6D is a cross-sectional view illustrating a step of forming a second insulating film on the first insulating film in FIG. 6C.
  • FIG. 6E is a cross-sectional view showing a step of forming the opening of the second insulating film in the TFT region in FIG. 6D.
  • 6F is a cross-sectional view showing a step of forming a metal film in the TFT region and the terminal region shown in FIG. 6E.
  • 6G shows a case where a lower electrode is formed in the TFT region shown in FIG.
  • a lower electrode layer is formed in the terminal region, an n-type amorphous semiconductor layer, an intrinsic amorphous semiconductor layer, a p-type amorphous semiconductor layer, and a transparent conductive layer.
  • 6H is a cross-sectional view illustrating a process of forming an upper electrode in the TFT region illustrated in FIG. 6G and removing the semiconductor layer and the transparent conductive film in the terminal region.
  • FIG. 6I is a cross-sectional view showing a step of forming a photoelectric conversion layer in the TFT region shown in FIG. 6H.
  • FIG. 6J is a cross-sectional view showing a step of forming a third insulating film in the TFT region and the terminal region shown in FIG. 6I.
  • FIG. 6K is a cross-sectional view showing a process of forming a contact hole CH2 in the third insulating film in the TFT region shown in FIG. 6J and forming an opening 105a in the third insulating film in the terminal region.
  • 6L is a cross-sectional view showing a step of forming a fourth insulating film on the third insulating film in FIG. 6K.
  • FIG. 6M is a cross-sectional view showing a step of forming an opening in the fourth insulating film in the TFT region in FIG. 6L and removing the fourth insulating film in the terminal region.
  • FIG. 6N is a cross-sectional view showing a step of forming a metal film in the TFT region and the terminal region in FIG. 6M.
  • FIG. 6O is a cross-sectional view showing a process of patterning the transparent conductive film in FIG. 6N, forming a bias wiring in the TFT region, and forming a bias wiring layer in the terminal region.
  • FIG. 6P is a cross-sectional view showing a step of forming a transparent conductive film in the TFT region and the terminal region in FIG. 6O.
  • FIG. 6Q is a cross-sectional view showing a process of patterning the transparent conductive film in FIG. 6P, forming a conductive film in the TFT region, and forming a transparent conductive film in the terminal region.
  • FIG. 6R is a cross-sectional view showing a step of forming a fifth insulating film in the TFT region and the terminal region in FIG. 6Q.
  • FIG. 6S is a cross-sectional view showing a step of patterning the fifth insulating film in FIG. 6R to form the opening 107a of the fifth insulating film in the terminal region.
  • 6T is a cross-sectional view showing a step of forming a sixth insulating film on the fifth insulating film in FIG. 6S.
  • 6U is a cross-sectional view showing a step of patterning the sixth insulating film in FIG. 6T to remove the sixth insulating film in the terminal region.
  • FIG. 7 is a cross-sectional view illustrating a structural example of the G terminal, the S terminal, and the B terminal in the modification of the first embodiment.
  • FIG. 8 is a cross-sectional view showing the structure of a contact connecting the B terminal and the bias wiring shown in FIG.
  • FIG. 9 is a cross-sectional view showing the structure of the G terminal in the second embodiment.
  • FIG. 10 is a cross-sectional view illustrating a structural example of the G terminal, the S terminal, and the B terminal in the modified example (1).
  • FIG. 11 is a cross-sectional view illustrating a structural example of the G terminal, the S terminal, and the B terminal in the modified example (3).
  • FIG. 12 is a cross-sectional view illustrating a structural example of the G terminal, the S terminal, and the B terminal in the modified example (4).
  • FIG. 13 is sectional drawing which shows the structural example of G terminal, S terminal, and B terminal in a modification (5).
  • FIG. 14 is a cross-sectional view showing a structural example of the G terminal, the S terminal, and the B terminal in Modification (6).
  • FIG. 15 is a cross-sectional view showing a structural example of the G terminal, the S terminal, and the B terminal having a different structure from that of FIG. 14 in the modification (6).
  • FIG. 16 is a cross-sectional view showing a structural example of the G terminal, the S terminal, and the B terminal in Modification (7).
  • An imaging panel is an imaging panel that generates an image based on scintillation light obtained from an X-ray that has passed through a subject, and includes an active region and a terminal region on the substrate.
  • the active region includes a thin film transistor provided on the substrate, a first insulating film provided on the thin film transistor, a lower electrode provided on the first insulating film, A photoelectric conversion layer that is provided on the lower electrode and converts the scintillation light into an electric charge, an upper electrode provided on the photoelectric conversion layer, and spaced apart on the upper electrode, and a contact hole
  • a second insulating film including: a conductive film disposed on the second insulating film and connected to the upper electrode through the contact hole; and disposed on the second insulating film.
  • a first insulating film for a terminal which is made of the same material as the insulating film or the second insulating film, is provided on a part of the first conductive layer, and has a first opening;
  • a second conductive layer made of the same material as the conductive film, provided in an upper layer of the first insulating film for terminals, and overlapping the first conductive layer at a position where the first opening is provided;
  • a cover layer disposed between the first conductive layer and the second conductive layer at a position where the first opening is provided, the first conductive layer including the gate electrode; , Same as any one element of the source electrode and the lower electrode
  • the cover layer includes at least one element disposed in an upper layer than the element made of the same material as the first conductive layer among the source electrode, the lower electrode, and the bias wiring. Consists of the
  • the imaging panel has an active area and a plurality of terminal areas.
  • a first conductive layer, a terminal first insulating film, a second conductive layer, and a cover layer are provided on the substrate.
  • the first conductive layer is made of the same material as the gate electrode, the source electrode, or the lower electrode in the active region
  • the terminal first insulating film is made of the same material as the first insulating film in the active region.
  • the second conductive layer is provided above the first insulating film for terminals, is made of the same material as the conductive film in the active region, and overlaps the first conductive layer at a position where the first opening is provided.
  • the cover layer is made of the same material as at least one of the source electrode, the lower electrode, and the bias wiring, which is disposed above the element made of the same material as the first conductive layer.
  • the cover layer is disposed so as to overlap between the first conductive layer and the second conductive layer at a position where the first opening is provided. That is, the first conductive layer, the cover layer, and the second conductive layer are connected at a position where the first opening is provided. Therefore, the first conductive layer is unlikely to disappear by etching when forming an element in the active region made of at least the same material as the cover layer. Therefore, it is easy to produce the terminal region simultaneously with the production of the active region, and the production efficiency of the imaging panel can be improved.
  • first conductive layer, the cover layer, and the second conductive layer are connected to the position where the first opening is provided, that is, the same position in plan view. Therefore, connection failure can be suppressed as compared with the case where the first conductive layer, the cover layer, and the second conductive layer are connected at different positions.
  • the cover layer is the same as the lower electrode layer made of the same material as the lower electrode and the bias wiring.
  • the bias wiring layer may be made of a material (second configuration).
  • the lower electrode and the bias wiring in the active region are formed. Does not disappear due to etching.
  • the cover layer is the same as the lower electrode layer made of the same material as the lower electrode and the bias wiring. It may be composed of at least two layers of a bias wiring layer made of a material and a source layer made of the same material as the source electrode (third configuration).
  • the first conductive layer made of the same material as the gate electrode is covered with the cover layer made of at least two layers of the lower electrode layer, the bias wiring layer, and the source layer. Therefore, it is difficult to disappear by etching when forming the source electrode, the lower electrode, and the bias wiring in the active region.
  • a plurality of terminals are provided in the terminal region, and the first region in the region in which at least one of the plurality of terminals is provided in the terminal region.
  • the conductive layer may be connected to the gate electrode, and the first conductive layer in a region where another terminal is provided may be connected to the source electrode (fourth configuration).
  • the production efficiency of the imaging panel can be improved.
  • the gate electrode and the source electrode of the thin film transistor, the lower electrode, and the bias wiring may include the same material (fifth configuration).
  • the lower electrode layer and the bias wiring layer made of the same material as the lower electrode and the bias wiring are disposed on the first conductive layer, the lower electrode and the bias wiring are formed.
  • the first conductive layer is not lost by this etching.
  • An imaging panel manufacturing method is a manufacturing method of an imaging panel that generates an image based on scintillation light obtained from X-rays that have passed through a subject.
  • a thin film transistor is formed, a first insulating film is formed on the thin film transistor, a first contact hole penetrating the first insulating film is formed on the drain electrode of the thin film transistor, and the first Forming a conductive film for lower electrode covering the insulating film, etching the conductive film for lower electrode, and connecting the drain electrode to the drain electrode through the first contact hole on the first insulating film; Forming an electrode; forming a photoelectric conversion layer on the lower electrode; forming an upper electrode on the photoelectric conversion layer; forming a second insulating film covering the upper electrode; A second contact hole penetrating the insulating film is formed, a bias wiring conductive film is formed on the second insulating film, the bias wiring conductive film is etched, and a bias voltage is applied.
  • the terminal region of the thin film transistor is formed in the terminal region on the substrate.
  • a first conductive layer made of the same material as any one element of a gate electrode, a source electrode, or the lower electrode, and forming the first insulating film or the second insulating film
  • a first insulating film for a terminal made of the same material as the first insulating film or the second insulating film and having a first opening on a part of the first conductive layer In the step of forming a wiring, forming a conductive film connected to the upper electrode through the second contact hole, and forming the thin film transistor or the lower electrode, the terminal region of the thin film transistor is formed in the terminal region on the substrate.
  • the conductive film is made of the same material as the conductive film, and overlaps the first conductive layer at a position where the first opening is provided above the first insulating film for terminals.
  • a second conductive layer is formed, and at least one element is formed above the element made of the same material as the first conductive layer among the source electrode, the lower electrode, and the bias wiring.
  • the cover is made of the same material as the at least one element and is disposed between the first conductive layer and the second conductive layer at a position where the first opening is provided.
  • a layer is formed (first manufacturing method).
  • the terminal region is provided with the first conductive layer, the terminal first insulating film, the second conductive layer, and the cover layer on the substrate.
  • the first conductive layer is made of the same material as the gate electrode, the source electrode, or the lower electrode in the active region
  • the terminal first insulating film is made of the same material as the first insulating film in the active region.
  • the second conductive layer is provided above the first insulating film for terminals, is made of the same material as the conductive film in the active region, and overlaps the first conductive layer at a position where the first opening is provided.
  • the cover layer is made of the same material as at least one of the source electrode, the lower electrode, and the bias wiring, which is disposed above the element made of the same material as the first conductive layer.
  • the cover layer is disposed so as to overlap between the first conductive layer and the second conductive layer at a position where the first opening is provided. That is, the first conductive layer, the cover layer, and the second conductive layer are connected at a position where the first opening is provided.
  • the first conductive layer is hardly lost by etching when forming an element in the active region made of at least the same material as the cover layer. Therefore, it is easy to produce the terminal region simultaneously with the production of the active region, and the production efficiency of the imaging panel can be improved. Further, the first conductive layer, the cover layer, and the second conductive layer are connected to the position where the first opening is provided, that is, the same position in plan view. Therefore, connection failure can be suppressed as compared with the case where the first conductive layer, the cover layer, and the second conductive layer are connected at different positions.
  • the first conductive layer is disposed above the element made of the same material as the first conductive layer among the source electrode, the lower electrode, and the bias wiring. It is good also as a material with high etching selectivity with respect to the etching of the process of forming an element (2nd manufacturing method).
  • the first conductive layer is formed by etching in a step of forming an element disposed above the layer on which the first conductive layer is provided among the source electrode, the lower electrode, and the bias wiring. Does not disappear.
  • the lowermost layer in the cover layer in contact with the first conductive layer forms an element disposed in an upper layer than an element made of the same material as the lowermost layer among the source electrode, the lower electrode, and the bias wiring. It is good also as a material with high etching selectivity with respect to the etching of a process (3rd manufacturing method).
  • the lowermost layer is not lost by the etching in the step of forming the element disposed above the lowermost layer of the cover layer.
  • the conductive layer does not disappear.
  • the cover layer is formed in a step of forming the source electrode of the thin film transistor, formed in a step of forming the source layer made of the same material as the source electrode, and the bias wiring, A bias wiring layer made of the same material as the bias wiring, and the terminal region is made of the same material as the second insulating film in the step of forming the second insulating film;
  • a second insulating film for a terminal that covers the first insulating film and has a second opening inside the first opening is formed, and the source layer is connected to the first conductive layer in the first opening.
  • the first insulating film for terminals is formed on a part of the source layer, the bias wiring layer is formed on the second insulating film for terminals, and is formed in the second opening.
  • the second conductive layer connected to the source layer may be connected to the first conductive layer through the cover layer in the second opening overlapping the first opening ( Fourth manufacturing method).
  • the first opening and the second opening are provided.
  • the first conductive layer and the second conductive layer can be reliably connected to each other through the source layer and the bias wiring layer in the overlapping portion.
  • the source electrode and the source layer include a first material having a low etching selectivity with respect to etching when forming the lower electrode, and a first material having a high etching selectivity with respect to the etching.
  • the second insulating film and the terminal second insulating film are thicker than the first material, and the bias wiring and the bias wiring layer are formed. Is composed of a plurality of layers containing the first material, and the thickness of the bias wiring and the bias wiring layer is larger than the thickness of the first material of the source electrode and the source layer.
  • the first material of the source layer is easily etched by etching when forming the lower electrode, but the thickness of the second insulating film for terminal and the bias wiring layer is the same as that of the source layer. It is thicker than the thickness of one material. Therefore, when the first insulating film for terminals is formed on a part of the source layer, the first material of the source layer disappears by etching when forming the lower electrode, and the first insulating film for terminals Even if a gap is formed between the source layer and the source layer, the gap portion can be covered with the terminal second insulating film.
  • the second conductive layer is interposed in the second opening via the bias wiring layer and the source layer.
  • the first conductive layer can be reliably connected.
  • an element material that is not used for forming the cover layer has a stacked structure in which a plurality of materials are stacked,
  • the lowermost layer in the stacked structure may have lower etching selectivity than the element provided in the lower layer than the element with respect to the etching in the step of forming the element (sixth manufacturing method).
  • the lowermost layer material is easier to be etched than the element provided below the element, and the etching time is shorter.
  • the first conductive layer that becomes a portion hardly disappears.
  • FIG. 1 is a schematic diagram illustrating an X-ray imaging apparatus according to the present embodiment.
  • the X-ray imaging apparatus 1000 includes an imaging panel 1 and a control unit 2.
  • Control unit 2 includes a gate control unit 2A and a signal reading unit 2B.
  • the subject S is irradiated with X-rays from the X-ray source 3, and the X-ray transmitted through the subject S is converted into fluorescence (hereinafter referred to as scintillation light) by the scintillator 1 ⁇ / b> A disposed on the upper part of the imaging panel 1.
  • the X-ray imaging apparatus 1000 acquires an X-ray image by imaging scintillation light with the imaging panel 1 and the control unit 20.
  • FIG. 2 is a schematic diagram illustrating a schematic configuration of the imaging panel 1.
  • the imaging panel 1 is formed with a plurality of source wirings 10 and a plurality of gate wirings 11 intersecting with the plurality of source wirings 10.
  • the gate wiring 11 is connected to the gate control unit 2A, and the source wiring 10 is connected to the signal reading unit 2B.
  • the imaging panel 1 includes a TFT 13 connected to the source line 10 and the gate line 11 at a position where the source line 10 and the gate line 11 intersect.
  • a photodiode 12 is provided in a region (hereinafter referred to as a pixel) surrounded by the source wiring 10 and the gate wiring 11. In the pixel, the photodiode 12 converts the scintillation light obtained by converting the X-ray transmitted through the subject S into a charge corresponding to the light amount.
  • Each gate wiring 11 in the imaging panel 1 is sequentially switched to the selected state by the gate control unit 2A, and the TFT 13 connected to the selected gate wiring 11 is turned on.
  • the TFT 13 is turned on, a signal corresponding to the electric charge converted by the photodiode 12 is output to the signal reading unit 2B through the source line 10.
  • FIG. 3A is an enlarged plan view of one pixel portion of the imaging panel 1 shown in FIG.
  • the lower electrode 14 a, the photoelectric conversion layer 15, and the upper electrode 14 b constituting the photodiode 12 are disposed so as to overlap each other in the pixel surrounded by the gate wiring 11 and the source wiring 10.
  • a bias wiring 16 is arranged so as to overlap the gate wiring 11 and the source wiring 10 in plan view.
  • the bias wiring 16 supplies a bias voltage to the photodiode 12.
  • the TFT 13 includes a gate electrode 13a integrated with the gate wiring 11, a semiconductor active layer 13b, a source electrode 13c integrated with the source wiring 10, and a drain electrode 13d.
  • the pixel is provided with a contact hole CH1 for connecting the drain electrode 13d and the lower electrode 14a. Further, the pixel is provided with a transparent conductive film 17 disposed so as to overlap the bias wiring 16, and a contact hole CH2 for connecting the transparent conductive film 17 and the upper electrode 14b is provided.
  • FIG. 3B shows a cross-sectional view taken along line AA of the pixel shown in FIG. 3A.
  • the TFT 13 is formed on the substrate 101.
  • the substrate 101 is an insulating substrate such as a glass substrate, a silicon substrate, a heat-resistant plastic substrate, or a resin substrate.
  • a gate electrode 13 a integrated with the gate wiring 11 is formed on the substrate 101.
  • the gate electrode 13a and the gate wiring 11 are made of, for example, aluminum (Al), tungsten (W), molybdenum (Mo), molybdenum nitride (MoN), tantalum (Ta), chromium (Cr), titanium (Ti), copper ( Cu) or a metal thereof, an alloy thereof, or a metal nitride thereof.
  • the gate electrode 13a and the gate wiring 11 have a laminated structure in which a metal film made of molybdenum nitride and a metal film made of aluminum are laminated in this order. The thickness of these metal films is, for example, 100 nm for molybdenum nitride and 300 nm for aluminum.
  • the gate insulating film 102 is formed on the substrate 101 and covers the gate electrode 13a.
  • the gate insulating film 102 for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), or the like may be used.
  • the gate insulating film 102 is composed of a laminated film in which silicon oxide (SiOx) and silicon nitride (SiNx) are laminated in order, and the film thickness is 50 nm for silicon oxide (SiOx) and silicon nitride. (SiNx) is 400 nm.
  • a semiconductor active layer 13b and a source electrode 13c and a drain electrode 13d connected to the semiconductor active layer 13b are formed on the gate electrode 13a with the gate insulating film 102 interposed therebetween.
  • the semiconductor active layer 13 b is formed in contact with the gate insulating film 102.
  • the semiconductor active layer 13b is made of an oxide semiconductor.
  • the oxide semiconductor include InGaO 3 (ZnO) 5 , magnesium zinc oxide (MgxZn 1 -xO), cadmium zinc oxide (CdxZn 1 -xO), cadmium oxide (CdO), InSnZnO (In (indium), Sn (tin). ), Zn (zinc)), In (indium) -Al (aluminum) -Zn (zinc) -O (oxygen) system, or indium (In), gallium (Ga) and zinc (Zn) You may use the amorphous oxide semiconductor etc.
  • the oxide semiconductor materials of “amorphous” and “crystalline (including polycrystalline, microcrystalline, c-axis orientation)” can be used. In the case of a laminated structure, any combination is included (a specific combination is not excluded).
  • the semiconductor active layer 13b is made of an amorphous oxide semiconductor containing indium (In), gallium (Ga), and zinc (Zn) at a predetermined ratio, and the film thickness thereof is, for example, 70 nm.
  • the current can be reduced.
  • the off-leakage current of the TFT 13 is small, the off-leakage current of the photoelectric conversion layer 15 is also reduced, the QE (quantum efficiency) of the photoelectric conversion layer 15 is improved, and the X-ray detection sensitivity can be improved.
  • the source electrode 13 c and the drain electrode 13 d are formed in contact with the semiconductor active layer 13 b and the gate insulating film 102.
  • the source electrode 13 c is integrated with the source wiring 10.
  • the drain electrode 13d is connected to the lower electrode 14a through the contact hole CH1.
  • the source electrode 13c and the drain electrode 13d are formed on the same layer.
  • materials for the source electrode 13c and the drain electrode 13d indium tin oxide (ITO), indium zinc oxide (IZO), indium tin oxide containing silicon oxide (ITSO), indium oxide (In 2 O 3 ), A light-transmitting material such as tin oxide (SnO 2 ), zinc oxide (ZnO), titanium nitride, or a combination of them may be used as appropriate.
  • the source electrode 13c and the drain electrode 13d may be a laminate of a plurality of metal films, for example.
  • the source electrode 13c, the source wiring 10, and the drain electrode 13d are a metal film made of molybdenum nitride (MoN), a metal film made of aluminum (Al), and a metal made of molybdenum nitride (MoN).
  • MoN molybdenum nitride
  • Al aluminum
  • MoN molybdenum nitride
  • the metal film made of molybdenum nitride (MoN) in the lower layer is 100 nm
  • the metal film made of aluminum (Al) is 500 nm
  • the metal film made of molybdenum nitride (MoN) in the upper layer is 50 nm.
  • a first insulating film 103 is provided so as to cover the source electrode 13c and the drain electrode 13d.
  • the first insulating film 103 may have a single layer structure made of silicon oxide (SiO 2 ) or silicon nitride (SiN), or may have a stacked structure in which silicon nitride (SiN) and silicon oxide (SiO 2 ) are stacked in this order.
  • the second insulating film 104 is formed on the first insulating film 103.
  • the second insulating film 104 is made of, for example, an organic transparent resin such as an acrylic resin or a siloxane resin, and has a film thickness of 2.5 ⁇ m, for example.
  • the lower electrode 14a is made of, for example, a metal film made of molybdenum nitride (MoN) and has a film thickness of 200 ⁇ m, for example.
  • MoN molybdenum nitride
  • a photoelectric conversion layer 15 having a width in the x-axis direction smaller than that of the lower electrode 14a is formed on the lower electrode 14a.
  • the photoelectric conversion layer 15 has a PIN structure in which an n-type amorphous semiconductor layer 151, an intrinsic amorphous semiconductor layer 152, and a p-type amorphous semiconductor layer 153 are sequentially stacked.
  • the n-type amorphous semiconductor layer 151 is made of amorphous silicon doped with an n-type impurity (for example, phosphorus).
  • the film thickness of the n-type amorphous semiconductor layer 151 is, for example, 30 nm.
  • the intrinsic amorphous semiconductor layer 152 is made of intrinsic amorphous silicon.
  • the intrinsic amorphous semiconductor layer 152 is formed in contact with the n-type amorphous semiconductor layer 151.
  • the film thickness of the intrinsic amorphous semiconductor layer is, for example, 1000 nm.
  • the p-type amorphous semiconductor layer 153 is made of amorphous silicon doped with a p-type impurity (for example, boron).
  • the p-type amorphous semiconductor layer 153 is formed in contact with the intrinsic amorphous semiconductor layer 152.
  • the thickness of the p-type amorphous semiconductor layer 153 is, for example, 5 nm.
  • the upper electrode 14b is formed on the p-type amorphous semiconductor layer 153.
  • the upper electrode 14 b has a smaller width in the x-axis direction than the photoelectric conversion layer 15.
  • the upper electrode 14b is made of, for example, ITO (Indium Tin Oxide) and has a film thickness of, for example, 70 nm.
  • a third insulating film 105 is formed so as to cover the photodiode 12.
  • the third insulating film 105 is an inorganic insulating film made of, for example, silicon nitride (SiN), and the film thickness thereof is, for example, 300 nm.
  • a contact hole CH2 is formed at a position overlapping the upper electrode 14b.
  • a fourth insulating film 106 is formed in a portion excluding the contact hole CH2.
  • the fourth insulating film 106 is made of an organic transparent resin made of, for example, an acrylic resin or a siloxane resin, and has a film thickness of, for example, 2.5 ⁇ m.
  • a bias wiring 16 is formed on the fourth insulating film 106.
  • a transparent conductive film 17 is formed on the fourth insulating film 106 so as to overlap the bias wiring 16.
  • the transparent conductive film 17 is in contact with the upper electrode 14b in the contact hole CH2.
  • the bias wiring 16 is connected to the control unit 2 (see FIG. 1).
  • the bias wiring 16 applies a bias voltage input from the control unit 2 to the upper electrode 14b through the contact hole CH2.
  • the bias wiring 16 has a laminated structure in which, for example, a metal film made of molybdenum nitride (MoN), a metal film made of aluminum (Al), and a metal film made of titanium (Ti) are sequentially laminated.
  • the film thicknesses of molybdenum nitride (MoN), aluminum (Al), and titanium (Ti) are, for example, 100 nm, 300 nm, and 50 nm.
  • a fifth insulating film 107 is formed on the fourth insulating film 106 so as to cover the transparent conductive film 17.
  • the fifth insulating film 107 is an inorganic insulating film made of, for example, silicon nitride (SiN), and the film thickness thereof is, for example, 200 nm.
  • a sixth insulating film 108 is formed on the fifth insulating film 107.
  • the sixth insulating film 108 is made of an organic transparent resin made of, for example, an acrylic resin or a siloxane resin, and has a film thickness of 2.0 ⁇ m, for example.
  • 4A and 4B are plan views in which a part of the area outside the pixel area (hereinafter referred to as an active area) of the imaging panel 1 is enlarged.
  • 4A shows a terminal (hereinafter referred to as a G terminal) 31 for connecting the gate electrode 13a and the gate wiring 11 and the gate control unit 2A (see FIG. 1) 31 shown in FIG. 3A, and the G terminal 31 and the gate wiring 11 together.
  • a region (G terminal region) provided with a contact (SG contact) 40A to be connected is shown.
  • S terminal 32 for connecting the source electrode 31c and the source wiring 10 shown in FIG. 3A and the signal readout section 2B (refer to FIG. 1)
  • the bias wiring 16 shown in FIG. A region provided with a terminal (hereinafter referred to as B terminal) 33 for connecting to the unit 2 and a contact (hereinafter referred to as SB contact) 40B for connecting the B terminal 33 to the bias wiring 16 are provided.
  • a region (SB terminal region) is shown.
  • FIG. 5A is a cross-sectional view of the BB line at the G terminal 31 and the B′-B ′ line at the S terminal 32 and the B terminal 33 shown in FIGS. 4A and 4B.
  • 5B is a cross-sectional view taken along line CC of the SG contact 40A shown in FIG. 4A
  • FIG. 5C is a cross-sectional view taken along line DD of the SB contact 40B shown in FIG. 4B.
  • the configurations of the G terminal 31, the S terminal 32, the B terminal 33, the SG contact 40A, and the SB contact 40B will be described with reference to FIGS. 5A to 5C.
  • G terminal 31, S terminal 32, B terminal 33 As shown in FIG. 5A, the G terminal 31, the S terminal 32, and the B terminal 33 (hereinafter referred to as terminals 31 to 33) have a common structure.
  • the gate insulating film 102 is disposed on the substrate 101 for the terminals 31 to 33.
  • the gate insulating film 102 is formed integrally with the gate insulating film 102 (see FIG. 3B) provided in the active region.
  • a source layer 100 is disposed on the gate insulating film 102.
  • the source layer 100 is made of the same material as the source electrode 13c and the source wiring 10 (see FIG. 3A) provided in the active region.
  • the first insulating film 103 is spaced apart and contact holes CH3 (CH3a, CH3b, CH3b) are provided.
  • the first insulating film 103 in the terminals 31 to 33 is formed integrally with the first insulating film 103 (see FIG. 3B) provided in the active region.
  • a lower electrode layer 1401 connected to the source layer 100 through the contact hole CH3 is disposed on the first insulating film 103.
  • the lower electrode layer 1401 is made of the same material as the lower electrode 14a (see FIG. 3B) provided in the active region.
  • a third insulating film 105 is disposed on the lower electrode layer 1401 and the first insulating film 103.
  • the third insulating film 105 in the terminals 31 to 33 is formed integrally with the third insulating film 105 (see FIG. 3B) provided in the active region.
  • a bias wiring layer 1601 connected to the lower electrode layer 1401 in the contact hole CH3 is disposed on the third insulating film 105.
  • the bias wiring layer 1601 is made of the same material as the bias wiring 16 (see FIG. 3B) provided in the active region.
  • a transparent conductive film 1701 is disposed on the bias wiring layer 1601.
  • the transparent conductive film 1701 is made of the same material as the transparent conductive film 17 (see FIG. 3B) provided in the active region.
  • the fifth insulating film 107 is disposed outside the contact hole CH3.
  • the fifth insulating film 107 in the terminals 31 to 33 is formed integrally with the fifth insulating film 107 (see FIG. 3B) provided in the active region.
  • the source layer 100 at the G terminal 31 is connected to the gate line 11 at the SG contact 40A.
  • a gate layer 110a made of the same material as the gate wiring 11 is disposed on the substrate 101, and the gate insulating film 102 is separated from the gate layer 110a.
  • the contact hole CH4a is formed.
  • a source layer 100a connected to the gate layer 110a via the contact hole CH4a is disposed.
  • the source layer 100a is made of the same material as the source layer 100.
  • the first insulating film 103 is arranged on the source layer 100a so as to cover the source layer 100a.
  • a second insulating film 104, a third insulating film 105, a fourth insulating film 106, a fifth insulating film 107, and a sixth insulating film 108 are sequentially stacked.
  • the first insulating film 103, the second insulating film 104, the third insulating film 105, the fourth insulating film 106, the fifth insulating film 107, and the sixth insulating film 108 in the S--G contact 40A are respectively disposed in the active region.
  • the first insulating film 103, the second insulating film 104, the third insulating film 105, the fourth insulating film 106, the fifth insulating film 107, and the sixth insulating film 108 are made of the same material.
  • the source layer 100 at the B terminal 33 is connected to the bias wiring 16 at the SB contact 40B.
  • the source layer 100a and a transparent conductive film 160a made of the same material as the bias wiring 16 are connected via a contact hole CH4b.
  • a first insulating film 103, a second insulating film 104, a third insulating film 105, a fourth insulating film 106, a fifth insulating film 107, and a sixth insulating film 108 are sequentially stacked on the source layer 100a.
  • the contact hole CH4b penetrates the first insulating film 103, the second insulating film 104, the third insulating film 105, the fourth insulating film 106, and the fifth insulating film 107 on the source layer 100a.
  • the first insulating film 103, the second insulating film 104, the third insulating film 105, the fourth insulating film 106, the fifth insulating film 107, and the sixth insulating film 108 in the SB contact 40B are respectively disposed in the active region.
  • the first insulating film 103, the second insulating film 104, the third insulating film 105, the fourth insulating film 106, the fifth insulating film 107, and the sixth insulating film 108 are made of the same material.
  • 6A to 6U are cross-sectional views showing respective manufacturing steps of the TFT region in which the TFT 13 is provided in the active region of the imaging panel 1 and the terminal region in which the terminals 31 to 33 are provided.
  • a metal film made of molybdenum nitride and a metal film made of aluminum are formed in this order on the substrate 101 by, for example, sputtering, and photolithography and wet etching are performed. Pattern the metal film.
  • the gate electrode 13a is formed in the TFT region.
  • the gate wiring 11 is formed.
  • a gate insulating film 102 in which silicon oxide (SiOx) and silicon nitride (SiNx) are sequentially stacked is formed so as to cover the gate electrode 13a.
  • a semiconductor layer 130 made of an amorphous oxide semiconductor containing indium (In), gallium (Ga), and zinc (Zn) at a predetermined ratio is formed over the gate insulating film 102.
  • a photolithography method and dry etching are performed, the semiconductor layer 130 is patterned, the semiconductor active layer 13b is formed in the TFT region, and the semiconductor layer 130 in the terminal region is removed. Thereafter, molybdenum nitride (MoN), aluminum (Al), and molybdenum nitride (MoN) are formed on the gate insulating film 102 in the TFT region and the terminal region so as to cover the semiconductor active layer 13b by, for example, sputtering. Are formed in this order. Then, photolithography and wet etching are performed to pattern these metal films.
  • MoN molybdenum nitride
  • Al aluminum
  • MoN molybdenum nitride
  • the source electrode 13c and the drain electrode 13d that are spaced apart on the semiconductor active layer 13b are formed, and the TFT 13 is formed. Further, the source layer 100 is formed on the gate insulating film 102 in the terminal region. Then, a first insulating film 103 made of silicon nitride (SiN) is formed using, for example, a plasma CVD method so as to cover the TFT 13 and the source layer 100 (see FIG. 6B).
  • SiN silicon nitride
  • a second insulating film 104 made of an acrylic resin or a siloxane resin is applied on the first insulating film 103 by, for example, a slit coating method (see FIG. 6D).
  • an opening 104a of the second insulating film 104 is formed on the contact hole CH1 in the TFT region by photolithography, and the second insulating film 104 in the terminal region is removed (see FIG. 6E).
  • a metal film 140 made of molybdenum nitride (MoN) is formed in the TFT region and the terminal region by, for example, a sputtering method so as to cover the second insulating film 104 in the TFT region (see FIG. 6F).
  • the metal film 140 is patterned by performing a photolithography method and wet etching. Thereby, the lower electrode 14a connected to the drain electrode 13d through the contact hole CH1 is formed on the second insulating film 104 in the TFT region.
  • a lower electrode layer 1401 connected to the source layer 100 through the opening 103a is formed on the first insulating film 103 in the terminal region. At this time, since the lower electrode layer 1401 is formed in the terminal region, the source layer 100 in the terminal region is not etched and disappears by wet etching when forming the lower electrode 14a.
  • the n-type amorphous semiconductor layer 151, the intrinsic amorphous semiconductor layer 152, and the p-type amorphous semiconductor layer 153 are sequentially formed so as to cover the lower electrode 14a and the lower electrode layer 1401, for example, by plasma CVD. Form a film.
  • a transparent conductive film 240 made of, for example, ITO is formed on the p-type amorphous semiconductor layer 153 (see FIG. 6G).
  • the transparent conductive film 240 is patterned by performing a photolithography method and dry etching.
  • the upper electrode 14b is formed on the p-type amorphous semiconductor layer 153 in the TFT region, and the p-type amorphous semiconductor layer 153, the intrinsic amorphous semiconductor layer 152, and the n-type amorphous semiconductor in the terminal region.
  • the layer 153 and the transparent conductive film 240 are removed. (See FIG. 6H).
  • the photoelectric conversion layer 15 having a smaller width in the x-axis direction than the lower electrode 14a and a larger width in the x-axis direction than the upper electrode 14b is formed in the TFT region. (See FIG. 6I).
  • a third insulating film 105 made of silicon nitride (SiN) is formed in the TFT region and the terminal region by, for example, plasma CVD so as to cover the photoelectric conversion layer 15 (see FIG. 6J).
  • the third insulating film 105 is patterned by photolithography and wet etching. Thereby, a contact hole CH2 penetrating the third insulating film 105 is formed on the upper electrode 14b in the TFT region.
  • the opening 105a of the third insulating film 105 is formed on the lower electrode layer 1401 in the terminal region at a position overlapping the opening 103a. As a result, a contact hole CH3 including the opening 103a and the opening 105a is formed in the terminal region (see FIG. 6K).
  • a fourth insulating film 106 made of an acrylic resin or a siloxane resin is formed by, for example, a slit coating method so as to cover the third insulating film 105 (see FIG. 6L).
  • the fourth insulating film 106 is patterned by performing photolithography and wet etching. As a result, an opening 106a of the fourth insulating film 106 is formed on the contact hole CH2 in the TFT region, and the fourth insulating film 106 in the terminal region is removed (see FIG. 6M).
  • molybdenum nitride (MoN), aluminum (Al), titanium (Ti), and the like are formed by sputtering, for example. Are sequentially deposited (see FIG. 6N).
  • the bias wiring 16 is formed in the TFT region, and the bias wiring layer 1601 connected to the lower electrode layer 1401 in the contact hole CH3 is formed in the terminal region (see FIG. 6O). Since the bias wiring layer 1601 connected to the lower electrode layer 1401 is formed in the terminal region, the source layer 100 in the terminal region is covered with the lower electrode layer 1401 and the bias wiring layer 1601. Therefore, the source layer 100 in the terminal region is not etched and disappears by wet etching when the bias wiring 16 is formed.
  • a transparent conductive film 170 made of ITO is formed by sputtering, for example, so as to cover the fourth insulating film 106 and the bias wiring 16 in the TFT region and the third insulating film 105 and the bias wiring layer 1601 in the terminal region. (See FIG. 6P).
  • the transparent conductive film 170 is patterned by performing a photolithography method and dry etching. Thereby, a transparent conductive film 17 connected to the bias wiring 16 in the TFT region and connected to the upper electrode 14b via the contact hole CH2 is formed. In the terminal region, a transparent conductive film 1701 connected to the bias wiring layer 1601 is formed in the contact hole CH3 (see FIG. 6Q).
  • a fifth insulating film 107 made of silicon nitride (SiN) is formed by, eg, plasma CVD so as to cover the transparent conductive films 17 and 1701 in the TFT region and the terminal region (see FIG. 6R).
  • the fifth insulating film 107 is patterned by photolithography and wet etching. As a result, the opening 107a of the fifth insulating film 107 is formed in the region where the contact hole CH3 is provided on the transparent conductive film 1701 in the terminal region (see FIG. 6S).
  • a sixth insulating film 108 made of an acrylic resin or a siloxane resin is applied on the fifth insulating film 107 by, for example, a slit coating method (see FIG. 6T).
  • the sixth insulating film 108 in the terminal region is patterned, and the sixth insulating film 108 is removed (see FIG. 6U).
  • the terminals 31 to 33 have a common structure.
  • the lower electrode layer 1401, the bias wiring layer 1601, and the transparent conductive film 1701 overlap as a cover layer for the pad portion in the contact hole CH3 on the source layer 100 to be the pad portion.
  • the source layer 100 includes the same material as the lower electrode 14a and the bias wiring 16, the lower electrode 14a and the bias wiring 16 are formed when the surface of the source layer 100 is not covered with the lower electrode layer 1401 and the bias wiring layer 1601.
  • the source layer 100 is etched by wet etching.
  • the source layer 100 in the terminal region is covered with the lower electrode layer 1401 and the bias wiring layer 1601, even when the lower electrode 14a and the bias wiring 16 are formed, wet etching is performed.
  • the source layer 100 does not disappear. Therefore, each terminal can be reliably formed in the manufacturing process of the TFT region.
  • the terminals 31 to 33 in the present embodiment are formed by overlapping the source layer 100, the lower electrode layer 1401, the bias wiring layer 1601, and the transparent conductive film 1701 in one contact hole CH3. That is, each of these terminals has a common contact hole for connecting each layer.
  • contact holes for connecting the source layer 100 and the lower electrode layer 1401, the lower electrode layer 1401 and the bias wiring layer 1601, and the bias wiring layer 1601 and the transparent conductive film 1701 are formed at different positions. If this occurs, reconnection of each layer occurs. In this case, connection failure is likely to occur in the terminal due to connection between layers, but in this embodiment, connection failure in the terminal is unlikely to occur because there is no such connection between layers.
  • X-ray imaging apparatus 1000 Opera of the X-ray imaging apparatus 1000 shown in FIG. 1 will be described.
  • the control unit 2 applies a predetermined voltage (bias voltage) to the bias wiring 16 (see FIG. 3A and the like).
  • X-rays emitted from the X-ray source 3 pass through the subject S and enter the scintillator 1A.
  • the X-rays incident on the scintillator 1A are converted into fluorescence (scintillation light), and the scintillation light enters the imaging panel 1.
  • the photodiode 12 When scintillation light is incident on the photodiode 12 provided in each pixel in the imaging panel 1, the photodiode 12 changes the electric charge according to the amount of scintillation light.
  • a signal corresponding to the electric charge converted by the photodiode 12 has the TFT 13 (see FIG. 3A, etc.) turned on by the gate voltage (positive voltage) output from the gate control unit 2A through the gate wiring 11.
  • the signal is read out by the signal reading unit 2B (see FIG. 2 and the like) through the source wiring 10. Then, an X-ray image corresponding to the read signal is generated in the control unit 2.
  • FIG. 7 is a cross-sectional view showing the structure of the G terminal 311, the S terminal 312, and the B terminal 313 in this modification.
  • symbol as 1st Embodiment is attached
  • the G terminal 311, the S terminal 312, and the B terminal 313 of the present modification have a gate layer 110 made of the same material as the gate electrode 13 a and the gate wiring 11 on the substrate 101.
  • the gate insulating film 102 is spaced apart.
  • a first insulating film 103 is disposed on the gate insulating film 102, and an opening CHa penetrating the gate insulating film 102 and the first insulating film 103 is formed.
  • a lower electrode layer 1401 is disposed on the first insulating film 103 so as to be in contact with the gate layer 110 through the contact hole CH31.
  • a third insulating film 105 having an opening 105a is disposed at a position overlapping the opening CHa, and a contact hole CH31 including the openings CHa and 105a is formed.
  • a bias wiring layer 1601 connected to the lower electrode layer 1401 in the contact hole CH31 is disposed on the third insulating film 105.
  • a transparent conductive film 1701 is disposed on the third insulating film 105 so as to cover the bias wiring layer 1601, and the fifth insulating film 107 is disposed on the transparent conductive film 1701 outside the contact hole CH31. Yes.
  • a gate insulating film 102 is formed so as to cover the gate layer 110, and a metal film constituting the source electrode 13c and the drain electrode 13d is formed on the gate insulating film 102. .
  • the metal film constituting the source electrode 13c and the drain electrode 13d provided in the terminal region is removed by wet etching when forming the source electrode 13c and the drain electrode 13d.
  • the gate insulating film 102 is provided over the gate layer 110, the gate layer 110 is not lost by wet etching.
  • the gate layer 110 and the gate wiring 11 are made of the same material, a contact for connecting the G terminal 311 and the gate wiring 11 is not necessary.
  • the S terminal 312 is connected to the SG contact similar to the SG contact 40A shown in FIG. 5B in order to connect the gate layer 110 and the source wiring 10 in the S terminal 312.
  • the B terminal 313 is connected to a contact (GB contact) that connects the gate layer 110 and the bias wiring 16.
  • FIG. 8 is a cross-sectional view showing the structure of the GB contact.
  • a gate layer 110b made of the same material as that of the gate wiring 11 and a transparent conductive film 160b made of the same material as that of the bias wiring 16 are connected through a contact hole CH4c.
  • a gate insulating film 102, a first insulating film 103, a second insulating film 104, a third insulating film 105, a fourth insulating film 106, a fifth insulating film 107, and a sixth insulating film 108 are sequentially formed. Are stacked.
  • the contact hole CH4c penetrates the gate insulating film 102, the first insulating film 103, the second insulating film 104, the third insulating film 105, the fourth insulating film 106, and the fifth insulating film 107 on the gate layer 110b. .
  • the gate layer 110 that is, the pad portion in each of the terminals 311 to 313 is covered with a cover layer including the lower electrode layer 1401 and the bias wiring layer 1601. Therefore, even when the gate layer 110 contains the same material as the lower electrode 14a and the bias wiring 16, the gate layer 110 is not lost by wet etching when the lower electrode 14a and the bias wiring 16 are formed.
  • the gate layer 110 is provided below the source layer 100, the connection portion of the gate layer 110, the lower electrode layer 1401, the bias wiring 16, and the transparent conductive film 1701 is provided in the lower layer than in the first embodiment. It is done. For this reason, it is possible to make the connection portion less susceptible to scratches and the like that occur when the imaging panel is manufactured.
  • the S terminal and the B terminal in the present embodiment have a common structure with the S terminal 32 and the B terminal 33 (see FIG. 5A) in the first embodiment described above, and the G terminal has a structure different from the S terminal and the B terminal.
  • FIG. 9 is a cross-sectional view of the G terminal in the present embodiment.
  • the G terminal 321 in the present embodiment has a terminal structure similar to that of the modified example of the first embodiment described above. That is, the G terminal 321 uses the gate layer 110 for the pad portion. In this case, since the gate layer 110 and the gate wiring 11 are made of the same material, the G terminal 321 does not need a contact for connecting to the gate wiring 11.
  • FIG. 10 is a cross-sectional view showing a structural example of the G terminal, the S terminal, and the B terminal in this modification.
  • the G terminal 341, the S terminal 342, and the B terminal 343 in this modified example are a cover layer of the gate layer 110 to be a pad portion, and further between the gate layer 110 and the lower electrode layer 1401, A source layer 100 c made of the same material as the electrode 13 d and the source wiring 10 is provided.
  • the source layer 100 c is formed on the gate insulating film 102 and is connected to the gate layer 110 through an opening 102 a provided in the gate insulating film 102.
  • the opening 102a of the gate insulating film 102 is formed by performing dry etching using a photolithography method after the gate insulating film 102 is formed.
  • the first insulating film 103 is provided outside the opening 102a on the gate insulating film 102 and the source layer 100c, and has an opening 103a at a position overlapping the opening 102a.
  • the lower electrode layer 1401 is provided on the first insulating film 103 so as to be connected to the source layer 100c in the opening 103a.
  • a third insulating film 105 having an opening 105a is disposed at a position overlapping the openings 102a and 103a.
  • a contact hole CH32 is formed by the openings 102a, 103a, and 105a.
  • the pad portion made of the gate layer 110 is covered with a cover layer including the source layer 100c, the lower electrode layer 1401, and the bias wiring layer 1601, and thus the pad portion disappears by etching in the process of forming the active region. do not do.
  • the gate layer 100 has a structure in which molybdenum nitride (MoN) is stacked on the upper layer and aluminum (Al) is stacked on the lower layer, but tungsten (W) is stacked on the upper layer and tantalum nitride (TaN) is stacked on the lower layer.
  • the structure may be sufficient.
  • the source layer 100c has a structure in which molybdenum nitride (MoN) is laminated on the upper layer, aluminum (Al) is laminated on the intermediate layer, and molybdenum nitride (MoN) is laminated on the lower layer, but the upper layer is made of copper (Cu), The structure which laminated
  • the bias wiring layer 1601 has a structure in which molybdenum nitride (MoN) is laminated on the upper layer, aluminum (Al) is laminated on the intermediate layer, and molybdenum nitride (MoN) is laminated on the lower layer. ), An alloy of aluminum (Al) and neodymium (Nd) in the intermediate layer, and molybdenum niobium (MoNb) in the lower layer may be laminated.
  • the gate layer 100 is etched by dry etching in which a chlorine-based gas and a fluorine-based gas are mixed, and the source layer 100c is etched by wet etching using a mixed acid solution and dry etching using a chlorine-based gas. I do. Further, the lower electrode layer 1401 and the bias wiring layer 1601 are etched by wet etching using a mixed acid solution similar to that for the source layer.
  • the gate layer 110 in FIG. 7 has a structure in which molybdenum nitride (MoN) and aluminum (Al) are laminated.
  • MoN molybdenum nitride
  • Al aluminum
  • the upper layer molybdenum nitride. Titanium (Ti) is used instead of the ride (MoN).
  • the substrate is wet with an etching solution using acetic acid, nitric acid, and phosphoric acid. Etching is performed.
  • the gate layer 110 is not lost by wet etching.
  • the source electrode 13c and the drain electrode 13d are molybdenum nitride (MoN) as an upper layer, aluminum (Al) as an intermediate layer, and titanium as a lower layer. (Ti) may be stacked and wet etching and dry etching may be performed so that the gate layer 110 is not lost.
  • the thickness of titanium (Ti) provided in the lower layer is preferably 80 nm or less.
  • molybdenum nitride (MoN) and aluminum (Al) formed in the upper layer and the intermediate layer are wet-etched with an etchant using, for example, acetic acid, nitric acid, and phosphoric acid. To do. Thereafter, the titanium (Ti) formed in the lower layer is dry-etched using, for example, a chlorine-based gas.
  • MoN molybdenum nitride
  • Ti which is an upper layer of the gate layer 110
  • the pad portion made of the gate layer 110 is not lost by dry etching.
  • FIG. 11 is a cross-sectional view showing a structural example of the G terminal, the S terminal, and the B terminal in this modification.
  • the source layer 100d connected to the gate layer 110 via the opening 102a of the gate insulating film 102 is formed on the gate layer 110 serving as a pad portion. Is provided.
  • the source electrode 13c, the drain electrode 13d, and the source wiring 10 have a laminated structure in which molybdenum nitride (MoN) is laminated on the upper layer, aluminum (Al) is laminated on the intermediate layer, and titanium (Ti) is laminated on the lower layer.
  • MoN molybdenum nitride
  • Al aluminum
  • Ti titanium
  • the source layer 100d is composed of the lower layer titanium (Ti) because the upper layer molybdenum nitride (MoN) and the intermediate layer aluminum (Al) disappear by wet etching when the lower electrode 14a is formed.
  • a source layer 100d made of molybdenum nitride (MoN) as an upper layer, aluminum (Al) as an intermediate layer, and titanium (Ti) as a lower layer is formed on the gate insulating film 102, and then an opening is formed on the source layer 100d.
  • a first insulating film 103 having an opening 103a at a position overlapping with 102a is formed.
  • a metal film 140 (see FIG. 6F) constituting the lower electrode 14 is formed on the first insulating film 103, and the metal film 140 in the terminal region is wetted with an etchant using, for example, acetic acid, nitric acid, or phosphoric acid. Etch.
  • the upper layer molybdenum nitride (MoN) and the intermediate layer aluminum (Al) in the source layer 100d disappear.
  • titanium (Ti) in the lower layer remains because of high etching selectivity with respect to molybdenum nitride (MoN) and aluminum (Al). Therefore, the pad portion made of the gate layer 110 is not lost.
  • the end portion of the first insulating film 103 on the opening 103a side is side-etched, and the end portion of the first insulating film 103 on the opening 103a side becomes an overhang shape.
  • the third insulating film 105 has an opening 105 a inside the opening 103 a of the first insulating film 103.
  • the opening 105a of the third insulating film 105 is formed outside the opening 103a of the first insulating film 103, the bias wiring layer 1601 and the transparent conductive film 1701 are likely to be disconnected in the overhang-shaped portion. Therefore, with this configuration, disconnection of the bias wiring layer 1601 and the transparent conductive film 1701 can be prevented.
  • the thickness of the third insulating film 105 is preferably larger than the total thickness of the upper layer and the intermediate layer that disappear in the source layer 100d. With this configuration, disconnection of the bias wiring layer 1601 and the transparent conductive film 1701 can be prevented. Further, molybdenum nitride (MoN), aluminum (Al), and molybdenum nitride (MoN) constituting the bias wiring layer 1601 are films more than molybdenum nitride (MoN) and aluminum (Al) of the source layer 100d before etching. A thicker one is preferred. With this configuration, disconnection of the bias wiring layer 1601 and the transparent conductive film 1701 can be further prevented.
  • MoN molybdenum nitride
  • Al aluminum
  • MoN molybdenum nitride
  • the example in which the source electrode 13c, the drain electrode 13d, the source wiring 10, and the source layer 100d contain titanium (Ti) has been described.
  • molybdenum nitride (MoN) is laminated on the upper layer
  • aluminum (Al) is laminated on the intermediate layer
  • titanium (Ti) is laminated on the lower layer.
  • MoN molybdenum nitride
  • Al aluminum
  • Ti titanium
  • FIG. 12 is a cross-sectional view showing a structural example of the G terminal, the S terminal, and the B terminal in this modification.
  • the G terminal 361, the S terminal 362, and the B terminal 363 in the present modification are provided on the gate layer 110 with the source layer 100e connected to the gate layer 110 through the opening 102a of the gate insulating film 102.
  • the source layer 100e has a structure in which titanium (Ti) is stacked on the upper layer, aluminum (Al) is stacked on the intermediate layer, and titanium (Ti) is stacked on the lower layer.
  • a first insulating film 103 having an opening 103a at a position overlapping the opening 102a is formed on the source layer 100e.
  • a metal film 140 (see FIG. 6F) constituting the lower electrode 14a is formed on the first insulating film 103, and the metal film 140 in the terminal region is wet-etched.
  • the metal film 140 is made of molybdenum nitride (MoN) and is etched with an etchant using, for example, acetic acid, nitric acid, and phosphoric acid. Since titanium (Ti), which is an upper layer of the source layer 100e, has high etching selectivity with respect to wet etching, the source layer 100e does not disappear and the pad portion formed of the gate layer 110 does not disappear.
  • the source electrode 13c, the drain electrode 13d, the source wiring 10, and the source layer 100e have been described as including titanium (Ti).
  • titanium (Ti) tantalum (Ta), tungsten (W) and an alloy containing titanium (Ti)
  • an alloy containing tantalum (Ta), or an alloy containing tungsten (W) may be included.
  • molybdenum nitride MoN
  • Ti titanium
  • Ti molybdenum nitride
  • MoN molybdenum nitride
  • the thickness of the lower layer of the metal film 140 is preferably 80 nm or less.
  • the upper layer molybdenum nitride (MoN) in the metal film 140 is wet-etched with an etchant using, for example, acetic acid, nitric acid, or phosphoric acid, and then dry-etched using, for example, a chlorine-based gas, The lower layer titanium (Ti) in the film 140 is removed.
  • molybdenum nitride (MoN) which is an upper layer of the source layer 100e, has higher etching selectivity than titanium (Ti).
  • titanium (Ti) under the metal film 140 is a thin film and has a short etching time. Therefore, the etching of the metal film 140 does not lose the source layer 100e, and the pad portion made of the gate layer 110 does not disappear.
  • the G terminal, the S terminal, and the B terminal include a bias wiring layer as a cover layer that covers the pad portion made of the gate layer 110.
  • a bias wiring layer as a cover layer that covers the pad portion made of the gate layer 110.
  • a source layer made of the same material as the source electrode 13c, the drain electrode 13d, and the source wiring 10 is included in the cover layer instead of the bias wiring layer will be described.
  • a configuration different from the modification of the first embodiment will be mainly described.
  • FIG. 13 is a cross-sectional view showing a structural example of the G terminal, the S terminal, and the B terminal in this modification.
  • the G terminal 371, the S terminal 372, and the B terminal 373 in the present modification are provided on the gate layer 110 with the source layer 100f connected to the gate layer 110 through the opening 102a of the gate insulating film 102. .
  • the materials used for the source electrode 13c, the drain electrode 13d, and the source wiring 10 are the same as those of the modification of the first embodiment.
  • the source layer 100f has an upper layer of molybdenum nitride (MoN) and an intermediate layer of aluminum (Al).
  • the lower layer has a structure in which molybdenum nitride (MoN) is laminated.
  • a first insulating film 103 having an opening 103a at a position overlapping with the opening 102a is provided on the source layer 100f.
  • a lower electrode layer 1401f connected to the source layer 100f in the opening 103a is provided on the first insulating film 103.
  • the lower electrode layer 1401f is made of the same material as that of the lower electrode 14a, and is made of titanium (Ti) in this modification.
  • a third insulating film 105 having an opening 105a inside the opening 103a is disposed on the lower electrode layer 1401f.
  • the openings 102a, 103a, and 105a are formed so as to overlap in a plan view.
  • a transparent conductive film 1701 connected to the source layer 100f through the opening 105a is disposed on the third insulating film 105.
  • the fifth insulating film 107 is disposed on the transparent conductive film 1701 outside the contact hole CH35. Is provided.
  • the metal film 140 constituting the lower electrode 14a is dry-etched using a chlorine-based gas to form the lower electrode 14a in the TFT region, and the terminal region A lower electrode layer 1401f is formed on the substrate.
  • the same process as in FIGS. 6K to 6M is performed to form the fifth insulating film 107 having the opening 105a on the lower electrode layer 1401f.
  • 6N is performed to form a transparent conductive film 160 constituting the bias wiring 16, and the transparent conductive film 160 is wet-etched with an etchant using, for example, acetic acid, nitric acid, and phosphoric acid.
  • an etchant using, for example, acetic acid, nitric acid, and phosphoric acid.
  • titanium (Ti) of the lower electrode layer 1401f has higher etching selectivity than wet etching (molybdenum nitride (MoN) of the transparent conductive film 160), and thus the lower electrode layer 1401f does not disappear. That is, the cover layer is not lost by the etching for forming the active region, and the pad portion made of the gate layer 110 is not lost.
  • the lower electrode 14a and the lower electrode layer 1401f include titanium (Ti) has been described.
  • titanium (Ti), tantalum (Ta), tungsten (W), and titanium (Ti) instead of titanium (Ti), tantalum (Ta), tungsten (W), and titanium (Ti) ), An alloy containing tantalum (Ta), or an alloy containing tungsten (W).
  • molybdenum nitride may be used instead of titanium (Ti) as the metal film 140 constituting the lower electrode 14a and the lower electrode layer 1401f.
  • MoN molybdenum nitride
  • the transparent conductive film 160 constituting the bias wiring 16 molybdenum nitride (MoN) may be stacked on the upper layer, aluminum (Al) may be stacked on the intermediate layer, and titanium (Ti) may be stacked on the lower layer.
  • the thickness of the lower layer of the transparent conductive film 160 is preferably 80 nm or less.
  • etching is performed with an etching solution using, for example, acetic acid, nitric acid, or phosphoric acid.
  • an etching solution using, for example, acetic acid, nitric acid, or phosphoric acid.
  • MoN molybdenum nitride
  • Al aluminum
  • dry etching using a chlorine-based gas is performed to remove the underlying titanium (Ti).
  • MoN molybdenum nitride
  • MoN molybdenum nitride
  • Ti titanium
  • titanium (Ti) under the transparent conductive film 160 is a thin film and has a short etching time. Therefore, the lower electrode layer 1401f is not lost by etching when forming the bias wiring 16. Therefore, the cover layer is not lost by the etching for forming the active region, and the pad portion made of the gate layer 110 is not lost.
  • FIG. 14 is a cross-sectional view showing an example of the structure of the G terminal, S terminal, and B terminal in this modification.
  • the same reference numerals as those in the first embodiment are attached to the same configurations as those in the first embodiment.
  • a bias wiring layer 1601a is provided as a cover layer on the gate layer 110 that is a pad portion, and the gate layer is formed through the contact hole CH33. 110, the bias wiring layer 1601a, and the transparent conductive film 1701 are connected.
  • the gate layer 110 is composed of the same material as the gate electrode 13a, and is composed of molybdenum nitride (MoN) as an upper layer and aluminum (Al) as a lower layer.
  • MoN molybdenum nitride
  • Al aluminum
  • the bias wiring layer 1601a is made of the same material as the bias wiring 16, and in this example, the upper layer is made of molybdenum nitride (MoN), the intermediate layer is made of aluminum (Al), and the lower layer is made of molybdenum nitride (MoN).
  • MoN molybdenum nitride
  • Al aluminum
  • MoN molybdenum nitride
  • the terminal structure of this modification can be produced simultaneously with the process of producing the active region, as in the first embodiment described above.
  • the gate insulating film 102 and the semiconductor layer 130 are formed so as to cover the gate layer 110.
  • the semiconductor layer 130 is patterned, and the semiconductor layer 130 in the terminal region is removed.
  • a metal film for forming the source electrode 13c and the drain electrode 13d is formed on the gate insulating film 102.
  • the metal film provided in the terminal region is formed when the source electrode 13c and the drain electrode 13d are formed. It is removed by wet etching.
  • the gate insulating film 102 is provided over the gate layer 110, the gate layer 110 is not lost by wet etching.
  • the first insulating film 103 is formed on the gate insulating film 102, and the second insulating film 104 is formed on the first insulating film 103.
  • the formed second insulating film 104 is removed by wet etching.
  • a metal film 140 for forming the lower electrode 14 is also formed in the terminal region in the TFT region, but the metal film in the terminal region is formed by wet etching for forming the lower electrode 14. 140 is removed. At this time, since the gate layer 110 is covered with the gate insulating film 102 and the first insulating film 103, the gate layer 110 is not lost by this wet etching.
  • the photoelectric conversion layer 15 and the upper electrode 14b are formed in the TFT region, but the gate layer 110 is covered with the gate insulating film 102 and the first insulating film 103.
  • the gate layer 110 is not lost by the etching at the time of formation.
  • the third insulating film 105 is formed on the first insulating film 103, and the third insulating film 105 is patterned by photolithography and wet etching. As a result, a contact hole CH33 penetrating the third insulating film 105, the first insulating film 103, and the gate insulating film 102 is formed on the gate layer 110 in the terminal region.
  • the fourth insulating film 106 is formed in the TFT region, and the metal film 160 for forming the bias wiring 16 is formed in the TFT region and the terminal region.
  • the metal film 160 is patterned by photolithography and wet etching, and the bias wiring 16 is formed on the fourth insulating film 106 in the TFT region.
  • a bias wiring layer 1601a connected to the gate layer 110 through the contact hole CH33 is formed in the terminal region.
  • a transparent conductive film 1701 is formed on the bias wiring layer 1601a in the terminal region, and on the transparent conductive film 1701, outside the contact hole CH33.
  • a fifth insulating film 107 is formed.
  • the bias wiring layer 1601a is provided as the cover layer, but a lower electrode layer or a source layer may be provided instead of the bias wiring layer.
  • a material that does not disappear by the etching when the bias wiring 16 is formed may be used for the lower electrode layer.
  • the bias wiring 16 has a structure in which molybdenum nitride (MoN) is laminated on the upper layer, aluminum (Al) is laminated on the intermediate layer, and molybdenum nitride (MoN) is laminated on the upper layer, the material of the lower electrode 14 is molybdenum nitride on the upper layer.
  • Molybdenum nitride (MoN) provided in the upper layer of the lower electrode layer is removed by wet etching when the bias wiring 16 is formed, but lower layer titanium (Ti) is more selective in etching than molybdenum nitride (MoN). Since it is high, it is not removed and the pad portion does not disappear.
  • the source layer is provided as the cover layer
  • a material that does not disappear by etching when the lower electrode 14 and the bias wiring 16 are formed may be used for the source layer.
  • the bias wiring 16 has a structure in which molybdenum nitride (MoN) is laminated on the upper layer, aluminum (Al) is laminated on the intermediate layer, and molybdenum nitride (MoN) is laminated on the lower layer, and the lower electrode 14 is made of molybdenum nitride (MoN).
  • titanium (Ti) may be stacked on the upper layer
  • aluminum (Al) may be stacked on the intermediate layer
  • titanium (Ti) may be stacked on the lower layer.
  • titanium (Ti) provided in the upper layer of the source layer is not etched because it has higher etching selectivity than molybdenum nitride (MoN). Will not disappear.
  • FIG. 15 is a cross-sectional view illustrating a terminal structure in which only the lower electrode layer is provided on the cover layer.
  • the same components as those in the first embodiment are denoted by the same reference numerals as those in FIG.
  • the G terminal 391, the S terminal 392, and the B terminal 393 shown in FIG. 15 are provided with a lower electrode layer 1401g as a cover layer on the source layer 100 that is a pad portion, and in the contact hole CH34, The lower electrode layer 1401g and the transparent conductive film 1701 are connected.
  • the lower electrode 14 has a structure in which molybdenum nitride (MoN) is laminated on the upper layer and titanium (Ti) is laminated on the lower layer.
  • MoN molybdenum nitride
  • Ti titanium
  • the lower electrode layer 1401g is formed in the step of forming the lower electrode 14, and is composed of the same material as the lower electrode 14, but is finally made of only titanium (Ti) by etching when the lower electrode 14 is formed. Composed.
  • a method for manufacturing this terminal structure will be described.
  • a lower electrode layer 1401g connected to the source layer 100 through the opening 103a of the first insulating film 103 is formed in the terminal region by performing the same processes as in FIGS. 6A to 6F. Similar to the lower electrode 14, the lower electrode layer 1401g formed at this time has a structure in which molybdenum nitride (MoN) is stacked on the upper layer and titanium (Ti) is stacked on the lower layer.
  • MoN molybdenum nitride
  • Ti titanium
  • the metal film 160 has a structure in which molybdenum nitride (MoN) is stacked on the upper layer, aluminum (Al) is stacked on the intermediate layer, and molybdenum nitride (MoN) is stacked on the lower layer.
  • MoN molybdenum nitride
  • the upper part of the source layer 100 which is a pad portion is covered with the lower electrode layer 1401g, and the metal film 160 in the terminal region is removed by wet etching of the metal film 160, and the upper layer of the lower electrode layer 1601g is formed.
  • the provided molybdenum nitride (MoN) is removed.
  • Titanium (Ti) provided in the lower layer of the lower electrode layer 1601 g remains because wet etching has higher etching selectivity than molybdenum nitride (MoN). Therefore, since the source layer 100 which is a pad portion is covered with the lower electrode layer 1401g made of titanium (Ti), it is not lost by etching when the bias wiring 16 is formed.
  • the G terminal 391, the S terminal 392, and the B terminal 393 are formed by performing the same processes as in FIGS. 6Q to 6U.
  • the molybdenum nitride (MoN) in the lower layer of the metal film 160 described above may be replaced with titanium (Ti).
  • the metal film 160 is wet-etched to etch the upper layer molybdenum nitride (MoN) and the intermediate layer aluminum (Al), and then dry-etched using a chlorine-based gas. Etch the underlying titanium (Ti) of 160.
  • the source layer 100 as a pad portion is covered with the lower electrode layer 1401g.
  • Molybdenum nitride (MoN) provided in the upper layer of the lower electrode layer 1401g has higher etching selectivity than titanium (Ti) in the lower layer of the metal film 160 with respect to dry etching.
  • titanium (Ti) under the metal film 160 is a thin film and has a short etching time, so that the lower electrode layer 1401g does not disappear.
  • the lower electrode layer 1401g is provided as the cover layer.
  • a bias wiring layer may be provided instead of the lower electrode layer, or the lower electrode layer 1401g and the bias wiring layer are provided. May be.
  • the bias wiring layer is formed instead of the lower electrode layer, the source layer 100 serving as the pad portion is covered with the first insulating film 103 before the lower electrode 14 is formed. For this reason, the pad portion is not lost by etching when the lower electrode 14 is formed.
  • FIG. 16 is a cross-sectional view of the G terminal, the S terminal, and the B terminal when the lower electrode layer is used for the pad portion.
  • a lower electrode layer 1401 is provided on the first insulating film 103, and an opening 105 a is formed on the lower electrode layer 1401.
  • a third insulating film 105 is provided.
  • a conductive film 1701 connected to the lower electrode layer 1401 through the opening 105a is provided on the third insulating film 105. Since the lower electrode layer 1401 is covered with the bias wiring layer 1601, the lower electrode layer 1401 is not lost by etching when the bias wiring 16 is formed.

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Abstract

生産性を向上させ得るＸ線撮像パネル及びその製造方法を提供する。撮像パネル１は、基板１０１にアクティブ領域と端子領域を有する。端子領域は、第１の導電層１００と、アクティブ領域の第１の絶縁膜と同じ材料で構成された第１の開口を有する端子用第１絶縁膜１０３と、アクティブ領域の導電膜と同じ材料で構成され、第１の開口が設けられた位置に第１の導電層１００と重なる第２の導電層１７０１と、第１の開口が設けられた位置に第１の導電層１００と第２の導電層１７０１の間に配置されたカバー層を備える。第１の導電層１００は、アクティブ領域の薄膜トランジスタのゲート電極又はソース電極及び下部電極のいずれか１つと同じ材料で構成される。カバー層は、アクティブ領域のソース電極、下部電極、バイアス配線のうち、第１の導電層１００と同じ材料からなる素子より上層に配置される少なくとも１つの素子と同じ材料で構成される。

Description

撮像パネル及びその製造方法
　本発明は、撮像パネル及びその製造方法に関する。
　複数の画素部を備える撮像パネルにより、Ｘ線画像を撮影するＸ線撮像装置が知られている。このようなＸ線撮像装置においては、例えば、フォトダイオードにより、照射されたＸ線が電荷に変換される。変換された電荷は、画素部が備える薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」とも称する。）を動作させることにより、読み出される。このようにして電荷が読み出されることにより、Ｘ線画像が得られる。特開２０１３－４６０４３号公報には、このような撮像パネルが開示されている。特開２０１３－４６０４３号公報におけるフォトダイオードは、ｎ層、ｉ層、ｐ層の半導体膜を積層したＰＩＮ構造を有する。フォトダイオードの上部には透明導電膜からなる上部電極が設けられ、フォトダイオードの下部にはアルミニウム等の金属を含む下部電極が設けられている。上部電極は、バイアス電圧を供給する共通電極配線と接続されている。
　ところで、薄膜トランジスタのゲート電極やソース電極、バイアス電圧を供給するバイアス配線と接続される各端子は、薄膜トランジスタやフォトダイオードが設けられるアクティブ領域の製造工程で同時に作製することが望ましい。しかしながら、端子のパッド部分に用いられる導電膜が、アクティブ領域に形成されるバイアス配線やフォトダイオードの電極等に用いられる導電膜と同じ材料で構成される場合、アクティブ領域のバイアス配線や電極を形成する際のエッチング工程によって端子のパッド部分となる導電膜も消失する場合がある。
　本発明は、アクティブ領域の作製と同時に端子を確実に形成し、生産効率を向上させ得るＸ線の撮像パネル及びその製造方法を提供することを目的とする。
　上記課題を解決する本発明の撮像パネルは、被写体を通過したＸ線から得られたシンチレーション光に基づいて画像を生成する撮像パネルであって、基板と、前記基板上にアクティブ領域と端子領域とを有し、前記アクティブ領域は、前記基板上に設けられた薄膜トランジスタと、前記薄膜トランジスタの上に設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた下部電極と、前記下部電極の上に設けられ、前記シンチレーション光を電荷に変換する光電変換層と、前記光電変換層の上に設けられた上部電極と、前記上部電極の上に離間して配置され、コンタクトホールを有する第２の絶縁膜と、前記第２の絶縁膜の上に配置され、前記コンタクトホールを介して前記上部電極と接続された導電膜と、前記第２の絶縁膜の上に配置され、前記導電膜と接続されたバイアス配線と、を備え、前記端子領域は、前記基板上に設けられ、前記薄膜トランジスタのゲート電極又はソース電極と接続された第１の導電層と、前記第１の絶縁膜又は前記第２の絶縁膜と同じ材料で構成され、前記第１の導電層の一部の上に離間して設けられ、第１の開口を有する端子用第１絶縁膜と、前記導電膜と同じ材料で構成され、前記端子用第１絶縁膜の上層に設けられ、前記第１の開口が設けられた位置において、前記第１の導電層と重なる第２の導電層と、前記第１の開口が設けられた位置において、前記第１の導電層と前記第２の導電層との間に重なって配置されたカバー層とを備え、前記第１の導電層は、前記ゲート電極、前記ソース電極、及び前記下部電極のいずれか１つの素子と同じ材料で構成され、前記カバー層は、前記ソース電極、前記下部電極、及び前記バイアス配線のうち、前記第１の導電層と同じ材料からなる前記素子よりも上層に配置される少なくとも１つの素子と同じ材料で構成される。
　本発明によれば、アクティブ領域の作製と同時に端子を確実に形成し、生産効率を向上させることができる。
図１は、実施形態におけるＸ線撮像装置を示す模式図である。 図２は、図１に示す撮像パネルの概略構成を示す模式図である。 図３Ａは、図２に示す撮像パネルの一の画素部分を模式的に表した平面図である。 図３Ｂは、図３Ａに示す画素をＡ－Ａ線で切断した断面図である。 図４Ａは、図１に示す撮像パネルのＧ端子領域を模式的に表した平面図である。 図４Ｂは、図１に示す撮像パネルのＳ端子及びＢ端子領域を模式的に表した平面図である。 図５Ａは、図４Ａに示すＧ端子をＢ－Ｂ線、Ｓ端子及びＢ端子をＢ’－Ｂ’線で切断した断面図である。 図５Ｂは、図４Ｂに示すＳ－ＧコンタクトをＣ－Ｃ線で切断した断面図である。 図５Ｃは、図４Ｂに示すＳ－ＢコンタクトをＤ－Ｄ線で切断した断面図である。 図６Ａは、ＴＦＴ領域と端子領域の製造工程を説明する図であって、基板の上に、ゲート絶縁膜とゲート電極及びゲート層とＴＦＴの半導体層と順に形成する工程を示す断面図である。 図６Ｂは、図６Ａに示す半導体層上に第１絶縁膜を形成し、ＴＦＴ領域にソース電極及びドレイン電極を形成し、端子領域にソース層を形成する工程を示す断面図である。 図６Ｃは、図６Ｂに示すＴＦＴ領域にコンタクトホールＣＨ１、端子領域に開口１０３ａを形成する工程を示す断面図である。 図６Ｄは、図６Ｃにおける第１絶縁膜の上に第２絶縁膜を形成する工程を示す断面図である。 図６Ｅは、図６ＤにおけるＴＦＴ領域に第２絶縁膜の開口を形成する工程を示す断面図である。 図６Ｆは、図６Ｅに示すＴＦＴ領域及び端子領域に金属膜を成膜する工程を示す断面図である。 図６Ｇは、図６Ｆに示すＴＦＴ領域に下部電極、端子領域に下部電極層を形成し、ｎ型非晶質半導体層、真性非晶質半導体層及びｐ型非晶質半導体層と、透明導電膜を成膜する工程を示す断面図である。 図６Ｈは、図６Ｇに示すＴＦＴ領域に上部電極を形成し、端子領域の半導体層及び透明導電膜を除去する工程を示す断面図である。 図６Ｉは、図６Ｈに示すＴＦＴ領域に光電変換層を形成する工程を示す断面図である。 図６Ｊは、図６Ｉに示すＴＦＴ領域及び端子領域に第３絶縁膜を形成する工程を示す断面図である。 図６Ｋは、図６Ｊに示すＴＦＴ領域の第３絶縁膜にコンタクトホールＣＨ２を形成し、端子領域の第３絶縁膜に開口１０５ａを形成する工程を示す断面図である。 図６Ｌは、図６Ｋにおける第３絶縁膜の上に第４絶縁膜を形成する工程を示す断面図である。 図６Ｍは、図６ＬにおけるＴＦＴ領域の第４絶縁膜に開口を形成し、端子領域における第４絶縁膜を除去する工程を示す断面図である。 図６Ｎは、図６ＭにおけるＴＦＴ領域及び端子領域に金属膜を形成する工程を示す断面図である。 図６Ｏは、図６Ｎにおける透明導電膜をパターンニングし、ＴＦＴ領域にバイアス配線を形成し、端子領域にバイアス配線層を形成する工程を示す断面図である。 図６Ｐは、図６ＯにおけるＴＦＴ領域及び端子領域に透明導電膜を形成する工程を示す断面図である。 図６Ｑは、図６Ｐにおける透明導電膜をパターンニングし、ＴＦＴ領域に導電膜を形成し、端子領域に透明導電膜を形成する工程を示す断面図である。 図６Ｒは、図６ＱにおけるＴＦＴ領域及び端子領域に第５絶縁膜を形成する工程を示す断面図である。 図６Ｓは、図６Ｒにおける第５絶縁膜をパターンニングして、端子領域に第５絶縁膜の開口１０７ａを形成する工程を示す断面図である。 図６Ｔは、図６Ｓにおける第５絶縁膜の上に第６絶縁膜を形成する工程を示す断面図である。 図６Ｕは、図６Ｔにおける第６絶縁膜をパターンニングして、端子領域の第６絶縁膜を除去する工程を示す断面図である。 図７は、第１実施形態の変形例におけるＧ端子、Ｓ端子及びＢ端子の構造例を示す断面図である。 図８は、図７に示すＢ端子とバイアス配線とを接続するコンタクトの構造を示す断面図である。 図９は、第２実施形態におけるＧ端子の構造を示す断面図である。 図１０は、変形例（１）におけるＧ端子、Ｓ端子及びＢ端子の構造例を示す断面図である。 図１１は、変形例（３）におけるＧ端子、Ｓ端子及びＢ端子の構造例を示す断面図である。 図１２は、変形例（４）におけるＧ端子、Ｓ端子及びＢ端子の構造例を示す断面図である。 図１３は、変形例（５）におけるＧ端子、Ｓ端子及びＢ端子の構造例を示す断面図である。 図１４は、変形例（６）におけるＧ端子、Ｓ端子及びＢ端子の構造例を示す断面図である。 図１５は、変形例（６）における図１４とは異なる構造のＧ端子、Ｓ端子及びＢ端子の構造例を示す断面図である。 図１６は、変形例（７）におけるＧ端子、Ｓ端子及びＢ端子の構造例を示す断面図である。
　本発明の一実施形態に係る撮像パネルは、被写体を通過したＸ線から得られたシンチレーション光に基づいて画像を生成する撮像パネルであって、基板と、前記基板上にアクティブ領域と端子領域とを有し、前記アクティブ領域は、前記基板上に設けられた薄膜トランジスタと、前記薄膜トランジスタの上に設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた下部電極と、前記下部電極の上に設けられ、前記シンチレーション光を電荷に変換する光電変換層と、前記光電変換層の上に設けられた上部電極と、前記上部電極の上に離間して配置され、コンタクトホールを有する第２の絶縁膜と、前記第２の絶縁膜の上に配置され、前記コンタクトホールを介して前記上部電極と接続された導電膜と、前記第２の絶縁膜の上に配置され、前記導電膜と接続されたバイアス配線と、を備え、前記端子領域は、前記基板上に設けられ、前記薄膜トランジスタのゲート電極又はソース電極と接続された第１の導電層と、前記第１の絶縁膜又は前記第２の絶縁膜と同じ材料で構成され、前記第１の導電層の一部の上に離間して設けられ、第１の開口を有する端子用第１絶縁膜と、前記導電膜と同じ材料で構成され、前記端子用第１絶縁膜の上層に設けられ、前記第１の開口が設けられた位置において、前記第１の導電層と重なる第２の導電層と、前記第１の開口が設けられた位置において、前記第１の導電層と前記第２の導電層との間に重なって配置されたカバー層とを備え、前記第１の導電層は、前記ゲート電極、前記ソース電極、及び前記下部電極のいずれか１つの素子と同じ材料で構成され、前記カバー層は、前記ソース電極、前記下部電極、及び前記バイアス配線のうち、前記第１の導電層と同じ材料からなる前記素子よりも上層に配置される少なくとも１つの素子と同じ材料で構成される（第１の構成）。
　第１の構成によれば、撮像パネルはアクティブ領域と複数の端子領域とを有する。端子領域には、基板上に第１の導電層、端子用第１絶縁膜、第２の導電層、カバー層とが設けられる。第１の導電層は、アクティブ領域におけるゲート電極又はソース電極又は下部電極と同じ材料で構成され、端子用第１絶縁膜は、アクティブ領域における第１絶縁膜と同じ材料で構成される。第２の導電層は、端子用第１絶縁膜の上層に設けられ、アクティブ領域における導電膜と同じ材料で構成され、第１の開口が設けられた位置において第１の導電層と重なる。カバー層は、ソース電極、下部電極、及びバイアス配線のうち、第１の導電層と同じ材料からなる素子よりも上層に配置される少なくとも１つと同じ材料で構成される。カバー層は、第１の開口が設けられた位置において、第１の導電層と第２の導電層との間に重なって配置される。つまり、第１の導電層、カバー層、第２の導電層は、第１の開口が設けられた位置において接続されている。そのため、少なくともカバー層と同じ材料からなるアクティブ領域の素子を形成する際のエッチングによって第１の導電層は消失しにくい。よって、アクティブ領域の作製と同時に端子領域を作製しやすく、撮像パネルの生産効率を向上させることができる。また、第１の導電層、カバー層、及び第２の導電層は第１の開口が設けられた位置、すなわち、平面視で同じ位置に接続される。そのため、第１の導電層、カバー層、及び第２の導電層が異なる位置で接続される場合と比べて接続不良を抑制できる。
　第１の構成において、前記カバー層は、前記第１の導電層が前記ソース電極と同じ材料で構成される場合、前記下部電極と同じ材料で構成された下部電極層と、前記バイアス配線と同じ材料で構成されたバイアス配線層とからなることとしてもよい（第２の構成）。
　第２の構成によれば、ソース電極と同じ材料からなる第１の導電層は、下部電極層とバイアス配線層とを含むカバー層に覆われるため、アクティブ領域における下部電極及びバイアス配線を形成する際のエッチングによって消失しない。
　第１の構成において、前記カバー層は、前記第１の導電層が前記ゲート電極と同じ材料で構成される場合、前記下部電極と同じ材料で構成された下部電極層と、前記バイアス配線と同じ材料で構成されたバイアス配線層と、前記ソース電極と同じ材料で構成されたソース層のうちの少なくとも２つの層からなることとしてもよい（第３の構成）。
　第３の構成によれば、ゲート電極と同じ材料からなる第１の導電層は、下部電極層、バイアス配線層、ソース層のうちの少なくとも２つの層からなるカバー層に覆われる。そのため、アクティブ領域におけるソース電極、下部電極、バイアス配線を形成する際のエッチングによって消失しにくい。
　第１から第３のいずれかの構成において、前記端子領域には、複数の端子が設けられ、前記端子領域において、前記複数の端子のうち、少なくとも１つの端子が設けられた領域における前記第１の導電層は、前記ゲート電極と接続され、他の端子が設けられた領域における前記第１の導電層は、前記ソース電極と接続されることとしてもよい（第４の構成）。
　第４の構成によれば、複数の端子をアクティブ領域を作製する工程で同時に作製することができるので、撮像パネルの生産効率を向上させることができる。
　第１から第４のいずれかの構成において、前記薄膜トランジスタのゲート電極及びソース電極と、前記下部電極と、前記バイアス配線は、同じ材料を含むこととしてもよい（第５の構成）。
　第５の構成によれば、第１の導電層の上に下部電極とバイアス配線と同じ材料からなる下部電極層とバイアス配線層が重なって配置されるため、下部電極及びバイアス配線を形成する際のエッチングによって第１の導電層が消失しない。
　本発明の一実施形態に係る撮像パネルの製造方法は、被写体を通過したＸ線から得られたシンチレーション光に基づいて画像を生成する撮像パネルの製造方法であって、基板上のアクティブ領域に、薄膜トランジスタを形成し、前記薄膜トランジスタの上に第１の絶縁膜を形成し、前記薄膜トランジスタのドレイン電極の上に、前記第１の絶縁膜を貫通する第１のコンタクトホールを形成し、前記第１の絶縁膜を覆う下部電極用導電膜を形成し、前記下部電極用導電膜をエッチングし、前記第１の絶縁膜の上に、前記第１のコンタクトホールを介して前記ドレイン電極と接続された下部電極を形成し、前記下部電極の上に光電変換層を形成して前記光電変換層の上に上部電極を形成し、前記上部電極を覆う第２の絶縁膜を形成して前記第２の絶縁膜を貫通する第２のコンタクトホールを形成し、前記第２の絶縁膜の上層にバイアス配線用導電膜を形成し、前記バイアス配線用導電膜をエッチングして、バイアス電圧が印加されるバイアス配線を形成し、前記第２のコンタクトホールを介して前記上部電極と接続された導電膜を形成し、前記薄膜トランジスタ又は前記下部電極を形成する工程において、前記基板上の端子領域に、前記薄膜トランジスタのゲート電極又はソース電極、又は前記下部電極のいずれか１つの素子と同じ材料で構成された第１の導電層を形成し、前記第１の絶縁膜又は前記第２の絶縁膜を形成する工程において、前記第１の絶縁膜又は前記第２の絶縁膜と同じ材料で構成され、前記第１の導電層の一部の上に第１の開口を有する端子用第１絶縁膜を形成し、前記導電膜を形成する工程において、前記導電膜と同じ材料で構成され、前記端子用第１絶縁膜の上層に、前記第１の開口が設けられた位置において、前記第１の導電層と重なる第２の導電層を形成し、前記ソース電極、前記下部電極、及び前記バイアス配線のうち、前記第１の導電層と同じ材料からなる前記素子よりも上層に配置される少なくとも１つの素子が形成される工程において、当該少なくとも１つの素子と同じ材料で構成され、前記第１の開口が設けられた位置に、前記第１の導電層と前記第２の導電層との間に配置されたカバー層を形成する（第１の製造方法）。
　第１の製造方法によれば、端子領域には、基板上に第１の導電層、端子用第１絶縁膜、第２の導電層及びカバー層が設けられる。第１の導電層は、アクティブ領域におけるゲート電極又はソース電極又は下部電極と同じ材料で構成され、端子用第１絶縁膜は、アクティブ領域における第１絶縁膜と同じ材料で構成される。。第２の導電層は、端子用第１絶縁膜の上層に設けられ、アクティブ領域における導電膜と同じ材料で構成され、第１の開口が設けられた位置において第１の導電層と重なる。カバー層は、ソース電極、下部電極、及びバイアス配線のうち、第１の導電層と同じ材料からなる素子よりも上層に配置される少なくとも１つと同じ材料で構成される。カバー層は、第１の開口が設けられた位置において、第１の導電層と第２の導電層との間に重なって配置される。つまり、第１の導電層、カバー層、第２の導電層は、第１の開口が設けられた位置において接続されている。
　そのため、少なくともカバー層と同じ材料からなるアクティブ領域の素子を形成する際のエッチングによって第１の導電層は消失しにくい。よって、アクティブ領域の作製と同時に端子領域を作製しやすく、撮像パネルの生産効率を向上させることができる。また、第１の導電層、カバー層、及び第２の導電層は第１の開口が設けられた位置、すなわち、平面視で同じ位置に接続される。そのため、第１の導電層、カバー層、及び第２の導電層が異なる位置で接続される場合と比べて接続不良を抑制できる。
　第１の製造方法において、前記第１の導電層は、前記ソース電極、前記下部電極、及び前記バイアス配線のうち、前記第１の導電層と同じ材料からなる前記素子よりも上層に配置される素子を形成する工程のエッチングに対し、エッチング選択性が高い材料を含むこととしてもよい（第２の製造方法）。
　第２の製造方法によれば、ソース電極、下部電極、及びバイアス配線のうち、第１の導電層が設けられる層より上層に配置される素子を形成する工程のエッチングによって第１の導電層は消失しない。
　前記第１の導電層と接する前記カバー層における最下層は、前記ソース電極、前記下部電極、及び前記バイアス配線のうち当該最下層と同じ材料からなる素子よりも上層に配置される素子を形成する工程のエッチングに対し、エッチング選択性が高い材料を含むこととしてもよい（第３の製造方法）。
　第３の製造方法によれば、ソース電極、下部電極、及びバイアス配線のうち、カバー層の最下層より上層に配置される素子を形成する工程のエッチングによって当該最下層は消失せず、第１の導電層も消失しない。
　第３の製造方法において、前記カバー層は、前記薄膜トランジスタのソース電極が形成される工程において形成され、前記ソース電極と同じ材料からなるソース層と、前記バイアス配線が形成される工程において形成され、前記バイアス配線と同じ材料からなるバイアス配線層とを含み、前記端子領域は、さらに、前記第２の絶縁膜を形成する工程において、前記第２の絶縁膜と同じ材料で構成され、前記端子用第１絶縁膜を覆い、前記第１の開口よりも内側に第２の開口を有する端子用第２絶縁膜が形成され、前記ソース層は、前記第１の開口において前記第１の導電層と接続され、前記端子用第１絶縁膜は、前記ソース層の一部の上に形成され、前記バイアス配線層は、前記端子用第２絶縁膜の上に形成され、前記第２の開口において前記ソース層と接続され、前記第２の導電層は、前記第１の開口と重なる前記第２の開口において、前記カバー層を介して前記第１の導電層と接続されることとしてもよい（第４の製造方法）。
　第４の製造方法によれば、端子用第２絶縁膜の第２の開口が、端子用第１絶縁膜の第１の開口よりも内側に設けられるため、第１の開口と第２の開口とが重なる部分において、ソース層及びバイアス配線層を介して、第１の導電層と第２の導電層とを確実に接続することができる。
　第４の製造方法において、前記ソース電極及び前記ソース層は、前記下部電極を形成する際のエッチングに対してエッチング選択性が低い第１の材料と、前記エッチングに対してエッチング選択性が高い第２の材料とが積層されて構成され、前記第２の絶縁膜及び前記端子用第２絶縁膜の膜厚は、前記第１の材料の膜厚よりも厚く、前記バイアス配線及び前記バイアス配線層は、前記第１の材料を含む複数の層で構成され、前記バイアス配線及び前記バイアス配線層の膜厚は、前記ソース電極及び前記ソース層の前記第１の材料の膜厚よりも厚いこととしてもよい（第５の製造方法）。
　第５の製造方法によれば、ソース層の第１の材料は下部電極を形成する際のエッチングによってエッチングされやすいが、端子用第２絶縁膜とバイアス配線層の膜厚は、ソース層の第１の材料の膜厚よりも厚い。そのため、端子用第１絶縁膜をソース層の一部の上に重ねて形成した場合において、ソース層の第１の材料が下部電極を形成する際のエッチングで消失し、端子用第１絶縁膜とソース層との間に隙間ができても、端子用第２絶縁膜によって隙間部分を覆うことができる。また、端子用第２絶縁膜の一部と第２の開口をバイアス配線層で確実に覆うことができるので、第２の開口において、第２の導電層を、バイアス配線層及びソース層を介して第１の導電層に確実に接続させることができる。
　第１の製造方法において、前記ソース電極、前記下部電極、及び前記バイアス配線のうち、前記カバー層の形成に用いられない素子の材料は、複数の材料が積層された積層構造を有し、前記積層構造における最下層は、当該素子を形成する工程におけるエッチングに対し、当該素子より下層に設けられる素子よりもエッチング選択性が低いこととしてもよい（第６の製造方法）。
　第６の製造方法によれば、カバー層の形成に用いられない素子の材料において最下層の材料は当該素子より下層に設けられる素子よりもエッチングされやすく、エッチング時間が短いため、カバー層やパッド部分となる第１の導電層が消失しにくい。
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
［第１実施形態］
　（構成）
　図１は、本実施形態におけるＸ線撮像装置を示す模式図である。Ｘ線撮像装置１０００は、撮像パネル１と、制御部２とを備える。制御部２は、ゲート制御部２Ａと信号読出部２Ｂとを含む。被写体Ｓに対しＸ線源３からＸ線が照射され、被写体Ｓを透過したＸ線が、撮像パネル１の上部に配置されたシンチレータ１Ａによって蛍光（以下、シンチレーション光）に変換される。Ｘ線撮像装置１０００は、シンチレーション光を撮像パネル１及び制御部２０によって撮像することにより、Ｘ線画像を取得する。
　図２は、撮像パネル１の概略構成を示す模式図である。図２に示すように、撮像パネル１には、複数のソース配線１０と、複数のソース配線１０と交差する複数のゲート配線１１とが形成されている。ゲート配線１１は、ゲート制御部２Ａと接続され、ソース配線１０は、信号読出部２Ｂと接続されている。
　撮像パネル１は、ソース配線１０とゲート配線１１とが交差する位置に、ソース配線１０及びゲート配線１１に接続されたＴＦＴ１３を有する。また、ソース配線１０とゲート配線１１とで囲まれた領域（以下、画素）には、フォトダイオード１２が設けられている。画素において、フォトダイオード１２により、被写体Ｓを透過したＸ線を変換したシンチレーション光がその光量に応じた電荷に変換される。
　撮像パネル１における各ゲート配線１１は、ゲート制御部２Ａによって順次選択状態に切り替えられ、選択状態のゲート配線１１に接続されたＴＦＴ１３がオン状態となる。ＴＦＴ１３がオン状態になると、フォトダイオード１２によって変換された電荷に応じた信号がソース配線１０を介して信号読出部２Ｂに出力される。
　図３Ａは、図２に示す撮像パネル１の一の画素部分を拡大した平面図である。図３Ａに示すように、ゲート配線１１及びソース配線１０に囲まれた画素には、フォトダイオード１２を構成する下部電極１４ａ、光電変換層１５、及び上部電極１４ｂが重なって配置されている。また、ゲート配線１１及びソース配線１０と平面視で重なるようにバイアス配線１６が配置されている。バイアス配線１６は、フォトダイオード１２にバイアス電圧を供給する。ＴＦＴ１３は、ゲート配線１１と一体化されたゲート電極１３ａと、半導体活性層１３ｂと、ソース配線１０と一体化されたソース電極１３ｃと、ドレイン電極１３ｄとを有する。画素には、ドレイン電極１３ｄと下部電極１４ａとを接続するためのコンタクトホールＣＨ１が設けられている。また、画素には、バイアス配線１６に重なって配置された透明導電膜１７が設けられ、透明導電膜１７と上部電極１４ｂとを接続するためのコンタクトホールＣＨ２が設けられている。
　ここで、図３Ｂに、図３Ａに示す画素のＡ－Ａ線の断面図を示す。図３Ｂに示すように、基板１０１の上に、ＴＦＴ１３は形成されている。基板１０１は、例えば、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板、又は樹脂基板等、絶縁性を有する基板である。
　基板１０１の上には、ゲート配線１１と一体化されたゲート電極１３ａが形成されている。ゲート電極１３ａ及びゲート配線１１は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、モリブデンナイトライド（ＭｏＮ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属、又はこれらの合金、若しくはこれら金属窒化物からなる。本実施形態では、ゲート電極１３ａ及びゲート配線１１は、モリブデンナイトライドからなる金属膜とアルミニウムからなる金属膜とがこの順番で積層された積層構造を有する。これら金属膜の膜厚は、例えば、モリブデンナイトライドが１００ｎｍ、アルミニウムが３００ｎｍである。
　ゲート絶縁膜１０２は、基板１０１上に形成され、ゲート電極１３ａを覆う。ゲート絶縁膜１０２は、例えば、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、酸化窒化ケイ素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化ケイ素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を用いてもよい。本実施形態では、ゲート絶縁膜１０２は、酸化ケイ素（ＳｉＯｘ）と、窒化ケイ素（ＳｉＮｘ）とが順に積層された積層膜で構成され、その膜厚は、酸化ケイ素（ＳｉＯｘ）が５０ｎｍ、窒化ケイ素（ＳｉＮｘ）が４００ｎｍである。
　ゲート絶縁膜１０２を介してゲート電極１３ａの上には、半導体活性層１３ｂと、半導体活性層１３ｂに接続されたソース電極１３ｃ及びドレイン電極１３ｄとが形成されている。
　半導体活性層１３ｂは、ゲート絶縁膜１０２に接して形成されている。半導体活性層１３ｂは、酸化物半導体からなる。酸化物半導体は、例えば、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）、酸化カドミウム（ＣｄＯ）、ＩｎＳｎＺｎＯ（Ｉｎ（インジウム）、Ｓｎ（スズ）、Ｚｎ（亜鉛）を含む）もの、Ｉｎ（インジウム）－Ａｌ（アルミニウム）－Ｚｎ（亜鉛）－Ｏ（酸素）系、又は、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を所定の比率で含有するアモルファス酸化物半導体等を用いてもよい。また、酸化物半導体としては、「非晶質」、「結晶質（多結晶，微結晶，ｃ軸配向，を含む）」の材料も適用可能である。積層構造の場合は、何れの組合せも含まれる（特定の組合せを排除しない）。本実施形態では、半導体活性層１３ｂは、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を所定の比率で含有するアモルファス酸化物半導体からなり、その膜厚は、例えば７０ｎｍである。半導体活性層１３ｂと、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を適用することで、アモルファスシリコン（ａ－Ｓｉ）と比べ、ＴＦＴ１３のオフリーク電流を低減することができる。ＴＦＴ１３のオフリーク電流が小さいと、光電変換層１５のオフリーク電流も低減され、光電変換層１５のＱＥ（量子効率）が向上し、Ｘ線の検出感度を改善することができる。
　ソース電極１３ｃ及びドレイン電極１３ｄは、半導体活性層１３ｂ及びゲート絶縁膜１０２に接して形成されている。ソース電極１３ｃは、ソース配線１０と一体化されている。ドレイン電極１３ｄは、コンタクトホールＣＨ１を介して下部電極１４ａに接続されている。
　ソース電極１３ｃ及びドレイン電極１３ｄは、同一層上に形成され、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はこれらの合金、若しくはこれら金属窒化物からなる。また、ソース電極１３ｃ及びドレイン電極１３ｄの材料として、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、窒化チタン等の透光性を有する材料及びそれらを適宜組み合わせたものを用いてもよい。
　ソース電極１３ｃ及びドレイン電極１３ｄは、例えば、複数の金属膜を積層したものであってもよい。具体的には、ソース電極１３ｃ、ソース配線１０、及びドレイン電極１３ｄは、モリブデンナイトライド（ＭｏＮ）からなる金属膜と、アルミニウム（Ａｌ）からなる金属膜と、モリブデンナイトライド（ＭｏＮ）からなる金属膜とが、この順番で積層された積層構造を有する。その膜厚は、下層のモリブデンナイトライド（ＭｏＮ）からなる金属膜は１００ｎｍ、アルミニウム（Ａｌ）からなる金属膜は５００ｎｍ、上層のモリブデンナイトライド（ＭｏＮ）からなる金属膜は５０ｎｍである。
　ソース電極１３ｃ及びドレイン電極１３ｄを覆うように、第１絶縁膜１０３が設けられている。第１絶縁膜１０３は、酸化ケイ素（ＳｉＯ２）又は窒化ケイ素（ＳｉＮ）からなる単層構造でもよいし、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯ２）をこの順に積層した積層構造でもよい。
　第１絶縁膜１０３の上には、第２絶縁膜１０４が形成されている。第２絶縁膜１０４は、例えば、アクリル系樹脂又はシロキサン系樹脂などの有機系透明樹脂からなり、その膜厚は、例えば２．５μｍである。
　ドレイン電極１３ｄの上には、第２絶縁膜１０４と第１絶縁膜１０３とを貫通するコンタクトホールＣＨ１が形成されている。
　第２絶縁膜１０４の上には、コンタクトホールＣＨ１においてドレイン電極１３ｄと接続された下部電極１４ａが形成されている。下部電極１４ａは、例えば、モリブデンナイトライド（ＭｏＮ）からなる金属膜で構成され、その膜厚は例えば２００μｍである。
　また、下部電極１４ａの上には、下部電極１４ａよりもｘ軸方向の幅が小さい光電変換層１５が形成されている。光電変換層１５は、ｎ型非晶質半導体層１５１、真性非晶質半導体層１５２と、ｐ型非晶質半導体層１５３が順に積層されたＰＩＮ構造を有する。
　ｎ型非晶質半導体層１５１は、ｎ型不純物（例えば、リン）がドーピングされたアモルファスシリコンからなる。ｎ型非晶質半導体層１５１の膜厚は、例えば、３０ｎｍである。
　真性非晶質半導体層１５２は、真性のアモルファスシリコンからなる。真性非晶質半導体層１５２は、ｎ型非晶質半導体層１５１に接して形成されている。真性非晶質半導体層の膜厚は、例えば１０００ｎｍである。
　ｐ型非晶質半導体層１５３は、ｐ型不純物（例えば、ボロン）がドーピングされたアモルファスシリコンからなる。ｐ型非晶質半導体層１５３は、真性非晶質半導体層１５２に接して形成されている。ｐ型非晶質半導体層１５３のは膜厚は、例えば５ｎｍである。
　ｐ型非晶質半導体層１５３の上には、上部電極１４ｂが形成されている。上部電極１４ｂは、光電変換層１５よりもｘ軸方向の幅が小さい。上部電極１４ｂは、例えば、ＩＴＯ（Indium Tin Oxide）からなり、その膜厚は、例えば７０ｎｍである。
　フォトダイオード１２を覆うように第３絶縁膜１０５が形成されている。第３絶縁膜１０５は、例えば、窒化ケイ素（ＳｉＮ）からなる無機絶縁膜であり、その膜厚は、例えば３００ｎｍである。
　第３絶縁膜１０５において、上部電極１４ｂと重なる位置にコンタクトホールＣＨ２が形成されている。第３絶縁膜１０５の上において、コンタクトホールＣＨ２を除いた部分に、第４絶縁膜１０６が形成されている。第４絶縁膜１０６は、例えばアクリル系樹脂又はシロキサン系樹脂からなる有機系透明樹脂からなり、その膜厚は、例えば２．５μｍである。
　第４絶縁膜１０６の上にはバイアス配線１６が形成されている。また、第４絶縁膜１０６の上において、バイアス配線１６と重なるように透明導電膜１７が形成されている。透明導電膜１７は、コンタクトホールＣＨ２において上部電極１４ｂと接する。バイアス配線１６は、制御部２（図１参照）に接続されている。バイアス配線１６は、コンタクトホールＣＨ２を介して、制御部２から入力されるバイアス電圧を上部電極１４ｂに印加する。バイアス配線１６は、例えば、モリブデンナイトライド（ＭｏＮ）からなる金属膜と、アルミニウム（Ａｌ）からなる金属膜と、チタン（Ｔｉ）からなる金属膜とを順に積層した積層構造を有する。モリブデンナイトライド（ＭｏＮ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）のそれぞれの膜厚は、例えば、１００ｎｍ、３００ｎｍ、５０ｎｍである。
　第４絶縁膜１０６の上には、透明導電膜１７を覆うように第５絶縁膜１０７が形成されている。第５絶縁膜１０７は、例えば窒化ケイ素（ＳｉＮ）からなる無機絶縁膜であり、その膜厚は、例えば２００ｎｍである。
　第５絶縁膜１０７の上には、第６絶縁膜１０８が形成されている。第６絶縁膜１０８は、例えば、アクリル系樹脂又はシロキサン系樹脂からなる有機系透明樹脂からなり、その膜厚は、例えば２．０μｍである。
　図４Ａ及び図４Ｂは、撮像パネル１の画素領域（以下、アクティブ領域）の外側の領域の一部を拡大した平面図である。図４Ａは、図３Ａに示すゲート電極１３ａ及びゲート配線１１とゲート制御部２Ａ（図１参照）とを接続するための端子（以下、Ｇ端子）３１と、Ｇ端子３１とゲート配線１１とを接続するコンタクト（Ｓ－Ｇコンタクト）４０Ａとが設けられた領域（Ｇ端子領域）を示している。
　図４Ｂは、図３Ａに示すソース電極３１ｃ及びソース配線１０と信号読出部２Ｂ（図１参照）とを接続するための端子（以下、Ｓ端子）３２と、図３Ａに示すバイアス配線１６と制御部２とを接続するための端子（以下、Ｂ端子）３３とが設けられた領域と、Ｂ端子３３をバイアス配線１６と接続するためのコンタクト（以下、Ｓ－Ｂコンタクト）４０Ｂとが設けられた領域（ＳＢ端子領域）を示している。
　図５Ａは、図４Ａ及び４Ｂに示すＧ端子３１におけるＢ－Ｂ線、Ｓ端子３２、Ｂ端子３３におけるＢ’－Ｂ’線の断面図である。また、図５Ｂは、図４Ａに示すＳ－Ｇコンタクト４０ＡのＣ－Ｃ線の断面図であり、図５Ｃは、図４Ｂに示すＳ－Ｂコンタクト４０ＢのＤ－Ｄ線の断面図である。以下、図５Ａ～５Ｃを用いてＧ端子３１、Ｓ端子３２及びＢ端子３３、Ｓ－Ｇコンタクト４０Ａ、及びＳ－Ｂコンタクト４０Ｂの構成について説明する。
　（Ｇ端子３１、Ｓ端子３２、Ｂ端子３３）
　図５Ａに示すように、Ｇ端子３１、Ｓ端子３２、Ｂ端子３３（以下、端子３１～３３）は、共通の構造を有する。
　具体的には、端子３１～３３は、基板１０１の上に、ゲート絶縁膜１０２が配置されている。ゲート絶縁膜１０２は、アクティブ領域に設けられたゲート絶縁膜１０２（図３Ｂ参照）と一体的に形成されている。
　ゲート絶縁膜１０２の上には、ソース層１００が配置されている。ソース層１００は、アクティブ領域に設けられたソース電極１３ｃ及びソース配線１０（図３Ａ参照）と同じ材料で構成されている。
　ソース層１００の上には、第１絶縁膜１０３が離間して配置され、コンタクトホールＣＨ３（ＣＨ３ａ、ＣＨ３ｂ、ＣＨ３ｂ）が設けられている。端子３１～３３における第１絶縁膜１０３は、アクティブ領域に設けられた第１絶縁膜１０３（図３Ｂ参照）と一体的に形成されている。
　第１絶縁膜１０３の上には、コンタクトホールＣＨ３を介してソース層１００と接続された下部電極層１４０１が配置されている。下部電極層１４０１は、アクティブ領域に設けられた下部電極１４ａ（図３Ｂ参照）と同じ材料で構成されている。
　下部電極層１４０１及び第１絶縁膜１０３の上には、第３絶縁膜１０５が配置されている。端子３１～３３における第３絶縁膜１０５は、アクティブ領域に設けられた第３絶縁膜１０５（図３Ｂ参照）と一体的に形成されている。
　第３絶縁膜１０５の上には、コンタクトホールＣＨ３において下部電極層１４０１と接続されたバイアス配線層１６０１が配置されている。バイアス配線層１６０１は、アクティブ領域に設けられたバイアス配線１６（図３Ｂ参照）と同じ材料で構成されている。
　バイアス配線層１６０１の上には、透明導電膜１７０１が配置されている。透明導電膜１７０１は、アクティブ領域に設けられた透明導電膜１７（図３Ｂ参照）と同じ材料で構成されている。
　透明導電膜１７０１の上には、コンタクトホールＣＨ３の外側に、第５絶縁膜１０７が離間して配置されている。端子３１～３３における第５絶縁膜１０７は、アクティブ領域に設けられた第５絶縁膜１０７（図３Ｂ参照）と一体的に形成されている。
　（Ｓ－Ｇコンタクト）
　図４Ａに示すように、Ｇ端子３１におけるソース層１００は、Ｓ－Ｇコンタクト４０Ａにおいてゲート配線１１と接続される。Ｓ－Ｇコンタクト４０Ａは、図５Ｂに示すように、基板１０１の上に、ゲート配線１１と同じ材料からなるゲート層１１０ａが配置され、ゲート層１１０ａの上に、ゲート絶縁膜１０２が離間して配置され、コンタクトホールＣＨ４ａが形成されている。ゲート絶縁膜１０２の上には、コンタクトホールＣＨ４ａを介してゲート層１１０ａと接続されたソース層１００ａが配置されている。ソース層１００ａは、ソース層１００と同じ材料で構成される。
　ソース層１００ａの上には、ソース層１００ａを覆うように第１絶縁膜１０３が配置されている。また、第１絶縁膜１０３の上には、第２絶縁膜１０４、第３絶縁膜１０５、第４絶縁膜１０６、第５絶縁膜１０７、及び第６絶縁膜１０８が順に積層されている。Ｓ－－Ｇコンタクト４０Ａにおける第１絶縁膜１０３、第２絶縁膜１０４、第３絶縁膜１０５、第４絶縁膜１０６、第５絶縁膜１０７、及び第６絶縁膜１０８はそれぞれ、アクティブ領域に配置された第１絶縁膜１０３、第２絶縁膜１０４、第３絶縁膜１０５、第４絶縁膜１０６、第５絶縁膜１０７、及び第６絶縁膜１０８（図３Ｂ参照）と同じ材料からなる。
　（Ｓ－Ｂコンタクト）
　図４Ｂに示すように、Ｂ端子３３におけるソース層１００は、Ｓ－Ｂコンタクト４０Ｂにおいてバイアス配線１６と接続される。Ｓ－Ｂコンタクト４０Ｂは、図５Ｃに示すように、ソース層１００ａと、バイアス配線１６と同じ材料からなる透明導電膜１６０ａとが、コンタクトホールＣＨ４ｂを介して接続されている。ソース層１００ａ上には、第１絶縁膜１０３、第２絶縁膜１０４、第３絶縁膜１０５、第４絶縁膜１０６、第５絶縁膜１０７、及び第６絶縁膜１０８が順に積層されている。コンタクトホールＣＨ４ｂは、ソース層１００ａの上において、第１絶縁膜１０３、第２絶縁膜１０４、第３絶縁膜１０５、第４絶縁膜１０６、及び第５絶縁膜１０７を貫通する。Ｓ－Ｂコンタクト４０Ｂにおける第１絶縁膜１０３、第２絶縁膜１０４、第３絶縁膜１０５、第４絶縁膜１０６、第５絶縁膜１０７、及び第６絶縁膜１０８はそれぞれ、アクティブ領域に配置された第１絶縁膜１０３、第２絶縁膜１０４、第３絶縁膜１０５、第４絶縁膜１０６、第５絶縁膜１０７、及び第６絶縁膜１０８（図３Ｂ参照）と同じ材料からなる。
　（撮像パネル１の製造方法）
　次に、撮像パネル１の製造方法について説明する。図６Ａ～図６Ｕは、撮像パネル１のアクティブ領域においてＴＦＴ１３が設けられたＴＦＴ領域と、端子３１～３３が設けられる端子領域の各製造工程を示す断面図である。
　図６Ａに示すように、基板１０１の上に、例えば、スパッタリング法により、モリブデンナイトライドからなる金属膜とアルミニウムからなる金属膜とをこの順番に成膜し、フォトリソグラフィ法及びウェットエッチングを行い、金属膜をパターンニングする。これにより、ＴＦＴ領域にゲート電極１３ａが形成される。また、ゲート電極１３ａの形成と同時に、ゲート配線１１（図３Ａ参照）が形成される。そして、ゲート電極１３ａを覆うように、酸化ケイ素（ＳｉＯｘ）と、窒化ケイ素（ＳｉＮｘ）とを順に積層したゲート絶縁膜１０２を成膜する。その後、ゲート絶縁膜１０２の上に、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を所定の比率で含有するアモルファス酸化物半導体からなる半導体層１３０を成膜する。
　続いて、フォトリソグラフィ法及びドライエッチングを行い、半導体層１３０をパターンニングし、ＴＦＴ領域に半導体活性層１３ｂを形成し、端子領域の半導体層１３０を除去する。その後、半導体活性層１３ｂを覆うように、ＴＦＴ領域及び端子領域のゲート絶縁膜１０２の上に、例えば、スパッタリング法により、モリブデンナイトライド（ＭｏＮ）、アルミニウム（Ａｌ）と、モリブデンナイトライド（ＭｏＮ）とをこの順に成膜する。そして、フォトリソグラフィ法及びウェットエッチングを行い、これら金属膜をパターンニングする。これにより、ＴＦＴ領域において、半導体活性層１３ｂの上で離間して配置されたソース電極１３ｃ及びドレイン電極１３ｄが形成され、ＴＦＴ１３が形成される。また、端子領域には、ゲート絶縁膜１０２上にソース層１００が形成される。そして、ＴＦＴ１３及びソース層１００を覆うように、例えば、プラズマＣＶＤ法を用い、窒化ケイ素（ＳｉＮ）からなる第１絶縁膜１０３を成膜する（図６Ｂ参照）。
　続いて、基板１０１の全面に３５０℃程度の熱処理を加え、フォトリソグラフィ法及びウェットエッチングを行い、第１絶縁膜１０３をパターンニングする。これにより、ＴＦＴ領域のドレイン電極１３ｄの上にコンタクトホールＣＨ１が形成され、端子領域のソース層１００の上に、第１絶縁膜１０３の開口１０３ａが形成される（６Ｃ参照）。
　次に、第１絶縁膜１０３の上に、例えば、スリットコーティング法により、アクリル系樹脂又はシロキサン系樹脂からなる第２絶縁膜１０４を塗布する（図６Ｄ参照）。
　そして、フォトリソグラフィ法により、ＴＦＴ領域におけるコンタクトホールＣＨ１の上に、第２絶縁膜１０４の開口１０４ａを形成し、端子領域の第２絶縁膜１０４を除去する（図６Ｅ参照）。
　続いて、ＴＦＴ領域における第２絶縁膜１０４を覆うように、ＴＦＴ領域及び端子領域に、例えば、スパッタリング法により、モリブデンナイトライド（ＭｏＮ）からなる金属膜１４０を形成する（図６Ｆ参照）。
　そして、フォトリソグラフィ法及びウェットエッチングを行い、金属膜１４０をパターンニングする。これにより、ＴＦＴ領域における第２絶縁膜１０４の上に、コンタクトホールＣＨ１を介してドレイン電極１３ｄと接続された下部電極１４ａが形成される。また、端子領域における第１絶縁膜１０３の上に、開口１０３ａを介してソース層１００と接続された下部電極層１４０１が形成される。このとき、端子領域に下部電極層１４０１が形成されるため、下部電極１４ａを形成する際のウェットエッチングによって、端子領域におけるソース層１００はエッチングされず、消失しない。続いて、下部電極１４ａ、下部電極層１４０１を覆うように、例えば、プラズマＣＶＤ法により、ｎ型非晶質半導体層１５１、真性非晶質半導体層１５２、ｐ型非晶質半導体層１５３を順に成膜する。そして、ｐ型非晶質半導体層１５３の上に、例えば、ＩＴＯからなる透明導電膜２４０を成膜する（図６Ｇ参照）。
　その後、フォトリソグラフィ法及びドライエッチングを行い、透明導電膜２４０をパターンニングする。これにより、ＴＦＴ領域におけるｐ型非晶質半導体層１５３の上に上部電極１４ｂが形成され、端子領域におけるｐ型非晶質半導体層１５３、真性非晶質半導体層１５２、ｎ型非晶質半導体層１５３、透明導電膜２４０は除去される。（図６Ｈ参照）。
　続いて、フォトリソグラフィ法及びドライエッチングを行い、ｐ型非晶質半導体層１５３、真性非晶質半導体層１５２、ｎ型非晶質半導体層１５３をパターンニングする。これにより、ＴＦＴ領域には、下部電極１４ａよりもｘ軸方向の幅が小さく、上部電極１４ｂよりもｘ軸方向の幅が大きい光電変換層１５が形成される。（図６Ｉ参照）。
　次に、光電変換層１５を覆うように、ＴＦＴ領域及び端子領域に、例えば、プラズマＣＶＤ法により、窒化ケイ素（ＳｉＮ）からなる第３絶縁膜１０５を成膜する（図６Ｊ参照）。
　その後、フォトリソグラフィ法及びウェットエッチングを行い、第３絶縁膜１０５をパターニングする。これにより、ＴＦＴ領域における上部電極１４ｂの上に第３絶縁膜１０５を貫通するコンタクトホールＣＨ２が形成される。また、端子領域における下部電極層１４０１の上に、開口１０３ａと重なる位置に第３絶縁膜１０５の開口１０５ａが形成される。これにより、端子領域に、開口１０３ａ及び開口１０５ａを含むコンタクトホールＣＨ３が形成される（図６Ｋ参照）。
　続いて、第３絶縁膜１０５を覆うように、例えば、スリットコーティング法により、アクリル系樹脂又はシロキサン系樹脂からなる第４絶縁膜１０６を形成する（図６Ｌ参照）。
　その後、フォトリソグラフィ法及びウェットエッチングを行い、第４絶縁膜１０６をパターニングする。これにより、ＴＦＴ領域におけるコンタクトホールＣＨ２の上に、第４絶縁膜１０６の開口１０６ａが形成され、端子領域における第４絶縁膜１０６が除去される（図６Ｍ参照）。
　次に、ＴＦＴ領域の第４絶縁膜１０６、端子領域における第３絶縁膜１０５を覆うように、例えば、スパッタリング法により、モリブデンナイトライド（ＭｏＮ）と、アルミニウム（Ａｌ）と、チタン（Ｔｉ）とを順に積層した金属膜１６０を成膜する（図６Ｎ参照）。
　そして、フォトリソグラフィ法及びウェットエッチングを行い、金属膜１６０をパターンニングする。これにより、ＴＦＴ領域にはバイアス配線１６が形成され、端子領域にはコンタクトホールＣＨ３において下部電極層１４０１と接続されたバイアス配線層１６０１が形成される（図６Ｏ参照）。端子領域には、下部電極層１４０１と接続されたバイアス配線層１６０１が形成されるため、端子領域におけるソース層１００は、下部電極層１４０１及びバイアス配線層１６０１によって覆われる。そのため、バイアス配線１６を形成する際のウェットエッチングによって、端子領域におけるソース層１００がエッチングされず、消失しない。
　続いて、ＴＦＴ領域の第４絶縁膜１０６及びバイアス配線１６、端子領域における第３絶縁膜１０５及びバイアス配線層１６０１を覆うように、例えば、スパッタリング法により、ＩＴＯからなる透明導電膜１７０を成膜する（図６Ｐ参照）。
　そして、フォトリソグラフィ法及びドライエッチングを行い、透明導電膜１７０をパターンニングする。これにより、ＴＦＴ領域においてバイアス配線１６と接続され、コンタクトホールＣＨ２を介して上部電極１４ｂと接続された透明導電膜１７が形成される。また、端子領域において、コンタクトホールＣＨ３において、バイアス配線層１６０１と接続された透明導電膜１７０１が形成される（図６Ｑ参照）。
　次に、ＴＦＴ領域及び端子領域における透明導電膜１７、１７０１を覆うように、例えば、プラズマＣＶＤ法により、窒化ケイ素（ＳｉＮ）からなる第５絶縁膜１０７を成膜する（図６Ｒ参照）。
　そして、フォトリソグラフィ法及びウェットエッチングを行い、第５絶縁膜１０７をパターニングする。これにより、端子領域における透明導電膜１７０１の上において、コンタクトホールＣＨ３が設けられた領域に第５絶縁膜１０７の開口１０７ａが形成される（図６Ｓ参照）。
　続いて、第５絶縁膜１０７の上に、例えば、スリットコーティング法により、アクリル系樹脂又はシロキサン系樹脂からなる第６絶縁膜１０８を塗布する（図６Ｔ参照）。
　その後、フォトリソグラフィ法及びドライエッチングを行うことにより、端子領域における第６絶縁膜１０８をパターンニングし、第６絶縁膜１０８を除去する（図６Ｕ参照）。
　以上が、第１実施形態における撮像パネル１の製造方法である。本実施形態では、端子３１～３３は共通の構造を有する。これら端子が形成される端子領域には、パッド部分となるソース層１００の上のコンタクトホールＣＨ３において、パッド部分のカバー層として、下部電極層１４０１とバイアス配線層１６０１と透明導電膜１７０１とが重なって配置される。ソース層１００は、下部電極１４ａやバイアス配線１６と同じ材料を含むため、ソース層１００の表面が下部電極層１４０１やバイアス配線層１６０１によって覆われていない場合、下部電極１４ａやバイアス配線１６を形成する際のウェットエッチングによってソース層１００がエッチングされる。上述の通り、第１実施形態では、端子領域におけるソース層１００は、下部電極層１４０１とバイアス配線層１６０１によって覆われるため、下部電極１４ａやバイアス配線１６を形成する際にウェットエッチングを行ってもソース層１００は消失しない。よって、ＴＦＴ領域の製造工程において各端子を確実に形成することができる。
　また、本実施形態における端子３１～３３は、１つのコンタクトホールＣＨ３において、ソース層１００、下部電極層１４０１、バイアス配線層１６０１、及び透明導電膜１７０１が重なって形成されている。つまり、これら各端子は、各層を接続するためのコンタクトホールが共通である。これに対し、例えば、ソース層１００と下部電極層１４０１、下部電極層１４０１とバイアス配線層１６０１、及びバイアス配線層１６０１と透明導電膜１７０１のそれぞれを接続するためのコンタクトホールが異なる位置に形成される場合、各層のつなぎ替えが生じる。この場合、各層のつなぎ替えによって端子に接続不良が生じやすいが、本実施形態では、このような各層のつなぎ替えが無いため、端子における接続不良が生じにくい。
　（Ｘ線撮像装置１０００の動作）
　ここで、図１に示すＸ線撮像装置１０００の動作について説明しておく。まず、Ｘ線源３からＸ線が照射される。このとき、制御部２は、バイアス配線１６（図３Ａ等参照）に所定の電圧（バイアス電圧）を印加する。Ｘ線源３から照射されたＸ線は、被写体Ｓを透過し、シンチレータ１Ａに入射する。シンチレータ１Ａに入射したＸ線は蛍光（シンチレーション光）に変換され、撮像パネル１にシンチレーション光が入射する。撮像パネル１における各画素に設けられたフォトダイオード１２にシンチレーション光が入射すると、フォトダイオード１２により、シンチレーション光の光量に応じた電荷に変化される。フォトダイオード１２によって変換された電荷に応じた信号は、ゲート制御部２Ａからゲート配線１１を介して出力されるゲート電圧（プラスの電圧）によってＴＦＴ１３（図３Ａ等参照）がＯＮ状態となっているときに、ソース配線１０を通じて信号読出部２Ｂ（図２等参照）により読み出される。そして、読み出された信号に応じたＸ線画像が、制御部２において生成される。
［変形例］
　上述した第１実施形態におけるＧ端子３１、Ｓ端子３２、及びＢ端子３３は、端子のパッド部分にソース層１００が設けられる例を説明したが、ソース層１００に替えて、ゲート電極１３ａと同じ材料からなるゲート層を用いてもよい。
　図７は、本変形例におけるＧ端子３１１、Ｓ端子３１２、及びＢ端子３１３の構造を示す断面図である。図７において、第１実施形態と同様の構成には第１実施形態と同じ符号が付されている。
　図７に示すように、本変形例のＧ端子３１１、Ｓ端子３１２、及びＢ端子３１３は、基板１０１上に、ゲート電極１３ａ及びゲート配線１１と同じ材料からなるゲート層１１０が配置され、ゲート層１１０の上には、ゲート絶縁膜１０２が離間して配置されている。ゲート絶縁膜１０２の上には、第１絶縁膜１０３が配置され、ゲート絶縁膜１０２と第１絶縁膜１０３とを貫通する開口ＣＨａが形成されている。コンタクトホールＣＨ３１を介してゲート層１１０と接するように、第１絶縁膜１０３の上に下部電極層１４０１が配置されている。第１絶縁膜１０３、下部電極層１４０１の上には、開口ＣＨａと重なる位置に開口１０５ａを有する第３絶縁膜１０５が配置され、開口ＣＨａ及び１０５ａからなるコンタクトホールＣＨ３１が形成されている。また、第３絶縁膜１０５の上には、コンタクトホールＣＨ３１において下部電極層１４０１と接続されたバイアス配線層１６０１が配置されている。第３絶縁膜１０５の上には、バイアス配線層１６０１を覆うように、透明導電膜１７０１が配置され、透明導電膜１７０１の上において、コンタクトホールＣＨ３１より外側に第５絶縁膜１０７が配置されている。
　本変形例では、ゲート層１１０の形成後、ゲート層１１０を覆うようにゲート絶縁膜１０２が形成され、ゲート絶縁膜１０２の上にソース電極１３ｃ及びドレイン電極１３ｄを構成する金属膜が形成される。端子領域に設けられるソース電極１３ｃ及びドレイン電極１３ｄを構成する金属膜は、ソース電極１３ｃ及びドレイン電極１３ｄを形成する際のウェットエッチングによって除去される。このとき、ゲート層１１０の上にはゲート絶縁膜１０２が設けられているため、ウェットエッチングによってゲート層１１０は消失しない。
　なお、この場合、ゲート層１１０とゲート配線１１とが同じ材料で構成されるため、Ｇ端子３１１とゲート配線１１と接続するためのコンタクトが必要ない。一方、Ｓ端子３１２は、Ｓ端子３１２におけるゲート層１１０とソース配線１０とを接続するため、図５Ｂに示したＳ－Ｇコンタクト４０Ａと同様のＳ－Ｇコンタクトに接続される。Ｂ端子３１３は、ゲート層１１０とバイアス配線１６とを接続するコンタクト（Ｇ－Ｂコンタクト）に接続される。
　図８は、Ｇ－Ｂコンタクトの構造を示す断面図である。図８に示すように、Ｇ－Ｂコンタクト４０Ｃは、ゲート配線１１と同じ材料からなるゲート層１１０ｂと、バイアス配線１６と同じ材料からなる透明導電膜１６０ｂとが、コンタクトホールＣＨ４ｃを介して接続されている。ゲート層１１０ｂ上には、ゲート絶縁膜１０２、第１絶縁膜１０３、第２絶縁膜１０４、第３絶縁膜１０５、第４絶縁膜１０６、第５絶縁膜１０７、及び第６絶縁膜１０８が順に積層されている。コンタクトホールＣＨ４ｃは、ゲート層１１０ｂの上において、ゲート絶縁膜１０２、第１絶縁膜１０３、第２絶縁膜１０４、第３絶縁膜１０５、第４絶縁膜１０６、及び第５絶縁膜１０７を貫通する。
　本変形例において、各端子３１１～３１３におけるゲート層１１０、つまりパッド部分は、下部電極層１４０１及びバイアス配線層１６０１を含むカバー層に覆われる。そのため、ゲート層１１０に、下部電極１４ａやバイアス配線１６と同じ材料が含まれる場合であっても、下部電極１４ａやバイアス配線１６を形成する際のウェットエッチングによってゲート層１１０が消失しない。また、ゲート層１１０は、ソース層１００よりも下層に設けられるため、第１実施形態よりも、ゲート層１１０、下部電極層１４０１、バイアス配線１６、及び透明導電膜１７０１の接続部分が下層に設けられる。そのため、撮像パネル作製時に生じるキズ等の影響を接続部分に受けにくくすることができる。
［第２実施形態］
　本実施形態におけるＳ端子及びＢ端子は、上述した第１実施形態におけるＳ端子３２及びＢ端子３３（図５Ａ参照）と共通の構造を有し、Ｇ端子は、Ｓ端子及びＢ端子と異なる構造を有する。
　図９は、本実施形態におけるＧ端子の断面図である。図９に示すように、本実施形態におけるＧ端子３２１は、上述した第１実施形態の変形例と同様の端子構造を有する。つまり、Ｇ端子３２１は、パッド部分にゲート層１１０が用いられる。この場合、ゲート層１１０とゲート配線１１とは同じ材料で構成されるため、Ｇ端子３２１は、ゲート配線１１と接続するためのコンタクトが必要ない。
　以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。以下、変形例を説明する。
（１）本変形例では、上述した第１実施形態の変形例（図７参照）と異なる構造のカバー層に関し、上述した第１実施形態の変形例と異なる構成を主に説明する。
　図１０は、本変形例におけるＧ端子、Ｓ端子、及びＢ端子の構造例を示す断面図である。本変形例におけるＧ端子３４１、Ｓ端子３４２、及びＢ端子３４３は、パッド部分となるゲート層１１０のカバー層として、さらに、ゲート層１１０と下部電極層１４０１との間に、ソース電極１３ｃ、ドレイン電極１３ｄ及びソース配線１０と同じ材料からなるソース層１００ｃを備える。ソース層１００ｃは、ゲート絶縁膜１０２の上に形成され、ゲート絶縁膜１０２に設けられた開口１０２ａを介してゲート層１１０と接続されている。ゲート絶縁膜１０２の開口１０２ａは、ゲート絶縁膜１０２を形成後、フォトリソグラフィ法を用い、ドライエッチングを行うことにより形成される。
　第１絶縁膜１０３は、ゲート絶縁膜１０２及びソース層１００ｃの上において開口１０２ａより外側に設けられ、開口１０２ａと重なる位置に開口１０３ａを有する。下部電極層１４０１は、開口１０３ａにおいてソース層１００ｃと接続するように、第１絶縁膜１０３の上に設けられる。第１絶縁膜１０３、下部電極層１４０１の上には、開口１０２ａ及び１０３ａと重なる位置に開口１０５ａを有する第３絶縁膜１０５が配置される。開口１０２ａ、１０３ａ、及び１０５ａによりコンタクトホールＣＨ３２が形成される。
　本変形例においても、ゲート層１１０からなるパッド部分は、ソース層１００ｃ、下部電極層１４０１及びバイアス配線層１６０１を含むカバー層で覆われるため、アクティブ領域を形成する工程のエッチングによってパッド部分が消失しない。
　なお、上記ゲート層１００は、上層にモリブデンナイトライド（ＭｏＮ）と下層にアルミニウム（Ａｌ）とが積層された構造であったが、上層にタングステン（Ｗ）、下層に窒化タンタル（ＴａＮ）を積層した構造でもよい。また、上記ソース層１００ｃは、上層にモリブデンナイトライド（ＭｏＮ）、中間層にアルミニウム（Ａｌ）、下層にモリブデンナイトライド（ＭｏＮ）が積層された構造であったが、上層に銅（Ｃｕ）、下層にチタン（Ｔｉ）を積層した構造でもよい。また、上記バイアス配線層１６０１は、上層にモリブデンナイトライド（ＭｏＮ）、中間層にアルミニウム（Ａｌ）、下層にモリブデンナイトライド（ＭｏＮ）が積層された構造であったが、上層にモリブデンニオブ（ＭｏＮｂ）、中間層にアルミニウム（Ａｌ）とネオジム（Ｎｄ）の合金、下層にモリブデンニオブ（ＭｏＮｂ）とを積層した構造でもよい。この場合、ゲート層１００のエッチングには、塩素系ガスとフッ素系ガスとを混合したドライエッチングを行い、ソース層１００ｃのエッチングは、混酸液によるウェットエッチングと、塩素系ガスを用いたドライエッチングとを行う。また、下部電極層１４０１とバイアス配線層１６０１のエッチングには、ソース層と同様の混酸液を用いたウェットエッチングを行うようにする。
（２）本変形例では、上述した第１実施形態の変形例（図７参照）とは異なる製法でＧ端子、Ｓ端子、及びＢ端子を形成する例を説明する。以下、主に、上述した第１実施形態の変形例と異なる構成について説明する。
　上述した第１実施形態の変形例では、図７におけるゲート層１１０は、モリブデンナイトライド（ＭｏＮ）とアルミニウム（Ａｌ）とが積層された構造であったが、本変形例では、上層のモリブデンナイトライド（ＭｏＮ）に替えてチタン（Ｔｉ）を用いる。また、ゲート層１１０を形成後、ゲート絶縁膜１０２を形成し、その後、ソース電極１３ｃ及びドレイン電極１３ｄを形成する工程（図６Ｃ参照）において、酢酸、硝酸、リン酸を用いたエッチング液によりウェットエッチングを行う。チタン（Ｔｉ）は、ソース電極１３ｃ及びドレイン電極１３ｄに用いられるモリブデンナイトライド（ＭｏＮ）とアルミニウム（Ａｌ）に対してエッチング選択性が高いため、ゲート層１１０はウェットエッチングによって消失しない。
　なお、上述した第１実施形態の変形例と同じゲート層１１０を用いる場合において、ソース電極１３ｃ及びドレイン電極１３ｄとして、上層にモリブデンナイトライド（ＭｏＮ）、中間層にアルミニウム（Ａｌ）、下層にチタン（Ｔｉ）を積層し、ウェットエッチング及びドライエッチングとを行うことでゲート層１１０を消失させないようにしてもよい。この場合、下層に設けられるチタン（Ｔｉ）の膜厚は８０ｎｍ以下が好ましい。
　つまり、ソース電極１３ｃ及びドレイン電極１３ｄを形成する際、上層と中間層に形成されるモリブデンナイトライド（ＭｏＮ）とアルミニウム（Ａｌ）を、例えば酢酸、硝酸、リン酸を用いたエッチング液によりウェットエッチングする。その後、下層に形成されたチタン（Ｔｉ）を、例えば塩素系ガスを用いてドライエッチングする。ドライエッチングに対し、ゲート層１１０の上層のモリブデンナイトライド（ＭｏＮ）はチタン（Ｔｉ）よりもエッチング選択性が高い。また、ソース電極１３ｃ及びドレイン電極１３ｄに用いられる下層のチタン（Ｔｉ）は薄膜であり、エッチング時間が短いため、ゲート層１１０からなるパッド部分はドライエッチングによって消失しない。
（３）上述した第１実施形態の変形例（図７参照）では、Ｇ端子、Ｓ端子、及びＢ端子において、カバー層に下部電極層が含まれる例を説明した。本変形例では下部電極層に替えて、ソース電極１３ｃ、ドレイン電極１３ｄ及びソース配線１０と同じ材料からなるソース層が設けられる例を説明する。以下、主として第１実施形態の変形例と異なる構成について説明する。
　図１１は、本変形例におけるＧ端子、Ｓ端子、及びＢ端子の構造例を示す断面図である。本変形例におけるＧ端子３５１、Ｓ端子３５２、及びＢ端子３５３は、パッド部分となるゲート層１１０の上に、ゲート絶縁膜１０２の開口１０２ａを介してゲート層１１０と接続されたソース層１００ｄが設けられている。
　ソース電極１３ｃ、ドレイン電極１３ｄ及びソース配線１０は、上層にモリブデンナイトライド（ＭｏＮ）、中間層にアルミニウム（Ａｌ）、下層にチタン（Ｔｉ）が積層された積層構造を有する。
　ソース層１００ｄは、下部電極１４ａを形成する際のウェットエッチングによって、上層のモリブデンナイトライド（ＭｏＮ）と中間層のアルミニウム（Ａｌ）が消失するため、下層のチタン（Ｔｉ）で構成される。
　つまり、ゲート絶縁膜１０２の上に、上層にモリブデンナイトライド（ＭｏＮ）、中間層にアルミニウム（Ａｌ）、下層にチタン（Ｔｉ）からなるソース層１００ｄを形成後、ソース層１００ｄの上に、開口１０２ａと重なる位置に開口１０３ａを有する第１絶縁膜１０３を形成する。その後、第１絶縁膜１０３の上に下部電極１４を構成する金属膜１４０（図６Ｆ参照）を形成し、端子領域における金属膜１４０を、例えば酢酸、硝酸、リン酸を用いたエッチング液によってウェットエッチングする。このとき、ソース層１００ｄにおける上層のモリブデンナイトライド（ＭｏＮ）と中間層のアルミニウム（Ａｌ）が消失する。一方、下層のチタン（Ｔｉ）はモリブデンナイトライド（ＭｏＮ）とアルミニウム（Ａｌ）に対してエッチング選択性が高いため残存する。よって、ゲート層１１０からなるパッド部分も消失しない。
　また、このウェットエッチングによって、第１絶縁膜１０３の開口１０３ａ側の端部がサイドエッチングされ、第１絶縁膜１０３の開口１０３ａ側の端部はオーバーハング形状となる。
　第３絶縁膜１０５は、第１絶縁膜１０３の開口１０３ａよりも内側に開口１０５ａを有する。第３絶縁膜１０５の開口１０５ａが第１絶縁膜１０３の開口１０３ａよりも外側に形成される場合、オーバーハング形状の部分において、バイアス配線層１６０１と透明導電膜１７０１が断線しやすくなる。そのため、このように構成することで、バイアス配線層１６０１及び透明導電膜１７０１の断線を防止することができる。
　なお、第３絶縁膜１０５の膜厚は、ソース層１００ｄにおいて消失する上層と中間層とを合わせた膜厚よりも厚い方が好ましい。このように構成することで、バイアス配線層１６０１と透明導電膜１７０１の断線を防止することができる。また、バイアス配線層１６０１を構成するモリブデンナイトライド（ＭｏＮ）、アルミニウム（Ａｌ）、モリブデンナイトライド（ＭｏＮ）は、エッチング前のソース層１００ｄのモリブデンナイトライド（ＭｏＮ）及びアルミニウム（Ａｌ）よりも膜厚が厚い方が好ましい。このように構成することで、バイアス配線層１６０１及び透明導電膜１７０１の断線をより防止することができる。
　この例において、ソース電極１３ｃ、ドレイン電極１３ｄ、ソース配線１０、及びソース層１００ｄにチタン（Ｔｉ）が含まれる例を説明したが、チタン（Ｔｉ）に替えて、タンタル（Ｔａ）、タングステン（Ｗ）、及びチタン（Ｔｉ）を含む合金、又は、タンタル（Ｔａ）を含む合金、タングステン（Ｗ）を含む合金が含まれてもよい。
（４）上記変形例（３）では、ソース電極１３ｃ、ドレイン電極１３ｄ及びソース配線１０として、上層にモリブデンナイトライド（ＭｏＮ）、中間層にアルミニウム（Ａｌ）、下層にチタン（Ｔｉ）を積層した構造であったが、本変形例では、上層にチタン（Ｔｉ）を積層する例を説明する。
　図１２は、本変形例におけるＧ端子、Ｓ端子、及びＢ端子の構造例を示す断面図である。本変形例におけるＧ端子３６１、Ｓ端子３６２、及びＢ端子３６３は、ゲート層１１０の上に、ゲート絶縁膜１０２の開口１０２ａを介してゲート層１１０と接続されたソース層１００ｅが設けられている。ソース層１００ｅは、上層にチタン（Ｔｉ）、中間層にアルミニウム（Ａｌ）、下層にチタン（Ｔｉ）が積層された構造を有する。
　この場合、ソース層１００ｅを形成後、ソース層１００ｅの上に、開口１０２ａと重なる位置に開口１０３ａを有する第１絶縁膜１０３を形成する。その後、第１絶縁膜１０３の上に下部電極１４ａを構成する金属膜１４０（図６Ｆ参照）を形成し、端子領域における金属膜１４０をウェットエッチングする。金属膜１４０は、モリブデンナイトライド（ＭｏＮ）で構成されており、例えば酢酸、硝酸、リン酸を用いたエッチング液でエッチングする。ウェットエッチングに対し、ソース層１００ｅの上層のチタン（Ｔｉ）はエッチング選択性が高いため、ソース層１００ｅは消失せず、ゲート層１１０からなるパッド部分も消失しない。
　なお、この例においてソース電極１３ｃ、ドレイン電極１３ｄ、ソース配線１０、及びソース層１００ｅにはチタン（Ｔｉ）が含まれる例を説明したが、チタン（Ｔｉ）に替えて、タンタル（Ｔａ）、タングステン（Ｗ）、及びチタン（Ｔｉ）を含む合金、又は、タンタル（Ｔａ）を含む合金、タングステン（Ｗ）を含む合金でが含まれてもよい。
　また、下部電極１４ａを構成する金属膜１４０として、上層にモリブデンナイトライド（ＭｏＮ）、下層にチタン（Ｔｉ）を積層し、ソース層１００ｅの上層及び下層のチタン（Ｔｉ）に替えてモリブデンナイトライド（ＭｏＮ）を用いてもよい。金属膜１４０の下層の膜厚は８０ｎｍ以下が好ましい。
　この場合には、金属膜１４０における上層のモリブデンナイトライド（ＭｏＮ）を例えば酢酸、硝酸、リン酸を用いたエッチング液でウェットエッチングし、その後、例えば塩素系ガスを用いたドライエッチングを行い、金属膜１４０における下層のチタン（Ｔｉ）を除去する。ドライエッチングに対し、ソース層１００ｅの上層のモリブデンナイトライド（ＭｏＮ）はチタン（Ｔｉ）よりもエッチング選択性が高い。また、金属膜１４０の下層のチタン（Ｔｉ）は薄膜であり、エッチング時間も短い。そのため、金属膜１４０のエッチングによって、ソース層１００ｅは消失せず、ゲート層１１０からなるパッド部分も消失しない。
（５）上述した第１実施形態の変形例（図７参照）では、Ｇ端子、Ｓ端子、及びＢ端子に、ゲート層１１０からなるパッド部分を覆うカバー層として、バイアス配線層が含まれる例を説明した。本変形例ではバイアス配線層に替えて、ソース電極１３ｃ、ドレイン電極１３ｄ及びソース配線１０と同じ材料からなるソース層がカバー層に含まれる例を説明する。以下、主として第１実施形態の変形例と異なる構成について説明する。
　図１３は、本変形例におけるＧ端子、Ｓ端子、及びＢ端子の構造例を示す断面図である。本変形例におけるＧ端子３７１、Ｓ端子３７２、及びＢ端子３７３は、ゲート層１１０の上に、ゲート絶縁膜１０２の開口１０２ａを介してゲート層１１０と接続されたソース層１００ｆが設けられている。
　ソース電極１３ｃ、ドレイン電極１３ｄ及びソース配線１０に用いられる材料は、第１実施形態の変形例と同様であり、ソース層１００ｆは、上層にモリブデンナイトライド（ＭｏＮ）、中間層にアルミニウム（Ａｌ）、下層にモリブデンナイトライド（ＭｏＮ）が積層された構造を有する。
　ソース層１００ｆの上には、開口１０２ａと重なる位置に開口１０３ａを有する第１絶縁膜１０３が設けられている。第１絶縁膜１０３の上には、開口１０３ａにおいてソース層１００ｆと接続された下部電極層１４０１ｆが設けられている。下部電極層１４０１ｆは、下部電極１４ａと同じ材料で構成され、本変形例ではチタン（Ｔｉ）からなる。
　下部電極層１４０１ｆの上には、開口１０３ａより内側に開口１０５ａを有する第３絶縁膜１０５が配置されている。開口１０２ａ、１０３ａ、及び１０５ａは平面視で重なるように形成される。第３絶縁膜１０５の上には、開口１０５ａを介してソース層１００ｆと接続された透明導電膜１７０１が配置され、透明導電膜１７０１の上には、コンタクトホールＣＨ３５の外側に第５絶縁膜１０７が設けられる。
　この場合、下部電極１４ａを形成する際、図６Ｆの工程において、下部電極１４ａを構成する金属膜１４０を塩素系ガスを用いてドライエッチングして、ＴＦＴ領域に下部電極１４ａを形成し、端子領域に下部電極層１４０１ｆを形成する。
　その後、図６Ｋ～６Ｍと同様の工程を行い、下部電極層１４０１ｆの上に、開口１０５ａを有する第５絶縁膜１０７を形成する。そして、図６Ｎと同様の工程を行い、バイアス配線１６を構成する透明導電膜１６０を成膜し、透明導電膜１６０を例えば酢酸、硝酸、リン酸を用いたエッチング液によってウェットエッチングする。これにより、ＴＦＴ領域にバイアス配線１６が形成され、端子領域の透明導電膜１６０が除去される。このとき、ウェットエッチングに対し、下部電極層１４０１ｆのチタン（Ｔｉ）は、透明導電膜１６０のモリブデンナイトライド（ＭｏＮ）よりもエッチング選択性が高いため、下部電極層１４０１ｆは消失しない。つまり、アクティブ領域を形成する際のエッチングによってカバー層が消失せず、ゲート層１１０からなるパッド部分も消失しない。
　なお、この例において下部電極１４ａ及び下部電極層１４０１ｆにはチタン（Ｔｉ）が含まれる例を説明したが、チタン（Ｔｉ）に替えて、タンタル（Ｔａ）、タングステン（Ｗ）、及びチタン（Ｔｉ）を含む合金、又は、タンタル（Ｔａ）を含む合金、タングステン（Ｗ）を含む合金でが含まれてもよい。
　また、上記の例において、下部電極１４ａ及び下部電極層１４０１ｆを構成する金属膜１４０として、チタン（Ｔｉ）に替えてモリブデンナイトライド（ＭｏＮ）を用いてもよい。また、バイアス配線１６を構成する透明導電膜１６０として、上層にモリブデンナイトライド（ＭｏＮ）、中間層にアルミニウム（Ａｌ）、下層にチタン（Ｔｉ）を積層してもよい。透明導電膜１６０の下層の膜厚は８０ｎｍ以下が好ましい。
　この場合には、下部電極１４ａを構成する金属膜１４０をウェットエッチングし、バイアス配線１６を形成する際、例えば酢酸、硝酸、リン酸を用いたエッチング液でエッチングする。これにより、透明導電膜１６０の上層と中間層のモリブデンナイトライド（ＭｏＮ）とアルミニウム（Ａｌ）とが除去される。その後、塩素系ガスを用いたドライエッチングを行い、下層のチタン（Ｔｉ）を除去する。ドライエッチングに対し、下部電極層１４０１ｆの上層のモリブデンナイトライド（ＭｏＮ）はチタン（Ｔｉ）よりもエッチング選択性が高い。また、透明導電膜１６０の下層のチタン（Ｔｉ）は薄膜であり、エッチング時間が短い。そのため、バイアス配線１６を形成する際のエッチングによって下部電極層１４０１ｆは消失しない。よって、アクティブ領域を形成する際のエッチングによってカバー層は消失せず、ゲート層１１０からなるパッド部分も消失しない。
（６）上述した実施形態及び変形例では、カバー層に２つ以上の層が設けられる例を説明したが、カバー層には少なくとも１つの層が設けられていればよい。以下、その例について説明する。
　図１４は、本変形例におけるＧ端子、Ｓ端子、及びＢ端子の構造の一例を示す断面図である。図１４において、第１実施形態と同様の構成には、第１実施形態と同じ符号を付している。図１４に示すＧ端子３８１、Ｓ端子３８２、及びＢ端子３８３は、パッド部分であるゲート層１１０の上に、カバー層として、バイアス配線層１６０１ａが設けられ、コンタクトホールＣＨ３３を介して、ゲート層１１０とバイアス配線層１６０１ａと透明導電膜１７０１とが接続されている。
　ゲート層１１０は、ゲート電極１３ａと同じ材料で構成され、上層にモリブデンナイトライド（ＭｏＮ）、下層にアルミニウム（Ａｌ）が積層されて構成されている。
　バイアス配線層１６０１ａは、バイアス配線１６と同じ材料で構成され、この例において、上層にモリブデンナイトライド（ＭｏＮ）、中間層にアルミニウム（Ａｌ）、下層にモリブデンナイトライド（ＭｏＮ）が積層された構造を有する。
　本変形例の端子構造は、上述した第１実施形態と同様、アクティブ領域を作製する工程と同時に作製できる。この場合、図６Ａの工程と同様、ゲート層１１０を形成後、ゲート層１１０を覆うようにゲート絶縁膜１０２と半導体層１３０とを形成する。そして、図６Ｂの工程と同様、半導体層１３０がパターニングされ、端子領域の半導体層１３０が除去される。その後、ソース電極１３ｃ及びドレイン電極１３ｄを形成するための金属膜がゲート絶縁膜１０２の上に形成されるが、端子領域に設けられる金属膜は、ソース電極１３ｃ及びドレイン電極１３ｄを形成する際のウェットエッチングによって除去される。このとき、ゲート層１１０の上にはゲート絶縁膜１０２が設けられているため、ウェットエッチングによってゲート層１１０は消失しない。
　また、図６Ｄ及び６Ｅの工程と同様、ゲート絶縁膜１０２の上には第１絶縁膜１０３が形成され、第１絶縁膜１０３の上に第２絶縁膜１０４が形成されるが、端子領域に形成された第２絶縁膜１０４はウェットエッチングによって除去される。
　次に、図６Ｆの工程と同様、ＴＦＴ領域に下部電極１４を形成するための金属膜１４０が端子領域にも形成されるが、下部電極１４を形成するためのウェットエッチングによって端子領域の金属膜１４０は除去される。このとき、ゲート層１１０はゲート絶縁膜１０２と第１絶縁膜１０３によって覆われるため、このウェットエッチングによってゲート層１１０は消失しない。
　その後、図６Ｇ～６Ｉの工程と同様、ＴＦＴ領域に光電変換層１５と上部電極１４ｂを形成するが、ゲート層１１０はゲート絶縁膜１０２と第１絶縁膜１０３によって覆われているため、これらを形成する際のエッチングによってゲート層１１０は消失しない。
　また、その後、図６Ｋの工程と同様、第３絶縁膜１０５が第１絶縁膜１０３の上に形成され、フォトリソグラフィ法及びウェットエッチングによって第３絶縁膜１０５をパターンニングする。これにより、端子領域において、ゲート層１１０の上に、第３絶縁膜１０５、第１絶縁膜１０３、及びゲート絶縁膜１０２を貫通するコンタクトホールＣＨ３３が形成される。
　図６Ｌから６Ｎの工程と同様、ＴＦＴ領域に第４絶縁膜１０６を形成し、バイアス配線１６を形成するための金属膜１６０がＴＦＴ領域と端子領域に形成される。フォトリソグラフィ法及びウェットエッチングによって金属膜１６０がパターンニングされ、ＴＦＴ領域の第４絶縁膜１０６の上にバイアス配線１６が形成される。このとき、端子領域において、コンタクトホールＣＨ３３を介してゲート層１１０と接続されたバイアス配線層１６０１ａが形成される。
　その後、図６Ｏ～６Ｓと同様の工程を行うことで、端子領域には、バイアス配線層１６０１ａの上に、透明導電膜１７０１が形成され、透明導電膜１７０１の上において、コンタクトホールＣＨ３３の外側に第５絶縁膜１０７が形成される。
　なお、上記の例では、カバー層としてバイアス配線層１６０１ａを設ける例を説明したが、バイアス配線層に替えて、下部電極層又はソース層を設けるようにしてもよい。下部電極層をカバー層として設ける場合、バイアス配線１６を形成する際のエッチングによって下部電極層が消失しない材料を下部電極層に用いるようにすればよい。例えば、バイアス配線１６が上層にモリブデンナイトライド（ＭｏＮ）、中間層にアルミニウム（Ａｌ）、上層にモリブデンナイトライド（ＭｏＮ）を積層した構造である場合、下部電極１４の
材料として、上層にモリブデンナイトライド（ＭｏＮ）、下層にチタン（Ｔｉ）を積層してもよい。バイアス配線１６を形成する際のウェットエッチングによって、下部電極層の上層に設けられるモリブデンナイトライド（ＭｏＮ）は除去されるが、下層のチタン（Ｔｉ）はモリブデンナイトライド（ＭｏＮ）よりもエッチング選択性が高いため除去されず、パッド部分が消失しない。
　また、ソース層をカバー層として設ける場合、下部電極１４及びバイアス配線１６を形成する際のエッチングによって消失しない材料をソース層に用いるようにすればよい。例えば、バイアス配線１６が上層にモリブデンナイトライド（ＭｏＮ）、中間層にアルミニウム（Ａｌ）、下層にモリブデンナイトライド（ＭｏＮ）を積層した構造であり、下部電極１４が、モリブデンナイトライド（ＭｏＮ）からなる場合、ソース電極１３ｃの材料として、上層にチタン（Ｔｉ）、中間層にアルミニウム（Ａｌ）、下層にチタン（Ｔｉ）を積層してもよい。下部電極１４及びバイアス配線１６を形成する際のウェットエッチングに対し、ソース層の上層に設けられるチタン（Ｔｉ）は、モリブデンナイトライド（ＭｏＮ）よりもエッチング選択性が高いためエッチングされず、パッド部分は消失しない。
　図１４で例示した端子構造は、カバー層としてバイアス配線層１６０１ａのみが設けられているが、下部電極層のみが設けられていてもよい。図１５は、カバー層に下部電極層のみが設けられた端子構造を例示した断面図である。図１５において、第１実施形態と同じ構成には図１４と同様の符号を付している。
　図１５に示すＧ端子３９１、Ｓ端子３９２、及びＢ端子３９３は、パッド部分であるソース層１００の上に、カバー層として、下部電極層１４０１ｇが設けられ、コンタクトホールＣＨ３４において、ゲート層１１０と下部電極層１４０１ｇと透明導電膜１７０１とが接続されている。
　この例において、下部電極１４は、上層にモリブデンナイトライド（ＭｏＮ）、下層にチタン（Ｔｉ）が積層された構造を有する。下部電極層１４０１ｇは、下部電極１４を形成する工程で形成され、下部電極１４と同じ材料で構成されるが、下部電極１４を形成する際のエッチングにより、最終的にはチタン（Ｔｉ）のみで構成される。以下、この端子構造の作製方法について説明する。
　この場合、図６Ａから６Ｆと同様の工程を行うことで、端子領域には、第１絶縁膜１０３の開口１０３ａを介してソース層１００と接続された下部電極層１４０１ｇが形成される。このとき形成される下部電極層１４０１ｇは、下部電極１４と同様、上層にモリブデンナイトライド（ＭｏＮ）、下層にチタン（Ｔｉ）が積層された構造を有する。
　その後、図６Ｇから６Ｎと同様の工程を行い、ＴＦＴ領域及び端子領域にバイアス配線１６を形成するための金属膜１６０が形成された後、図６Ｏの工程における金属膜１６０のウェットエッチングにより、ＴＦＴ領域にバイアス配線１６が形成され、端子領域の金属膜１６０が除去される。金属膜１６０は、上層にモリブデンナイトライド（ＭｏＮ）、中間層にアルミニウム（Ａｌ）、下層にモリブデンナイトライド（ＭｏＮ）を積層した構造である。
　このとき、パッド部分であるソース層１００の上は下部電極層１４０１ｇに覆われており、金属膜１６０のウェットエッチングによって、端子領域の金属膜１６０が除去されるとともに、下部電極層１６０１ｇの上層に設けられたモリブデンナイトライド（ＭｏＮ）が除去される。下部電極層１６０１ｇの下層に設けられたチタン（Ｔｉ）は、ウェットエッチングに対し、モリブデンナイトライド（ＭｏＮ）よりもエッチング選択性が高いため残存する。よって、パッド部分であるソース層１００は、チタン（Ｔｉ）で構成された下部電極層１４０１ｇによって覆われるため、バイアス配線１６を形成する際のエッチングによって消失しない。その後、図６Ｑから６Ｕと同様の工程を行うことにより、Ｇ端子３９１、Ｓ端子３９２、及びＢ端子３９３が形成される。
　なお、上述した金属膜１６０の下層のモリブデンナイトライド（ＭｏＮ）をチタン（Ｔｉ）に替えてもよい。この場合、金属膜１６０をウェットエッチングすることにより、上層のモリブデンナイトライド（ＭｏＮ）と中間層のアルミニウム（Ａｌ）とをエッチングし、その後、塩素系ガスを用いてドライエッチングすることにより、金属膜１６０の下層のチタン（Ｔｉ）をエッチングする。このとき、パッド部分であるソース層１００は、下部電極層１４０１ｇによって覆われる。下部電極層１４０１ｇの上層に設けられたモリブデンナイトライド（ＭｏＮ）は、ドライエッチングに対し、金属膜１６０の下層のチタン（Ｔｉ）よりもエッチング選択性が高い。また、金属膜１６０の下層のチタン（Ｔｉ）は薄膜であり、エッチング時間が短いため、下部電極層１４０１ｇは消失しない。
　上記の図１５の例では、カバー層として下部電極層１４０１ｇを設ける例を説明したが、下部電極層に替えてバイアス配線層を設けてもよいし、下部電極層１４０１ｇとバイアス配線層とを設けてもよい。下部電極層に替えてバイアス配線層を形成する場合、図示は省略するが、下部電極１４を形成する前に、パッド部分となるソース層１００は第１絶縁膜１０３に覆われる。そのため、下部電極１４を形成する際のエッチングによってパッド部分は消失しない。
（７）上述した実施形態及び変形例では、パッド部分にゲート層又はソース層を用いる例を説明したが、パッド部分の材料はこれに限定されない。例えば、パッド部分に、下部電極と同じ材料からなる下部電極層を用いてもよい。図１６は、パッド部分に下部電極層を用いた場合のＧ端子、Ｓ端子、Ｂ端子の断面図を示している。図１６に示すように、本変形例に係るＧ端子３１０１、Ｓ端子３１０２、Ｂ端子３１０３は、第１絶縁膜１０３の上に下部電極層１４０１が設けられ、下部電極層１４０１の上に開口１０５ａを有する第３絶縁膜１０５が設けられている。第３絶縁膜１０５の上には、開口１０５ａを介して下部電極層１４０１と接続された導電膜１７０１が設けられる。下部電極層１４０１は、バイアス配線層１６０１によって覆われるため、バイアス配線１６を形成する際のエッチングによって、下部電極層１４０１は消失しない。
（８）上述した変形例において、ゲート電極、ソース電極、及びバイアス配線の材料として、低抵抗化を図るためにアルミニウム（Ａｌ）が含まれる例を説明したが、低抵抗化を図るための材料はアルミニウム（Ａｌ）に限定されない。例えば、アルミニウム（Ａｌ）に替えて、銅（Ｃｕ）を含んでもよいし、又は、銀（Ａｇ）とアルミニウム（Ａｌ）とを含む合金、銅（Ｃｕ）又は銀（Ａｇ）を含む合金を含んでもよい。

Claims (11)

  1. 　被写体を通過したＸ線から得られたシンチレーション光に基づいて画像を生成する撮像パネルであって、
    　基板と、
    　前記基板上にアクティブ領域と端子領域とを有し、
    　前記アクティブ領域は、
    　前記基板上に設けられた薄膜トランジスタと、
    　前記薄膜トランジスタの上に設けられた第１の絶縁膜と、
    　前記第１の絶縁膜の上に設けられた下部電極と、
    　前記下部電極の上に設けられ、前記シンチレーション光を電荷に変換する光電変換層と、
    　前記光電変換層の上に設けられた上部電極と、
    　前記上部電極の上に離間して配置され、コンタクトホールを有する第２の絶縁膜と、
    　前記第２の絶縁膜の上に配置され、前記コンタクトホールを介して前記上部電極と接続された導電膜と、
    　前記第２の絶縁膜の上に配置され、前記導電膜と接続されたバイアス配線と、を備え、
    　前記端子領域は、
    　前記基板上に設けられ、前記薄膜トランジスタのゲート電極又はソース電極と接続された第１の導電層と、
    　前記第１の絶縁膜又は前記第２の絶縁膜と同じ材料で構成され、前記第１の導電層の一部の上に離間して設けられ、第１の開口を有する端子用第１絶縁膜と、
    　前記導電膜と同じ材料で構成され、前記端子用第１絶縁膜の上層に設けられ、前記第１の開口が設けられた位置において、前記第１の導電層と重なる第２の導電層と、
    　前記第１の開口が設けられた位置において、前記第１の導電層と前記第２の導電層との間に重なって配置されたカバー層とを備え、
    　前記第１の導電層は、前記ゲート電極、前記ソース電極、及び前記下部電極のいずれか１つの素子と同じ材料で構成され、
    　前記カバー層は、前記ソース電極、前記下部電極、及び前記バイアス配線のうち、前記第１の導電層と同じ材料からなる前記素子よりも上層に配置される少なくとも１つの素子と同じ材料で構成される、撮像パネル。
  2. 　前記カバー層は、前記第１の導電層が前記ソース電極と同じ材料で構成される場合、前記下部電極と同じ材料で構成された下部電極層と、前記バイアス配線と同じ材料で構成されたバイアス配線層とからなる、請求項１に記載の撮像パネル。
  3. 　前記カバー層は、前記第１の導電層が前記ゲート電極と同じ材料で構成される場合、前記下部電極と同じ材料で構成された下部電極層と、前記バイアス配線と同じ材料で構成されたバイアス配線層と、前記ソース電極と同じ材料で構成されたソース層のうちの少なくとも２つの層からなる、請求項１に記載の撮像パネル。
  4. 　前記端子領域には、複数の端子が設けられ、
    　前記端子領域において、前記複数の端子のうち、少なくとも１つの端子が設けられた領域における前記第１の導電層は、前記ゲート電極と接続され、他の端子が設けられた領域における前記第１の導電層は、前記ソース電極と接続される、請求項１から３のいずれか一項に記載の撮像パネル。
  5. 　前記薄膜トランジスタのゲート電極及びソース電極と、前記下部電極と、前記バイアス配線は、同じ材料を含む、請求項１から４のいずれか一項に記載の撮像パネル。
  6. 　被写体を通過したＸ線から得られたシンチレーション光に基づいて画像を生成する撮像パネルの製造方法であって、
    　基板上のアクティブ領域に、
    　薄膜トランジスタを形成し、
    　前記薄膜トランジスタの上に第１の絶縁膜を形成し、
    　前記薄膜トランジスタのドレイン電極の上に、前記第１の絶縁膜を貫通する第１のコンタクトホールを形成し、前記第１の絶縁膜を覆う下部電極用導電膜を形成し、
    　前記下部電極用導電膜をエッチングし、前記第１の絶縁膜の上に、前記第１のコンタクトホールを介して前記ドレイン電極と接続された下部電極を形成し、
    　前記下部電極の上に光電変換層を形成して前記光電変換層の上に上部電極を形成し、
    　前記上部電極を覆う第２の絶縁膜を形成して前記第２の絶縁膜を貫通する第２のコンタクトホールを形成し、
    　前記第２の絶縁膜の上層にバイアス配線用導電膜を形成し、前記バイアス配線用導電膜をエッチングして、バイアス電圧が印加されるバイアス配線を形成し、
    　前記第２のコンタクトホールを介して前記上部電極と接続された導電膜を形成し、
    　前記薄膜トランジスタ又は前記下部電極を形成する工程において、前記基板上の端子領域に、前記薄膜トランジスタのゲート電極又はソース電極、又は前記下部電極のいずれか１つの素子と同じ材料で構成された第１の導電層を形成し、
    　前記第１の絶縁膜又は前記第２の絶縁膜を形成する工程において、前記第１の絶縁膜又は前記第２の絶縁膜と同じ材料で構成され、前記第１の導電層の一部の上層に第１の開口を有する端子用第１絶縁膜を形成し、
    　前記導電膜を形成する工程において、前記導電膜と同じ材料で構成され、前記端子用第１絶縁膜の上層に、前記第１の開口が設けられた位置において、前記第１の導電層と重なる第２の導電層を形成し、
    　前記ソース電極、前記下部電極、及び前記バイアス配線のうち、前記第１の導電層と同じ材料からなる前記素子よりも上層に配置される少なくとも１つの素子が形成される工程において、当該少なくとも１つの素子と同じ材料で構成され、前記第１の開口が設けられた位置に、前記第１の導電層と前記第２の導電層との間に配置されたカバー層を形成する、製造方法。
  7. 　前記第１の導電層は、前記ソース電極、前記下部電極、及び前記バイアス配線のうち、前記第１の導電層と同じ材料からなる前記素子よりも上層に配置される素子を形成する工程のエッチングに対し、エッチング選択性が高い材料を含む、請求項６に記載の製造方法。
  8. 　前記第１の導電層と接する前記カバー層における最下層は、前記ソース電極、前記下部電極、及び前記バイアス配線のうち当該最下層と同じ材料からなる素子よりも上層に配置される素子を形成する工程のエッチングに対し、エッチング選択性が高い材料を含む、請求項６に記載の製造方法。
  9. 　前記カバー層は、前記薄膜トランジスタのソース電極が形成される工程において形成され、前記ソース電極と同じ材料からなるソース層と、前記バイアス配線が形成される工程において形成され、前記バイアス配線と同じ材料からなるバイアス配線層とを含み、
    　前記端子領域は、さらに、
    　前記第２の絶縁膜を形成する工程において、前記第２の絶縁膜と同じ材料で構成され、前記端子用第１絶縁膜を覆い、前記第１の開口よりも内側に第２の開口を有する端子用第２絶縁膜が形成され、
    　前記ソース層は、前記第１の開口において前記第１の導電層と接続され、
    　前記端子用第１絶縁膜は、前記ソース層の一部の上に形成され、
    　前記バイアス配線層は、前記端子用第２絶縁膜の上に形成され、前記第２の開口において前記ソース層と接続され、
    　前記第２の導電層は、前記第１の開口と重なる前記第２の開口において、前記カバー層を介して前記第１の導電層と接続される、請求項８に記載の製造方法。
  10. 　前記ソース電極及び前記ソース層は、前記下部電極を形成する際のエッチングに対してエッチング選択性が低い第１の材料と、前記エッチングに対してエッチング選択性が高い第２の材料とが積層されて構成され、
    　前記第２の絶縁膜及び前記端子用第２絶縁膜の膜厚は、前記第１の材料の膜厚よりも厚く、
    　前記バイアス配線及び前記バイアス配線層は、前記第１の材料を含む複数の層で構成され、前記バイアス配線及び前記バイアス配線層の膜厚は、前記ソース電極及び前記ソース層の前記第１の材料の膜厚よりも厚い、請求項９に記載の製造方法。
  11. 　前記ソース電極、前記下部電極、及び前記バイアス配線のうち、前記カバー層の形成に用いられない素子の材料は、複数の材料が積層された積層構造を有し、前記積層構造における最下層は、当該素子を形成する工程におけるエッチングに対し、当該素子より下層に設けられる素子よりもエッチング選択性が低い、請求項６に記載の製造方法。
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