KR100870156B1 - 액티브 매트릭스형 ｔｆｔ 어레이 기판 및 그 제조 방법 - Google Patents
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Abstract
신뢰성, 생산성에 우수한 액티브 매트릭스형 TFT어레이 기판을 제공한다. 본 발명에 따른 액티브 매트릭스형 TFT어레이 기판은, 투명 절연 기판(1)위에 제1의 금속막으로 이루어지는 게이트 전극(2) 및 게이트 배선(4)과, 게이트 전극(2) 및 게이트 배선(4)을 덮는 게이트 절연막(5)과, 게이트 절연막(5)위에 형성된 반도체층과, 반도체층 위에 형성된 소스 전극(8b), 드레인 전극(8a)과, 투명 도전막으로 이루어지는 화소전극(8)을 구비한 액티브 매트릭스형 TFT어레이 기판으로서, 소스 전극(8b) 또는 드레인 전극(8a) 중, 적어도 한쪽은 투명 도전막(8)으로 이루어지고, 그 위에 Al, Cu, Ag 중 어느 하나를 주성분으로 하는 제2의 금속막(9)을 구비하는 것이다.
투명 절연 기판, 게이트 절연막, 드레인 전극, 소스 전극, 금속막
Description
도 1은 본 실시예 1에 따른 액티브 매트릭스형 TFT어레이 기판을 나타내는 평면도이다.
도 2는 본 실시예 1에 따른 액티브 매트릭스형 TFT어레이 기판을 나타내는 단면도이다.
도 3은 본 실시예 1에 따른 액티브 매트릭스형 TFT어레이 기판의 제조 공정을 나타내는 플로챠트이다.
도 4는 본 실시예 1에 따른 액티브 매트릭스형 TFT어레이 기판의 제조 공정을 나타내는 단면도이다.
도 5는 본 실시예 2에 따른 액티브 매트릭스형 TFT어레이 기판을 나타내는 평면도이다.
도 6은 본 실시예 2에 따른 액티브 매트릭스형 TFT어레이 기판을 나타내는 단면도이다.
도 7은 본 실시예 2에 따른 액티브 매트릭스형 TFT어레이 기판의 제조 공정을 나타내는 단면도이다.
도 8은 본 발명에 따른 소스 단자 패드를 나타내는 단면도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : 투명 절연 기판 2 : 게이트 전극
3 : 보조용량 공통전극 4 : 게이트 배선
5 : 게이트 절연막 6 : 반도체 능동막
7 : 오믹 콘택막 8 : 투명 도전막
8a : 드레인 전극겸 화소 전극 8b : 소스 전극
9 : 제2의 금속막 9a : 화소 반사 전극
9b : 소스 배선 10 : TFT채널부
11 : 패시베이션 막(층간 절연막) 12 : 게이트 단자 패드
13 : 소스 단자 패드 14a : 레지스트 패턴
14b : 14a보다 얇은 레지스트 패턴
본 발명은, 액티브 매트릭스형 TFT어레이 기판에 관한 것이며, 특히, 액정표시장치용의 액티브 매트릭스형 TFT어레이 기판에 관한 것이다.
최근, 반도체 디바이스를 사용한 표시장치의 분야에서는, 에너지절약, 공간절약을 특징으로 한 액정표시장치가, 종래의 CRT에 대체하여 급속히 보급되고 있다. 이 액정표시장치에서는, 투명 절연 기판 위에 복수의 전극이나 배선 및 소자가 설치된다. 구체적으로는, 주사 배선이나 신호 배선, 게이트 전극이나 소스·드레인 전극을 가지는 박막트랜지스터(TFT)등의 스위칭 소자가 어레이 모양으로 설치되어, 각 표시 화소에 전극으로 독립한 영상신호를 인가하는 액티브 매트릭스형 TFT어레이 기판이 널리 이용되도록 되어 있다.
한편 이 액티브 매트릭스형 TFT어레이 기판의 제조에는, 많은 공정수를 필요로 하므로, 제조 장치수의 증대, 불량 발생율의 증대 등, 생산성에 문제가 있었다. 종래, 특허문헌 1에 개시되어 있는 바와 같이, 5회의 포토리소그래피 프로세스를 실시하는 제조 방법(이하, 5장 마스크 프로세스라고 한다)이 일반적이다. 이 생산성을 향상하기 위해서, 4회의 포토리소그래피 프로세스를 실시하는 제조 방법(이하, 4장 마스크 프로세스라고 한다)이 개시되고 있다(특허문헌 2 및 특허문헌 3)
[특허문헌 1] 일본국 공개특허공보 특개평10-268353호
[특허문헌 2] 일본국 공개특허공보 특개2003-297850호
[특허문헌 3] 일본국 공개특허공보 특개2005-283689호
그러나, 특허문헌 2에 나타나 있는 바와 같은, 4장 마스크 프로세스에서는, 반도체 활성층의 폭인 채널길이, 바꾸어 말하면, 소스·드레인 전극간격의 제어가 매우 곤란했다. 이것은, 노광전의 레지스트 막두께 및 레지스트 막질의 균일성, 하프톤 노광에서의 최적 노광량, 레지스트 현상의 균일성, 레지스트 제거 공정에서의 균일성 등의 전부를 제어해야만, 원하는 채널길이를 얻을 수 있기 때문이었다. 그 때문에 동일 액정 패널내에 채널길이가 다른 TFT가 존재하고, TFT특성의 편차로부터 불량이 발생하여, 생산성이 저하되었다.
또한 액정표시장치의 대형화나 고선명화에 따라, 주사 배선이나 신호 배선의 장대화, 협배선폭화 등에 의한 신호 지연이 문제가 되고 있다. 그 때문에 전극·배선 재료로서, 전기적으로 저저항인 Al이 많이 이용되고 있다. Al 전극·배선의 경우, 하층에 있는 반도체의 오믹 콘택막 및 상층에 있는 ITO 등으로 이루어지는 투명전극층과의 양호한 전기적 콘택 특성이 얻을 수 없다. 이를 해소하기 위해서, Al막과 오믹 콘택막 및 투명전극층과의 접속부에 Ti, Cr, Mo등의 고융점 금속막을 형성하고, 예를 들면 Cr/Al/Cr의 3층 구조로 할 필요가 있다. 이것을 형성하기 위해서는, 상층 Cr막, Al막, 하층 Cr막을 각각 에칭하기 위해서, 통상 총 3회의 에칭을 필요로 한다. 한편, 4장 마스크 프로세스에서는, 반도체 활성층 위에 남겨진 상기 3층을 제거하기 위해, 또한 3회의 에칭이 필요하게 된다. 이에 따라 오히려 공정수가 증가하여, 생산성이 저하하고 있었다. 또한 반복의 에칭에 의해, 채널길이나 전극·배선의 치수제어 불량, 오버 에칭에 의한 배선의 고저항화와 단선 등의 문제도 초래하고 있었다.
본 발명은, 상기를 감안하여 이루어진 것으로서, 신뢰성, 생산성이 뛰어난 액티브 매트릭스형 TFT어레이 기판을 제공하는 것을 목적으로 한다.
본 발명에 따른 액티브 매트릭스형 TFT어레이 기판은, 투명 절연 기판 위에 제1의 금속막으로 이루어지는 게이트 전극 및 게이트 배선과, 상기 게이트 전극 및 게이트 배선을 덮는 게이트 절연막과, 상기 게이트 절연막 위에 형성된 반도체층과, 상기 반도체층 위에 형성된 소스 전극, 드레인 전극과, 투명 도전막으로 이루어지는 화소 전극을 구비한 액티브 매트릭스형 TFT어레이 기판으로서, 상기 소스 전극 또는 상기 드레인 전극 중, 양쪽 또는 한쪽은 상기 화소 전극을 구성하는 투명 도전막과 동일한 투명 도전막으로 이루어지고, 그 위에 Al, Cu, Ag중 어느 하나를 주성분으로 하는 제2의 금속막을 구비하는 것이다.
본 발명에 따른 액티브 매트릭스형 TFT어레이 기판의 제조 방법은, 제1의 포토리소그래피 프로세스에 의해, 투명 절연 기판 위에 형성된 제1의 금속막으로부터 게이트 전극 및 게이트 배선을 형성하는 공정과, 상기 게이트 전극을 덮는 게이트 절연막 및 반도체층을 순차로 형성하고, 제2의 포토리소그래피 프로세스에 의해 상기 반도체층을 패터닝하는 공정과, 투명 도전막 및 Al, Cu, Ag중 어느 하나를 주성분으로 하는 제2의 금속막을 순차로 형성하고, 제3의 포토리소그래피 프로세스에 있어서, 화소전극부의 전체 또는 일부에, 다른 영역에 형성되는 두꺼운 레지스트 패턴보다 얇은 레지스트 패턴을 형성하고, 상기 제2의 금속막, 상기 투명 도전막 및 상기 반도체층의 오믹 콘택막을 에칭하고, TFT 채널부를 형성한 후, 상기 다른 영역에 형성된 두꺼운 레지스트 패턴보다 얇은 레지스트 패턴만을 제거함으로써 노출된 상기 제2의 금속막을 에칭하는 공정과, 패시베이션 막을 형성하고, 제4의 포토리소그래피 프로세스에 의해, 상기 게이트 절연막과 상기 패시베이션 막에 상기 제1의 금속막 표면까지 관통하는 콘택홀과, 상기 패시베이션 막에 상기 투명 도전막 또는 상기 제2의 금속막 표면까지 관통하는 콘택홀을 형성하는 공정을 구비하는 것이다.
이하, 본 발명에 따른 액정표시장치에 이용되는 액티브 매트릭스형 TFT어레이 기판의 실시예에 대하여 설명한다. 단, 본 발명이 이하의 실시예에 한정되는 것은 아니다. 또한 설명을 명확히 하기 위해, 이하의 기재 및 도면은, 적절히, 생략 및 간략화되고 있다.
실시예
1
도 1은, 본 실시예 1에 따른 액티브 매트릭스형 TFT어레이 기판에 있어서의 화상표시 영역의 일 화소분의 평면도이다. 도 2는, 도 1의 X-X'단면도 및 액티브 매트릭스형 TFT어레이 기판의 화상표시 영역의 외측에 형성되는 신호 입력 단자부의 단면도(도 1에 있어서는, 이 부분은 도시하지 않는다)이다. 신호 입력 단자부로서, 주사 신호가 입력되는 게이트 단자 및 영상신호가 입력되는 소스 단자를 도시하고 있다.
도 1 및 도 2에 따른 액티브 매트릭스형 TFT어레이 기판은, 투명 절연 기판(1), 게이트 전극(2), 보조용량 공통전극(3), 게이트 배선(4), 게이트 절연막(5), 반도체 능동막(6), 오믹 콘택막(7), 드레인 전극겸 화소 전극(8a), 소스 전극(8b), 소스 배선(9b), TFT채널부(10), 패시베이션 막(층간 절연막)(11), 게이트 단자 패드(12), 소스 단자 패드(13)를 구비한다.
투명 절연 기판(1)으로서는, 유리 기판, 석영 유리 등의 투명한 절연 기판을 이용할 수 있다. 절연성 기판(1)의 두께는 임의라도 되지만, 액정표시장치의 두께를 얇게 하기 위해 1.1mm두께 이하의 것이 바람직하다. 절연성 기판(1)이 너무 얇으면, 프로세스의 열이력에 의해 기판의 변형이 일어나므로, 패터닝 정밀도가 저하한다. 그 때문에 절연성 기판(1)의 두께는 사용하는 프로세스를 고려하여 선택할 필요가 있다. 또한 절연성 기판(1)이 유리 등의 취성재료로 이루어질 경우, 단면으로부터의 칩핑에 의한 이물질의 혼입을 방지하기 위해, 기판의 단면을 모따기 해 두는 것이 바람직하다. 또한, 각 프로세스에서의 기판처리의 방향을 특정하기 위해서, 투명 절연 기판(1)의 일부에 홈을 설치해 두는 것이 프로세스 관리상 바람직하다.
게이트 전극(2), 보조 용량전극(3) 및 게이트 배선(4)은, 투명 절연 기판(1)위에 형성되어 있다. 게이트 전극(2), 보조 용량전극(3) 및 게이트 배선(4)은, 동일한 제1의 금속막으로 구성되어 있다. 이 제1의 금속막으로서는, 예를 들면 두께 100∼500nm정도의 Al, Cu, Mo, Cr, Ti, Ta, W등을 주성분으로 하는 금속막을 사용할 수 있다.
게이트 절연막(5)은, 투명 절연 기판(1) 및 게이트 전극(2), 보조 용량전극(3), 게이트 배선(4)위에 형성되어 있다. 게이트 절연막(5)으로서는, 두께 300∼600nm정도의 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 실리콘 산화 질화막(SiOxNy)이나 이들의 적층막을 사용할 수 있다. 막두께가 얇을 경우에는, 게이트 배선과 소스 배선의 교차부에서 단락을 일으키기 쉽기 때문에, 게이트 배선(4)이나 보조 용량전극(3)등의 막두께 이상으로 하는 것이 바람직하다. 한편, 막두께가 두꺼울 경우에는, TFT의 ON전류가 작아지게 되어 표시 특성이 저하한다.
반도체 능동막(6)은, 게이트 절연막(5)위에 형성되어 있다. 반도체 능동막(6)으로서는, 두께 100∼300nm정도의 아모퍼스 실리콘(a-Si)막 또는 다결정 실리콘(p-Si)막을 사용할 수 있다. 막이 얇을 경우에는, 후술하는 오믹 콘택막(8)의 드라이 에칭시에 소실이 발생하기 쉽다. 한편, 막이 두꺼울 경우에는, TFT의 ON전류가 작아진다.
또한, 반도체 능동막(6)으로서 a-Si막을 사용할 경우에는, 게이트 절연막(5)의 a-Si막과의 계면은, SiNx 또는 SiOxNy로 하는 것이, TFT가 전도상태가 되는 게이트 전압인 TFT의 임계값 전압(Vth)의 제어성 및 신뢰성의 관점에서 바람직하다. 한편, 반도체 능동막(6)으로서 p-Si막을 사용할 경우에는, 게이트 절연막(5)의 p-Si막과의 계면은 SiOx 또는 SiOxNy로 하는 것이 TFT의 Vth의 제어성 및 신뢰성의 관점에서 바람직하다.
오믹 콘택막(7)은, 반도체 능동막(6)위에 형성되어 있다. 오믹 콘택막(7)으로서는, 두께 20∼70nm정도의 a-Si 또는 p-Si에 P를 미량으로 도핑한 n형 a-Si막, n형 p-Si막을 사용할 수 있다.
드레인 전극겸 화소 전극(8a) 및 소스 전극(8b)은, 오믹 콘택막(7)위에 형성되어, 이것을 통해 반도체 능동막(6)과 접속되어 있다. 드레인 전극겸 화소 전극(8a) 및 소스 전극(8b)은, 동일한 막(8)으로 구성되어 있다. 투명 도전막(8)으로서는, In203, SnO2, In2O3과 SnO2의 혼합물 ITO, In203과 ZnO의 혼합물 IZO, In2O3과 SnO2와 ZnO의 혼합물 ITZO등을 사용할 수 있다.
소스 배선(9b)은 소스 전극(8b)위에 형성되어, 소스 단자(도시하지 않음)까지 연장되고 있다. 소스 배선(9b)은 제2의 금속막으로 구성되어, 제1의 금속막과 같은 재료를 사용할 수 있다.
패시베이션 막(11)은 소스 배선(9b), 드레인 전극겸 화소 전극(8a)등 위에 형성되어 있다. 패시베이션 막(11)으로서는, 게이트 절연막(5)과 같은 재료를 사용할 수 있다.
게이트 단자 패드(12)는, 패시베이션 막(11) 및 게이트 절연막(5)을 관통하는 콘택홀에 의해 게이트 배선(4)이 노출하여 형성되고 있다. 또한 소스 단자 패드(13)는, 패시베이션 막(11)을 관통하는 콘택홀에 의해 소스 배선(9b)이 노출하여 형성되고 있다.
다음에 본 실시예 1에 따른 액티브 매트릭스형 TFT어레이 기판의 제조 방법을 도 3 및 도 4를 사용하여 설명한다. 또한, 이하에 설명하는 예는 전형적인 것이며, 본 발명의 취지에 합치하는 한 다른 제조 방법을 채용할 수 있는 것은 물론이다.
도 3안의 (A)에 나타나 있는 바와 같이 우선, 열황산이나 순수를 사용하여 절연성 기판(1)의 표면을 세정한다. 그 절연성 기판(1)위에, 스퍼터링, 진공증착 등의 방법에 의해, 게이트 전극(2), 보조 용량전극(3) 및 게이트 배선(4)을 형성하기 위한 제1의 금속막을 성막한다. 다음에 제1의 포토리소그래피 프로세스(사진공 정)에 의해, 상기 제1의 금속막 위의 게이트 전극(2), 보조 용량전극(3) 및 게이트 배선(4)을 형성하는 영역에 레지스트 패턴을 형성한다. 다음에 상기 제1의 금속막을 습식 에칭함으로써, 상기 레지스트 패턴에 피복되지 않은 영역을 제거한다. 마지막에, 감광성 레지스트를 제거하고, 순수를 사용하여 세정한다. 이상에 의해 게이트 전극(2), 보조 용량전극(3) 및 게이트 배선(4)을 형성할 수 있다.
적절한 실시예로서는, 순 Al에 0.2mol％Nd를 첨가한 Al-0.2mol％ Nd합금막을 공지한 Ar가스를 사용한 DC마그네트론 스퍼터링법에 의해 두께 200nm로 성막한다. 다음에 Al-Nd합금막에 레지스트 패턴을 형성한 후, 공지한 인산+질산을 포함하는 용액을 사용하여 Al-Nd합금막을 에칭한다. 마지막에, 레지스트 패턴을 제거하고, 게이트 전극(2), 보조 용량전극(3) 및 게이트 배선(4)을 형성한다.
다음에 도 3안의 (B)에 나타나 있는 바와 같이, SiNx, SiOx, SiOxNy등으로 이루어지는 게이트 절연막(5), a-Si 또는 p-Si로 이루어지는 반도체 능동막(6), n형 a-Si 또는 n형 p-Si로 이루어지는 오믹 콘택막(7)을 형성하기 위한 박막을 플라즈마 CVD법에 의해 연속해서 성막한다. 다음에 제2의 포토리소그래피 프로세스에 의해, 상기 CVD막 위의 TFT 및 후공정에서 소스 배선(9)을 형성하는 영역에 레지스트 패턴을 형성한다. 엄밀하게는, 레지스트 패턴은, 소스 배선(9)을 형성하는 영역보다도 약간 넓은 영역에 형성된다. 또한 TFT형성 영역과 소스 배선(9)형성 영역은 연속하고 있다. 다음에 상기 반도체 능동막(6) 및 오믹 콘택막(7)용의 박막을 드라이 에칭 함으로써, 상기 레지스트 패턴으로 피복되지 않은 영역을 제거한다. 마지 막에 감광성 레지스트를 제거하고, 순수를 사용하여 세정한다. 이상에 의해, 반도체 능동막(6) 및 오믹 콘택막(7)을 형성한다. 또한, 게이트 절연막(5)은, 전체에 걸쳐서 잔존한다.
적합한 실시예로서는, CVD법에 의해, 게이트 절연막(5)용의 박막으로서 SiNx막을 두께 400nm로, 반도체 능동막(6)용의 박막으로서 a-Si막을 두께 150nm로, 오믹 콘택막(7)용의 박막으로서 P를 도팬트로서 첨가한 n형 a-Si막을 두께 30nm로 성막한다. 다음에 상기 CVD막 위에 레지스트 패턴을 형성한 후, 공지한 불소계 가스(예를 들면 SF6과 02의 혼합 가스 또는 CF4와 02의 혼합 가스)를 사용하여 반도체 능동막(6) 및 오믹 콘택막(7)용의 박막을 드라이 에칭한다. 마지막에, 레지스트 패턴을 제거하고, 반도체 능동막(6) 및 오믹 콘택막(7)을 형성한다.
다음에 도 3안의 (C)에 나타나 있는 바와 같이 드레인 전극겸 화소 전극(8a) 및 소스 전극(8b)을 형성하기 위한 투명 도전막(8) 및 소스 배선(9b)을 형성하기 위한 도 4에 나타내는 제2의 금속막(9)을, 스퍼터링, 진공증착 등의 방법에 의해 연속해서 성막한다. 다음에 제3의 포토리소그래피 프로세스에 의해, 드레인 전극겸 화소 전극(8a), 소스 전극(8b), 소스 배선(9b), TFT채널부(10)를 형성한다.
적절한 실시예로서는, 공지한 Ar가스를 사용한 DC마그네트론 스퍼터링법에 의해 투명 도전막으로서 ITO막을 두께 100nm로, 제2의 금속막으로서 Al-0.2m.l％ Nd 합금막을 두께 200nm로 성막한다. 이하에, 제3의 포토리소그래피 프로세스에 대해, 도 4를 사용하여 상세하게 설명한다.
도 4a의 상태로 하기 위해, 우선, 제2의 금속막(9)위에 노보랙 수지계의 포지티브형 레지스트를 스핀 코터로 약 1.6㎛의 두께로 도포하고, 120℃에서 약 90초간의 프리베이킹을 행한다. 다음에 소스 배선(9b) 및 소스 전극(8b)형성용의 레지스트 패턴(14b)을 형성하기 위해 제1의 노광을 행한다. 계속해서, 드레인 전극겸 화소 전극(8a)형성용의 레지스트 패턴(14a)을 형성하기 위해, 제2의 노광을 행한다. 레지스트 패턴(14a)은 완전히 제거하지 않고, 얇게 잔존시키기 위해, 제2의 노광은 제1의 노광의 약 40％의 노광량으로 하프 노광을 행한다.
이 2단계 노광을 행하여, 유기 알칼리계의 현상액으로 현상한 후, 120℃에서 약 180초간의 포스트 베이킹을 행하면, 도 4a에 나타나 있는 바와 같이, 막두께가 다른 레지스트 패턴 14a 및 14b가 형성된다. 두꺼운 레지스트 패턴(14b)은, 제3의 포토리소그래피 프로세스후에 잔존하는 제2의 금속막 위에 형성되고, 한편, 얇은 레지스트 패턴(14a)은 제3의 포토리소그래피 프로세스에 있어서 제거되는 제2의 금속막 위에 형성된다. 본 실시예 1에 있어서의 레지스트 패턴(14a)의 막두께는 약 0.4㎛, 레지스트 패턴(14b)의 막 두께는 약 1.6㎛가 되는 레지스트 패턴을 사용했다. 또한, 본 실시예에서는, 상기한 바와 같이 2단 노광으로 했지만, 예를 들면 레지스트 패턴(14a)에 위치하는 패턴의 광투과량이 40％가 되는 하프톤 패턴 마스크를 사용하여, 일괄 노광해도 좋다. 이 하프톤 패턴 마스크는, 노광에 사용하는 파장 영역(통상 350∼450nm)의 광투과량을 저감하는 필터막을 마스크의 원하는 부분에 형성하거나, 회절현상을 이용하여 슬릿 형상의 패턴을 마스크의 원하는 부분에 형성해도 좋다. 하프톤 패턴 마스크를 사용한 일괄 노광에 의해 제조 공정을 간략 화할 수 있다.
다음에 도 4a에 나타내는 레지스트 패턴으로, 공지한 인산 + 질산을 포함하는 용액을 사용하여, 제2의 금속막(9)인 Al-Nd막을 에칭하고, 도 4b의 상태로 한다. 계속해서, 공지한 염산 + 질산을 포함하는 용액을 사용하여, 투명 도전막(8)인ITO막을 에칭하여 도 4c의 상태로 한다. 여기에서, ITO막을 대신하여, 비정질 ITO막 또는 IZ0막 또는 ITZO막을 사용했을 경우, 약산인 옥살산에 의해 에칭할 수 있기 때문에, 다른 배선·전극까지 에칭할 우려가 없어 생산성이 향상된다. 또한 계속해서, 공지한 불소계 가스를 사용하여, 오믹 콘택막(7)을 에칭하고, 도 4d의 상태로 한다. 이상에 의해 레지스트 패턴 14a 및 14b 사이에 TFT채널부(10)를 형성한다. 본 발명에 있어서는, 얇은 레지스트 패턴(14a)을 제거하는 공정이 TFT채널부(10) 형성 후이기 때문에, TFT의 채널길이의 제어가 용이하다. 구체적으로는, 종래의 제조 방법에 비하여, 노광전의 레지스트 막두께 및 레지스트 막질의 균일성, 하프톤 노광에서의 최적 노광량, 레지스트 현상의 균일성, 레지스트 제거 공정에서의 균일성 등의 제어에 대해, 엄밀성이 요구되지 않고, 생산성이 향상한다.
다음에 공지한 산소 플라즈마를 사용한 레지스트 애싱에 의해, 레지스트 패턴(14a)을 제거하고, 도 4e의 상태로 한다. 이 때, 레지스트 패턴(14b)은 레지스트 패턴(14a)보다 두껍기 때문에, 완전히 제거되지 않고 잔존한다. 다음에 공지한 인산+질산을 포함하는 용액을 사용하여, 레지스트 패턴(14a) 제거에 의해 노출된 제2의 금속막(9)인 Al-Nd막을 에칭하고, 도 4f의 상태로 한다. 다음에 레지스트 패턴(14b)을 제거하고, 도 4g의 상태로 한다. 이상과 같이, 제3의 포토리소그래피 프로세스에 의해, 드레인 전극겸 화소 전극(8a), 소스 전극(8b), 소스 배선(9b), TFT채널부(10)를 형성한다.
다음에 도 3안의 (D)에 나타내는 바와 같이, SiNx, SiOx, SiOxNy등으로 이루어지는 패시베이션 막(11)을 형성하기 위한 박막을 플라즈마 CVD법에 의해 성막한다. 다음에 제4의 포토리소그래피 프로세스에 의해, 상기 CVD막 위에 레지스트 패턴을 형성한다. 다음에 상기패시베이션 막(11) 및 게이트 절연막(5)용의 박막을 드라이 에칭함으로써, 상기 레지스트 패턴으로 피복되지 않은 영역을 제거한다. 마지막으로, 감광성 레지스트를 제거하고, 순수를 사용해서 세정한다. 이상에 의해, 적어도 제1의 금속막 표면까지 관통하는 콘택홀과, 제2의 금속막(9)의 표면 또는 투명 도전막(8)의 표면까지 관통하는 콘택홀을 형성한다.
적절한 실시예로서는, CVD법에 의해, 패시베이션 막(11)용의 박막으로서 SiNx막을 두께 300nm로 성막한다. 다음에 상기 CVD막 위에 레지스트 패턴을 형성한 후, 공지한 불소계 가스(예를 들면 SF6과 02의 혼합 가스 또는 CF4와 02의 혼합 가스)를 사용하여 패시베이션 막(11)용의 박막을 드라이 에칭한다. 마지막에, 레지스트 패턴을 제거하고, 도 2에 나타내는 게이트 단자부 콘택홀(12) 및 소스 단자부 콘택홀(13)을 형성한다.
이상과 같이 제조된 액티브 매트릭스형 TFT어레이 기판은, 컬러 필터나 대향 전극을 가지는 대향 기판(도시하지 않음)과 스페이서를 통해, 한 쌍의 기판으로서 서로 붙여지고 그 간극에 액정이 주입된다. 이 액정층이 끼워진 액정 패널을 백라 이트 유닛에 부착함으로써, 액정표시장치가 제조된다.
실시예
2
다음에 상기 실시예 1의 액티브 매트릭스형 TFT어레이 기판과는 다른 실시예에 관하여 설명한다. 또한, 이하의 설명에 있어서, 상기 실시예 1과 동일한 구성부 재는, 동일 부호를 붙여, 적절하게 그 설명을 생략한다.
도 5는, 본 실시예 2에 따른 액티브 매트릭스형 TFT어레이 기판의 화상표시 영역의 하나의 화소분의 평면도이다. 도 6은, 도 5안의 Y-Y’절단 단면도 및 액티브 매트릭스형 TFT어레이 기판의 화상표시 영역의 외측에 형성되는 신호 입력 단자부의 단면도(도 5에 있어서는, 이 부분은 도시하지 않는다)이다. 본 실시예 2에 따른 액티브 매트릭스형 TFT어레이 기판은, 이하의 차이점을 제외하는 기본적 구성은 상기 실시예 1에 따른 액티브 매트릭스형 TFT어레이 기판과 동일하다.
본 실시예 2에서는, 드레인 전극겸 화소 전극(8a)위의 일부에 화소 반사 전극(9a)이 형성되는 점이, 상기 실시예 1과 다르다. 이 화소 반사 전극(9a)은 소스 전극(9b)과 동일한 제2의 금속막(9)으로 형성된 것이다. 본 실시예 2에 따른 액티브 매트릭스형 TFT어레이 기판은, 반투과형의 액정표시장치에 이용된다. 또한, 화소 반사 전극(9a)위 및 화소투과부 위(드레인 전극겸 화소 전극(8a)위에 있어서 화소전극 화소 반사 전극(9a)이 형성되지 않은 영역)에 형성되어 있는 패시베이션 막(11)의 일부 또는 전부를 제거해도 좋다. 패시베이션 막(11) 제거에 의해, 액정표시장치의 광반사 특성이나 광투과 특성이 향상한다.
본 실시예 2에 따른 액티브 매트릭스형 TFT어레이 기판의 제조 방법은, 상기 실시예 1에 따른 액티브 매트릭스형 TFT어레이 기판의 제조 방법과 기본적으로 동일하지만, 화소 반사 전극(9a)을 형성하는 제3의 포토리소그래피 프로세스가 다르다. 이하에, 제3의 포토리소그래피 프로세스에 대해서, 도 7을 사용하여 상세하게 설명한다.
상기 실시예 1과 같은 방법에 의해, 도 7a에 나타나 있는 바와 같이 막두께가 다른 레지스트 패턴 14a 및 14b를 형성한다. 두꺼운 레지스트 패턴(14b)은, 제3의 포토리소그래피 프로세스후에 잔존하는 제2의 금속막위에 형성되고, 한편 얇은 레지스트 패턴(14a)은 제3의 포토리소그래피 프로세스에 있어서 제거되는 제2의 금속막 위에 형성된다. 구체적으로는, 레지스트 패턴(14a)의 막두께는 약 0.4㎛이며, 레지스트 패턴(14b)의 막두께는 약 1.6㎛가 되는 레지스트 패턴을 사용했다.
다음에 도 7a에 나타내는 레지스트 패턴으로, 공지한 인산+질산을 포함하는 용액을 사용하여, 제2의 금속막(9)인 Al-Nd막을 에칭하고, 도 7b의 상태로 한다. 계속하여, 공지한 염산 + 질산을 포함하는 용액을 사용하여, 투명 도전막(8)인 ITO막을 에칭하고, 도 7c의 상태로 한다. 또한 계속해서, 공지한 불소계 가스를 사용하여, 오믹 콘택막(7)을 에칭하고, 도 7d의 상태로 한다. 이상에 의해, TFT채널부(10)를 형성한다. 본 발명에 있어서는, 얇은 레지스트 패턴(14a)을 제거하는 공정이 TFT채널부(100) 형성 후이기 때문에, TFT의 채널길이의 제어가 용이하다. 구체적으로는, 종래의 제조 방법에 비하여, 노광 전의 레지스트 막두께 및 레지스트 막질의 균일성, 하프톤 노광에서의 최적 노광량, 레지스트 현상의 균일성, 레지스트 제거 공정에서의 균일성 등의 제어에 대해서, 엄밀성이 요구되지 않고, 생산성이 향상한다.
다음에 공지한 산소 플라즈마를 사용한 레지스트 애싱에 의해, 레지스트 패턴(14a)을 제거하고, 도 7e의 상태로 한다. 이 때, 레지스트 패턴(14b)은 레지스트 패턴(14a)보다 두껍기 때문에, 완전히 제거되지 않고 잔존한다. 본 실시예 2에서는, 상기 실시예 1과 달리, 제2의 금속막(9)위의 화소 반사 전극(9a)이 형성되는 영역에도 레지스트 패턴(14b)을 잔존시킨다. 다음에 공지한 인산+질산을 포함하는 용액을 사용하여, 레지스트 패턴(14a) 제거에 의해 노출된 제2의 금속막(9)인 Al-Nd막을 에칭하고, 도 7f의 상태로 한다. 다음에 레지스트 패턴(14b)을 제거하고, 도 4g의 상태로 한다. 이상과 같이, 제3의 포토리소그래피 프로세스에 의해, 드레인 전극겸 화소 전극(8a), 소스 전극(8b), 소스 배선(9b), TFT채널부(10)에 더해, 화소 반사 전극(9a)을 형성한다.
상기의 실시예 1 및 2에 나타내는 바와 같이, 본 발명에 있어서는, 얇은 레지스트 패턴(14a)을 제거하는 공정이, TFT채널부(10) 형성 후이기 때문에, TFT의 채널길이의 제어가 용이하다. 이에 따라 동일 액정 패널 내에 있어서의 채널길이의 변동이 저감하고, 즉 TFT특성의 편차가 저감하여, 생산성이 향상된다. 특히, 실시예 2와 같이, 드레인 전극 위에 제2의 금속막(9)을 잔존시킴으로써, 드레인 전극 위와 소스 전극 위의 레지스트의 두께를 같게 할 수도 있다. 즉, TFT채널부 근방에 하프톤 노광을 사용할 필요가 없어지고, TFT의 채널길이의 제어가 더욱 용이하게 된다.
또한 전술한 바와 같이, Al을 주성분으로 하는 금속막을 전극·배선에 사용할 경우, 이 Al막과 하층의 오믹 콘택막 및 상층의 투명전극층의 접속부에 Ti, Cr, Mo등의 고융점 금속막을 형성하여, 예를 들면 Cr/Al/Cr의 3층 구조로 할 필요가 있었다. 본 발명에 따른 액티브 매트릭스형 TFT어레이 기판에서는, 실시예 1 및 2에 나타낸 바와 같이, 제2의 금속막(9)인 Al합금막과 하층의 오믹 콘택막(7) 사이에 투명 도전막(8)이 형성되고 있기 때문에, Al과 Si의 상호확산을 방지할 수 있고, 또한, Al막의 하층의 고융점 금속의 형성이 불필요하다. 또한, ITO, IZO, ITZO등의 투명 도전막과 Al막의 접촉저항을 증대시키는 AlOx는 Al막 위에 투명 도전막을 형성할 경우에 형성되고, 투명 도전막 위에 Al막을 형성할 경우에는 형성되지 않는다. 즉, 본 발명의 구성에 의해 접촉저항을 저감할 수 있고, 콘택 특성을 향상시킬 수 있다. 한편, 게이트 전극(2)등을 구성하는 제1의 금속막 위 및 제2의 금속막(9)위에는, 모두 투명 도전막(8)은 형성되지 않기 때문에, Al막의 상층의 고융점 금속의 형성이 불필요하다. 즉, Al을 주성분으로 하는 금속막 단층 구조로 할 수 있다. 이에 따라 종래의 3층 구조에 비하여, 대폭 제조 공정을 간략화할 수 있고, 생산성이 향상된다. 물론, 본 발명에 있어서도, 밀착력, 접촉저항, 부식성 등의 관점에서, Al막과 투명 도전막 사이에 고융점 금속을 형성해도 된다.
상기의 실시예 1 및 2에서는, 제1 및 제2의 금속막을 Al-Nd합금막으로 했지만, Cr, Mo 또는 이들을 주성분으로 하는 금속막으로 함으로써, 신뢰성이 향상된다. 또한 제2의 금속막(9)인 Al-Nd합금막에 있어서, Nd를 대신하여, Fe, Co, Ni등의 8족 원소를 적어도 1종류 이상 첨가함으로써, Al막과 ITO막이 전기적으로 접속한 상태에 있어서의, 알칼리 현상액 안에서의 ITO환원 부식을 방지할 수 있고, 생 산성이 향상된다. 또한, N을 첨가한 경우도 동일한 효과를 얻을 수 있고, 8족 원소 와 함께 첨가하면 보다 효과적이다.
또한, 제2의 금속막(9)에 Al보다도 저저항의 Cu을 주성분으로 하는 금속막을 사용할 수도 있다. 이에 따라 액정표시장치의 대형화나 고선명화가 가능해 진다. Cu에 Mo를 첨가하면, 밀착성을 향상시킬 수 있다. Cu막의 경우, 에칭 제어가 곤란하여, 배선 양측의 단면형상이 좋지 않기 때문에, 채널길이의 제어가 특히 곤란했다. 본 발명에 의해, Cu막을 사용했을 경우에도, 채널길이의 제어를 용이하게 할 수 있다.
또한 실시예 2에 있어서의 화소 반사 전극(9a), 즉, 제2의 금속막(9)에 Al보다도 저저항이며 반사 특성이 뛰어난 Ag을 주성분으로 하는 금속막을 사용할 수도 있다. 이것에 의해 광학특성 및 전기 특성에 뛰어난 반투과형 액정표시장치가 가능하게 된다. 예를 들면 특허문헌 1에 기재된 소스 배선의 제조 방법에 Ag막을 적용하면, 콘택홀 형성시 드라이 에칭의 플라즈마에 의해, 소스 배선의 Ag막이 소실할 우려가 있었기 때문에, 실현되지 않았다. 본 발명에서는, 소스 배선(9b) 아래에는, 반드시 투명 도전막(8)이 존재하므로, 도 8a에 나타내는 바와 같이, Ag막이 소실해도, 그 아래의 투명 도전막(8)이 소스 단자 패드로 할 수 있다. 또한 도 8b에 나타내는 바와 같이, 소스 배선(9b)이 아닌, 투명 도전막(8)만을 소스 단자 패드로 해도 된다. 이 경우, 매우 내식성이 우수한 소스 단자 패드가 된다. 또한, Ag에 Pd, Cu, Mo, Nd, Ru, Ge, Au, SnOx 중 적어도 1종류 이상을 첨가하면, 밀착성을 향상할 수 있다.
또한, 본 발명도 포함하여, 4장 마스크 프로세스는, 소스 배선, 소스 전극, 드레인 전극의 패터닝에, 통상 2배의 에칭을 필요로 하며, 특히, 사이드 에칭량이 많은 배선 재료에서는, 소스 배선의 단선이 대단히 많다. 본 발명에 따른 액정표시장치에서는, 투명 도전막(8)이 소스 배선(9b)아래 전체에 형성되고 있기 때문에, 소스 배선(9b)이 단선되어도 전도가 확보된다. 따라서, 생산성이 매우 향상된다.
본 발명에 의하면, 신뢰성, 생산성에 우수한 액티브 매트릭스형 TFT어레이 기판을 제공할 수 있다.
Claims (8)
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- 투명 절연 기판 위에 제1의 금속막으로 이루어지는 게이트 전극 및 게이트 배선과,상기 게이트 전극 및 게이트 배선을 덮는 게이트 절연막과,상기 게이트 절연막 위에 형성된 반도체층과,상기 반도체층 위에 형성된 소스 전극, 드레인 전극과,투명 도전막으로 이루어지는 화소 전극을 구비한 액티브 매트릭스형 TFT어레이 기판으로서,상기 소스 전극 또는 상기 드레인 전극 중, 양쪽 또는 한쪽은 상기 화소 전극을 구성하는 투명 도전막과 동일한 투명 도전막으로 이루어지고, 그 위에 Al, Ag중 어느 하나를 주성분으로 하는 제2의 금속막을 구비하고,상기 제2의 금속막으로 이루어지는 화소 반사 전극을 더 구비하는 것을 특징으로 하는 액티브 매트릭스형 TFT어레이 기판.
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- 제1의 포토리소그래피 프로세스에 의해, 투명 절연 기판 위에 형성된 제1의 금속막으로부터 게이트 전극 및 게이트 배선을 형성하는 공정과,상기 게이트 전극을 덮는 게이트 절연막 및 반도체층을 순차로 형성하고, 제2의 포토리소그래피 프로세스에 의해 상기 반도체층을 패터닝하는 공정과,투명 도전막 및 Al, Cu, Ag중 어느 하나를 주성분으로 하는 제2의 금속막을 순차로 형성하고, 제3의 포토리소그래피 프로세스에 있어서, 화소전극부의 전체 또는 일부에, 다른 영역에 형성되는 두꺼운 레지스트 패턴보다 얇은 레지스트 패턴을 형성하고, 상기 제2의 금속막, 상기 투명 도전막 및 상기 반도체층의 오믹 콘택막을 에칭하고, TFT 채널부를 형성한 후, 상기 다른 영역에 형성된 두꺼운 레지스트 패턴보다 얇은 레지스트 패턴만을 제거함으로써 노출된 상기 제2의 금속막을 에칭하는 공정과,패시베이션 막을 형성하고, 제4의 포토리소그래피 프로세스에 의해, 상기 게이트 절연막과 상기 패시베이션 막에 상기 제1의 금속막 표면까지 관통하는 콘택홀과, 상기 패시베이션 막에 상기 투명 도전막 또는 상기 제2의 금속막 표면까지 관통하는 콘택홀을 형성하는 공정을 구비하는 것을 특징으로 하는 액티브 매트릭스형 TFT어레이 기판의 제조 방법.
- 제 7항에 있어서,상기 투명 도전막은 In203, SnO2, ZnO 중 적어도 어느 하나를 함유하는 것을 특징으 로 하는 액티브 매트릭스형 TFT어레이 기판의 제조 방법.
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