CN103681481A - 一种阵列基板及其制作方法、显示装置 - Google Patents
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Abstract
本发明公开了一种阵列基板及其制作方法、显示装置，其中阵列基板的制作方法包括：在用于制作阵列基板的玻璃基板上形成有源层后，在该玻璃基板上沉积氧化铟锡(ITO)，并通过相应的掩膜工序形成第一透明导电层，第一透明导电层作为像素电极，且第一透明导电层还搭接在有源层上作为薄膜晶体管(TFT)的漏极；在形成有第一透明导电层的玻璃基板上沉积金属薄膜，并通过相应的掩膜工序形成TFT的源极。通过本发明，能够进一步提高基于高开口率边缘电场切换(H-ADS)的阵列基板的像素(Pixel)开口率；并能提高沟道区的宽长比(W/L)，从而提高开启电流(Ion)。
Description
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种阵列基板及其制作方法、显示装置。
背景技术
根据驱动液晶的电场方向，薄膜晶体管液晶显示装置(TFT-LCD，Thin FilmTransistor Liquid Crystal Display)分为垂直电场型和水平电场型。其中，垂直电场型TFT-LCD包括：扭曲向列(TN，Twist Nematic)型TFT-LCD；水平电场型TFT-LCD包括：高级超维场转换(ADvanced Super Dimension Switch，AD-SDS，简称ADS)型TFT-LCD，平面切换(IPS，In Plane Switching)型TFT-LCD。
ADS技术是通过同一平面内狭缝电极边缘所产生的电场以及狭缝电极层与板状电极层间产生的电场形成多维电场，使液晶盒内狭缝电极间、电极正上方所有取向液晶分子都能够产生旋转，从而提高了液晶工作效率并增大了透光效率。高级超维场转换技术可以提高TFT-LCD产品的画面品质，具有高分辨率、高透过率、低功耗、宽视角、高开口率、低色差、无挤压水波纹(push Mura)等优点。
针对不同应用，ADS技术的改进技术有高透过率I-ADS技术、高开口率H-ADS和高分辨率S-ADS技术等。
其中，基于H-ADS的阵列基板结构如图1所示，由玻璃基板11、栅线和栅极(Gate)层12、栅绝缘(Gate Insulator)层13、第一透明导电层(也称1stITO层)14、有源(Active)层15、源极(Source)16、漏极(Drain)17、钝化层18和第二透明导电层(也称2nd ITO层)19构成。其中，1st ITO(氧化铟锡，Indium Tin Oxides)层14是作为像素(Pixel)电极层，2nd ITO层是作为公共电极层；Source 16和Drain 17一起构成S/D(源极/漏极，Source/Drain)层。
目前基于H-ADS的阵列基板，其Pixel开口率已经能够达到比较高的程度，然而如何进一步提高Pixel开口率来增大透过率成为目前的一个技术瓶颈。所谓Pixel开口率，是指Pixel的可透光区域占Pixel的总显示区域的比例；所谓透过率，是指光通过阵列基板后的光强与入射前的光强之比。
发明内容
有鉴于此，本发明的主要目的在于提供一种阵列基板及其制作方法、显示装置，以进一步提高基于H-ADS的阵列基板的Pixel开口率。
为达到上述目的，本发明的技术方案是这样实现的：
本发明提供一种阵列基板的制作方法，该方法包括：
在用于制作阵列基板的玻璃基板上形成有源层后，在所述玻璃基板上沉积氧化铟锡ITO，并通过相应的掩膜工序形成第一透明导电层，所述第一透明导电层作为像素电极，且所述第一透明导电层还搭接在所述有源层上作为薄膜晶体管TFT的漏极；
在形成有所述第一透明导电层的玻璃基板上沉积金属薄膜，并通过相应的掩膜工序形成TFT的源极。
其中，在玻璃基板上形成有源层之前，该方法还包括：
在用于制作阵列基板的玻璃基板上沉积金属薄膜，并通过相应的掩膜工序形成栅线和栅极层；
在形成有栅线和栅极层的玻璃基板上沉积栅绝缘层薄膜，形成栅绝缘层。
其中，在玻璃基板上形成有源层，具体为：
在形成有栅绝缘层的玻璃基板上沉积半导体层薄膜，并通过相应的掩膜工序形成有源层。
其中，在形成TFT的源极之后，该方法还包括：
在形成有TFT的源极的玻璃基板上，通过相应的掩膜工序形成钝化层；
在形成钝化层的玻璃基板上沉积ITO，并通过相应的掩膜工序形成第二透明导电层，所述第二透明导电层作为公共电极。
本发明还提供一种阵列基板，在玻璃基板上形成有栅线和栅极层，栅线和栅极层上形成有栅绝缘层，栅绝缘层上形成有有源层、第一透明导电层和源极，在源极上形成有钝化层，在钝化层上形成有第二透明导电层；其中，所述阵列基板的第一透明导电层搭接在有源层上，既作为像素电极，也作为薄膜晶体管TFT的漏极。
其中，所述第一透明导电层为氧化铟锡ITO。
本发明还提供一种显示装置，包括本发明的阵列基板。
本发明所提供的一种阵列基板及其制作方法、显示装置，通过将1st ITO层直接搭接在有源层上作为TFT的漏极，由于1st ITO是透明电极，因此可以有效提高阵列基板的Pixel开口率，进而增大阵列基板的透过率；另外，由于TFT的源极和1st ITO层不属于同一层，因此无需考虑曝光精度，可以将沟道区的长度L做得比较小，这样在保持沟道区宽度W不变的情况下可以有效的提高开启电流(Ion)，以保证对阵列基板的Pixel充电充足。
附图说明
图1为现有技术中H-ADS的阵列基板结构示意图；
图2为本发明实施例的一种阵列基板的制作方法的流程图一；
图3为本发明实施例的一种阵列基板的制作方法的流程图二；
图4为本发明实施例的H-ADS的阵列基板结构示意图；
图5为现有技术中H-ADS的阵列基板的Pixel的BM边缘的示意图；
图6为本发明实施例中H-ADS的阵列基板的Pixel的BM边缘的示意图。
附图标记说明：
11 玻璃基板
12 Gate层
13 Gate Insulator层
14 1st ITO层
15 Active层
16 源极
17 漏极
18 钝化层
19 2nd ITO层
具体实施方式
下面结合附图和具体实施例对本发明的技术方案进一步详细阐述。
本发明实施例所提供的一种H-ADS的阵列基板的制作方法，如图2所示，主要包括：
步骤201，在用于制作阵列基板的玻璃基板上形成Active层后，在玻璃基板上沉积ITO，并通过相应的掩膜工序(即用于形成第一透明导电层的掩膜工序或构图工序)形成第一透明导电层(或称1st ITO层)，该第一透明导电层作为像素电极，且该第一透明导电层还搭接在Active层上作为TFT的漏极。
步骤202，在形成有第一透明导电层的玻璃基板上沉积金属薄膜，并通过相应的掩膜工序(即用于形成TFT的源极的掩膜工序或构图工序)形成TFT的源极。
其中，在玻璃基板上形成Active层之前，该方法还包括：
在用于制作阵列基板的玻璃基板上沉积金属薄膜，并通过相应的掩膜工序(即用于形成栅线和栅极层的掩膜工序或构图工序)形成栅线和栅极层；
在形成有栅线和栅极层的玻璃基板上沉积栅绝缘层薄膜，形成栅绝缘层。
在玻璃基板上形成Active层，具体为：在形成有栅绝缘层的玻璃基板上沉积半导体层薄膜，并通过相应的掩膜工序(即用于形成Active层的掩膜工序或构图工序)形成Active层。
在形成TFT的源极之后，该方法还包括：
在形成有TFT的源极的玻璃基板上，通过相应的掩膜工序(即用于形成钝化层的掩膜工序或构图工序)形成钝化层；
在形成钝化层后的玻璃基板上沉积ITO，并通过相应的掩膜工序(即用于形成第二透明导电层的掩膜工序或构图工序)形成第二透明导电层(或称2ndITO层)，该第二透明导电层作为公共电极。
基于此，本发明实施例所提供的一种较佳的H-ADS的阵列基板的制作方法，如图3所示，主要包括：
步骤301，在用于制作阵列基板的玻璃基板上沉积金属薄膜，并通过第一次掩膜工序(即用于形成栅线和栅极层的掩膜工序或构图工序)形成栅线和栅极层。
步骤302，在形成有栅线和栅极层的玻璃基板上沉积栅绝缘层薄膜，形成栅绝缘层。
步骤303，在形成有栅绝缘层的玻璃基板上沉积半导体层薄膜，并通过第二次掩膜工序(即用于形成Active层的掩膜工序或构图工序)形成Active层。
步骤304，在形成有Active层的玻璃基板上沉积ITO，并通过第三次掩膜工序(即用于形成第一透明导电层的掩膜工序或构图工序)形成第一透明导电层，该第一透明导电层作为像素电极，且该第一透明导电层还搭接在Active层上作为TFT的漏极。
步骤305，在形成有第一透明导电层的玻璃基板上沉积金属薄膜，并通过第四次掩膜工序(即用于形成TFT的源极的掩膜工序或构图工序)形成TFT的源极。
步骤306，在形成有TFT的源极的玻璃基板上，通过第五次掩膜工序(即用于形成钝化层的掩膜工序或构图工序)形成钝化层。
步骤307，在形成钝化层后的玻璃基板上沉积ITO，并通过第六次掩膜工序(即用于形成第二透明导电层的掩膜工序或构图工序)形成第二透明导电层，该第二透明导电层作为公共电极。
经过上述制作方法即能得到本发明实施例的H-ADS的阵列基板，该阵列基板的具体结构如图4所示。在图4所示阵列基板结构中，玻璃基板11上有通过第一次掩膜工序形成的Gate层12，Gate层12上形成有Gate Insulator层13，在Gate Insulator层13上有通过第二次掩膜工序形成的Active层15、通过第三次掩膜工序形成的1st ITO层14、通过第四次掩膜工序形成的Source 16，在Source 16上形成有通过第五次掩膜工序形成的钝化层18，在钝化层18上形成有通过第六次掩膜工序形成的2nd ITO层19。其中，1st ITO层14直接搭接在Active层15上，既作为像素电极，也作为TFT的漏极；2nd ITO层19作为公共电极。优选的，1st ITO层14可以使用ITO。
本发明实施例通过将1st ITO层直接搭接在Active层上作为TFT的漏极，由于1st ITO是透明电极，因此可以有效提高阵列基板的Pixel开口率，进而增大阵列基板的透过率。
另外，由于H-ADS的阵列基板，其公共电极是由2nd ITO构成，因此公共电极和数据(Date)线的耦合电容较大，存储电容(cst)和液晶电容(clc)也比较大，从而使得基板功耗(Panel Load)较大，因此必须要保证较大的开启电流(Ion)才能保证对阵列基板的Pixel充电充足。
本发明实施例的H-ADS的阵列基板相比现有技术，由于TFT的Source和1st ITO层不属于同一层，因此不用考虑曝光精度，可以将沟道区的长度L做得比较小(对比图1和图4所示的阵列基板结构，图3所示的阵列基板中，沟道区的长度L可以做到相对更小)，现有技术中的L在4微米(um)，而本发明实施例的L可以做到2um；这样在保持沟道区宽度W不变的情况下可以有效的提高开启电流(Ion)，以保证对阵列基板的Pixel充电充足。
具体的，对比图5所示现有技术中H-ADS的阵列基板的Pixel的黑矩阵(BM)边缘，和图6所示本发明实施例中H-ADS的阵列基板的Pixel的BM边缘，由于现有H-ADS的阵列基板在制作过程中，其形成的S/D层由同层金属构成，因此受限于曝光精度，沟道区的长度L通常要保证有一定的宽度(如4um以上)；而本发明实施例的H-ADS的阵列基板，由于采用1st ITO作为TFT的漏极，Source和1st ITO层不属于同一层，因此无需考虑曝光精度，可以将沟道区的长度L做得比较小，这样在保持沟道区宽度W不变的情况下，能提高沟道区的宽长比(W/L)，可以有效的提高开启电流(Ion)，以保证对阵列基板的Pixel充电充足。
另外，由于1st ITO是透明的金属氧化物，在用1st ITO来代替非透明金属作为TFT的漏极材料后，可以将BM(位于彩膜基板上)的边缘向Gate线靠近，只要保持两者之间的距离满足对盒精度(Assy Margin)即可，这样可以进一步提高Pixel开口率。对比图5和图6可以看出，图5中所示的非透明金属作的TFT漏极被图6所示的1st ITO代替后，图6中所示的BM的边缘相比图5，其可以离Gate线更近，只要保持BM的边缘和Gate线之间的距离满足Assy Margin(如5.5um以上)即可，这样可以进一步提高Pixel开口率。
本发明的实施例，不仅可以适用于H-ADS类型的阵列基板，也适用于其他类型的阵列基板，如TN、ADS等。
需要说明的是，由于本发明实施例的阵列基板通常应用于显示装置中，因此，采用了具有本发明实施例的阵列基板的显示装置，应当也属于本发明实施例的保护范围内。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。
Claims (7)
1.一种阵列基板的制作方法，其特征在于，该方法包括：
在用于制作阵列基板的玻璃基板上形成有源层后，在所述玻璃基板上沉积氧化铟锡ITO，并通过相应的掩膜工序形成第一透明导电层，所述第一透明导电层作为像素电极，且所述第一透明导电层还搭接在所述有源层上作为薄膜晶体管TFT的漏极；
在形成有所述第一透明导电层的玻璃基板上沉积金属薄膜，并通过相应的掩膜工序形成TFT的源极。
2.根据权利要求1所述阵列基板的制作方法，其特征在于，在玻璃基板上形成有源层之前，该方法还包括：
在用于制作阵列基板的玻璃基板上沉积金属薄膜，并通过相应的掩膜工序形成栅线和栅极层；
在形成有栅线和栅极层的玻璃基板上沉积栅绝缘层薄膜，形成栅绝缘层。
3.根据权利要求2所述阵列基板的制作方法，其特征在于，在玻璃基板上形成有源层，具体为：
在形成有栅绝缘层的玻璃基板上沉积半导体层薄膜，并通过相应的掩膜工序形成有源层。
4.根据权利要求1、2或3所述阵列基板的制作方法，其特征在于，在形成TFT的源极之后，该方法还包括：
在形成有TFT的源极的玻璃基板上，通过相应的掩膜工序形成钝化层；
在形成钝化层的玻璃基板上沉积ITO，并通过相应的掩膜工序形成第二透明导电层，所述第二透明导电层作为公共电极。
5.一种阵列基板，其特征在于，在玻璃基板上形成有栅线和栅极层，栅线和栅极层上形成有栅绝缘层，栅绝缘层上形成有有源层、第一透明导电层和源极，在源极上形成有钝化层，在钝化层上形成有第二透明导电层；其中，所述阵列基板的第一透明导电层搭接在有源层上，既作为像素电极，也作为薄膜晶体管TFT的漏极。
6.根据权利要求5所述阵列基板，其特征在于，所述第一透明导电层为氧化铟锡ITO。
7.一种显示装置，其特征在于，包括权利要求5或6所述的阵列基板。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20140326 |