JPH0584914B2 - - Google Patents
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- JPH0584914B2 JPH0584914B2 JP61052553A JP5255386A JPH0584914B2 JP H0584914 B2 JPH0584914 B2 JP H0584914B2 JP 61052553 A JP61052553 A JP 61052553A JP 5255386 A JP5255386 A JP 5255386A JP H0584914 B2 JPH0584914 B2 JP H0584914B2
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタをスイツチング素子
としたアクテイブマトリクス基板に係り、特に液
晶等を用いたフラツトパネルデイスプレイに好適
なアクテイブマトリクス基板に関する。
としたアクテイブマトリクス基板に係り、特に液
晶等を用いたフラツトパネルデイスプレイに好適
なアクテイブマトリクス基板に関する。
アクテイブマトリクス型液晶パネル等価回路
は、第４図ａのように走査線（ゲート線）２、信
号線（データ線とも云う）３、薄膜トランジスタ
（Thin Film Transistor、以下TFTと略す）５
及び液晶７よりなつている。そして第１図ｂは第
４図ａの配線パターンを示し、第４図ｃは第４図
ｂのTFT近傍の拡大図であり、１１ａはアンド
ープのａ−Si膜である。第４図ａの液晶７は、
TFT５により点滅する。このTFT５の半導体材
料として、非晶質シリコン膜（以下ａ−SiTFT
と略す）が注目をあびている。このTFTは、第
５図に示す断面構造（第４図ｂのＢ−B′断面）
をしている。
は、第４図ａのように走査線（ゲート線）２、信
号線（データ線とも云う）３、薄膜トランジスタ
（Thin Film Transistor、以下TFTと略す）５
及び液晶７よりなつている。そして第１図ｂは第
４図ａの配線パターンを示し、第４図ｃは第４図
ｂのTFT近傍の拡大図であり、１１ａはアンド
ープのａ−Si膜である。第４図ａの液晶７は、
TFT５により点滅する。このTFT５の半導体材
料として、非晶質シリコン膜（以下ａ−SiTFT
と略す）が注目をあびている。このTFTは、第
５図に示す断面構造（第４図ｂのＢ−B′断面）
をしている。
第５図の構造を逆スタガ構造と云い、絶縁体を
表面に有する基板（例えばガラス、石英、絶縁膜
で表面をコーテイングしたシリコンやその他の金
属もしくはガラス板、石英板）１上にゲート電極
１８が形成され、このゲート電極を被覆するよう
にゲート絶縁膜１５が形成され、このゲート絶縁
膜１５上に高抵抗のａ−Si膜領域１１（但し１０
ａはアンドープのａ−Si膜、１１ｂ，１１b′はリ
ン（Ｐ）をドーピングしたｎ形のａ−Si膜）が形
成されている。上記リンをドーピングしたｎ形の
ａ−Si膜１１ｂ上にはCr膜１２、Al膜１３、
ITO（Induim Tin Oxide）膜よりなるソース電
極２２とCr膜１２′，Al膜１３′，ITO膜よりな
るドレイン電極２４が対向して配置され、ソース
電極２２′の一端は信号線の一部３となり、ドレ
イン電極２４にはITO膜よりなる画素電極４が接
続されている。そして、信号線３、ソース電極２
２、ドレイン電極２４及び画像電極４を被覆する
ように保護膜１６が形成され、TFTのチヤネル
部２３のしや光のためのしや光膜１７が保護膜１
６上に形成された構造となつている。
表面に有する基板（例えばガラス、石英、絶縁膜
で表面をコーテイングしたシリコンやその他の金
属もしくはガラス板、石英板）１上にゲート電極
１８が形成され、このゲート電極を被覆するよう
にゲート絶縁膜１５が形成され、このゲート絶縁
膜１５上に高抵抗のａ−Si膜領域１１（但し１０
ａはアンドープのａ−Si膜、１１ｂ，１１b′はリ
ン（Ｐ）をドーピングしたｎ形のａ−Si膜）が形
成されている。上記リンをドーピングしたｎ形の
ａ−Si膜１１ｂ上にはCr膜１２、Al膜１３、
ITO（Induim Tin Oxide）膜よりなるソース電
極２２とCr膜１２′，Al膜１３′，ITO膜よりな
るドレイン電極２４が対向して配置され、ソース
電極２２′の一端は信号線の一部３となり、ドレ
イン電極２４にはITO膜よりなる画素電極４が接
続されている。そして、信号線３、ソース電極２
２、ドレイン電極２４及び画像電極４を被覆する
ように保護膜１６が形成され、TFTのチヤネル
部２３のしや光のためのしや光膜１７が保護膜１
６上に形成された構造となつている。
このようなTFTを第４図のアクテイブマトリ
クスに適用すると、信号線３近傍の断面（第４図
ｂのＡ−A′断面）は第６図ａに示すように基板
１上に一部がゲート絶縁膜として働く絶縁膜１５
が形成され、この絶縁膜１５上に画像電極４と、
Cr膜１２、Al膜１３よりなる信号線３が設けら
れ、画素電極４と信号線３を覆うように保護膜１
６が形成された構造となつている。そして走査線
２２と信号線３はTFT領域で第６図ｂに示すよ
うに交差する（第４図ｂのＣ−C′断面）。
クスに適用すると、信号線３近傍の断面（第４図
ｂのＡ−A′断面）は第６図ａに示すように基板
１上に一部がゲート絶縁膜として働く絶縁膜１５
が形成され、この絶縁膜１５上に画像電極４と、
Cr膜１２、Al膜１３よりなる信号線３が設けら
れ、画素電極４と信号線３を覆うように保護膜１
６が形成された構造となつている。そして走査線
２２と信号線３はTFT領域で第６図ｂに示すよ
うに交差する（第４図ｂのＣ−C′断面）。
従つて、ａ−Si膜領域１１ａ，１１ｂは島状に
分離されているため、信号線３は走査線２とａ−
Si膜領域１１ａ，１１ｂにより発生する断差を飛
び越える必要がある。従つて、走査線２と信号線
３が交差するTFT領域で、信号線３の断線等の
欠陥が発生し易い。
分離されているため、信号線３は走査線２とａ−
Si膜領域１１ａ，１１ｂにより発生する断差を飛
び越える必要がある。従つて、走査線２と信号線
３が交差するTFT領域で、信号線３の断線等の
欠陥が発生し易い。
走査線２と信号線３のシヨートに対しては、第
７図に示すように、TFT領域５を迂回するよう
なゲートバイパスライン２′を走査線２に付加す
るなどの工夫がなされている。（信学技報ED84−
71PP17〜19（1984）参照）。
７図に示すように、TFT領域５を迂回するよう
なゲートバイパスライン２′を走査線２に付加す
るなどの工夫がなされている。（信学技報ED84−
71PP17〜19（1984）参照）。
上記従来技術はTFT領域に存在する段差によ
り生ずる配線（第５図ｂでは信号線３）の断切れ
については配慮がされておらず、配線切れによる
欠陥発生の問題があつた。
り生ずる配線（第５図ｂでは信号線３）の断切れ
については配慮がされておらず、配線切れによる
欠陥発生の問題があつた。
本発明の目的は上記した従来技術の問題点をな
くし、製造歩留りの高いアクテイブマトリクス基
板を提供するにある。
くし、製造歩留りの高いアクテイブマトリクス基
板を提供するにある。
上記目的は、TFT領域上に形成される配線を
TFT領域以外において、TFTを構成する半導体
薄膜と少なくとも１種類の金属膜の多層構造にす
ることによつて達成される。
TFT領域以外において、TFTを構成する半導体
薄膜と少なくとも１種類の金属膜の多層構造にす
ることによつて達成される。
TFT領域上に形成される配線（第６図ｂの例
では信号線）をTFT領域以外でもTFTを構成す
る半導体薄膜と金属膜の多層構造にすると、半導
体薄膜は半導体薄膜をパターン化したために発生
するTFT領域部の断差をなくすように働く。そ
れによつて、TFT領域上に形成される配線でも
TFT領域部でのカバレツジ不良による断切れが
発生しなくなる。
では信号線）をTFT領域以外でもTFTを構成す
る半導体薄膜と金属膜の多層構造にすると、半導
体薄膜は半導体薄膜をパターン化したために発生
するTFT領域部の断差をなくすように働く。そ
れによつて、TFT領域上に形成される配線でも
TFT領域部でのカバレツジ不良による断切れが
発生しなくなる。
以下、本発明を実施例により詳細に説明する。
実施例 １
第５図に示した構造のａ−SiTFTを、第４図
ａ〜ｃのアクテイブマトリクスのTFT５にスイ
ツチング素子（TFT５）として搭載した。
ａ〜ｃのアクテイブマトリクスのTFT５にスイ
ツチング素子（TFT５）として搭載した。
第５図ａのTFTは、絶縁体を表面に有する基
板１（例えばガラス、石英、絶縁膜で表面をコー
テイングしたSiや金属あるいはガラス板）と、こ
の基板上に設けられたクロム（Cr）膜やチタン
（Ti）膜からなるゲート電極１８と、このゲート
電極１８を被覆するように設けられたゲート絶縁
膜１５と、このゲート絶縁膜１５上に設けられた
アンドープのａ−Si膜１１ａ、このアンドープの
ａ−Si膜１１ａ上に順次リン（Ｐ）をドーピング
したｎ形のａ−Si膜１１ｂ、クロム膜やチタン膜
等の金属膜１２、アルミニウム（Al）膜１３、
ITO（Indium Tin Oxide，In2O3とSnO2の混合
体）膜１４を積層してなる信号線３とソース電極
２２と、前記のアンドープのａ−sI膜１１a′上に
前記ソース電極２２に対向して設けられたリンを
ドーピングしたｎ形のａ−Si膜１１b′と、このリ
ンをドーピングしたｎ形のａ−Si膜１１b′からゲ
ート絶縁膜１５上にかけて設けられたクロム膜や
チタン膜等の金属膜１２′と、この金属１２上に
設けられたアルミニウム膜１３′、このアルミニ
ウム膜１３′上からゲート絶縁膜１５上にかけて
設けられたITO膜１４からなるドレイン電極２４
と画素電極４、上記の信号線３、ソース電極２
２、ドレイン電極２４と画素電極４及び絶縁膜１
５を被覆するように設けられた保護膜１６、この
保護膜１６のゲート絶縁膜１５と対向する面上に
TFTのチヤネル部２３をおおうように設けられ
たしや光膜１７よりなつている。なお同図におい
て、TFTのチヤネル部は２３である。即ち、第
５図は、第４図ｂ中のＢ−B′断面図に相当して
いる。
板１（例えばガラス、石英、絶縁膜で表面をコー
テイングしたSiや金属あるいはガラス板）と、こ
の基板上に設けられたクロム（Cr）膜やチタン
（Ti）膜からなるゲート電極１８と、このゲート
電極１８を被覆するように設けられたゲート絶縁
膜１５と、このゲート絶縁膜１５上に設けられた
アンドープのａ−Si膜１１ａ、このアンドープの
ａ−Si膜１１ａ上に順次リン（Ｐ）をドーピング
したｎ形のａ−Si膜１１ｂ、クロム膜やチタン膜
等の金属膜１２、アルミニウム（Al）膜１３、
ITO（Indium Tin Oxide，In2O3とSnO2の混合
体）膜１４を積層してなる信号線３とソース電極
２２と、前記のアンドープのａ−sI膜１１a′上に
前記ソース電極２２に対向して設けられたリンを
ドーピングしたｎ形のａ−Si膜１１b′と、このリ
ンをドーピングしたｎ形のａ−Si膜１１b′からゲ
ート絶縁膜１５上にかけて設けられたクロム膜や
チタン膜等の金属膜１２′と、この金属１２上に
設けられたアルミニウム膜１３′、このアルミニ
ウム膜１３′上からゲート絶縁膜１５上にかけて
設けられたITO膜１４からなるドレイン電極２４
と画素電極４、上記の信号線３、ソース電極２
２、ドレイン電極２４と画素電極４及び絶縁膜１
５を被覆するように設けられた保護膜１６、この
保護膜１６のゲート絶縁膜１５と対向する面上に
TFTのチヤネル部２３をおおうように設けられ
たしや光膜１７よりなつている。なお同図におい
て、TFTのチヤネル部は２３である。即ち、第
５図は、第４図ｂ中のＢ−B′断面図に相当して
いる。
信号線３は、第１図ａの構造をしている。即
ち、第１図ａは、第４図ｂのＡ−A′断面図を示
すことになる。さらに信号線３と走査線２交差部
は、第１図ｂの構造をしている。そして、第１図
ｂは、第４図のＣ−C′断面図を示すことになる。
第４図ａ〜ｃから、ソース電極２２は信号線３
と、ドレイン電極２４は走査線２と接続している
ことがわかる。第６図ａに示した従来例との最も
大きな違いはａ−Si膜１１ａ，１１ｂの存在であ
る。本発明の効果を第４図ａのＣ−C′断面によつ
てみると、第１図ｂのようになる。同図から明ら
かにａ−Si膜１１ａ，１１ｂによる断差がなくな
つている。また、走査線２の膜厚が70〜100nmで
あるのに対し、ａ−Si膜（11a＋11b）の膜厚200
〜400nmゲート絶縁膜の膜厚が300〜500nmとな
るのが一般的であるから、走査線２による断差は
大きく緩和され、ゆるやかなものとなる。従つ
て、金属膜１２、アルミニウム膜１３によるカバ
レツジが良好となり、この部分での段切れはなく
なる。実際640×400のアクテイブマトリクス基板
を作製すると、TFT領域部での断切れによる欠
陥はなかつた。
ち、第１図ａは、第４図ｂのＡ−A′断面図を示
すことになる。さらに信号線３と走査線２交差部
は、第１図ｂの構造をしている。そして、第１図
ｂは、第４図のＣ−C′断面図を示すことになる。
第４図ａ〜ｃから、ソース電極２２は信号線３
と、ドレイン電極２４は走査線２と接続している
ことがわかる。第６図ａに示した従来例との最も
大きな違いはａ−Si膜１１ａ，１１ｂの存在であ
る。本発明の効果を第４図ａのＣ−C′断面によつ
てみると、第１図ｂのようになる。同図から明ら
かにａ−Si膜１１ａ，１１ｂによる断差がなくな
つている。また、走査線２の膜厚が70〜100nmで
あるのに対し、ａ−Si膜（11a＋11b）の膜厚200
〜400nmゲート絶縁膜の膜厚が300〜500nmとな
るのが一般的であるから、走査線２による断差は
大きく緩和され、ゆるやかなものとなる。従つ
て、金属膜１２、アルミニウム膜１３によるカバ
レツジが良好となり、この部分での段切れはなく
なる。実際640×400のアクテイブマトリクス基板
を作製すると、TFT領域部での断切れによる欠
陥はなかつた。
実施例 ２
第２図は、本発明を適用した信号線３の他の断
面図である。信号線３の断面は階段状の構造とな
つている。このような構造にすると、ａ−Si膜配
線４１、金属膜配線４２の加工時のマスク合わせ
のずれやａ−Si膜のオーバーエツチングによる配
線不良をなくすことができる。よつて、信号線３
の製造歩留りを高くできるとともに信頼性を上げ
ることができる。
面図である。信号線３の断面は階段状の構造とな
つている。このような構造にすると、ａ−Si膜配
線４１、金属膜配線４２の加工時のマスク合わせ
のずれやａ−Si膜のオーバーエツチングによる配
線不良をなくすことができる。よつて、信号線３
の製造歩留りを高くできるとともに信頼性を上げ
ることができる。
実施例 ３
実施例１，２では、配線の信頼性を上げるため
に、信号線３を構成する金属膜（導電膜）をCr
膜とAl膜、ITO膜を順次積層した３層構造とし
ているが、AlやCr，Cu，Ti，Mo，Ni，Cr等の
金属の中から１つを選んで単一膜としてもさしつ
かえない。信号線３を構成する金属膜を、Alの
単一膜とした場合は、第３図のとおりになる。第
３図ａは第１図ａに、第４図ｂは第１図ｂに相当
する。
に、信号線３を構成する金属膜（導電膜）をCr
膜とAl膜、ITO膜を順次積層した３層構造とし
ているが、AlやCr，Cu，Ti，Mo，Ni，Cr等の
金属の中から１つを選んで単一膜としてもさしつ
かえない。信号線３を構成する金属膜を、Alの
単一膜とした場合は、第３図のとおりになる。第
３図ａは第１図ａに、第４図ｂは第１図ｂに相当
する。
第３図の構造は、明らかに第１図の例で述べた
効果がある。
効果がある。
本発明によれば、アクテイブマトリクス配線の
第２層目の配線（上層側配線）の断差による断線
をなくせるので、アクテイブマトリクス基板の製
造歩留りを大幅に向上できる効果がある。
第２層目の配線（上層側配線）の断差による断線
をなくせるので、アクテイブマトリクス基板の製
造歩留りを大幅に向上できる効果がある。
第１図は本発明に係る金属薄膜が二層からなる
場合の第４図ｂの断面図であり、第１図ａは第４
図ｂのＡ−A′断面図、第１図ｂは第４図ｂのＣ
−C′断面図であり、第２図は本発明に係る金属薄
膜が二層からなる他の場合の第４図ｂのＡ−
A′断面図であり、第３図は本発明に係る金属薄
膜が一層からなる場合の信号線、走査線断面図で
あり、第３図ａは第４図ｂのＡ−A′断面図、第
３図ｂは第４図ｂのＣ−C′断面図であり、第４図
はアクテイブマトリクス型液晶の回路構成を示す
図であり、第４図ａは等価回路を示す図、第４図
ｂは第４図ａの配線構造を示す図、第４図ｃは第
４図ｂ、５付近の拡大図であり、第５図は逆スタ
ガ構造の薄膜トランジスタの断面図であり、第４
図ｂのＢ−B′断面図に相当し、第６図は従来技
術の信号線、走査線の断面図であり、第６図ａは
第４図ｂのＡ−A′断面図に相当し、第６図ｂは
第４図ｂのＣ−C′断面図に相当し、第７図はバイ
パスラインが設けられた走査線を用いた場合の第
４図ｂ、５付近の拡大図である。 １……基板、２……走査線、２′……ゲートバ
イパスライン、３……信号線、４……画素電極、
５……TFT、１１ａ，１１a′……アンドープの
ａ−Si膜、１１ｂ，１１b′……リンをドーピング
したｎ形のａ−Si膜、１２，１２′……Cr膜、１
３，１３′……Al膜、１４……ITO膜、１５……
ゲート絶縁膜、１６……保護膜、１７……しや光
膜、１８……ゲート電極、２２……ソース電極、
２３……TFTのチヤンネル部、２４……ドレイ
ン電極、４１……ａ−Si配線膜、４２……金属膜
配線。
場合の第４図ｂの断面図であり、第１図ａは第４
図ｂのＡ−A′断面図、第１図ｂは第４図ｂのＣ
−C′断面図であり、第２図は本発明に係る金属薄
膜が二層からなる他の場合の第４図ｂのＡ−
A′断面図であり、第３図は本発明に係る金属薄
膜が一層からなる場合の信号線、走査線断面図で
あり、第３図ａは第４図ｂのＡ−A′断面図、第
３図ｂは第４図ｂのＣ−C′断面図であり、第４図
はアクテイブマトリクス型液晶の回路構成を示す
図であり、第４図ａは等価回路を示す図、第４図
ｂは第４図ａの配線構造を示す図、第４図ｃは第
４図ｂ、５付近の拡大図であり、第５図は逆スタ
ガ構造の薄膜トランジスタの断面図であり、第４
図ｂのＢ−B′断面図に相当し、第６図は従来技
術の信号線、走査線の断面図であり、第６図ａは
第４図ｂのＡ−A′断面図に相当し、第６図ｂは
第４図ｂのＣ−C′断面図に相当し、第７図はバイ
パスラインが設けられた走査線を用いた場合の第
４図ｂ、５付近の拡大図である。 １……基板、２……走査線、２′……ゲートバ
イパスライン、３……信号線、４……画素電極、
５……TFT、１１ａ，１１a′……アンドープの
ａ−Si膜、１１ｂ，１１b′……リンをドーピング
したｎ形のａ−Si膜、１２，１２′……Cr膜、１
３，１３′……Al膜、１４……ITO膜、１５……
ゲート絶縁膜、１６……保護膜、１７……しや光
膜、１８……ゲート電極、２２……ソース電極、
２３……TFTのチヤンネル部、２４……ドレイ
ン電極、４１……ａ−Si配線膜、４２……金属膜
配線。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも表面が絶縁物よりなる基板と、該
基板上に設けられたゲート電極膜領域と、該領域
と被覆するように設けられたゲート絶縁膜領域
と、該ゲート絶縁膜領域上に設けられた半導体薄
膜領域と、該半導体薄膜領域上に設けられたソー
ス電極及び該ソース電極に接続して設けられた信
号線と、前記ゲート絶縁膜領域上に設けられたド
レイン電極及び該ドレイン電極に接続して設けら
れた画素電極と、前記ソース電極及び該ソース電
極に接続して設けられた信号線、前記ドレイン電
極及び該ドレイン電極に接続して設けられた画素
電極よりなる薄膜トランジスタをスイツチング素
子としたアクテイブマトリクス基板において、前
記ソース電極に接続された信号線を、前記半導体
薄膜と少なくとも１種類の金属薄膜からなる多層
膜とすることを特徴とするアクテイブマトリクス
基板。 ２ 前記信号線を構成する前記の少なくとも１種
類の金属薄膜のライン幅が、前記の半導体薄膜の
ライン幅より小さいことを特徴とする特許請求の
範囲第１項記載のアクテイブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052553A JPS62210494A (ja) | 1986-03-12 | 1986-03-12 | アクテイブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052553A JPS62210494A (ja) | 1986-03-12 | 1986-03-12 | アクテイブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62210494A JPS62210494A (ja) | 1987-09-16 |
| JPH0584914B2 true JPH0584914B2 (ja) | 1993-12-03 |
Family
ID=12918002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61052553A Granted JPS62210494A (ja) | 1986-03-12 | 1986-03-12 | アクテイブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62210494A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01172026U (ja) * | 1988-05-26 | 1989-12-06 | ||
| JPH01297624A (ja) * | 1988-05-26 | 1989-11-30 | Casio Comput Co Ltd | 薄膜トランジスタ |
| JP3866783B2 (ja) | 1995-07-25 | 2007-01-10 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111679A (ja) * | 1982-12-17 | 1984-06-27 | 株式会社日立製作所 | 表示素子 |
| JPS6097386A (ja) * | 1983-11-01 | 1985-05-31 | セイコーインスツルメンツ株式会社 | 液晶表示装置 |
-
1986
- 1986-03-12 JP JP61052553A patent/JPS62210494A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111679A (ja) * | 1982-12-17 | 1984-06-27 | 株式会社日立製作所 | 表示素子 |
| JPS6097386A (ja) * | 1983-11-01 | 1985-05-31 | セイコーインスツルメンツ株式会社 | 液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62210494A (ja) | 1987-09-16 |
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