KR101810592B1 - 트랜지스터 - Google Patents

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KR101810592B1
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히로유키 미야케
마사요 카야마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 소스 전극(드레인 전극)과, 게이트 전극 과의 중첩부에 생기는 기생 용량값을 저감시키더라도, 온 전류값을 대략 유지할 수 있는 새로운 전극 구조의 트랜지스터를 제공하는 것을 과제의 하나로 한다.
트랜지스터의 소스 전극 및 드레인 전극의 전극 형상을 빗살 형상으로 함으로써 기생 용량값을 저감시킨다. 또한, 빗살 모양 전극의 선단부의 폭이나 전극 치부 사이의 간격을 제어함으로써, 전극 치부의 측면으로부터 흐르는 곡선 전류를 발생시킬 수 있다. 이 곡선 전류가 전극 형상을 빗살 형상으로 함으로써 감소하는 직선 전류를 보충하기 때문에, 기생 용량값을 저감시키더라도, 저감시키기 전과 대략 변함없는 온 전류값을 유지시킬 수 있다.

Description

트랜지스터{TRANSISTOR}
본 발명은 트랜지스터에 관한 것이고, 개시되는 발명의 일 양태는 트랜지스터의 전극 형상에 관한 것이다.
정보화의 진전에 따라, 종이 대신에 얇고 가벼운 전자 페이퍼 디스플레이나 상품 하나하나를 순식간에 식별할 수 있는 IC 태그 등의 개발이 주목되고 있다. 또한, 액정 표시 장치는, TV 수상기 등의 대형 표시 장치에서 휴대전화 등의 소형 표시 장치에 이르기까지 보급되고 있다. 이들 디바이스의 보급에 따라, 저비용화 또는 고부가가치화를 목적으로 한 개발이 행해지고 있다. 특히 근년에는, 지구 환경에 대한 관심이 높아지고, 저소비 전력 동작이며, 고속 동작을 구비한 디바이스의 개발에 주목이 집중되고 있다.
현행으로는, 이들 디바이스에 트랜지스터가 소자로서 사용되고 있다. 트랜지스터란, 반도체에 소스, 드레인이라는 영역을 형성하고, 각각에 전극을 형성하고, 전위를 부여하여, 절연층 혹은 쇼트키 배리어를 통하여 게이트라고 불리는 전극으로부터 반도체에 전계를 가하고, 반도체의 형상을 제어함으로써, 소스 전극과 드레인과의 사이에 흐르는 전류를 제어하는 것이다.
저소비 전력 동작이며, 고속 동작의 디바이스를 실현하기 위해서는, 보다 큰 온오프비를 가지고, 또한 기생 용량이 보다 작은 트랜지스터가 필요하게 된다. 온오프비란, 오프 전류와 온 전류의 비율(ION/IOFF)로서, 그 값이 클수록 스위칭 특징이 우수하다. 또한, 온 전류란, 트랜지스터가 온 상태일 때 소스 전극과 드레인과의 사이에 흐르는 전류이고, 오프 전류란, 트랜지스터가 오프 상태일 때 소스 전극과 드레인과의 사이에 흐르는 전류를 말한다. 예를 들면, n형의 트랜지스터의 경우에는 게이트 전압이 트랜지스터의 스레숄드 전압보다 낮을 때에 소스 전극과 드레인과의 사이에 흐르는 전류이다. 기생 용량이란, 소스 전극(드레인 전극)과 게이트 전극 사이의 중첩부에 생기는 용량으로서, 기생 용량이 클수록, 스위칭 시간의 증가나 교류 신호에 대한 전달 이득의 저하를 초래한다.
트랜지스터의 기생 용량은 소스 전극(드레인 전극)과 게이트 전극과의 중첩부의 면적에 의존하여 변화한다. 이 면적이 작을수록 기생 용량을 작게 할 수 있다. 그러나, 이 면적의 저감은 제조 비용과 트레이드 오프의 관계에 있고, 그들의 밸런스를 잡는 것이 매우 어렵다.
트랜지스터의 온 전류는, 채널 형성 영역의 길이 및 폭에 의존하여 변화한다. 채널 형성 영역의 길이는 대치하는 소스 전극의 단부와 드레인 전극의 단부와의 사이의 길이에 상당한다. 이 길이가 짧을수록, 온 전류를 보다 크게 할 수 있다. 채널 형성 영역의 폭은 소스 전극과 드레인 전극이 대치하는 길이에 상당한다. 이 폭이 길수록, 온 전류를 보다 크게 할 수 있다. 예를 들면, 트랜지스터의 소스 전극 및 드레인 전극의 전극 형상을 모두 빗살 모양으로 하고, 또한 각각을 서로 얽히게 함으로써, 채널 형성 영역의 폭을 길게 하고, 소스 전극(드레인 전극)과 게이트 전극의 위치가 어긋나는 것을 허용하는 트랜지스터의 구조가 개시되어 있다(예를 들면, 특허문헌 1 참조). 그러나, 이러한 구조에서는 소스 전극(드레인 전극)과 게이트 전극이 중첩하는 면적이 커지게 되어, 기생 용량이 증대되게 된다. 기생 용량을 저감하기 위해, 소스 전극(드레인 전극)과 게이트 전극이 중첩하는 면적을 작게 하면 온 전류가 저감하게 된다.
또한, 채널 형성 영역의 길이를 단부에 길게 함으로써, 온 전류가 급격하게 저하되어 버리는 문제가 생긴다. 온 전류를 일정한 값 이상으로 유지시키기 위해서는, 채널 형성 영역의 길이(게이트 폭이 고정된 경우, 소스(드레인)전극과 게이트 전극과의 중첩부의 길이라고 생각해도 좋음)를 일정 값으로 유지시키는 것이 중요하게 된다. 즉, 채널 형성 영역의 길이를 변화시키지 않고(게이트 폭이 고정된 경우, 소스(드레인)전극과 게이트 전극과의 중첩부의 길이를 변화시키지 않고)중첩부의 면적을 저감시킬 수 있는 트랜지스터가 필요하게 된다.
일본국 특개소 62-287666호 공보
상기 문제를 감안하여, 본 발명의 일 양태는, 소스 전극(드레인 전극)과, 게이트 전극과의 중첩부에 생기는 기생 용량을 저감시키면서, 온 전류의 저감을 제어하는 것을 과제의 하나로 한다.
트랜지스터의 소스 전극 및 드레인 전극의 전극 형상을 빗살 형상으로 함으로써, 상기 과제를 해결한다.
본 발명의 일 양태는 소정의 간격을 두고 병설하여 이루어지는 복수의 전극 치부와 이 전극 치부를 연결하는 연결부를 가지고 빗살 모양으로 형성된 소스 전극과, 소정의 간격을 두고 병설하여 이루어지는 복수의 전극 치부와 이 전극 치부를 연결하는 연결부를 가지고 빗살 모양으로 형성된 드레인 전극을 가지고, 소스 전극은 드레인 전극의 전극 치부의 연장되는 측에 배치되고, 드레인 전극은 소스 전극의 전극 치부의 연장되는 측에 배치되고, 각 전극은 서로 마주보고, 또한 서로 얽히지 않도록 배치되고, 한쪽 전극에서의 빗살 모양 전극의 선단부와, 다른 한쪽의 전극에서의 빗살 모양 전극의 선단부는 서로 이 선단부와 같은 길이로 대치한 구조를 가지고 있는 것을 특징으로 하는 트랜지스터이다(이하 A 구조라고 부름).
본 발명의 일 양태는, 소정의 간격을 두고 병설하여 이루어지는 복수의 전극 치부와 이 전극 치부를 연결하는 연결부를 가지고 빗살 모양으로 형성된 소스 전극과, 소정의 간격을 두고 병설하여 이루어지는 복수의 전극 치부와 이 전극 치부를 연결하는 연결부를 가지고 빗살 모양으로 형성된 드레인 전극을 가지고, 소스 전극은 드레인 전극의 전극 치부의 연장되는 측에 배치되고, 드레인 전극은, 소스 전극의 전극 치부의 연장되는 측에 배치되고, 각 전극은 서로 마주보고, 또한 서로 얽히지 않도록 배치되고, 한쪽 전극에서의 빗살 모양 전극의 선단부와, 다른 한쪽의 전극에서의 빗살 모양 전극의 선단부는 서로 이 선단부와 다른 길이로 대치한 구조를 가지고 있는 것을 특징으로 하는 트랜지스터이다(이하 B 구조라고 부름).
본 발명의 일 양태는, 소정의 간격을 두고 병설하여 이루어지는 복수의 전극 치부와 이 전극 치부를 연결하는 연결부를 가지고 빗살 모양으로 형성된 소스 전극과, 직사각형으로 형성된 드레인 전극을 가지고, 드레인 전극은 소스 전극의 전극 치부의 연장되는 측에 배치되고, 각 전극은 서로 마주한 구조를 가지고 있는 것을 특징으로 하는 트랜지스터이다(이하 C 구조라고 부름).
본 발명의 일 양태는, 소정의 간격을 두고 병설하여 이루어지는 복수의 전극 치부와 이 전극 치부를 연결하는 연결부를 가지고 빗살 모양으로 형성된 드레인 전극과, 직사각형으로 형성된 소스 전극을 가지고, 소스 전극은 드레인 전극의 전극 치부의 연장되는 측에 배치되고, 각 전극은 서로 마주한 구조를 가지고 있는 것을 특징으로 하는 트랜지스터이다(이하 C 구조라고 부름).
상기에서, 이 트랜지스터는 게이트 전극과, 게이트 전극에 접하는 게이트 절연층과, 게이트 절연층을 통하여 게이트 전극에 중첩하는 반도체층과, 반도체층의 한쪽 면에 단부를 접하고, 게이트 절연층 및 반도체층을 통하여, 게이트 전극과 단부를 중첩하는 소스 전극과, 반도체층의 한쪽 면에 단부를 접하고, 게이트 절연층 및 반도체층을 통하여, 게이트 전극과 단부를 중첩하는 드레인 전극을 가진다.
상기에서, 이 트랜지스터는 소스 전극(빗살 모양 전극)의 연결부와 게이트 전극이 중첩하지 않는 것으로 한다. 또한 드레인 전극(빗살 모양 전극)의 연결부와 게이트 전극이 중첩하지 않는 것으로 한다.
상기에서, 이 트랜지스터는, 소스 전극의 빗살 모양 전극의 선단부의 폭이 소스 전극의 폭의 3/8 이상 1 이하로 하고, 드레인 전극의 폭의 3/8 이상 8/3 이하이면 좋다.
상기에서, 이 트랜지스터는 드레인 전극의 빗살 모양 전극의 선단부의 폭이 드레인 전극의 폭의 3/8 이상 1 이하로 하고, 소스 전극의 폭의 3/8 이상 8/3 이하이면 좋다.
상기에서, 이 트랜지스터는 각 전극 치부 사이의 간격이 0 μm 보다 크고 5 μm 이하이면 좋다.
또한, 이 트랜지스터가 상술한 범위를 만족하지 않는 경우, 온 전류의 값의 하락이 허용 범위를 초과하는 경우가 있다. 단, 본 명세서에서, 온 전류의 값의 수% 정도까지의 하락은 온 전류의 값을 유지할 수 있다고 간주하기로 한다.
이하, 본 명세서에서 이용하는 용어에 대하여 간단하게 설명한다. 본 명세서에서, 빗살 형상이란, 오목부와 볼록부를 구비한 모든 형상을 가리키는 것으로 한다. 빗살 모양 전극이란, 단부에 오목부와 볼록부를 구비한 소스(드레인)전극 전체를 가리키고, 빗살 모양 전극의 선단부란 연결부의 단부를 제거하고, 연결부의 단부에 평행한 게이트 전극과 중첩하는 소스(드레인) 전극의 각 전극 치부의 단부 전체를 가리키고, 빗살 모양 전극의 선단부의 폭이란 연결부의 단부를 제거하고, 연결부의 단부에 평행한 게이트 전극과 중첩하는 소스(드레인)전극의 각 전극 치부의 단부 모든 길이의 합을 가리키는 것으로 한다. 전극 치부 사이의 간격은 게이트 전극의 단부와 게이트 전극과 중첩하는 소스(드레인)전극의 전극 치부의 교점으로부터, 게이트 전극의 단부와 게이트 전극과 중첩하는 소스(드레인)전극의 다음의 전극 치부의 교점까지의, 게이트 전극과 소스(드레인)전극이 중첩하지 않는 게이트 전극의 단부의 길이를 가리키는 것으로 한다.
본 명세서에서, 「소스」나 「드레인」의 기능은, 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 서로 바꿀 수 있다. 따라서, 본 명세서에서는, 「소스」나 「드레인」이라는 용어는, 서로 바꾸어 이용할 수 있는 것으로 한다.
또한, 본 명세서에서 사용한 정도를 나타내는 용어, 예를 들면「대략」「약」「약간」「정도」 등은, 최종 결과가 현저하게는 변화하지 않도록 어느 정도 변경된 용어의 합리적인 일탈의 정도를 의미한다. 이들 일탈이 어느 정도 변경된 용어의 의미를 부정하지 않는 것을 조건으로 한다.
반도체층 위에 연장하는 소스 전극(드레인 전극)의 형상을 빗살 모양으로 함으로써, 소스 전극(드레인 전극)과 게이트 전극이 중첩하는 면적을 저감시킬 수 있고, 그것에 의해 기생 용량을 저감할 수 있다. 또한, 빗살 모양의 소스 전극과 드레인 전극을 빗살 부분이 대향하도록 배치함으로써, 회입 전류를 이용할 수 있고, 온 전류가 저감되지 않는 트랜지스터를 제공할 수 있다.
도 1은 실시형태 1의 트랜지스터를 설명하는 도면.
도 2는 실시형태 1의 트랜지스터를 설명하는 도면.
도 3은 실시형태 1의 트랜지스터를 설명하는 도면.
도 4는 실시형태 1의 트랜지스터의 전류 경로를 설명하는 도면.
도 5는 실시예 1의 트랜지스터를 설명하는 도면.
도 6은 실시예 1의 트랜지스터를 설명하는 도면.
도 7은 실시예 1의 트랜지스터의 용량 특성을 나타내는 도면.
도 8은 실시예 1의 트랜지스터의 전류 특성을 나타내는 도면.
도 9는 실시형태 2의 트랜지스터를 설명하는 도면.
실시형태에 대하여, 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어나지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 다른 도면 간에서 공통으로 이용하고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 온 전류의 값을 손상시키지 않고 기생 용량의 값을 저감시키는 트랜지스터의 일 양태에 대하여 도 1 내지 도 8을 이용하여 설명한다.
본 실시형태에서 예를 나타내는 소스 전극층과 드레인 전극층의 형상을 고안한 A 구조의 트랜지스터의, 평면의 구성을 도 1(A)을 이용하여 설명하고, 단면의 구성을 도 1(B)를 이용하여 설명한다. 또한, 도 1(B)에 나타내는 단면도는, 도 1(A)의 절단선 A1-A2에서의 단면에 대응한다. 도 1(B)에 나타내는 트랜지스터(121)은, 기판(100) 위에 설치되고, 게이트 전극층(111)과, 게이트 전극층(111)에 접하는 게이트 절연층(102)과, 게이트 절연층(102)을 통하여 게이트 전극층(111)에 중첩하는 반도체층(106)과, 반도체층(106)의 한쪽 면에 단부를 접하고, 게이트 절연층(102)을 통하여 게이트 전극층(111)과 단부를 중첩하는 소스 전극(105a) 및 드레인 전극(105b)을 가진다.
A 구조의 트랜지스터에서의 모식적 평면도를 도 1(A)에 나타낸다. 소스 전극층(105a)은 소정 간격(s1, s2, s3)을 두고 병설하여 이루어지는 복수의 전극 치부(112, 113, 114, 115)가 전극 치부를 연결하는 연결부(116)를 가진다.
드레인 전극층(105b)은, 소정 간격(s4, s5, s6)을 두고 병설하여 이루어지는 복수의 전극 치부(142, 143, 144, 145)가 전극 치부를 연결하는 연결부(146)를 가진다.
소스 전극층(105a)은, 드레인 전극층(105b)의 전극 치부(142, 143, 144, 145)의 연장되는 측에 배치되고, 드레인 전극층(105b)은, 소스 전극층(105a)의 전극 치부(112, 113, 114, 115)의 연장되는 측에 배치되고, 각 전극층은 서로 마주보고, 또한 서로 얽히지 않도록 배치되어 있다.
전극 치부(112)의 선단부와 전극 치부(142)의 선단부는 서로 같은 길이로 대치하여 배치되고(P1), 전극 치부(113)의 선단부와 전극 치부(143)의 선단부는 서로 같은 길이로 대치하여 배치되고(P2), 전극 치부(114)의 선단부와 전극 치부 144의 선단부는 서로 같은 길이로 대치하여 배치되고(P3), 전극 치부(115)의 선단부와 전극 치부 145의 선단부는 서로 같은 길이로 대치하여 배치되어(P4) 있다.
또한, 소스 전극층(105a)에서의 빗살 모양 전극층의 선단부와, 드레인 전극층(105b)에서의 빗살 모양 전극층의 선단부와의 간격은, 예를 들면, 3 μm 이상 거리를 둔 상태로 하는 것이 바람직하다. 이것은, 전극층 사이에서의 접촉에 의해 쇼트가 발생하는 불량 등이 생기지 않도록 하기 위해서이다.
또한, 소스 전극층(105a) 및 드레인 전극층(105b)은, 복수의 층으로 적층되어 있어도 좋다.
도 1(A)에 나타낸 바와 같이, 소스 전극층(105a)의 각 전극 치부(112, 113, 114, 115) 및 드레인 전극층(105b)의 각 전극 치부(142, 143, 144, 145)는, 반도체층(106)을 통하여, 그 일부가 게이트 전극층(111)과 반드시 중첩하도록 중첩부(120) 및 중첩부(150)가 형성되어 있다. 또한, 소스 전극층(105a)의 각 전극 치부(112, 113, 114, 115) 및 드레인 전극층(105b)의 각 전극 치부(142, 143, 144, 145) 전체가 게이트 전극층(111)과 중첩되어 있어도 좋다.
또한, 소스 전극층(빗살 모양 전극)(105a)의 연결부(116)와 게이트 전극층(111) 및, 드레인 전극층(빗살 모양 전극)(105b)의 연결부(146)와 게이트 전극층(111)은 각각 중첩하지 않도록 형성되어 있다.
소스 전극층(105a)의 각 전극 치부의 연장 방향에서의, 전극 치부(112, 113, 114, 115)와 게이트 전극층(111)과의 중첩부(120)의 길이(a), 및 드레인 전극층(105b)의 각 전극 치부의 연장 방향에서의, 전극 치부(142, 143, 144, 145)와 게이트 전극층(111)과의 중첩부(150)의 길이(b)는, 예를 들면 1.5 μm 이상이 바람직하다. 이것은, 게이트 폭(g)이 고정인 경우, 중첩부(120)의 길이(a)(중첩부(150)의 길이(b))가 너무 짧아지면, 소스 전극층(105a)의 선단부와 드레인 전극층(105b)의 선단부와의 간격(L)이 너무 길어지기 때문에, 온 전류의 값이 급격하게 저하되고, 또한 소스 전극층(105a)(드레인 전극층(105b))과 게이트 전극층(111)과의 중첩부(120)(중첩부(150))에서 콘택트가 취해지지 않기 때문에, 트랜지스터의 전기 저항이 커진다는 등과 같은 문제가 생기기 때문이다. 또한, 소스 전극층(105a)의 각 전극 치부와 게이트 전극층(111)과의 중첩부(120)의 길이(a)와, 드레인 전극층(105b)의 각 전극 치부와 게이트 전극층(111)과의 중첩부(150)의 길이(b)에서, 전자가 후자보다 길거나, 혹은 짧아도 좋다.
소스 전극층(105a)의 각 전극 치부(112, 113, 114, 115)의 상면 형상은 적어도 하나의 모서리부가 둥그스름한 형상으로 되어 있어도 좋고, 한쪽 혹은 양쪽의 측면이 경사되어 있어도 좋고, 한쪽 혹은 양쪽의 측면이 만곡하고 있어도 좋다.
드레인 전극층(105b)의 각 전극 치부(142, 143, 144, 145)의 상면 형상은, 적어도 하나의 모서리부가 둥그스름한 형상으로 되어 있어도 좋고, 한쪽 혹은 양쪽의 측면이 경사되어 있어도 좋고, 한쪽 혹은 양쪽의 측면이 만곡하고 있어도 좋다.
소스 전극층(105a)의 각 전극 치부(112, 113, 114, 115)의 길이(h), 및 드레인 전극층(105b)의 각 전극 치부(142, 143, 144, 145)의 길이(i)는, 각각 같아도 달라도 좋다.
소스 전극층(105a)에서의 전극 치부(112-113) 사이의 간격(s1), 전극 치부(113-114) 사이의 간격(s2), 전극 치부(114-115) 사이의 간격(s3), 드레인 전극층(105b)에서의 전극 치부(142-143) 사이의 간격(s4), 전극 치부(143-144) 사이의 간격(s5), 전극 치부(144-145) 사이의 간격(s6)은, 각각 0 μm 보다 크고 5 μm 이하인 것이 바람직하다. 특히 기생 용량 값의 저감을 확실하게 하기 위해서는, 간격(s1), 간격(s2), 간격(s3), 간격(s4), 간격(s5), 간격(s6)은 각각 3 μm 보다 크고 5 μm 이하인 것이 보다 바람직하다. 또한 온 전류값의 하락을 허용 범위 내로 하기 위해서는, 이 간격은 각각 채널 형성 영역의 길이(소스 전극층(105a)의 선단부와, 드레인 전극층(105b)의 선단부와의 간격(L))이하인 것이 보다 바람직하다.
소스 전극층(105a)(빗살 모양 전극층)의 선단부의 폭은 이 소스 전극층(105a)의 폭(w1)의 3/8 이상 1이하로서, 드레인 전극층(105b)의 폭(w2)의 3/8 이상 8/3 이하인 것이 바람직하다.
드레인 전극층(105b)(빗살 모양 전극층)의 선단부의 폭은 이 드레인 전극층(105b)의 폭(w2)의 3/8 이상 1 이하로 하고, 소스 전극층(105a)의 폭(w1)의 3/8 이상 8/3 이하인 것이 바람직하다.
또한, 도 2(A)에 도시된 바와 같이(B 구조), 전극 치부(112)의 선단부와 전극 치부(152)의 선단부는 서로 이 선단부와 다른 길이로 대치하여 배치되고(P1'), 전극 치부(113)의 선단부와 전극 치부(153)의 선단부는 서로 이 선단부와 다른 길이로 대치하여 배치되고(P2'), 전극 치부(114)의 선단부와 전극 치부(154)의 선단부는 서로 이 선단부와 다른 길이로 대치하여 배치되고(P3'), 전극 치부(115)의 선단부와 전극 치부(155)의 선단부는 서로 이 선단부와 다른 길이로 대치하여 배치되어(P4') 있어도 좋다.
이 경우, 소스 전극층(105a)에서의 전극 치부(112∼113) 사이의 간격(s1), 전극 치부(113∼114) 사이의 간격(s2), 전극 치부(114∼115) 사이의 간격(s3), 드레인 전극층(106b)에서의 전극 치부(152∼153) 사이의 간격(s4'), 전극 치부(153∼154) 사이의 간격(s5'), 전극 치부(154∼155) 사이의 간격(s6')은 각각 같아도 달라도 좋고, 또한 소스 전극층(105a)에서의 전극 치부(112∼115) 각각의 길이(h)와 드레인 전극층(106b)의 전극 치부(152, 153, 154, 155) 각각의 길이(i')는 각각 같아도 달라도 좋다.
또한, 도 2(B)에 도시하는 바와 같이(C 구조), 드레인 전극층(107b)의 형상은 직사각형으로 형성되어 있어도 좋다.
다음에, 소스 전극층과 드레인 전극층의 형상을 고안한 새로운 전극 형상의 트랜지스터를 이용하면, 소스 전극층(드레인 전극층)과, 게이트 전극층과의 중첩부에 생기는 기생 용량의 값을 저감시켜도 온 전류의 값을 대략 유지할 수 있다는 것을, 종래의 트랜지스터와 비교하면서 설명한다.
종래의 트랜지스터(200)에서의 모식적 평면도의 일례를 도 3(A)에, 새로운 전극 형상의 트랜지스터(201)(A 구조)에서의 모식적 평면도의 일례를 도 3(B)에 나타낸다. 또한, 트랜지스터(200) 및 트랜지스터(201)의 단면의 구성은 도 1(B)에서의 A 구조의 트랜지스터(121)의 단면의 구성과 동일하게 한다.
도 3(A)에서는 소스 전극층(205a), 드레인 전극층(205b), 게이트 전극층(222), 반도체층(106)을 각각 나타낸다. 도 3(B)에서는 소스 전극층(206a), 드레인 전극층(206b), 게이트 전극층(222), 반도체층(106)을 각각 나타낸다.
또한, 소스 전극층(205a)(드레인 전극층(205b))의 폭(w) 및 소스 전극층(206a)(드레인 전극층(206b))의 폭(w')은 같고, 소스 전극층(205a)과, 게이트 전극층(222)과의 중첩부의 길이(a), 및 드레인 전극층(205b)과, 게이트 전극층(222)과의 중첩부의 길이(b), 및 소스 전극층(빗살 모양 전극)(206a)의 각 전극 치부와, 게이트 전극층(222)과의 중첩부의 길이(a'), 및 드레인 전극층(빗살 모양 전극)(206b)의 각 전극 치부와, 게이트 전극층(222)과의 중첩부의 길이(b')은 같고, 소스 전극층(205a)의 단부와 드레인 전극층(205b)의 단부와의 간격(L), 및 소스 전극층(206a)의 선단부와 드레인 전극층(206b)의 선단부와의 간격(L')은, 같은 것으로 한다.
도 3에 나타낸 바와 같이, 트랜지스터(201)의 소스 전극(206a)(드레인 전극(206b))과, 게이트 전극층(222)과의 중첩부의 면적은, 트랜지스터(200)의 소스 전극(205a)(드레인 전극(205b))과, 게이트 전극층(222)과의 중첩부의 면적보다 작게 할 수 있다.
예를 들면, 도 3(B)에 도시하는 소스 전극(206a)(드레인 전극(206b))에서의 각 전극 치부의 길이가 각각 모두 같고, 소스 전극(206a)(드레인 전극(206b))에서의 각 전극 치부의 폭이 각각 모두 같고, 각 전극 치부 사이의 간격이 각각 모두 같다면, 소스 전극(206a)(드레인 전극(206b))과 게이트 전극층(222)과의 중첩부의 면적은 도 3(A)에 도시하는 소스 전극(205a)(드레인 전극(205b))과 게이트 전극층(222)과의 중첩부의 면적의 대략 반으로 할 수 있다.
따라서, 소스(드레인)전극층의 형상을 직사각형에서 빗살 형상으로 함으로써, 중첩부에 생기는 기생 용량의 값을 저감시킬 수 있다.
트랜지스터(200)에서의 전류 경로의 모식적 평면도의 일례를 도 4(A)에, 트랜지스터(201)(A 구조)에서의 전류 경로의 모식적 평면도의 일례를 도 4(B)에 나타낸다.
도 4(A)에 나타낸 바와 같이, 트랜지스터(200)에서는 소스 전극층(205a)의 단부로부터 드레인 전극층(205b)의 단부를 향하여, 직선 전류가 흐른다. 한편, 도 4(B)에 나타낸 바와 같이, 트랜지스터(201)에서는 소스 전극층(206a)의 각 전극 치부(212, 213, 214, 215)의 선단부로부터 드레인 전극층(206b)의 각 전극 치부(242, 243, 244, 245)의 선단부를 향하여 직선 전류가 흐르고, 또한, 소스 전극층(206a)의 연결부(216)의 단부로부터 드레인 전극층(206b)의 연결부(246)의 단부를 향하여, 직선 전류가 흐른다. 트랜지스터(201)에서의 직선 전류의 값은 트랜지스터(200)에서의 직선 전류의 값보다 작다. 이것은, 연결부(216)(연결부(246))가 게이트 전극층(222)과 중첩하고 있지 않기 때문에, 전기 저항이 커지고, 연결부(216)의 단부로부터 연결부(246)의 단부를 향하여 흐르는 직선 전류가, 미소하게 되기 때문이다.
그러나, 도 4(B)에 나타낸 바와 같이, 트랜지스터(201)에서는, 트랜지스터(200)와 비교하여 감소하는 직선 전류를 대략 보충하도록, 소스 전극층(206a)의 각 전극 치부(212, 213, 214, 215)의 측면으로부터, 드레인 전극층(206b)의 각 전극 치부(242, 243, 244, 245)의 측면을 향하여 곡선 전류가 흐른다. 이것에 의해, 트랜지스터(200)에서의 직선 전류의 값과, 트랜지스터(201)에서의 직선 전류와 곡선 전류의 합의 값을, 대략 같게 할 수 있다.
도 4(A)에 도시하는 트랜지스터(200)에 있어서, 게이트 폭(g)이 고정된 경우, 소스 전극층(205a)과 게이트 전극층(222)과의 중첩부의 길이(a)(드레인 전극층(205b)과 게이트 전극층(222)과의 중첩부의 길이(b))를 짧게 하면, 중첩부의 면적을 저감시킬 수 있지만, 동시에 채널 형성 영역의 길이(L)(소스 전극층(205a)의 단부와 드레인 전극층(205b)의 단부와의 간격(L))이 길게 되기 때문에 온 전류의 값을 유지할 수 없다.
그러나, 각 전극층의 형상을, 직사각형의 소스 전극층(205a)(드레인 전극(205b))에서 빗살 모양의 소스 전극층(206a)(드레인 전극(206b))으로 변화시킴으로써, 채널 형성 영역의 길이를 변화시키지 않고(소스 전극층(205a)의 단부와 드레인 전극층(205b)의 단부와 의 간격(L)과 소스 전극층(206a)의 선단부와 드레인 전극층(206b)의 선단부와의 간격(L')은 같음), 중첩부의 면적을 저감시킬 수 있다. 또한 이때, 소스 전극층(206a)의 각 전극 치부의 측면으로부터, 드레인 전극층(206b)의 각 전극 치부의 측면을 향하여, 각각의 전극 치부의 주위를 둘러싸도록 흐르는 곡선 전류를 발생시킬 수 있기 때문에, 채널 형성 영역의 폭이 짧아지더라도, 짧게 하기 전과 변함없는 온 전류의 값을 유지할 수 있다. 즉, 트랜지스터(201)도 트랜지스터(200)와 마찬가지로 채널 형성 영역의 길이에만 의존하는 온 전류의 값을 유지할 수 있다.
따라서, 소스(드레인) 전극층의 형상을 직사각형에서 빗살 형상으로 함으로써, 기생 용량의 값을 저감시켜도 온 전류의 값을 대략 유지시킬 수 있다.
또한, 도 3(B) 및 도 4(B)에 도시하는 트랜지스터(201)의 각 전극 치부 사이의 간격을 더욱 넓혀, 빗살 모양 전극층의 선단부 사이의 간격을 더욱 넓히면, 기생 용량의 값을 저감시킬 수 있지만, 감소하는 직선 전류를 보충할 수 있을 만큼의, 각 전극 치부의 주위를 둘러싸도록 흐르는 곡선 전류를 발생시키는 것이 가능하지 않게 되어 버린다. 이렇게 되면, 온 전류의 값이 급격하게 저하된다. 따라서, 각 전극 치부 사이의 간격 및 빗살 모양 전극층의 선단부 사이의 간격은, 온 전류를 일정한 값 이상으로 하기 위해, 일정 값 이하로 유지할 필요가 있다.
이상과 같은 구성에 의해, 소스 전극층(드레인 전극층)과, 게이트 전극층과의 중첩부에 생기는 기생 용량의 값을 저감시켜도 온 전류의 값을 대략 유지할 수 있는 새로운 구조의 트랜지스터를 제공할 수 있다.
또한, 본 실시형태에 나타내는 구성은, 다른 실시형태에 예시되는 구성을 적절히 조합시켜 이용할 수 있는 것으로 한다.
(실시형태 2)
본 실시형태는, 실시형태 1에 설명한 트랜지스터를 구성하는 반도체층의 재료로서, 산화물 반도체를 이용하는 경우의 제조 공정에 대하여 도 9를 참조하여 설명한다. 또한, 상기 실시형태와 동일 부분 또는 같은 기능을 가지는 부분은 상기 실시형태와 마찬가지로 형성할 수 있고, 상기 실시형태와 동일 공정은 상기 실시형태와 마찬가지로 행할 수 있고, 반복 설명은 생략한다. 또한 같은 개소의 상세한 설명은 생략한다.
이하, 도 9(A) 내지 도 9(E)를 이용하여, 기판(505) 위에 트랜지스터(510)를 제작하는 공정을 설명한다.
먼저, 절연 표면을 가지는 기판(505) 위에 도전막을 형성한 후, 제 1 포토리소그래피 공정에 의해 게이트 전극층(511)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
본 실시형태에서는 절연 표면을 가지는 기판(505)으로서 유리 기판을 이용한다.
베이스막이 되는 절연막을 기판(505)과 게이트 전극층(511)과의 사이에 형성해도 좋다. 베이스막은 기판(505)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 또는 산화 질화 실리콘막에서 선택된 하나 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다.
또한, 게이트 전극층(511)의 재료는, 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여, 단층으로 또는 적층하여 형성할 수 있다.
다음에, 게이트 전극층(511) 위에 게이트 절연층(507)를 형성한다. 게이트 절연층(507)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 산화 알루미늄층, 질화 알루미늄층, 산화 질화 알루미늄층, 질화 산화 알루미늄층, 또는 산화 하프늄층을 단층으로 또는 적층하여 형성할 수 있다.
본 실시형태의 산화물 반도체는 불순물을 제거하고, i형화 또는 실질적으로 i형화된 산화물 반도체를 이용한다. 이러한 고순도화된 산화물 반도체는 계면 준위, 계면 전하에 대하여 매우 민감하기 때문에, 산화물 반도체층과 게이트 절연층과의 계면은 중요하다. 따라서, 고순도화된 산화물 반도체에 접하는 게이트 절연층은, 고품질화가 요구된다.
예를 들면, μ파(예를 들면 주파수 2.45 GHz)를 이용한 고밀도 플라즈마 CVD는, 치밀하고 절연 내압이 높은 고품질의 절연층을 형성할 수 있으므로 바람직하다. 고순도화된 산화물 반도체와 고품질 게이트 절연층이 접하는 것에 의해, 계면 준위를 저감하여 계면 특성을 양호한 것으로 할 수 있기 때문이다.
물론, 게이트 절연층으로서 양질의 절연층을 형성할 수 있는 것이라면, 스퍼터링법이나 플라즈마 CVD법 등 다른 성막 방법을 적용할 수 있다. 또한, 성막 후의 열 처리에 의해 게이트 절연층의 막질, 산화물 반도체 과의 계면 특성이 개질되는 절연층이어도 좋다. 어쨌든, 게이트 절연층으로서의 막질이 양호한 것은 물론이고, 산화물 반도체와의 계면 준위 밀도를 저감하고, 양호한 계면을 형성할 수 있는 것이라면 좋다.
또한, 게이트 절연층(507), 산화물 반도체막(530)에 수소, 수산기 및 수분이 가능한 한 포함되지 않게 하기 위해, 산화물 반도체막(530)의 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 게이트 전극층(511)이 형성된 기판(505), 또는 게이트 절연층(507)까지가 형성된 기판(505)을 예비 가열하고, 기판(505)에 흡착된 수소, 수분 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있다. 또한 이 예비 가열은 절연층(516)의 성막 전에, 소스 전극층(515a) 및 드레인 전극층(515b)까지 형성한 기판(505)에도 마찬가지로 행하여도 좋다.
다음에, 게이트 절연층(507) 위에, 막 두께 2 nm 이상 200 nm 이하, 바람직하게는 5 nm 이상 30 nm 이하의 산화물 반도체막(530)를 형성한다(도 9(A) 참조).
또한, 산화물 반도체막(530)을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 게이트 절연층(507)의 표면에 부착되어 있는 분상 물질(파티클, 먼지라고도 함)을 제거하는 것이 바람직하다. 역스퍼터링이란, 타겟측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판측에 RF 전원을 이용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 좋다.
산화물 반도체막(530)에 이용하는 산화물 반도체로서는, 사원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 삼원계 금속 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체나, 이원계 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체나, 단원계 금속 산화물인 In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 이용할 수 있다. 또한, 상기 산화물 반도체에 SiO2를 포함하여도 좋다. 여기서, 예를 들면, In-Ga-Zn-O계 산화물 반도체란, 인듐(Iｎ), 갈륨(ＧA), 아연(Zn)을 가지는 산화물이라는 의미로서, 그 화학양론비는 특별히 상관없다. 또한, Iｎ과 Ｇa와 Zn 이외의 원소를 포함하여도 좋다. 본 실시형태에서는, 산화물 반도체막(530)으로서 In-Ga-Zn-O계 산화물 타겟을 이용하여 스퍼터링법에 의해 성막한다. 이 단계에서의 단면도가 도 9(A)에 상당한다.
산화물 반도체막(530)을 스퍼터링법으로 제조하기 위한 타겟으로서는, 예를 들면, 조성비로서, IN2O3：Ga2O3：ZnＯ = 1：1：1［몰수비］의 산화물 타겟을 이용하여, In-Ga-Zn-O막을 성막한다. 또한, 이 타겟의 재료 및 조성에 한정되지 않고, 예를 들면, 조성비로서, IN2O3：Ga2O3：ZnＯ = 1：1：2［몰수비］의 산화물 타겟을 이용해도 좋다.
또한, 산화물 타겟의 충전율은 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 99.9％이다. 충전율이 높은 금속 산화물 타겟을 이용함으로써, 성막한 산화물 반도체막은 치밀한 막으로 할 수 있다.
산화물 반도체막(530)을 성막할 때 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
감압 상태로 보유된 성막실 내에 기판을 보유하고, 기판 온도를 100℃ 이상 600℃ 이하 바람직하게는 200℃ 이상 400℃ 이하로 한다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타겟을 이용하여 기판(505) 위에 산화물 반도체막(530)를 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 이 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.
스퍼터링법을 행하는 분위기는, 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 분위기로 하면 좋다.
성막 조건의 일례로서는, 기판과 타겟 사이의 거리를 100 mm, 압력 0.6 Pa, 직류(ＤC) 전원 0.5 kW, 산소(산소 유량 비율 100％) 분위기 하의 조건이 적용된다. 또한, 펄스 직류 전원을 이용하면, 성막 시에 발생하는 분상 물질(파티클, 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다.
다음에, 산화물 반도체막(530)을 제 2 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층으로 가공한다. 또한, 섬 형상의 산화물 반도체층을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 게이트 절연층(507)에 콘택트 홀을 형성하는 경우, 그 공정은 산화물 반도체막(530)의 가공 시에 동시에 행할 수 있다.
또한, 여기서의 산화물 반도체막(530)의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽을 이용해도 좋다. 예를 들면, 산화물 반도체막(530)의 웨트 에칭에 이용하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액 등을 이용할 수 있다. 또한, ITO07N(칸토 화학사제(KANTO CHEMICAL CO., INC.))를 이용해도 좋다.
다음에, 산화물 반도체층에 제 1 가열 처리를 행한다. 이 제 1 가열 처리에 의해 산화물 반도체층의 탈수화 또는 탈수소화를 행할 수 있다. 제 1 가열 처리의 온도는 400℃ 이상 750℃ 이하, 또는 400℃ 이상 기판의 변형점 미만으로 한다. 여기에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기 하, 450℃에서 1시간의 가열 처리를 행한 후, 대기에 노출되지 않고, 산화물 반도체층에 물이나 수소가 재혼입하는 것을 방지하고, 산화물 반도체층(531)을 얻는다(도 9(B) 참조).
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용해도 좋다. 예를 들면, GRTA(Gas RapId Thermal Anneal)장치, LRTA(Lamp Rapid Thermal Anneal)장치 등의 RTA(RapId Thermal Anneal)장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치이다. 고온의 가스에는 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 제 1 가열 처리로서, 650℃∼700℃의 고온으로 가열한 불활성 가스 중으로 기판을 이동시켜 넣고, 수분간 가열한 후, 기판을 이동시켜 고온으로 가열한 불활성 가스 중으로부터 꺼내는 GRTA를 행하여도 좋다.
또한, 제 1 가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999％) 이상 바람직하게는 7N(99.99999％) 이상 (즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
또한, 제 1 가열 처리로 산화물 반도체층을 가열한 후, 같은 노에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(이슬점이 -40℃ 이하, 바람직하게는 -60℃ 이하)를 도입해도 좋다. 산소 가스 또는 N2O 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도를 6N 이상 바람직하게는 7N 이상(즉, 산소 가스또는 N2O 가스 중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 N2O 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소된 산화물 반도체를 구성하는 성분 재료의 하나인 산소를 공급함으로써, 산화물 반도체층을 고순도화 및 전기적으로 i형(진성)화 한다.
또한, 산화물 반도체층의 제 1 가열 처리는 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막(530)에 행할 수도 있다. 그 경우에는, 제 1 가열 처리 후에, 가열 장치로부터 기판을 취출하여, 포토리소그래피 공정를 행한다.
또한, 제 1 가열 처리는 상기 이외에도, 산화물 반도체층 성막 후라면, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 적층시킨 후, 혹은, 소스 전극층 및 드레인 전극층위에 절연층을 형성한 후의 언제 행하여도 좋다.
또한, 게이트 절연층(507)에 콘택트 홀을 형성하는 경우, 그 공정은 산화물 반도체막(530)에 제 1 가열 처리를 행하기 전에 행하여도 행한 후에 행하여도 좋다.
또한, 산화물 반도체층을 2회로 나누어 성막하고, 2회로 나누어 가열 처리를 행함으로써, 베이스 부재의 재료가, 산화물, 질화물, 금속 등 재료를 묻지 않고, 막 두께가 두꺼운 결정 영역(단결정 영역), 즉, 막표면에 수직으로 C축 배향한 결정 영역을 가지는 산화물 반도체층을 형성해도 좋다. 예를 들면, 3 nm 이상 15 nm 이하의 제 1 산화물 반도체막을 성막하고, 질소, 산소, 희가스, 또는 건조 공기 분위기 하에서 450℃ 이상 850℃ 이하, 바람직하게는 550℃ 이상 750℃ 이하의 제 1 가열 처리를 행하고, 표면을 포함하는 영역에 결정 영역(판상 결정을 포함하는)를 가지는 제 1 산화물 반도체막을 형성한다. 그리고, 제 1 산화물 반도체막보다 두꺼운 제 2 산화물 반도체막을 형성하고, 450℃ 이상 850℃ 이하, 바람직하게는 600℃ 이상 700℃ 이하의 제 2 가열 처리를 행하고, 제 1 산화물 반도체막을 결정 성장의 종(種)으로서, 상방으로 결정 성장시키고, 제 2 산화물 반도체막의 전체를 결정화시키고, 결과적으로 막 두께가 두꺼운 결정 영역을 가지는 산화물 반도체층을 형성해도 좋다.
다음에, 게이트 절연층(507), 및 산화물 반도체층(531) 위에, 소스 전극층 및 드레인 전극층(이것과 같은 층으로 형성되는 배선을 포함하는)이 되는 도전막을 형성한다. 소스 전극층, 및 드레인 전극층에 이용하는 도전막으로서는, 예를 들면, Al, Cr, Cu, Ta, Ti, Ｍｏ, Ｗ로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수 있다. 또한, Al, Cu 등의 금속막의 상측 또는 상측의 한쪽 또는 쌍방에 Ｔi, Ｍｏ, Ｗ 등의 고융점 금속막 또는 그들의 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)를 적층시킨 구성으로 해도 좋다. 특히 산화물 반도체층과 접하는 측에 티탄을 포함하는 도전막을 형성하는 것이 바람직하다.
제 3 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하여, 선택적으로 에칭을 행하여 소스 전극층(515a), 드레인 전극층(515b)을 형성한 후, 레지스트 마스크를 제거한다(도 9(C) 참조).
또한, 소스 전극층(515a) 및 드레인 전극층(515b)의 형상은 빗살 형상으로서, 산화물 반도체층(531) 위에 연장하는 각 전극 치부는, 적어도 그 일부가 게이트 전극층(511)과 중첩하도록 형성된다.
소스 전극층(515a) 및 드레인 전극층(515b)의 형상을 빗살 모양으로 함으로써, 소스 전극층(515a)(드레인 전극층(515b))과 게이트 전극층(511)이 중첩하는 면적을 저감시킬 수 있고, 그것에 의해 기생 용량을 저감할 수 있다.
또한, 도 9(C)에 나타낸 바와 같이, 빗살 모양의 소스 전극층(515a)과, 드레인 전극층(515b)을 각 전극 치부가 대향하도록 배치함으로써, 소스 전극층(515a) 의 전극 치부의 측면으로부터, 드레인 전극층(515b) 의 전극 치부의 측면을 향하여, 각 전극 치부의 주위를 둘러싸도록 흐르는 곡선 전류를 발생시킬 수 있다. 이 곡선 전류(회입 전류)를 이용함으로써, 온 전류의 값의 저감을 방지할 수 있다.
제 3 포토리소그래피 공정에서의 레지스트 마스크 형성 시의 노광에는 자외선이나 ＫrF 레이저광이나 ArF 레이저광을 이용하면 좋다. 산화물 반도체층(531) 위에서 서로 인접하는 소스 전극층의 하단부와 드레인 전극층의 하단부와의 간격폭에 따라 후에 형성되는 트랜지스터의 채널 길이(L)가 결정된다. 또한, 채널 길이(L) = 25 nm 미만의 노광을 행하는 경우에는, 수 nm ∼수십 10 nm로 매우 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하여 제 3 포토리소그래피 공정에서의 레지스트 마스크 형성 시의 노광을 행하면 좋다. 초자외선에 의한 노광은 해상도가 높고 초점심도도 크다. 따라서, 후에 형성되는 트랜지스터의 채널 길이(L)를 10 nm 이상 1000 nm 이하로 하는 것도 가능하고, 회로의 동작 속도를 고속화할 수 있다.
또한, 도전막의 에칭 시에, 산화물 반도체층(531)이 에칭되어, 분단하지 않도록 에칭 조건을 최적화하는 것이 바람직하다. 그러나, 도전막만을 에칭하고, 산화물 반도체층(531)를 전혀 에칭하지 않는다는 조건을 얻는 것은 어렵고, 도전막의 에칭 시에 산화물 반도체층(531)은 일부만이 에칭되고, 홈부(오목부)를 가지는 산화물 반도체층이 되는 경우도 있다.
본 실시형태에서는, 도전막으로서 Ti막을 이용하고, 산화물 반도체층(531)에는 In-Ga-Zn-O계 산화물 반도체를 이용하므로, Ti막의 에천트로서 암모니아과수(31 중량 ％ 과산화수소수：28 중량 ％ 암모니아수：물 = 5：2：2)를 이용한다.
다음에, N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리를 행하고, 노출되어 있는 산화물 반도체층의 표면에 부착된 흡착수 등을 제거해도 좋다. 플라즈마 처리를 행한 경우, 대기에 노출되지 않고, 산화물 반도체층의 일부에 접하는 보호 절연막이 되는 절연층(516)을 형성한다.
절연층(516)은 적어도 1 nm 이상의 막 두께로 하고, 스퍼터링법 등, 절연층(516)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성할 수 있다. 절연층(516)에 수소가 포함되면, 그 수소의 산화물 반도체층으로의 침입, 또는 수소에 의한 산화물 반도체층 중의 산소의 추출이 생기고 산화물 반도체층의 백 채널이 저저항화(N형화)되게 되고, 기생 채널이 형성될 우려가 있다. 따라서, 절연층(516)은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 이용하지 않는 것이 중요하다.
본 실시형태에서는, 절연층(516)으로서 막 두께 200 nm의 산화 실리콘막을 스퍼터링법을 이용하여 성막한다. 성막 시의 기판 온도는, 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다. 산화 실리콘막의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스와 산소의 혼합 분위기 하에서 행할 수 있다. 또한, 타겟으로서 산화 실리콘 타겟 또는 실리콘 타겟을 이용할 수 있다. 예를 들면, 실리콘 타겟을 이용하여, 산소를 포함하는 분위기 하에서 스퍼터링법에 의해 산화 실리콘을 형성할 수 있다. 산화물 반도체층에 접하여 형성하는 절연층(516)은 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하여, 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막 등을 이용한다.
산화물 반도체막(530)의 성막 시와 마찬가지로, 절연층(516)의 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프(크라이오 펌프 등)를 이용하는 것이 바람직하다. 크라이오 펌프를 이용하여 배기한 성막실에서 성막한 절연층(516)에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 절연층(516)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는, 터보 펌프에 콜드트랩을 더한 것이어도 좋다.
절연층(516)을 성막할 때 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
다음에, 불활성 가스 분위기 하, 또는 산소 가스분위기 하에서 제 2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 행한다. 예를 들면, 질소분위기 하에서 250℃, 1시간의 제 2 가열 처리를 행한다. 제 2 가열 처리를 행하면, 산화물 반도체층의 일부(채널 형성 영역)가 절연층(516)과 접한 상태에서 가열된다.
이상의 공정을 거침으로써, 산화물 반도체막에 대하여 제 1 가열 처리를 행하여 수소, 수분, 수산기 또는 수소화물 (수소화합물이라고도 함) 등의 불순물을 산화물 반도체층으로부터 의도적으로 배제하여, 또한 불순물의 배제 공정에 의해 동시에 감소되는 산화물 반도체를 구성하는 주성분 재료의 하나인 산소를 공급할 수 있다. 따라서, 산화물 반도체층은 고순도화 및 전기적으로 i형(진성)화한다.
이상의 공정으로 트랜지스터(510)가 형성된다(도 9(D) 참조).
또한, 절연층(516)에 결함을 많이 포함하는 산화 실리콘층를 이용하면, 산화 실리콘층 형성 후의 가열 처리에 의해 산화물 반도체층 중에 포함되는 수소, 수분, 수산기 또는 수소화물 등의 불순물을 산화물 절연층으로 확산시켜, 산화물 반도체층 중에 포함되는 이 불순물을 보다 저감시키는 효과를 얻는다.
절연층(516) 위에 또한 보호 절연층(506)을 형성해도 좋다. 보호 절연층(506)은, 예를 들면, RF 스퍼터링법을 이용하여 질화 실리콘막을 형성한다. RF 스퍼터링법은, 양산성이 좋기 때문에, 보호 절연층의 성막 방법으로서 바람직하다. 보호 절연층은 수분 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하여, 질화 실리콘막, 질화 알루미늄막 등을 이용한다. 본 실시형태에서는, 질화 실리콘막을 이용하여 보호 절연층(506)를 형성한다(도 9(E) 참조).
본 실시형태에서는, 보호 절연층(506)으로서, 절연층(516)까지 형성된 기판(505)을 100℃∼400℃의 온도로 가열하고, 수소 및 수분이 제거된 고순도 질소를 포함하는 스퍼터링 가스를 도입하여 실리콘 반도체의 타겟을 이용하여 질화 실리콘막을 성막한다. 이 경우에도 절연층(516)과 마찬가지로, 처리실 내의 잔류 수분을 제거하면서 보호 절연층(506)을 성막하는 것이 바람직하다.
보호 절연층의 형성 후, 또한 대기 중, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열 처리를 행하여도 좋다. 이 가열 처리는 일정한 가열 온도를 보유하여 가열해도 좋고, 실온에서, 100℃ 이상 200℃ 이하의 가열 온도로의 승온과, 가열 온도에서 실온까지의 강온을 복수 회 반복하여 행하여도 좋다.
본 실시형태에서 예시한 트랜지스터에, 산화물 반도체를 이용함으로써, 높은 전계 효과 이동도가 얻어지기 때문에, 고속 동작시키는 것이 가능하게 된다. 또한, 소스 전극층(515a)(드레인 전극층(515b))의 형상을 빗살 형상으로 하고 있기 때문에, 소스 전극층(515a)(드레인 전극층(515b))과 게이트 전극층(511)과의 사이에 생기는 기생 용량을 저감시키면서 고속 동작시키는 것이 가능하게 된다. 또한, 게이트 전극층(511)에 인가한 신호의 파형이 무시할 수 있을 정도가 되고, 산화물 반도체를 이용한 트랜지스터 회로를 높은 주파수로 동작시킬 수 있다.
이러한 트랜지스터를 다양한 디바이스에 이용함으로써, 저소비 전력 동작이며, 고속 동작이 가능하게 된다. 이것은, 예를 들면 액정 표시 장치에서, 보다 대형의 패널, 고정세한 패널로의 드라이버의 조립의 가능성을 넓히는 것이라고 할 수 있다.
또한, 본 실시형태에 나타내는 구성은 다른 실시형태에 예시되는 구성을 적절히 조합시켜 이용할 수 있는 것으로 한다.
이상의 구성으로 이루어지는 본 발명에 대하여, 이하에 나타내는 실시예에서 더욱 상세한 설명을 행하기로 한다.
[실시예 1]
본 실시예에서는, 실시형태 1에 예시한 소스 전극층과 드레인 전극층의 형상을 고안한 트랜지스터를 제작했다. 제작한 트랜지스터가, 소스 전극층(드레인 전극층)과 게이트 전극층과의 중첩부에 생기는 기생 용량의 값을 저감시키더라도, 온 전류의 값을 대략 유지할 수 있다는 것을 실험에 기초하여, 구체적으로 증명한다.
본 실시예에서의 트랜지스터의 단면의 구성에서의 상세한 사항을 나타낸다. 유리 기판 위에 베이스막을 형성했다. 2층의 적층 구조로 이루어지는 베이스막에는, 질화 규소막 및 산화 질화 규소막을 이용하여, 각각, 막 두께 100 nm, 150 nm 로 했다. 베이스막 위에, 게이트 전극층을 형성했다. 게이트 전극층에는, 텅스텐(Ｗ)를 이용하여 막 두께 100 nm로 했다. 또한 게이트 전극층위에, 게이트 절연막을 형성했다. 게이트 절연막에는 산화 질화 규소막을 이용하여 막 두께 100 nm로 했다. 또한, 게이트 절연막을 통하여, 게이트 전극층에 중첩하는 산화물 반도체막을 형성했다. 산화물 반도체막에는 IGZO를 이용하여 막 두께 15 nm로 했다. 또한 산화물 반도체막에 단부를 접하고, 게이트 전극층과 단부를 중첩하도록, 소스 전극층 및 드레인 전극층을 형성했다. 3층의 적층 구조로 이루어지는 소스 전극층 및 드레인 전극층에는, 티탄(Ti), 알루미늄(Al), 및 티탄(Ti)을 이용하여, 각각, 막 두께 50 nm, 200 nm, 50 nm로 했다.
본 실시예의 트랜지스터의 평면 구성에서의 상세한 사항을, 도 5 및 도 6에 나타낸다. 소스 전극층 및 드레인 전극층의 형상이 다른 4종류의 트랜지스터를 제작했다. A 구조의 트랜지스터(400)는 도 5(A)에 도시하도록 형성했다. 구체적으로는 소스 전극층(105a)(빗살 모양 전극층)의 선단부와 드레인 전극(105b)(빗살 모양 전극층)의 선단부와의 간격(L) = 3 μm, 소스 전극층(105a)의 폭(w)(드레인 전극층(105b)의 폭(w)) = 50 μm, 각 전극 치부의 폭(l1, l2, l3, l4, l5, l6, l7, l8) = 3 μm, 각 전극 치부 사이의 간격(s1, s2, s3, s4, s5, s6) = 3 μm, 소스 전극층(105a)(드레인 전극층(105b))의 각 전극 치부의 길이 h(i) = 2 μm, 소스 전극층(105a)(드레인 전극층(105b))의 각 전극 치부와 게이트 전극층(111)과의 중첩부의 길이(a)(b) = 1.5 μm, 게이트 폭(g) = 6 μm, 각 전극 치부의 선단부끼리 대치하는 길이(P) = 3 μm로 했다.
B 구조의 트랜지스터(401)은, 도 5(B)에 도시하도록 형성했다. 구체적으로는 소스 전극층(105a)(빗살 모양 전극층)의 선단부와 드레인 전극(106b)(빗살 모양 전극층)의 선단부와의 간격(L) = 3 μm, 소스 전극층(105a)의 폭(w)(드레인 전극층(106b)의 폭(w)) = 50 μm, 각 전극 치부의 폭(l1, l2, l3, l4, l5', l6', l7') = 3 μm, l8' = 1.5 μm, 각 전극 치부 사이의 간격(s1, s2, s3, s5', s6', s7') = 3 μm, s4' = 1.5 μm, 소스 전극층(105a)(드레인 전극층(106b))의 각 전극 치부의 길이(h)(i') = 2 μm, 소스 전극층(105a)(드레인 전극층(106b))의 각 전극 치부와 게이트 전극층(111)과의 중첩부의 길이(a)(b') = 1.5 μm, 게이트 폭(g) = 6 μm, 각 전극 치부의 선단부끼리 대치하는 길이(Ｐ') = 1.5 μm로 했다.
C 구조의 트랜지스터(402)는 도 6(A)에 도시하도록 형성했다. 구체적으로는 소스 전극층(105a)(빗살 모양 전극층)의 선단부와 드레인 전극층(107b)의 단부와 의 간격(L) = 3 μm, 소스 전극층(105a)의 폭(w)(드레인 전극층(107b)의 폭(w)) = 50 μm, 각 전극 치부의 폭(l1, l2, l3, l4) = 3 μm, 각 전극 치부 사이의 간격(s1, s2, s3) = 3 μm, 소스 전극층(105a)의 각 전극 치부의 길이 h = 2 μm, 소스 전극층(105a)의 각 전극 치부와 게이트 전극층(111)과의 중첩부의 길이 a = 1.5 μm, 드레인 전극층(107b)과 게이트 전극층(111)과의 중첩부의 길이 b'' = 1.5 μm, 게이트 폭(g) = 6 μm로 했다.
종래 구조의 트랜지스터(403)는 도 6(B)에 도시하도록 형성했다. 구체적으로는 소스 전극층(107a)의 단부와 드레인 전극층(107b)의 단부와의 간격(L) = 3 μm, 소스 전극층(107a)의 폭(w)(드레인 전극층(107b)의 폭(w)) = 50 μm, 소스 전극층(107a)(드레인 전극층(107b))과 게이트 전극층(111)과의 중첩부의 길이(a')(b'') = 1.5 μm, 게이트 폭(g) = 6 μm로 했다.
이하에, 소스 전극층과 드레인 전극층의 형상을 고안한 세 종류의 트랜지스터(400, 401, 402)는, 종래 구조의 트랜지스터(403)와 비교하여 기생 용량의 값이 저감되어 있는 것을 실험에 기초하여 증명한다.
이하에 실험 조건을 나타낸다. 각 트랜지스터의 소스 전극층(드레인 전극층)과 게이트 전극층과의 중첩부에 생기는 기생 용량의 값(C)을, 임피던스 애널라이저(Agilent Technologies, Inc.제, 4294A)를 사용하여, 실온 25℃, 기판 온도 25℃, VG = -20∼30V(단위 폭 0.25Ｖ×201 스텝)에서 변화시켜, 임피던스 애널라이저의 4단자로부터 ＧＰIB 케이블(Agilent Technologies, Inc.제)를 연장하고, 머니퓰레이터와 직접 접속시켜 측정했다. 2단자로 측정하고, 소스 전극층 및 드레인 전극층에는, 한쪽만 침을 대고, 다른 한쪽은 플로팅으로서 측정했다. 측정 전에, 캘리브레이션을 행하고, 주파수를 변경할 때에 캘리브레이션을 행하였다. 이 캘리브레이션 시에는, 머니퓰레이터를 모두 공통(GND)으로 했다. 측정 주파수(ｆ)는 1MHz, 100ｋＨｚ, 10ｋＨｚ, 1ｋＨｚ의 4 조건으로 변화시켜 측정했다.
도 7(A), 도 7(B), 도 7(C), 도 7(D)는 실제로 측정한, 각 트랜지스터의 소스 전극층(드레인 전극층)과, 게이트 전극층과의 중첩부에 생기는 기생 용량의 값(C)의 용량 특성이다. 각각, 도 7(A)는 A 구조의 트랜지스터(400), 도 7(B)는 B 구조의 트랜지스터(401), 도 7(C)는 C 구조의 트랜지스터(402), 도 7(D)는 종래 구조의 트랜지스터(403)의 용량 특성을 나타낸다.
도 7(A), 도 7(B), 도 7(C)의 기생 용량의 값(C)은, 도 7(D)과 비교하여, 저감되어 있는 것을 확인할 수 있었다. 예를 들면, 주파수 1MHz, VG = -20V의 시에서의, 기생 용량의 측정값은, 트랜지스터(400)의 용량값(C) = 5.50×10-14Ｆ, 트랜지스터(401)의 용량값(C) = 5.41×10-14Ｆ, 트랜지스터(402)의 용량값(C) = 6.74×10-14Ｆ, 종래 구조의 트랜지스터(403)의 용량값(C) = 9.63×10-14Ｆ가 되었다. 또한, 주파수 1MHz, VG = 0V의 시에서의, 기생 용량의 측정값은 트랜지스터(400)의 용량값(C) = 5.54×10-14 Ｆ, 트랜지스터(401)의 용량값(C) = 5.57×10-14 Ｆ, 트랜지스터(402)의 용량값(C) = 6.81×10-14 Ｆ, 종래 구조의 트랜지스터(403)의 용량값(C) = 9.61×10-14 Ｆ가 되었다.
이것으로부터, 소스 전극층(드레인 전극층)과 게이트 전극층과의 중첩부의 면적이 트랜지스터(400) 및 트랜지스터(401)은 종래 구조의 트랜지스터(403)의 약 1/2이 되고, 트랜지스터(402)는, 종래 구조의 트랜지스터(403)의 약 3/4이 되는 것과 마찬가지로, 기생 용량의 값(C)도 역시, 트랜지스터(400) 및 트랜지스터(401)은 종래 구조의 트랜지스터(403)의 약 1/2이 되고, 트랜지스터(402)는 종래 구조의 트랜지스터(403)의 약 3/4이 되는 것을 확인할 수 있었다.
따라서, 소스 전극층(드레인 전극층)과 게이트 전극층과의 중첩부의 면적을 저감시킴으로써, 기생 용량의 값을 저감시킬 수 있다는 것을 확인할 수 있었다. 또한, 소스 전극층(드레인 전극층)과, 게이트 전극층과의 중첩부의 면적과, 중첩부에 생기는 기생 용량의 값은 대략 비례 관계에 있다는 것을 확인할 수 있었다.
이하에, 종래 구조의 트랜지스터(403)와 소스 전극층과 드레인 전극층의 형상을 고안한 세 종류의 트랜지스터(400, 401, 402)는 온 전류의 값이 대략 변함없다는 것을, 실험에 기초하여 증명한다.
이하에 실험 조건을 나타낸다. 각 트랜지스터의 온 전류의 값(ID)(IＤ란, 소스 전극층과 드레인 전극층과의 사이에 흐르는 전류를 말함)을, 세미오토메틱 프로버(4155B)를 사용하여, 실온 25℃, 기판 온도 25℃, VG = -20∼20V(단위 폭 0.2V×201 스텝)로 변화시켜, VDS = 1V에서 측정했다.
도 8(A), 도 8(B)은, 실제로 측정한 각 트랜지스터의 온 전류의 값(ID)의 전류 특성이다. 도 8(A)은, 도 8(B)의 y축을 대수 표시한 것이다. 도 8(B)에서, (1)은 A 구조의 트랜지스터(400), (2)는 B 구조의 트랜지스터(401), (3)은 C 구조의 트랜지스터(402), (4)는 종래 구조의 트랜지스터(403)의 전류 특성을 나타낸다.
도 8로부터, 종래 구조의 트랜지스터(403)와 소스 전극층과 드레인 전극층의 형상을 고안한 세 종류의 트랜지스터(400, 401, 402)는 온 전류의 값이 대략 변함없다는 것을 확인할 수 있었다. 예를 들면, VG = 20V일 때의, 온 전류의 측정값은, (1)의 트랜지스터(400)의 전류값(ID) = 10.1×10-5 A, (2)의 트랜지스터(401)의 전류값(ID) = 9.69×10-5 A, (3)의 트랜지스터(402)의 전류값(ID) = 11.0×10-5 A, (4)의 종래 구조의 트랜지스터(403)의 전류값(ID) = 13.35×10-5 A 이었다.
이것으로부터, 소스 전극층(드레인 전극층)과 게이트 전극층과의 중첩부의 면적을 저감시키면, 그에 따라 온 전류의 값도 약간 감소하지만, 그 감소율은 수％ 정도인 것을 확인할 수 있었다.
이것은 트랜지스터(400, 401, 402)에서는, 기생 용량의 값을 저감시킴으로써, 감소하는 직선 전류를 보충할 만큼의, 각 전극 치부의 주위를 둘러싸도록 흐르는 곡선 전류를 발생시킬 수 있다는 것을 시사하고 있다. 즉, 소스(드레인) 전극층의 형상을 직사각형에서 빗살 형상으로 함으로써, 채널 형성 영역의 폭이 짧아지더라도, 짧게 하기 전과 변함없는 온 전류의 값을 유지할 수 있었다는 것을 시사하고 있다. 즉, 트랜지스터(400, 401, 402), 종래 구조의 트랜지스터(403)의 온 전류의 값은 모두 채널 형성 영역의 길이에만 의존한다고 할 수 있다는 것을 확인할 수 있었다.
따라서, 소스 전극층과 드레인 전극층의 형상을 고안한 트랜지스터는, 소스 전극층(드레인 전극층)과 게이트 전극층과의 중첩부에 생기는 기생 용량의 값을 저감시키더라도, 온 전류의 값을 대략 유지할 수 있다는 것을 확인할 수 있었다.
본 출원은 전문이 참조로서 본 명세서에 통합되고, 2010년 4월 7일 일본 특허청에 출원된, 일련 번호가 2010-088634인 일본 특허 출원에 기초한다.
100：기판
102：게이트 절연층
106：반도체층
111：게이트 전극층
112：전극 치부
113：전극 치부
114：전극 치부
115：전극 치부
116：연결부
121：트랜지스터
142：전극 치부
143：전극 치부
144：전극 치부
145：전극 치부
146：연결부
152：전극 치부
153：전극 치부
154：전극 치부
155：전극 치부
200：트랜지스터
201：트랜지스터
212：전극 치부
213：전극 치부
214：전극 치부
215：전극 치부
216：연결부
222：게이트 전극층
242：전극 치부
243：전극 치부
244：전극 치부
245：전극 치부
246：연결부
400：트랜지스터
401：트랜지스터
402：트랜지스터
403：트랜지스터
105a：소스 전극층
105b：드레인 전극층
106b：드레인 전극층
107a：소스 전극층
107b：드레인 전극층
205a：소스 전극층
205b：드레인 전극층
206a：소스 전극층
206b：드레인 전극층
505：기판
506：보호 절연층
507：게이트 절연층
510：트랜지스터
511：게이트 전극층
516：절연층
530：산화물 반도체막
531：산화물 반도체막
515a：소스 전극층
515b：드레인 전극층

Claims (36)

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  9. 반도체 장치로서,
    소정의 간격을 두고 인접하게 배치된 전극 치부들과 상기 전극 치부들을 연결하는 연결부를 포함하는 빗살 모양의 소스 전극층; 및
    소정의 간격을 두고 인접하게 배치된 전극 치부들과 상기 전극 치부들을 연결하는 연결부를 포함하는 빗살 모양의 드레인 전극층을 포함하고,
    상기 소스 전극층과 상기 드레인 전극층은, 상기 소스 전극층의 상기 전극 치부들과 상기 드레인 전극층의 상기 전극 치부들이 서로 얽히지 않으며 서로 마주보도록 배치되고,
    상기 소스 전극층 및 상기 드레인 전극층 중 하나의 상기 전극 치부들의 제 1 전극 치부의 선단부의 일부와 상기 제 1 전극 치부에 인접하는 상기 연결부의 일부는 상기 소스 전극층 및 상기 드레인 전극층 중 다른 쪽의 상기 전극 치부들 중 하나의 선단부와 서로 마주보는, 반도체 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제 9 항에 있어서,
    게이트 전극층을 더 포함하고,
    상기 소스 전극층의 상기 연결부와 상기 게이트 전극층은 서로 중첩하지 않고, 상기 드레인 전극층의 상기 연결부와 상기 게이트 전극층은 서로 중첩하지 않는, 반도체 장치.
  14. 삭제
  15. 제 9 항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층 중 적어도 하나의 인접한 전극 치부들 사이의 간격은 0㎛보다 크고 5㎛ 이하인, 반도체 장치.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 제 9 항에 있어서,
    상기 소스 전극층의 상기 전극 치부들의 선단부들의 폭들의 합은, 상기 소스 전극층의 폭의 3/8 내지 1/1이고 상기 드레인 전극층의 폭의 3/8 내지 8/3인, 반도체 장치.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 제 9 항에 있어서,
    게이트 전극층;
    상기 게이트 전극층과 접촉하는 게이트 절연층; 및
    상기 게이트 절연층을 사이에 두고 상기 게이트 전극층과 중첩하는 반도체층을 더 포함하고,
    상기 소스 전극층의 단부는 상기 반도체층과 접촉하고, 상기 게이트 절연층과 상기 반도체층을 사이에 두고 상기 게이트 전극층과 중첩하고,
    상기 드레인 전극층의 단부는 상기 반도체층과 접촉하고, 상기 게이트 절연층과 상기 반도체층을 사이에 두고 상기 게이트 전극층과 중첩하는, 반도체 장치.
  25. 삭제
  26. 삭제
  27. 제 9 항에 있어서,
    상기 드레인 전극층의 상기 전극 치부들의 선단부들의 폭들의 합은, 상기 드레인 전극층의 폭의 3/8 내지 1/1이고 상기 소스 전극층의 폭의 3/8 내지 8/3인, 반도체 장치.
  28. 삭제
  29. 삭제
  30. 반도체 장치로서,
    게이트 전극층;
    상기 게이트 전극층에 인접한 게이트 절연층;
    상기 게이트 절연층을 사이에 두고 상기 게이트 전극층에 인접한 반도체층;
    상기 반도체층과 전기적으로 접촉하는 소스 전극층; 및
    상기 반도체층과 전기적으로 접촉하는 드레인 전극층을 포함하고,
    상기 소스 전극층 및 상기 드레인 전극층 중 적어도 하나는 적어도 제 1 내부 단부와 제 2 내부 단부를 가지며, 상기 제 1 내부 단부와 상기 제 2 내부 단부는 각각 상기 소스 전극층 및 상기 드레인 전극층 중 다른 쪽의 제 3 내부 단부와 마주보고,
    상기 제 1 내부 단부는, 상기 제 2 내부 단부보다 상기 소스 전극층 및 상기 드레인 전극층 중 상기 다른 쪽의 상기 제 3 내부 단부에 더 가깝고,
    상기 제 1 내부 단부는 상기 게이트 전극층과 중첩하고, 상기 제 2 내부 단부는 상기 게이트 전극층과 중첩하지 않고,
    상기 소스 전극층 및 상기 드레인 전극층 중 상기 하나의 상기 제 1 내부 단부의 일부 및 상기 제 2 내부 단부의 일부는 상기 소스 전극층 및 상기 드레인 전극층 중 상기 다른 쪽의 상기 제 3 내부 단부의 일부와 마주보는, 반도체 장치.
  31. 제 24 항 또는 제 30 항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하는, 반도체 장치.
  32. 제 30 항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층 중 상기 하나의 상기 제 1 내부 단부의 폭은, 상기 소스 전극층 및 상기 드레인 전극층 중 상기 하나의 폭의 3/8 내지 1/1이고, 상기 소스 전극층 및 상기 드레인 전극층 중 상기 다른 쪽의 폭의 3/8 내지 8/3인, 반도체 장치.
  33. 제 30 항에 있어서,
    상기 제 2 내부 단부의 폭은 0㎛보다 크고 5㎛ 이하인, 반도체 장치.
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